KR101451928B1 - 다층형 금속 산화물 박막을 갖는 반도체 소자 및 박막 트랜지스터, 그리고 그 제조 방법 - Google Patents

다층형 금속 산화물 박막을 갖는 반도체 소자 및 박막 트랜지스터, 그리고 그 제조 방법 Download PDF

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Abstract

본 발명은 다층형 금속 산화물 박막을 갖는 반도체 소자 및 박막 트랜지스터, 그리고 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 반도체 소자는, 기판; 상기 기판 상에 형성된 제 1 금속 산화물 박막층; 및 상기 제 1 금속 산화물 박막층 상에 형성된 제 2 금속 산화물 박막층을 포함하되, 상기 제 1 금속 산화물 박막층은 상기 제 2 금속 산화물 박막층보다 캐리어 농도(carrier concentration)가 낮을 수 있다.

Description

다층형 금속 산화물 박막을 갖는 반도체 소자 및 박막 트랜지스터, 그리고 그 제조 방법{SEMICONDUCTOR DEVICE AND THIN FILM TRANSISTOR COMPRISING MULTI-LAYERED METAL OXIDE THIN FILMS, AND METHOD FOR FABRICATING THE SAME}
본 발명은 다층형 금속 산화물 박막을 갖는 반도체 소자 및 박막 트랜지스터, 그리고 그 제조 방법에 관한 것이다.
최근 a-Si 기반 반도체 소자를 대신할 산화물 반도체 소자에 관한 연구가 진행되고 있다. 산화물 반도체 소자는 금속 산화물로 구성된 박막을 포함하는 소자로서, a-Si 기반 반도체 소자에 비해 전기적 및 광학적 특성이 우수하여 디스플레이 패널의 스위칭 소자로 주목받고 있다.
산화물 반도체 소자 제조 시, 기존의 진공 증착 기법을 이용하는 대신 용액 공정을 통해 산화물 박막을 형성하는 경우, 제조비가 절감될 수 있고 잉크젯 공정 등을 이용하여 기판의 일부 영역에 선택적으로 박막을 형성할 수 있다.
하지만, 용액 공정은 박막 결정화 및 유기물 분해를 위해 400℃ 이상의 고온 열처리를 수반하며, 그로 인해 상기 박막을 유리 기판이나 플라스틱 기판 상에 형성하는 경우에는 기판이 변형되거나 그 성질이 변화하는 문제가 발생하게 된다.
특히, 박막에 포함되는 금속의 종류가 셋 이상인 다성분계(multinary) 산화물 박막의 경우, 단일성분계 및 이성분계(binary) 산화물 박막보다 높은 온도의 열처리를 요구할 수 있다. 그 결과, IGZO와 같이 삼성분계(ternary) 산화물 박막을 갖는 소자의 경우, 내열성이 약한 기판 상에 제조하기 어려운 문제가 있다.
본 발명의 실시예는 용액 공정으로 박막 형성 시 열처리 온도를 낮출 수 있는 반도체 소자 및 박막 트랜지스터, 그리고 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 실시예는 낮은 온도에서 열처리하여도 전기적 특성 및 안정성이 우수한 반도체 소자 및 박막 트랜지스터, 그리고 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 실시예는 용액 공정으로 기판 상에 다수의 소자들을 제조하는 경우, 소자들의 임계전압이 균일하게 형성되는 반도체 소자 및 박막 트랜지스터, 그리고 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 반도체 소자는, 기판; 상기 기판 상에 형성된 제 1 금속 산화물 박막층; 및 상기 제 1 금속 산화물 박막층 상에 형성된 제 2 금속 산화물 박막층을 포함하되, 상기 제 1 금속 산화물 박막층은 상기 제 2 금속 산화물 박막층보다 캐리어 농도(carrier concentration)가 낮을 수 있다.
상기 제 1 금속 산화물 박막층은 갈륨, 이트륨, 하프늄, 마그네슘, 스칸듐, 란타늄, 바륨, 스트론튬 및 지르코늄으로부터 선택된 적어도 하나의 금속의 산화물을 포함할 수 있다.
상기 제 2 금속 산화물 박막층은 인듐, 아연 및 주석으로부터 선택된 적어도 하나의 금속의 산화물을 포함할 수 있다.
상기 제 1 금속 산화물 박막층은 상기 제 2 금속 산화물 박막층보다 두께가 얇거나 같을 수 있다.
상기 제 1 금속 산화물 박막층은, 상기 제 2 금속 산화물 박막층을 구성하는 금속 산화물보다 밴드 갭이 넓은 금속 산화물로 구성될 수 있다.
상기 제 1 금속 산화물 박막층은, 상기 제 2 금속 산화물 박막층에 포함된 금속보다 전기음성도가 낮은 금속을 포함할 수 있다.
상기 제 1 금속 산화물 박막층은, 상기 제 2 금속 산화물 박막층에 포함된 금속보다 표준 전극 전위(Standard Electrode Potential)가 낮은 금속을 포함할 수 있다.
상기 제 1 금속 산화물 박막층은 갈륨 산화물(GaO)을 포함하고, 상기 제 2 금속 산화물 박막층은 인듐 아연 산화물(InZnO)을 포함할 수 있다.
상기 제 1 금속 산화물 박막층에 포함된 갈륨과 상기 제 2 금속 산화물 박막층에 포함된 금속 간의 몰 비율은 1:1 내지 1:3일 수 있다.
상기 제 2 금속 산화물 박막층에 포함된 인듐과 아연 간의 몰 비율은 1:5 내지 5:1일 수 있다.
상기 제 1 금속 산화물 박막층에 포함된 갈륨과, 상기 제 2 금속 산화물 박막층에 포함된 인듐과, 상기 제 2 금속 산화물 박막층에 포함된 아연 간의 몰 비율은 2:5:1일 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 게이트; 절연성 물질로 구성된 절연층; 상기 절연층을 사이에 두고 상기 게이트와 마주보도록 형성되며, 제 1 금속 산화물 박막층 및 제 2 금속 산화물 박막층을 포함하는 채널층; 및 상기 채널층 상에 이격되어 형성된 소스 및 드레인을 포함하되, 상기 제 1 금속 산화물 박막층은 상기 제 2 금속 산화물 박막층보다 상기 게이트에 가까우며, 상기 제 2 금속 산화물 박막층보다 캐리어 농도가 낮을 수 있다.
상기 게이트는 기판 상에 형성되고, 상기 절연층은 상기 게이트 상에 형성되고, 상기 제 1 금속 산화물 박막층은 상기 절연층 상에 형성되고, 상기 제 2 금속 산화물 박막층은 상기 제 1 금속 산화물 박막층 상에 형성되고, 상기 소스 및 상기 드레인은 상기 제 2 금속 산화물 박막층 상에 형성될 수 있다.
상기 제 1 금속 산화물 박막층은 갈륨, 이트륨, 하프늄, 마그네슘, 스칸듐, 란타늄, 바륨, 스트론튬 및 지르코늄으로부터 선택된 적어도 하나의 금속의 산화물을 포함할 수 있다.
상기 제 2 금속 산화물 박막층은 인듐, 아연 및 주석으로부터 선택된 적어도 하나의 금속의 산화물을 포함할 수 있다.
상기 제 1 금속 산화물 박막층은 상기 제 2 금속 산화물 박막층보다 두께가 얇거나 같을 수 있다.
상기 제 1 금속 산화물 박막층은, 상기 제 2 금속 산화물 박막층을 구성하는 금속 산화물보다 밴드 갭이 넓은 금속 산화물로 구성될 수 있다.
상기 제 1 금속 산화물 박막층은, 상기 제 2 금속 산화물 박막층에 포함된 금속보다 전기음성도가 낮은 금속을 포함할 수 있다.
상기 제 1 금속 산화물 박막층은, 상기 제 2 금속 산화물 박막층에 포함된 금속보다 표준 전극 전위가 낮은 금속을 포함할 수 있다.
상기 제 1 금속 산화물 박막층은 갈륨 산화물(GaO)을 포함하고, 상기 제 2 금속 산화물 박막층은 인듐 아연 산화물(InZnO)을 포함할 수 있다.
상기 제 1 금속 산화물 박막층에 포함된 갈륨과 상기 제 2 금속 산화물 박막층에 포함된 금속 간의 몰 비율은 1:1 내지 1:3일 수 있다.
상기 제 2 금속 산화물 박막층에 포함된 인듐과 아연 간의 몰 비율은 1:5 내지 5:1일 수 있다.
상기 제 1 금속 산화물 박막층에 포함된 갈륨과, 상기 제 2 금속 산화물 박막층에 포함된 인듐과, 상기 제 2 금속 산화물 박막층에 포함된 아연 간의 몰 비율은 2:5:1일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자 제조 방법은, 기판 위에 제 1 금속 화합물 용액을 도포하는 단계; 상기 기판을 열처리하여 상기 제 1 금속 화합물 용액으로부터 제 1 금속 산화물 박막층을 형성하는 단계; 상기 제 1 금속 산화물 박막층 위에 제 2 금속 화합물 용액을 도포하는 단계; 및 상기 기판을 열처리하여 상기 제 2 금속 화합물 용액으로부터 제 2 금속 산화물 박막층을 형성하는 단계를 포함하되, 상기 제 1 금속 산화물 박막층은 상기 제 2 금속 산화물 박막층보다 캐리어 농도가 낮을 수 있다.
상기 제 1 금속 화합물 용액은 갈륨 화합물, 이트륨 화합물, 하프늄 화합물, 마그네슘 화합물, 스칸듐 화합물, 란타늄 화합물, 바륨 화합물, 스트론튬 화합물 및 지르코늄 화합물 중 적어도 하나를 용매에 용해시켜 조성될 수 있다.
상기 제 2 금속 화합물 용액은 인듐 화합물, 아연 화합물 및 주석 화합물 중 적어도 하나를 용매에 용해시켜 조성될 수 있다.
상기 제 1 금속 화합물 용액은 상기 제 2 금속 화합물 용액보다 농도가 낮거나 같을 수 있다.
상기 제 1 금속 화합물 용액에 포함된 금속의 산화물은, 상기 제 2 금속 화합물 용액에 포함된 금속의 산화물보다 밴드 갭이 넓을 수 있다.
상기 제 1 금속 화합물 용액에 포함된 금속은, 상기 제 2 금속 화합물 용액에 포함된 금속보다 전기음성도가 낮을 수 있다.
상기 제 1 금속 화합물 용액에 포함된 금속은, 상기 제 2 금속 화합물 용액에 포함된 금속보다 표준 전극 전위가 낮을 수 있다.
상기 제 1 금속 화합물 용액은 갈륨 화합물을 용매에 용해시켜 조성되고, 상기 제 2 금속 화합물 용액은 인듐 화합물 및 아연 화합물을 용매에 용해시켜 조성될 수 있다.
상기 제 2 금속 화합물 용액은 질산, 아세트산, 염산, 황산 및 모노에탄올아민 중 적어도 하나가 첨가될 수 있다.
상기 제 2 금속 화합물 용액은 질산이 첨가될 수 있다.
상기 질산은 용매 1 ml 당 0.06 g만큼 첨가될 수 있다.
상기 제 1 금속 화합물 용액과 상기 제 2 금속 화합물 용액 간의 몰 농도 비율은 1:1 내지 1:3일 수 있다.
상기 인듐 화합물과 상기 아연 화합물 간의 몰 비율은 1:5 내지 5:1일 수 있다.
상기 갈륨과 상기 인듐과 상기 아연 간의 몰 비율은 2:5:1일 수 있다.
상기 제 1 금속 화합물 용액에 용해된 상기 갈륨의 몰 수는 0.1 mol이고, 상기 제 2 금속 화합물 용액에 용해된 상기 인듐 및 상기 아연의 몰 수는 각각 0.25 mol 및 0.05 mol일 수 있다.
상기 제 1 금속 산화물 박막층을 형성하는 단계는, 상기 기판을 200 내지 280 ℃에서 30 분 내지 1 시간 동안 열처리하는 단계를 포함하고, 상기 제 2 금속 산화물 박막층을 형성하는 단계는, 상기 기판을 200 내지 280 ℃에서 2 시간 내지 4 시간 동안 열처리하는 단계를 포함할 수 있다.
상기 제 1 금속 산화물 박막층을 형성하는 단계는: 상기 기판을 200 내지 280 ℃에서 30 분 내지 1 시간 동안 열처리하는 단계 전에, 상기 기판을 100 내지 150 ℃에서 1 분 내지 5 분 동안 열처리하는 단계를 더 포함하고, 상기 제 2 금속 산화물 박막층을 형성하는 단계는: 상기 기판을 200 내지 280 ℃에서 2 시간 내지 4 시간 동안 열처리하는 단계 전에, 상기 기판을 100 내지 150 ℃에서 1 분 내지 5 분 동안 열처리하는 단계를 더 포함할 수 있다.
상기 제 1 금속 산화물 박막층을 형성하는 단계는: 상기 기판을 100 ℃에서 5 분 동안 열처리하는 단계; 및 상기 기판을 280 ℃에서 30 분 동안 열처리하는 단계를 포함하고, 상기 제 2 금속 산화물 박막층을 형성하는 단계는: 상기 기판을 100 ℃에서 5 분 동안 열처리하는 단계; 및 상기 기판을 280 ℃에서 4 시간 동안 열처리하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법은, 기판 위에 게이트 및 절연층을 형성하는 단계;
상기 절연층 위에 제 1 금속 화합물 용액을 도포하는 단계; 상기 기판을 열처리하여 상기 제 1 금속 화합물 용액으로부터 제 1 금속 산화물 박막층을 형성하는 단계; 상기 제 1 금속 산화물 박막층 위에 제 2 금속 화합물 용액을 도포하는 단계; 상기 기판을 열처리하여 상기 제 2 금속 화합물 용액으로부터 제 2 금속 산화물 박막층을 형성하는 단계; 및 상기 제 2 금속 산화물 박막층 위에 소스 및 드레인을 형성하는 단계를 포함하되, 상기 제 1 금속 산화물 박막층은 상기 제 2 금속 산화물 박막층보다 캐리어 농도가 낮을 수 있다.
상기 제 1 금속 화합물 용액은 갈륨 화합물을 용매에 용해시켜 조성되고, 상기 제 2 금속 화합물 용액은 인듐 화합물 및 아연 화합물을 용매에 용해시켜 조성되며, 상기 제 2 금속 화합물 용액은 질산이 용매 1 ml 당 0.06 g만큼 첨가되고, 상기 제 1 금속 화합물 용액의 몰 농도는 0.1 M이고, 상기 제 2 금속 화합물 용액의 몰 농도는 0.3 M이며, 상기 인듐 화합물과 상기 아연 화합물 간의 몰 비율은 5:1이고, 상기 제 1 금속 산화물 박막층을 형성하는 단계는: 상기 기판을 100 ℃에서 5 분 동안 선-열처리하는 단계; 및 상기 기판을 280 ℃에서 30 분 동안 후-열처리하는 단계를 포함하고, 상기 제 2 금속 산화물 박막층을 형성하는 단계는: 상기 기판을 100 ℃에서 5 분 동안 선-열처리하는 단계; 및 상기 기판을 280 ℃에서 4 시간 동안 후-열처리하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 용액 공정으로 박막 형성 시 열처리 온도를 낮출 수 있다.
본 발명의 실시예에 따르면, 낮은 온도에서 열처리하여도 전기적 특성 및 안정성이 우수한 소자를 얻을 수 있다.
본 발명의 실시예에 따르면, 용액 공정으로 기판 상에 다수의 소자들을 제조하는 경우, 소자들의 임계전압이 균일하게 형성되어 공정의 수율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 중 금속 산화물 박막층 부분의 예시적인 단면도다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터의 예시적인 단면도다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 예시적인 흐름도다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법의 예시적인 흐름도다.
도 5 내지 도 11은 본 발명의 일 실시예에 따라 박막 트랜지스터를 제조하는 과정을 설명하기 위한 예시적인 도면이다.
도 12는 본 발명의 실시예에 따라 제조된 다층형 박막 트랜지스터들의 전달 특성을 나타내는 그래프다.
도 13은 제 1 비교예에 따라 제조된 InZnO 박막 트랜지스터들의 전달 특성을 나타내는 그래프다.
도 14는 제 2 비교예에 따라 제조된 InGaZnO 박막 트랜지스터의 전달 특성을 나타내는 그래프다.
도 15는 본 발명의 실시예에 따라 제조된 다층형 박막 트랜지스터의 PBS(Positive Bias Stress) 테스트 결과를 나타내는 그래프다.
도 16은 제 1 비교예에 따라 제조된 InZnO 박막 트랜지스터의 PBS 테스트 결과를 나타내는 그래프다.
도 17 및 도 18은 본 발명의 실시예에 따라 제조된 다층형 박막 트랜지스터의 장시간 경과에 따른 전달 곡선의 변화를 나타내는 그래프다.
도 19 및 도 20은 제 1 비교예에 따라 제조된 InZnO 박막 트랜지스터의 장시간 경과에 따른 전달 곡선의 변화를 나타내는 그래프다.
이하, 본 명세서에 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명한다.
본 발명의 실시예는 반도체 소자에 구비되는 금속 산화물 박막을 다층으로 형성함으로써, 낮은 온도에서 열처리하여도 전기적 특성 및 안정성이 우수한 소자를 얻을 수 있다.
특히, 다성분계의 금속 산화물로 구성된 단일 박막층(예컨대, 삼성분계인 InGaZnO 박막)을 그보다 적은 성분계의 금속 산화물로 구성된 다수의 박막층들(예컨대, 단일성분계인 GaO 박막과 이성분계인 InZnO 박막)로 대체하는 경우, 동일한 소자 성능을 얻기 위해 요구되는 열처리 온도를 낮출 수 있는 장점이 있다.
나아가, 본 발명의 실시예에 따라 박막 트랜지스터를 제조하는 경우, 다수의 금속 산화물 박막층들에 있어서 게이트에 가까울수록 박막 내 캐리어 농도가 낮아지고, 게이트에서 멀어질수록 박막 내 캐리어 농도가 높아지도록 소자를 제조하는 경우, 전기적 특성 및 안정성이 보다 우수한 소자를 얻을 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자(100) 중 금속 산화물 박막층 부분의 예시적인 단면도다.
도 1에 도시된 바와 같이, 상기 반도체 소자(100)는 제 1 금속 산화물 박막층(121) 및 제 2 금속 산화물 박막층(122)을 포함한다. 즉, 본 발명의 실시예에 따른 반도체 소자(100)는 다수의 금속 산화물 박막층들이 적층되어 구성된 다층 구조의 금속 산화물 박막을 가질 수 있다.
도 1에 도시된 반도체 소자(100)는 두 개의 금속 산화물 박막층들(121, 122)을 구비하나, 상기 금속 산화물 박막층들의 개수는 이에 제한되지 않고 셋 또는 그 이상이 될 수도 있다.
상기 제 1 금속 산화물 박막층(121)은 기판(110) 위에 형성될 수 있다. 그리고, 상기 제 2 금속 산화물 박막층(122)은 상기 제 1 금속 산화물 박막층(121) 위에 형성될 수 있다.
본 발명의 실시예에 따르면, 상기 제 1 금속 산화물 박막층(121)은 상기 제 2 금속 산화물 박막층(122)보다 캐리어 농도(carrier concentration)가 낮을 수 있다.
캐리어 농도는 박막을 구성하는 물질에 의해 결정될 수 있으며, 상기 캐리어 농도가 낮을수록 박막의 전기 전도성은 작아지며 절연성은 커질 수 있다. 그 결과, 상기 제 1 금속 산화물 박막층(121)은 상기 제 2 금속 산화물 박막층(122)에 비해 전기 전도성은 작으며 절연성은 크다.
본 발명의 일 실시예에 따르면, 상기 제 1 금속 산화물 박막층(121)은 갈륨, 이트륨, 하프늄, 마그네슘, 스칸듐, 란타늄, 바륨, 스트론튬 및 지르코늄으로부터 선택된 적어도 하나의 금속의 산화물을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 제 2 금속 산화물 박막층(122)은 인듐, 아연 및 주석으로부터 선택된 적어도 하나의 금속의 산화물을 포함할 수 있다.
상기 제 1 및 제 2 금속 산화물 박막층(121, 122)을 구성하는 물질들은 예시적인 것으로, 두 박막층들의 캐리어 농도에 있어서 차이가 있는 한 임의의 금속 산화물들이 사용될 수 있다.
상기 제 1 금속 산화물 박막층(121)을 구성하는 물질들은 박막 내 캐리어의 이동을 억제하는 성질을 갖는 반면, 상기 제 2 금속 산화물 박막층(122)을 구성하는 물질들은 박막 내 캐리어의 이동을 조장하는 성질을 갖는다.
이와 같은 성질을 구현하기 위해, 일 실시예에 따르면, 상기 제 1 금속 산화물 박막층(121)은 상기 제 2 금속 산화물 박막층(122)을 구성하는 금속 산화물보다 밴드 갭(band gap)이 넓은 금속 산화물로 구성될 수 있다.
다른 실시예에 따르면, 상기 제 1 금속 산화물 박막층(121)은 상기 제 2 금속 산화물 박막층(122)에 포함된 금속보다 전기음성도가 낮은 금속을 포함할 수 있다.
또 다른 실시예에 따르면, 상기 제 1 금속 산화물 박막층(121)은 상기 제 2 금속 산화물 박막층(122)에 포함된 금속보다 표준 전극 전위(Standard Electrode Potential)가 낮은 금속을 포함할 수 있다.
산화물의 밴드 갭이 넓거나, 전기음성도가 낮거나, 표준 전극 전위가 낮은 금속일수록 그 산화물은 전기 전도성이 작고 절연성이 클 수 있다. 본 발명의 실시예는 이러한 척도들을 이용하여 상기 제 1 및 제 2 금속 산화물 박막층(121, 122)을 구성하는 물질들을 선택할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 금속 산화물 박막층(121) 갈륨 산화물을 포함하고, 상기 제 2 금속 산화물 박막층(122)은 인듐 아연 산화물을 포함할 수 있다. 즉, 상기 제 1 금속 산화물 박막층(121)은 GaO로 구성될 수 있으며, 상기 제 2 금속 산화물 박막층(122)은 InZnO로 구성될 수 있다.
상기 제 1 금속 산화물 박막층(121)에 포함된 금속의 몰 수는 상기 제 2 금속 산화물 박막층(122)에 포함된 금속의 몰 수보다 작거나 같을 수 있다.
예를 들어, 상기 제 1 금속 산화물 박막층(121)에 포함된 갈륨과 상기 제 2 금속 산화물 박막층(122)에 포함된 금속(즉, 인듐 및 아연) 간의 몰 비율은 1:1 내지 1:3일 수 있으나, 이에 제한되지는 않는다.
그리고, 상기 제 2 금속 산화물 박막층(122)에 포함된 인듐과 아연 간의 몰 비율은 1:5 내지 5:1일 수 있으나, 이에 제한되지는 않는다.
나아가, 상기 제 1 금속 산화물 박막층(121)에 포함된 갈륨과, 상기 제 2 금속 산화물 박막층(122)에 포함된 인듐과, 상기 제 2 금속 산화물 박막층(122)에 포함된 아연 간의 몰 비율은 2:5:1일 수 있으나, 이에 제한되지는 않는다.
다시 도 1을 참조하면, 상기 제 1 금속 산화물 박막층(121)의 두께 t1는 상기 제 2 금속 산화물 박막층(122)의 두께 t2보다 얇거나 같을 수 있다.
전술한 바와 같이, 상기 제 1 금속 산화물 박막층(121)은 캐리어 농도가 상기 제 2 금속 산화물 박막층(122)보다 낮아 전기 전도성이 작으므로, 상기 제 2 금속 산화물 박막층(122)에 비해 상기 제 1 금속 산화물 박막층(121)이 너무 두꺼워지면 반도체 소자(100)의 전기적인 특성이 악화될 가능성이 있다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터(200)의 예시적인 단면도다.
본 발명의 실시예에 따른 박막 트랜지스터는 전술한 본 발명의 실시예에 따른 제 1 및 제 2 금속 산화물 박막층(121, 122)을 포함할 수 있다.
구체적으로, 상기 박막 트랜지스터는 게이트, 절연성 물질로 구성된 절연층, 상기 절연층을 사이에 두고 상기 게이트와 마주보도록 형성되며 제 1 금속 산화물 박막층 및 제 2 금속 산화물 박막층을 포함하는 채널층, 및 상기 채널층 상에 이격되어 형성된 소스 및 드레인을 포함할 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 상기 박막 트랜지스터(200)는 바텀(bottom) 게이트를 갖는 인버티드 스태거드(inverted staggered) 타입으로 구성될 수 있다.
이 경우, 기판(210) 상에 게이트(220)가 형성되고, 상기 게이트(220) 상에 절연층(230)이 형성될 수 있다. 그리고, 상기 절연층(230) 상에 제 1 금속 산화물 박막층(241)이 형성되고, 상기 제 1 금속 산화물 박막층(241) 상에 제 2 금속 산화물 박막층(242)이 형성될 수 있다. 상기 제 2 금속 산화물 박막층(242) 상에는 소스(250) 및 드레인(260)이 형성될 수 있다.
본 발명의 실시예에 따르면, 상기 제 1 금속 산화물 박막층(241)은 상기 제 2 금속 산화물 박막층(242)보다 상기 게이트(220)에 가깝게 형성될 수 있다. 즉, 도 2를 참조하면, 상기 제 1 금속 산화물 박막층(241)은 채널층(240)에서 하층에 해당하고, 상기 제 2 금속 산화물 박막층(242)은 상기 채널층(20)에서 상층에 해당한다.
또한, 도 1을 참조로 설명한 바와 같이, 상기 제 1 금속 산화물 박막층(241)은 상기 제 2 금속 산화물 박막층(242)보다 캐리어 농도가 낮아 전기 전도성이 작고 절연성이 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 금속 산화물 박막층(241)은 갈륨, 이트륨, 하프늄, 마그네슘, 스칸듐, 란타늄, 바륨, 스트론튬 및 지르코늄으로부터 선택된 적어도 하나의 금속의 산화물을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 제 2 금속 산화물 박막층(242)은 인듐, 아연 및 주석으로부터 선택된 적어도 하나의 금속의 산화물을 포함할 수 있다.
상기 제 1 금속 산화물 박막층(241)은 상기 제 2 금속 산화물 박막층(242)보다 두께가 얇거나 같을 수 있다(즉, t1 ≤ t2).
일 실시예에 따르면, 상기 제 1 금속 산화물 박막층(241)은 상기 제 2 금속 산화물 박막층(242)을 구성하는 금속 산화물보다 밴드 갭이 넓은 금속 산화물로 구성될 수 있다.
다른 실시예에 따르면, 상기 제 1 금속 산화물 박막층(241)은 상기 제 2 금속 산화물 박막층(242)에 포함된 금속보다 전기음성도가 낮을 수 있다.
또 다른 실시예에 따르면, 상기 제 1 금속 산화물 박막층(241)은 상기 제 2 금속 산화물 박막층(242)에 포함된 금속보다 표준 전극 전위가 낮은 금속을 포함할 수 있다.
상기 제 1 금속 산화물 박막층(241)은 갈륨 산화물(즉, GaO)를 포함하고, 상기 제 2 금속 산화물 박막층(242)은 인듐 아연 산화물(즉, InZnO)을 포함할 수 있다.
상기 제 1 금속 산화물 박막층(241)에 포함된 갈륨과 상기 제 2 금속 산화물 박막층(242)에 포함된 금속(즉, 인듐 및 아연) 간의 몰 비율은 1:1 내지 1:3일 수 있으나, 이에 제한되지는 않는다.
상기 제 2 금속 산화물 박막층(242)에 포함된 인듐과 아연 간의 몰 비율은 1:5 내지 5:1일 수 있으나, 이에 제한되지는 않는다.
일 실시예에 따르면, 상기 제 1 금속 산화물 박막층(241)에 포함된 갈륨과, 상기 제 2 금속 산화물 박막층(242)에 포함된 인듐과, 상기 제 2 금속 산화물 박막층(242)에 포함된 아연 간의 몰 비율은 2:5:1일 수 있으나, 이에 제한되지는 않는다.
앞서 설명한 바와 같이, 도 2에 도시된 박막 트랜지스터(200)는 게이트가 하부에 위치하고 소스 및 드레인이 상부에 위치한 인버티드 스태거드 타입의 트랜지스터이나, 본 발명의 실시예에 따른 박막 트랜지스터는 이에 제한되지 않고, 상기 제 1 및 제 2 금속 산화물 박막층(241, 242)을 채널층으로 포함하는 한 스태거드(staggered) 타입, 코플래너(coplanar) 타입, 인버티드 코플래너(inverted coplanar) 타입 등 어떠한 타입으로도 구성될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법(300)의 예시적인 흐름도다.
본 발명의 실시예에 따른 반도체 소자 제조 방법은 용액 공정을 기반으로 한다.
예를 들어, 도 3에 도시된 바와 같이, 상기 반도체 소자 제조 방법(300)은, 기판(110) 위에 제 1 금속 화합물 용액을 도포하는 단계(S310), 상기 기판(110)을 열처리하여 상기 제 1 금속 화합물 용액으로부터 제 1 금속 산화물 박막층(121)을 형성하는 단계(S320), 상기 제 1 금속 산화물 박막층(121) 위에 제 2 금속 화합물 용액을 도포하는 단계(S330), 및 상기 기판(110)을 열처리하여 상기 제 2 금속 화합물 용액으로부터 제 2 금속 산화물 박막층(242)을 형성하는 단계(S340)를 포함할 수 있다.
또한, 상기 제 1 금속 산화물 박막층(121)은 상기 제 2 금속 산화물 박막층(122)보다 캐리어 농도가 낮을 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 금속 화합물 용액은 갈륨 화합물, 이트륨 화합물, 하프늄 화합물, 마그네슘 화합물, 스칸듐 화합물, 란타늄 화합물, 바륨 화합물, 스트론튬 화합물 및 지르코늄 화합물 중 적어도 하나를 용매에 용해시켜 조성될 수 있다.
상기 갈륨 화합물은 갈륨의 전구체로서 갈륨염 및 그 수화물로부터 선택될 수 있으나, 이에 제한되지는 않는다. 예를 들어, 상기 갈륨 화합물은 갈륨 질산염(Gallium nitrate), 갈륨 질화물(Gallium nitride), 갈륨 포스파이드(Gallium phosphide), 갈륨(II) 클로라이드(Gallium(II) chloride), 갈륨(III) 아세틸아세토네이트(Gallium(III) acetylacetonate), 갈륨(III) 브로마이드(Gallium(III) bromide), 갈륨(III) 클로라이드(Gallium(III) chloride), 갈륨(III) 플로라이드(Gallium(III) fluoride), 갈륨(III) 이오다이드(Gallium(III) iodide), 갈륨(III) 나이트레이트 하이드레이트(Gallium(III) nitrate hydrate), 갈륨(III) 설페이트(Gallium(III) sulfate), 갈륨(III) 설페이트 하이드레이트(Gallium(III) sulfate hydrate), 및 이들의 수화물 중에서 하나 또는 그 이상이 선택될 수 있다.
상기 이트륨 화합물은 이트륨의 전구체로서 이트륨염 및 그 수화물로부터 선택될 수 있으나, 이에 제한되지는 않는다. 예를 들어, 상기 이트륨 화합물은 이트륨 질산염(Yttrium nitrate), 이트륨 질화물(Yttrium nitride), 이트륨 아세테이트(Yttrium acetate), 이트륨 아세틸아세토네이트(Yttrium acetylacetonate), 이트륨 클로라이드(Yttrium chloride), 이트륨 프루라이드(Yttrium fluride), 및 이들의 수화물 중에서 하나 또는 그 이상이 선택될 수 있다.
상기 하프늄 화합물은 하프늄의 전구체로서 하프늄염 및 그 수화물로부터 선택될 수 있으나, 이에 제한되지는 않는다. 예를 들어, 상기 하프늄 화합물은 하프늄 질산염(Hafnium nitrate), 하프늄 질화물(Hafnium nitride), 하프늄 클로라이드 (Hafnium chloride), 하프늄 플루라이드(Hafnium fluoride), 및 이들의 수화물 중에서 하나 또는 그 이상이 선택될 수 있다.
상기 스칸듐 화합물은 스칸듐의 전구체로서 스칸듐염 및 그 수화물로부터 선택될 수 있으나, 이에 제한되지는 않는다. 예를 들어, 상기 스칸듐 화합물은 스칸듐 질산염(Scandium nitrate), 스칸듐 질화물(Scandium nitride), 스칸듐 아세테이트 하이드레이트(Scandium acetate hydrate), 스칸듐 아세토네이트 하이드레이트(Scandium acetylacetonate hydrate), 스칸듐 클로라이드(Scandium chloride), 스칸듐 클로라이드 헥사하이드레이트(Scandium chloride hexahydrate), 스칸듐 클로라이드 하이드레이트(Scandium chloride hydrate), 스칸듐 플루라이드(Scandium fluoride), 스칸듐 니트레이트 하이드레이트(Scandium nitrate hydrate), 및 이들의 수화물 중에서 하나 또는 그 이상이 선택될 수 있다.
상기 란타늄 화합물은 란타늄의 전구체로서 란타늄염 및 그 수화물로부터 선택될 수 있으나, 이에 제한되지는 않는다. 예를 들어, 상기 란타늄 화합물은 란타늄 질산염(Lanthanum nitrate), 란타늄 질화물(Lanthanum nitride), 란타늄 아세테이트(Lanthanum acetate), 란타늄 아세틸아세토네이트(Lanthanum acetylacetonate), 란타늄 브로마이드(Lanthanum bromide), 란타늄 클로라이드 (Lanthanum chloride), 란타늄 하이드록사이드(Lanthanum hydroxide), 란타늄 플루라이드(Lanthanum fluoride), 및 이들의 수화물 중에서 하나 또는 그 이상이 선택될 수 있다.
상기 바륨 화합물은 바륨의 전구체로서 바륨염 및 그 수화물로부터 선택될 수 있으나, 이에 제한되지는 않는다. 예를 들어, 상기 바륨 화합물은 바륨 질산염(Barium nitrate), 바륨 질화물(Barium nitride), 바륨 아세테이트(Barium acetate), 바륨 아세틸아세토네이트(Barium acetylacetonate), 바륨 브로마이드(Barium bromide), 바륨 클로라이드(Barium chloride), 바륨 플루라이드(Zirconium fluoride), 바륨 헥사프루오로아세틸아세토네이트(Barium hexafluoacetylacetonate), 바륨 하드록사이드 (Barium hydroxide), 및 이들의 수화물 중에서 하나 또는 그 이상이 선택될 수 있다.
상기 스트론튬 화합물은 스트론튬의 전구체로서 스트론튬염 및 그 수화물로부터 선택될 수 있으나, 이에 제한되지는 않는다. 예를 들어, 상기 스트론튬 화합물은 스트론튬 질산염(Strontium nitrate), 스트론튬 질화물(Strontium nitride), 스트론튬 아세테이트(Strontium acetate), 스트론튬 아세틸아세토네이트(Strontium acetylacetonate), 스트론튬 브로마이드(Strontium bromide), 스트론튬 클로라이드(Strontium chloride), 스트론튬 플루라이드(Strontium fluoride), 스트론튬 하이드록사이드(Strontium Hydroxide), 및 이들의 수화물 중에서 하나 또는 그 이상이 선택될 수 있다.
상기 지르코늄 화합물은 지르코늄의 전구체로서 지르코늄염 및 그 수화물로부터 선택될 수 있으나, 이에 제한되지는 않는다. 예를 들어, 상기 지르코늄 화합물은 지르코늄 질산염(Zirconium nitrate), 지르코늄 질화물(Zirconium nitride), 지르코늄 아세테이트(Zirconium acetate), 지르코늄(II) 하이드라이드(Zirconium(II) hydride), 지르코늄(IV) 아세테이트 하이드록사이드(Zirconium(IV) acetate hydroxide), 지르코늄(IV) 아세틸아세토네이트(Zirconium(IV) acetylacetonate), 지르코늄(IV) 브톡사이드 솔루션(Zirconium(IV) butoxide solution), 지르코늄(IV) 카바이드(Zirconium(IV) carbide), 지르코늄(IV) 클로라이드(Zirconium(IV) chloride), 지르코늄(IV) 에톡사이드(Zirconium(IV) ethoxide), 지르코늄 플루라이드(Zirconium(IV) fluride), 지르코늄 플루라이드 하이드레이트(Zirconium(IV) fluride hydrate), 지르코늄(IV) 하이드록사이드(Zirconium(IV) hydroxide), 지르코늄(IV) 이오다이드(Zirconium(IV) iodide), 지르코늄(IV) 설페이트 하이드레이트(Zirconium(IV) sulfate hydrate), 지르코늄(IV) 터트-부톡사이드(Zirconium(IV) tert-butoxide), 및 이들의 수화물 중에서 하나 또는 그 이상이 선택될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 제 2 금속 화합물 용액은 인듐 화합물, 아연 화합물 및 주석 화합물 중 적어도 하나를 용매에 용해시켜 조성될 수 있다.
상기 인듐 화합물은 인듐의 전구체로서 인듐염 및 그 수화물로부터 선택될 수 있으나, 이에 제한되지는 않는다. 예를 들어, 상기 인듐 화합물은 인듐 질산염(Indium nitrate), 인듐 질화물(Indium nitride), 인듐 클로라이드(Indium Cholride), 인듐 클로라이드 테트라하이드레이트(Indium chloride tetrahydrate), 인듐 플루라이드(Indium fluoride), 인듐 플루라이드 트리하이드레이트(Indium fluoride trihydrate), 인듐 하이드록사이드(Indium hydroxide), 인듐 니트레이트 하이드레이트(Indium nitrate hydrate), 인듐 아세테이트 하이드레이트(Indium acetate hydrate), 인듐 아세틸아세토네이트(Indium acetylacetonate), 인듐 아세테이트(Indium acetate), 및 이들의 수화물 중에서 하나 또는 그 이상이 선택될 수 있다.
상기 아연 화합물은 아연의 전구체로서 아연염 및 그 수화물로부터 선택될 수 있으나, 이에 제한되지는 않는다. 예를 들어, 상기 아연 화합물은 아연 질산염(Zinc nitrate), 아연 질화물(Zinc nitride), 아연 시트레이트 디하이드레이트(Zinc citrate dihydrate), 아연 아세테이트(Zinc acetate), 아연 아세테이트 디하이드레이트(Zinc acetate dihydrate), 아연 아세틸아세토네이트 하이드레이트(Zinc acetylacetonate hydrate), 아연 아크릴레이트(Zinc acrylate), 아연 클로라이드(Zinc chloride), 아연 디에틸디씨오카바메이트(Zinc diethyldithiocarbamate), 아연 디메틸디씨오카바메이트(Zinc dimethyldithiocarbamate), 아연 플루라이드(Zinc fluoride), 아연 플루라이드 하이드레이트(Zinc fluoride hydrate), 아연 헥사플루로아세틸아세토네이트 디하이드레이트(Zinc hexafluoroacetylacetonate dihydrate), 아연 메타아크릴레이트(Zinc methacrylate), 아연 니트레이트 헥사하이드레이트(Zinc nitrate hexahydrate), 아연 니트레이트 하이드레이트(Zinc nitrate hydrate), 아연 트리플루로메탄술포네이트(Zinc trifluoromethanesulfonate), 아연 운데실레네이트(Zinc undecylenate), 아연 트리플루로아세테이트 하이드레이트(Zinc trifluoroacetate hydrate), 아연 테트라플루로보레이트 하이드레이트(Zinc tetrafluoroborate hydrate), 아연 퍼클로레이트 헥사하이드레이트(Zinc perchlorate hexahydrate), 및 이들의 수화물 중에서 하나 또는 그 이상이 선택될 수 있다.
상기 주석 화합물은 주석의 전구체로서 주석염 및 그 수화물로부터 선택될 수 있으나, 이에 제한되지는 않는다. 예를 들어, 상기 주석 화합물은 주석 질산염(Tin nitrate), 주석 질화물(Tin nitride), 틴(II) 클로라이드(Tin(II) chloride), 틴(II) 이오다이드(Tin(II) iodide), 틴(II) 클로라이드 디하이드레이트(Tin(II) chloride dihydrate), 틴(II) 브로마이드(Tin(II) bromide), 틴(II) 플루라이드(Tin(II) fluoride), 틴(II) 옥살레이트(Tin(II) oxalate), 틴(II) 설파이드(Tin(II) sulfide), 틴(II) 아세테이트 (Tin(II) acetate), 틴(IV) 클로라이드(Tin(IV) chloride), 틴(IV) 클로라이드 펜타하이드레이트(Tin(IV) chloride pentahydrate), 틴(IV) 플루라이드(Tin(IV) fluoride), 틴(IV) 이오다이드(Tin(IV) iodide), 틴(IV) 설파이드(Tin(IV) sulfide), 틴(IV) 터트-부톡사이드(Tin(IV) tert-butoxide), 및 이들의 수화물 중에서 하나 또는 그 이상이 선택될 수 있다.
상기 금속 화합물이 용해되는 용매는 이소프로판올(isopropanol), 2-메톡시에탄올(2-methoxyethanol), 디메틸포름아마이드(dimethylformamide), 에탄올(ethanol), 탈이온수(deionized water), 메탄올(methanol), 아세틸아세톤(acetylacetone), 디메틸아민보란(dimethylamineborane) 및 아세토니트릴(acetonitrile) 중에서 하나 또는 그 이상을 포함할 수 있으나, 이에 제한되지는 않는다.
상기 제 1 및 제 2 금속 화합물 용액 중 적어도 하나에는 소정의 첨가제가 첨가될 수 있다. 특히, 용액에 용해되는 금속 화합물의 종류가 많아질수록 용해도를 높이기 위해 첨가제가 요구될 수 있다.
상기 첨가제는 질산, 아세트산, 염산, 황산 및 모노에탄올아민(monoethanolamine) 중 적어도 하나를 포함할 수 있으나, 이에 제한되지는 않는다.
본 발명의 일 실시예에 따르면, 상기 제 1 금속 화합물 용액은 상기 제 2 금속 화합물 용액보다 농도가 낮거나 같을 수 있다.
전술한 바와 같이, 제 1 금속 산화물 박막층(121)은 제 2 금속 산화물 박막층(122)보다 캐리어 농도가 낮아 전기 전도성이 작으므로, 상기 제 1 금속 산화물 박막층(121)을 형성하기 위해 사용되는 제 1 금속 화합물 용액의 농도가 상기 제 2 금속 산화물 박막층(122)을 형성하기 위해 사용되는 제 2 금속 화합물 용액의 농도보다 높아지면 반도체 소자(100)의 전기적인 특성이 악화될 가능성이 있다.
일 실시예에 따르면, 상기 제 1 금속 화합물 용액에 포함된 금속의 산화물은 상기 제 2 금속 화합물 용액에 포함된 금속의 산화물보다 밴드 갭이 넓을 수 있다.
다른 실시예에 따르면, 상기 제 1 금속 화합물 용액에 포함된 금속은 상기 제 2 금속 화합물 용액에 포함된 금속보다 전기음성도가 낮을 수 있다.
또 다른 실시예에 따르면, 상기 제 1 금속 화합물 용액에 포함된 금속은 상기 제 2 금속 화합물 용액에 포함된 금속보다 표준 전극 전위가 낮을 수 있다.
그 결과, 상기 제 1 금속 화합물 용액으로부터 형성된 제 1 금속 산화물 박막층(121)은 상기 제 2 금속 화합물 용액으로부터 형성된 제 2 금속 산화물 박막(122)보다 캐리어 농도가 낮을 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 금속 화합물 용액은 갈륨 화합물을 용매에 용해시켜 조성되고, 상기 제 2 금속 화합물 용액은 인듐 화합물 및 아연 화합물을 용매에 용해시켜 조성될 수 있다.
이 경우, 상기 제 2 금속 화합물 용액에는 질산, 아세트산, 황산 및 모노에탄올아민 중 적어도 하나가 첨가제로 첨가될 수 있다.
일 실시예에 따르면, 상기 제 2 금속 화합물 용액에는 질산이 첨가될 수 있으며, 용매 1 ml 당 0.06 g만큼의 질산이 첨가될 수 있으나, 질산의 첨가량은 이에 제한되지 않는다.
일 실시예에 따르면, 상기 제 1 금속 화합물 용액과 상기 제 2 금속 화합물 용액 간의 몰 농도 비율은 1:1 내지 1:3일 수 있으나, 이에 제한되지는 않는다.
그리고, 상기 제 2 금속 화합물 용액에 용해되는 상기 인듐 화합물과 상기 아연 화합물 간의 몰 비율은 1:5 내지 5:1일 수 있으나, 이에 제한되지는 않는다.
일 실시예에 따르면, 상기 제 1 금속 화합물 용액에 용해된 갈륨과, 상기 제 2 금속 화합물 용액에 용해된 인듐과, 상기 제 2 금속 화합물 용액에 용해된 아연 간의 몰 비율은 2:5:1일 수 있으나, 이에 제한되지는 않는다.
이 경우, 상기 제 1 금속 화합물 용액에 용해된 갈륨의 몰 수는 0.1 mol이고, 상기 제 2 금속 화합물 용액에 용해된 인듐 및 아연의 몰 수는 각각 0.25 mol 및 0.05 mol일 수 있으나, 용액에 용해된 금속의 몰 수는 이에 제한되지 않고, 얻고자 하는 소자의 특성에 따라 변경될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 금속 산화물 박막층(121)을 형성하는 단계(S320)는, 상기 기판(110)을 200 내지 280 ℃에서 열처리하는 단계를 포함할 수 있다. 마찬가지로, 상기 제 2 금속 산화물 박막층(122)을 형성하는 단계(S340) 역시, 상기 기판(110)을 200 내지 280 ℃에서 열처리하는 단계를 포함할 수 있다.
즉, 본 발명의 실시예에 따르면, 금속 산화물 박막을 형성하기 위해 수행되는 열처리의 온도는 300 ℃ 이하이며, 보다 구체적으로는 280 ℃ 이하일 수 있다.
일 실시예에 따르면, 상기 제 1 금속 산화물 박막층(121)을 형성하는 단계(S320)는, 상기 기판(110)을 200 내지 280 ℃에서 30 분 내지 1 시간 동안 열처리하는 단계를 포함할 수 있다.
또한, 상기 제 2 금속 산화물 박막층(122)을 형성하는 단계(S340)는, 상기 기판(110)을 200 내지 280 ℃에서 2 시간 내지 4 시간 동안 열처리하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 기판(110)의 열처리는 두 단계에 걸쳐 수행될 수 있다.
예를 들어, 상기 제 1 금속 산화물 박막층(121)을 형성하는 단계(S320)는, 상기 기판(110)을 200 내지 280 ℃에서 열처리하는 단계 전에, 상기 기판(110)을 100 내지 150 ℃에서 1 분 내지 5 분 동안 열처리하는 단계를 더 포함할 수 있다. 마찬가지로, 상기 제 2 금속 산화물 박막층(122)을 형성하는 단계(S340) 역시, 상기 기판(110)을 200 내지 280 ℃에서 열처리하는 단계 전에, 상기 기판(110)을 100 내지 150 ℃에서 열처리하는 단계를 더 포함할 수 있다.
상기 100 내지 150 ℃에서 수행되는 열처리는 1 분 내지 5 분 동안 수행될 수 있으나, 이에 제한되지는 않는다.
본 발명의 일 실시예에 따르면, 상기 제 1 금속 산화물 박막층(121)을 형성하는 단계(S320)는, 상기 기판(110)을 100 ℃에서 5 분 동안 열처리하는 단계, 및 상기 기판(110)을 280 ℃에서 30 분 동안 열처리하는 단계를 포함할 수 있다.
그리고, 상기 제 2 금속 산화물 박막층(122)을 형성하는 단계(S340)는, 상기 기판(110)을 100 ℃에서 5 분 동안 열처리하는 단계, 및 상기 기판(110)을 280 ℃에서 4 시간 동안 열처리하는 단계를 포함할 수 있다.
그러나, 상기 열처리 온도 및 시간은 예시적인 것으로, 용액의 농도, 용액에 용해된 금속의 종류, 첨가제의 종류 및 첨가량 등에 따라 변경될 수 있다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법(400)의 예시적인 흐름도다.
도 4에 도시된 바와 같이, 상기 박막 트랜지스터 제조 방법(400)은, 기판(210) 위에 게이트(220) 및 절연층(230)을 형성하는 단계(S410), 상기 절연층(230) 위에 제 1 금속 화합물 용액을 도포하는 단계(S420), 상기 기판(210)을 열처리하여 상기 제 1 금속 화합물 용액으로부터 제 1 금속 산화물 박막층(241)을 형성하는 단계(S430), 상기 제 1 금속 산화물 박막층(241) 위에 제 2 금속 화합물 용액을 도포하는 단계(S440), 상기 기판(210)을 열처리하여 상기 제 2 금속 화합물 용액으로부터 제 2 금속 산화물 박막층(242)을 형성하는 단계(S450), 및 상기 제 2 금속 산화물 박막층(242) 위에 소스(250) 및 드레인(260)을 형성하는 단계(S460)를 포함할 수 있다.
상기 박막 트랜지스터 제조 방법(400)은 전술한 본 발명의 실시예에 따른 반도체 소자 제조 방법(300)을 이용할 수 있다.
즉, 상기 박막 트랜지스터 제조 방법(400) 중 상기 제 1 금속 화합물 용액을 도포하는 단계(S420), 상기 제 1 금속 산화물 박막층을 형성하는 단계(S430), 상기 제 2 금속 화합물 용액을 도포하는 단계(S440), 및 상기 제 2 금속 산화물 박막층을 형성하는 단계(S450)는 각각 상기 반도체 소자 제조 방법(300)의 제 1 금속 화합물 용액을 도포하는 단계(S310), 제 1 금속 산화물 박막층을 형성하는 단계(S320), 제 2 금속 화합물 용액을 도포하는 단계(S330), 및 제 2 금속 산화물 박막층을 형성하는 단계(S340)에 대응한다.
전술한 박막 트랜지스터 제조 방법(400)은 디스플레이 패널의 TFT로 일반적으로 사용되고 있는 인버티드 스태거드 타입의 트랜지스터를 제조하는 방법이다.
구체적으로, 도 5 내지 도 11을 참조하면, 상기 박막 트랜지스터 제조 방법(400)은 기판(210) 위에 게이트(220)를 형성한 뒤(도 5 참조), 그 위에 절연층(230)을 형성한다(도 6 참조).
그 뒤, 상기 절연층(230) 위에 제 1 금속 화합물 용액을 도포한 뒤(도 7 참조), 상기 기판(210)을 열처리하여 상기 제 1 금속 화합물 용액으로부터 제 1 금속 산화물 박막층(241)을 얻는다(도 8 참조).
그러고 나서, 상기 제 1 금속 산화물 박막층(241) 위에 제 2 금속 화합물 용액을 도포한 뒤(도 9 참조), 상기 기판(210)을 열처리하여 상기 제 2 금속 화합물 용액으로부터 제 2 금속 산화물 박막층(242)을 얻는다(도 10 참조).
마지막으로, 상기 제 2 금속 산화물 박막층(242) 위에 소스(250) 및 드레인(260)을 형성하여 박막 트랜지스터(200)를 완성한다.
그러나, 상기 박막 트랜지스터 제조 방법(400)은 트랜지스터가 금속 산화물 박막을 포함하는 한, 상기 반도체 소자 제조 방법(100)을 적용하여 인버티드 스태거드 타입 외에 스태거드 타입, 코플래너 타입, 인버티드 코플래너 타입 등 어떠한 타입의 트랜지스터라도 제조할 수 있다.
이하에서는, 본 발명의 실시예에 따라 박막 트랜지스터 샘플을 제작하는 과정을 설명하고, 그에 따라 제작된 박막 트랜지스터 샘플의 전기적 특성 및 안정성을 평가하기로 한다.
본 발명의 실시예로, GaO 박막을 제 1 금속 산화물 박막층(241)으로 갖고, InZnO 박막을 제 2 금속 산화물 박막층(242)으로 갖는 박막 트랜지스터(이하, InZnO/GaO 박막 트랜지스터)를 제작하였다. 그리고, 제 1 비교예로 InZnO 박막을 채널층으로 갖는 박막 트랜지스터(이하, InZnO 박막 트랜지스터)를 제작하고, 제 2 비교예로 InGaZnO 박막을 채널층으로 갖는 박막 트랜지스터(이하, InGaZnO 박막 트랜지스터)를 제작하였다.
기판은 2 cm × 2 cm의 정사각형 실리콘 기판을 사용하였으며, 붕소(B)를 도핑시켜 P+ 타입으로 형성함으로써 게이트 전극을 대체하였다.
그리고, 상기 기판 위에 SiO2를 열적으로 성장시켜 절연층을 형성하였다.
또한, 용액 공정으로 채널층을 형성하기 위해 다음과 같이 금속 화합물 용액을 제조하였다.
먼저, GaO 박막을 제조하기 위한 갈륨 전구체 용액으로, 갈륨 나이트레이트(Ga(NO3)3)를 2-메톡시에탄올에 용해시켜 0.1 M의 전구체 용액을 제작하였다.
그리고, InZnO 박막을 제조하기 위한 인듐 아연 전구체 용액으로, 인듐 나이트레이트(In(NO3)3) 및 아연 나이트레이트(Zn(NO3)26H2O)를 2-메톡시에탄올에 용해시켜 0.3 M의 전구체 용액을 제작하였다. 이 때, 인듐과 아연 간의 몰 비율은 5:1로 하였다. 또한, 첨가제로 질산을 2-메톡시에탄올 1 ml 당 0.06 g만큼 첨가하였다.
그리고, InGaZnO 박막을 제조하기 위한 인듐 갈륨 아연 전구체 용액으로, 인듐 나이트레이트, 갈륨 나이트레이트 및 아연 나이트레이트를 2-메톡시에탄올에 용해시켜 0.4 M의 전구체 용액을 제작하였다. 이 때, 인듐과 갈륨과 아연 간의 몰 비율은 5:2:1로 하였다. 또한, 첨가제로 질산을 2-메톡시에탄올 1 ml 당 0.06 g만큼 첨가하였다.
제작된 금속 화합물 용액을 기판에 도포하기 전에, 상기 기판을 아세톤, 메탄올 및 NaOH 순으로 초음파 세척을 각각 10 분씩 실시하고, 질소 건을 이용하여 기판을 블러링하였다.
그 뒤, 스핀 코팅기를 이용하여 금속 화합물 용액을 기판에 도포하였다. 스핀 코팅은 500 rpm에서 10 초, 1500 rpm에서 15 초, 3000 rpm에서 30 초, 1500 rpm에서 15 초, 그리고 500 rpm에서 10 초의 순서로 총 5 단계에 걸쳐 진행되었다.
그러고 나서, 핫 플레이트를 이용하여 대기 분위기에서 기판을 열처리하여 금속 산화물 박막을 형성하였다.
구체적으로, 본 발명의 실시예에 따른 InZnO/GaO 박막 트랜지스터를 제조하기 위해, 상기 갈륨 전구체 용액을 기판에 도포한 뒤, 핫 플레이트 온도 100 ℃에서 5 분 동안 선-열처리를 진행하고, 핫 플레이트 온도 280 ℃에서 30 분 동안 후-열처리를 진행하였다.
그러고 나서, GaO 박막이 형성된 기판 위에 상기 인듐 아연 전구체 용액을 도포한 뒤, 핫 플레이트 온도 100 ℃에서 5 분 동안 선-열처리하고, 핫 플레이트 온도 280 ℃에서 4 시간 동안 후-열처리하였다.
또한, 제 1 비교예에 따른 InZnO 박막 트랜지스터를 제조하기 위해, 상기 인듐 아연 전구체 용액을 기판에 도포한 뒤, 핫 플레이트 온도 100 ℃에서 5 분 동안 선-열처리를 진행하고, 핫 플레이트 온도 280 ℃에서 4 시간 동안 후-열처리를 진행하였다.
또한, 제 2 비교예에 따른 InGaZnO 박막 트랜지스터를 제조하기 위해, 상기 인듐 갈륨 아연 전구체 용액을 기판에 도포한 뒤, 핫 플레이트 온도 100 ℃에서 5 분 동안 선-열처리하고, 핫 플레이트 온도 280 ℃에서 4 시간 동안 후-열처리하였다.
마지막으로, 금속 산화물 박막 위에 알루미늄을 증착시켜 소스와 드레인 전극을 형성하였다.
참고로, 2 cm × 2 cm의 정사각형 기판마다 9 개의 박막 트랜지스터를 제작하였으며, 이와 같이 제작된 박막 트랜지스터들을 이용하여 소자의 전기적 특성 및 안정성을 평가하였다.
도 12는 본 발명의 실시예에 따라 제조된 InZnO/GaO 박막 트랜지스터들의 전달 특성을 나타내는 그래프이고, 도 13은 제 1 비교예에 따라 제조된 InZnO 박막 트랜지스터들의 전달 특성을 나타내는 그래프이고, 도 14는 제 2 비교예에 따라 제조된 InGaZnO 박막 트랜지스터의 전달 특성을 나타내는 그래프다.
전술한 바와 같이, 각 박막 트랜지스터마다 9 개의 샘플들을 제작하여 전달 특성을 측정하였으며, 전달 곡선의 용이한 식별을 위해 도 12에는 9 개의 InZnO/GaO 박막 트랜지스터 샘플들 중 4 개에 대한 전달 곡선만을 포함시키고, 도 13에는 9 개의 InZnO 박막 트랜지스터 샘플들 중 4 개에 대한 전달 곡선만을 포함시키고, 도 14에는 9 개의 InGaZnO 박막 트랜지스터 샘플들 중 1 개에 대한 전달 곡선만을 포함시켰다.
상기 박막 트랜지스터 샘플들의 이동도(mobility), 온/오프 전류비(On/Off current ratio), 임계전압 이하 스윙(Subthreshold Swing, S.S.) 및 임계전압(threshold voltage)은 아래의 표 1과 같다.
샘플
번호
이동도
(cm2/Vs)
Ion/Ioff S.S.
(V/decade)
Vth
(V)

실시예(InZnO/GaO)
1 0.10 1.28 × 106 0.66 -10.05
2 0.10 1.04 × 106 0.89 -7.33
3 0.12 1.33 × 106 0.67 -8.65
4 0.11 1.41 × 106 0.61 -7.39

제 1 비교예(InZnO)
1 0.12 8.47 × 105 0.84 -21.52
2 0.12 8.77 × 105 0.96 -15.81
3 0.11 1.09 × 106 0.76 -7.48
4 0.12 1.09 × 106 0.81 -11.35
제 2 비교예(InGaZnO) 1 0.00 1.60 × 102 6.92 -10.36
실험 결과, 본 발명의 실시예와 같이 채널층이 다층으로 형성된 소자가 단일층으로 형성된 소자보다 온/오프 전류비 및 임계전압 이하 스윙을 비롯한 전기적 특성이 보다 우수함을 알 수 있다.
특히, 산화물 박막이 삼성분계로 구성된 InGaZnO 박막 트랜지스터의 경우, 280 ℃에서 열처리하여 박막을 형성하면 온/오프 전류비가 너무 낮아 스위칭 특성이 발현되지 않았으나, 본 발명의 실시예와 같이 다층에 걸쳐 이성분계 박막(즉, InZnO 박막)과 단일성분계 박막(즉, GaO 박막)으로 구성하면, 같은 열처리 온도라도 소자에 스위칭 특성이 발현됨을 확인할 수 있다.
또한, InZnO 박막 트랜지스터의 경우, 샘플들의 임계전압 분산이 커 성능이 균일한 소자들을 제작하기 어려우나, 본 발명의 실시예와 같이 다층 구조로 산화물 박막을 형성하는 경우, 임계전압의 분산이 작아 보다 균일한 소자 제작이 가능함을 알 수 있다.
도 15는 본 발명의 실시예에 따라 제조된 InZnO/GaO 박막 트랜지스터의 PBS 테스트 결과를 나타내는 그래프이고, 도 16은 제 1 비교예에 따라 제조된 InZnO 박막 트랜지스터의 PBS 테스트 결과를 나타내는 그래프다.
제 2 비교예에 따라 제조된 InGaZnO 박막 트랜지스터는 스위칭 특성이 나타나지 않아 PBS 테스트를 실시하지 않았다.
PBS 테스트에서, 소자의 게이트와 드레인에 각각 20 V와 0.1 V의 전압을 인가하였으며, 1 초, 10 초, 100 초 및 1000 초가 경과할 때마다 소자의 전달 특성을 파악하여 임계전압의 변화량 △Vth을 측정하였다.
본 발명의 실시예와 제 1 비교예에 따라 제작된 박막 트랜지스터에 대하여 측정된 임계전압 변화량 △Vth은 아래의 표 2와 같다.
경과 시간 (s) △Vth (V)
실시예 (InZnO/GaO)


1 -0.81
10 0.89
100 -4.14
1000 -14.6
제 1 비교예 (InZnO)


1 0.13
10 -0.69
100 -6.02
1000 -19.04
실험 결과, 본 발명의 실시예와 같이 채널층이 다층으로 형성된 소자가 단일층으로 형성된 소자보다 임계전압 변화량 △Vth이 적어 안정성이 우수함을 알 수 있다.
도 17 및 도 18은 본 발명의 실시예에 따라 제조된 InZnO/GaO 박막 트랜지스터의 일주일 경과 후 전달 곡선 변화를 나타내는 그래프이고, 도 19 및 도 20은 제 1 비교예에 따라 제조된 InZnO 박막 트랜지스터의 일주일 경과 후 전달 곡선 변화를 나타내는 그래프다.
이 실험을 위해, 박막 트랜지스터 제조 후 전달 특성을 측정하고, 그로부터 일주일 경과 후 또다시 전달 특성을 측정하였다. 도 17 및 도 19의 그래프는 세로축을 선형 스케일로 하여 작성하였고, 도 18 및 도 20은 세로축을 로그 스케일로 하여 작성하였다.
본 발명의 실시예와 제 1 비교예에 따라 제작된 박막 트랜지스터의 이동도, 온/오프 전류비, 임계전압 이하 스윙 및 임계전압은 아래의 표 3과 같다.
이동도
(cm2/Vs)
Ion/Ioff S.S.
(V/decade)
Vth
(V)
실시예(InZnO/GaO) 0.12 1.33 × 106 0.67 -8.65
실시예(일주일 후 InZnO/GaO) 0.11 1.07 × 108 0.43 -1.32
제 1 비교예(InZnO) 0.11 1.09 × 106 0.76 -7.48
제 1 비교예(일주일 후 InZnO) 0.08 2.57 × 106 0.57 0.62
실험 결과, 본 발명의 실시예에 따라 제작된 InZnO/GaO 박막 트랜지스터는 제 1 비교예에 따라 제작된 InZnO 박막 트랜지스터에 비해 이동도, 임계전압 및 온 상태 전류(On-current)의 변화가 적어 안정성이 보다 우수함을 알 수 있다.
이와 같은 소자의 안정성 향상은 GaO 박막으로부터 InZnO 박막으로 갈륨이 확산됨으로 인해 박막 특성이 개선된 결과로 예상된다.
이상에서 실시예를 통해 본 발명을 설명하였으나, 위 실시예는 단지 본 발명의 사상을 설명하기 위한 것으로 이에 한정되지 않는다. 통상의 기술자는 전술한 실시예에 다양한 변형이 가해질 수 있음을 이해할 것이다. 본 발명의 범위는 첨부된 특허청구범위의 해석을 통해서만 정해진다.
100: 반도체 소자
110: 기판
121: 제 1 금속 산화물 박막층
122: 제 2 금속 산화물 박막층
200: 박막 트랜지스터
210: 기판
220: 게이트
230: 절연층
241: 제 1 금속 산화물 박막층
242: 제 2 금속 산화물 박막층
250: 소스
260: 드레인

Claims (43)

  1. 기판;
    상기 기판 상에 형성된 제 1 금속 산화물 박막층; 및
    상기 제 1 금속 산화물 박막층 상에 형성된 제 2 금속 산화물 박막층을 포함하되,
    상기 제 1 금속 산화물 박막층은 상기 제 2 금속 산화물 박막층보다 캐리어 농도(carrier concentration)가 낮고,
    상기 제 1 금속 산화물 박막층은, 상기 제 2 금속 산화물 박막층에 포함된 금속보다 전기음성도가 낮은 금속을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 금속 산화물 박막층은 갈륨, 이트륨, 하프늄, 마그네슘, 스칸듐, 란타늄, 바륨, 스트론튬 및 지르코늄으로부터 선택된 적어도 하나의 금속의 산화물을 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 2 금속 산화물 박막층은 인듐, 아연 및 주석으로부터 선택된 적어도 하나의 금속의 산화물을 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 1 금속 산화물 박막층은 상기 제 2 금속 산화물 박막층보다 두께가 얇거나 같은 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제 1 금속 산화물 박막층은, 상기 제 2 금속 산화물 박막층을 구성하는 금속 산화물보다 밴드 갭이 넓은 금속 산화물로 구성되는 반도체 소자.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1 금속 산화물 박막층은, 상기 제 2 금속 산화물 박막층에 포함된 금속보다 표준 전극 전위(Standard Electrode Potential)가 낮은 금속을 포함하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제 1 금속 산화물 박막층은 갈륨 산화물(GaO)을 포함하고,
    상기 제 2 금속 산화물 박막층은 인듐 아연 산화물(InZnO)을 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제 1 금속 산화물 박막층에 포함된 갈륨과 상기 제 2 금속 산화물 박막층에 포함된 금속 간의 몰 비율은 1:1 내지 1:3인 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제 2 금속 산화물 박막층에 포함된 인듐과 아연 간의 몰 비율은 1:5 내지 5:1인 반도체 소자.
  11. 제 10 항에 있어서,
    상기 제 1 금속 산화물 박막층에 포함된 갈륨과, 상기 제 2 금속 산화물 박막층에 포함된 인듐과, 상기 제 2 금속 산화물 박막층에 포함된 아연 간의 몰 비율은 2:5:1인 반도체 소자.
  12. 게이트;
    절연성 물질로 구성된 절연층;
    상기 절연층을 사이에 두고 상기 게이트와 마주보도록 형성되며, 제 1 금속 산화물 박막층 및 제 2 금속 산화물 박막층을 포함하는 채널층; 및
    상기 채널층 상에 이격되어 형성된 소스 및 드레인을 포함하되,
    상기 제 1 금속 산화물 박막층은 상기 제 2 금속 산화물 박막층보다 상기 게이트에 가까우며, 상기 제 2 금속 산화물 박막층보다 캐리어 농도가 낮고,
    상기 제 1 금속 산화물 박막층은, 상기 제 2 금속 산화물 박막층에 포함된 금속보다 전기음성도가 낮은 금속을 포함하는 박막 트랜지스터.
  13. 제 12 항에 있어서,
    상기 게이트는 기판 상에 형성되고,
    상기 절연층은 상기 게이트 상에 형성되고,
    상기 제 1 금속 산화물 박막층은 상기 절연층 상에 형성되고,
    상기 제 2 금속 산화물 박막층은 상기 제 1 금속 산화물 박막층 상에 형성되고,
    상기 소스 및 상기 드레인은 상기 제 2 금속 산화물 박막층 상에 형성되는 박막 트랜지스터.
  14. 제 12 항에 있어서,
    상기 제 1 금속 산화물 박막층은 갈륨, 이트륨, 하프늄, 마그네슘, 스칸듐, 란타늄, 바륨, 스트론튬 및 지르코늄으로부터 선택된 적어도 하나의 금속의 산화물을 포함하는 박막 트랜지스터.
  15. 제 12 항에 있어서,
    상기 제 2 금속 산화물 박막층은 인듐, 아연 및 주석으로부터 선택된 적어도 하나의 금속의 산화물을 포함하는 박막 트랜지스터.
  16. 제 12 항에 있어서,
    상기 제 1 금속 산화물 박막층은 상기 제 2 금속 산화물 박막층보다 두께가 얇거나 같은 박막 트랜지스터.
  17. 제 12 항에 있어서,
    상기 제 1 금속 산화물 박막층은, 상기 제 2 금속 산화물 박막층을 구성하는 금속 산화물보다 밴드 갭이 넓은 금속 산화물로 구성되는 박막 트랜지스터.
  18. 삭제
  19. 제 12 항에 있어서,
    상기 제 1 금속 산화물 박막층은, 상기 제 2 금속 산화물 박막층에 포함된 금속보다 표준 전극 전위가 낮은 금속을 포함하는 박막 트랜지스터.
  20. 제 12 항에 있어서,
    상기 제 1 금속 산화물 박막층은 갈륨 산화물(GaO)을 포함하고,
    상기 제 2 금속 산화물 박막층은 인듐 아연 산화물(InZnO)을 포함하는 박막 트랜지스터.
  21. 제 20 항에 있어서,
    상기 제 1 금속 산화물 박막층에 포함된 갈륨과 상기 제 2 금속 산화물 박막층에 포함된 금속 간의 몰 비율은 1:1 내지 1:3인 박막 트랜지스터.
  22. 제 21 항에 있어서,
    상기 제 2 금속 산화물 박막층에 포함된 인듐과 아연 간의 몰 비율은 1:5 내지 5:1인 박막 트랜지스터.
  23. 제 22 항에 있어서,
    상기 제 1 금속 산화물 박막층에 포함된 갈륨과, 상기 제 2 금속 산화물 박막층에 포함된 인듐과, 상기 제 2 금속 산화물 박막층에 포함된 아연 간의 몰 비율은 2:5:1인 박막 트랜지스터.
  24. 기판 위에 제 1 금속 화합물 용액을 도포하는 단계;
    상기 기판을 열처리하여 상기 제 1 금속 화합물 용액으로부터 제 1 금속 산화물 박막층을 형성하는 단계;
    상기 제 1 금속 산화물 박막층 위에 제 2 금속 화합물 용액을 도포하는 단계; 및
    상기 기판을 열처리하여 상기 제 2 금속 화합물 용액으로부터 제 2 금속 산화물 박막층을 형성하는 단계를 포함하되,
    상기 제 1 금속 산화물 박막층은 상기 제 2 금속 산화물 박막층보다 캐리어 농도가 낮고,
    상기 제 1 금속 산화물 박막층은, 상기 제 2 금속 산화물 박막층에 포함된 금속보다 전기음성도가 낮은 금속을 포함하는 반도체 소자 제조 방법.
  25. 제 24 항에 있어서,
    상기 제 1 금속 화합물 용액은 갈륨 화합물, 이트륨 화합물, 하프늄 화합물, 마그네슘 화합물, 스칸듐 화합물, 란타늄 화합물, 바륨 화합물, 스트론튬 화합물 및 지르코늄 화합물 중 적어도 하나를 용매에 용해시켜 조성된 반도체 소자 제조 방법.
  26. 제 24 항에 있어서,
    상기 제 2 금속 화합물 용액은 인듐 화합물, 아연 화합물 및 주석 화합물 중 적어도 하나를 용매에 용해시켜 조성된 반도체 소자 제조 방법.
  27. 제 24 항에 있어서,
    상기 제 1 금속 화합물 용액은 상기 제 2 금속 화합물 용액보다 농도가 낮거나 같은 반도체 소자 제조 방법.
  28. 제 24 항에 있어서,
    상기 제 1 금속 화합물 용액에 포함된 금속의 산화물은, 상기 제 2 금속 화합물 용액에 포함된 금속의 산화물보다 밴드 갭이 넓은 반도체 소자 제조 방법.
  29. 삭제
  30. 제 24 항에 있어서,
    상기 제 1 금속 화합물 용액에 포함된 금속은, 상기 제 2 금속 화합물 용액에 포함된 금속보다 표준 전극 전위가 낮은 반도체 소자 제조 방법.
  31. 제 24 항에 있어서,
    상기 제 1 금속 화합물 용액은 갈륨 화합물을 용매에 용해시켜 조성되고,
    상기 제 2 금속 화합물 용액은 인듐 화합물 및 아연 화합물을 용매에 용해시켜 조성된 반도체 소자 제조 방법.
  32. 제 31 항에 있어서,
    상기 제 2 금속 화합물 용액은 질산, 아세트산, 염산, 황산 및 모노에탄올아민 중 적어도 하나가 첨가된 반도체 소자 제조 방법.
  33. 제 32 항에 있어서,
    상기 제 2 금속 화합물 용액은 질산이 첨가된 반도체 소자 제조 방법.
  34. 제 33 항에 있어서,
    상기 질산은 용매 1 ml 당 0.06 g만큼 첨가된 반도체 소자 제조 방법.
  35. 제 31 항에 있어서,
    상기 제 1 금속 화합물 용액과 상기 제 2 금속 화합물 용액 간의 몰 농도 비율은 1:1 내지 1:3인 반도체 소자 제조 방법.
  36. 제 35 항에 있어서,
    상기 인듐 화합물과 상기 아연 화합물 간의 몰 비율은 1:5 내지 5:1인 반도체 소자 제조 방법.
  37. 제 36 항에 있어서,
    상기 갈륨과 상기 인듐과 상기 아연 간의 몰 비율은 2:5:1인 반도체 소자 제조 방법.
  38. 제 37 항에 있어서,
    상기 제 1 금속 화합물 용액에 용해된 상기 갈륨의 몰 수는 0.1 mol이고,
    상기 제 2 금속 화합물 용액에 용해된 상기 인듐 및 상기 아연의 몰 수는 각각 0.25 mol 및 0.05 mol인 반도체 소자 제조 방법.
  39. 제 24 항에 있어서,
    상기 제 1 금속 산화물 박막층을 형성하는 단계는, 상기 기판을 200 내지 280 ℃에서 30 분 내지 1 시간 동안 열처리하는 단계를 포함하고,
    상기 제 2 금속 산화물 박막층을 형성하는 단계는, 상기 기판을 200 내지 280 ℃에서 2 시간 내지 4 시간 동안 열처리하는 단계를 포함하는 반도체 소자 제조 방법.
  40. 제 39 항에 있어서,
    상기 제 1 금속 산화물 박막층을 형성하는 단계는:
    상기 기판을 200 내지 280 ℃에서 30 분 내지 1 시간 동안 열처리하는 단계 전에, 상기 기판을 100 내지 150 ℃에서 1 분 내지 5 분 동안 열처리하는 단계를 더 포함하고,
    상기 제 2 금속 산화물 박막층을 형성하는 단계는:
    상기 기판을 200 내지 280 ℃에서 2 시간 내지 4 시간 동안 열처리하는 단계 전에, 상기 기판을 100 내지 150 ℃에서 1 분 내지 5 분 동안 열처리하는 단계를 더 포함하는 반도체 소자 제조 방법.
  41. 제 40 항에 있어서,
    상기 제 1 금속 산화물 박막층을 형성하는 단계는:
    상기 기판을 100 ℃에서 5 분 동안 열처리하는 단계; 및
    상기 기판을 280 ℃에서 30 분 동안 열처리하는 단계를 포함하고,
    상기 제 2 금속 산화물 박막층을 형성하는 단계는:
    상기 기판을 100 ℃에서 5 분 동안 열처리하는 단계; 및
    상기 기판을 280 ℃에서 4 시간 동안 열처리하는 단계를 포함하는 반도체 소자 제조 방법.
  42. 기판 위에 게이트 및 절연층을 형성하는 단계;
    상기 절연층 위에 제 1 금속 화합물 용액을 도포하는 단계;
    상기 기판을 열처리하여 상기 제 1 금속 화합물 용액으로부터 제 1 금속 산화물 박막층을 형성하는 단계;
    상기 제 1 금속 산화물 박막층 위에 제 2 금속 화합물 용액을 도포하는 단계;
    상기 기판을 열처리하여 상기 제 2 금속 화합물 용액으로부터 제 2 금속 산화물 박막층을 형성하는 단계; 및
    상기 제 2 금속 산화물 박막층 위에 소스 및 드레인을 형성하는 단계를 포함하되,
    상기 제 1 금속 산화물 박막층은 상기 제 2 금속 산화물 박막층보다 캐리어 농도가 낮고,
    상기 제 1 금속 산화물 박막층은, 상기 제 2 금속 산화물 박막층에 포함된 금속보다 전기음성도가 낮은 금속을 포함하는 박막 트랜지스터 제조 방법.
  43. 제 42 항에 있어서,
    상기 제 1 금속 화합물 용액은 갈륨 화합물을 용매에 용해시켜 조성되고,
    상기 제 2 금속 화합물 용액은 인듐 화합물 및 아연 화합물을 용매에 용해시켜 조성되며,
    상기 제 2 금속 화합물 용액은 질산이 용매 1 ml 당 0.06 g만큼 첨가되고,
    상기 제 1 금속 화합물 용액의 몰 농도는 0.1 M이고,
    상기 제 2 금속 화합물 용액의 몰 농도는 0.3 M이며,
    상기 인듐 화합물과 상기 아연 화합물 간의 몰 비율은 5:1이고,
    상기 제 1 금속 산화물 박막층을 형성하는 단계는:
    상기 기판을 100 ℃에서 5 분 동안 선-열처리하는 단계; 및
    상기 기판을 280 ℃에서 30 분 동안 후-열처리하는 단계를 포함하고,
    상기 제 2 금속 산화물 박막층을 형성하는 단계는:
    상기 기판을 100 ℃에서 5 분 동안 선-열처리하는 단계; 및
    상기 기판을 280 ℃에서 4 시간 동안 후-열처리하는 단계를 포함하는 박막 트랜지스터 제조 방법.
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