KR20140010100A - 오프셋 전극 ｔｆｔ 구조 - Google Patents
오프셋 전극 ｔｆｔ 구조 Download PDFInfo
- Publication number
- KR20140010100A KR20140010100A KR1020137025436A KR20137025436A KR20140010100A KR 20140010100 A KR20140010100 A KR 20140010100A KR 1020137025436 A KR1020137025436 A KR 1020137025436A KR 20137025436 A KR20137025436 A KR 20137025436A KR 20140010100 A KR20140010100 A KR 20140010100A
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- semiconductor layer
- dielectric layer
- layer
- channel semiconductor
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 12
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 11
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims description 164
- 239000000463 material Substances 0.000 claims description 39
- 125000006850 spacer group Chemical group 0.000 claims description 37
- 238000000151 deposition Methods 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 8
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 claims description 7
- 229910052725 zinc Inorganic materials 0.000 claims description 7
- 239000011701 zinc Substances 0.000 claims description 7
- 229910052738 indium Inorganic materials 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 6
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims 3
- 229910052733 gallium Inorganic materials 0.000 claims 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 239000011787 zinc oxide Substances 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 201
- 230000004888 barrier function Effects 0.000 description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- 230000008021 deposition Effects 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000005240 physical vapour deposition Methods 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910052804 chromium Inorganic materials 0.000 description 6
- 239000011651 chromium Substances 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000010408 film Substances 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910007717 ZnSnO Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052749 magnesium Inorganic materials 0.000 description 3
- 229910052748 manganese Inorganic materials 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 229910052720 vanadium Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910000831 Steel Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000002001 electrolyte material Substances 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000005361 soda-lime glass Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 일반적으로 오프셋 전극 TFT 및 그 제조 방법에 관한 것이다. 오프셋 전극 TFT는, 하나의 전극, 즉, 소스 또는 드레인 중 어느 하나가 다른 전극을 둘러싸는 TFT이다. 게이트 전극은 소스 및 드레인 전극들 양자 아래에 계속 존재한다. TFT를 재설계함으로써, 종래의 저부 게이트 TFT들 또는 상부 게이트 TFT들에 비해 전압을 소스로부터 드레인 전극으로 전송하기 위해 더 적은 전압이 필요하다. 오프셋 전극 TFT 구조는 실리콘 기반 TFT들에뿐 아니라 아연 산화물 또는 IGZO와 같은 금속 산화물들 및 ZnON과 같은 금속 산질화물들을 포함하는 투명 TFT들에도 적용가능하다.
Description
본 발명에 있어서의 정부 권리
본 발명은 ARL에 의해 수여된 협정 제DAAD19-02-3-0001호 하에서 정부의 지원으로 이루어졌다. 정부는 본 발명에 있어서 일정한 권리를 갖는다.
본 발명의 실시예들은 일반적으로 박막 트랜지스터(TFT) 및 그 제조 방법에 관한 것이다.
TFT 어레이들에 대한 현재의 관심은 특히 높은데, 왜냐하면 이들 디바이스들은 컴퓨터 및 텔레비전 평판들에 대해 종종 채용되는 종류의 액정 액티브 매트릭스 디스플레이(LCD)들에서 이용될 수도 있기 때문이다. LCD들은 또한, 백 라이팅을 위해 유기 발광 다이오드(OLED)들과 같은 발광 다이오드(LED)들을 포함할 수 있다. LED들 및 OLED들은 디스플레이들의 활성도를 다루기 위해 TFT들을 요구한다.
비정질 실리콘으로 제조된 저부 게이트 TFT들은 수년 동안 평판 디스플레이 산업을 위해 활용되었다. 불행히도, TFT의 소스 및 드레인 전극들을 통해 구동된 온 및 오프-전류는 그 채널 재료뿐 아니라 채널 폭과 길이에 의해 제한된다. 부가적으로, 소스와 드레인 전극들 간의 전압 하에서 턴-온 게이트 전압 또는 임계 전압은, 바이어스 온도 스트레스 또는 전류 온도 스트레스 이후 채널 재료, 유전체 재료뿐 아니라 그 재료들 간의 계면들에 있어서의 전하의 변화에 따라 변할 수 있는 반도체 활성층의 활성 채널 영역에서의 캐리어의 퇴적에 의해 결정된다.
따라서, 당업계에서, 게이트 전압이 턴-오프 전압에서 설정할 경우에 오프-전류를 최소화하기 위해 소스 또는 드레인 전극 또는 이들 양자 아래에서 부가적인 소스-드레인 전류 제어층을 활용하는 TFT에 대한 필요성이 존재한다. 소스-드레인 전류 제어의 부가적인 제어 때문에, TFT가 턴오프할 경우에 오프-전류를 낮게 유지하면서 TFT가 턴온할 경우에 높은 온-전류를 위해, 소스-드레인 간 채널 길이는 현저히 감소될 수 있다. 부가적으로, TFT 설계는 상이한 조건들 하의 동작들 이후에 턴-온 전압 또는 임계 게이트 전압을 변치않게 유지한다.
본 발명은 일반적으로 오프셋 전극 TFT 및 그 제조 방법에 관한 것이다. 오프셋 전극 TFT는, 하나의 전극, 즉, 소스 또는 드레인 중 어느 하나가 다른 전극을 둘러싸는 TFT이다. 게이트 전극은 소스 및 드레인 전극들 양자 아래에 계속 존재한다. TFT를 재설계함으로써, 종래의 저부 게이트 TFT들 또는 상부 게이트 TFT들에 비해 전압을 소스로부터 드레인 전극으로 전송하기 위해 더 적은 전압이 필요하다. 오프셋 전극 TFT 구조는 실리콘 기반 TFT들에뿐 아니라 아연 산화물 또는 IGZO와 같은 금속 산화물들 및 ZnON과 같은 금속 산질화물들을 포함하는 투명 TFT들에도 적용가능하다.
일 실시예에 있어서, TFT가 개시된다. TFT는 기판 상부에 배치된 게이트 전극; 게이트 전극 상부에 배치된 게이트 유전체층; 게이트 유전체층 상부에 배치된 채널 반도체층; 채널 반도체층 상부에 배치되고 비아를 적어도 부분적으로 정의하는 제 1 전극; 및 채널 반도체층 상부에, 비아 내에, 그리고 제 1 전극의 적어도 일부 상부로 연장하여 배치된 제 2 전극을 포함한다.
다른 실시예에 있어서, TFT는 게이트 전극, 게이트 전극 상부에 배치된 소스 전극, 및 소스 전극 상부에 배치되고 그 사이에 유전체 또는 반도체층을 갖는 드레인 전극을 포함한다.
다른 실시예에 있어서, TFT 제조 방법이 개시된다. 그 방법은 게이트 전극 상부에 게이트 유전체층을 증착하는 단계, 게이트 유전체층 상부에 채널 반도체층을 증착하는 단계, 채널 반도체층 상부에 소스 전극을 증착하는 단계, 및 소스 전극 상부에 제 1 소스 유전체층을 증착하는 단계를 포함한다. 그 방법은 또한 제 1 소스 유전체층 상부에 제 2 소스 유전체층을 증착하는 단계, 및 소스 전극, 제 1 소스 유전체층 및 제 2 소스 유전체층의 적어도 일부를 제거하여, 소스 전극, 제 1 소스 유전체층 및 제 2 소스 유전체층의 에지들에 의해 바운딩된 비아를 형성하고 제어 반도체층의 적어도 일부를 노출하는 단계를 포함한다. 그 방법은 또한, 제어 반도체층의 적어도 일부 및 소스 전극, 제 1 소스 유전체층 및 제 2 소스 유전체층의 에지들 상부에 스페이서층을 증착하는 단계를 포함한다. 그 방법은 부가적으로, 노출된 채널 반도체층 상부에 제 1 제어 반도체층을 증착하는 단계, 제 1 제어 반도체층 상부에 제 2 제어 반도체층을 증착하는 단계, 및 제 2 제어 반도체층 상부에 드레인 전극을 증착하는 단계를 포함한다.
본 발명의 상기 기재된 특징들이 상세히 이해될 수 있도록, 상기 간략히 요약된 본 발명의 더 상세한 설명이 실시예들을 참조하여 행해질 수도 있으며, 이 실시예들 중 일부는 첨부 도면들에 도시된다. 하지만, 첨부 도면들은 본 발명의 오직 통상적인 실시예들을 예시할 뿐이고, 따라서, 그 범위를 한정하는 것으로서 간주되지 않아야 하며, 본 발명은 다른 동일하게 유효한 실시예들을 인정할 수도 있음을 유의해야 한다.
도 1a 내지 도 1v는 다양한 제조 스테이지들에서의 오프셋 TFT(100)의 개략 단면도 및 상면도이다. 도 1a, 도 1c, 도 1e, 도 1g, 도 1i, 도 1k, 도 1m, 도 1o, 도 1q, 도 1s 및 도 1u는 단면도들이지만, 도 1b, 도 1d, 도 1f, 도 1h, 도 1j, 도 1l, 도 1n, 도 1p, 도 1r, 도 1t 및 도 1v는 상면도들이다.
도 2a 및 도 2b는 다른 실시예에 따른 오프셋 TFT(200)의 개략 단면도 및 상면도이다.
도 3a 및 도 3b는 다른 실시예에 따른 오프셋 TFT(300)의 개략 단면도 및 상면도이다.
도 4a 및 도 4b는 다른 실시예에 따른 오프셋 TFT(400)의 개략 단면도 및 상면도이다.
이해를 용이하게 하기 위해, 동일한 참조부호들은, 가능할 경우, 도면들에 공통인 동일한 엘리먼트들을 지정하도록 사용되었다. 일 실시예에 개시된 엘리먼트들은 특정 기재없이도 다른 실시예들에 유리하게 활용될 수도 있음이 고려된다.
도 1a 내지 도 1v는 다양한 제조 스테이지들에서의 오프셋 TFT(100)의 개략 단면도 및 상면도이다. 도 1a, 도 1c, 도 1e, 도 1g, 도 1i, 도 1k, 도 1m, 도 1o, 도 1q, 도 1s 및 도 1u는 단면도들이지만, 도 1b, 도 1d, 도 1f, 도 1h, 도 1j, 도 1l, 도 1n, 도 1p, 도 1r, 도 1t 및 도 1v는 상면도들이다.
도 2a 및 도 2b는 다른 실시예에 따른 오프셋 TFT(200)의 개략 단면도 및 상면도이다.
도 3a 및 도 3b는 다른 실시예에 따른 오프셋 TFT(300)의 개략 단면도 및 상면도이다.
도 4a 및 도 4b는 다른 실시예에 따른 오프셋 TFT(400)의 개략 단면도 및 상면도이다.
이해를 용이하게 하기 위해, 동일한 참조부호들은, 가능할 경우, 도면들에 공통인 동일한 엘리먼트들을 지정하도록 사용되었다. 일 실시예에 개시된 엘리먼트들은 특정 기재없이도 다른 실시예들에 유리하게 활용될 수도 있음이 고려된다.
본 발명은 일반적으로 오프셋 전극 TFT 및 그 제조 방법에 관한 것이다. 오프셋 전극 TFT는, 하나의 전극, 즉, 소스 또는 드레인 중 어느 하나가 다른 전극을 둘러싸는 TFT이다. 게이트 전극은 소스 및 드레인 전극들 양자 아래에 계속 존재한다. TFT를 재설계함으로써, 종래의 저부 게이트 TFT들 또는 상부 게이트 TFT들에 비해 게이트 전압이 오프 전압에서 설정할 경우에 소스로부터 드레인 전극으로의 더 적은 오프-전류가 달성된다. 또한, TFT가 턴온 또는 턴오프하기 시작하는 게이트 전극의 임계 전압이 활성층, 유전체층 및 그 계면들의 변화에 덜 민감하게 될 것이다. 오프셋 전극 TFT 구조는 실리콘 기반 TFT들에뿐 아니라 아연 산화물 또는 IGZO와 같은 금속 산화물들 및 ZnON과 같은 금속 산질화물들을 포함하는 투명 TFT들에도 적용가능하다.
현재의 TFT들은 게이트 전극, 게이트 유전체층, 반도체 채널, 소스 전극 및 드레인 전극을 갖는다. 수직 TFT 구조는 2005년도에 공개된 논문에 제시되었다. 수직 TFT는 수퍼캐패시터, 박형의 조면(rough) 전극, 반도체, 및 드레인 전극을 갖는다. 수직 TFT에 있어서, 수퍼캐패시터는 LiF로 제조된다. 본 명세서에서 논의된 발명에 있어서, 수퍼캐패시터는 금속 산화물들 또는 금속 산질화물, 또는 a-Si와 같은 박막 반도체들과의 또는 가능하게는 유전체층과의 조합을 포함하지만 구체적으로 LiF 또는 다른 전해질 재료들을 포함하지는 않는다. 따라서, 캐패시터는 반도체 제조 및 장비에서 일반적으로 활용되는 CVD 또는 PVD 프로세스들을 사용하여 제조될 것이다. 부가적으로, 전극들은, 박형의 조면 전극들 대신, 산화물 또는 산질화물 기반 합성 재료들로 제조될 것이다. 본 발명은 TFT를 제조하기 위한 재료들, 캐패시터를 위한 재료들, 전극들을 위한 재료들, 및 재료 구성; 막 스택 및 프로세스; 및 높은 오프 전류를 위한 솔루션을 포함한다. 본 발명은 TFT를 제조하기 위한 새로운 방식이며, 현재의 TFT 구조들에서 조우되는 안정도 문제들을 다루기 위한 고유한 피처들을 제공할 수 있다.
최신의 TFT에 있어서, 게이트 전압이 오프 전압에서 설정될 경우, 특정 레벨 전류가, 그 채널 재료뿐 아니라 채널 폭 및 길이에 의존하여 소스-드레인 전압 하에서 TFT 소스 및 드레인 전극들을 여전히 통과한다. 가능한 높은 오프-전류 때문에, 짧은 채널 디바이스는, 낮은 전압에서 높은 온-전류를 제공할 수 있지만 실용적이지 않다. 부가적으로, 소스와 드레인 전극들 간의 전압 하에서 그 턴-온 게이트 전압 또는 임계 전압은, 바이어스 온도 스트레스 또는 전류 온도 스트레스 이후 채널 재료, 유전체 재료들, 및 TFT로 구성된 그 계면들에 있어서의 전하의 변화에 따라 변할 수 있는 채널층에서의 캐리어의 퇴적에 의해 결정된다. 본 명세서에서 제안된 TFT는 게이트, 게이트 유전체, 채널 반도체층, 및 그 반도체층과 직접 접촉하여 소스로서 기능하는 하나의 금속 전극을 가지며, 이는 최신의 TFT와 유사하다. 하지만, TFT는 또한 채널 반도체의 상부 상에 드레인 전극들 아래에 스페이서 및 제어 반도체를 갖는다. 본 명세서에서 제안된 새로운 TFT들은, 디바이스가 턴온될 경우에 실제 채널 길이가 훨씬 더 짧아질 것이기 때문에 최신의 TFT들보다 더 높은 전류를 제공할 것이다. 소스-드레인 전류는 제어 반도체층(들)에 의해 제어되기 때문에, 짧은 채널 디바이스의 오프-전류는 최소화될 수 있다. 부가적으로, 채널 영역 및 벌크(스페이서 아래의 채널층) 내 계면들에서의 전하 트랩핑은 디바이스에 대한 턴온 전압에 대해 덜 중요하게 되는데, 왜냐하면 디바이스의 턴온 전압은 또한 채널 반도체, 제어 반도체 및 드레인 전극을 갖는 제어 영역에서의 퇴적에 의해 결정될 것이기 때문이다. 따라서, 계면 및 벌크층들에서의 전하의 변화에 의해 야기된 임계 게이트 전압 시프트는 현저히 최소화되어야 한다. 본 발명은 게이트, 게이트 유전체, 채널 반도체, 소스 전극, 제어 반도체 또는 반도체들, 드레인 전극을 포함하는 TFT 구성을 포함하며; TFT를 포함하는 TFT 구성은 채널링 영역 및 하나 또는 그 초과의 제어 영역들을 갖는다. 채널 반도체 및 제어 반도체 재료는 상이하거나 동일할 수 있다. 부가적으로, 부가적인 배리어층이 반도체층들 사이에 제공될 수 있다. 예를 들어, 금속 산화물 또는 금속 산질화물이 채널 반도체로서 사용되고, 비정질 Si가 제어 반도체로서 사용된다. 대안적으로, 금속 산질화물은 채널 반도체 및 제어 반도체 양자로서 사용될 수도 있지만; 캐리어 농도 또는 밴드 갭은 상이할 것이거나 SiO 또는 SiN 박층이 반도체층들 사이에 제공될 것이다. 스페이서는 SiO 또는 SiN, 또는 다른 유전체 재료들로 제조된다. 스페이서는 컨포멀 증착 및 에치백 프로세스로부터 제조된다. 온-오프를 위한 제어 영역은 채널 반도체와 제어 반도체 사이의 배리어, 또는 제어 반도체 재료 내부에 생성된 배리어, 또는 소스 금속과 채널 반도체 사이 또는 드레인 금속과 제어 반도체 사이의 배리어로부터 발생할 수 있다. 배리어는 페르미 레벨 차이, 일함수 차이, 밴드 갭 차이, 또는 다른 막 특성 차이로부터 발생할 수 있다.
도 1a 내지 도 1v는 다양한 제조 스테이지들에서의 TFT(100)의 개략 단면도 및 상면도이다. 도 1a, 도 1c, 도 1e, 도 1g, 도 1i, 도 1k, 도 1m, 도 1o, 도 1q, 도 1s 및 도 1u는 단면도들이지만, 도 1b, 도 1d, 도 1f, 도 1h, 도 1j, 도 1l, 도 1n, 도 1p, 도 1r, 도 1t 및 도 1v는 상면도들이다. 도 1a 및 도 1b에 도시된 바와 같이, 게이트 전극(104)이 기판(102) 상부에 형성된다. 기판(102)용으로 활용될 수도 있는 적절한 재료들은 실리콘, 게르마늄, 실리콘-게르마늄, 소다 석회 유리, 유리, 반도체, 플라스틱, 강철, 또는 스테인레스 스틸 기판들을 포함하지만 이에 한정되지 않을 수 있다. 게이트 전극(104)용으로 활용될 수도 있는 적절한 재료들은 크롬, 구리, 알루미늄, 탄탈, 티탄, 몰리브덴, 및 이들의 조합, 또는 투명 전극들로서 일반적으로 사용되는 ITO(인듐 주석 산화물) 또는 ZnO:F와 같은 도전성 투명 산화물들(TCO)을 포함하지만 이에 한정되지 않을 수 있다. 게이트 전극(104)은 물리 기상 증착(PVD), MOCVD, 스핀-온 프로세스, 및 프린팅 프로세스들과 같은 적절한 증착 기술들에 의해 증착될 수 있다. 필요하다면, 게이트 전극(104)은 에칭 프로세스를 사용하여 패터닝될 수 있다.
게이트 전극(104) 상부에서, 게이트 유전체층(106)이 도 1c 및 도 1d에 도시된 바와 같이 증착될 수 있다. 게이트 유전체층(106)용으로 사용될 수도 있는 적절한 재료들은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 알루미늄 산화물, 또는 이들의 조합들을 포함한다. 게이트 유전체층(106)은 플라즈마 인핸스드 화학 기상 증착(PECVD)을 포함한 적절한 증착 기술들에 의해 증착될 수 있다.
그 후, 채널 반도체층(108)이 도 1e 및 도 1f에 도시된 바와 같이 게이트 유전체층(106) 상부에 형성된다. 채널 반도체층(108)은 비정질 실리콘 또는 폴리실리콘과 같은 TFT들에서 사용된 종래의 반도체 재료를 포함할 수 있다. 부가적으로, 아연 산화물(ZnO) 및 인듐-갈륨-아연 산화물(IGZO)을 포함한 금속 산화물들뿐 아니라 인듐-갈륨-아연-산질화물(IGZON) 및 아연 산질화물(ZnON)과 같은 산질화물과 같은 차세대 반도체 재료들이 또한 고려된다. 고려되는 다른 재료들은 ZnOxNy, SnOxNy, InOxNy, CdOxNy, GaOxNy, ZnSnOxNy, ZnInOxNy, ZnCdOxNy, ZnGaOxNy, SnInOxNy, SnCdOxNy, SnGaOxNy, InCdOxNy, InGaOxNy, CdGaOxNy, ZnSnInOxNy, ZnSnCdOxNy, ZnSnGaOxNy, ZnInCdOxNy, ZnInGaOxNy, ZnCdGaOxNy, SnInCdOxNy, SnInGaOxNy, SnCdGaOxNy, InCdGaOxNy, ZnSnInCdOxNy, ZnSnInGaOxNy, ZnInCdGaOxNy, 및 SnInCdGaOxNy를 포함한다. 전술한 반도체 막들 각각은 Al, Sn, Ga, Ca, Si, Ti, Cu, Ge, In, Ni, Mn, Cr, V, Mg, SixOy, SixNy, AlxOy, 및 SiC와 같은 도펀트에 의해 도핑될 수 있다. 채널 반도체층(108)은 PVD, PECVD, 화학 기상 증착(CVD), 또는 원자층 증착(ALD), 스핀-온 또는 프린팅 프로세스들과 같은 적절한 증착 방법에 의해 증착될 수 있다. 일단 게이트 전극(104)이 바이어스되면, 채널 반도체층(108)은 소스와 게이트 전극들 사이에서 전류가 흐르도록 허용한다. 요구된다면, 채널 반도체층(108)은 습식 에칭 프로세스에 의해 패터닝될 수 있다.
도 1g 및 1h에 도시된 바와 같이, 채널 반도체층(108) 상부에, 도전층(110)이 증착되며, 이 도전층(110)은 결국, 전기 접속에 의존하여, 소스 또는 드레인 전극 중 어느 하나일 수 있는 제 1 전극을 형성하게 될 것이다. 이후, 제 1 전극에 대한 지칭은 소스 전극 또는 드레인 전극 중 어느 하나를 포함함을 이해해야 한다. 도전층(110)용으로 적절한 재료들은 크롬, 구리, 알루미늄, 탄탈, 티탄, 몰리브덴, 및 이들의 조합, 또는 상기 언급된 TCO들을 포함한다. 도전층(110)은 PVD와 같은 적절한 증착 기술들에 의해 증착될 수 있다. 도전층은 제 1 전극으로서 에칭 또는 프린팅 프로세스를 통해 패터닝될 수 있거나, 패터닝되지 않거나 또는 부분적으로 패터닝될 수 있다. 다음은 제 1 전극이 패터닝되지 않거나 또는 부분적으로 패터닝되는 예를 제공한다(즉, 제 1 전극 외부가 정의되지만, 제 1 전극의 제어부는 정의되지 않거나 또는 아직 형성되지 않음).
그 후, 제 1 유전체층(112)이 도 1i 및 도 1j에 도시된 바와 같이 도전층(110) 상부에 증착된다. 제 1 유전체층(112)용으로 사용될 수도 있는 적절한 재료들은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합들을 포함한다. 제 1 유전체층(112)은 PECVD를 포함한 적절한 증착 기술들에 의해 증착될 수 있다. 그 후, 제 2 유전체층(114)이 도 1k 및 도 1l에 도시된 바와 같이 제 1 유전체층(112) 상부에 증착된다. 제 2 유전체층(114)용으로 사용될 수도 있는 적절한 재료들은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합들을 포함한다. 제 2 유전체층(114)은 PECVD를 포함한 적절한 증착 기술들에 의해 증착될 수 있다. 일 실시예에 있어서, 제 1 유전체층(112) 및 제 2 유전체층(114)은 상이한 재료들을 포함하는 별도의 별개의 층들을 포함한다. 다른 실시예에 있어서, 제 1 유전체층(112) 및 제 2 유전체층(114)은 단일 층을 포함할 수 있다.
그 후, 제 2 유전체층(114), 제 1 유전체층(112) 및 도전층(110)은 도 1m 및 도 1n에 도시된 바와 같이 패터닝되어, 제 1 전극(116), 패터닝된 제 1 유전체층(118) 및 패터닝된 제 2 유전체층(120)을 생성한다. 도 1n에 도시된 바와 같이, 제 1 전극(116), 패터닝된 제 1 유전체층(118) 및 패터닝된 제 2 유전체층(120)이 비아(119)를 바운딩하도록 비아(119)가 제공된다. 도 1n에 도시된 실시예에 있어서, 제 1 전극(116)은 그 내부에 슬롯(121)을 가져서, 제 1 전극(116)은 노출된 채널 반도체층(108)을 완전히 둘러싸지는 않지만 노출된 채널 반도체층(108)을 적어도 부분적으로 둘러싼다. 하지만, 제 1 전극(116)은 채널 반도체층(108)을 완전히 둘러쌀 수 있거나 또는 수개의 측면들에 걸친 큰 개구를 가질 수 있음을 이해해야 한다. 패터닝 이후, 채널 반도체층(108)의 일부가 노출된다. 제 2 유전체층(114), 제 1 유전체층(112) 및 도전층(110)이 모두 증착된 이후에 패터닝이 발생하는 것으로서 도시되지만, 제 2 유전체층(114)의 증착, 제 1 유전체층(112)의 증착 및 도전층(110)의 증착 이후에 패터닝이 발생할 수도 있음이 고려된다. 부가적으로, 도전층(110)의 증착 이후, 및 그 후 제 1 유전체층(112) 및 제 2 유전체층(114)의 공동의 증착 이후에 패터닝이 발생할 수도 있음이 고려된다. 패터닝은 최상부층(즉, 도 1k 및 도 1l에서의 제 2 유전체층(114)) 상부에 마스크를 형성하고 그 후 노출된 표면들을 에칭함으로써 발생할 수 있다. 에칭된 각각의 층에 대해, 상이한 에칭 조건들이 필요할 수 있다.
그 후, 스페이서층이 노출된 표면들 상부에 증착되고 선택적으로 제거되어, 스페이서(122)가 제 1 전극(116), 패터닝된 제 1 유전체층(118) 및 패터닝된 제 2 유전체층(120)의 에지들을 따라 잔류한다. 스페이서(122)는 또한 이제 노출된 채널 반도체층(108) 상에 제공된다. 하지만, 도 1o 및 도 1p에 도시된 바와 같이, 스페이서(122)는, 스페이서층이 채널 반도체층(108)의 선택된 부분들로부터 제거되었기 때문에 전체 채널 반도체층(108)을 커버하진 않는다. 따라서, 채널 반도체층(108)의 일부가 스페이서(122)의 형성 이후에 노출된 채로 남겨진다. 스페이서(122)용으로 사용될 수도 있는 적절한 재료들은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합들을 포함한다. 스페이서(122)는 PECVD, CVD 및 ALD를 포함한 적절한 컨포멀 증착 기술들에 의해 증착될 수 있다. 컨포멀 증착 프로세스 이후, 스페이서 에칭 또는 포토-레지스트 패터닝 플러스 에칭 프로세스가 스페이서(122)를 형성하기 위해 발생한다. 스페이서 형성 이후, 제 2 소스 유전체층이 존재할 수도 또는 존재하지 않을 수 있다. 제 2 유전체층이 스페이서 에칭 동안 제거되면, 제 1 소스 유전체의 두께는 감소될 수도 또는 감소되지 않을 수 있다. 유전체층들(118, 120) 및 스페이서(122)는 제 1 및 제 2 전극들(116, 128)을 서로 분리시킬 수 있다. 스페이서층(122)은 선택적 에칭을 위해 사용될 수 있다. 예를 들어, 스페이서(122)는, 채널 반도체층(108)을 둘러싸는 측벽들 및 제 2 유전체층(120) 상부에 형성된 컨포멀 증착 프로세스에 의해 형성될 수 있다. 제 2 유전체층(120)은 스페이서(122)보다 에칭하기에 더 단단하고, 스페이서(122)는 스페이서 에칭 프로세스 동안 전극(116) 상부의 유전체 재료를 손실할 어떠한 염려도 없이 오버-에칭될 수 있다.
그 후, 제 1 제어 반도체층(124)이 노출된 채널 반도체층(108), 스페이서층(122) 및 패터닝된 제 2 유전체층(120) 상부에 형성된다. 제 1 제어 반도체층(124)은, 일 층을 블랭킷 증착한 후 그 층을 에칭하여 도 1q 및 도 1r에 도시된 결과적인 구조를 남김으로써 형성된다. 제 1 제어 반도체층(124)은 비정질 실리콘 또는 폴리실리콘과 같은 TFT들에서 사용된 종래의 반도체 재료를 포함할 수 있다. 부가적으로, IGZO 및 ZnON과 같은 차세대 반도체 재료들이 또한 고려된다. 붕소 도핑형 또는 인 도핑형, 또는 무도핑형 비정질 실리콘, 및 이들 또는 다른 것들과의 그 조합들과 같은 다른 재료들이 고려된다. 부가적으로, 고려되는 재료들은 ZnOxNy, SnOxNy, InOxNy, CdOxNy, GaOxNy, ZnSnOxNy, ZnInOxNy, ZnCdOxNy, ZnGaOxNy, SnInOxNy, SnCdOxNy, SnGaOxNy, InCdOxNy, InGaOxNy, CdGaOxNy, ZnSnInOxNy, ZnSnCdOxNy, ZnSnGaOxNy, ZnInCdOxNy, ZnInGaOxNy, ZnCdGaOxNy, SnInCdOxNy, SnInGaOxNy, SnCdGaOxNy, InCdGaOxNy, ZnSnInCdOxNy, ZnSnInGaOxNy, ZnInCdGaOxNy, 및 SnInCdGaOxNy를 포함한다. 전술한 반도체 막들 각각은 Al, Sn, Ga, Ca, Si, Ti, Cu, Ge, In, Ni, Mn, Cr, V, Mg, SixNy, AlxOy, 및 SiC와 같은 도펀트에 의해 도핑될 수 있다. 제 1 제어 반도체층(124)은 PVD, PECVD, CVD, 또는 ALD와 같은 적절한 증착 방법들에 의해 증착될 수 있다. 제 1 제어 반도체층(124)은 소스 전극(116), 패터닝된 제 1 소스 유전체층(118) 및 패터닝된 제 2 소스 유전체층(120) 상부에 배치된다.
제어 반도체층의 목적은, 다이오드 또는 정류 효과와 같이, 전자들이 일 방향으로는 용이하게 흐르지만 전자들이 반대 방향으로는 흐르기 어렵게 하는 부가적인 배리어를 생성하는 것이다. 제어 반도체층은 특정 소스-드레인 전압 차이들 하에서만 전자들이 흐르게 한다. 제어 반도체층은 인접한 채널 반도체층과는 상이한 조성을 갖는다. 제어 반도체층이 없다면, 배리어는, 여전히, 일 함수들의 차이, 표면 전하 트랩핑, 또는 심지어, 반도체층에서의 결함들을 의도적으로 생성함으로써 생성되는 표면 결함들에 기초하여 생성될 수 있다.
제 1 제어 반도체층(124) 상부에, 제 2 제어 반도체층(126)이 형성된다. 제 2 제어 반도체층(126)은, 일 층을 블랭킷 증착한 후 그 층을 에칭하여 도 1s 및 도 1t에 도시된 결과적인 구조를 남김으로써 형성된다. 제 2 제어 반도체층(126)은 비정질 실리콘 또는 폴리실리콘과 같은 TFT들에서 사용된 종래의 반도체 재료를 포함할 수 있다. 부가적으로, IGZO 및 ZnON과 같은 차세대 반도체 재료들이 또한 고려된다. 고려되는 다른 재료들은 ZnOxNy, SnOxNy, InOxNy, CdOxNy, GaOxNy, ZnSnOxNy, ZnInOxNy, ZnCdOxNy, ZnGaOxNy, SnInOxNy, SnCdOxNy, SnGaOxNy, InCdOxNy, InGaOxNy, CdGaOxNy, ZnSnInOxNy, ZnSnCdOxNy, ZnSnGaOxNy, ZnInCdOxNy, ZnInGaOxNy, ZnCdGaOxNy, SnInCdOxNy, SnInGaOxNy, SnCdGaOxNy, InCdGaOxNy, ZnSnInCdOxNy, ZnSnInGaOxNy, ZnInCdGaOxNy, 및 SnInCdGaOxNy를 포함한다. 전술한 반도체 막들 각각은 Al, Sn, Ga, Ca, Si, Ti, Cu, Ge, In, Ni, Mn, Cr, V, Mg, SixNy, AlxOy, 및 SiC와 같은 도펀트에 의해 도핑될 수 있다. 붕소 도핑형 또는 인 도핑형, 또는 무도핑형 비정질 실리콘, 및 이들 또는 다른 것들과의 그 조합들과 같은 다른 재료들이 고려된다. 제 2 제어 반도체층(126)은 PVD, PECVD, CVD, 또는 ALD와 같은 적절한 증착 방법들에 의해 증착될 수 있다. 제 2 제어 반도체층(126)은 제 1 제어 반도체층(124), 소스 전극(116), 패터닝된 제 1 소스 유전체층(118) 및 패터닝된 제 2 소스 유전체층(120) 상부에 배치된다. 유전체층(120)은 유전체 스페이서(122)의 형성 동안 부분적으로 또는 완전히 제거될 수 있다. 제 2 제어 반도체층(126)은 배리어를 튜닝하기 위해 사용된다.
마지막으로, 제 2 제어 반도체층(126) 상부에, 제 2 전극(128)이 도 1u 및 도 1v에 도시된 바와 같이 형성된다. 제 2 전극(128)은, 도전 재료를 블랭킷 증착한 후 그 도전 재료를 에칭하여 제 2 전극(128)의 최종 구조를 형성함으로써 형성된다. 제 2 전극(128)용으로 적절한 재료들은 크롬, 구리, 알루미늄, 탄탈, 티탄, 몰리브덴, 및 이들의 조합, 또는 상기 언급된 TCO들을 포함한다. 제 2 전극(128)은 PVD와 같은 적절한 증착 기술들에 의해 증착될 수 있다. 도 1u 및 도 1v에 도시된 바와 같이, 제 1 전극(116)은 제 2 전극(128)이 증착되는 비아(119)의 적어도 일부를 형성하기 때문에, 제 1 전극(116)은 제 2 전극(128) 아래에 배치되지만, 본질적으로, 제 2 전극(128)을 둘러싼다. 하지만, 제 2 전극(128)의 일부는 제 1 전극(116), 패터닝된 제 1 유전체층(118), 패터닝된 소스 유전체층(120), 제 1 제어 반도체층(124) 및 제 2 제어 반도체층(126) 상부에 배치됨을 유의해야 한다.
전극(128)은 도 1u 및 도 1v에 도시된 바와 같이 채널 반도체층(108)을 커버하여, 광으로부터 채널 반도체층(108)을 보호한다. 채널 반도체층(108)이 광에 노출되면, 채널 반도체층(108)은 도전성이 된다.
채널 반도체층(108) 및 제어 반도체층들(124, 126)은 상이한 재료들을 포함할 수 있다. 예를 들어, 채널 반도체층(108)은 금속 산화물 또는 금속 산질화물을 포함할 수도 있지만, 제어 반도체층들(124, 126)은 비정질 실리콘을 포함할 수 있다. 일 실시예에 있어서, 채널 반도체층(108) 및 제어 반도체층들(124, 126)은 동일한 재료를 포함한다. 예를 들어, 제어 반도체층들(124, 126) 및 채널 반도체층(108)은 금속 산질화물을 포함할 수 있다. 배리어층(도시 안됨)이 채널 반도체층(108)과 제 1 제어 반도체층(124) 사이에 제공될 수도 있음이 고려된다. 배리어층용으로 적절한 재료들은 실리콘 산화물 또는 실리콘 질화물, 또는 미도핑형 또는 도핑형 비정질 실리콘을 포함한다. TFT(100)에 대한 온-오프의 제어 영역은 채널 반도체층(108)과 제 1 제어 반도체층(124) 사이의 배리어, 제어 반도체 재료 내부에 생성된 배리어, 또는 소스 전극(116)과 제 1 채널 반도체층(124) 사이의 배리어, 또는 드레인 전극(128)과 제 2 제어 반도체층(126) 사이의 배리어로부터 발생한다. 제어 반도체 재료 내부에 생성된 배리어는 페르미 레벨 차이, 일함수 차이, 밴드 갭 차이, 또는 다른 막 특성 차이들로부터 발생할 수 있다.
도 2a 및 도 2b는 다른 실시예에 따른 오프셋 TFT(200)의 개략 단면도 및 상면도이다. TFT(200)는 기판(202), 게이트 전극(204), 게이트 유전체층(206), 및 채널 반도체층(208)을 포함한다. 하지만, 각각의 전극(214, 226)에 인접하게 제공되는 제 1 제어 반도체층(210, 222) 및 제 2 제어 반도체층(212, 224) 양자가 존재한다. 전극들(214, 226) 중 어느 하나는 소스 전극으로서 기능할 수도 있지만, 다른 전극(214, 226)은 드레인 전극으로서 기능한다. 제 1 전극(214)은 채널 반도체층(108)을 완전히 둘러쌀 수 있거나 또는 도시되지 않은 수개의 측면들에 걸친 큰 개구를 가질 수 있다. 제 1 제어 반도체층(210, 222) 및 제 2 제어 반도체층(212, 224) 양자는 제 1 및 제 2 전극들(214, 226) 각각의 아래에 존재한다. 부가적으로, 다중의 유전체층들(216, 218) 및 스페이서(220)가 제공된다. 유전체층(218)은 유전체 스페이서(222)의 형성 동안 부분적으로 또는 완전히 제거될 수 있다. 따라서, 도 2a 및 도 2b에 도시된 실시예에 있어서, 제어 반도체층들은 제 1 및 제 2 전극들(214, 226) 양자에 제공되지만, 도 1a 내지 도 1v에 도시된 실시예에서는, 제어 반도체층들은 오직 하나의 전극에만 제공된다. 제어 반도체층들(210, 212, 222, 224)은 스페이서(220)에 의해 이격된다.
도 3a 및 도 3b는 다른 실시예에 따른 오프셋 TFT(300)의 개략 단면도 및 상면도이다. TFT(300)는 기판(302), 게이트 전극(304), 게이트 유전체층(306), 및 채널 반도체층(308)을 포함한다. 채널 반도체층(308) 상부에, 제 1 제어 반도체층(310)이 제공된다. 부가적으로, 제공되는 제 2 제어 반도체층(312, 324) 및 제 3 제어 반도체층(314, 326) 양자가 존재한다. 제 2 제어 반도체층(312, 324) 및 제 3 제어 반도체층(314, 326) 양자는 제 1 및 제 2 전극들(316, 328) 각각의 아래에 존재한다. 제 1 전극(316)은 채널 반도체층(108)을 완전히 둘러쌀 수 있거나 또는 도시되지 않은 수개의 측면들에 걸친 큰 개구를 가질 수 있다. 부가적으로, 다중의 유전체층들(318, 320) 및 스페이서(322)가 제공된다. 유전체층(320)은 유전체 스페이서(322)의 형성 동안 부분적으로 또는 완전히 제거될 수 있다. 따라서, 도 3a 및 도 3b에 도시된 실시예에 있어서, 제어 반도체층들은 도 2a 및 도 2b에 도시된 바와 같이 제 1 및 제 2 전극들(316, 328) 양자에 제공된다. 제어 반도체층들(312, 314, 324, 324)은 스페이서(322)에 의해 이격되지만, 전체 채널 반도체층(308)에 걸쳐 스팬하는 부가적인 제어 반도체층(310)이 존재한다.
도 4a 및 도 4b는 다른 실시예에 따른 오프셋 TFT(400)의 개략 단면도 및 상면도이다. TFT(400)에 있어서, 어떠한 제어 반도체층들도 제공되지 않는다. 대신, TFT(400)는 기판(402), 게이트 전극(404), 게이트 유전체층(406), 채널 반도체층(408), 및 스페이서(410)에 의해 이격된 제 1 및 제 2 전극들(412, 414)을 포함한다. 제 1 전극(414)은 채널 반도체층(108)을 완전히 둘러쌀 수 있거나 또는 도시되지 않은 수개의 측면들에 걸친 큰 개구를 가질 수 있다. 도 2a, 도 2b, 도 3a, 도 3b, 도 4a 및 도 4b 각각에 있어서, 활성 채널(즉, 제 1 및 제 2 전극들 사이의 채널 반도체층)의 20퍼센트 내지 100퍼센트가 커버됨을 유의한다. 활성 채널을 반도전성보다는 도전성이 되게 할 수 있는 광에 활성 채널이 노출되지 않기 때문에 활성 채널이 커버될 경우, 금속 산화물 TFT는 더 안정적이다.
오프셋 전극 TFT 구조는, 높은 전류 및 안정적인 임계 전압들을 요구하는 OLED TV 또는 다른 디바이스들과 같은 다수의 전자 어플리케이션들에 대해 널리 사용될 수 있다. 본 명세서에 개시된 TFT들은, 디바이스가 턴온될 경우에 실제 채널 길이가 훨씬 더 짧기 때문에 최신의 TFT들에 비해 더 높은 전류를 갖는다. 소스 및 드레인 전극들 사이의 거리는, 소스 전극에 대한 드레인 전극의 위치 때문에 감소된다. 부가적으로, 채널 영역(스페이서 아래의 채널층) 내 계면들에서의 전하 트랩핑은 디바이스를 턴온하는데 중요하지 않게 되는데, 왜냐하면 디바이스를 턴온하는 것은 채널 반도체 재료, 제어 반도체 재료 및 드레인 전극을 갖는 제어 영역에서의 퇴적에 의해 결정될 것이기 때문이다.
본 명세서에서 설명된 TFT들은 차세대 고선명 디스플레이들을 위해 유리하다. 전극들 중 하나가 채널 반도체층의 상부 위에 있는 것에 기인하여, TFT는 종래의 저부 게이트 TFT에 비해 사이즈가 더 작다. TFT가 더 작은 사이즈이기 때문에, 더 많은 픽셀들이 더 작은 공간 내에 포함될 수도 있다(즉, 더 높은 픽셀 밀도). 부가적으로, TFT가 오프셋되고 그에 의해 전극이 채널 반도체층을 커버하기 때문에, 픽셀을 조명하기 위해 더 적은 에너지가 필요하다. 마지막으로, 전극들 중 하나가 채널 반도체층 상부에 형성되기 때문에, 그렇지 않으면 금속 산화물들을 반도전성보다는 도전성이 되게 할 광에 금속 산화물들이 노출되지 않는다. 따라서, 본 명세서에서 설명된 TFT들은 저부 게이트 및 상부 게이트 TFT들에 비해 훨씬 더 안정적이고 신뢰성이 있다.
전술한 바는 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 실시예들 및 추가의 실시예들이 그 기본적인 범위로부터 일탈함없이 발명될 수도 있으며, 그 범위는 다음에 오는 청구항들에 의해 결정된다. 부가적으로, 본 명세서에서 사용된 용어 "상부"는, 다른 오브젝트의 위에 있고 접촉하는 오브젝트들뿐 아니라 다른 오브젝트의 위에 있고 접촉하지 않는 오브젝트들도 포함하도록 의도된다.
Claims (15)
- 박막 트랜지스터로서,
기판 상부에 배치된 게이트 전극;
상기 게이트 전극 상부에 배치된 게이트 유전체층;
상기 게이트 유전체층 상부에 배치된 채널 반도체층;
상기 채널 반도체층 상부에 배치되고 비아를 적어도 부분적으로 정의하는 제 1 전극; 및
상기 채널 반도체층 상부에, 상기 비아 내에, 그리고 상기 제 1 전극의 적어도 일부 상부로 연장하여 배치된 제 2 전극을 포함하는, 박막 트랜지스터. - 제 1 항에 있어서,
상기 채널 반도체층은 금속 산화물 또는 금속 산질화물을 포함하고, 상기 채널 반도체층은 인듐, 갈륨 및 아연을 포함하는, 박막 트랜지스터. - 제 1 항에 있어서,
상기 채널 반도체층은 아연 산질화물을 포함하는, 박막 트랜지스터. - 제 1 항에 있어서,
상기 제 1 전극 및 상기 채널 반도체층 상부에 배치된 스페이서층을 더 포함하고, 상기 제 2 전극은 상기 스페이서층 상부에 적어도 부분적으로 배치되는, 박막 트랜지스터. - 제 1 항에 있어서,
상기 제 1 전극 상부에 배치된 제 1 유전체층;
상기 제 1 유전체층 상부에 배치된 제 2 유전체층으로서, 상기 제 1 전극, 상기 제 1 유전체층, 및 상기 제 2 유전체층은 이들을 관통하여 형성된 비아를 갖도록 형상화되어 상기 채널 반도체층을 노출하고, 상기 비아는 상기 제 1 전극, 상기 제 1 유전체층, 상기 제 2 유전체층, 및 상기 채널 반도체층의 에지들에 의해 경계를 이루는, 상기 제 2 유전체층;
상기 제 1 전극, 상기 제 1 유전체층, 상기 제 2 유전체층, 및 노출된 상기 채널 반도체층의 에지들 상에 배치된 스페이서층;
상기 채널 반도체층 및 상기 스페이서층 상부에 배치된 제 1 제어 반도체층; 및
상기 제 1 제어 반도체층 상부에 배치된 제 2 제어 반도체층을 더 포함하는, 박막 트랜지스터. - 제 5 항에 있어서,
상기 채널 반도체층 및 상기 제 2 제어 반도체층은 상이한 재료들을 포함하고, 상기 제 1 제어 반도체층 및 상기 제 2 제어 반도체층은 상이한 재료들을 포함하며, 상기 제 1 유전체층 및 상기 제 2 유전체층을 상이한 재료들을 포함하는, 박막 트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극, 상기 제 1 전극 및 상기 제 2 전극의 적어도 일부가 수직으로 정렬되는, 박막 트랜지스터. - 박막 트랜지스터로서,
게이트 전극;
상기 게이트 전극 상부에 배치된 제 1 전극; 및
상기 제 1 전극 상부에 배치된 제 2 전극을 포함하는, 박막 트랜지스터. - 제 8 항에 있어서,
상기 게이트 전극과 상기 제 1 전극 사이에 배치된 제 1 반도체층을 더 포함하는, 박막 트랜지스터. - 제 8 항에 있어서,
채널 반도체층은 인듐, 갈륨 및 아연을 포함하는, 박막 트랜지스터. - 제 8 항에 있어서,
채널 반도체층은 아연 산질화물을 포함하는, 박막 트랜지스터. - 제 8 항에 있어서,
상기 게이트 전극, 상기 제 1 전극 및 상기 제 2 전극의 적어도 일부는 수직으로 정렬되는, 박막 트랜지스터. - 제 8 항에 있어서,
상기 제 1 전극의 적어도 일부는, 상기 제 1 전극과 상기 제 2 전극 사이에 배치된 반도체층의 적어도 일부를 둘러싸는, 박막 트랜지스터. - 박막 트랜지스터 제조 방법으로서,
게이트 전극 상부에 게이트 유전체층을 증착하는 단계;
상기 게이트 유전체층 상부에 채널 반도체층을 형성하는 단계;
상기 채널 반도체층 상부에 제 1 전극을 형성하는 단계; 및
상기 채널 반도체층 상부에 및 상기 제 1 전극의 적어도 일부의 상부에 제 2 전극을 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법. - 제 14 항에 있어서,
상기 채널 반도체층은,
인듐, 갈륨 및 아연; 또는
아연 산질화물을 포함하고,
상기 제 1 전극은 상기 채널 반도체층의 적어도 일부를 둘러싸는, 박막 트랜지스터 제조 방법.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201161448429P | 2011-03-02 | 2011-03-02 | |
| US61/448,429 | 2011-03-02 | ||
| US13/289,033 | 2011-11-04 | ||
| US13/289,033 US8669552B2 (en) | 2011-03-02 | 2011-11-04 | Offset electrode TFT structure |
| PCT/US2012/027142 WO2012118899A2 (en) | 2011-03-02 | 2012-02-29 | Offset electrode tft structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140010100A true KR20140010100A (ko) | 2014-01-23 |
| KR101960889B1 KR101960889B1 (ko) | 2019-03-21 |
Family
ID=46752763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137025436A KR101960889B1 (ko) | 2011-03-02 | 2012-02-29 | 오프셋 전극 ｔｆｔ 구조 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US8669552B2 (ko) |
| KR (1) | KR101960889B1 (ko) |
| CN (1) | CN103403873B (ko) |
| TW (1) | TWI555200B (ko) |
| WO (1) | WO2012118899A2 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200065182A (ko) * | 2018-11-29 | 2020-06-09 | 동아대학교 산학협력단 | 저전압 구동형 발광 트랜지스터 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140008761A1 (en) * | 2012-06-05 | 2014-01-09 | Applied Materials, Inc. | High density capacitors utilizing thin film semiconductor layers |
| WO2014065985A1 (en) * | 2012-10-22 | 2014-05-01 | Applied Materials, Inc. | High mobility compound semiconductor material using multiple anions |
| WO2014109830A1 (en) * | 2013-01-08 | 2014-07-17 | Applied Materials, Inc. | Metal oxynitride based heterojunction field effect transistor |
| CN103500710B (zh) * | 2013-10-11 | 2015-11-25 | 京东方科技集团股份有限公司 | 一种薄膜晶体管制作方法、薄膜晶体管及显示设备 |
| KR102227637B1 (ko) | 2013-11-07 | 2021-03-16 | 삼성디스플레이 주식회사 | 적외선 감지 소자, 적외선 감지 소자를 포함하는 적외선 센서 및 이의 제조 방법 |
| US9136355B2 (en) * | 2013-12-03 | 2015-09-15 | Intermolecular, Inc. | Methods for forming amorphous silicon thin film transistors |
| US9123815B1 (en) * | 2014-03-06 | 2015-09-01 | Eastman Kodak Company | VTFTs including offset electrodes |
| US9117914B1 (en) * | 2014-03-06 | 2015-08-25 | Eastman Kodak Company | VTFT with polymer core |
| CN104167449B (zh) * | 2014-08-05 | 2017-09-22 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
| CN104167448B (zh) * | 2014-08-05 | 2017-06-30 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板和显示装置 |
| US20160225915A1 (en) * | 2015-01-30 | 2016-08-04 | Cindy X. Qiu | Metal oxynitride transistor devices |
| CN104795449B (zh) * | 2015-04-16 | 2016-04-27 | 京东方科技集团股份有限公司 | 薄膜晶体管及制作方法、阵列基板、显示装置 |
| US20160308067A1 (en) * | 2015-04-17 | 2016-10-20 | Ishiang Shih | Metal oxynitride transistor devices |
| CN104916546B (zh) | 2015-05-12 | 2018-03-09 | 京东方科技集团股份有限公司 | 阵列基板的制作方法及阵列基板和显示装置 |
| WO2018182666A1 (en) * | 2017-03-31 | 2018-10-04 | Intel Corporation | Gate for a transistor |
| WO2019005094A1 (en) * | 2017-06-30 | 2019-01-03 | Intel Corporation | THIN FILM TRANSISTOR WITH LOW CONTACT RESISTANCE |
| US11257956B2 (en) | 2018-03-30 | 2022-02-22 | Intel Corporation | Thin film transistor with selectively doped oxide thin film |
| US11362215B2 (en) * | 2018-03-30 | 2022-06-14 | Intel Corporation | Top-gate doped thin film transistor |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100760A (ja) * | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JP2006286772A (ja) * | 2005-03-31 | 2006-10-19 | Toppan Printing Co Ltd | 薄膜トランジスタ装置及びその製造方法並びに薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ |
| JP2007123861A (ja) * | 2005-09-29 | 2007-05-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| KR20080002186A (ko) * | 2006-06-30 | 2008-01-04 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판 |
| US20100001346A1 (en) * | 2008-07-02 | 2010-01-07 | Applied Materials,Inc. | Treatment of Gate Dielectric for Making High Performance Metal Oxide and Metal Oxynitride Thin Film Transistors |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668391A (en) | 1995-08-02 | 1997-09-16 | Lg Semicon Co., Ltd. | Vertical thin film transistor |
| KR100542310B1 (ko) | 1998-12-30 | 2006-05-09 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시소자_ |
| US6107660A (en) | 1999-05-19 | 2000-08-22 | Worldwide Semiconductor Manufacturing Corp. | Vertical thin film transistor |
| US6509586B2 (en) * | 2000-03-31 | 2003-01-21 | Fujitsu Limited | Semiconductor device, method for fabricating the semiconductor device and semiconductor integrated circuit |
| GB0111424D0 (en) * | 2001-05-10 | 2001-07-04 | Koninkl Philips Electronics Nv | Electronic devices comprising thin film transistors |
| CN1186821C (zh) * | 2001-10-24 | 2005-01-26 | 瀚宇彩晶股份有限公司 | 双垂直通道薄膜晶体管及其制造方法 |
| US7002176B2 (en) | 2002-05-31 | 2006-02-21 | Ricoh Company, Ltd. | Vertical organic transistor |
| US6995053B2 (en) | 2004-04-23 | 2006-02-07 | Sharp Laboratories Of America, Inc. | Vertical thin film transistor |
| GB0400997D0 (en) | 2004-01-16 | 2004-02-18 | Univ Cambridge Tech | N-channel transistor |
| CN100490180C (zh) | 2004-10-04 | 2009-05-20 | 松下电器产业株式会社 | 纵向场效应晶体管及其制造方法 |
| TWI336945B (en) * | 2006-06-15 | 2011-02-01 | Au Optronics Corp | Dual-gate transistor and pixel structure using the same |
| TWI300251B (en) | 2006-07-14 | 2008-08-21 | Ind Tech Res Inst | Manufacturing method of vertical thin film transistor |
| KR101326135B1 (ko) * | 2006-11-27 | 2013-11-07 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| JP2008135259A (ja) | 2006-11-28 | 2008-06-12 | Toppan Printing Co Ltd | 有機ｅｌディスプレイパネルおよびその製造方法 |
| US7927713B2 (en) | 2007-04-27 | 2011-04-19 | Applied Materials, Inc. | Thin film semiconductor material produced through reactive sputtering of zinc target using nitrogen gases |
| JP5480554B2 (ja) | 2008-08-08 | 2014-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9082857B2 (en) | 2008-09-01 | 2015-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising an oxide semiconductor layer |
| CN101826530A (zh) * | 2009-03-05 | 2010-09-08 | 友达光电股份有限公司 | 垂直配向式像素结构及其制造方法 |
| US8013339B2 (en) * | 2009-06-01 | 2011-09-06 | Ishiang Shih | Thin film transistors and arrays with controllable threshold voltages and off state leakage current |
| KR101073542B1 (ko) * | 2009-09-03 | 2011-10-17 | 삼성모바일디스플레이주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| KR101824124B1 (ko) * | 2009-11-28 | 2018-02-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| JP2011139052A (ja) * | 2009-12-04 | 2011-07-14 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
-
2011
- 2011-11-04 US US13/289,033 patent/US8669552B2/en not_active Expired - Fee Related
-
2012
- 2012-02-29 KR KR1020137025436A patent/KR101960889B1/ko active IP Right Grant
- 2012-02-29 WO PCT/US2012/027142 patent/WO2012118899A2/en active Application Filing
- 2012-02-29 CN CN201280010834.XA patent/CN103403873B/zh active Active
- 2012-03-02 TW TW101107052A patent/TWI555200B/zh active
-
2014
- 2014-01-29 US US14/167,131 patent/US20140145186A1/en not_active Abandoned
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100760A (ja) * | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| JP2006286772A (ja) * | 2005-03-31 | 2006-10-19 | Toppan Printing Co Ltd | 薄膜トランジスタ装置及びその製造方法並びに薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ |
| JP2007123861A (ja) * | 2005-09-29 | 2007-05-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| KR20080002186A (ko) * | 2006-06-30 | 2008-01-04 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판 |
| US20100001346A1 (en) * | 2008-07-02 | 2010-01-07 | Applied Materials,Inc. | Treatment of Gate Dielectric for Making High Performance Metal Oxide and Metal Oxynitride Thin Film Transistors |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200065182A (ko) * | 2018-11-29 | 2020-06-09 | 동아대학교 산학협력단 | 저전압 구동형 발광 트랜지스터 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101960889B1 (ko) | 2019-03-21 |
| US8669552B2 (en) | 2014-03-11 |
| WO2012118899A3 (en) | 2012-12-06 |
| CN103403873A (zh) | 2013-11-20 |
| TW201246531A (en) | 2012-11-16 |
| WO2012118899A2 (en) | 2012-09-07 |
| US20120223303A1 (en) | 2012-09-06 |
| US20140145186A1 (en) | 2014-05-29 |
| TWI555200B (zh) | 2016-10-21 |
| CN103403873B (zh) | 2016-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101960889B1 (ko) | 오프셋 전극 ｔｆｔ 구조 | |
| US10192992B2 (en) | Display device | |
| EP2634812B1 (en) | Transistor, Method Of Manufacturing The Same And Electronic Device Including Transistor | |
| US9343583B2 (en) | Thin film transistor and thin film transistor array panel including the same | |
| US8466462B2 (en) | Thin film transistor and method of fabricating the same | |
| KR101675114B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| EP2408011A2 (en) | Oxide semiconductor devices and methods of manufacturing the same | |
| US20070069209A1 (en) | Transparent thin film transistor (TFT) and its method of manufacture | |
| JP2007220818A (ja) | 薄膜トランジスタ及びその製法 | |
| JP2011071476A (ja) | 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法 | |
| WO2018006441A1 (zh) | 薄膜晶体管、阵列基板及其制备方法 | |
| JP2007081362A (ja) | 透明薄膜トランジスタ及びその製造方法 | |
| JP2007220816A (ja) | 薄膜トランジスタ及びその製法 | |
| US9859391B2 (en) | Thin film transistor, display device, and method for manufacturing thin film transistor | |
| CN105097550A (zh) | 低温多晶硅薄膜晶体管的制作方法及低温多晶硅薄膜晶体管 | |
| KR102281848B1 (ko) | 박막 트랜지스터 제조 방법과 박막 트랜지스터 | |
| US9252284B2 (en) | Display substrate and method of manufacturing a display substrate | |
| KR102225594B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| KR20110080118A (ko) | 다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법 | |
| KR20150060034A (ko) | 이중 게이트 전극을 가진 박막 트랜지스터 | |
| KR101088366B1 (ko) | 매설층을 갖는 박막 트랜지스터 및 그 제조 방법 | |
| US20170301701A1 (en) | Active device | |
| TW201631779A (zh) | 半導體裝置及其製造方法 | |
| KR20200121478A (ko) | 이중 소스층을 가지는 박막 트랜지스터 및 그 제조 방법 | |
| KR20110069403A (ko) | 듀얼 전극 구조를 적용한 박막 트랜지스터 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right |