KR20110069403A - 듀얼 전극 구조를 적용한 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
박막 트랜지스터는, 채널층; 상기 채널층의 한쪽 면과 접촉하며 서로 이격된 제1 소스 전극 및 제1 드레인 전극; 및 상기 채널층의 다른쪽 면과 접촉하며 서로 이격된 제2 소스 전극 및 제2 드레인 전극을 포함할 수 있다. 박막 트랜지스터의 제조 방법은, 서로 이격된 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계; 상기 제1 소스 전극 및 상기 제1 드레인 전극을 부분적으로 덮는 채널층을 형성하는 단계; 및 상기 제1 소스 전극, 상기 채널층 및 상기 제1 드레인 전극상에 서로 이격된 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계를 포함할 수 있다. 상기 박막 트랜지스터는 소스 전극 및 드레인 전극에 듀얼 전극 구조를 적용하여, 종래의 박막 트랜지스터에 비해 저전압에서 구동이 가능한 이점이 있다. 또한 같은 전자이동도를 가지면서도 디스플레이 픽셀에서 박막 트랜지스터가 차지하는 부분을 줄여, 빛을 막는 부분을 줄일 수 있어 발광 효율을 높일 수 있다.
박막 트랜지스터, 채널층, 듀얼 전극, 더블 전극, 이중 전극, 소스 전극, 드레인 전극
Description
실시예들은 소스 전극 및 드레인 전극에 듀얼 전극 구조를 적용한 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
유기 발광 다이오드(Organic Light Emitting Diode; OLED) 또는 액정 표시 장치(Liquid Crystal Display; LCD) 등과 같은 표시 장치는 스위칭 소자(switching device)를 이용하여 화소를 켜거나 꺼서 화면을 표시한다. 표시 장치에서 이와 같은 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor; TFT)를 구비할 수 있다. 스위칭 소자의 스위칭 성능에 따라 표시 장치의 성능이 달라지므로, 스위칭 소자로 사용되는 박막 트랜지스터의 성능을 향상시키기 위한 많은 연구가 이루어 지고 있다.
OLED 또는 LCD는 디스플레이의 픽셀로 사용되며, 디스플레이 장치의 화면이 커지고, 화소의 수가 많아 질수록 더욱 많은 스위칭 소자, 즉 박막 트랜지스터를 요구하게 된다. 그런데 박막 트랜지스터의 수가 많아 질수록 하나의 디스플레이 장 치 하나가 소비하는 전력은 더욱 커지게 된다. 따라서 기존의 소비 전력 또는 더 낮은 소비 전력에 의해 대면적 디스플레이 장치를 구동하기 위한 기술이 요구된다. 또한 같은 전자이동도를 가지면서도 디스플레이 화면에서 발광되는 빛을 가리는 부분을 줄여 효율을 높이기 위한 연구들도 진행되고 있다.
본 발명의 일 측면에 따르면, 소스 전극 및 드레인 전극에 듀얼 전극 구조를 적용함으로써 기존의 박막 트랜지스터와 비교하여 더 낮은 게이트 전압에 의하여 구동이 가능한 박막 트랜지스터 및 그 제조 방법을 제공할 수 있다. 또한 같은 전자이동도를 가지면서도 디스플레이 픽셀에서 박막트랜지스터가 차지하는 부분을 줄여, 빛을 막는 부분을 줄일 수 있어 발광 효율을 높일 수 있다.
일 실시예에 따른 박막 트랜지스터는, 채널층; 상기 채널층의 한쪽 면과 접촉하며 서로 이격된 제1 소스 전극 및 제1 드레인 전극; 및 상기 채널층의 다른쪽 면과 접촉하며 서로 이격된 제2 소스 전극 및 제2 드레인 전극을 포함할 수 있다.
일 실시예에 따른 박막 트랜지스터의 제조 방법은, 서로 이격된 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계; 상기 제1 소스 전극 및 상기 제1 드레인 전극을 부분적으로 덮는 채널층을 형성하는 단계; 및 상기 제1 소스 전극, 상기 채널층 및 상기 제1 드레인 전극상에 서로 이격된 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일 측면에 따르면, 동일한 게이트 전압 또는 드레인 전압에 의해 종래의 박막 트랜지스터보다 더 큰 전류를 출력하는 박막 트랜지스터 및 그 제조 방법을 제공할 수 있다.
바꾸어 말하면, 상기 박막 트랜지스터는 종래의 박막 트랜지스터와 비교하여 더 낮은 드레인 전압 또는 게이트 전압에 의해 동일한 출력 전류를 생성할 수 있으므로, 반도체 소자 등 전자 소자가 저전압에서 구동이 가능하게 하여 소비 전력을 줄일 수 있는 이점이 있다. 또한 같은 전자이동도를 가지면서도 디스플레이 픽셀에서 박막트랜지스터가 차지하는 부분을 줄여, 빛을 막는 부분을 줄일 수 있어 발광 효율을 높일 수 있다.
이하에서는, 도면을 참조하여 실시예를 구체적으로 설명한다. 그러나, 본 발명이 하기 실시예에 의하여 제한되는 것은 아니다.
도 1은 일 실시예에 따른 박막 트랜지스터의 개략적인 사시도이다. 도 1은 게이트 전극(11)이 하부에 위치하는 하부 게이트(bottom gate) 방식의 박막 트랜지스터를 예시적으로 도시한다.
도 1을 참조하면, 박막 트랜지스터는 게이트 전극(11), 게이트 절연막(12), 제1 소스 전극(13a) 및 제1 드레인 전극(13b), 채널층(14), 제2 소스 전극(15a) 및 제2 드레인 전극(15b)을 포함할 수 있다. 도 1에 도시된 각 구성요소의 형상은 예시적인 것으로서, 다른 실시예에서 박막 트랜지스터의 각 구성요소는 도 1에 도시된 것과 상이한 형상일 수도 있다.
게이트 전극(11)은 기판(100)상에 위치할 수 있다. 기판(100)은 실리콘(Si), 유리, 플라스틱 또는 다른 적당한 물질을 포함하여 이루어질 수 있다. 다른 실시예에서는 별도의 게이트 전극(11)을 사용하지 않고 기판(100)이 백 게이트(back gate)로서 게이트 전극의 역할을 할 수도 있다. 이 경우 기판(100)은 도핑된 실리콘(Si) 또는 실리콘 화합물로 이루어질 수 있다. 예컨대, 기판(100)은 폴리 실리콘(poly-silicon) 계열의 물질로 이루어질 수도 있다.
게이트 전극(11)은 금속 등 도전 물질로 이루어질 수 있다. 예를 들어, 게이트 전극(11)은 인듐주석산화물(Indium Tin Oxide; ITO), 갈륨아연산화물(Gallium Zinc Oxide; GZO), 인듐갈륨아연산화물(Indium Gallium Zinc Oxide; IGZO), 인듐갈륨산화물(Indium Gallium Oxide; IGO), 인듐아연산화물(Indium Zinc Oxide; IZO) 및 산화인듐(In2O3)으로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합을 포함할 수도 있다.
게이트 절연막(12)은 게이트 전극(11)을 덮도록 게이트 전극(11)상에 위치할 수 있다. 게이트 절연막(12)은 적당한 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연막(12)은 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소 화합물(Ba-Sr-Ti-O), 비스무스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O) 및 다른 적당한 물질로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합을 포함할 수도 있다.
제1 소스 전극(13a) 및 제1 드레인 전극(13b)은 게이트 절연막(12)상에 제1 거리(L1)만큼 서로 이격되어 위치할 수 있다. 제1 소스 전극(13a) 및 제1 드레인 전극(13b)은 금속 또는 다른 적당한 도전 물질로 이루어질 수 있다. 제1 소스 전 극(13a)과 제1 드레인 전극(13b)의 너비(width)는 서로 동일하거나, 또는 서로 상이할 수 있다.
본 명세서에서 너비란, 채널이 형성되는 방향에 대해 수직한 방향의 소스 전극 또는 드레인 전극 등의 길이를 의미하며, 도 1에서 제2 소스 전극(15a)의 너비(w)에 의해 예시적으로 도시된다.
채널층(14)은 제1 소스 전극(13a), 게이트 절연막(12) 및 제1 드레인 전극(13b)상에 위치할 수 있다. 채널층(14)은 제1 소스 전극(13a) 및 제1 드레인 전극(13b)을 부분적으로 덮으면서, 제1 소스 전극(13a) 및 제1 드레인 전극(13b) 사이의 게이트 절연막(12)과 접촉하여 위치할 수 있다. 채널층(14)은 제1 소스 전극(13a)과 제2 소스 전극(15a)으로 이루어진 소스 전극부 및 제1 드레인 전극(13b)과 제2 드레인 전극(15b)으로 이루어진 드레인 전극부 사이에 전자가 이동하는 채널이 형성되기 위한 부분이다.
일 실시예에서, 채널층(14)은 실리콘(Si)으로 이루어지거나, 또는 알루미늄(Al), 붕산염(B), 갈륨(Ga), 인듐(In), 티타늄(Ti)으로 이루어지는 그룹으로부터 선택되는 어느 하나 이상 및 아연(Zn)이 포함된 산화물로 이루어질 수 있다.
제2 소스 전극(15a) 및 제2 드레인 전극(15b)은, 제1 소스 전극(13a), 채널층(14) 및 제1 드레인 전극(13b)상에 위치할 수 있다. 제2 소스 전극(15a)은 채널층(14)의 한쪽 끝을 부분적으로 덮으면서 채널층(14)과 접촉하지 않는 부분은 제1 소스 전극(13a)상에 위치할 수 있다. 또한 제2 드레인 전극(15b)은 채널층(14)의 다른쪽 끝을 부분적으로 덮으면서 채널층(14)과 접촉하지 않는 부분은 제1 드레인 전극(15b)상에 위치할 수 있다. 제2 소스 전극(15a) 및 제2 드레인 전극(15b)은 금속 또는 다른 적당한 도전 물질로 이루어질 수 있다.
제2 소스 전극(15a) 및 제2 드레인 전극(15b)은 제2 거리(L2)만큼 서로 이격되어 위치할 수 있다. 일 실시예에서, 제2 소스 전극(15a) 및 제2 드레인 전극(15b) 사이의 제2 거리(L2)는 제1 소스 전극(13a) 및 제1 드레인 전극(13b) 사이의 제1 거리(L1)와 동일할 수도 있다.
제2 소스 전극(15a) 및 제2 드레인 전극(15b)의 너비는 서로 동일하거나 또는 서로 상이할 수 있다. 일 실시예에서, 제2 소스 전극(15a)의 너비는 제1 소스 전극(13a)의 너비와 동일할 수 있으며, 제2 드레인 전극(15b)의 너비는 제1 드레인 전극(13b)의 너비와 동일할 수 있다.
결과적으로, 채널층(14)을 사이에 두고 채널층(14)의 한쪽 면과 접촉하여 서로 이격된 제1 소스 전극(13a) 및 제1 드레인 전극(13b)이 위치하며, 채널층(14)의 다른쪽 면과 접촉하여 서로 이격된 제2 소스 전극(15a) 및 제2 드레인 전극(15b)이 위치할 수 있다. 이때 제1 소스 전극(13a)과 제2 소스 전극(15a)은 서로 전기적으로 연결될 수 있으며, 마찬가지로 제1 드레인 전극(13b)과 제2 드레인 전극(15b)은 서로 전기적으로 연결될 수 있다.
이상에서 설명한 실시예에 따른 박막 트랜지스터는, 소스 전극이 각각 채널층(14)의 하부 및 상부에 위치하며 서로 전기적으로 연결된 제1 소스 전극(13a)과 제2 소스 전극(15a)의 듀얼 전극 구조로 형성된다. 마찬가지로 드레인 전극도 각각 채널층(14)의 하부 및 상부에 위치하며 서로 전기적으로 연결된 제1 드레인 전극(13b)과 제2 드레인 전극(15b)의 듀얼 전극 구조로 형성된다.
이와 같이 채널층(14)의 상부 및 하부에 위치하는 듀얼 전극 구조의 소스 전극 및 드레인 전극으로 인하여, 채널의 상부 또는 하부에 위치하는 하나의 소스 전극 및 드레인 전극만을 사용하는 종래의 박막 트랜지스터와 비교하여 더 낮은 드레인 전압 또는 게이트 전압에 의해 동일한 출력 전류값을 얻을 수 있다.
이상에서 살펴본 실시예에 따른 박막 트랜지스터는 게이트 전극(11)이 전체 구조의 하부에 위치하는 하부 게이트 방식의 박막 트랜지스터로 설명되었다. 그러나 다른 실시예에 따른 박막 트랜지스터는 게이트 전극(11)이 전체 구조의 상부에 위치하는 상부 게이트(top gate) 방식으로 구현될 수도 있다. 즉, 게이트 절연막(12)이 제2 소스 전극(15a), 채널층(14) 및 제2 드레인 전극(15b)상에 위치하고, 게이트 전극(11)이 게이트 절연막(12)상에 위치할 수도 있다.
도 2a 내지 2f는 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타내는 개략적인 단면도들이다.
도 2a를 참조하면, 먼저 기판(100)을 준비할 수 있다. 기판(100)은 실리콘(Si), 유리, 플라스틱 또는 다른 적당한 물질을 포함하여 이루어질 수 있다.
도 2b를 참조하면, 게이트 전극(11)을 형성할 수 있다. 예를 들어, 게이트 전극(11)은 기판(100) 상에 금속 등 도전물질을 형성한 후 이를 패터닝하여 형성될 수 있다. 게이트 전극(11)은 ITO, GZO, IGZO, IGO, IZO 및 In2O3로 이루어지는 그룹 으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합을 포함할 수도 있다. 일 실시예에서는 게이트 전극(11)을 사용하지 않고 기판(100)이 백 게이트로서 게이트 전극의 역할을 할 수도 있다. 이 경우 도 2b를 참조하여 전술한 단계는 생략될 수도 있다.
도 2c를 참조하면, 게이트 전극(11)상에 게이트 전극(11)을 덮도록 게이트 절연막(12)을 형성할 수 있다. 게이트 절연막(12)은 적당한 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연막(12)은 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소 화합물(Ba-Sr-Ti-O), 비스무스-아연-니오븀-산소 화합물(Bi-Zn-Nb-O) 및 다른 적당한 물질로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합을 포함할 수도 있다.
도 2d를 참조하면, 게이트 절연막(12)상에 서로 이격된 제1 소스 전극(13a) 및 제1 드레인 전극(13b)을 형성할 수 있다. 제1 소스 전극(13a) 및 제1 드레인 전극(13b)은 금속 또는 다른 적당한 도전 물질로 이루어질 수 있다. 예를 들어, 제1소스 전극(13a) 및 제1 드레인 전극(13b)은 전자선 증착법(e-beam evaporation) 또는 열 증착법(thermal evaporation) 등에 의하여 도전 물질을 증착하고, 증착된 도전 물질을 포토리소그래피(photolithography) 공정 또는 리프트오프(lift-off) 공정 등에 의하여 패터닝함으로써 형성될 수 있다.
도 2e를 참조하면, 제1 소스 전극(13a), 게이트 절연막(12) 및 제1 드레인 전극(13b)상에 채널층(14)을 형성할 수 있다. 채널층(14)은 제1 소스 전극(13a) 및 제1 드레인 전극(13b)을 부분적으로 덮으면서, 제1 소스 전극(13a) 및 제1 드레인 전극(13b) 사이의 게이트 절연막(12)과 접촉하도록 형성될 수 있다. 채널층(14)은 펄스 레이저 증착법(pulsed laser deposition)이나 스퍼터링(sputtering) 등과 같은 물리 기상 증착법(physical vapor deposition), 열화학 기상 증착법(thermal chemical vapor deposition)이나 유기화학 기상 증착법(organic chemical vapor deposition) 등과 같은 화학 기상 증착법 또는 다른 적당한 방법에 의하여 형성될 수 있다.
도 2f를 참조하면, 제1 소스 전극(13a), 채널층(14) 및 제1 드레인 전극(13b)상에 서로 이격된 제2 소스 전극(15a) 및 제2 드레인 전극(15b)을 형성할 수 있다. 제2 소스 전극(15a)은 채널층(14)의 한쪽 끝을 부분적으로 덮으면서 채널층(14)과 접촉하지 않는 부분은 제1 소스 전극(13a)상에 위치하도록 형성될 수 있다. 제2 드레인 전극(15b)은 채널층(14)의 다른쪽 끝을 부분적으로 덮으면서 채널층(14)과 접촉하지 않는 부분은 제1 드레인 전극(13b)상에 위치하도록 형성될 수도 있다.
제2 소스 전극(15a) 및 제2 드레인 전극(15b)은 금속 또는 다른 적당한 도전 물질로 이루어질 수 있다. 제1 소스 전극(13a) 및 제1 드레인 전극(13b)과 동일한 공정에 의하여 형성될 수 있다. 또한, 제2 소스 전극(15a) 및 제2 드레인 전극(15b)은 제1 소스 전극(13a) 및 제1 드레인 전극(13b)과 동일한 물질로 이루어질 수 있다.
이상에서 살펴본 실시예에 따른 박막 트랜지스터의 제조 방법에서, 게이트 전극(11), 게이트 절연막(12), 제1 소스 전극(13a) 및 제1 드레인 전극(13b), 채널층(14), 제2 소스 전극(15a) 및 제2 드레인 전극(15b) 중 어느 하나 이상의 제조 공정에 스퍼터링을 사용함으로써 제조를 용이하게 할 수도 있다. 그러나, 이는 예시적인 것으로서 제조 공정이 이에 한정되는 것은 아니며 다른 적당한 제조 공정이 사용될 수도 있다.
도 3a 내지 3f는 다른 실시예에 박막 트랜지스터의 제조 방법을 도시한 단면도이다. 도 3a 내지 3f는 상부 게이트 방식의 박막 트랜지스터의 제조 방법을 도시한다.
도 3a 내지 3f에 도시된 박막 트랜지스터의 제조 방법을 설명하는 데에 있어서, 전술한 실시예에 따른 박막 트랜지스터의 제조 방법으로부터 당업자에게 용이하게 이해될 수 있는 부분에 대한 설명은 생략하고 전술한 실시예와의 차이점에 대해 중점적으로 설명한다.
도 3a를 참조하면, 먼저 기판(200)을 준비할 수 있다. 기판(200)은 실리콘(Si), 유리, 플라스틱 또는 다른 적당한 물질을 포함하여 이루어질 수 있다. 다음으로 도 3b를 참조하면, 기판(200)상에 서로 이격된 제1 소스 전극(21a) 및 제1 드레인 전극(21b)을 형성할 수 있다.
도 3c를 참조하면, 제1 소스 전극(21a) 및 제1 드레인 전극(21b)상에 채널층(22)을 형성할 수 있다. 채널층(22)의 한쪽 끝은 제1 소스 전극(21a)을 부분적으로 덮도록 형성될 수 있으며, 또한 채널층(22)의 다른쪽 끝은 제1 드레인 전 극(21b)을 부분적으로 덮도록 형성될 수 있다.
도 3d를 참조하면, 제1 소스 전극(21a), 채널층(22) 및 제1 드레인 전극(21b)상에 서로 이격된 제2 소스 전극(23a) 및 제2 드레인 전극(23b)을 형성할 수 있다. 제2 소스 전극(23a)은 채널층(22)의 한쪽 끝을 부분적으로 덮으면서 채널층(22)과 접촉하지 않는 부분은 제1 소스 전극(21a)상에 위치하도록 형성될 수 있다. 또한, 제2 드레인 전극(23b)은 채널층(22)의 다른쪽 끝을 부분적으로 덮으면서 채널층(22)과 접촉하지 않는 부분은 제1 드레인 전극(21b)상에 위치하도록 형성될 수 있다.
도 3e를 참조하면, 제2 소스 전극(23a), 채널층(22) 및 제2 드레인 전극(23b)상에 게이트 절연막(24)을 형성할 수 있다. 게이트 절연막(24)은 제2 소스 전극(23a) 및 제2 드레인 전극(23b)을 부분적으로 덮으면서, 제2 소스 전극(23a) 및 제2 드레인 전극(23b) 사이의 채널층(22)과 접촉하도록 형성될 수 있다.
도 3f를 참조하면, 게이트 절연막(24)상에 게이트 전극(25)을 형성할 수 있다. 이상에서 설명한 과정에 의하여, 상부 게이트 방식의 박막 트랜지스터의 제조가 완료될 수 있다.
본 명세서에서 설명되는 실시예들은 상부 게이트 방식 또는 하부 게이트 방식 중 어느 하나에 따른 박막 트랜지스터에 대하여 예시적으로 설명되었으나, 본 발명에 따라 소스 전극 및 드레인 전극에 듀얼 전극 구조를 적용하는 박막 트랜지스터는 상부 게이트 방식 또는 하부 게이트 방식 외에도 다른 상이한 구조의 박막 트랜지스터에 적용될 수 있으며 이는 본 발명의 범위에 포함된다.
도 4는 일 실시예에 따른 박막 트랜지스터의 전류 특성을 종래 기술에 따른 박막 트랜지스터와 비교하여 나타낸 그래프이다.
도 4를 참조하면, 그래프(410)는 일 실시예에 따른 박막 트랜지스터의 게이트 전압에 따른 채널 전류를 나타내며, 그래프(420)는 종래 기술에 따른 박막 트랜지스터의 게이트 전압에 따른 채널 전류를 나타낸다. 도시되는 바와 같이, 동일한 게이트 전압에 의해 일 실시예에 따른 박막 트랜지스터가 종래의 박막 트랜지스터에 비해 더 큰 전류를 생성할 수 있다.
바꾸어 말하면, 일 실시예에 따른 박막 트랜지스터는 종래의 박막 트랜지스터와 비교하여 더 낮은 게이트 전압을 이용하여 동일한 전류를 생성할 수 있다. 따라서, 일 실시예에 따른 박막 트랜지스터를 반도체 소자 등 전자 소자에 이용할 경우 기존의 소자에 비해 저전압에서 구동될 수 있어 소비 전력을 줄일 수 있는 이점이 있다.
이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
도 1은 일 실시예에 따른 박막 트랜지스터의 사시도이다.
도 2a 내지 2f는 일 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 단면도이다.
도 3a 내지 3f는 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 단면도이다.
도 4는 일 실시예에 따른 박막 트랜지스터의 게이트 전압에 따른 전류를 종래 기술에 따른 박막 트랜지스터와 비교하여 나타낸 그래프이다.
Claims (6)
- 채널층;상기 채널층의 한쪽 면과 접촉하며 서로 이격된 제1 소스 전극 및 제1 드레인 전극; 및상기 채널층의 다른쪽 면과 접촉하며 서로 이격된 제2 소스 전극 및 제2 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 제1 소스 전극은 상기 제2 소스 전극과 전기적으로 연결되며,상기 제1 드레인 전극은 상기 제2 드레인 전극과 전기적으로 연결되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 제1 소스 전극 및 상기 제1 드레인 전극 사이의 제1 거리는, 상기 제2 소스 전극 및 상기 제2 드레인 전극 사이의 제2 거리와 동일한 것을 특징으로 하는 박막 트랜지스터.
- 제 1항에 있어서,상기 제1 소스 전극의 너비는 상기 제2 소스 전극의 너비와 동일하고,상기 제1 드레인 전극의 너비는 상기 제2 드레인 전극의 너비와 동일한 것을 특징으로 하는 박막 트랜지스터.
- 서로 이격된 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계;상기 제1 소스 전극 및 상기 제1 드레인 전극을 부분적으로 덮는 채널층을 형성하는 단계; 및상기 제1 소스 전극, 상기 채널층 및 상기 제1 드레인 전극상에 서로 이격된 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 5항에 있어서,상기 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계는,상기 제2 소스 전극을 적어도 부분적으로 상기 제1 소스 전극상에 형성하고, 상기 제2 드레인 전극을 적어도 부분적으로 상기 제1 드레인 전극상에 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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| KR1020090126122A KR20110069403A (ko) | 2009-12-17 | 2009-12-17 | 듀얼 전극 구조를 적용한 박막 트랜지스터 및 그 제조 방법 |
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2009
- 2009-12-17 KR KR1020090126122A patent/KR20110069403A/ko not_active Application Discontinuation
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