CN110383490A - 用于晶体管的栅极 - Google Patents

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Abstract

公开了用于一种设备的衬底、组件和技术，其中所述设备包括：栅极，其中，栅极包括第一栅极侧和与所述第一栅极侧相对的第二栅极侧；栅极上的栅极电介质，其中栅极电介质包括第一栅极电介质侧和与第一栅极电介质侧相对的第二栅极电介质侧；第一电介质，其中第一电介质邻接第一栅极侧、第一栅极电介质侧、第二栅极侧和第二栅极电介质侧；沟道，其中栅极电介质在沟道和栅极之间；与沟道耦合的源极；以及与沟道耦合的漏极，其中第一电介质邻接源极和漏极。在示例中，第一电介质和栅极电介质有助于使栅极与沟道、源极和漏极绝缘。

Description

用于晶体管的栅极
技术领域
本公开总体上涉及晶体管领域，并且更具体而言，涉及用于晶体管的栅极。
背景技术
大部分逻辑器件(即使不是全部)需要一些类型的存储器单元，例如随机存取存储器(RAM)。动态随机存取存储器(DRAM)是在独立电容器中存储数据的每个位的随机存取存储器的类型。电容器可以被充电或放电，并且这两种状态用于代表位的两个值(即1和0)。DRAM广泛用于需要低成本且高电容的存储器的数字电子装置中。DRAM的最大应用之一是现代计算机和电子装置中的主存储器或RAM。DRAM通常耦合到晶体管。然而，晶体管泄漏小量的电流，并且可能导致DRAM的电容器放电并逐渐减弱。
附图说明
通过结合附图的以下具体实施方式，将容易理解实施例。为了方便该描述，类似的附图标记指示类似的结构元件。在附图的图中通过示例而非限制的方式示出了实施例。
图1是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图2是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图3是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图4是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图5是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图6是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图7A是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图7B是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图7C是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图7D是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图7E是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图7F是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图7G是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图7H是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图7I是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图8是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图9是示出了根据本公开的一个实施例的电子装置的一部分的实施例的简化框图；
图10是实施本文所公开的实施例中的一个或多个的内插器；以及
图11是根据本文所公开的实施例构建的计算装置。
附图中的图未必是按比例绘制的，因为它们的尺寸可以被相当大地改变而不脱离本公开的范围。
具体实施方式
以下具体实施方式阐述了涉及晶体管的栅极的设备、方法和系统的示例性实施例。为了方便起见，例如，参考一个实施例描述了诸如结构、功能和/或特性的特征；可以利用所描述的特征中的任何适当的一个或多个特征来实施各种实施例。
在以下描述中，将使用本领域技术人员常用的术语来描述例示性实施方式的各方面以向本领域其他技术人员传达其工作的实质。然而，对本领域的技术人员而言显而易见的是，可以仅利用所描述的方面中的一些方面来实践本文公开的实施例。出于解释的目的，阐述了具体的数量、材料和配置，以便提供对例示性实施方式的透彻理解。然而，对于本领域中的技术人员将显而易见的是，可以在没有具体细节的情况下实践本文公开的实施例。在其它实例中，省略或简化了公知的特征，以便不使例示性实施方式难以理解。
本文公开的是用于实现包括一个或多个晶体管的装置的衬底、组件和技术。晶体管可以包括被配置为在栅极被偏置到截止状况时允许较低泄漏，并且仅传导一种类型的电荷(即，电子)。在具体示例中，晶体管可以包括栅极、栅极上方的电介质、电介质上方的沟道、源极和漏极，其中沟道耦合源极和漏极。可以沿栅极的侧面并且在源极和漏极之下定位第一电介质(例如，氮化物)。第一电介质和栅极电介质可以有助于使栅极与沟道、源极和漏极绝缘，并允许晶体管展现出较低量的泄漏。例如，来自晶体管中的氧化物层的较大带隙实现了较小泄漏。可以使用自对准工艺产生晶体管的底部栅极。自对准工艺允许在制造晶体管期间减小栅极长度变化。这能够允许可靠地控制亚阈值泄漏和良好的静电、以及短沟道效应，以有助于在缩放的尺寸下增强性能。
本文所使用的术语“之上”、“之下”、“下方”、“之间”和“上”指的是一个材料层或部件相对于其它层或部件的相对位置。例如，设置于另一层之上或之下的一层可以直接与该另一层接触或可以具有一个或多个居间层。此外，设置于两层之间的一层可以与这两层直接接触或者可以具有一个或多个居间层。相反，第二层“上”的第一层直接与该第二层接触。类似地，除非明确做出其它表述，否则设置于两个特征之间的一个特征可以与相邻特征直接接触或可以具有一个或多个居间层。
可以在诸如非半导体衬底或半导体衬底的衬底上形成或执行本文所公开的实施例的实施方式。在一种实施方式中，非半导体衬底可以是二氧化硅、由二氧化硅、氮化硅、氧化钛和其它过渡金属氧化物构成的层间电介质。尽管这里描述了可以形成非半导体衬底的材料的几个示例，但可以充当可以在其上构建非半导体器件的基础的任何材料都落在本文公开的实施例的精神和范围内。
在另一实施方式中，半导体衬底可以是使用体硅或绝缘体上硅子结构形成的晶体衬底。在其它实施方式中，半导体衬底可以使用替代材料形成，替代材料可以或可以不与硅组合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓、或III-V族或IV族材料的其它组合。在其它示例中，衬底可以是柔性衬底，包括诸如石墨烯和二硫化钼的2D材料、诸如并五苯的有机材料、诸如铟镓锌氧化物多晶/非晶(低温沉积)III-V半导体和锗/硅的透明氧化物、以及其它非硅柔性衬底。尽管这里描述了可以形成衬底的材料的几个示例，但可以充当可以在其上构建半导体器件的基础的任何材料都落在本文所公开的实施例的精神和范围内。
在以下具体实施方式中，参考形成具体实施方式的一部分的附图，其中类似的附图标记始终标示类似的部分，并且在附图中，以例示的方式示出了可以实践的实施例。附图示出了直线和平行特征，然而，本领域技术人员将认识到，本公开的范围不要求直线和平行特征，并且允许偏差。应当理解，可以利用其它实施例并且可以进行结构或逻辑上的改变而不脱离本公开的范围。因此，以下具体实施方式不应以限制性意义来理解。
各种操作可以按照最有助于理解所主张的主题的方式被依次描述为多个分立的动作或操作。然而，描述的次序不应被解释为暗示这些操作必须依赖于次序。具体而言，可以不按照表达的次序执行这些操作。可以按照与所描述的实施例不同的次序执行所描述的操作。在附加的实施例中，各种附加操作可以被执行和/或所描述的操作可以被省略。出于本公开的目的，短语“A和/或B”表示(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
描述使用短语“在实施例中”，其可以指代相同或不同的实施例中的一个或多个。此外，关于本公开的实施例所使用的术语“包括”、“包含”、“具有”等是同义的。如本文所用，“封装”和“IC封装”是同义的。如本文所用，术语“芯片”和“管芯”可以互换使用。
图1是根据本公开的实施例的包括一个或多个晶体管和阵列的电子装置100的简化框图。电子装置100可以是包括存储器的任何电子装置(例如，计算机、智能电话、膝上型电脑、台式计算机、物联网(IoT)装置、车辆电子装置、手持式电子装置、个人数字助理、可穿戴设备、家用电子装置等)。电子装置100可以包括一个或多个电子元件102a-102d。每个电子元件102a-102d可以包括一个或多个晶体管104和/或一个或多个晶体管阵列106。每个晶体管阵列106可以是多个晶体管104的系统布置(例如，布置成行和列)。
晶体管104可以被配置成提供较低的泄漏并包括使用自对准工艺产生的底部栅极。自对准工艺允许在制造晶体管期间减小栅极长度变化。这能够允许可靠地控制亚阈值泄漏和良好的静电、以及短沟道效应，以有助于在缩放的尺寸下增强性能。可靠地控制亚阈值泄漏允许晶体管104与一些当前晶体管相比具有低泄漏。使用底部栅极可以产生鳍状栅极并且针对氧化物半导体沟道实现了后段制程(BEOL)自对准栅极器件。
晶体管104可以是可以处于“导通”或“截止”状态的晶体管或电子开关，并且术语“晶体管”包括金属氧化物半导体(MOS)、互补MOS(CMOS)、n沟道MOS(NMOS)、p沟道MOS(PMOS)、MOS场效应晶体管(MOSFET)、双极结型晶体管(BJT)、场效应晶体管(FET)、finFET、结型栅极FET(JFET)、绝缘栅极FET(IGFET)、n沟道场效应晶体管(NFET)、绝缘栅极双极型晶体管、或可以被配置为执行本文公开的功能、特征和操作的其它类似晶体管。在示例中，晶体管104可以是后段晶体管。后段晶体管是金属一层上方的薄膜晶体管。后段晶体管能够允许通过在后段中堆叠存储器和逻辑器件来在功能上缩放器件。然而，一些后段晶体管遭受高接触电阻和较大量的泄漏的影响。这可能由于低驱动电流而使一些后段晶体管无用，并且因而降低存储器或逻辑系统的性能。
晶体管104可以耦合到电容元件。电容元件可以是诸如嵌入式动态随机存取存储器(eDRAM)的存储器元件。在另一个示例中，晶体管104可以耦合到诸如电阻式随机存取存储器(RRAM)的电阻元件。在又一个示例中，晶体管104可以耦合到一些其它类型的存储器或元件。eDRAM可以集成在专用集成电路(ASIC)或微处理器的同一管芯或多芯片模块(MCM)上。在ASIC或微处理器上嵌入存储器允许相对更宽的总线和高操作速度。而且，由于DRAM的密度与SRAM相比要高得多，所以可以在较小的芯片上安装较大量的存储器。
传统晶体管的一个问题是在制造过程期间，沟道长度在不同晶体管之间可能发生变化。该变化可能使得难以可靠地控制晶体管中的亚阈值泄漏电流，并且还可能导致晶体管落在规范要求之外。术语“泄漏”是指所有晶体管即使在其被截止时也会传导的小量的电流。如果晶体管耦合到电容元件，则泄漏导致从电容元件逐渐损失能量，因为电流缓慢地从电容元件放电。当前，泄漏是限制计算机处理器性能提升的主要因素之一。晶体管104可以被配置成解决这些问题(和其它问题)。例如，由于晶体管104中的材料的固有属性，晶体管104可以被配置成允许相对低的泄漏。例如，来自晶体管104中的氧化物层的较大带隙实现了较小泄漏。在传统硅晶体管中，存在多数和少数载流子(即，空穴和电子)，这意味着传统硅晶体管可能在任一栅极偏置方向上具有泄漏。晶体管104可以被配置为具有在栅极被偏置到截止状况时仅传导一种类型的电荷(即，电子)并且允许较低泄漏电流的能力。在具体示例中，晶体管104可以包括栅极、栅极上方的栅极电介质、电介质上方的沟道、源极和漏极，其中沟道耦合源极和漏极。可以沿栅极的侧面并且在源极和漏极之下定位第一电介质。第一电介质和栅极电介质可以有助于使栅极与沟道、源极和漏极绝缘，并允许晶体管104展现出较低量的泄漏。
转向图2，图2示出了晶体管104的一个实施例。晶体管104可以包括氧化物层108、栅极110、第一电介质112、第二电介质160、栅极电介质114、沟道116、钝化层118、第三电介质120、源极122和漏极124。可以使用沟道116将源极122和漏极124彼此耦合。在示例中，第二电介质160与氧化物108是相同的材料。第一电介质112可以有助于使栅极110和栅极电介质114与氧化物108和第二电介质160绝缘并且可以有助于确保晶体管104中的泄漏较低。栅极110可以被配置作为栅极或字线。源极122可以被配置作为源极。漏极124可以被配置作为漏极或位线。第一电介质112可以邻接栅极110的侧面(例如，栅极110的第一栅极侧和栅极110的第二栅极侧)和栅极电介质114的侧面(例如，栅极电介质114的第一栅极电介质侧和栅极电介质114的第二栅极电介质侧)以有助于防止栅极110短路。
在NMOS晶体管的情况下，在施加大于NMOS晶体管的阈值电压的正电压时，沟道118将允许电流从源极122流到漏极124。在PMOS晶体管的情况下，在施加大于PMOS晶体管的阈值电压的负电压时，则沟道116将允许电流流动。在NMOS晶体管和PMOS晶体管两者中，在电压低于阈值电压时，晶体管将关断并且电流不流动。晶体管104中的较大带隙以及仅传导一种类型的电荷的能力有助于确保晶体管104中的泄漏较低。
氧化物108可以是非半导体衬底并且可以由二氧化硅、由二氧化硅构成的层间电介质、氧化钛、其它过渡金属氧化物、或可以充当非导电层的具有大带隙的其它材料构成。栅极110可以由具有来自大约5.6eV到大约3.8eV的范围的各种功函数的不同金属构成。更具体而言，栅极110可以由钨、钴、氮化钛、氮化钽、钛、铝、氧化铟锡、钽、钌、铪和其它类似材料的层或双层构成。第一电介质112可以由氮化硅、二氧化硅、氮氧化硅、掺碳二氧化硅、掺碳氮化硅、或可以使栅极110和栅极电介质114与氧化物108和第二电介质160绝缘并有助于减小晶体管104中的泄漏的一些其它材料构成。第二电介质160可以是非半导体衬底并且可以由二氧化硅、由二氧化硅构成的层间电介质、氮化硅、氮氧化硅、氧化钛、其它过渡金属氧化物、或可以充当非导电层的具有大带隙的其它材料构成。在示例中，第二电介质160与氧化物108是相同的材料。在其它示例中，第二电介质160可以是与芯片或管芯上的相邻层的材料相同的材料。栅极电介质114可以是电介质，并且可以是高k电介质材料并且由氧化硅、二氧化硅、三元金属氧化物和/或高k电介质材料的一个或多个层构成。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。更具体而言，高k电介质材料可以包括但不限于氧化铪、硅氧化铪、氧化镧、氧化镧铝、氧化锆、硅氧化锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，可以对栅极电介质114执行退火工艺，以在使用高k材料时改善其质量。
沟道116可以由氧化铟镓锌、氧化锌、氮氧化锌、氧化镓、氧化锡、氧化铜、氧化铟锌、氧化铟、或一些其它半导体金属氧化物、或其它半导体材料构成。钝化层118可以由低K电介质、掺碳的二氧化硅、氧化钛、氧化铪、或充当钝化层的一些其它材料构成。第三电介质120可以由具有与第一电介质112和第二电介质160中的材料不同的蚀刻属性的材料构成并且可以包括氮化硅、二氧化硅、氮氧化硅、掺碳二氧化硅、掺碳氮化硅、或除了第一电介质112和第二电介质160中的材料之外的一些其它材料。源极122可以由具有来自大约5.6eV到大约3.8eV的范围的各种功函数的不同金属构成。更具体而言，源极122可以由钨、钴、氮化钛、氮化钽、钛、铝、氧化铟锡、钽、钌、铪和其它类似材料的层或双层构成。漏极124可以由具有来自大约5.6eV到大约3.8eV的范围的各种功函数的不同金属构成。更具体而言，漏极124可以由钨、钴、氮化钛、氮化钽、钛、铝、氧化铟锡、钽、钌、铪和其它类似材料的层或双层构成。
转向图3，图3示出了晶体管104的一个实施例。晶体管104可以在一个或多个层间电介质(ILD)126之上。可以使用已知适用于集成电路结构中的电介质材料(例如低k电介质材料)来形成ILD 126层。可以在ILD 126中使用的电介质材料的示例包括但不限于二氧化硅、掺碳氧化物、氮化硅、诸如全氟环丁烷或聚四氟乙烯、氟硅酸盐玻璃的有机聚合物、以及诸如倍半硅氧烷、硅氧烷或有机硅酸盐玻璃的有机硅酸盐。ILD 126可以包括孔隙或空气隙以进一步降低其介电常数。氮化物128可以来自先前的金属层，并可以在ILD 126上且在栅极110和第一电介质112之下。
转向图4，图4示出了晶体管104的一个实施例。在具体实施方式中，晶体管104可以使用连接器132而耦合到电容元件130。电容元件130可以是诸如RAM、eDRAM的存储器元件。在其它示例中，电容元件130可以不是电容元件，但可以是相变材料或诸如电阻式存储器元件(例如，RRAM)的电阻元件。在另一个示例中，电容元件130可以是磁阻RAM(MRAM)、相变存储器或一些其它类型的存储器元件。连接器132可以被配置作为用于晶体管104的金属连接并且可以是从电容元件130到漏极124的金属连接。连接器132可以是金属2或金属3延伸连接的部分、金属4或金属5延伸连接的部分(如图6所示)、或一些其它金属层或延伸连接的部分。
晶体管104可以被配置成允许存取电容元件130并对电容元件130进行充电和改变其电阻。例如，晶体管104可以被配置成对电容元件130进行编程、对电容元件130进行充电或放电、取消选择或不干扰电容元件130、读取电容元件130等。在一种实施方式中，电容元件130可以通过施加偏置并使电流流过晶体管104和电容元件130来获取电荷。在晶体管104被截止时，沟道电阻显著增大，并且与传统晶体管相比，由于晶体管104的固有材料属性，可以减小电容元件130的泄漏。
在具体示例中，晶体管104可以是低截止状态泄漏写入晶体管，例如非晶氧化物半导体。电容元件130可以是小电荷存储量金属绝缘体金属(MIM)电容器。使用较小的MIM电容器的能力是由于晶体管104提供的较低泄漏。结果，产生具有缩放尺寸的金属氧化物薄膜晶体管的不同集成方案可以用于实现单片式、BEOL、嵌入式一个晶体管-一个电容器(1T-1C)DRAM，其允许相对于当前晶体管提高密度。
转向图5，图5示出了晶体管104的一个实施例。晶体管104可以在诸如逻辑电路的基于硅的元件之上。例如，晶体管104可以在逻辑元件134之上。逻辑元件134可以在基底衬底136上或之上。基底衬底136可以是基于硅的衬底。逻辑元件134可以包括晶体管、逻辑(例如，加法器、寄存器等)、用于处理数据的微处理器电路以及其它电路。在示例中，逻辑元件134可以通过晶体管104与电容元件130通信并使数据(或电荷)被存储在一个或多个电容元件130中。
典型地通过减小逻辑器件的尺寸来实现逻辑器件的缩放。一种方式基于增加每单位面积的逻辑元件的数量。为了增大每单位面积逻辑元件的数量，需要增加管芯的密度，并且需要在硅上方制造附加的逻辑器件。为了增大特定占有面积的集成电路(IC)封装中的管芯的密度，可以将一个或多个晶体管104堆叠在彼此之上，使得并非在基底衬底136上制造晶体管104，而是可以在基底衬底136上方制造晶体管104。
转向图6，图6示出了包括晶体管104的一个实施例的IC封装的示例。IC封装可以在基底衬底136上并可以包括一个或多个逻辑元件134、第一金属层140、第二金属层142、第三金属层144、第四金属层146、第五金属层148、第六金属层150、第七金属层152和第八金属层154。如图5所示，晶体管104可以在第五金属层148中或上，并且电容元件130可以在第六金属层150中或上。应当指出，可以存在比图5中所示的更多或更少的金属层。而且，一个或多个晶体管104可以在与所例示的第五金属层148不同的一个或多个金属层中或上，并且一个或多个电容元件130可以在与所例示的第六金属层150不同的一个或多个金属层中或上。
如果基底衬底136是半导体衬底，可以使用替代材料形成该半导体衬底(和任何附加的基于硅的层)，该替代材料可以或可以不与硅组合。这包括但不限于硅、硅锗、锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓、或III-V族或IV族材料的其它组合。在其它示例中，任何层的衬底可以是柔性衬底，其包括诸如石墨烯和二硫化钼的2D材料、诸如并五苯的有机材料、诸如铟镓锌氧化物多晶/非晶(低温沉积)III-V族半导体和锗/硅的透明氧化物、以及其它非硅柔性衬底。
在示例中，多个电部件可以包括一个或多个晶体管104和/或晶体管104的一个或多个阵列106。此外，诸如MOSFET或只是MOS晶体管的多个晶体管可以包括一个或多个晶体管104并可以被制造在基底衬底136上。在各种实施例中，MOS晶体管可以是平面晶体管、非平面晶体管或两者的组合。非平面晶体管包括诸如双栅极晶体管或三栅极晶体管的FinFET晶体管、以及诸如纳米带和纳米线晶体管的环绕式或全包围栅极晶体管。尽管本文描述的实施方式可以例示平面晶体管，但应当指出的是，也可以使用非平面晶体管执行各种实施例。
每个MOS晶体管包括由至少两个层(栅极电介质层和栅极电极层)形成的栅极堆叠体。栅极电介质层可以包括一个层或层的堆叠体。一个或多个层可以包括氧化硅、二氧化硅和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以用于栅极电介质层中的高k材料的示例包括但不限于氧化铪、硅氧化铪、氧化镧、氧化镧铝、氧化锆、硅氧化锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，可以对栅极电介质层执行退火工艺，以在使用高k材料时改善其质量。
栅极电极层形成在栅极电介质层上并且可以由至少一种P型功函数金属或N型功函数金属构成，这取决于晶体管是PMOS还是NMOS晶体管。在一些实施方式中，栅极电极层可以由两个或更多金属层的堆叠体构成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。出于其它目的可以包括其它金属层，例如阻挡层。
对于PMOS晶体管而言，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将使得能够形成具有介于大约4.9eV和大约5.2eV之间的功函数的PMOS栅极电极。对于NMOS晶体管而言，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将使得能够形成具有介于大约3.9eV和大约4.2eV之间的功函数的NMOS栅极电极。
在一些实施方式中，在沿源极-沟道-漏极方向观察晶体管的截面时，栅极电极可以由U形结构构成，该U形结构包括大体上平行于衬底表面的底部部分以及大体上垂直于衬底顶表面的两个侧壁部分。在另一实施方式中，形成栅极电极的金属层中的至少一个可以简单地是大体上平行于衬底顶表面的平面层，并且不包括大体上垂直于衬底顶表面的侧壁部分。在其它实施例中，栅极电极可以由U形结构和平面非U形结构的组合构成。例如，栅极电极可以由在一个或多个平面非U形层顶部形成的一个或多个U形金属层构成。
在一些实施例中，可以在栅极堆叠体的相对侧上形成夹住栅极堆叠体的一对侧壁间隔体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺碳的氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔体的工艺通常包括沉积和蚀刻工艺步骤。在替代实施方式中，可以使用多个间隔体对，例如，可以在栅极堆叠体的相对侧上形成两对、三对或四对侧壁间隔体。
源极和漏极区域可以形成于基底衬底136内、与每个MOS晶体管的栅极堆叠体相邻。通常使用注入/扩散工艺或蚀刻/沉积工艺形成源极区和漏极区。在前一种工艺中，可以向衬底中离子注入诸如硼、铝、锑、磷或砷的掺杂剂，以形成源极区和漏极区。在离子注入工艺之后，通常接着进行退火工艺，该退火工艺激活掺杂剂并使它们进一步扩散到衬底中。在后一种工艺中，衬底可以首先被蚀刻以在源极区和漏极区的位置处形成凹陷。然后可以执行外延沉积工艺以利用用于制造源极区和漏极区的材料填充凹陷。在一些实施方式中，可以使用诸如硅锗或碳化硅的硅合金来制造源极区和漏极区。在一些实施方式中，可以利用诸如硼、砷或磷的掺杂剂对外延沉积的硅合金进行原位掺杂。在其它实施例中，可以使用诸如锗或III-V族材料或合金的一种或多种替代的半导体材料来形成源极区和漏极区。而且在其它实施例中，可以使用一层或多层金属和/或金属合金来形成源极区和漏极区。
一个或多个ILD可以沉积在MOS晶体管之上。可以使用已知适用于集成电路结构中的电介质材料(例如低k电介质材料)来形成ILD层。可以使用的电介质材料的示例包括但不限于二氧化硅、掺碳的氧化物、氮化硅、诸如全氟环丁烷或聚四氟乙烯、氟硅酸盐玻璃的有机聚合物、以及诸如倍半硅氧烷、硅氧烷或有机硅酸盐玻璃的有机硅酸盐。ILD层可以包括孔隙或空气隙以进一步降低其介电常数。
转向图7A，图7A示出了根据本公开的实施例的在形成晶体管104时的早期阶段的简化框图。如图7A所示，栅极110可以沉积在氧化物108上。可以使用从浆料进行旋涂沉积、溅镀、化学气相沉积(CVD)、热真空沉积(TVD)、原子层沉积(ALD)、或任何组合、或可以在氧化物108上沉积栅极110的一些其它形式的沉积来沉积栅极110。氧化物108可以具有大约一(1)纳米到大约四十(40)纳米的厚度。栅极110也可以具有大约1纳米到大约40纳米的厚度。可以蚀刻、抛光、平面化和/或图案化栅极110。
转向图7B，图7B示出了根据本公开的实施例的在形成晶体管104时的早期阶段的简化框图。在示例中，栅极电介质114可以沉积在栅极110上。可以使用从浆料进行旋涂沉积、溅镀、CVD、TVD、ALD、或任何组合、或可以在氧化物110上沉积栅极电介质114的一些其它形式的沉积来沉积栅极电介质114。栅极电介质114可以具有大约1纳米到大约二十(20)纳米的厚度。可以蚀刻、抛光、平面化和/或图案化栅极电介质114。
转向图7C，图7C示出了根据本公开的实施例的在形成晶体管104时的早期阶段的简化框图。在示例中，沟道116可以沉积在栅极电介质114上。可以使用从浆料进行旋涂沉积、溅镀、CVD、TVD、ALD、或任何组合、或可以在栅极电介质114上沉积沟道116的一些其它形式的沉积来沉积沟道116。沟道116可以具有大约三(3)纳米到大约40纳米的厚度。可以蚀刻、抛光、平面化和/或图案化沟道116。
转向图7D，图7D示出了根据本公开的实施例的在形成晶体管104时的早期阶段的简化框图。在示例中，钝化层118可以沉积在沟道116上。可以使用从浆料进行旋涂沉积、溅镀、CVD、TVD、ALD、或任何组合、或可以在沟道116上沉积钝化层118的一些其它形式的沉积来沉积钝化层118。钝化层118可以具有大约1纳米到大约40纳米的厚度。可以蚀刻、抛光、平面化和/或图案化钝化层118。
转向图7E，图7E示出了根据本公开的实施例的在形成晶体管104时的阶段的简化框图。在示例中，第三电介质120可以沉积在钝化层118上。可以使用从浆料进行旋涂沉积、溅镀、CVD、TVD、ALD、或任何组合、或可以在钝化层118上沉积第三电介质120的一些其它形式的沉积来沉积第三电介质120。第三电介质120可以具有大约1纳米到大约40纳米的厚度。可以蚀刻、抛光、平面化和/或图案化第三电介质120。
转向图7F，图7F示出了根据本公开的实施例的在形成晶体管104时的阶段的简化框图。如图7F所示，可以蚀刻栅极110、栅极电介质114、沟道116、钝化层188和第三电介质120。蚀刻可以向下延伸到氧化物108。
转向图7G，图7G示出了根据本公开的实施例的在形成晶体管104时的阶段的简化框图。在示例中，第一电介质112可以沉积在氧化物层108、栅极110、栅极电介质114、沟道116、钝化层188和第三电介质120之上。可以使用从浆料进行旋涂沉积、溅镀、CVD、TVD、ALD、或任何组合、或可以在氧化物108、栅极110、栅极电介质114、沟道116、钝化层188和第三电介质120之上沉积第一电介质112的一些其它形式的沉积来沉积第一电介质112。第一电介质112可以是大约1纳米到大约40纳米的厚度。可以蚀刻、抛光、平面化和/或图案化第一电介质112。
转向图7H，图7H示出了根据本公开的实施例的在形成晶体管104时的阶段的简化框图。在示例中，第二电介质160可以沉积在第一电介质112之上。可以使用从浆料进行旋涂沉积、溅镀、CVD、TVD、ALD、或任何组合、或可以在第一电介质112之上沉积第二电介质160的一些其它形式的沉积来沉积第二电介质160。第二电介质160可以具有大约1纳米到大约40纳米的厚度。可以蚀刻、抛光、平面化和/或图案化第二电介质160。
转向图7I，图7I示出了根据本公开的实施例的在形成晶体管104时的阶段的简化框图。如图7I所示，第一电介质112和第二电介质160可以被蚀刻到与栅极电介质114同一水平以产生源极腔156和漏极腔158。第三电介质120可以充当蚀刻停止部并且有助于防止沟道116和钝化层118被蚀刻。
转向图8，图8示出了根据本公开的实施例的在形成晶体管104时的阶段的简化框图。图8是图7H的顶视图，其示出了氧化物108、第一电介质112和第三电介质120。栅极110、栅极电介质114、沟道116、钝化层188和第三电介质120在第三电介质120之下。
转向图9，图9示出了根据本公开的实施例的在形成晶体管104时的阶段的简化框图。图9是在向源极腔156中沉积源极122并向漏极腔158中沉积漏极124之后的图7I的顶视图。例如，可以使用从浆料进行旋涂沉积、溅镀、CVD、TVD、ALD、或任何组合、或可以在源极腔156中沉积源极并在漏极腔158中沉积漏极124的一些其它形式的沉积来沉积源极122和漏极124。源极122和漏极124可以具有大约1纳米到大约40纳米的厚度。
转向图10，图10示出了可以包括本文公开的一个或多个实施例或与其交互的内插器1000。内插器1000是用于将第一衬底1002桥接到第二衬底1004的居间衬底。第一衬底1002可以是例如集成电路管芯。第二衬底1004可以是例如存储器模块、计算机母板或另一集成电路管芯。通常，内插器1000的目的是将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，内插器1000可以将集成电路管芯耦合到球栅阵列(BGA)1006，球栅阵列1006接着可以耦合到第二衬底1004。在一些实施例中，第一和第二衬底1002/1004附接到内插器1000的相对侧。在其它实施例中，第一和第二衬底1002/1004附接到内插器1000的相同侧。而且在其它实施例中，利用内插器1000互连三个或更多衬底。
内插器1000可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在其它实施方式中，内插器可以由交替的刚性或柔性材料形成，其可以包括上文描述的用于半导体衬底中的相同材料，例如硅、锗和其它III-V族和IV族材料。
内插器可以包括金属互连1008和过孔1010，过孔1010包括但不限于穿硅过孔(TSV)1012。内插器1000还可以包括嵌入式器件1014，其包括无源和有源器件。这种器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器和静电放电(ESD)器件。还可以在内插器1000上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。根据各种实施例，本文公开的设备或工艺可以用于内插器1000的制造中。
转向图11，图11示出了根据各种实施例的计算装置1100。计算装置1100可以包括若干部件。在一个实施例中，这些部件附接到一个或多个主板。在替代实施例中，这些部件中的一些或全部被制造到单个片上系统(SoC)管芯上。计算装置1100中的部件包括但不限于集成电路管芯1102和至少一个通信逻辑单元1108。在一些实施方式中，通信逻辑单元1108被制造于集成电路管芯1102内，而在其它实施方式中，在独立的集成电路芯片中制造通信逻辑单元1108，该独立的集成电路芯片可以接合到衬底或主板，该衬底或主板与集成电路管芯1102共享或电耦合到集成电路管芯1102。集成电路管芯1102可以包括CPU 1104以及管芯上存储器1106，其常常被用作高速缓存存储器，其可以由诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STT-MRAM)的技术提供。
计算装置1100可以包括可以或可以不物理和电耦合到母板或制造于SoC管芯内的其它部件。这些其它部件包括但不限于易失性存储器1110(例如，DRAM)、非易失性存储器1112(例如，ROM或闪速存储器)、图形处理单元1114(GPU)、数字信号处理器1116、密码处理器1142(在硬件内执行加密算法的专用处理器)、芯片组1120、天线1122、显示器或触摸屏显示器1124、触摸屏控制器1126、电池1128或其它电源、功率放大器(未示出)、电压调节器(未示出)、全球定位系统(GPS)装置1128、罗盘1130、运动处理器或传感器1132(可以包括加速度计、陀螺仪和罗盘)、扬声器1134、相机1136、用户输入装置1138(例如键盘、鼠标、触笔和触控板)以及大容量存储装置1140(例如硬盘驱动器、压缩磁盘(CD)、数字多用盘(DVD)等)。
通信逻辑单元1108能够实现用于向和从计算装置1100传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何线路，尽管在一些实施例中它们可以不包含。通信逻辑单元1108可以实施若干无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高版本的任何其它无线协议。计算装置1100可以包括多个通信逻辑单元1108。例如，第一通信逻辑单元1108可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信逻辑单元1108可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其它的较长距离无线通信。
计算装置1100的处理器1104可以与根据各种实施例形成的一个或多个器件通信。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。
通信逻辑单元1108还可以包括与本文公开的实施例中的各种实施例通信的一个或多个器件，例如，晶体管或金属互连。在其它实施例中，计算装置1100内容纳的另一个部件可以包含根据本文公开的实施例的实施方式形成的一个或多个器件，例如晶体管或金属互连。
在各种实施例中，计算装置1100可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其它实施方式中，计算装置1100可以是处理数据的任何其它电子装置。
所例示的实施方式的以上描述，包括摘要中描述的内容，并非旨在穷举或将本公开的范围限制于所公开的精确形式。尽管出于例示性目的在本文中描述了本文所公开的实施例的具体实施方式和示例，但相关领域的技术人员将认识到，各种等价修改在本公开的范围内都是可能的。
其它注释和示例
示例1是一种设备，其包括：栅极，其中，栅极包括第一栅极侧和与第一栅极侧相对的第二栅极侧；栅极上的栅极电介质，其中栅极电介质包括第一栅极电介质侧和与第一栅极电介质侧相对的第二栅极电介质侧；第一电介质，其中第一电介质邻接第一栅极侧、第一栅极电介质侧、第二栅极侧和第二栅极电介质侧；沟道，其中栅极电介质在沟道和栅极之间；与沟道耦合的源极；以及与沟道耦合的漏极，其中第一电介质邻接源极和漏极。
在示例2中，示例1的主题可以任选地包括处于第一电介质的一部分和源极的一部分之间的第二电介质。
在示例3中，示例1和2中任一项的主题可以任选地包括：其中第一电介质和栅极电介质使栅极与沟道、源极和漏极绝缘。
在示例4中，示例1-3中任一项的主题可以任选地包括处于源极和漏极之间的钝化层。
在示例5中，示例1-4中任一项的主题可以任选地包括处于钝化层上的第三电介质。
在示例6中，示例1-5中任一项的主题可以任选地包括：其中所述设备在层间栅极电介质上。
在示例7中，示例1-6中任一项的主题可以任选地包括：其中所述设备耦合到电容元件。
在示例8中，示例1-7中任一项的主题可以任选地包括：其中所述电容元件是嵌入式动态随机存取存储器。
在示例9中，一种方法包括：在氧化物上沉积栅极，在栅极上沉积栅极电介质，沿栅极和栅极电介质的两侧沉积第一电介质，以及在栅极电介质和第一电介质上沉积沟道。
在示例10中，示例9的主题可以任选地包括：在第一电介质的一部分上沉积第二电介质以及在第二电介质和第一电介质上沉积源极和漏极，其中沟道耦合源极和漏极。
在示例11中，示例9和10中任一项的主题可以任选地包括：在源极和漏极之间沉积钝化层。
在示例12中，示例9-11中任一项的主题可以任选地包括：其中所述漏极耦合到电容元件。
在示例13中，示例9-12中任一项的主题可以任选地包括：其中所述漏极耦合到嵌入式动态随机存取存储器。
在示例14中，示例9-13中任一项的主题可以任选地包括：其中氧化物层在逻辑元件之上。
示例15是一种计算装置，其包括安装在衬底上的处理器、处理器内的通信逻辑单元、处理器内的存储器、计算装置内的图形处理单元、计算装置内的天线、计算装置上的显示器、计算装置内的电池、处理器内的功率放大器以及处理器内的电压调节器。存储器可以耦合到后段晶体管，并且后段晶体管可以包括：栅极，其中，栅极包括第一栅极侧和与第一栅极侧相对的第二栅极侧；栅极上的栅极电介质，其中栅极电介质包括第一栅极电介质侧和与第一栅极电介质侧相对的第二栅极电介质侧；第一电介质，其中第一电介质邻接第一栅极侧、第一栅极电介质侧、第二栅极侧和第二栅极电介质侧；沟道，其中栅极电介质在沟道和栅极之间；与沟道耦合的源极；以及与沟道耦合的漏极，其中第一电介质邻接源极和漏极。
在示例16中，示例15的主题可以任选地包括：其中后段晶体管还包括处于第一电介质的一部分和源极的一部分之间的第二电介质。
在示例17中，示例15和16中任一项的主题可以任选地包括：其中第一电介质和栅极电介质使栅极与沟道、源极和漏极绝缘。
在示例18中，示例15-17中任一项的主题可以任选地包括：处于源极和漏极之间的钝化层。
在示例19中，示例15-18中任一项的主题可以任选地包括：其中所述存储器元件是嵌入式动态随机存取存储器。
在示例20中，示例15-19中任一项的主题可以任选地包括：其中所述后段晶体管在层间栅极电介质上。
示例21是一种集成电路(IC)组件，其包括衬底、包括衬底上的一个或多个第一晶体管的器件层、器件层上的用以向第一晶体管路由电信号的互连堆叠体、以及嵌入在互连堆叠体中的第二晶体管。第二晶体管可以包括：栅极，其中，栅极包括第一栅极侧和与第一栅极侧相对的第二栅极侧；栅极上的栅极电介质，其中栅极电介质包括第一栅极电介质侧和与第一栅极电介质侧相对的第二栅极电介质侧；第一电介质，其中第一电介质邻接第一栅极侧、第一栅极电介质侧、第二栅极侧和第二栅极电介质侧；沟道，其中栅极电介质在沟道和栅极之间；与沟道耦合的源极；以及与沟道耦合的漏极，其中第一电介质邻接源极和漏极。
在示例22中，示例21的主题可以任选地包括：处于第一电介质的一部分和源极的一部分之间的第二电介质。
在示例23中，示例21和22-23中任一项的主题可以任选地包括：其中第一电介质和栅极电介质使栅极与沟道、源极和漏极绝缘。
在示例24中，示例21-23中任一项的主题可以任选地包括：处于源极和漏极之间的钝化层。
在示例25中，示例22-24中任一项的主题可以任选地包括：其中所述互连堆叠体耦合到电容元件。

Claims (25)

1.一种设备，包括：
栅极，其中，所述栅极包括第一栅极侧和与所述第一栅极侧相对的第二栅极侧；
所述栅极上的栅极电介质，其中，所述栅极电介质包括第一栅极电介质侧和与所述第一栅极电介质侧相对的第二栅极电介质侧；
第一电介质，其中，所述第一电介质邻接所述第一栅极侧、所述第一栅极电介质侧、所述第二栅极侧和所述第二栅极电介质侧；
沟道，其中，所述栅极电介质在所述沟道和所述栅极之间；
与所述沟道耦合的源极；以及
与所述沟道耦合的漏极，其中，所述第一电介质邻接所述源极和所述漏极。
2.根据权利要求1所述的设备，还包括：
处于所述第一电介质的一部分和所述源极的一部分之间的第二电介质。
3.根据权利要求1所述的设备，其中，所述第一电介质和所述栅极电介质使所述栅极与所述沟道、所述源极和所述漏极绝缘。
4.根据权利要求1所述的设备，还包括：
处于所述源极和所述漏极之间的钝化层。
5.根据权利要求4所述的设备，还包括：
处于所述钝化层上的第三电介质。
6.根据权利要求1-5中任一项所述的设备，其中，所述设备在层间电介质上。
7.根据权利要求1-5中任一项所述的设备，其中，所述设备耦合到电容元件。
8.根据权利要求7所述的设备，其中，所述电容元件是嵌入式动态随机存取存储器。
9.一种方法，包括：
在氧化物上沉积栅极；
在所述栅极上沉积栅极电介质；
沿所述栅极和所述栅极电介质的两侧沉积第一电介质；以及
在所述栅极电介质和所述第一电介质上沉积沟道。
10.根据权利要求9所述的方法，还包括：
在所述第一电介质的一部分上沉积第二电介质；以及
在所述第二电介质和所述第一电介质上沉积源极和漏极，其中，所述沟道耦合所述源极和所述漏极。
11.根据权利要求10所述的方法，还包括：
在所述源极和所述漏极之间沉积钝化层。
12.根据权利要求10所述的方法，其中，所述漏极耦合到电容元件。
13.根据权利要求10所述的方法，其中，所述漏极耦合到嵌入式动态随机存取存储器。
14.根据权利要求10-13中任一项所述的方法，其中，所述氧化物层在逻辑元件之上。
15.一种计算装置，包括：
安装在衬底上的处理器；
所述处理器内的通信逻辑单元；
所述处理器内的存储器；
所述计算装置内的图形处理单元；
所述计算装置内的天线；
所述计算装置上的显示器；
所述计算装置内的电池；
所述处理器内的功率放大器；以及
所述处理器内的电压调节器；
其中，所述存储器耦合到后段晶体管，并且所述后段晶体管包括：
栅极，其中，所述栅极包括第一栅极侧和与所述第一栅极侧相对的第二栅极侧；
所述栅极上的栅极电介质，其中，所述栅极电介质包括第一栅极电介质侧和与所述第一栅极电介质侧相对的第二栅极电介质侧；
第一电介质，其中，所述第一电介质邻接所述第一栅极侧、所述第一栅极电介质侧、所述第二栅极侧和所述第二栅极电介质侧；
沟道，其中，所述栅极电介质在所述沟道和所述栅极之间；
与所述沟道耦合的源极；以及
与所述沟道耦合的漏极，其中，所述第一电介质邻接所述源极和所述漏极。
16.根据权利要求15所述的计算装置，其中，所述后段晶体管还包括：
处于所述第一电介质的一部分和所述源极的一部分之间的第二电介质。
17.根据权利要求15所述的计算装置，其中，所述第一电介质和所述栅极电介质使所述栅极与所述沟道、所述源极和所述漏极绝缘。
18.根据权利要求15-17中任一项所述的计算装置，其中，所述后段晶体管还包括：
处于所述源极和所述漏极之间的钝化层。
19.根据权利要求15-17中任一项所述的计算装置，其中，所述存储器元件是嵌入式动态随机存取存储器。
20.根据权利要求15-17中任一项所述的计算装置，其中，所述后段晶体管在层间电介质上。
21.一种集成电路(IC)组件，包括：
衬底；
所述衬底上的包括一个或多个第一晶体管的器件层；
所述器件层上的互连堆叠体，所述互连堆叠体用于向所述第一晶体管路由电信号；以及
嵌入在所述互连堆叠体中的第二晶体管，其中，所述第二晶体管包括：
栅极，其中，所述栅极包括第一栅极侧和与所述第一栅极侧相对的第二栅极侧；
所述栅极上的栅极电介质，其中，所述栅极电介质包括第一栅极电介质侧和与所述第一栅极电介质侧相对的第二栅极电介质侧；
第一电介质，其中，所述第一电介质邻接所述第一栅极侧、所述第一栅极电介质侧、所述第二栅极侧和所述第二栅极电介质侧；
沟道，其中，所述栅极电介质在所述沟道和所述栅极之间；
与所述沟道耦合的源极；以及
与所述沟道耦合的漏极，其中，所述第一电介质邻接所述源极和所述漏极。
22.根据权利要求21所述的IC组件，其中，所述第二晶体管还包括：
处于所述第一电介质的一部分和所述源极的一部分之间的第二电介质。
23.根据权利要求21所述的IC组件，其中，所述第一电介质和所述栅极电介质使所述栅极与所述沟道、所述源极和所述漏极绝缘。
24.根据权利要求21-23中任一项所述的IC组件，其中，所述第二晶体管还包括：
处于所述源极和所述漏极之间的钝化层。
25.根据权利要求21-23中任一项所述的IC组件，其中，所述第二晶体管耦合到电容元件。
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