CN107646137A - 可叠置薄膜存储器 - Google Patents

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Abstract

薄膜晶体管沉积在衬底之上的金属层的一部分之上。存储器元件被耦合到薄膜晶体管以提供第一存储器单元。第二存储器单元在第一存储器之上。逻辑块被耦合到至少第一存储器单元。

Description

可叠置薄膜存储器
技术领域
本文所述的实施例涉及电子器件制造领域，并且更具体而言，涉及存储器制造。
背景技术
嵌入式存储器通常是指支持逻辑内核的集成在芯片上的存储器。在处理器上嵌入存储器增大了总线宽度和操作速度。高性能嵌入式存储器由于高速度和宽总线宽度能力而是数据处理系统中的关键部件，而高速度和宽总线宽度能力消除了芯片间的通信。
通常，存储器阵列具有多个比特单元。比特单元是指存储单个比特的集成电路的一部分。典型的1T-1R比特单元由连接到存储器元件的晶体管构成。该晶体管提供了对存储比特的存储器元件的访问。典型地，晶体管连接到存储器元件以将存储器元件的状态从一个值改变成另一个值以存储比特。常规的嵌入式存储器技术是不可叠置且因此低密度的基于硅的技术。
图1示出了常规1T-1R存储器阵列100的侧视图。晶体管阵列102沉积在硅晶片101上。晶体管阵列102由多个晶体管构成，所述多个晶体管例如是直接形成在硅晶片101上的晶体管109和晶体管119。由电介质层103、111和112分开的金属层104、105和106形成在晶体管阵列102上方。如图1所示，通过诸如过孔113、114和115之类的过孔连接金属层104、105、106和108。存储器元件阵列107在金属层106上。存储器元件阵列107由诸如电阻器存储器元件116和电阻器存储器元件118之类的存储器元件构成。如图1所示，金属层108形成在存储器元件阵列107上。
常规1T-1R存储器阵列100由诸如比特单元117和比特单元121之类的多个比特单元构成。晶体管阵列102中的每个晶体管连接到存储器元件阵列107中的对应的一个存储器元件以形成比特单元。比特单元117由通过过孔113、114和115连接到电阻器存储器元件116的晶体管109构成。比特单元121由通过过孔122、123和124连接到电阻器存储器元件118的晶体管119构成。如图1所示，常规存储器阵列的比特单元是并排形成的。常规存储器阵列的比特单元是不可叠置的。常规存储器阵列中的比特单元的密度受到硅晶片的尺寸的限制。
附图说明
参考以下描述和用于示出本发明的实施例的附图可以最好地理解本发明的实施例。在附图中：
图1示出了常规1T-1R存储器阵列的侧视图。
图2示出了根据一个实施例的可叠置存储器单元的侧视图。
图3示出了根据另一个实施例的可叠置存储器单元的侧视图。
图4是根据一个实施例的片上系统(SoC)的侧视图。
图5是根据一个实施例的存储器单元的等效电路的示图。
图6是根据一个实施例的制造存储器单元的方法的流程图。
图7是根据另一个实施例的制造存储器单元的方法的流程图。
图8示出了包括本发明的一个或多个实施例的内插器。
图9示出了根据本发明的一个实施例的计算装置。
具体实施方式
描述了提供基于可叠置薄膜的存储器的方法和设备。在一个实施例中，存储器包括位于衬底之上的金属层之上的基于薄膜的晶体管。电阻器耦合到薄膜晶体管。本文中描述的可叠置存储器架构增大了集成电路的每单位面积的存储器单元的密度。在至少一些实施例中，可叠置存储器架构使用柔性衬底。
本文中描述的实施例有利地在比特单元中使用基于薄膜的晶体管以提供可叠置存储器。比特单元中的基于薄膜的晶体管有利地使得能够使用柔性衬底，提高了存储器阵列的效率，并且由于叠置能力而增大了存储器单元密度。
在以下描述中，将使用本领域技术人员常用的术语来描述例示性实施方式的各方面以向本领域其他技术人员传达其工作的实质。然而，对本领域的技术人员而言显而易见的是，可以仅利用所述方面中的一些来实践本发明。出于解释的目的，阐述了具体的数量、材料和配置，以便提供对例示性实施方式的透彻理解。然而，对本领域技术人员将显而易见的是，可以在没有具体细节的情况下实践本发明。在其他实例中，省略或简化了公知的特征，以便不使例示性实施方式难以理解。
各种操作将以对理解本发明最有帮助的方式按次序被描述为多个分立操作，然而，不应将描述的次序解释为暗示这些操作必需依赖次序。具体而言，不需要按照表达的次序执行这些操作。
虽然描述并且在附图中示出了某些示例性实施例，但应当理解，这种实施例仅仅是例示性的而非限制性的，并且各实施例不限于所示出并描述的特定构造和布置，因为本领域普通技术人员可以进行修改。
贯穿本说明书对“一个实施例”、“另一个实施例”或“实施例”的提及意味着结合实施例所描述的特定特征、结构或特性包括在至少一个实施例中。于是，贯穿本说明书的各个位置出现的诸如“一个实施例”和“实施例”等短语不一定都指代同一个实施例。此外，特定特征、结构或特性可以以任何适当的方式被组合在一个或多个实施例中。
此外，发明的各方面存在于少于单个所公开的实施例的所有特征。因此，在此将具体实施方式后面的权利要求明确并入本具体实施方式中，每条权利要求自身代表独立的实施例。尽管本文已经描述了示例性实施例，但本领域的技术人员将认识到，可以利用本文所述的修改和改变来实践这些示例性实施例。因此要将描述视为例示性的而非限制性的。
图2示出了根据一个实施例的可叠置存储器单元的侧视图200。如图2所示，金属层213包括形成在衬底201上的蚀刻停止层202上的绝缘层203上的金属互连241。在一个实施例中，金属互连241是字线。在各实施例中，金属层213包括一个或多个导电特征，例如，焊盘、导电线、沟槽、互连件、过孔、其他导电特征和电介质特征。
在实施例中，衬底201是柔性衬底。在各实施例中，衬底201是基于聚合物的衬底、玻璃或任何其他可弯折衬底，其包括2D材料(例如石墨烯和MoS2)、有机材料(例如并五苯)、透明氧化物(例如氧化铟镓锌(IGZO))、多晶III-V材料、多晶Ge、多晶Si、非晶III-V材料、非晶Ge、非晶Si或其任意组合。典型地，非晶III-V材料的沉积温度低于多晶III-V材料的沉积温度。在一个实施例中，例如硅晶片的衬底201包括存储器阵列外围器件，例如输入/输出器件。将存储器阵列外围器件放在存储器阵列之下有利地提高了存储器阵列效率，同时减小了存储器阵列面积消耗。
在各种实施方式中，例如，衬底201可以是有机物、陶瓷、玻璃或半导体衬底。在一个实施例中，衬底201包括半导体材料，例如，硅(Si)。在一个实施例中，衬底201是单晶Si衬底。在另一个实施例中，衬底是多晶硅衬底。在另一实施例中，衬底201是非晶硅衬底。在替代的实施例中，衬底201包括硅、锗(“Ge”)、硅锗(“SiGe”)、基于III-V材料的材料(例如，砷化镓(“GaAs”))或其任意组合。在一个实施例中，衬底201包括用于集成电路的金属化互连层。在至少一些实施例中，衬底201包括由电绝缘层分开的电子器件，所述电子器件例如是晶体管、存储器、电容器、电阻器、光电器件、开关、任何其他有源和无源电子器件，所述电绝缘层例如是层间电介质层、沟槽绝缘层或电子器件制造领域的普通技术人员已知的任何其他绝缘层。在至少一些实施例中，衬底201包括被配置为连接金属化层的金属互连和过孔。在实施例中，衬底201是绝缘体上半导体(SOI)衬底，包括下方体衬底、中间绝缘层和顶部单晶层。顶部单晶层可以包括上文列出的任何材料，例如，硅。
在一种实施方式中，半导体衬底可以是使用体硅或绝缘体上硅子结构形成的晶体衬底。在其他实施方式中，半导体衬底可以使用替代材料形成，替代材料可以或可以不与硅组合，所述替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓、或III-V族或IV族材料的其他组合。尽管这里描述了可以形成衬底的材料的几个示例，但可以充当在其上可以构建无源和有源电子器件(例如，晶体管、存储器、电容器、电感器、电阻器、开关、集成电路、放大器、光电器件或任何其他电子器件)的基础的任何材料都落在本发明实施例的精神和范围内。
在一个实施例中，衬底201的厚度是从大约0.5微米(μm)到大约1000μm。在更具体的实施例中，衬底201的厚度大约是700μm。
在一个实施例中，蚀刻停止层202包括一个或多个绝缘层。在一个实施例中，蚀刻停止层202包括一个或多个氮化物层，例如，氮化硅、氮氧化硅、其他氮化物层或其任意组合。在另一个实施例中，蚀刻停止层202包括一个或多个氧化物层，例如，氧化硅层、氧化铝、掺碳氧化硅、其他蚀刻停止层、或其任意组合。在一个实施例中，蚀刻停止层202的厚度是从大约2nm到大约20nm。
在实施例中，使用一种或多种蚀刻停止层沉积技术来沉积蚀刻停止层202，所述沉积技术例如但不限于均厚沉积、例如等离子体增强化学气相沉积(“PECVD”)的化学气相沉积(“CVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机物化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)或电子器件制造领域普通技术人员公知的其他沉积技术。
在一个实施例中，绝缘层203包括一个或多个电绝缘层。在一个实施例中，绝缘层203是层间电介质(ILD)层。在一个实施例中，绝缘层包括一个或多个氧化物层，例如，氧化硅层、掺杂的多孔氧化硅、氧化铝、掺碳氧化硅、其他电绝缘层。在替代的实施例中，绝缘层203包括有机材料、无机材料或这两者。在一个实施例中，由集成电路设计确定绝缘层203的厚度。在一个实施例中，绝缘层203被沉积到大约50纳米(nm)到大约200nm的厚度。
在实施例中，使用一种或多种绝缘层沉积技术来沉积绝缘层203，所述沉积技术例如但不限于均厚沉积、例如等离子体增强化学气相沉积(“PECVD”)的化学气相沉积(“CVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机物化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)或电子器件制造领域普通技术人员公知的其他沉积技术。
通常，下面的蚀刻停止层(例如蚀刻停止层202)的材料的蚀刻特性与要蚀刻的绝缘层(例如绝缘层203)的材料的蚀刻特性不同。在实施例中，蚀刻停止层被放在所蚀刻的绝缘层下方以使蚀刻工艺停止。通常，在相同的蚀刻条件下，所蚀刻的绝缘层(例如绝缘层203)的蚀刻速率大体上高于蚀刻停止层(例如蚀刻停止层203)的蚀刻速率。在一个实施例中，蚀刻停止层202是氮化物层(例如，氮化硅层)，并且绝缘层203是氧化物层(例如，氧化硅层)。
在一个实施例中，在制造了具有电子器件(例如，晶体管、电容器、电阻器、存储器阵列外围器件、其他电子器件)的衬底201之后，作为后段制程(BEOL)工艺的一部分而沉积金属层213。
在一个实施例中，对绝缘层203进行图案化和蚀刻以形成一个或多个电介质特征，例如，沟槽、开口或这两者。如电子器件制造领域的普通技术人员所公知的，通过将一个或多个导电层沉积到绝缘层203中的一个或多个电介质特征上来形成金属层213的导电特征。
可以用于导电特征中的每者的导电材料的示例包括但不限于：金属，例如铜、钨、钽、钛、铪、锆、铝、银、锡、铅；金属合金；金属碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽、碳化铝；其他导电材料；或其任意组合。
在一个实施例中，使用电子器件制造领域的普通技术人员公知的一种或多种绝缘层图案化和蚀刻技术对绝缘层203进行图案化和蚀刻。使用一种或多种导电层沉积技术将一个或多个导电层沉积到绝缘层203中的电介质特征上，所述沉积技术例如是无电镀、电镀、溅镀、化学气相沉积(CVD)、金属有机物化学气相沉积(MOCVD)、原子层沉积(ALD)或电子器件制造领域的普通技术人员公知的任何其他导电层沉积技术。
如图2所示，包括耦合到存储器元件237的薄膜晶体管238的存储器单元212在金属层213之上的金属层206的一部分上。在一个实施例中，存储器单元212是比特单元。在一个实施例中，薄膜晶体管238是n型晶体管。在另一个实施例中，薄膜晶体管238是p型晶体管。在一个实施例中，存储器元件237是薄膜存储器元件。
如图2所示，薄膜晶体管238包括栅极电极221上的栅极电介质层222上的薄膜晶体管层223。源极区228和漏极区229形成在薄膜晶体管层223上。栅极电极221通过导电过孔219连接到金属互连241。如图2所示，存储器元件237包括存储器元件层215上的存储器电极216。在一个实施例中，薄膜晶体管层223和存储器元件层215中的每一个是非晶氧化物半导体(AOS)膜、多晶硅膜、非晶硅膜、多晶III-V半导体膜、多晶锗、非晶锗、有机物膜、过渡金属硫族化合物(TMD)膜或其任意组合。在一个实施例中，存储器元件层215和薄膜晶体管层223中的每一个是氧化物膜，例如二元氧化物(例如，氧化钌、氧化钛、氧化钽)、四元氧化物(例如，InZnGaO)。在一个实施例中，存储器元件层的材料与薄膜晶体管的材料相同。在一个实施例中，存储器层和薄膜晶体管层是同时沉积的相同材料。在更具体的实施例中，存储器元件层和薄膜晶体管层中的每一个的材料(例如，氧化物膜)是相同的。
在一个实施例中，薄膜晶体管层223的厚度小于大约100纳米(nm)。在一个实施例中，薄膜晶体管层223的厚度是从大约2nm到大约100nm。在更具体的实施例中，薄膜晶体管层223的厚度是从大约10nm到大约50nm。
在一个实施例中，栅极电介质层222是高k电介质层。在一个实施例中，栅极电介质层222是氧化物层，例如，氧化硅、氧化锆(“ZrO2”)、氧化铪(“HFO2”)、氧化镧(“La2O4”)或电子器件制造领域的普通技术人员公知的其他氧化物层。在一个实施例中，栅极电介质层222的厚度是从大约2nm到大约20nm。
在一个实施例中，栅极电极221是金属栅极电极。在一个实施例中，栅极电极221包括一种或多种金属，例如，钨、钽、钛、铪、锆、铝、银、锡、铅、铜、金属合金、例如碳化铪、碳化锆、碳化钛、碳化钽、碳化铝的金属碳化物、其他导电材料、或其任意组合。
如图2所示，金属层206包括在绝缘层203上的蚀刻停止层204上的绝缘层205上形成的栅极电极221、导电过孔219、金属互连226、金属互连214。绝缘层205可以是上述绝缘层的任一种。在一个实施例中，绝缘层205由绝缘层203代表。蚀刻停止层204可以是上述蚀刻停止层中的任一种。在一个实施例中，蚀刻停止层204由蚀刻停止层202代表。
在一个实施例中，金属互连226是地线、或其他导电线，并且金属互连214是位线、其他导电线或其他金属互连。在各实施例中，金属层206包括形成在绝缘层205上的一个或多个导电特征，例如，焊盘、导电线、沟槽、互连、过孔、其他导电元件、或其任意组合。如图2所示，薄膜晶体管238在金属层206的一部分242上，并且存储器元件237在金属层206的一部分243上。
在一个实施例中，对绝缘层205进行图案化和蚀刻以形成一个或多个电介质特征，例如，沟槽、开口或这两者。一个或多个导电层沉积到沟槽上以形成金属互连226和214，如电子器件制造领域的普通技术人员公知的。在一个实施例中，绝缘层205的一部分和蚀刻停止层204的一部分被蚀刻掉以形成向下到达金属互连241的开口。一个或多个导电层沉积在开口上以形成导电过孔219，如电子器件制造领域的普通技术人员公知的。
可以用于金属层206的导电特征中的每一个导电特征的导电材料的示例包括但不限于：金属，例如铜、钨、钽、钛、铪、锆、铝、银、锡、铅；金属合金；金属碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽、碳化铝；其他导电材料；或其任意组合。
在一个实施例中，使用电子器件制造领域的普通技术人员公知的一种或多种绝缘层图案化和蚀刻技术对绝缘层205进行图案化和蚀刻。使用一种或多种导电层沉积技术将一个或多个导电层沉积到绝缘层205中的电介质特征上，所述沉积技术例如是无电镀、电镀、溅镀、化学气相沉积(CVD)、金属有机物化学气相沉积(MOCVD)、原子层沉积(ALD)或电子器件制造领域的普通技术人员公知的任何其他导电层沉积技术。
在一个实施例中，使用导电层沉积技术之一将栅极电极221沉积到绝缘层205中的位于导电过孔219上方的沟槽中，所述沉积技术例如是无电镀、电镀、溅镀、化学气相沉积(CVD)、金属有机物化学气相沉积(MOCVD)、原子层沉积(ALD)或电子器件制造领域普通技术人员公知的任何其他导电层沉积技术。
在一个实施例中，使用栅极电介质层沉积技术之一来沉积栅极电介质层222，所述沉积技术例如但不限于例如等离子体增强的化学气相沉积(PECVD)的化学气相沉积(CVD)、物理气相沉积(PVD)、分子束外延(MBE)、金属有机物化学气相沉积(MOCVD)、原子层沉积(ALD)或电子器件制造领域的普通技术人员公知的其他沉积技术。
在一个实施例中，使用薄膜沉积技术之一来沉积薄膜晶体管层223，所述沉积技术例如但不限于溅镀、例如等离子体增强的化学气相沉积(PECVD)的化学气相沉积(CVD)、物理气相沉积(PVD)、分子束外延(MBE)、金属有机物化学气相沉积(MOCVD)、原子层沉积(ALD)或电子器件制造领域的普通技术人员公知的其他沉积技术。
使用薄膜晶体管源极区和漏极区形成技术之一，例如，通过使用溅镀技术沉积金属以形成接触电阻低于晶体管的沟道的接触电阻的接触部、或电子器件制造领域的普通技术人员公知的其他沉积技术，来形成源极区228和漏极区229。
在一个实施例中，存储器元件层215是在施加电场时电阻从一种状态(例如，导电状态或不导电状态)变成另一种状态(不导电状态或导电状态)的电阻切换层。在另一个实施例中，存储器元件层215是在施加电流时相位从一种状态(例如，晶体状态)变成另一种状态(例如，非晶状态)的相位改变存储器层。在另一个实施例中，存储器元件层215是在施加电场时磁性状态从一种磁性状态变成另一种磁性状态的磁性存储器层。间隔部217和间隔部218形成在存储器元件电极216和存储器元件层215的相对侧壁上以保护存储器元件237。在一个实施例中，间隔部217和218中的每一个是氮化硅间隔部。
在各实施例中，用于存储器电极216的导电材料包括但不限于：金属，例如铜、钨、钽、钛、铪、锆、铝、银、锡、铅；金属合金；金属氮化物，例如氮化钛、氮化钽；金属碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽、碳化铝；其他导电材料；或其任意组合。在一个实施例中，存储器电极216包括除铜之外的其他金属。
如图2所示，绝缘层231形成在金属层206上的蚀刻停止层207上。绝缘层231可以是上述绝缘层中的任一种。在一个实施例中，绝缘层231由绝缘层203代表。蚀刻停止层207可以是上述蚀刻停止层中的任一种。在一个实施例中，蚀刻停止层207由蚀刻停止层202代表。导电过孔227、导电过孔224、导电过孔225和存储器元件237形成在绝缘层231上。
在一个实施例中，形成导电过孔227包括图案化并蚀刻绝缘层231的一部分以及图案化并蚀刻蚀刻停止层207的一部分以形成开口，以暴露金属互连226的一部分。通过开口在金属互连226的暴露部分上沉积一个或多个导电层以形成导电过孔227。在一个实施例中，形成导电过孔224和225包括：图案化并蚀刻绝缘层231的部分以形成向下到达源极区228和漏极区229的开口，以及将一个或多个导电层沉积到开口中并沉积在源极区228和漏极区229上。
在一个实施例中，形成存储器元件237包括：图案化并蚀刻绝缘层231的一部分以及图案化并蚀刻蚀刻停止层207的一部分以形成开口，以暴露金属互连214的一部分，通过开口在金属互连214的暴露部分上沉积薄膜存储器元件层215，在薄膜存储器元件层215上沉积存储器电极216，以及在薄膜存储器元件层215的相对侧壁上并在存储器电极216的相对侧壁上沉积间隔部217和218。
在一个实施例中，使用薄膜沉积技术之一来沉积薄膜存储器元件层215，所述沉积技术例如但不限于溅镀、例如等离子体增强的化学气相沉积(PECVD)的化学气相沉积(CVD)、物理气相沉积(PVD)、分子束外延(MBE)、金属有机物化学气相沉积(MOCVD)、原子层沉积(ALD)或电子器件制造领域的普通技术人员公知的其他沉积技术。
在一个实施例中，使用间隔部沉积技术之一来沉积间隔部217和218，所述沉积技术例如但不限于溅镀、例如等离子体增强的化学气相沉积(PECVD)的化学气相沉积(CVD)、物理气相沉积(PVD)、分子束外延(MBE)、金属有机物化学气相沉积(MOCVD)、原子层沉积(ALD)或电子器件制造领域的普通技术人员公知的其他沉积技术。
在各实施例中，使用电子器件制造领域的普通技术人员公知的一种或多种绝缘层图案化和蚀刻技术对绝缘层231进行图案化和蚀刻，以形成一个或多个电介质特征，例如沟槽、开口或这两者。将一个或多个导电层沉积到绝缘层231的电介质特征上以形成导电特征。使用一种或多种导电层沉积技术将一个或多个导电层沉积到绝缘层231的电介质特征上，所述沉积技术例如是无电镀、电镀、溅镀、化学气相沉积(CVD)、金属有机物化学气相沉积(MOCVD)、原子层沉积(ALD)或电子器件制造领域的普通技术人员公知的任何其他导电层沉积技术。
如图2所示，绝缘层232形成在绝缘层231上的蚀刻停止层208上。绝缘层232可以是上述绝缘层中的任一种。在一个实施例中，绝缘层232由绝缘层203代表。蚀刻停止层208可以是上述蚀刻停止层中的任一种。在一个实施例中，蚀刻停止层208由蚀刻停止层202代表。
金属层234包括绝缘层232和蚀刻停止层208的部分上的金属互连235和金属互连236。在一个实施例中，金属互连235和236中的每一个是导电线。在各实施例中，金属层234包括绝缘层232和蚀刻停止层208的部分上的一个或多个导电特征，例如，焊盘、导电线、沟槽、导电过孔、其他导电元件、或其任意组合。在至少一些实施例中，金属互连235和236包括导电阻挡层以防止来自铜导电线的铜进入并扩散到绝缘层(例如氧化物层间电介质)中。
在一个实施例中，形成金属互连235包括：图案化并蚀刻绝缘层232的一部分以形成沟槽，以及图案化并蚀刻蚀刻停止层208的一部分以在沟槽下方形成开口，以暴露导电过孔227的一部分，以及将一个或多个导电层沉积到沟槽中并且穿过导电过孔227的暴露部分上的开口。
在一个实施例中，形成金属互连236包括：图案化并蚀刻绝缘层232的一部分以形成沟槽，以及图案化并蚀刻蚀刻停止层208的一部分以在沟槽下方形成开口，以暴露存储器电极216的一部分，以及将一个或多个导电层沉积到沟槽中并穿过存储器电极216的暴露部分上的开口。在一个实施例中，使用电子器件制造领域的普通技术人员公知的一种或多种绝缘层图案化和蚀刻技术对绝缘层232进行图案化和蚀刻。使用一种或多种导电层沉积技术将一个或多个导电层沉积到绝缘层232和蚀刻停止层208的经图案化和蚀刻的部分上，所述沉积技术例如是无电镀、电镀、溅镀、化学气相沉积(CVD)、金属有机物化学气相沉积(MOCVD)、原子层沉积(ALD)或电子器件制造领域的普通技术人员公知的任何其他导电层沉积技术。
源极区228通过导电过孔224、金属互连235和导电过孔227连接到金属互连226。漏极区229通过导电过孔225和金属互连236连接到存储器元件237，如图2所示。
可以用于金属层中的每一个的导电材料的示例包括但不限于：金属，例如铜、钨、钽、钛、铪、锆、铝、银、锡、铅；金属合金；金属碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽、碳化铝；其他导电材料；或其任意组合。
如图2所示，蚀刻停止层209沉积在绝缘层232上的金属层234上。蚀刻停止层209可以是上述蚀刻停止层中的任一种。在一个实施例中，蚀刻停止层209由蚀刻停止层202代表。绝缘层211沉积在蚀刻停止层209上。
在各实施例中，蚀刻停止层202、204、207、208和209中的每一个包括一个或多个绝缘层。在各实施例中，蚀刻停止层202、204、207、208和209中的每一个是例如氮化硅、氮氧化硅的氮化物层、例如氧化硅层、氧化铝、掺碳氧化硅的氧化物层、其他蚀刻停止层或其任意组合。在各实施例中，蚀刻停止层202、204、207、208和209中的每一个的厚度是从大约5nm到大约20nm。
在各实施例中，使用一种或多种沉积技术来沉积蚀刻停止层202、204、207、208和209中的每一个，所述沉积技术例如但不限于均厚沉积、例如等离子体增强化学气相沉积(“PECVD”)的化学气相沉积(“CVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机物化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)或电子器件制造领域的普通技术人员公知的其他沉积技术。
在各实施例中，绝缘层203、205、231、232和211中的每一个包括一个或多个绝缘层。在各实施例中，绝缘层203、205、231、232和211中的每一个是层间电介质(ILD)层。在各实施例中，绝缘层203、205、231、232和211中的每一个是氧化物层，例如氧化硅层、氧化铝、掺碳氧化硅或其他电绝缘层。在替代的实施例中，绝缘层203、205、231、232和211中的每一个包括有机材料、无机材料或这两者。在各实施例中，绝缘层203、205、231、232和211中的每一个的厚度是由设计确定的。在一个实施例中，绝缘层203、205、231、232和211中的每一个被沉积到从大约50纳米(nm)到大约200nm的厚度。
在各实施例中，使用一种或多种沉积技术来沉积绝缘层203、205、231、232和211中的每一个，所述沉积技术例如但不限于均厚沉积、例如等离子体增强化学气相沉积(“PECVD”)的化学气相沉积(“CVD”)、物理气相沉积(“PVD”)、分子束外延(“MBE”)、金属有机物化学气相沉积(“MOCVD”)、原子层沉积(“ALD”)或电子器件制造领域的普通技术人员公知的其他沉积技术。
图3示出了根据另一个实施例的可叠置存储器单元的侧视图300。如图3所示，金属层331包括在衬底301上的蚀刻停止层302上的绝缘层303上形成的金属互连304。在一个实施例中，金属互连304代表金属互连241。在一个实施例中，金属层331代表金属层213。衬底301代表衬底201。蚀刻停止层302代表蚀刻停止层202。绝缘层303代表绝缘层203。如图3所示，存储器单元321包括叠置于薄膜晶体管332上方的金属层之间的存储器元件334。在一个实施例中，存储器单元321是比特单元。在不同金属层之间具有晶体管和存储器元件减小了存储器单元的尺寸。在至少一些实施例中，存储器单元321的面积与静态随机存取存储器(SRAM)比特单元的面积相当。在一个实施例中，薄膜晶体管332是n型晶体管。在另一个实施例中，薄膜晶体管332是p型晶体管。在一个实施例中，存储器元件334是薄膜存储器元件。
如图3所示，薄膜晶体管332包括栅极电极306上的栅极电介质层307上的薄膜晶体管层335。源极区309和漏极区308形成在薄膜晶体管层335上。栅极电极306通过导电过孔219连接到金属互连304。如图3所示，存储器元件334包括存储器元件层322上的存储器电极323。在一个实施例中，薄膜晶体管层335由薄膜晶体管层223代表。在一个实施例中，存储器元件层322由存储器元件层215代表。在一个实施例中，存储器元件层322包括与存储器元件层215的材料类似的材料。在一个实施例中，存储器元件层322包括多个层，例如，钽层(例如，氮化钽、钽)、钛层(例如，氮化钛、钛)、氧化物层或其任意组合。在一个实施例中，存储器电极323由存储器电极216代表。在一个实施例中，栅极电介质层307由栅极电介质层222代表。在一个实施例中，栅极电极306由栅极电极221代表。
如图3所示，金属层336包括在绝缘层303上的蚀刻停止层303上的绝缘层337上形成的栅极电极306、导电过孔305、金属互连313和金属互连338。绝缘层337可以是上述绝缘层中的任一种。在一个实施例中，绝缘层337由绝缘层203代表。蚀刻停止层303可以是上述蚀刻停止层中的任一种。在一个实施例中，蚀刻停止层303由蚀刻停止层202代表。在一个实施例中，金属互连313是地线、其他导电线或其他金属互连。在一个实施例中，金属互连338是导电线或其他金属互连。在各实施例中，金属层336包括形成在绝缘层331上的一个或多个导电特征，例如，焊盘、导电线、沟槽、互连、过孔、其他导电元件、或其任意组合。
如图3所示，薄膜晶体管332在金属层336的一部分上，并且存储器元件334在薄膜晶体管上方的金属层339上。绝缘层340形成在金属层336上的蚀刻停止层315上。绝缘层340可以是上述绝缘层中的任一种。在一个实施例中，绝缘层340由绝缘层203代表。蚀刻停止层315可以是上述蚀刻停止层中的任一种。在一个实施例中，蚀刻停止层315由蚀刻停止层202代表。金属层339包括耦合到导电线316(其耦合到导电过孔311)的导电过孔314，以及耦合到形成在绝缘层340上的导电线341的导电过孔312。在各实施例中，金属层339包括位于绝缘层340的部分上的一个或多个导电特征，例如，焊盘、导电线、沟槽、互连、过孔、其他导电元件、或其任意组合。源极区309通过导电过孔314、导电线316和导电过孔311连接到金属互连313。漏极区308通过导电过孔312和导电线341连接到存储器元件334，如图3所示。
绝缘层342沉积在金属层339上的蚀刻停止层317上。
绝缘层342可以是上述绝缘层中的任一种。在一个实施例中，绝缘层342由绝缘层203代表。蚀刻停止层317可以是上述蚀刻停止层中的任一种。在一个实施例中，蚀刻停止层317由蚀刻停止层202代表。存储器元件334形成在绝缘层342上。
在一个实施例中，形成存储器元件334包括：图案化并蚀刻绝缘层342的一部分以及图案化并蚀刻蚀刻停止层317的一部分以形成开口，以暴露金属互连341的一部分，在金属互连341的暴露部分上穿过开口沉积薄膜存储器元件层322，以及在薄膜存储器元件层322上沉积存储器电极323，如上所述。在一个实施例中，间隔部(未示出)沉积在薄膜存储器元件层322的相对侧壁上以及存储器电极323的相对侧壁上以保护存储器元件，如上所述。
包括金属互连319的金属层343形成在薄膜存储器元件层322和存储器电极323上。在一个实施例中，存储器元件层322的在绝缘层342和金属互连319之间的部分(例如部分318和部分344)充当蚀刻停止层。在一个实施例中，金属互连319是位线、其他导电线或其他金属互连。绝缘层345沉积在金属互连319上，如图3所示。绝缘层345可以是上述绝缘层中的任一种。
图4是根据一个实施例的片上系统(SoC)411的侧视图400。SoC包括形成在衬底401上的存储器块412和逻辑块422。绝缘沟槽416形成在存储器块412和逻辑块422之间，如图4所示。衬底401可以是上述衬底中的任一种。在一个实施例中，衬底401代表衬底201。存储器块412包括存储器单元的叠置体，例如在衬底401之上的存储器单元413之上的存储器单元414之上的存储器单元415。在一个实施例中，存储器块412是3D非易失性存储器(NVM)的一部分。在一个实施例中，逻辑块412包括逻辑元件、处理器或包括形成在衬底401上的一个或多个n型和p型晶体管的任何其他集成电路。
如图4所示，多个金属层和绝缘层形成在衬底401上。金属层中的每一个位于对应的绝缘层之间，以使叠置体包括衬底401上的金属层402上的绝缘层413上的金属层403上的绝缘层425上的金属层404上的绝缘层424上的金属层405上的绝缘层423上的金属层406上的绝缘层422上的金属层407上的绝缘层421上的金属层408上的绝缘层420上的金属层409上的绝缘层410。在一个实施例中，金属层402、403、404、405、406、407、408和409中的每一个代表上述金属层之一。在一个实施例中，绝缘层410、420、421、422、423、424和425中的每一个代表上述绝缘层之一。在一个实施例中，绝缘层410、420、421、422、423、424和425中的每一个包括蚀刻停止层，例如上述蚀刻停止层之一。
如图4所示，存储器单元415沉积在存储器单元414之上的金属层409和407之间。存储器单元414沉积在存储器单元413之上的金属层407和405之间。存储器单元413沉积在衬底401上的金属层402之上的金属层405和403之间。如上所述，存储器单元415、414和413中的每一个包括形成在衬底之上的金属层之上的薄膜晶体管和耦合到薄膜晶体管的薄膜存储器元件。在彼此之上叠置存储器单元有利地减小了衬底上存储器区域的尺寸。在一个实施例中，叠置的存储器块412是的一部分。在一个实施例中，存储器阵列块的存储器单元的所有薄膜晶体管都是n型晶体管。在更具体的实施例中，存储器阵列块的存储器单元的所有薄膜晶体管都是n型金属氧化物半导体(NMOS)晶体管。
图5是根据一个实施例的存储器单元的等效电路的示图500。等效电路包括具有连接到字线(WL)507的栅极电极、连接到地的源极和连接到电阻器元件504的漏极的晶体管506。电阻器元件的另一端连接到位线(BL)505。如上所述，电阻器元件504的电阻根据来自晶体管506的输入(例如，漏极电流、电压)而从导电状态变为非导电状态。如图5所示，电阻器元件包括电极503和501之间的电阻器层502。
图6是根据一个实施例的制造存储器单元的方法600的流程图。在操作601，如上所述，金属层沉积在衬底之上。在一个实施例中，金属层为Mx金属层，其中x是除零之外的任何整数。在操作602，如上所述，在金属层的一部分上沉积栅极电介质层。在操作603，如上所述，在栅极电介质层上沉积薄膜晶体管层。在一个实施例中，如上所述，在第一金属层的一部分上沉积存储器元件层。在操作604，在薄膜晶体管层的一部分上沉积下一个金属层。在一个实施例中，下一个金属层为Mx+1金属层，其中x是除零之外的任何整数。在一个实施例中，下一个金属层在存储器元件层之上，以使薄膜晶体管和存储器元件在Mx和Mx+1金属层之间，如上文结合图2所述。
图7是根据另一个实施例的制造存储器单元的方法700的流程图。在操作701，如上所述，在衬底之上沉积金属层。在一个实施例中，金属层为Mx金属层，其中x是除零之外的任何整数。在操作702，如上所述，在金属层上沉积栅极电介质层。在操作703，如上所述，在栅极电介质层上沉积薄膜晶体管层。在操作704，如上所述，在薄膜晶体管层的一部分上沉积下一个金属层。在一个实施例中，下一个金属层为Mx+1金属层，其中x是除零之外的任何整数。在操作705，在下一个金属层之上沉积存储器元件层。在一个实施例中，在Mx+1金属层上沉积存储器元件层。在另一个实施例中，在下一个存储器层上方的My金属层上沉积存储器元件层，其中y是除x和零之外的任何整数。在操作706，在存储器元件层之上沉积另一个My+1金属层。在一个实施例中，薄膜晶体管在Mx和Mx+1金属层之间，并且存储器元件在My和My+1金属层之间，如上文结合图3所述。
图8示出了包括本发明的一个或多个实施例的内插器800。内插器800是用于将第一衬底802桥接到第二衬底804的中间衬底。第一衬底802可以是例如集成电路管芯。第二衬底804可以是例如包括本文所述的一个或多个实施例的存储器模块、计算机母板或另一集成电路管芯。通常，内插器800的目的是将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，内插器800可以将集成电路管芯耦合到球栅阵列(BGA)806，球栅阵列806随后可以耦合到第二衬底804。在一些实施例中，第一和第二衬底802/804附接到内插器800的相对侧。在其他实施例中，第一和第二衬底802/804附接到内插器800的同一侧。在其他实施例中，利用内插器800来互连三个或更多衬底。
内插器800可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料、或诸如聚酸亚胺的聚合物材料形成。在其他实施方式中，内插器可以由交替的刚性或柔性材料形成，其可以包括与上文描述的用于半导体衬底中的材料相同的材料，例如硅、锗和其他III-V族和IV族材料。
内插器可以包括金属互连808和过孔810，包括但不限于穿硅过孔(TSV)812。内插器800还可以包括嵌入式器件814，包括无源和有源器件。这种器件包括但不限于如本文所述的基于可叠置薄膜的存储器器件、电容器、解耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器和静电放电(ESD)器件。还可以在内插器800上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和可叠置薄膜存储器器件。根据本发明的实施例，本文公开的设备或工艺可以用于制造内插器800。
图9示出了根据本发明一个实施例的计算装置900。计算装置900可以包括若干部件。在一个实施例中，这些部件附接到一个或多个母板。在替代的实施例中，这些部件被制造到单个片上系统(SoC)管芯上而不是母板上。计算装置900中的部件包括但不限于集成电路管芯902和至少一个通信芯片908。在一些实施方式中，通信芯片908被制造为集成电路902的一部分。集成电路管芯902可以包括诸如中央处理单元(CPU)的处理器904、常常被用作高速缓存存储器的管芯上存储器906，存储器906可以由诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STTM-RAM)的技术来提供。
计算装置900可以包括可以或可以不物理和电耦合到母板或制造于SoC管芯内的其他部件。这些其他部件包括但不限于易失性存储器910(例如，DRAM)、非易失性存储器912(例如，ROM或闪速存储器)、图形处理单元914(GPU)、数字信号处理器916(DSP)、密码处理器942(在硬件内执行加密算法的专用处理器)、芯片组920、天线922、显示器或触摸屏显示器924、触摸屏显示器控制器926、电池928或其他电源、全球定位系统(GPS)装置944、功率放大器(PA)、罗盘、运动协处理器或传感器932(其可以包括加速度计、陀螺仪和罗盘)、扬声器934、相机936、用户输入装置938(例如键盘、鼠标、触笔和触控板)、以及大容量存储装置940(例如硬盘驱动器、光盘(CD)、数字多用盘(DVD)等)。
通信芯片908能够实现用于向和从计算装置900传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语不暗示相关联的装置不包含任何线路，尽管在一些实施例中它们可能不包含。通信芯片908可以实施若干无线标准或协议中的任何标准或协议，包括但不限于，Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、EDCT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高版本的任何其他无线协议。计算装置900可以包括多个通信芯片908。例如，第一通信芯片908可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片908可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等较长距离无线通信。
术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。一个或多个部件，例如集成电路管芯902、管芯上存储器906、易失性存储器910、非易失性存储器912、通信芯片908、GPU 914、密码处理器942、DSP 916、芯片组920和其他部件，可以包括根据本发明的实施例形成的一个或多个可叠置薄膜存储器器件。在其他实施例中，计算装置1400内容纳的另一个部件可以包含根据本发明的实施例形成的一个或多个可叠置薄膜存储器器件。
在各实施例中，计算装置1400可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、手机、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其他实施方式中，计算装置1400可以是处理数据的任何其他电子装置。
本发明所例示的实施方式的以上描述，包括摘要中描述的内容，并非旨在是穷尽的或将本发明限制于所公开的精确形式。尽管出于例示性目的在本文中描述了本发明的具体实施方式和示例，但相关领域的技术人员将认识到，在本发明的范围内，各种等价修改都是可能的。
考虑到以上具体实施方式，可以对本发明做出这些修改。以下权利要求中使用的术语不应被解释成将本发明限制于在说明书和权利要求中所公开的具体实施方式。相反，本发明的范围要完全由以下权利要求确定，要根据权利要求解释的所建立的原则来解释权利要求。
以下示例涉及其他实施例：
在一个实施例中，一种存储器包括：在衬底之上的第一金属层之上的薄膜晶体管；以及耦合到薄膜晶体管的存储器元件。
在一个实施例中，一种存储器包括：在衬底之上的第一金属层之上的薄膜晶体管；以及耦合到薄膜晶体管的存储器元件，其中存储器元件为薄膜存储器元件。
在一个实施例中，一种存储器包括：在衬底之上的第一金属层之上的薄膜晶体管；以及耦合到薄膜晶体管的存储器元件，其中薄膜晶体管包括非晶氧化物半导体(AOS)膜、多晶硅膜、非晶硅膜、多晶III-V半导体膜、多晶锗、非晶锗、有机物膜、过渡金属硫族化物(TMD)膜或其任意组合。
在一个实施例中，一种存储器包括：在衬底之上的第一金属层之上的薄膜晶体管；以及耦合到薄膜晶体管的存储器元件，其中存储器元件在第一金属层的一部分上。
在一个实施例中，一种存储器：在衬底之上的第一金属层之上的薄膜晶体管；以及耦合到薄膜晶体管的存储器元件，其中存储器元件在薄膜晶体管之上的第二金属层上。
在一个实施例中，一种存储器包括：在衬底之上的第一金属层之上的薄膜晶体管；以及耦合到薄膜晶体管的存储器元件，其中存储器元件和薄膜晶体管中的每一个包括氧化物膜。
在一个实施例中，一种存储器包括：在衬底之上的第一金属层之上的薄膜晶体管；以及耦合到薄膜晶体管的存储器元件，其中衬底为柔性衬底。
在一个实施例中，一种存储器块包括：第一存储器单元，其包括衬底之上的第一金属层之上的第一薄膜晶体管；以及第一存储器单元之上的第二存储器单元。
在一个实施例中，一种存储器块包括：第一存储器单元，其包括衬底之上的第一金属层之上的第一薄膜晶体管；以及第一存储器单元之上的第二存储器单元，其中第一存储器单元包括耦合到第一薄膜晶体管的第一薄膜存储器元件。
在一个实施例中，一种存储器块包括：第一存储器单元，其包括衬底之上的第一金属层之上的第一薄膜晶体管；以及第一存储器单元之上的第二存储器单元，其中第二存储器单元包括第二金属层之上的第二薄膜晶体管。
在一个实施例中，一种存储器块包括：第一存储器单元，其包括衬底之上的第一金属层之上的第一薄膜晶体管；以及第一存储器单元之上的第二存储器单元，其中第一薄膜晶体管包括氧化物膜。
在一个实施例中，一种存储器块包括：第一存储器单元，其包括衬底之上的第一金属层之上的第一薄膜晶体管；以及第一存储器单元之上的第二存储器单元，其中第一薄膜晶体管层包括非晶氧化物半导体(AOS)膜、多晶硅膜、非晶硅膜、多晶III-V半导体膜、多晶锗、非晶锗、有机物膜、过渡金属硫族化物(TMD)膜或其任意组合。
在一个实施例中，一种存储器块包括：第一存储器单元，其包括衬底之上的第一金属层之上的第一薄膜晶体管；以及第一存储器单元之上的第二存储器单元，其中衬底为柔性衬底。
在一个实施例中，一种系统包括：存储器块，其包括衬底之上的第一金属层之上的第一薄膜晶体管；以及耦合到存储器块的逻辑块。
在一个实施例中，一种系统包括：存储器块，其包括衬底之上的第一金属层之上的第一薄膜晶体管；以及耦合到存储器块的逻辑块，其中存储器块包括耦合到第一薄膜晶体管的第一薄膜存储器元件。
在一个实施例中，一种系统包括：存储器块，其包括衬底之上的第一金属层之上的第一薄膜晶体管；以及耦合到存储器块的逻辑块，其中存储器块包括第二金属线之上的第二薄膜晶体管。
在一个实施例中，一种系统包括：存储器块，其包括衬底之上的第一金属层之上的第一薄膜晶体管；以及耦合到存储器块的逻辑块，其中第一薄膜晶体管层包括非晶氧化物半导体(AOS)膜、多晶硅膜、非晶硅膜、多晶III-V半导体膜、多晶锗、非晶锗、有机物膜、过渡金属硫族化物(TMD)膜或其任意组合。
在一个实施例中，一种系统包括：存储器块，其包括衬底之上的第一金属层之上的第一薄膜晶体管；以及耦合到存储器块的逻辑块，其中第一薄膜晶体管包括氧化物膜。
在一个实施例中，一种系统包括：存储器块，其包括衬底之上的第一金属层之上的第一薄膜晶体管；以及耦合到存储器块的逻辑块，其中衬底为柔性衬底。
在一个实施例中，一种系统包括：存储器块，其包括衬底之上的第一金属层之上的第一薄膜晶体管；以及耦合到存储器块的逻辑块，其中逻辑块包括衬底上的一个或多个晶体管。
在一个实施例中，一种制造存储器的方法包括：在衬底之上的第一金属层的第一部分之上沉积薄膜晶体管层；以及沉积耦合到薄膜晶体管层的存储器元件层。
在一个实施例中，一种制造存储器的方法包括：在衬底之上的第一金属层的第一部分之上沉积薄膜晶体管层；以及沉积耦合到薄膜晶体管层的存储器元件层，其中薄膜晶体管层包括非晶氧化物半导体(AOS)膜、多晶硅膜、非晶硅膜、多晶III-V半导体膜、多晶锗、非晶锗、有机物膜、过渡金属硫族化物(TMD)膜或其任意组合。
在一个实施例中，一种制造存储器的方法包括：在衬底之上的第一金属层的第一部分之上沉积薄膜晶体管层；以及沉积耦合到薄膜晶体管层的存储器元件层，其中存储器元件层在第一金属层的第二部分上。
在一个实施例中，一种制造存储器的方法包括：在衬底之上的第一金属层的第一部分之上沉积薄膜晶体管层；以及沉积耦合到薄膜晶体管层的存储器元件层，其中存储器元件层和薄膜晶体管层中的每一个包括氧化物膜。
在一个实施例中，一种制造存储器的方法包括：在衬底之上的第一金属层的第一部分之上沉积薄膜晶体管层；以及沉积耦合到薄膜晶体管层的存储器元件层，其中衬底为柔性衬底。
在一个实施例中，一种制造存储器的方法包括：在衬底之上的第一金属层的第一部分上沉积栅极电介质层；在栅极电介质层上沉积薄膜晶体管层；沉积耦合到薄膜晶体管层的存储器元件层；以及在薄膜晶体管层的一部分上沉积第二金属层。
在一个实施例中，一种制造存储器的方法包括：在衬底之上的第一金属层的第一部分之上沉积薄膜晶体管层；沉积耦合到薄膜晶体管层的存储器元件层；以及在存储器元件层之上沉积第三金属层。
在一个实施例中，一种制造存储器的方法包括：在衬底之上的第一金属层的第一部分之上沉积薄膜晶体管层；沉积耦合到薄膜晶体管层的存储器元件层，其中存储器元件层在第一金属层之上的第二金属层上。
在一个实施例中，一种制造存储器的方法包括：在衬底之上的第一金属层的第一部分之上沉积薄膜晶体管层；沉积耦合到薄膜晶体管层的存储器元件层，其中存储器元件层和薄膜晶体管层是同时沉积的。
在一个实施例中，一种制造存储器的方法包括：在衬底之上的第一金属层的第一部分之上沉积薄膜晶体管层；沉积耦合到薄膜晶体管层的存储器元件层，其中存储器元件层的材料和薄膜晶体管层的材料是相同的。
在前面的说明书中，已参照本发明的特定示例性实施例描述了方法和设备。显而易见的是，可以对实施例做出各种修改而不脱离在以下权利要求中阐述的实施例的较宽泛的精神和范围。因此，说明书和附图应被视为例示性目的而非限制性目的。

Claims (20)

1.一种存储器，包括：
在衬底之上的第一金属层之上的薄膜晶体管；以及
耦合到所述薄膜晶体管的存储器元件。
2.根据权利要求1所述的存储器，其中，所述薄膜晶体管包括非晶氧化物半导体(AOS)膜、多晶硅膜、非晶硅膜、多晶III-V半导体膜、多晶锗、非晶锗、有机物膜、过渡金属硫族化物(TMD)膜、或其任意组合。
3.根据权利要求1所述的存储器，其中，所述存储器元件在所述第一金属层的一部分上。
4.根据权利要求1所述的存储器，其中，所述存储器元件在所述薄膜晶体管之上的第二金属层上。
5.根据权利要求1所述的存储器，其中，所述存储器元件和所述薄膜晶体管中的每一个包括氧化物膜。
6.根据权利要求1所述的存储器，其中，所述衬底是柔性衬底。
7.根据权利要求1所述的存储器，其中，所述存储器元件是薄膜存储器元件。
8.一种系统，包括：
第一存储器单元，包括
在衬底之上的第一金属层之上的第一薄膜晶体管；以及
在所述第一存储器单元之上的第二存储器单元。
9.根据权利要求8所述的系统，其中，所述第一存储器单元包括
耦合到所述第一薄膜晶体管的第一薄膜存储器元件。
10.根据权利要求8所述的系统，其中，所述第二存储器单元包括第二金属层之上的第二薄膜晶体管。
11.根据权利要求8所述的系统，其中，所述第一薄膜晶体管包括氧化物膜。
12.根据权利要求8所述的系统，其中，所述第一薄膜晶体管包括非晶氧化物半导体(AOS)膜、多晶硅膜、非晶硅膜、多晶III-V半导体膜、多晶锗、非晶锗、有机物膜、过渡金属硫族化物(TMD)膜、或其任意组合。
13.根据权利要求8所述的系统，其中，所述衬底是柔性衬底。
14.一种制造系统的方法，包括：
在衬底之上的第一金属层的第一部分之上沉积薄膜晶体管层；以及
沉积耦合到所述薄膜晶体管层的存储器元件层。
15.根据权利要求14所述的方法，其中，所述薄膜晶体管层包括非晶氧化物半导体(AOS)膜、多晶硅膜、非晶硅膜、多晶III-V半导体膜、多晶锗、非晶锗、有机物膜、过渡金属硫族化物(TMD)膜、或其任意组合。
16.根据权利要求14所述的方法，其中，所述存储器元件层在所述第一金属层的第二部分上。
17.根据权利要求14所述的方法，其中，所述存储器元件层和所述薄膜晶体管层中的每一个包括氧化物膜。
18.根据权利要求14所述的方法，其中，所述衬底是柔性衬底。
19.根据权利要求14所述的方法，还包括
在所述衬底之上的栅极电极层上沉积栅极电介质层，其中，所述薄膜晶体管层在所述栅极电介质层上；以及
在所述薄膜晶体管层的一部分上沉积第二金属层，其中，所述第二金属层在所述存储器元件层之上。
20.根据权利要求14所述的方法，还包括
在所述存储器元件层之上沉积第三金属层。
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