TW201717357A - 可堆疊薄膜記憶體 - Google Patents

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傑克 卡瓦萊羅斯
羅伯特 喬
尼洛依 穆可吉
瑞菲爾 羅伊斯
普瑞斯韓特 馬吉
凡 雷
拉維 皮拉瑞斯提
烏戴 沙
吉伯特 狄威
馬可 拉多撒福傑維克
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Abstract

一種薄膜電晶體沉積於基板上的金屬層的一部位上。記憶體元件耦接至薄膜電晶體以提供第一記憶體單元。第二記憶體單元在第一記憶體之上。邏輯塊至少耦接至第一記憶體單元。

Description

可堆疊薄膜記憶體
本說明書中描述的實施例有關於電子裝置製造，且尤有關於記憶體製造的領域。
嵌入式記憶體典型係指支援邏輯核心的整合式晶載記憶體(on-chip memory)。嵌入記憶體於處理器上增加匯流排寬度及運算速度。高性能嵌入式記憶體因為高速及寬匯流排寬度的能力而為資料處理系統中的關鍵組件，其消排除了晶片間通訊。
一般而言，記憶體陣列具有複數位元單元(bitcell)。位元單元係指積體電路內儲存有單一位元的一部分。典型1T-1R位元單元由連接到記憶體元件的電晶體所組成。電晶體提供對儲存一位元的記憶體元件的存取。典型上，電晶體連接到記憶體元件以將記憶體元件的狀態從一個值改變成用以儲存一位元的另一個值。傳統嵌入式記憶體技術為矽基技術(silicon-based technology)，其並非可堆疊式且因而為低密度。
圖1繪示傳統1T-1R記憶體陣列100的側視圖。電晶體陣列102沉積在矽晶圓101上。電晶體陣列102由複數個電晶體組成，諸如直接形成於矽晶圓101上的電晶體109與電晶體119。被介電層103、111及112分隔的金屬層104、105及106形成於電晶體陣列102上。金屬層104、105、106及108透過諸如顯示於圖1中的通孔113、114及115的通孔連接。記憶體元件陣列107是在金屬層106上。記憶體元件陣列107由諸如電阻器記憶體元件116及電阻器記憶體元件118的記憶體元件組成。金屬層108形成於記憶體元件陣列107上，如圖1所示。
傳統1T-1R記憶體陣列100由複數位元單元組成，諸如位元單元117及位元單元121。電晶體陣列102的每一電晶體連接到記憶體元件陣列107的對應的一個記憶體元件以形成位元單元。位元單元117由透過通孔113、114及115連接到電阻器記憶體元件116的電晶體109組成。位元單元121由透過通孔122、123及124連接到電阻器記憶體元件118的電晶體119組成。如圖1所示，傳統記憶體陣列的位元單元以並排方式形成。傳統記憶體陣列的位元單元為非可堆疊式。傳統記憶體陣列中的位元單元的密度受限於矽晶圓的尺寸。
100‧‧‧傳統1T-1R記憶體陣列
101‧‧‧矽晶圓
102‧‧‧電晶體陣列
103‧‧‧介電層
104‧‧‧金屬層
105‧‧‧金屬層
106‧‧‧金屬層
107‧‧‧記憶體元件陣列
108‧‧‧金屬層
109‧‧‧電晶體
111‧‧‧介電層
112‧‧‧介電層
113‧‧‧通孔
114‧‧‧通孔
115‧‧‧通孔
116‧‧‧電阻器記憶體元件
117‧‧‧位元單元
118‧‧‧電阻器記憶體元件
119‧‧‧電晶體
121‧‧‧位元單元
122‧‧‧通孔
123‧‧‧通孔
124‧‧‧通孔
200‧‧‧可堆疊記憶體單元的側視圖
201‧‧‧基板
202‧‧‧蝕刻停止層
203‧‧‧絕緣層
204‧‧‧蝕刻停止層
205‧‧‧絕緣層
206‧‧‧金屬層
207‧‧‧蝕刻停止層
208‧‧‧蝕刻停止層
209‧‧‧蝕刻停止層
211‧‧‧絕緣層
212‧‧‧記憶體單元
213‧‧‧金屬層
214‧‧‧金屬互連
215‧‧‧記憶體元件層
216‧‧‧記憶體電極
217‧‧‧空間件
218‧‧‧空間件
219‧‧‧導電通孔
221‧‧‧閘極電極
222‧‧‧閘極介電層
223‧‧‧薄膜電晶體層
224‧‧‧導電通孔
225‧‧‧導電通孔
226‧‧‧金屬互連
227‧‧‧導電通孔
228‧‧‧源極區
229‧‧‧汲極區
231‧‧‧絕緣層
232‧‧‧絕緣層
234‧‧‧金屬層
235‧‧‧金屬互連
236‧‧‧金屬互連
237‧‧‧記憶體元件
238‧‧‧薄膜電晶體
241‧‧‧金屬互連
300‧‧‧可堆疊記憶體單元的側視圖
301‧‧‧基板
302‧‧‧蝕刻停止層
303‧‧‧絕緣層
304‧‧‧金屬互連
305‧‧‧導電通孔
306‧‧‧閘極電極
307‧‧‧閘極介電層
308‧‧‧汲極區
309‧‧‧源極區
311‧‧‧導電通孔
312‧‧‧導電通孔
313‧‧‧金屬互連
314‧‧‧導電通孔
315‧‧‧蝕刻停止層
316‧‧‧導電線
317‧‧‧蝕刻停止層
318‧‧‧部位
319‧‧‧金屬互連
321‧‧‧記憶體單元
322‧‧‧記憶體元件層
323‧‧‧記憶體元件
331‧‧‧絕緣層
332‧‧‧薄膜電晶體
334‧‧‧記憶體元件
335‧‧‧薄膜電晶體層
336‧‧‧金屬互連
337‧‧‧絕緣層
338‧‧‧金屬互連
339‧‧‧金屬層
340‧‧‧絕緣層
341‧‧‧導電線
342‧‧‧絕緣層
344‧‧‧部位
345‧‧‧絕緣層
400‧‧‧系統單晶片的側視圖
401‧‧‧基板
402‧‧‧金屬層
403‧‧‧金屬層
404‧‧‧金屬層
405‧‧‧金屬層
406‧‧‧金屬層
407‧‧‧金屬層
408‧‧‧金屬層
409‧‧‧金屬層
410‧‧‧絕緣層
411‧‧‧系統單晶片(SoC)
412‧‧‧記憶體塊
413‧‧‧記憶體單元
414‧‧‧記憶體單元
415‧‧‧記憶體單元
416‧‧‧絕緣溝槽
420‧‧‧絕緣層
421‧‧‧絕緣層
422‧‧‧絕緣層/邏輯塊
423‧‧‧絕緣層
424‧‧‧絕緣層
425‧‧‧絕緣層
500‧‧‧記憶體的等效電路的圖
501‧‧‧電極
502‧‧‧電阻器層
503‧‧‧電極
504‧‧‧電阻器元件
505‧‧‧位元線(BL)
506‧‧‧電阻器
507‧‧‧字線(WL)
600‧‧‧記憶體單元的製造方法
601,602,603,604‧‧‧操作
700‧‧‧記憶體單元的製造方法
701,702,703,704,705,706‧‧‧操作
800‧‧‧中介層
802‧‧‧第一基板
804‧‧‧第二基板
806‧‧‧球格陣列(BGA)
808‧‧‧金屬互連
810‧‧‧通孔
812‧‧‧通過矽通孔
814‧‧‧嵌入裝置
900‧‧‧運算裝置
902‧‧‧積體電路晶粒
904‧‧‧CPU
906‧‧‧晶粒上記憶體
908‧‧‧通訊晶片
910‧‧‧揮發性記憶體
912‧‧‧非揮發性記憶體
914‧‧‧圖形處理器(GPU)
916‧‧‧數位訊號處理器
920‧‧‧晶片組
924‧‧‧顯示器或觸控螢幕
926‧‧‧觸控螢幕控制器
928‧‧‧電池
932‧‧‧動態共處理器或感測器
934‧‧‧揚聲器
936‧‧‧相機
938‧‧‧使用者輸入裝置
940‧‧‧大容量儲存裝置
942‧‧‧密碼處理器
1400‧‧‧運算裝置
本發明的實施例可藉由參照以下之用以說明 本發明實施例的說明及附圖可獲致較佳的瞭解。在圖式中：圖1說明傳統1T-1R記憶體陣列的側視圖。
圖2顯示根據一實施例之可堆疊記憶體單元的側視圖。
圖3顯示根據另一實施例之可堆疊記憶體單元的側視圖。
圖4是根據一實施例之系統單晶片(SoC)的側視圖。
圖5是根據一實施例之記憶體單元的等效電路的圖。
圖6是根據一實施例之記憶體單元的製造方法的流程圖。
圖7是根據另一實施例之記憶體單元的製造方法的流程圖。
圖8繪示包括一或多個本發明實施例的中介層。
圖9繪示根據本發明一實施例之運算裝置。
【發明內容及實施方式】
本文說明用以提供可堆疊薄膜為基礎的記憶體的方法及裝置。在一實施例中，記憶體包含以薄膜為基礎的電晶體，該電晶體在基板之上的金屬層之上。電阻器耦合到該薄膜電晶體。於本文所描述的可堆疊記憶體架構 增加積體電路之每單位面積的記憶體單元的密度。在至少一些實施例中，可堆疊記憶體架構使用可撓性基板。
於本文所描述的實施例中有利地使用以薄膜為基礎的電晶體於位元單元中，以提供可堆疊記憶體。位元單元中以薄膜為基礎的電晶體由於堆疊能力，有利地能使用可撓性基底、提高記憶體陣列效率、以及增加記憶體單元密度。
在以下說明中，將使用所屬技術領域中具有通常知識者共同採用的名詞來描述說明性實施的各種態樣，以對其他所屬技術領域中具有通常知識者傳達其工作的實質內容。然而，對熟於此技藝者將是明顯的是，本發明可僅以某些所述態樣來實施。為了說明的目的，陳述特定數字、材料及配置以便提供說明性實施的透徹瞭解。然而，對熟於此技藝者將是明顯的是，可以不利用特定細節來實施本發明。在其他例子中，省略或簡化周知的特徵以便不阻礙說明性實施。
各種操作將作為多個離散操作依次、依最有助於瞭解本發明的方式加以說明，然而，說明的順序不應構成暗示此等操作必然為順序依賴。精確而言，此等操作不需依呈現的順序加以實施。
雖然特定示例予以描述並顯示於所附圖式中，應要了解的是，此等實施例僅例示而非限制，且實施例並不侷限於所顯示及描述的特定架構與配置，因為熟於此技藝者可思及修改。
說明書通篇提及「一實施例」、「另一實施例」或「實施例」意指與實施例有關的特定特徵、結構或特色包括於至少一實施例中。因此，說明書通篇不同處出現諸如「一實施例」及「實施例」的名詞未必全指同一個實施例。此外，特定特徵、結構或特色可以任何適合方式結合入一或多個實施例中。
再者，創新的態樣不在於單一揭露的實施例的全部特徵。因此，詳細說明之後的申請專利範圍於此明確地併進此詳細說明，每一請求項獨立代表一不同的實施例。雖然例示實施例於此予以描述，熟於此技藝者會體認到此等例示實施例可以此處所描述的修改及變化加以實施。說明因而要被視為說明性而非限制性。
圖2顯示根據一實施例之可堆疊記憶體單元的側視圖200。如圖2所示，金屬層213包含形成於絕緣層203上的金屬互連241，絕緣層203在基板201上的蝕刻停止層202上。在一實施例中，金屬互連241為字線。在各種實施例中，金屬層213包含一或多個導電特徵(例如墊、導電線、溝槽、互連、通孔)、其他導電特徵及介電質特徵。
在一實施例中，基板201為可撓性基板。在各種實施例中，基板201為聚合物為基的基板、玻璃或任何其他可彎曲基板，包括2D材料(例如石墨烯及MoS2)、有機材料(例如五環素)、透明氧化物(例如氧化銦鎵鋅(IGZO))、多晶III-V族材料、多晶鍺、多 晶矽、非晶III-V族材料、非晶鍺、非晶矽、或其組合。典型上，非晶III-V族材料的沉積溫度低於多晶III-V族材料的沉積溫度。在一實施例中，基板201(例如矽晶圓)包括記憶體陣列週邊裝置(例如輸入/輸出裝置)。配置記憶體陣列週邊裝置於記憶體陣列之下有利地提升記憶體陣列效率同時減少記憶體陣列面積消耗。
在各種實施中，基板201可為例如有機物、陶瓷、玻璃或半導體基板。在一實施例中，基板201包含半導體材料(例如矽(Si))。在一實施例中，基板201為單晶矽基板。在另一實施例中，基板為多晶矽基板。在另一實施例中，基板201為非晶矽基板。在替代實施例中，基板201包括矽、鍺(Ge)、矽鍺(SiGe)、III-V族材料(例如砷化鎵(GaAs))、或其組合。在一實施例中，基板201包括用於積體電路的金屬化互連層。在至少某些實施例中，基板201包括電子裝置，例如被電絕緣層(例如層間介電層、溝槽絕緣層或任何其他熟於電子裝置製造之人士所周知的絕緣層)分隔的電晶體、記憶體、電容器、電阻器、光電裝置、開關、任何其他主動及被動電子裝置。在至少某些實施例中，基板201包括經配置用以連接諸金屬化層的金屬互連及通孔。在一實施例中，基板201為絕緣體上半導體(SOI)基板，包括塊狀下基板、中間絕緣層、及頂單晶層。頂單晶層可包含任何上列的材料，例如矽。
在一實施例中，半導體基板可為使用塊狀矽 (bulk silicon)或絕緣體上矽次結構所形成的結晶基板。在其他實施例中，半導體基板可使用可以是或不是與矽組合的替代材料來形成，其包括但不侷限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化鎵銦、銻化鎵、或其他III-V族或IV族材料的組合。雖然此處描述可形成基板的一些材料的例子，任何可作為被動及主動電子裝置(例如電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電裝置、或任何其他電子裝置)建構基礎的材料落於本發明實施例的精神與範疇以內。
在一實施例中，基板201的厚度為從約0.5微米(μm)至約1000μm。在更特定實施例中，基板201的厚度為約700μm。
在一實施例中，蝕刻停止層202包含一或多個絕緣層。在一實施例中，蝕刻停止層202包含一或多個氮化物層，例如氮化矽、氮氧化矽、其他氮化物層、或任何其組合。在另一實施例中，蝕刻停止層202包含一或多個氧化物層，例如氧化矽層、氧化鋁層、碳摻雜氧化矽、其他蝕刻停止層、或任何其組合。在一實施例中，蝕刻停止層202的厚度為從約2nm至約20nm。
在一實施例中，使用一或多個蝕刻停止層沉積技術來沉積蝕刻停止層202，蝕刻停止層沉積技術諸如但不侷限於毯覆式沉積法、例如電漿輔助化學氣相沉積法(PECVD)的化學氣相沉積法(CVD)、物理氣相沉積法 (PVD)、分子束磊晶法(MBE)、有機金屬化學氣相沉積法(MOCVD)、原子層沉積法(ALD)、或其他熟於電子裝置製造技藝之人士所周知的沉積技術。
在一實施例中，絕緣層203包含一或多個電絕緣層。在一實施例中，絕緣層203為層間介電(ILD)層。在一實施例中，絕緣層203包合一或多個氧化物層(例如氧化矽層、摻雜多孔氧化矽、氧化鋁、碳摻雜氧化矽)、其他電絕緣材料。在一替代實施例中，絕緣層203包含有機材料、無機材料、或二者。在一實施例中，絕緣層203的厚度取決於積體電路設計。在一實施例中，絕緣層203被沉積從約50奈米(nm)至約200nm的厚度。
在一實施例中，使用一或多個絕緣層沉積技術來沉積絕緣層203，絕緣層沉積技術諸如但不侷限於毯覆式沉積法、例如電漿輔助化學氣相沉積法(PECVD)的化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、分子束磊晶法(MBE)、有機金屬化學氣相沉積法(MOCVD)、原子層沉積法(ALD)、或其他熟於電子裝置製造技藝之人士所周知的沉積技術。
一般而言，底層蝕刻停止層(例如蝕刻停止層202)的材料具有有別於要被蝕刻之絕緣層(例如絕緣層203)的材料的蝕刻特性。在一實施例中，蝕刻停止層配置於被蝕刻的絕緣層的下面以停止蝕刻步驟。一般而言，在相同蝕刻條件下，例如絕緣層203的被蝕刻絕緣層的蝕刻速率實質上高於諸如蝕刻停止層202的蝕刻停止層 的蝕刻速率。在一實施例中，蝕刻停止層202為氮化物層(例如氮化矽層)且絕緣層203為氧化物層(例如氧化矽層)。
在一實施例中，在製造具有電子裝置(例如電晶體、電容器、電阻器、記憶體陣列週邊裝置、其他電子裝置)之基板201之後，金屬層213被沉積做為後端製程(back end of line，BEOL)的一部分。
在一實施例中，絕緣層203被圖案化及蝕刻以形成一或多個介電質特徵，例如溝槽、開口或二者。金屬層213的導電特徵藉由沉積一或多個導電層於絕緣層203中的一或多個介電質特徵上而形成，如熟於電子裝置製造之技藝人士所周知者。
可用於每一導電特徵的導電材料的例子包括但不侷限於金屬(例如銅、鎢、鉭、鈦、鉿、鋯、鋁、銀、鍚、鉛、金屬合金)、金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁)、其他導電材料、或任何其組合。
在一實施例中，使用一或多個熟於電子裝置製造之技藝人士所周知的絕緣層圖案化及蝕刻技術來圖案化及蝕刻絕緣層203。使用一或多個導電層沉積技術將該一或多個導電層沉積於絕緣層203中的介電質特徵上，例如無電電鍍、電鍍、濺鍍、化學氣相沉積法(CVD)、有機金屬化學氣相沉積法(MOCVD)、原子層沉積法(ALD)、或熟於電子裝置製造之技藝人士所周知的任何 其他導電層沉積技術。
如圖2所示，包含耦合到記憶體元件237之薄膜電晶體238的記憶體單元212是金屬層213之上的金屬層206的一部位。在一實施例中，記憶體單元212為位元單元。在一實施例中，薄膜電晶體238為n型電晶體。在另一實施例中，薄膜電晶體238為p型電晶體。在一實施例中，記憶體元件237為薄膜記憶體元件。
如圖2所示，薄膜電晶體238包含在閘極介電層222上薄膜電晶體層223，閘極介電層222在閘極電極221上。源極區228及汲極區229形成於薄膜電晶體層223上。閘極電極221透過導電通孔219連接到金屬互連241。如圖2所示，記憶體元件237包含在記憶體元件層215上的記憶體電極216。在一實施例中，薄膜電晶體層223與記憶體元件層215的每一者為非晶氧化物半導體(AOS)膜、多晶矽膜、非晶矽膜、多晶III-V族半導體膜、多晶鍺、非晶鍺、有機膜、過渡金屬二硫屬化合物(TMD)膜、或任何其組合。在一實施例中，記憶體元件層215與薄膜電晶體層223的每一者為氧化物膜，例如二元氧化物(binary oxide)(例如氧化釕、氧化鈦、氧化鉭)、三元氧化物(ternary oxide)(例如InZnGaO)。在一實施例中，記憶體元件層的材料與薄膜電晶體的材料相同。在一實施例中，記憶體層與薄膜電晶體層為在同時被沉積的相同的材料。在一更特定的實施例中，記憶體元件層與薄膜電晶體層的每一者的材料，例如氧化物膜，是 相同的。
在一實施例中，薄膜電晶體層223的厚度小於約100奈米(nm)。在一實施例中，薄膜電晶體層223的厚度為從約2nm至約100nm。在一更特定的實施例中，薄膜電晶體層223的厚度為從約10nm至約50nm。
在一實施例中，閘極介電層222為高介電常數(high-k)介電層。在一實施例中，閘極介電層222為氧化物層，例如氧化矽、氧化鋯(ZrO2)、氧化鉿(HfO2)、氧化鑭(La2O4)、或熟於電子裝置製造之技藝人士所周知的其他氧化物層。在一實施例中，閘極介電層222的厚度為從約2nm至約20nm。
在一實施例中，閘極電極221為金屬閘極電極。在一實施例中，閘極電極221包含一或多個金屬，例如鎢、鉭、鈦、鉿、鋯、鋁、銀、鍚、鉛、銅、金屬合金)、金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁)、其他導電材料、或任何其組合。
如圖2所示，金屬層206包含形成於絕緣層205上的閘極電極221、導電通孔219、金屬互連226及金屬互連214，絕緣層205在絕緣層203上之蝕刻停止層204上。絕緣層205可為上述的任何絕緣層。在一實施例中，絕緣層205由絕緣層203代表。蝕刻停止層204可為上述的任何蝕刻停止層。在一實施例中，蝕刻停止層204可由蝕刻停止層202代表。
在一實施例中，金屬互連226為接地線、或 其他導電線，且金屬互連214為位元線、其他導電線、或其他金屬互連。在各種實施例中，金屬層206包含一或多個導電特徵，例如形成於絕緣層205上之墊、導電線、溝槽、互連、通孔)、其他導電特徵、或任何其組合。如圖2所示，薄膜電晶體238在金屬層206的部位242上且記憶體元件237在金屬層206的部位243上。
在一實施例中，絕緣層205被圖案化及蝕刻以形成一或多個介電質特徵，例如溝槽、開口或二者。沉積一或多個導電層於溝槽上以形成金屬互連226及214，如熟於電子裝置製造之技藝人士所周知者。在一實施例中，蝕刻絕緣層205的一部位和蝕刻停止層204的一部位以形成向下到金屬互連241的開口。一或多個導電層沉積於該開口上以形成導電通孔219，如熟於電子裝置製造之技藝人士所周知者。
可用於金屬層206之每一導電特徵的導電材料的例子包括但不侷限於金屬(例如銅、鎢、鉭、鈦、鉿、鋯、鋁、銀、鍚、鉛、金屬合金)、金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁)、其他導電材料、或任何其組合。
在一實施例中，使用一或多個熟於電子裝置製造之技藝人士所周知的絕緣層圖案化及蝕刻技術來圖案化及蝕刻絕緣層205。使用一或多個導電層沉積技術將該一或多個導電層沉積於絕緣層205中的介電質特徵上，導電層沉積技術例如無電電鍍、電鍍、濺鍍、化學氣相沉積 法(CVD)、有機金屬化學氣相沉積法(MOCVD)、原子層沉積法(ALD)、或熟於電子裝置製造之技藝人士所周知的任何其他導電層沉積技術。
在一實施例中，使用其中一個導電層沉積技術將閘極電極221沉積於在導電通孔219上的絕緣層205中的溝槽中，例如無電電鍍、電鍍、濺鍍、化學氣相沉積法(CVD)、有機金屬化學氣相沉積法(MOCVD)、原子層沉積法(ALD)、或熟於電子裝置製造之技藝人士所周知的任何其他導電層沉積技術。
在一實施例中，使用其中一個閘極介電層沉積技術沉積閘極介電層222，閘極介電層沉積技術諸如但不侷限於例如電漿輔助化學氣相沉積法(PECVD)的化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、分子束磊晶法(MBE)、有機金屬化學氣相沉積法(MOCVD)、原子層沉積法(ALD)、或其他熟於電子裝置製造技藝之人士所周知的沉積技術。
在一實施例中，使用其中一個薄膜沉積技術來沉積薄膜電晶體層223，薄膜沉積技術諸如但不侷限於濺鍍、例如電漿輔助化學氣相沉積法(PECVD)的化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、分子束磊晶法(MBE)、有機金屬化學氣相沉積法(MOCVD)、原子層沉積法(ALD)、或其他熟於電子裝置製造技藝之人士所周知的沉積技術。
使用其中一個薄膜電晶體源極及汲極區形成 技術形成源極區228及汲極區229，例如，藉由使用濺鍍技術或其他熟於電子裝置製造技藝之人士所周知的沉積技術來沉積金屬以形成接觸電阻低於電晶體通道之接觸電阻的接觸。
在一實施例中，記憶體元件層215是一電阻切換層，其具有當施加一電場時從一狀態(例如導電狀態、或非導電狀態)改變成另一狀態(非導電、或導電狀態)的電阻。在另一實施例中，記憶體元件層215是一相位改變記憶體層，其具有當施加一電流時從一狀態(例如結晶狀態)改變成另一狀態(例如非晶狀態)的相位改變。在另一實施例中，記憶體元件層215是一磁性記憶體層，其具有當施加一電場時從一磁性狀態改變成另一磁性狀態的磁性狀態。空間件217與空間件218形成於記憶體元件電極216及記憶體元件層215的相對側壁上以保護記憶體元件237。在一實施例中，空間件217與218的每一者為氮化矽空間件。
在各種實施例中，用於記憶體電極216的導電材料包括但不侷限於金屬(例如銅、鎢、鉭、鈦、鉿、鋯、鋁、銀、鍚、鉛、金屬合金)、金屬氮化物(例如氮化鈦、氮化鉭)、金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁)、其他導電材料、或任何其組合。在一實施例中，記憶體電極216包含銅以外的金屬。
如圖2所示，絕緣層231形成於金屬層206上的蝕刻停止層207上。絕緣層231可以是任一個上述絕 緣層。在一實施例中，絕緣層231由絕緣層203代表。每一蝕刻停止層207可以是任一個上述蝕刻停止層。在一實施例中，每一蝕刻停止層207由蝕刻停止層202代表。導電通孔227、導電通孔224、導電通孔225及記憶體元件237形成於絕緣層231上。
在一實施例中，形成導電通孔227包含圖案化及蝕刻絕緣層231的一部位並圖案化及蝕刻停止層207的一部位以形成一露出一部位的金屬互連226的開口。一或多個導電層透過該開口在金屬互連226的露出部位上被沉積，以形成導電通孔227。在一實施例中，形成導電通孔224與225包含圖案化及蝕刻絕緣層231的部位以形成向下到源極區228及汲極區229的開口，並進入該等開口且在源極區228及汲極區229上沉積一或多個導電層。
在一實施例中，形成記憶體元件237包含圖案化及蝕刻絕緣層231的一部位並圖案化及蝕刻停止層207的一部位以形成開口來露出金屬互連214一部位，透過該開口沉積薄膜記憶體元件層215於金屬互連214的被露出的部位上，沈積記憶體電極216於薄膜記憶體元件層215上並沉積空間件217與218於薄膜記憶體元件層215的相對側壁上以及在記憶體電極216的相對側壁上。
在一實施例中，使用其中一個薄膜沉積技術來沉積薄膜記憶體元件層215，薄膜沉積技術諸如但不侷限於濺鍍、例如電漿輔助化學氣相沉積法(PECVD)的化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、分子 束磊晶法(MBE)、有機金屬化學氣相沉積法(MOCVD)、原子層沉積法(ALD)、或其他熟於電子裝置製造技藝之人士所周知的沉積技術。
在一實施例中，使用其中一個空間件沉積技術來沉積空間件217與218，空間件沉積技術諸如但不侷限於濺鍍、例如電漿輔助化學氣相沉積法(PECVD)的化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、分子束磊晶法(MBE)、有機金屬化學氣相沉積法(MOCVD)、原子層沉積法(ALD)、或其他熟於電子裝置製造技藝之人士所周知的沉積技術。
在各種實施例中，使用一或多個熟於電子裝置製造之技藝人士所周知的絕緣層圖案化及蝕刻技術來圖案化及蝕刻絕緣層231，以形成一或多個介電質特徵，例如溝槽、開口或二者。一或多個導電層被沉積到絕緣層231的該等介電質特徵上以形成導電特徵。使用一或多個導電層沉積技術將該一或多個導電層沉積於絕緣層231中的介電質特徵上，導電層沉積技術例如無電電鍍、電鍍、濺鍍、化學氣相沉積法(CVD)、有機金屬化學氣相沉積法(MOCVD)、原子層沉積法(ALD)、或熟於電子裝置製造之技藝人士所周知的任何其他導電層沉積技術。
如圖2所示，絕緣層232形成於絕緣層231上的蝕刻停止層208上。絕緣層232可為上述的任何絕緣層。在一實施例中，絕緣層232由絕緣層203代表。每一蝕刻停止層208可為上述的任何蝕刻停止層。在一實施例 中，每一蝕刻停止層208可由蝕刻停止層202代表。
金屬層234包含在部分的絕緣層232及蝕刻停止層208上的金屬互連235及金屬互連236。在一實施例中，金屬互連235與236的每一者為導電線。在各種實施例中，金屬層234包含一或多個導電特徵，例如於絕緣層232及蝕刻停止層208上之墊、導電線、溝槽、導電通孔)、其他導電元件、或任何其組合。在至少一些實施例中，金屬互連235及金屬互連236包括導電障蔽層以防止銅從銅導電線進入並擴散進入絕緣層(例如氧化物層間介電質)。
在一實施例中，形成金屬互連235包含圖案化及蝕刻絕緣層232的一部位以形成溝槽並圖案化及蝕刻蝕刻停止層208的一部位以在該溝槽下面形成一開口以露出導電通孔227的一部位，並進入該溝槽且透過該開口將一或多個導電層沉積在導電通孔227的被露出的部位上。
在一實施例中，形成金屬互連236包含圖案化及蝕刻絕緣層232的一部位以形成溝槽並圖案化及蝕刻蝕刻停止層208的一部位以在該溝槽下面形成一開口以露出記憶體電極216的一部位，並進入該溝槽且透過該開口將一或多個導電層沉積在記憶體電極216的被露出的部位上。在一實施例中，使用一或多個熟於電子裝置製造之技藝人士所周知的絕緣層圖案化及蝕刻技術來圖案化及蝕刻絕緣層232。使用一或多個導電層沉積技術將該一或多個導電層沉積於絕緣層232及蝕刻停止層208之被圖案化及 被蝕刻的部位上，導電層沉積技術例如無電電鍍、電鍍、濺鍍、化學氣相沉積法(CVD)、有機金屬化學氣相沉積法(MOCVD)、原子層沉積法(ALD)、或熟於電子裝置製造之技藝人士所周知的任何其他導電層沉積技術。
源極區228被導電通孔224、金屬互連235及導電通孔227連接到金屬互連226。汲極區229被導電通孔225及金屬互連236連接到記憶體元件層237，如圖2所示。
用於每一金屬層的導電材料的例子包括但不侷限於金屬(例如銅、鎢、鉭、鈦、鉿、鋯、鋁、銀、鍚、鉛、金屬合金)、金屬碳化物(例如碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁)、其他導電材料、或其組合。
如圖2所示，蝕刻停止層209被沉積於絕緣層232上的金屬層234上。蝕刻停止層209可以是任一個上述蝕刻停止層。在一實施例中，蝕刻停止層209由蝕刻停止層202代表。絕緣層211被沉積於蝕刻停止層209上。
在各種實施例中，蝕刻停止層202、204、207、208及209的每一者包含一或多個絕緣層。在各種實施例中，蝕刻停止層202、204、207、208及209的每一者為氮化物層(例如氮化矽、氮氧化矽)、氧化物層(例如氧化矽層、氧化鋁層、碳摻雜氧化矽)、其他蝕刻停止層、或任何其組合。在各種實施例中，蝕刻停止層 202、204、207、208及209的每一者的厚度為從約5nm至約20nm。
在各種施例中，使用一或多個沉積技術來沉積蝕刻停止層202、204、207、208及209的每一者，諸如但不侷限於毯覆式沉積法、例如電漿輔助化學氣相沉積法(PECVD)的化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、分子束磊晶法(MBE)、有機金屬化學氣相沉積法(MOCVD)、原子層沉積法(ALD)、或其他熟於電子裝置製造技藝之人士所周知的沉積技術。
在各種實施例中，絕緣層203、205、231、232及211的每一者包含一或多個絕緣層。在各種實施例中，絕緣層203、205、231、232及211的每一者為層間介電(ILD)層。在各種實施例中，絕緣層203、205、231、232及211的每一者為氧化物層(例如氧化矽層、氧化鋁、碳摻雜氧化矽)、或其他電絕緣材料。在一替代實施例中，絕緣層203、205、231、232及211的每一者包含有機材料、無機材料、或二者。在各種實施例中，絕緣層203、205、231、232及211的每一者的厚度取決於設計。在一實施例中，沉積絕緣層203、205、231、232及211的每一者被沉積到從約50奈米(nm)至約200nm的厚度。
在各種實施例中，使用一或多個沉積技術來沉積絕緣層203、205、231、232及211的每一者，沉積技術諸如但不侷限於毯覆式沉積法、例如電漿輔助化學氣 相沉積法(PECVD)的化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、分子束磊晶法(MBE)、有機金屬化學氣相沉積法(MOCVD)、原子層沉積法(ALD)、或其他熟於電子裝置製造技藝之人士所周知的沉積技術。
圖3顯示根據另一實施例之可堆疊記憶體單元的側視圖300。如圖3所示，金屬層331包含絕緣層303上的金屬互連304，絕緣層303在基板301上的蝕刻停止層302上。在一實施例中，金屬互連304代表金屬互連241。在一實施例中，金屬層331代表金屬層213。基板301代表基板201。蝕刻停止層302代蝕刻停止層202。絕緣層303代表絕緣層203。如圖3所示，記憶體單元321包含在堆疊於薄膜電晶體332上之金屬層之間的記憶體元件334。在一實施例中，記憶體單元321為一位元單元。在不同的金屬層之間具有電晶體及記憶體元件縮減記憶體單元的尺寸。在至少一些實施例中，記憶體單元321的面積可比靜態隨機存取記憶體(SRAM)位元單元面積。在一實施例中，薄膜電晶體332為n型電晶體。在另一實施例中，薄膜電晶體332為p型電晶體。在一實施例中，記憶體元件334為薄膜記憶體元件。
如圖3所示，薄膜電晶體332包含在閘極介電層307上的薄膜電晶體層335，閘極介電層307在閘極電極306上。源極區309及汲極區308形成於薄膜電晶體層335上。閘極電極306透過導電通孔219連接到金屬互連304。如圖3所示，記憶體元件334包含在記憶體元件 層322上的記憶體電極323。在一實施例中，薄膜電晶體層335由薄膜電晶體層223代表。在一實施例中，記憶體元件層322由記憶體元件層215代表。在一實施例中，記憶體元件層322包含類似於記憶體元件層215的材料的材料。在一實施例中，記憶體元件層322包含複數層，例如鉭層(例如氮化鉭、鉭)、鈦層(例如氮化鈦、鈦)、氧化物層、或任何其組合。在一實施例中，記憶體電極323由記憶體電極216代表。在一實施例中，閘極介電層307由閘極介電層222代表。在一實施例中，閘極電極306由閘極電極221代表。
如圖3所示，金屬層336包含形成於絕緣層337上之的閘極電極306、導電通孔305、金屬互連313及金屬互連338，絕緣層337在蝕刻停止層303上。蝕刻停止層303在絕緣層337上。絕緣層337可為上述的任何絕緣層。在一實施例中，絕緣層337由絕緣層203代表。蝕刻停止層303可為上述的任何蝕刻停止層。在一實施例中，蝕刻停止層303可由蝕刻停止層202代表。在一實施例中，金屬互連313為接地線、其他導電線、或其他金屬互連。在一實施例中，金屬互連338為導電線、或其他金屬互連。在各種實施例中，金屬層336包含一或多個導電特徵，例如形成於絕緣層331上之墊、導電線、溝槽、互連、通孔、其他導電元件、或任何其組合。
如圖3所示，薄膜電晶體332在金屬層336的一部位上，且記憶體元件334在薄膜電晶體上之金屬層 339上。絕緣層340形成於金屬層336上的蝕刻停止層315上。絕緣層340可為上述的任何絕緣層。在一實施例中，絕緣層340由絕緣層203代表。蝕刻停止層315可為上述的任何蝕刻停止層。在一實施例中，蝕刻停止層315由蝕刻停止層202代表。金屬層339包含導電通孔314及導電通孔312，導電通孔314耦合到與導電通孔311耦合的導電線316，導電通孔312耦合到形成於絕緣層340上的導電線341。在各種實施例中，金屬層339包含一或多個導電特徵，例如於絕緣層340部分上之墊、導電線、溝槽、互連、通孔、其他導電元件、或任何其組合。源極區309藉由導電通孔314、導電線316及導電通孔311連接到金屬互連313。汲極區308藉由導電通孔312及導電線341連接到記憶體元件334，如圖3所示。
絕緣層342被沉積於金屬層339上的蝕刻停止層317上。
絕緣層342可為上述的任何絕緣層。在一實施例中，絕緣層342由絕緣層203代表。蝕刻停止層317可為上述的任何蝕刻停止層。在一實施例中，蝕刻停止層317由蝕刻停止層202代表。記憶體元件334形成於絕緣層342上。
在一實施例中，形成記憶體元件334包含圖案化及蝕刻絕緣層342的一部位並圖案化及蝕刻蝕刻停止層317的一部位以形成開口，用以露出金屬互連341的一部位，透過該開口沉積薄膜記憶體元件層322於金屬互連 341的被露出的部位並沉積記憶體電極323於薄膜記憶體元件層322上，如上述。在一實施例中，空間件(未顯示)被沉積於薄膜記憶體元件層322的相對側壁上以及記憶體電極323的相對側壁上以保護記憶體元件，如上述。
包含金屬互連319的金屬層343形成於薄膜記憶體元件層322及記憶體電極323上。在一實施例中，在絕緣層342與金屬互連319之間的記憶體元件層322的部位，諸如部位318及部位344，充當蝕刻停止層。在一實施例中，金屬互連319為一位元線、其他導電線、或其他金屬互連。絕緣層345沉積於金屬互連319上，如圖3所示。絕緣層345可為上述的任何絕緣層。
圖4是根據一實施例之系統單晶片(SoC)411的側視圖400。SOC包含形成於基板401上的記憶體塊412及邏輯塊422。絕緣溝槽416形成於記憶體塊412與邏輯塊422之間，如圖4所示。基板401可為上述的任何基板。在一實施例中，基板401代表基板201。記憶體塊412包含記憶體單元的堆疊，諸如基板401上的記憶體單元413，其上為記憶體單元414，其上為記憶體單元415。在一實施例中，記憶體塊412是3D非揮發性記憶體(NVM)的一部分。在一實施例中，邏輯塊422包含邏輯元件、處理器、或任何其他包含形成於基板401上之一或多個n型及p型電晶體的積體電路。
複數個金屬層及絕緣層形成於基板401上，如圖4所示。每一金屬層定位於對應的絕緣層之間，使得 一堆疊包含基板401上的金屬層402，其上為絕緣層413，其上為金屬層403，其上為絕緣層425，其上為金屬層404，其上為絕緣層424，其上為金屬層405，其上為絕緣層423，其上為金屬層406，其上為絕緣層422，其上為金屬層407，其上為絕緣層421，其上為金屬層408，其上為絕緣層420，其上為金屬層409，其上為絕緣層410。在一實施例中，金屬層402、403、404、405、406、407、408及409的每一者代表上述的其中一金屬層。在一實施例中，絕緣層410、420、421、422、423、424及425的每一者代表上述的其中一絕緣層。在一實施例中，絕緣層410、420、421、422、423、424及425的每一者包含一蝕刻停止層，諸如上述的其中一蝕刻停止層。
如圖4所示，記憶體單元415沉積於記憶體單元414之上的金屬層409與407之間。記憶體單元414沉積於記憶體單元413之上的金屬層407與405之間。記憶體單元413沉積於基板401上的金屬層402之上的金屬層405與403之間。記憶體單元415、414及413的每一者包含形成於基板之上的金屬層之上的薄膜電晶體以及耦合至該薄膜電晶體的薄膜記憶體元件，如上所述。彼此互相堆疊記憶體單元有利地縮減基板上的記憶體面積的尺寸。在一實施例中，堆疊的記憶體塊412為一部分。在一實施例中，記憶體陣列塊的記憶體單元的所有薄膜電晶體為n型電晶體。在更特定的實施例中，記憶體陣列塊的記 憶體單元的所有薄膜電晶體為n型金屬氧化物半導體(NMOS)電晶體。
圖5是根據一實施例之記憶體單元的等效電路的圖500。等效電路包含電晶體506，其具有閘極連接到字線(WL)507，源極連接到地且汲極連接到電阻器元件504。該電阻器元件的另一端連接到位元線(BL)505。取決於來自電阻器506的輸入(例如汲極電流、電壓)，電阻器元件504的電阻從導電狀態改變成非導電狀態，如上所述。如圖5所示，電阻器元件包含在電極503與501之間的電阻器層502。
圖6是根據一實施例之記憶體單元的製造方法600的流程圖。在操作601，金屬層沉積於基板之上，如上所述。在一實施例中，該金屬層為一Mx金屬層，其中x為零以外的任何整數。在操作602，閘極介電層沉積於該金屬層的一部位之上，如上所述。在操作603，薄膜電晶體層沉積於該閘極介電層之上，如上所述。在一實施例中，記憶體元件層沉積於該第一金屬層的一部位，如上所述。在操作604，下一金屬層沉積於該薄膜電晶體層的一部位上。在一實施例中，該下一金屬層為Mx+1金屬層，其中x為零以外的任何整數。在一實施例中，該下一金屬層在該記憶體元件層之上，使得該薄膜電晶體與記憶體元件在Mx與Mx+1金屬層之間，如以上參照圖2所述。
圖7是根據另一實施例之記憶體單元的製造 方法700的流程圖。在操作701，金屬層沉積於基板之上，如上所述。在一實施例中，該金屬層為一Mx金屬層，其中x為零以外的任何整數。在操作702，閘極介電層沉積於該金屬層上，如上所述。在操作703，薄膜電晶體層沉積於該閘極介電層上，如上所述。在操作704，下一金屬層沉積於該薄膜電晶體層的一部位上，如上所述。在一實施例中，該下一金屬層為Mx+1金屬層，其中x為零以外的任何整數。在操作705，記憶體元件層沉積於該下一金屬層之上。在一實施例中，該記憶體元件層沉積於該Mx+1金屬層上。在另一實施例中，該記憶體元件層沉積於在該下一記憶體元件層之上的My金屬層上，其中y為任何非x及零的整數。在操作706，又一Mx+1金屬層沉積於該記憶體元件層之上。在一實施例中，薄膜電晶體在Mx與Mx+1金屬層之間，且記憶體元件在My與My+1金屬層之間，如以上參照圖3所述。
圖8繪示包括一或多個本發明實施例的中介層(interposer)800。中介層800用來橋接第一基板802至第二基板804的中間基板(intervening substrate)。第一基板802可以為例如積體電路晶粒。第二基板804可以為例如包括一或多個本文所述的實施例的記憶模組、電腦母板或另一積體電路晶粒。一般而言，中介層800的目的係擴散連接至更寬的間距或改道連接至不同連接。例如，中介層800可耦合積體電路晶粒至可後續耦合至第二基板804之球格陣列(ball grid array，BGA)806。在一些實 施例中，第一和第二基板802/804被附著在中介層800的相對側。在其它實施例中，第一和第二基板802/804被附著在中介層800的相同側。且在進一步的實施例中，三個或多個基板由中介層800的方式被互連。
中介層800可由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料或，例如聚醯亞胺之聚合物材料形成。在進一步實作中，中介層可以由交替的剛性或撓性的材料形成，撓性的材料可以包括上述使用在半導體基板之相同材料，諸如矽、鍺及其它III-V族和IV族的材料。
中介層可包括金屬互連808及通孔810，通孔810包括但不侷限於通過矽通孔((through-silicon vias，TSVs)812。中介層800可更包括主動和被動裝置的嵌入裝置814。此種裝置包括但不侷限於本文所述可堆疊薄膜記憶體裝置、電容器、解耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器及靜電放電(ESD)裝置。例如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器及可堆疊薄膜記憶體裝置之更複雜的設備也可形成在中介層800上。根據本發明實施例，本文敘述之裝置或製程可被使用在中介層800的製造。
圖9繪示根據本發明一實施例之運算裝置900。運算裝置900可包括數個組件。在一實施例中，這些組件附著到一個或多個主機板上。在一替代實施例中，這些組件被製造在系統單晶片(system-on-a-chip，SoC)晶粒上而不是在主機板上。運算裝置900之組件包括，但 不侷限於，積體電路晶粒902及至少一通訊晶片908。在一些實作中，通訊晶片908被製造作為積體電路晶粒902的一部分。積體電路晶粒902可包括如CPU的處理器904以及通常作為快取記憶體(cache memory)之晶粒上記憶體(on-die memory)906，其可以由例如嵌入式DRAM(embedded DRAM，eDRAM)或自旋轉移力矩記憶體(spin-transfer torque memory，STTM或STTM-RAM)技術提供。
運算裝置900可以包括透過或沒透過物理和電性耦接至電路板902或製造在SoC晶粒中的其它組件。這些其它組件包括，但不限制於，揮發性記憶體910(例如DRAM)、非揮發性記憶體912(例如ROM或快閃記憶體)、圖形處理器914(GPU)、數位訊號處理器(DSP)916、密碼處理器(crypto processor)942(一種在硬體中執行加密演算法之專用處理器)、晶片組920、天線922、顯示器或觸控螢幕924、觸控螢幕控制器926、電池928或其它功率源、全球定位系統(GPS)裝置944、功率放大器(PA)、羅盤、動態共處理器或感測器932(其可以包括加速度計(accelerometer)、陀螺儀(gyroscope)和羅盤)、揚聲器934、相機936、使用者輸入裝置938(例如鍵盤、滑鼠、指示(stylus)和觸控板)以及大容量儲存裝置(mass storage device)940(諸如硬碟機、光碟(CD)、數位影音光碟(DVD)等等)。
通訊晶片908實現用於傳送資料到運算裝置900和從運算裝置900傳送資料之無線通訊。用語「無線」及其衍生可用於描述電路、裝置、系統、方法、技術、通訊通道等等，其可以透過使用調變電磁輻射傳送通訊資料通過非固體介質。該用語不是暗示相關裝置不包含有線，儘管一些實施例可能沒有包含有線。通訊晶片908可以實現任何數目的無線標準或協定，包括但不侷限於Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE 802.20、長期演進(LTE)、EV-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、它們的衍生物、以及被指定為3G、4G、5G和超越任何其它無線協定。運算裝置900可包括複數個通訊晶片908。例如，第一通訊晶片908可專用於短距離無線通訊例如Wi-Fi和藍芽以及一第二通訊晶片908可專用於長範圍的無線通訊如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、和其它。
用語「處理器」可以指任何用來處理來自暫存器及/或記憶體電子資料以轉換該電子資料成可儲存於暫存器及/或記憶體的其它電子資料的裝置或裝置的一部分。一或多個組件例如積體電路晶粒902、晶粒上記憶體(on-die memory)906、揮發性記憶體910、非揮發性記憶體912、通訊晶片908、GPU(繪圖處理器)914、密碼處理器(crypto processor)942、DSP(數位信號處理 器)916、晶片組920、及其他可包括一或多個根據本發明實施例形成之可堆疊薄膜記憶體裝置的組件。在進一步的實施例中，其他容置於運算裝置1400內的組件可包含一或多個根據本發明實施例形成之可堆疊薄膜記憶體裝置的組件。
在各種實施中，運算裝置1400可以為膝上型電腦(laptop computer)、簡易筆記型電腦(netbook computer)、筆記型電腦、極薄筆記型電腦(ultrabook computer)、智慧型手機、平板電腦(tablet)、個人數位助理(PDA)、超級行動個人電腦(ultra mobile PC)、行動電話、桌上型電腦、伺服器、印表機、掃描器、螢幕、機上盒(set-top box)、娛樂控制單元、數位相機、隨身音樂撥放器(portable music player)或數位錄影機(digital video recorder)。在進一步實施例中，運算裝置1400可為處理資料之任何其他電子裝置。
以上敘述之本發明例示性實施，包括摘要所敘述的，並非意在窮盡或限制本發明為所揭露之精確形式。如熟於相關技藝之人士將體認到，雖然本發明之具體實施及範例被敘述是為了說明的目的，在本發明範圍內之各種等效修改是可行的。
可參考以上述詳細敘述而進行這些修改。使用在後附之申請專利範圍中的用語不應當被解釋為將本發明限制於說明書及申請專利範圍所揭露之特定實施。反而，本發明的範圍將完全由後附之申請專利範圍決定，它 們將根據申請專利範圍解釋的既定原則來解釋。
以下範例有關進一步實施例：在一實施例中，一種記憶體包含薄膜電晶體，其在基板之上的第一金屬層之上；以及記憶體元件，其耦合至該薄膜電晶體。
在一實施例中，一種記憶體包含薄膜電晶體，其在基板之上的第一金屬層之上；以及記憶體元件，其耦合至該薄膜電晶體，其中，該記憶體元件是薄膜記憶體元件。
在一實施例中，一種記憶體包含薄膜電晶體，其在基板之上的第一金屬層之上；以及記憶體元件，其耦合至該薄膜電晶體，其中，該薄膜電晶體包含非晶氧化物半導體(AOS)膜、多晶矽膜、非晶矽膜、多晶III-V族半導體膜、多晶鍺、非晶鍺、有機膜、過渡金屬二硫屬化合物(TMD)膜、或任何其組合。
在一實施例中，一種記憶體包含薄膜電晶體，其在基板之上的第一金屬層之上；以及記憶體元件，其耦合至該薄膜電晶體，其中，該記憶體元件在該第一金屬層的一部位上。
在一實施例中，一種記憶體包含薄膜電晶體，其在基板之上的第一金屬層之上；以及記憶體元件，其耦合至該薄膜電晶體，其中，該記憶體元件在該薄膜電晶體之上的第二金屬層上。
在一實施例中，一種記憶體包含薄膜電晶 體，其在基板之上的第一金屬層之上；以及記憶體元件，其耦合至該薄膜電晶體，其中，該記憶體元件及該薄膜電晶體的每一者包含氧化物膜。
在一實施例中，一種記憶體包含薄膜電晶體，其在基板之上的第一金屬層之上；以及記憶體元件，其耦合至該薄膜電晶體，其中，該基板為可撓性基板。
在一實施例中，一種記憶體塊包含第一記憶體單元，該記憶體單元包含：第一薄膜電晶體，其在基板之上的第一金屬層之上；以及第二記憶體單元，其在該第一記憶體單元之上。
在一實施例中，一種記憶體塊包含第一記憶體單元，該記憶體單元包含：第一薄膜電晶體，其在基板之上的第一金屬層之上；以及第二記憶體單元，其在該第一記憶體單元之上，其中，該第一記憶體單元包含第一薄膜記憶體元件，其耦合至該第一薄膜電晶體。
在一實施例中，一種記憶體塊包含第一記憶體單元，該記憶體單元包含：第一薄膜電晶體，其在基板之上的第一金屬層之上；以及第二記憶體單元，其在該第一記憶體單元之上，其中，第二記憶體單元包含第二薄膜電晶體，其在第二金屬層之上。
在一實施例中，一種記憶體塊包含第一記憶體單元，該記憶體單元包含：第一薄膜電晶體，其在基板之上的第一金屬層之上；以及第二記憶體單元，其在該第一記憶體單元之上，其中，該第一薄膜電晶體包含氧化物 膜。
在一實施例中，一種記憶體塊包含第一記憶體單元，該記憶體單元包含：第一薄膜電晶體，其在基板之上的第一金屬層之上；以及第二記憶體單元，其在該第一記憶體單元之上，其中，該第一薄膜電晶體包含非晶氧化物半導體(AOS)膜、多晶矽膜、非晶矽膜、多晶III-V族半導體膜、多晶鍺、非晶鍺、有機膜、過渡金屬二硫屬化合物(TMD)膜、或任何其組合。
在一實施例中，一種記憶體塊包含第一記憶體單元，該記憶體單元包含：第一薄膜電晶體，其在基板之上的第一金屬層之上；以及第二記憶體單元，其在該第一記憶體單元之上，其中，該基板為可撓性基板。
在一實施例中，一種系統包含記憶體塊，該記憶體塊包含第一薄膜電晶體，其在基板之上的第一金屬層之上；以及邏輯塊，其耦合至該記憶體塊。
在一實施例中，一種系統包含記憶體塊，該記憶體塊包含第一薄膜電晶體，其在基板之上的第一金屬層之上；以及邏輯塊，其耦合至該記憶體塊，其中，該記憶體塊包含第一薄膜記憶體元件，其耦合至該第一薄膜電晶體。
在一實施例中，一種系統包含記憶體塊，該記憶體塊包含第一薄膜電晶體，其在基板之上的第一金屬層之上；以及邏輯塊，其耦合至該記憶體塊，其中，該記憶體塊包含第二薄膜電晶體，其在第二金屬線之上。
在一實施例中，一種系統包含記憶體塊，該記憶體塊包含第一薄膜電晶體，其在基板之上的第一金屬層之上；以及邏輯塊，其耦合至該記憶體塊，其中，該第一薄膜電晶體包含非晶氧化物半導體(AOS)膜、多晶矽膜、非晶矽膜、多晶III-V族半導體膜、多晶鍺、非晶鍺、有機膜、過渡金屬二硫屬化合物(TMD)膜、或任何其組合。
在一實施例中，一種系統包含記憶體塊，該記憶體塊包含第一薄膜電晶體，其在基板之上的第一金屬層之上；以及邏輯塊，其耦合至該記憶體塊，其中，該第一薄膜電晶體包含氧化物膜。
在一實施例中，一種系統包含記憶體塊，該記憶體塊包含第一薄膜電晶體，其在基板之上的第一金屬層之上；以及邏輯塊，其耦合至該記憶體塊，其中，該基板為可撓性基板。
在一實施例中，一種系統包含記憶體塊，該記憶體塊包含第一薄膜電晶體，其在基板之上的第一金屬層之上；以及邏輯塊，其耦合至該記憶體塊，其中，該邏輯塊包含一或多個在基板上的電晶體。
在一實施例中，一種製造記憶體的方法，包含：在基板之上的第一金屬層的第一部位之上沉積薄膜電晶體層；以及沉積記憶體元件層，其耦合至該薄膜電晶體層。
在一實施例中，一種製造記憶體的方法，包 含：在基板之上的第一金屬層的第一部位之上沉積薄膜電晶體層；以及沉積記憶體元件層，其耦合至該薄膜電晶體層，其中，該薄膜電晶體層包含非晶氧化物半導體(AOS)膜、多晶矽膜、非晶矽膜、多晶III-V族半導體膜、多晶鍺、非晶鍺、有機膜、過渡金屬二硫屬化合物(TMD)膜、或任何其組合。
在一實施例中，一種製造記憶體的方法，包含：在基板之上的第一金屬層的第一部位之上沉積薄膜電晶體層；以及沉積記憶體元件層，其耦合至該薄膜電晶體層，其中，該記憶體元件層在該第一金屬層的第二部位上。
在一實施例中，一種製造記憶體的方法，包含：在基板之上的第一金屬層的第一部位之上沉積薄膜電晶體層；以及沉積記憶體元件層，其耦合至該薄膜電晶體層，其中，該記憶體元件層及該薄膜電晶體層的每一者包含氧化物膜。
在一實施例中，一種製造記憶體的方法，包含：在基板之上的第一金屬層的第一部位之上沉積薄膜電晶體層；以及沉積記憶體元件層，其耦合至該薄膜電晶體層，其中，該基板為可撓性基板。
在一實施例中，一種製造記憶體的方法，包含：在基板之上的第一金屬層的第一部位之上沉積閘極介電層；在該閘極介電層上沉積薄膜電晶體層；沉積記憶體元件層，其耦合至該薄膜電晶體層；以及在該薄膜電晶體 層的一部位上沉積第二金屬層。
在一實施例中，一種製造記憶體的方法，包含：在基板之上的第一金屬層的第一部位之上沉積薄膜電晶體層；沉積記憶體元件層，其耦合至該薄膜電晶體層；以及在該記憶體元件層之上沉積第三金屬層。
在一實施例中，一種製造記憶體的方法，包含：在基板之上的第一金屬層的第一部位之上沉積薄膜電晶體層；以及沉積記憶體元件層，其耦合至該薄膜電晶體層，其中，該記憶體元件層在該第一金屬層之上的第二金屬層上。
在一實施例中，一種製造記憶體的方法，包含：在基板之上的第一金屬層的第一部位之上沉積薄膜電晶體層；以及沉積記憶體元件層，其耦合至該薄膜電晶體層，其中，該記憶體元件層與該薄膜電晶體層同時被沉積。
在一實施例中，一種製造記憶體的方法，包含：在基板之上的第一金屬層的第一部位之上沉積薄膜電晶體層；以及沉積記憶體元件層，其耦合至該薄膜電晶體層，其中，該記憶體元件層的材料與該薄膜電晶體層的材料是相同的。
在前述說明書中，方法與裝置已參照其特定例示性實施例加以說明。可以明白的是不背離記載於以下申請專利範圍中之實施例的較廣精神與範圍可從事種種修改。說明書及圖式應被視為說明而非限制。
200‧‧‧可堆疊記憶體單元的側視圖
201‧‧‧基板
202‧‧‧蝕刻停止層
203‧‧‧絕緣層
204‧‧‧蝕刻停止層
205‧‧‧絕緣層
206‧‧‧金屬層
207‧‧‧蝕刻停止層
208‧‧‧蝕刻停止層
209‧‧‧蝕刻停止層
211‧‧‧絕緣層
212‧‧‧記憶體單元
213‧‧‧金屬層
214‧‧‧金屬互連
215‧‧‧記憶體元件層
216‧‧‧記憶體電極
217‧‧‧空間件
218‧‧‧空間件
219‧‧‧導電通孔
221‧‧‧閘極電極
222‧‧‧閘極介電層
223‧‧‧薄膜電晶體層
224‧‧‧導電通孔
225‧‧‧導電通孔
226‧‧‧金屬互連
227‧‧‧導電通孔
228‧‧‧源極區
229‧‧‧汲極區
231‧‧‧絕緣層
232‧‧‧絕緣層
234‧‧‧金屬層
235‧‧‧金屬互連
236‧‧‧金屬互連
237‧‧‧記憶體元件
238‧‧‧薄膜電晶體
241‧‧‧金屬互連
242‧‧‧部位
243‧‧‧部位

Claims (20)

  1. 一種記憶體，包含：薄膜電晶體，其在基板之上的第一金屬層之上；以及記憶體元件，其耦合至該薄膜電晶體。
  2. 如申請專利範圍第1項之記憶體，其中，該薄膜電晶體包含非晶氧化物半導體(AOS)膜、多晶矽膜、非晶矽膜、多晶III-V族半導體膜、多晶鍺、非晶鍺、有機膜、過渡金屬二硫屬化合物(TMD)膜、或任何其組合。
  3. 如申請專利範圍第1項之記憶體，其中，該記憶體元件在該第一金屬層的一部位上。
  4. 如申請專利範圍第1項之記憶體，其中，該記憶體元件在該薄膜電晶體之上的第二金屬層上。
  5. 如申請專利範圍第1項之記憶體，其中，該記憶體元件及該薄膜電晶體的每一者包含氧化物膜。
  6. 如申請專利範圍第1項之記憶體，其中，該基板為可撓性基板。
  7. 如申請專利範圍第1項之記憶體，其中，該記憶體元件為薄膜記憶體元件。
  8. 一種系統，包含：第一記憶體單元，包含：第一薄膜電晶體，其在基板之上的第一金屬層之上；以及第二記憶體單元，其在該第一記憶體單元之上。
  9. 如申請專利範圍第8項之系統，其中，該第一記 憶體單元包含第一薄膜記憶體元件，其耦合至該第一薄膜電晶體。
  10. 如申請專利範圍第8項之系統，其中，該第二記憶體單元包含第二薄膜電晶體，其在第二金屬層之上。
  11. 如申請專利範圍第8項之系統，其中，該第一薄膜電晶體包含氧化物膜。
  12. 如申請專利範圍第8項之系統，其中，該第一薄膜電晶體包含非晶氧化物半導體(AOS)膜、多晶矽膜、非晶矽膜、多晶III-V族半導體膜、多晶鍺、非晶鍺、有機膜、過渡金屬二硫屬化合物(TMD)膜、或任何其組合。
  13. 如申請專利範圍第8項之系統，其中，該基板為可撓性基板。
  14. 一種系統製造方法，包含：在基板之上的第一金屬層的第一部位之上沉積薄膜電晶體層；以及沉積記憶體元件層，其耦合至該薄膜電晶體層。
  15. 如申請專利範圍第14項之方法，其中，該薄膜電晶體層包含非晶氧化物半導體(AOS)膜、多晶矽膜、非晶矽膜、多晶III-V族半導體膜、多晶鍺、非晶鍺、有機膜、過渡金屬二硫屬化合物(TMD)膜、或任何其組合。
  16. 如申請專利範圍第14項之方法，其中，該記憶體元件層在該第一金屬層的第二部位上。
  17. 如申請專利範圍第14項之方法，其中，該記憶體元件層及該薄膜電晶體層的每一者包含氧化物膜。
  18. 如申請專利範圍第14項之方法，其中，該基板為可撓性基板。
  19. 如申請專利範圍第14項之方法，進一步包含：在該基板之上的閘極電極層上沉積閘極介電層，其中，該薄膜電晶體層在該閘極介電層上；以及在該薄膜電晶體層的一部位上沉積第二金屬層，其中，該第二金屬層在該記憶體元件層之上。
  20. 如申請專利範圍第14項之方法，進一步包含：在該記憶體元件層之上沉積第三金屬層。
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