JP5016699B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

Info

Publication number
JP5016699B2
JP5016699B2 JP2010079491A JP2010079491A JP5016699B2 JP 5016699 B2 JP5016699 B2 JP 5016699B2 JP 2010079491 A JP2010079491 A JP 2010079491A JP 2010079491 A JP2010079491 A JP 2010079491A JP 5016699 B2 JP5016699 B2 JP 5016699B2
Authority
JP
Japan
Prior art keywords
opening
metal wiring
electrode
variable resistor
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010079491A
Other languages
English (en)
Other versions
JP2011146666A (ja
Inventor
雄史 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2010079491A priority Critical patent/JP5016699B2/ja
Priority to US12/939,640 priority patent/US8450145B2/en
Priority to CN201010591565.3A priority patent/CN102104047B/zh
Publication of JP2011146666A publication Critical patent/JP2011146666A/ja
Application granted granted Critical
Publication of JP5016699B2 publication Critical patent/JP5016699B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/028—Formation of switching materials, e.g. deposition of layers by conversion of electrode material, e.g. oxidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、不揮発性半導体記憶装置に関し、より詳細には、第１電極、第２電極、及び当該両電極間に形成される可変抵抗体を有し、当該両電極間に電圧を印加することにより、両電極間の電流電圧特性で表される抵抗状態が二以上の異なる抵抗状態間で可逆的に遷移し、当該遷移後の一の抵抗状態を不揮発的に保持することができる可変抵抗素子を用いた不揮発性半導体記憶装置及びその製造方法に関する。
携帯用電子機器の普及と共に、電源オフ時にも記憶したデータを保持することの出来る大容量で安価な不揮発性メモリの要求が高まっている。その要求に対して、近年、フラッシュメモリ、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗変化メモリ（ＭＲＡＭ）、相変化メモリ（ＰＣＲＡＭ）、固体電解質メモリ（ＣＢＲＡＭ）、抵抗変化メモリ（ＲＲＡＭ（登録商標））（非特許文献１参照）などの不揮発性メモリの開発が盛んに行われている。これらの不揮発性メモリの中でもＲＲＡＭは、高速書き換えが可能であり、かつ、材料に単純な二元系の遷移金属酸化物が使用可能なため作製が容易で既存のＣＭＯＳプロセスとの親和性が高いことから特に注目を集めている。
ＲＲＡＭを用いるメモリセルアレイにおいて、最も大容量化が可能なメモリセル及びアレイ構造の組み合わせは、１Ｒ構造のクロスポイント型メモリセルアレイである。しかしながら、１Ｒ構造のクロスポイント型メモリセルアレイを採用すると、回り込み電流対策が必要となる。そのため、回り込み電流の問題を回避するための電流制限素子として、トランジスタを追加した１Ｔ１Ｒ構造、或いはダイオードを追加した１Ｄ１Ｒ構造と呼ばれるメモリセル構造が提案されている（特許文献１、特許文献２、非特許文献２、非特許文献３参照）。
上記従来技術に係る不揮発性半導体記憶装置のメモリセルアレイ５００の構造断面図を図１２に、等価回路図を図１３に示す。本構成では、選択トランジスタ５０２と可変抵抗素子５０４とで一つのメモリセルを形成している。選択トランジスタ５０２は、ゲート絶縁膜５１０、ゲート電極５１２、及びドレイン領域５１４とソース領域５１６から構成されており、素子分離領域５０６を形成した半導体基板５０８の上面に形成される。また、可変抵抗素子５０４は、下部電極５２２と可変抵抗体５２４と上部電極５２６とから構成されている。
トランジスタ５０２のゲート電極５１２がワード線（ＷＬ）を構成しており、ソース線（ＳＬ）５１８が、第１層間絶縁膜５３２に形成されたコンタクトプラグ５３６を介してトランジスタ５０２のソース領域５１６と電気的に接続している。また、ビット線（ＢＬ）５２０が、第３層間絶縁膜５３４に形成されたコンタクトプラグ５３９を介して層間絶縁膜５３４に覆われた可変抵抗素子５０４の上部電極５２６と電気的に接続している一方で、可変抵抗素子５０４の下部電極５２２は第２層間絶縁膜５３３に形成されたコンタクトプラグ５３８、金属配線５１９、及び第１層間絶縁膜５３２に形成されたコンタクトプラグ５３７を介してトランジスタ５０２のドレイン領域５１４と電気的に接続している。更に、ビット線５２０は、コンタクトプラグ５３５を介して周辺回路と接続するための下層の金属配線５２１とも接続している。また、メモリセルアレイ５００は、図１３の等価回路図に示されるように、２つのメモリセル毎に１本のソース線５１８を共有する構成である。
このように選択トランジスタ５０２と可変抵抗素子５０４とが直列に配置される構成により、ワード線５１２の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線５２０の電位変化によって選択されたメモリセルの可変抵抗素子５０４のみに選択的に書込み、或いは消去することができる構成となっている。
特開２００４−３６３６０４号公報 特開２００８−１９８９４１号公報
Ｗ．Ｗ．Ｚｈｕａｎｇ他、"Ｎｏｖｅｌｌ Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｈｉｎ Ｆｉｌｍ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）"、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．１９３−１９６、２００２年１２月 Ｉ．Ｇ．Ｂａｅｋ他、"Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ"、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、２００４年１２月 Ｚ．Ｗｅｉ他、"Ｈｉｇｈｌｙ Ｒｅｌｉａｂｌｅ ＴａＯｘ ＲｅＲＡＭ ａｎｄ Ｄｉｒｅｃｔ Ｅｖｉｄｅｎｃｅ ｏｆ Ｒｅｄｏｘ Ｒｅａｃｔｉｏｎ Ｍｅｃｈａｎｉｓｍ"、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．２９３−２９６、２００８年１２月
図１２に示された従来構成のメモリセルアレイ５００は、通常、図１４に示されるフローチャートに従って製造される。尚、以下の文中の各ステップは図１４に示されるフローチャートの各ステップを表すものとする。
先ず、公知の技術により、半導体基板５０８上に素子分離領域５０６（例えば、ＳＴＩ：Shallow Trench Isolation）及びトランジスタ５０２（例えば、ＭＯＳトランジスタ）を形成し、続いて、公知の技術により第１層間絶縁膜５３２を形成後、トランジスタ５０２のソース領域５１６と接続するためのコンタクトプラグ５３６、及び、トランジスタ５０２のドレイン領域５１４と接続するためのコンタクトプラグ５３７を形成し、コンタクトプラグ５３６上の金属配線（ソース線）５１８、及び、コンタクトプラグ５３７上の金属配線５１９を形成する（ステップ＃６０１：金属配線形成工程）。
次に、第２層間絶縁膜５３３を形成後（ステップ＃６０２：層間絶縁膜形成工程）、トランジスタ５０２のドレイン領域５１４とコンタクトプラグ５３７を介して接続されている金属配線５１９上に、公知の技術により、当該金属配線５１９上の層間絶縁膜５３３を貫通する開口部を形成する（ステップ＃６０３：開口部形成工程）。
次に、公知の技術により、当該金属配線５１９上の開口部内を充填し、コンタクトプラグ５３８を形成した後（ステップ＃６０４：プラグ形成工程）、可変抵抗素子５０４を構成する下部電極５２２、可変抵抗体５２４、上部電極５２６を順次堆積する（ステップ＃６０５：下部電極膜堆積工程、ステップ＃６０６：可変抵抗体膜堆積工程、及び、ステップ＃６０７：上部電極膜堆積工程）。
次に、公知のフォトリソグラフィ技術及びエッチング技術により下部電極５２２、可変抵抗体５２４、上部電極５２６をパターニングし、可変抵抗素子５０４を形成する（ステップ＃６０８：可変抵抗素子形成工程）。
次に、第３層間絶縁膜５３４を形成し（ステップ＃６０９：層間絶縁膜形成工程）、その後、公知の技術により、可変抵抗素子５０４の上部電極５２６上に開口部を形成する（ステップ＃６１０：開口部形成工程）。
次に、公知の技術により、当該上部電極５２６上の開口部内を充填し、コンタクトプラグ５３９を形成した後（ステップ＃６１１：プラグ形成工程）、金属膜を堆積し（ステップ＃６１２：金属膜堆積工程）、公知のフォトリソグラフィ技術及びエッチング技術により金属膜をパターニングすることで、コンタクトプラグ５３９と接続する上層の金属配線（ビット線）５２０を形成する（ステップ＃６１３：金属配線形成工程）。
このように、従来の不揮発性半導体記憶装置の製造にあたっては、可変抵抗素子５０４と、下部電極５２２と金属配線５１９を電気的に接続するためのコンタクトプラグ５３８と、上部電極５２６と金属配線５２０を電気的に接続するためのコンタクトプラグ５３９と、更には、周辺回路部における下層の金属配線５２１と上層の金属配線５２０とを電気的に接続するためのコンタクトプラグ５３５とを、それぞれフォトリソグラフィ技術を用いた加工工程の繰り返しにより形成する必要があり、フォトマスク枚数の増大と製造工程の煩雑さを引き起こしていた。
本発明は、上記の問題点に鑑みてなされたものであり、フォトマスク枚数の削減及び製造工程の削減が可能であり、より低コストで、生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１電極と、第２電極と、前記第１電極及び前記第２電極間に挟持される可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより、前記第１電極と前記第２電極の間の電流電圧特性で表される抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子を複数、マトリクス状に配列してなる不揮発性半導体記憶装置であって、第１の金属配線上に、第１の開口部が、前記第１の金属配線上の層間絶縁膜を貫通するように形成され、前記第１の金属配線と同一層の第２の金属配線上に、第２の開口部が、前記第２の金属配線上の層間絶縁膜を貫通するように形成され、前記第１の開口部と前記第２の開口部の大きさ及び形状の少なくとも何れか一方が異なり、前記第１の開口部内において、前記第１の開口部の底部と側壁部の全面を覆い、前記第１の金属配線と接触する前記可変抵抗体、及び、前記可変抵抗体を覆う前記第１電極が、夫々形成され、前記第１の金属配線の少なくとも一部が前記第２電極となって、前記可変抵抗素子が形成され、前記第２の開口部内において、前記第２の開口部の側壁部の全面に前記可変抵抗体が形成され、前記第２の開口部の底部の側壁に沿った内周部分に前記可変抵抗体が残存するとともに、前記第２の開口部の底面の中央部分に前記可変抵抗体が形成されていないコンタクト領域を有し、前記第１電極が、前記第２の開口部の側壁部に形成された前記可変抵抗体を覆い、且つ、前記第２の開口部の底部の前記内周部分に残存する前記可変抵抗体の上面を覆うように形成され、前記コンタクト領域上において前記第２の金属配線と直接接続する第３の金属配線が形成されていることを第１の特徴とする。
ここで、前記第１の開口部および前記第２の開口部の形状および大きさは、前記第１の開口部および前記第２の開口部内に前記第１電極を所定の膜厚で堆積した際に、前記第１の開口部内には前記第１電極が完全に充填されるが、前記第２の開口部内には前記第１電極が完全に充填されない形状および大きさとする。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１電極と、第２電極と、前記第１電極及び前記第２電極間に挟持される可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより、前記第１電極と前記第２電極の間の電流電圧特性で表される抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子を複数、マトリクス状に配列してなる不揮発性半導体記憶装置であって、第１の金属配線と下方において接する前記可変抵抗体上に、第１の開口部が、前記第１の金属配線上に位置する層間絶縁膜を貫通するように形成され、前記第１の金属配線と同一層の第２の金属配線と下方において接する前記可変抵抗体上に、第２の開口部が、前記第２の金属配線上に位置する層間絶縁膜を貫通するように形成され、前記第１の開口部と前記第２の開口部の大きさ及び形状の少なくとも何れか一方が異なり、前記第１の開口部内において、前記第１電極が、前記第１の開口部の底部において露出する前記可変抵抗体の上面を覆うように形成され、前記第１の金属配線の少なくとも一部が前記第２電極となって、前記可変抵抗素子が形成され、前記第２の開口部において、前記第１電極が、前記第２の開口部の底部のうち側壁に沿った内周部分において露出する前記可変抵抗体の上面を覆うように前記第２の開口部内に形成されるとともに、前記第２の開口部の底部の中央部分の下方において前記可変抵抗体が形成されていないコンタクト領域を有し、前記コンタクト領域上において前記第２の金属配線と直接接続する第３の金属配線が形成されていることを第２の特徴とする。
ここで、前記第１の開口部および前記第２の開口部の形状および大きさは、前記第１の開口部および前記第２の開口部内に前記第１電極を所定の膜厚で堆積した際に、前記第１の開口部内には前記第１電極が完全に充填されるが、前記第２の開口部内には前記第１電極が完全に充填されない形状および大きさとする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第２の特徴に加えて、前記可変抵抗体が、前記第１の金属配線及び前記第２の金属配線の上面全面を覆っていることを第３の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第３の何れかの特徴に加えて、前記第１電極が前記第１の開口部内にプラグ状に充填されていることを第４の特徴とする。
上記第１乃至第４の何れかの特徴の不揮発性半導体記憶装置に依れば、同一層の層間絶縁膜内に、当該層間絶縁膜を貫通する２種類の開口部が形成され、第１の金属配線上の第１の開口部内に可変抵抗素子が、第２の金属配線上の第２の開口部内に第２の金属配線と第３の金属配線とを接続するための導通孔が形成されている。
これにより、第１の金属配線と第２電極とを接続するコンタクトプラグを別途形成する必要が無いため、製造時におけるフォトマスク枚数が削減され、より低コストで生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置を実現できる。
更に、簡素な製造工程で、第１の開口部内の可変抵抗素子の形成と、第２の開口部を介した第２の金属配線と第３の金属配線とのオーミック接触とを、確実に分離することができる構造の不揮発性半導体記憶装置を実現できる。
更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第４の何れかの特徴に加えて、前記第２の開口部の開口面積が、前記第１の開口部の開口面積よりも大きいことを第５の特徴とする。
上記第５の特徴の不揮発性半導体記憶装置に依れば、第１と第２の開口部の開口面積を異ならせることにより、確実に、開口面積の小さな第１の開口部内に可変抵抗素子が、開口面積の大きな第２の開口部内に第２の金属配線と第３の金属配線とを接続するための導通孔が、分離して形成されている。
更に、第２の開口部の開口面積を大きくすることにより、第２の開口部におけるコンタクト領域の面積が大きくなり、第２の金属配線と第３の金属配線間の接触抵抗が低減され、良好なオーミック接触が実現されている。
更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第５の何れかの特徴に加えて、前記第３の金属配線は、前記第２の金属配線と、前記第１の開口部内に形成された前記第１電極の両方と直接接続されていることを第６の特徴とする。
上記第６の特徴の不揮発性半導体記憶装置に依れば、第２の金属配線が、第３の金属配線を介して第１電極と電気的に接続されていることにより、第３の金属配線で局所配線を構成でき、低コストで生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置を実現できる。
更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第６の何れかの特徴に加えて、前記第１の金属配線上に、複数の前記第１の開口部を、行及び列方向に夫々複数、マトリクス状に配列し、列方向に延伸する前記第３の金属配線により、同一列に属する前記第１電極同士が接続され、アイランド状の前記第１の金属配線を介して一端が前記第２電極の夫々と各別に接続する複数の選択用素子を、前記第１の開口部毎に有し、同一行に属する前記選択用素子の他端同士が行方向に延伸する第４の配線を介して接続されることを第７の特徴とする。
上記第７の特徴の不揮発性半導体記憶装置に依れば、可変抵抗素子と選択用素子を直列に接続したメモリセルを有することで、回り込み電流が抑制され、安定的に可変抵抗素子の書き換え・読み出し動作が可能な、信頼性の高い不揮発性半導体記憶装置を低コストで実現できる。
更に、本発明に係る不揮発性半導体記憶装置は、上記第７の特徴に加えて、前記選択用素子がトランジスタであることを第８の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第８の特徴に加えて、前記選択用素子が薄膜トランジスタであることを第９の特徴とする。
上記第８又は第９の特徴の不揮発性半導体記憶装置に依れば、製造工程において、従来から汎用的に用いられてきたＬＳＩプロセスが利用できるため、プロセスの組み立てが容易な構造の不揮発性半導体記憶装置を実現できる。また、選択用素子として薄膜トランジスタ（ＴＦＴ）が用いられることで、液晶ディスプレイ等の製造で用いられるガラス基板上にも容易に作製可能な構造の不揮発性半導体記憶装置を実現できる。
また、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第６の何れかの特徴に加えて、前記第１の金属配線上に、複数の前記第１の開口部を、行及び列方向に夫々複数、マトリクス状に配列し、列方向に延伸する前記第３の金属配線により、同一列に属する前記第１電極同士が接続され、行方向に延伸する前記第１の金属配線を介して、同一行に属する前記第２電極同士が接続されることを第１０の特徴とする。
上記第１０の特徴の不揮発性半導体記憶装置に依れば、行方向に延伸する第１の金属配線と列方向に延伸する第３の金属配線の交差領域に第１の開口部が形成され、当該第１の開口部内に可変抵抗素子が形成されることで、低コストで生産性及び歩留まりに優れるクロスポイント型の不揮発性半導体記憶装置を実現できる。
また、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第１０の何れかの特徴に加えて、前記可変抵抗体は、遷移金属酸化物もしくはアルミニウム酸化物、又は、遷移金属の酸窒化物であることを第１１の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置は、上記第１１の特徴に加えて、前記可変抵抗体は、少なくともＮｉ，Ｃｏ，Ｔｉ，Ｔａ，Ｈｆ，Ｗ，Ｃｕ，及び、Ａｌから選択される一の元素を含む酸化物又は酸窒化物であることを第１２の特徴とする。
上記第１２の特徴の不揮発性半導体記憶装置に依れば、従来から半導体プロセスで汎用的に用いられてきた材料が利用できるため、プロセスの組み立てが容易な構造の不揮発性半導体記憶装置を実現できる。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、上記第２又は第３の特徴の不揮発性半導体記憶装置を製造する方法であり、基板上に、第１の金属配線と第２の金属配線を形成するとともに、前記第１の金属配線上および前記第２の金属配線上に可変抵抗体を形成する工程と、前記可変抵抗体を覆う全面に層間絶縁膜を形成する工程と、前記第１の金属配線上の前記層間絶縁膜に、前記可変抵抗体に達する深さの第１の開口部を、及び、前記第２の金属配線上の前記層間絶縁膜に、前記可変抵抗体に達する深さの第２の開口部を形成する工程と、第１電極を、前記第１の開口部内を完全に充填し、且つ、前記第２の開口部内を完全に充填せず且つ閉塞しないように全面に堆積する工程と、前記第１電極を、前記第１の開口部内が前記第１電極で充填された状態を維持しつつ、前記第２の開口部内において前記可変抵抗体の表面が露出するまでエッチバックする工程と、前記第２の金属配線上の前記可変抵抗体を、前記第１の開口部内が前記第１電極で充填された状態を維持しつつ、前記第２の開口部内において前記第２の金属配線の表面が露出するまでエッチバックする工程と、前記第２の開口部内において露出する前記第２の金属配線上、及び、前記第１の開口部内に形成された前記第１電極上に第３の金属配線を形成する工程と、を含むことを第１の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１の特徴に加えて、前記可変抵抗体を形成する工程において、前記可変抵抗体を全面に堆積することを第２の特徴とする。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、上記第２の特徴の不揮発性半導体記憶装置を製造する方法であり、基板上に、最上層の被酸化金属膜を含む第１の金属配線および第２の金属配線を形成する工程と、前記第１の金属配線と前記第２の金属配線を覆う全面に層間絶縁膜を形成する工程と、前記第１の金属配線上の前記層間絶縁膜に、前記被酸化金属膜に達する深さの第１の開口部を、及び、前記第２の金属配線上の前記層間絶縁膜に、前記被酸化金属膜に達する深さの第２の開口部を形成する工程と、前記第１の開口部および前記第２の開口部の底部に露出する前記被酸化金属膜を酸化し、前記被酸化金属膜の酸化物である可変抵抗体を形成する工程と、第１電極を、前記第１の開口部内を完全に充填し、且つ、前記第２の開口部内を完全に充填せず且つ閉塞しないように全面に堆積する工程と、前記第１電極を、前記第１の開口部内が前記第１電極で充填された状態を維持しつつ、前記第２の開口部内において前記可変抵抗体の表面が露出するまでエッチバックする工程と、前記第１の開口部内が前記第１電極で充填された状態を維持しつつ、前記第２の開口部内に露出した前記可変抵抗体をエッチバックにより取り除く工程と、前記第２の開口部内において露出する前記第２の金属配線上、及び、前記第１の開口部内に形成された前記第１電極上に第３の金属配線を形成する工程と、を含むことを第３の特徴とする。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１の特徴の不揮発性半導体記憶装置を製造する方法であり、基板上に、第１の金属配線と第２の金属配線を形成する工程と、前記第１の金属配線と前記第２の金属配線を覆う全面に層間絶縁膜を形成する工程と、前記第１の金属配線上の前記層間絶縁膜に、前記第１の金属配線に達する深さの第１の開口部を、及び、前記第２の金属配線上の前記層間絶縁膜に、前記第２の金属配線に達する深さの第２の開口部を形成する工程と、可変抵抗体を、前記第１の開口部内および前記第２の開口部内を完全に充填せず、且つ前記第１の開口部内および前記第２の開口部内を閉塞しないように全面に堆積する工程と、第１電極を、前記第１の開口部内を完全に充填し、且つ、前記第２の開口部内を完全に充填せず且つ閉塞しないように全面に堆積する工程と、前記第１電極を、前記第１の開口部内が前記第１電極で充填された状態を維持しつつ、前記第２の開口部内において前記可変抵抗体の表面が露出するまでエッチバックする工程と、前記可変抵抗体を、前記第１の開口部内が前記第１電極で充填された状態を維持しつつ、前記第２の開口部内において前記第２の金属配線の表面が露出するまでエッチバックする工程と、前記第２の開口部内において露出する前記第２の金属配線上、及び、前記第１の開口部内に形成された前記第１電極上に第３の金属配線を形成する工程と、を含むことを第４の特徴とする。

上記第１乃至第４の何れかの特徴の不揮発性半導体記憶装置の製造方法に依れば、同一層の層間絶縁膜内に、当該層間絶縁膜を貫通する２種類の開口部を同時に形成し、第１電極を堆積後、エッチバックにより第１の金属配線上の第１の開口部内に可変抵抗素子を、第２の金属配線上の第２の開口部内に第２の金属配線と第３の金属配線とを接続するための導通孔を、同時に形成することができる。これにより、製造時におけるフォトマスク枚数が削減され、低コストで生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置を製造できる。
第１の開口部と第２の開口部に、例えば、全面に金属膜を堆積する場合、堆積される金属膜の膜厚を調整することにより、第１の開口部には金属膜が完全に充填されるが、第２の開口部には金属膜が完全に充填されないようにすることができる。この結果、金属配線上に金属膜を全面に堆積後、第２の開口部内において下地の金属配線層の表面が露出するまでエッチバックを行い、金属膜を取り除くことにより、第２の開口部内の側壁には金属膜が残存するものの、底部において金属配線層が露出し、金属配線層同士を接続するための導通孔を形成することができる。一方、第１の開口部の底部および側壁部には、充填された金属膜がエッチバック後にも残存している。本発明では、第１及び第２の開口部を形成後、第１電極と可変抵抗体のうち少なくとも第１電極を全面に堆積し、エッチバックを行うことにより第１の開口部内において可変抵抗素子の第１電極の加工を行うと同時に、第２の開口部の底部において第２の金属配線が露出するコンタクト領域を形成する。これにより、当該コンタクト領域において第２の金属配線と第３の金属配線を直接接続することができる。
従って、簡素な製造工程で、第１の開口部内の可変抵抗素子の形成と、第２の開口部を介した第２の金属配線と第３の金属配線とのオーミック接触とを、確実に分離して作製することができる。
更に、可変抵抗素子の第１電極、第２電極、及び可変抵抗体の加工を行う工程が削減される上、第１の金属配線と第２電極とを接続するコンタクトプラグを別途形成する必要が無いため、より低コストで生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置を製造できる。
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１乃至第４の何れかの特徴に加えて、前記第１の開口部および前記第２の開口部を形成する工程において、形成される前記第２の開口部の開口面積が、前記第１の開口部の開口面積よりも大きいことを第５の特徴とする。
本発明では、エッチバックにより、第１の開口部内に可変抵抗素子が形成され、かつ、第２の開口部に導通孔が形成されるように、エッチングされる金属膜及び可変抵抗体の膜厚並びにエッチング方法に応じて、開口部の大きさ及び形状が設定される。上記第５の特徴の不揮発性半導体記憶装置の製造方法に依れば、第１と第２の開口部の開口面積を異ならせることにより、確実に、開口面積の小さな第１の開口部内に可変抵抗素子と、開口面積の大きな第２の開口部内に第２の金属配線と第３の金属配線とを接続するための導通孔とを、分離して形成することができ、更に、第２の開口部の開口面積を大きくすることにより、第２の開口部におけるコンタクト領域の面積を大きくして、第２の金属配線と第３の金属配線間の接触抵抗が低減され、良好なオーミック接触が実現される。
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１乃至第５の何れかの特徴に加えて、前記可変抵抗素子の第２電極と接続する選択用素子を形成する工程を更に含むことを第６の特徴とする。
上記第６の特徴の不揮発性半導体記憶装置の製造方法に依れば、可変抵抗素子と選択用素子を直列に接続したメモリセルを有することで、回り込み電流が抑制され、安定的に可変抵抗素子の書き換え・読み出し動作が可能な、信頼性の高い不揮発性半導体記憶装置を低コストで製造することができる。
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第６の特徴に加えて、前記選択用素子がトランジスタであることを第７の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第７の特徴に加えて、前記選択用素子が薄膜トランジスタであることを第８の特徴とする。
上記第７又は第８の特徴の不揮発性半導体記憶装置の製造方法に依れば、選択用素子としてトランジスタを用いることで、従来から汎用的に用いられてきたＬＳＩプロセスを利用でき、プロセスの組み立てが容易になる。また、選択用素子として薄膜トランジスタ（ＴＦＴ）を用いることで、液晶ディスプレイ等の製造で用いられるガラス基板上にも容易に不揮発性半導体記憶装置を製造できる。
また、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１乃至第８の何れかの特徴に加えて、前記可変抵抗体として、遷移金属酸化物もしくはアルミニウム酸化物、又は、遷移金属の酸窒化物を用いることを第９の特徴とする。
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第９の特徴に加えて、前記可変抵抗体として、少なくともＮｉ，Ｃｏ，Ｔｉ，Ｔａ，Ｈｆ，Ｗ，Ｃｕ，及び、Ａｌから選択される一の元素を含む酸化物又は酸窒化物を用いることを第１０の特徴とする。
上記第１０の特徴の不揮発性半導体記憶装置の製造方法に依れば、従来から半導体プロセスで汎用的に用いられてきた材料が利用できるため、プロセスの組み立てが容易になる。
従って、本発明に依れば、フォトマスク枚数の削減及び製造工程が削減或いは簡略化され、より低コストで、生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置及びその製造方法を実現することができる。
本発明に係る不揮発性半導体記憶装置のメモリセルアレイの概略の構造断面図。 本発明に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明に係る不揮発性半導体記憶装置の製造工程を示すフローチャート。 本発明の別実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略の構造断面図。 本発明の別実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略の構造断面図。 従来構成の不揮発性半導体記憶装置のメモリセルアレイの概略の構造断面図。 従来構成の不揮発性半導体記憶装置のメモリセルアレイの等価回路図。 従来構成の不揮発性半導体記憶装置の製造工程を示すフローチャート。 本発明の第２実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略の構造断面図。 本発明の第２実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の第２実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の第２実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の第２実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の第２実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の第２実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示すフローチャート。 本発明の第３実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略の構造断面図。 本発明の第３実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の第３実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の第３実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の第３実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の第３実施形態に係る不揮発性半導体記憶装置の製造工程を示すフローチャート。 本発明の別実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略の構造断面図。 本発明の別実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の別実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の別実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の別実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の別実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の別実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図を模式的に示す図。 本発明の別実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略の構造断面図。 本発明の別実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略の構造断面図。 本発明の別実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略の構造断面図。 本発明の別実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略の構造断面図。
〈第１実施形態〉
以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１００」と称す）及びその製造方法（以降、適宜「本発明方法１」と称す）につき、図面を参照して説明する。
図１は本実施形態において、本発明装置１００におけるメモリセルアレイ２００の概略の構造断面図を模式的に示す図である。尚、以下に示される構造断面図は、適宜、要部が強調して示されており、図面上の各構成要素の寸法の縮尺と実際の寸法の縮尺とは必ずしも一致するものではない。これは以降の各実施形態においても同様とする。
図１に示されるように、メモリセルアレイ２００は、アイランド状の第１の金属配線１１９上に、第１の開口部１２８（図４参照）内に形成された可変抵抗素子１０４を、行及び列方向に夫々複数、マトリクス状に配列して構成されている。そして、第３の金属配線１２０が列方向に延伸し、ビット線となって同一列に属する可変抵抗素子の第１電極１２６同士が接続されている。一方、トランジスタ１０２のゲート電極１１２が行方向（図１の紙面に垂直な方向）に延伸し、ワード線を構成しており、行方向に延伸するソース線１１８が第１層間絶縁膜１３２に形成されたコンタクトプラグ１３６を介してトランジスタ１０２のソース領域１１６と電気的に接続している。また、トランジスタ１０２は、ドレイン領域１１４、第１層間絶縁膜１３２に形成されたコンタクトプラグ１３７、及び、アイランド状に形成された第１の金属配線１１９を介して可変抵抗体１０２の第２電極１２２と接続することで、１Ｔ１Ｒ構造のメモリセルアレイ２００が形成されている。
個々の第１の開口部１２８内において、可変抵抗体１２４が第１の開口部１２８の底部と側壁部の全面を覆うように形成され、更に、第１電極１２６が当該可変抵抗体１２４を覆うように、プラグ状に充填され形成されている。これにより、第１電極（上部電極）１２６、第１の金属配線１１９の最上層である第２電極（下部電極）１２２、及び、可変抵抗体１２４からなる可変抵抗素子１０４が形成されている。可変抵抗体は例えば遷移金属酸化物もしくはアルミニウム酸化物、又は、遷移金属の酸窒化物で構成され、ここでは、酸化タンタル（Ｔａ２Ｏ５）である。他の好ましい例としては、Ｎｉ，Ｃｏ，Ｔｉ，Ｈｆ，Ｗ，Ｃｕ，Ａｌの酸化物または酸窒化物を用いることができる。
更に、第１の金属配線１１９と同一層の第２の金属配線１２１上に、第１の開口部１２８よりも開口面積の大きな第２の開口部１２９（図４参照）が形成されている。第２の開口部１２９内の側壁部の全面が可変抵抗体１２４で覆われている一方で、第２の開口部１２９内の底部の中央部分において、可変抵抗体が形成されておらず、第２の金属配線１２１が露出するコンタクト領域が存在しており、当該コンタクト領域を介して第２の金属配線１２１とビット線１２０が直接接続されている。これにより、ビット線１２０は、第２の開口部１２９内に形成された導通孔を介して第２の金属配線１２１とも接続することで、メモリセルアレイ２００とビット線デコーダ（図示せず）或いは読み出し回路（図示せず）等の周辺回路との接続がなされている。
メモリセルアレイ２００の各ビット線が当該ビット線デコーダに接続され、各ワード線が当該ワード線デコーダに接続することで本発明装置１００が構成される。本発明装置１００は、選択されたメモリセルに選択電圧を、非選択のメモリセルに非選択電圧を、夫々、ビット線デコーダ或いはワード線デコーダを介して印加することで、メモリセルの書き換え及び読み出しを行うことができる。尚、当該ビット線デコーダ及び当該ワード線デコーダの具体的な構成、並びに、メモリセルの書き換え及び読み出し動作において各メモリセルに印加される選択電圧および非選択電圧については、種々の公知の構成が利用可能であるので説明は割愛する。また、読み出し動作において使用される読み出し回路の構成についても、種々の公知の構成が利用可能であり、本発明の趣旨からは外れるので説明は割愛する。
次に、本発明装置１００の製造方法（本発明方法１）につき、図面を参照して詳細に説明する。
図２〜図８は本実施形態において、本発明装置１００を製造する際の各工程における概略の構造断面図を模式的に示す図であり、また、図９は本発明装置１００の製造工程を示すフローチャートである。尚、以下の文中の各ステップは図９に示されるフローチャートの各ステップを表すものとする。また、各製造工程で堆積される各膜の膜厚の数値はあくまで一例であって、この値に限定されるものではない。これは以降の各実施形態においても同様とする。
先ず、図２に示されるように、素子分離領域１０６、及び、ゲート絶縁膜１１０とゲート電極１１２とドレイン領域１１４とソース領域１１６からなるトランジスタ１０２を半導体基板１０８上に形成後、第１層間絶縁膜１３２を堆積し、ソース領域１１６と接続するためのコンタクトプラグ１３６、及び、ドレイン領域１１４と接続するためのコンタクトプラグ１３７を適宜形成する。その後、例えば、スパッタ法にて堆積したＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉ構造からなるソース線１１８と第１の金属配線１１９、及び第２の金属配線１２１を、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって形成する（ステップ＃３０１：金属配線形成工程）。第１の金属配線１１９のうち、最上層に形成される膜厚が６０ｎｍ程度のＴｉＮ膜が、可変抵抗素子の下部電極（第２電極）１２２となる。
尚、上記ソース線１１８と第１の金属配線１１９、及び、第２の金属配線１２１は、層間絶縁膜を堆積後、Ｃｕを用いた公知のダマシン技術により、当該層間絶縁膜に形成した溝を充填することで形成してもよい。
次に、図３に示されるように、第２層間絶縁膜としてのＳｉＯ２膜１３３を、プラズマＣＶＤ法にて、上記第１及び第２の金属配線を覆うように、例えば、金属配線上に２００ｎｍの厚みで全面に堆積する（ステップ＃３０２：層間絶縁膜形成工程）。尚、このとき、第２層間絶縁膜１３３をプラズマＣＶＤ法にて８００ｎｍの厚みで全面に堆積後、公知のＣＭＰ技術によって第１及び第２の金属配線上に２００ｎｍの厚みになるまで研磨してもよい。
次に、図４に示されるように、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって、第１の金属配線１１９上の第２層間絶縁膜１３３の可変抵抗素子形成領域に、第１の金属配線１１９に達する深さの第１の開口部１２８を、第２の金属配線１２１上の第２層間絶縁膜１３３のコンタクトホール形成領域に、第２の金属配線１２１に達する深さの第２の開口部１２９を、夫々、同時に形成する（ステップ＃３０３：開口部形成工程）。
このとき、第１の開口部１２８及び第２の開口部１２９は、後述する上部電極（第１電極）堆積工程において、第１の開口部１２８内には第１電極が完全に充填され、且つ、第２の開口部１２９内には第１電極が完全に充填されることがないような開口部の形状及び大きさとする。例えば、開口部の形状が楕円であれば短径、長方形であれば短辺の長さを違えることで、開口部内の第１電極の充填の状態を制御することができる。尚、確実に第１の開口部１２８内には第１電極が完全に充填され、且つ、確実に第２の開口部１２９内には第１電極が完全に充填されるためには、第２の開口部１２９の開口面積を第１の開口部１２８よりも大きくとることが好ましい。ここでは、第１の開口部の直径を２００ｎｍ、第２の開口部の直径を６００ｎｍとした。
次に、図５に示されるように、可変抵抗体の一例として、例えば、Ｔａ２Ｏ５膜１２４を、第１の開口部１２８及び第２の開口部１２９内を完全に充填せず、且つ第１の開口部１２８及び第２の開口部１２９内を閉塞しないように、スパッタ法にて例えば１０ｎｍの厚みで全面に堆積する（ステップ＃３０４：可変抵抗体膜堆積工程）。
尚、このとき、可変抵抗体１２４を堆積する直前に、例えば、Ａｒガスによる逆スパッタ等により下部電極１２２を構成する金属配線１１９の表面清浄化処理を行なっておくことが好ましい。
次に、図６に示されるように、上部電極（第１電極）の一例として、例えば、Ｗ／ＴｉＮ／Ｔａ構造からなる膜１２６を、第１の開口部１２８内を完全に充填し、且つ、第２の開口部１２９内を完全に充填せず且つ閉塞しないように、スパッタ法及びＣＶＤ法にて、例えば、夫々、２００ｎｍ／１０ｎｍ／２０ｎｍの膜厚で全面に堆積する（ステップ＃３０５：上部電極膜堆積工程）。
次に、図７に示されるように、例えば、ＳＦ６を用いるドライエッチングにより、第２の開口部１２９の底部において可変抵抗体１２４の表面が露出するまで、第１電極１２６をエッチバックし、第２層間絶縁膜１３３上の第１電極１２６を除去する。更に、第２の開口部１２９の底部において第２の金属配線の表面が露出するまで、可変抵抗体１２４をエッチバックし、第２の開口部１２９の底部の可変抵抗体１２４を除去する（ステップ＃３０６：エッチバック工程）。尚、上記の第１電極１２６及び可変抵抗体１２４のエッチバックは、連続して行われる。このとき、第１の開口部１２８内において、第１電極１２６がプラグ状に残存し、Ｔａ２Ｏ５膜が可変抵抗体１２４として第１電極１２６と第２電極１２２の間に挟持された可変抵抗素子１０４を形成するようにエッチバック時間を調整する。
これにより、第１の開口部１２８内には可変抵抗素子１０４が、第２の開口部１２９内には第２の金属配線１２１と上層の金属配線同士を接続するための導通孔１３０が、同時に形成される。
次に、図８に示されるように、例えばスパッタ法にてＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉ構造からなる金属膜１２０を全面に堆積する（ステップ＃３０７：金属膜堆積工程）、その後、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって金属膜をパターニングすることにより、可変抵抗素子１０４の第１電極１２６、及び、第２の金属配線１２１の両方と接続する第３の金属配線１２０を形成する（ステップ＃３０８：金属配線形成工程）。これにより、図１に示されるメモリセルアレイ２００が形成される。
その後、後工程において、層間絶縁膜を全面に堆積する。当該層間絶縁膜上には、メモリセルアレイ２００の周辺回路間を接続するための上層配線を必要に応じて形成することができる。このようにして、本発明装置１００が製造される。
〈第２実施形態〉
上述の第１実施形態では、第１の開口部１２８及び第２の開口部１２９を形成後、可変抵抗体１２４および第１電極１２６を全面に堆積し、その後エッチバックを行なうことで、第１の開口部１２８内に可変抵抗素子１０４を、第２の開口部１２９内に導通孔１３０を、夫々、同時に形成する例を説明したが、可変抵抗体１２４の形成は層間絶縁膜を貫通する第１の開口部及び第２の開口部を形成する前であってもよい。
以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１００ａ」と称す）及びその製造方法（以降、適宜「本発明方法２」と称す）につき、図面を参照して説明する。図１５は本実施形態において、本発明装置１００ａにおけるメモリセルアレイ２０３の概略の構造断面図を模式的に示す図である。
図１５に示されるように、メモリセルアレイ２０３は、第１実施形態に係るメモリセルアレイ２００と同様、可変抵抗素子１０４を行及び列方向に夫々複数、マトリクス状に配列して構成され、列方向に延伸する第３の金属配線（ビット線）１２０、行方向に延伸するトランジスタ１０２のゲート電極（ワード線）１１２、及び、行方向に延伸するソース線１１８を有する１Ｔ１Ｒ構造のメモリセルアレイである。
アイランド状の第１の金属配線１１９上に可変抵抗体１２４が形成され、可変抵抗体１２４上に、可変抵抗体１２４上の層間絶縁膜１３３を貫通する第１の開口部１２８が形成されている。個々の第１の開口部１２８は第１電極によりプラグ状に充填されており、これにより、第１電極（上部電極）１２６、第１の金属配線１１９の最上層である第２電極（下部電極）１２２、及び、可変抵抗体１２４からなる可変抵抗素子１０４が形成されている。可変抵抗体は例えば遷移金属酸化物もしくはアルミニウム酸化物、又は、遷移金属の酸窒化物で構成され、ここでは、酸化タンタル（Ｔａ２Ｏ５）である。他の好ましい例としては、Ｎｉ，Ｃｏ，Ｔｉ，Ｈｆ，Ｗ，Ｃｕ，Ａｌの酸化物または酸窒化物を用いることができる。
一方、第１の金属配線１１９と同一層の第２の金属配線１２１上には、第１の開口部１２８よりも開口面積の大きな第２の開口部１２９（図１８参照）が形成されている。第２の開口部１２９内の側壁部に第１電極１２６が形成され、第２の開口部１２９の底部の側壁に沿った内周部分に可変抵抗体が残存している一方で、第２の開口部１２９の底部の中央部分において、可変抵抗体が形成されておらず、第２の金属配線１２１が露出するコンタクト領域が存在しており、当該コンタクト領域を介して第２の金属配線１２１とビット線１２０が直接接続されている。これにより、ビット線１２０は、第２の開口部１２９内に形成された導通孔を介して第２の金属配線１２１とも接続することで、メモリセルアレイ２０３とビット線デコーダ（図示せず）或いは読み出し回路（図示せず）等の周辺回路との接続がなされている。
メモリセルアレイ２０３の各ビット線が当該ビット線デコーダに接続され、各ワード線が当該ワード線デコーダに接続することで本発明装置１００ａが構成される。第１実施形態に係るメモリセルアレイ２００と同様、本発明装置１００ａは、選択されたメモリセルに選択電圧を、非選択のメモリセルに非選択電圧を、夫々、ビット線デコーダ或いはワード線デコーダを介して印加することで、メモリセルの書き換え及び読み出しを行うことができる。
以下に、本発明装置１００ａの製造方法（本発明方法２）につき、図面を参照して詳細に説明する。
図１６〜図２１は本実施形態において、本発明装置１００ａを製造する際の各工程における概略の構造断面図を模式的に示す図であり、また、図２２は本発明装置１００ａの製造工程を示すフローチャートである。尚、以下の文中の各ステップは図２２に示されるフローチャートの各ステップを表すものとする。
先ず、図１６に示されるように、素子分離領域１０６、及び、ゲート絶縁膜１１０とゲート電極１１２とドレイン領域１１４とソース領域１１６からなるトランジスタ１０２を半導体基板１０８上に形成後、第１層間絶縁膜１３２を堆積し、ソース領域１１６と接続するためのコンタクトプラグ１３６、及び、ドレイン領域１１４と接続するためのコンタクトプラグ１３７を適宜形成する。その後、例えばスパッタ法にて堆積したＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉ構造からなる、膜厚が３００ｎｍ程度のソース線１１８、第１の金属配線１１９、及び、第２の金属配線１２１を、更に、可変抵抗体１２４として、当該金属配線１１８，１１９及び１２１上にスパッタ法にて堆積した膜厚が１０ｎｍ程度のタンタル酸化膜（Ｔａ２Ｏ５）を、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって形成する（ステップ＃７０１：金属配線・可変抵抗体形成工程）。第１の金属配線１１９のうち、最上層に形成される膜厚が６０ｎｍ程度のＴｉＮ膜が、可変抵抗素子の下部電極（第２電極）１２２を兼ねている。
尚、上記ソース線１１８、第１の金属配線１１９、第２の金属配線１２１、及び、可変抵抗体１２４は、層間絶縁膜を堆積後、公知のダマシン技術により、当該層間絶縁膜に形成した溝を充填することで形成してもよい。
次に、図１７に示されるように、第２層間絶縁膜としてのＳｉＯ２膜１３３を、プラズマＣＶＤ法にて、可変抵抗体１２４を覆うように、例えば、金属配線上に２００ｎｍの厚みで全面に堆積する（ステップ＃７０２：層間絶縁膜形成工程）。尚、このとき、第２層間絶縁膜１３３をプラズマＣＶＤ法にて８００ｎｍの厚みで全面に堆積後、公知のＣＭＰ技術によって第１及び第２の金属配線上に２００ｎｍの厚みになるまで研磨してもよい。
次に、図１８に示されるように、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって、第１の金属配線１１９上の第２層間絶縁膜１３３の可変抵抗素子形成領域に、第１の金属配線１１９に達する深さの第１の開口部１２８を、第２の金属配線１２１上の第２層間絶縁膜１３３のコンタクトホール形成領域に、第２の金属配線１２１に達する深さの第２の開口部１２９を、夫々、同時に形成する（ステップ＃７０３：開口部形成工程）。このとき、第１の開口部１２８及び第２の開口部１２９は、第１実施形態と同様、後述する上部電極（第１電極）堆積工程において、第１の開口部１２８内には第１電極が完全に充填され、且つ、第２の開口部１２９内には第１電極が完全に充填されることがないような開口部の形状及び大きさとする。ここでは、第１の開口部の直径を２００ｎｍ、第２の開口部の直径を６００ｎｍとした。
次に、図１９に示されるように、上部電極（第１電極）の一例として、例えば、Ｗ／ＴｉＮ／Ｔａ構造からなる膜１２６を、第１の開口部１２８内を完全に充填し、且つ、第２の開口部１２９内を完全に充填せず且つ閉塞しないように、スパッタ法及びＣＶＤ法にて、例えば、夫々、２００ｎｍ／１０ｎｍ／２０ｎｍの膜厚で全面に堆積する（ステップ＃７０４：上部電極膜堆積工程）。
次に、図２０に示されるように、例えば、ＳＦ６を用いるドライエッチングにより、第２の開口部１２９の底部において可変抵抗体１２４の表面が露出するまで、第１電極１２６をエッチバックし、第２層間絶縁膜１３３上の第１電極１２６を除去する。更に、第２の開口部１２９の底部において第２の金属配線の表面が露出するまで、可変抵抗体１２４をエッチバックし、第２の開口部１２９の底部の可変抵抗体１２４を除去する（ステップ＃７０５：エッチバック工程）。尚、上記の第１電極１２６及び可変抵抗体１２４のエッチバックは、連続して行われる。このとき、第１の開口部１２８内において、第１電極１２６がプラグ状に残存し、Ｔａ２Ｏ５膜が可変抵抗体１２４として第１電極１２６と第２電極１２２の間に挟持された可変抵抗素子１０４を形成するようにエッチバック時間を調整する。
これにより、第１の開口部１２８内には可変抵抗素子１０４が、第２の開口部１２９内には第２の金属配線１２１と上層の金属配線同士を接続するための導通孔１３０が、同時に形成される。
次に、図２１に示されるように、例えばスパッタ法にてＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉ構造からなる膜厚が３００ｎｍ程度の金属膜１２０を全面に堆積する（ステップ＃７０６：金属膜堆積工程）、その後、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって金属膜をパターニングすることにより、可変抵抗素子１０４の第１電極１２６、及び、第２の金属配線１２１の両方と接続する第３の金属配線１２０を形成する（ステップ＃７０７：金属配線形成工程）。これにより、図１５に示されるメモリセルアレイ２０３が形成される。
その後、後工程において、層間絶縁膜を全面に堆積する。当該層間絶縁膜上には、メモリセルアレイ２０３の周辺回路間を接続するための上層配線を必要に応じて形成することができる。このようにして、本発明装置１００ａが製造される。
〈第３実施形態〉
以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１００ｂ」と称す）及びその製造方法（以降、適宜「本発明方法３」と称す）につき、図面を参照して説明する。図２３は本実施形態において、本発明装置１００ｂにおけるメモリセルアレイ２０４の概略の構造断面図を模式的に示す図である。
図２３に示されるように、メモリセルアレイ２０４は、第１実施形態に係るメモリセルアレイ２００と同様、可変抵抗素子１０４を行及び列方向に夫々複数、マトリクス状に配列して構成され、列方向に延伸する第３の金属配線（ビット線）１２０、行方向に延伸するトランジスタ１０２のゲート電極（ワード線）１１２、及び、行方向に延伸するソース線１１８を有する１Ｔ１Ｒ構造のメモリセルアレイである。
アイランド状の第１の金属配線１１９の最上層に可変抵抗体１２４が形成され、可変抵抗体１２４上に、可変抵抗体１２４上の層間絶縁膜１３３を貫通する第１の開口部１２８が形成されている。個々の第１の開口部１２８は第１電極１２６によりプラグ状に充填されており、第１電極１２６は、第１の開口部底部の可変抵抗体１２４と接触し、これにより、第１電極（上部電極）１２６、第１の金属配線１１９の一部である第２電極（下部電極）１２２、及び、可変抵抗体１２４からなる可変抵抗素子１０４が形成されている。可変抵抗体は例えば遷移金属酸化物もしくはアルミニウム酸化物、又は、遷移金属の酸窒化物で構成され、ここでは、酸化タンタル（Ｔａ２Ｏ５）である。他の好ましい例としては、Ｎｉ，Ｃｏ，Ｔｉ，Ｈｆ，Ｗ，Ｃｕ，Ａｌの酸化物または酸窒化物を用いることができる。
一方、第１の金属配線１１９と同一層の第２の金属配線１２１上には、第１の開口部１２８よりも開口面積の大きな第２の開口部１２９（図２４参照）が形成されている。第２の開口部１２９内の側壁部に第１電極１２６が形成され、第２の開口部１２９の底部の側壁に沿った内周部分に可変抵抗体が残存している一方で、第２の開口部１２９の底部の中央部分において、可変抵抗体が形成されておらず、第２の金属配線１２１が露出するコンタクト領域が存在しており、当該コンタクト領域を介して第２の金属配線１２１とビット線１２０が直接接続されている。これにより、ビット線１２０は、第２の開口部１２９内に形成された導通孔を介して第２の金属配線１２１とも接続することで、メモリセルアレイ２０３とビット線デコーダ（図示せず）或いは読み出し回路（図示せず）等の周辺回路との接続がなされている。
メモリセルアレイ２０４の各ビット線が当該ビット線デコーダに接続され、各ワード線が当該ワード線デコーダに接続することで本発明装置１００ｂが構成される。第１実施形態に係るメモリセルアレイ２００と同様、メモリセルアレイ２０４は、選択されたメモリセルに選択電圧を、非選択のメモリセルに非選択電圧を、夫々、ビット線デコーダ或いはワード線デコーダを介して印加することで、メモリセルの書き換え及び読み出しを行うことができる。
以下に、本発明装置１００ｂの製造方法（本発明方法３）につき、図面を参照して詳細に説明する。
図２〜図４及び図２４〜図２７は本実施形態において、本発明装置１００ｂを製造する際の各工程における概略の構造断面図を模式的に示す図であり、また、図２８は本発明装置１００ｂの製造工程を示すフローチャートである。尚、以下の文中の各ステップは図２８に示されるフローチャートの各ステップを表すものとする。
先ず、第１実施形態における図２と同様、トランジスタ１０２が形成された基板上に、ソース線１１８、第１の金属配線１１９、及び第２の金属配線１２１を、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって形成する（ステップ＃８０１：金属配線形成工程）。但し、本実施形態では、金属配線層１１８，１１９，１２１として、第１実施形態におけるＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉ構造の上に更にＴａを１０ｎｍ程度、スパッタ法により堆積させている。第１の金属配線１１９のうち、最上層に形成される膜厚が１０ｎｍ程度のＴａ膜の一部が、後述の酸化処理工程により酸化されることで可変抵抗体１２４となり、当該Ｔａ膜の直下の膜厚が６０ｎｍ程度のＴｉＮ膜が、可変抵抗素子の下部電極（第２電極）１２２となる。
次に、第１実施形態における図３と同様、第２層間絶縁膜としてのＳｉＯ２膜１３３を、プラズマＣＶＤ法にて、上記第１及び第２の金属配線を覆うように、例えば、金属配線上に２００ｎｍの厚みで全面に堆積する（ステップ＃８０２：層間絶縁膜形成工程）。
次に、第１実施形態における図４と同様、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって、第１の金属配線１１９上の第２層間絶縁膜１３３の可変抵抗素子形成領域に、第１の金属配線１１９に達する深さの第１の開口部１２８を、第２の金属配線１２１上の第２層間絶縁膜１３３のコンタクトホール形成領域に、第２の金属配線１２１に達する深さの第２の開口部１２９を、夫々、同時に形成する（ステップ＃８０３：開口部形成工程）。第１の開口部１２８及び第２の開口部１２９は、第１及び第２実施形態と同様、後述する上部電極（第１電極）堆積工程において、第１の開口部１２８内には第１電極が完全に充填され、且つ、第２の開口部１２９内には第１電極が完全に充填されることがないような開口部の形状及び大きさとする。ここでは、第１の開口部の直径を２００ｎｍ、第２の開口部の直径を６００ｎｍとした。
次に、図２４に示されるように、例えば、酸素を含む２５０〜４５０℃（ここでは、４００℃）の雰囲気下で第１の開口部１２８の底部に露出した最上層の第１の金属配線１１９であるＴａ膜を熱酸化させることにより、可変抵抗体の一例としてのＴａ２Ｏ５膜１２４を第１の開口部１２８の底部に形成する（ステップ＃８０４：酸化処理工程）。このとき、第２の開口部１２９の底部に露出した最上層の第２の金属配線１２１であるＴａ膜も酸化され、可変抵抗体としてのＴａ２Ｏ５膜１２４が第２の開口部１２９の底部に形成される。
次に、図２５に示されるように、上部電極（第１電極）の一例として、例えば、Ｗ／ＴｉＮ／Ｔａ構造からなる膜１２６を、第１の開口部１２８内を完全に充填し、且つ、第２の開口部１２９内を完全に充填せず且つ閉塞しないように、スパッタ法及びＣＶＤ法にて、例えば、夫々、２００ｎｍ／１０ｎｍ／２０ｎｍの膜厚で全面に堆積する（ステップ＃８０５：上部電極膜堆積工程）。
次に、図２６に示されるように、例えば、ＳＦ６を用いるドライエッチングにより、第２の開口部１２９の底部において可変抵抗体１２４の表面が露出するまで、第１電極１２６をエッチバックし、第２層間絶縁膜１３３上の第１電極１２６を除去する。更に、第２の開口部１２９の底部において第２の金属配線の可変抵抗体１２４の直下のＴｉＮ膜が露出するまで、可変抵抗体１２４をエッチバックし、第２の開口部１２９の底部の可変抵抗体１２４を除去する（ステップ＃８０６：エッチバック工程）。尚、上記の第１電極１２６及び可変抵抗体１２４のエッチバックは、連続して行われる。このとき、第１の開口部１２８内において、第１電極１２６がプラグ状に残存し、Ｔａ２Ｏ５膜が可変抵抗体１２４として第１電極１２６と第２電極１２２の間に挟持された可変抵抗素子１０４を形成するようにエッチバック時間を調整する。
これにより、第１の開口部１２８内には可変抵抗素子１０４が、第２の開口部１２９内には第２の金属配線１２１と上層の金属配線同士を接続するための導通孔１３０が、同時に形成される。
次に、図２７に示されるように、例えばスパッタ法にてＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉ構造からなる膜厚が３００ｎｍ程度の金属膜１２０を全面に堆積する（ステップ＃８０７：金属膜堆積工程）、その後、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって金属膜をパターニングすることにより、可変抵抗素子１０４の第１電極１２６、及び、第２の金属配線１２１の両方と接続する第３の金属配線１２０を形成する（ステップ＃８０８：金属配線形成工程）。これにより、図２３に示されるメモリセルアレイ２０４が形成される。
その後、後工程において、層間絶縁膜を全面に堆積する。当該層間絶縁膜上には、メモリセルアレイ２０４の周辺回路間を接続するための上層配線を必要に応じて形成することができる。このようにして、本発明装置１００ｂが製造される。
上記本発明方法１〜３では、第１の金属配線１１９上に形成した第１の開口部１２８内に可変抵抗素子１０４を、第２の金属配線１２１上に形成した第２の開口部１２９内に第２の金属配線１２１と第３の金属配線１２０を接続するための導通孔を、夫々、同時に形成することが可能になり、図１２に示される従来構成のメモリセルアレイ５００の製造工程と比較すると、金属配線５１９と第２電極５２２とを接続するコンタクトプラグ５３８、金属配線５２０と第１電極５２６とを接続するコンタクトプラグ５３９、及び、金属配線５２０と金属配線５２１とを接続するコンタクトプラグ５３５を別途形成する必要が無いため、従来工程よりフォトマスク枚数の削減及び製造工程の削減が可能で、より低コストで、生産性及び歩留まりに優れた不揮発性半導体記憶装置を実現することができる。
即ち、本発明方法１〜３及び本発明装置１００，１００ａ，１００ｂの何れかに依れば、金属配線上の層間絶縁膜内に形成した開口部の大きさ又は形状の違いによって、可変抵抗素子と、金属配線間を接続する導通孔とを同時に形成することが可能になり、従来工程よりフォトマスク枚数の削減及び製造工程の削減が可能で、より低コストで、生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置を実現することができる。
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
以下に、別実施形態について説明する。
〈１〉上述の第２実施形態に係る本発明装置１００ａの製造方法では、ＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉ構造からなる金属膜上に可変抵抗体１２４を堆積後、エッチングによりソース線１１８、第１の金属配線１１９、及び、第２の金属配線１２１と可変抵抗体１２４とを同時に形成しているが、第１の金属配線１１９、及び、第２の金属配線１２１をエッチングにより形成後、可変抵抗体を全面に堆積しても構わない。上記製造方法を採用した場合のメモリセルアレイ２０５の構造断面図を図２９に示す。また、上記製造方法でメモリセルアレイ２０５を製造する際の各工程における概略の構造断面図を図３０〜図３５に示す。図３０〜図３５に示される製造工程は、夫々、第２実施形態で説明した本発明方法２の製造工程を示す図１６〜図２１に対応している。可変抵抗体１２４の成膜時の状態が絶縁体である場合、第１電極１２６と第２電極１２２の間に所定の電圧パルスを印加し、所謂フォーミング処理を施すことにより、第１電極１２６と第２電極１２２の間に挟持された第１の開口部底部の可変抵抗体１２４のみが低抵抗化し、第１電極１２６と第２電極１２２の間の電流電圧特性が二以上の異なる状態間で遷移する可変抵抗素子として利用可能になる。従って、可変抵抗体１２４を全面に堆積してもメモリセルアレイの動作に影響は生じない。
〈２〉上記実施形態では、選択トランジスタが形成された基板上に可変抵抗素子が形成されている１Ｔ１Ｒ構造のメモリセルアレイ２００を例として本発明の構成を説明したが、本発明はこの構成に限られるものではない。図１０は１Ｒ構造のメモリセルアレイの製造において本発明方法１を適用した場合のメモリセルアレイ２０１の構造断面図である。絶縁膜１３２上に第１の金属配線１１９及び第２の金属配線１２１が形成され、第１の金属配線１１９上に、第１の開口部１２８（図４参照）が、行方向（紙面に対して垂直方向）及び列方向（図の横方向）に夫々複数、マトリクス状に配列している。そして、第３の金属配線１２０からなる列方向に延伸するビット線により、同一列に属する可変抵抗素子の第１電極１２６同士が接続され、行方向に延伸する第１の金属配線１１９により、同一行に属する可変抵抗素子の第２電極１２２同士が接続されることで、メモリセルアレイが構成されている。更に、ビット線である第３の金属配線１２０は、第２の開口部１２９（図４参照）内に形成された導通孔を介して、第２の金属配線１２１とも接続されている。
同様に、１Ｒ構造のメモリセルアレイの製造において本発明方法２を適用した場合のメモリセルアレイ２０６の構造断面図を図３６に、１Ｒ構造のメモリセルアレイの製造において本発明方法３を適用した場合のメモリセルアレイ２０７の構造断面図を図３７に示す。
同様に、本発明方法を用いることで、第１の金属配線１１９と接続する選択素子としてダイオード、或いは非線形素子を有する１Ｄ１Ｒ構造のメモリセルアレイを有する不揮発性半導体記憶装置を製造することも可能である。
〈３〉また、上述の実施形態における可変抵抗体膜の堆積工程においては、コリメートスパッタ、ロングスロースパッタ、イオン化スパッタ等の指向性スパッタ成膜法、或いは、ＣＶＤ法、ＡＬＤ法等の任意の適切な堆積技術を用いることにより可変抵抗体の膜厚を制御することも可能である。
〈４〉また、可変抵抗体を酸化タンタル（Ｔａ２Ｏ５）としたが、ＮｉＯ、ＣｏＯ２、ＴｉＯ２、ＨｆＯ２等の遷移金属酸化物、アルミニウム酸化物、もしくは遷移金属の酸窒化物等を用いることも可能である。
〈５〉更に、上述の実施形態における下地基板は半導体基板としたが、ガラス基板やプラスチック基板を用いても構わない。また、選択素子としてのトランジスタは、ＭＯＳトランジスタとしたが、バイポーラトランジスタや、或いは薄膜トランジスタ（ＴＦＴ）としても構わない。このような構成とすることにより、液晶ディスプレイ用の基板上に不揮発性半導体記憶装置を形成することも可能である。
図１１は本発明装置１００において選択素子として薄膜トランジスタを用いた構成であり、ガラス基板１０８の上面に、ゲート絶縁膜１１０、ゲート電極１１２、ドレイン電極１１５、ソース電極１１７からなる薄膜トランジスタ１０２が形成され、薄膜トランジスタ１０２のドレイン電極１１５がコンタクトプラグ１３７と第１の金属配線１１９を介して可変抵抗素子１０４と接続することで、メモリセルアレイ２０２が形成されている。
同様に、本発明装置１００ａにおいて選択素子として薄膜トランジスタを用いたメモリセルアレイ２０８を図３８に、本発明装置１００ｂにおいて選択素子として薄膜トランジスタを用いたメモリセルアレイ２０９を図３９に示す。
本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。
１〜３： 本発明に係る不揮発性半導体記憶装置の製造方法
１０２，５０２： 選択トランジスタ
１０４，５０４： 可変抵抗素子
１０６，５０６： 素子分離領域
１０８，５０８： 半導体基板
１１０，５１０： ゲート絶縁膜
１１２，５１２： ゲート電極（ワード線）
１１４，５１４： ドレイン領域
１１５： ドレイン電極
１１６，５１６： ソース領域
１１７： ソース電極
１１８，５１８： ソース線
１１９： 第１の金属配線
１２０： 第３の金属配線
１２１： 第２の金属配線
１２２，５２２： 下部電極（第２電極）
１２４，５２４： 可変抵抗体
１２６，５２６： 上部電極（第１電極）
１２８： 第１の開口部
１２９： 第２の開口部
１３０： 導通孔
１３２〜１３４，５３２〜５３４： 層間絶縁膜
１３６，１３７，５３５〜５３９： コンタクトプラグ
２００〜２０９： 本発明のメモリセルアレイ
５００： 従来構成に係るメモリセルアレイ
５０１： メモリセルユニット
５１９，５２１： 金属配線
５２０： ビット線

Claims (22)

  1. 第１電極と、第２電極と、前記第１電極及び前記第２電極間に挟持される可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより、前記第１電極と前記第２電極の間の電流電圧特性で表される抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子を複数、マトリクス状に配列してなる不揮発性半導体記憶装置であって、
    第１の金属配線上に、第１の開口部が、前記第１の金属配線上の層間絶縁膜を貫通するように形成され、
    前記第１の金属配線と同一層の第２の金属配線上に、第２の開口部が、前記第２の金属配線上の層間絶縁膜を貫通するように形成され、
    前記第１の開口部と前記第２の開口部の大きさ及び形状の少なくとも何れか一方が異なり、前記第１の開口部および前記第２の開口部の形状および大きさが、前記第１の開口部および前記第２の開口部内に前記第１電極を所定の膜厚で堆積した際に、前記第１の開口部内には前記第１電極が完全に充填されるが、前記第２の開口部内には前記第１電極が完全に充填されない形状および大きさであり、
    前記第１の開口部内において、
    前記第１の開口部の底部と側壁部の全面を覆い、前記第１の金属配線と接触する前記可変抵抗体、及び、前記可変抵抗体を覆う前記第１電極が、夫々形成され、
    前記第１の金属配線の少なくとも一部が前記第２電極となって、前記可変抵抗素子が形成され、
    前記第２の開口部内において、
    前記第２の開口部の側壁部の全面に前記可変抵抗体が形成され、
    前記第２の開口部の底部の側壁に沿った内周部分に前記可変抵抗体が残存するとともに、前記第２の開口部の底面の中央部分に前記可変抵抗体が形成されていないコンタクト領域を有し、
    前記第１電極が、前記第２の開口部の側壁部に形成された前記可変抵抗体を覆い、且つ、前記第２の開口部の底部の前記内周部分に残存する前記可変抵抗体の上面を覆うように形成され、
    前記コンタクト領域上において前記第２の金属配線と直接接続する第３の金属配線が形成されていることを特徴とする不揮発性半導体記憶装置。
  2. 第１電極と、第２電極と、前記第１電極及び前記第２電極間に挟持される可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより、前記第１電極と前記第２電極の間の電流電圧特性で表される抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子を複数、マトリクス状に配列してなる不揮発性半導体記憶装置であって、
    第１の金属配線と下方において接する前記可変抵抗体上に、第１の開口部が、前記第１の金属配線上に位置する層間絶縁膜を貫通するように形成され、
    前記第１の金属配線と同一層の第２の金属配線と下方において接する前記可変抵抗体上に、第２の開口部が、前記第２の金属配線上に位置する層間絶縁膜を貫通するように形成され、
    前記第１の開口部と前記第２の開口部の大きさ及び形状の少なくとも何れか一方が異なり、前記第１の開口部および前記第２の開口部の形状および大きさが、前記第１の開口部および前記第２の開口部内に前記第１電極を所定の膜厚で堆積した際に、前記第１の開口部内には前記第１電極が完全に充填されるが、前記第２の開口部内には前記第１電極が完全に充填されない形状および大きさであり、
    前記第１の開口部内において、
    前記第１電極が、前記第１の開口部の底部において露出する前記可変抵抗体の上面を覆うように形成され、
    前記第１の金属配線の少なくとも一部が前記第２電極となって、前記可変抵抗素子が形成され、
    前記第２の開口部において、
    前記第１電極が、前記第２の開口部の底部のうち側壁に沿った内周部分において露出する前記可変抵抗体の上面を覆うように前記第２の開口部内に形成されるとともに、前記第２の開口部の底部の中央部分の下方において前記可変抵抗体が形成されていないコンタクト領域を有し、
    前記コンタクト領域上において前記第２の金属配線と直接接続する第３の金属配線が形成されていることを特徴とする不揮発性半導体記憶装置。
  3. 前記可変抵抗体が、前記第１の金属配線及び前記第２の金属配線の上面全面を覆っていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 前記第１電極が前記第１の開口部内にプラグ状に充填されていることを特徴とする請求項１〜３の何れか一項に記載の不揮発性半導体記憶装置。
  5. 前記第２の開口部の開口面積が、前記第１の開口部の開口面積よりも大きいことを特徴とする請求項１〜４の何れか一項に記載の不揮発性半導体記憶装置。
  6. 前記第３の金属配線は、前記第２の金属配線と、前記第１の開口部内に形成された前記第１電極の両方と直接接続されていることを特徴とする請求項１〜５の何れか一項に記載の不揮発性半導体記憶装置。
  7. 前記第１の金属配線上に、複数の前記第１の開口部を、行及び列方向に夫々複数、マトリクス状に配列し、
    列方向に延伸する前記第３の金属配線により、同一列に属する前記第１電極同士が接続され、
    アイランド状の前記第１の金属配線を介して一端が前記第２電極の夫々と各別に接続する複数の選択用素子を、前記第１の開口部毎に有し、
    同一行に属する前記選択用素子の他端同士が行方向に延伸する第４の配線を介して接続されることを特徴とする請求項１〜６の何れか一項に記載の不揮発性半導体記憶装置。
  8. 前記選択用素子がトランジスタであることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
  9. 前記選択用素子が薄膜トランジスタであることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
  10. 前記第１の金属配線上に、複数の前記第１の開口部を、行及び列方向に夫々複数、マトリクス状に配列し、
    列方向に延伸する前記第３の金属配線により、同一列に属する前記第１電極同士が接続され、
    行方向に延伸する前記第１の金属配線を介して、同一行に属する前記第２電極同士が接続されることを特徴とする請求項１〜６の何れか一項に記載の不揮発性半導体記憶装置。
  11. 前記可変抵抗体は、遷移金属酸化物もしくはアルミニウム酸化物、又は、遷移金属の酸窒化物であることを特徴とする請求項１〜１０の何れか一項に記載の不揮発性半導体記憶装置。
  12. 前記可変抵抗体は、少なくともＮｉ，Ｃｏ，Ｔｉ，Ｔａ，Ｈｆ，Ｗ，Ｃｕ，及び、Ａｌから選択される一の元素を含む酸化物又は酸窒化物であることを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
  13. 請求項２又は３に記載の不揮発性半導体記憶装置を製造する方法であって、
    基板上に、第１の金属配線と第２の金属配線を形成するとともに、前記第１の金属配線上および前記第２の金属配線上に可変抵抗体を形成する工程と、
    前記可変抵抗体を覆う全面に層間絶縁膜を形成する工程と、
    前記第１の金属配線上の前記層間絶縁膜に、前記可変抵抗体に達する深さの第１の開口部を、及び、前記第２の金属配線上の前記層間絶縁膜に、前記可変抵抗体に達する深さの第２の開口部を形成する工程と、
    第１電極を、前記第１の開口部内を完全に充填し、且つ、前記第２の開口部内を完全に充填せず且つ閉塞しないように全面に堆積する工程と、
    前記第１電極を、前記第１の開口部内が前記第１電極で充填された状態を維持しつつ、前記第２の開口部内において前記可変抵抗体の表面が露出するまでエッチバックする工程と、
    前記第２の金属配線上の前記可変抵抗体を、前記第１の開口部内が前記第１電極で充填された状態を維持しつつ、前記第２の開口部内において前記第２の金属配線の表面が露出するまでエッチバックする工程と、
    前記第２の開口部内において露出する前記第２の金属配線上、及び、前記第１の開口部内に形成された前記第１電極上に第３の金属配線を形成する工程と、
    を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
  14. 前記可変抵抗体を形成する工程において、前記可変抵抗体を全面に堆積することを特徴とする請求項１３に記載の不揮発性半導体記憶装置の製造方法。
  15. 請求項２に記載の不揮発性半導体記憶装置を製造する方法であって、
    基板上に、最上層の被酸化金属膜を含む第１の金属配線および第２の金属配線を形成する工程と、
    前記第１の金属配線と前記第２の金属配線を覆う全面に層間絶縁膜を形成する工程と、
    前記第１の金属配線上の前記層間絶縁膜に、前記被酸化金属膜に達する深さの第１の開口部を、及び、前記第２の金属配線上の前記層間絶縁膜に、前記被酸化金属膜に達する深さの第２の開口部を形成する工程と、
    前記第１の開口部および前記第２の開口部の底部に露出する前記被酸化金属膜を酸化し、前記被酸化金属膜の酸化物である可変抵抗体を形成する工程と、
    第１電極を、前記第１の開口部内を完全に充填し、且つ、前記第２の開口部内を完全に充填せず且つ閉塞しないように全面に堆積する工程と、
    前記第１電極を、前記第１の開口部内が前記第１電極で充填された状態を維持しつつ、前記第２の開口部内において前記可変抵抗体の表面が露出するまでエッチバックする工程と、
    前記第１の開口部内が前記第１電極で充填された状態を維持しつつ、前記第２の開口部内に露出した前記可変抵抗体をエッチバックにより取り除く工程と、
    前記第２の開口部内において露出する前記第２の金属配線上、及び、前記第１の開口部内に形成された前記第１電極上に第３の金属配線を形成する工程と、
    を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
  16. 請求項１に記載の不揮発性半導体記憶装置を製造する方法であって、
    基板上に、第１の金属配線と第２の金属配線を形成する工程と、
    前記第１の金属配線と前記第２の金属配線を覆う全面に層間絶縁膜を形成する工程と、
    前記第１の金属配線上の前記層間絶縁膜に、前記第１の金属配線に達する深さの第１の開口部を、及び、前記第２の金属配線上の前記層間絶縁膜に、前記第２の金属配線に達する深さの第２の開口部を形成する工程と、
    可変抵抗体を、前記第１の開口部内および前記第２の開口部内を完全に充填せず、且つ前記第１の開口部内および前記第２の開口部内を閉塞しないように全面に堆積する工程と、
    第１電極を、前記第１の開口部内を完全に充填し、且つ、前記第２の開口部内を完全に充填せず且つ閉塞しないように全面に堆積する工程と、
    前記第１電極を、前記第１の開口部内が前記第１電極で充填された状態を維持しつつ、前記第２の開口部内において前記可変抵抗体の表面が露出するまでエッチバックする工程と、
    前記可変抵抗体を、前記第１の開口部内が前記第１電極で充填された状態を維持しつつ、前記第２の開口部内において前記第２の金属配線の表面が露出するまでエッチバックする工程と、
    前記第２の開口部内において露出する前記第２の金属配線上、及び、前記第１の開口部内に形成された前記第１電極上に第３の金属配線を形成する工程と、
    を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
  17. 前記第１の開口部および前記第２の開口部を形成する工程において、形成される前記第２の開口部の開口面積が、前記第１の開口部の開口面積よりも大きいことを特徴とする請求項１３〜１６の何れか一項に記載の不揮発性半導体記憶装置の製造方法。
  18. 前記可変抵抗素子の第２電極と接続する選択用素子を形成する工程を更に含むことを特徴とする請求項１３〜１７の何れか一項に記載の不揮発性半導体記憶装置の製造方法。
  19. 前記選択用素子がトランジスタであることを特徴とする請求項１８に記載の不揮発性半導体記憶装置の製造方法。
  20. 前記選択用素子が薄膜トランジスタであることを特徴とする請求項１９に記載の不揮発性半導体記憶装置の製造方法。
  21. 前記可変抵抗体として、遷移金属酸化物もしくはアルミニウム酸化物、又は、遷移金属の酸窒化物を用いることを特徴とする請求項１３〜２０の何れか一項に記載の不揮発性半導体記憶装置の製造方法。
  22. 前記可変抵抗体として、少なくともＮｉ，Ｃｏ，Ｔｉ，Ｔａ，Ｈｆ，Ｗ，Ｃｕ，及び、Ａｌから選択される一の元素を含む酸化物又は酸窒化物を用いることを特徴とする請求項２１に記載の不揮発性半導体記憶装置の製造方法。
JP2010079491A 2009-12-16 2010-03-30 不揮発性半導体記憶装置及びその製造方法 Expired - Fee Related JP5016699B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010079491A JP5016699B2 (ja) 2009-12-16 2010-03-30 不揮発性半導体記憶装置及びその製造方法
US12/939,640 US8450145B2 (en) 2009-12-16 2010-11-04 Nonvolatile semiconductor memory device and method for producing the same
CN201010591565.3A CN102104047B (zh) 2009-12-16 2010-12-16 非易失性半导体存储器设备及其生产方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009285074 2009-12-16
JP2009285074 2009-12-16
JP2010079491A JP5016699B2 (ja) 2009-12-16 2010-03-30 不揮発性半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2011146666A JP2011146666A (ja) 2011-07-28
JP5016699B2 true JP5016699B2 (ja) 2012-09-05

Family

ID=44141897

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010079491A Expired - Fee Related JP5016699B2 (ja) 2009-12-16 2010-03-30 不揮発性半導体記憶装置及びその製造方法

Country Status (3)

Country Link
US (1) US8450145B2 (ja)
JP (1) JP5016699B2 (ja)
CN (1) CN102104047B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8311706B2 (en) 2005-09-19 2012-11-13 Ford Global Technologies Integrated vehicle control system using dynamically determined vehicle conditions
US8346433B2 (en) 2004-12-13 2013-01-01 Ford Global Technologies System for dynamically determining vehicle rear/trunk loading for use in a vehicle control system

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8723154B2 (en) * 2010-09-29 2014-05-13 Crossbar, Inc. Integration of an amorphous silicon resistive switching device
JP2012204399A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
US8884285B2 (en) * 2011-07-13 2014-11-11 Rutgers, The State University Of New Jersey Multifunctional zinc oxide nano-structure-based circuit building blocks for re-configurable electronics and optoelectronics
WO2014021972A2 (en) 2012-05-08 2014-02-06 Rutgers, The State University Of New Jersey Zno-based system on glass (sog) for advanced displays
WO2013095632A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Process tunable resistor with user selectable values
JP5996324B2 (ja) * 2012-08-07 2016-09-21 シャープ株式会社 不揮発性半導体記憶装置とその製造方法
US8947909B1 (en) 2012-10-05 2015-02-03 Marvell International Ltd. System and method for creating a bipolar resistive RAM (RRAM)
US9165680B2 (en) 2013-03-11 2015-10-20 Macronix International Co., Ltd. Memory integrated circuit with a page register/status memory capable of storing only a subset of row blocks of main column blocks
US9680095B2 (en) * 2013-03-13 2017-06-13 Macronix International Co., Ltd. Resistive RAM and fabrication method
KR102053926B1 (ko) * 2013-03-15 2019-12-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
DE112013007054T5 (de) 2013-06-28 2016-03-17 Intel Corporation Vorrichtung für Schreib- und Lese-Vorgänge mit geringem Energieverbrauch für einen resistiven Speicher
US20160218286A1 (en) 2015-01-23 2016-07-28 Macronix International Co., Ltd. Capped contact structure with variable adhesion layer thickness
US20170372958A1 (en) * 2015-01-23 2017-12-28 Hewlett Packard Enterprise Development Lp Film-edge top electrode
US9583700B2 (en) 2015-01-23 2017-02-28 Macronix International Co., Ltd. RRAM process with roughness tuning technology
US9514815B1 (en) 2015-05-13 2016-12-06 Macronix International Co., Ltd. Verify scheme for ReRAM
US10141507B2 (en) 2015-05-27 2018-11-27 Macronix International Co., Ltd. Biased plasma oxidation method for rounding structure
WO2016209218A1 (en) * 2015-06-23 2016-12-29 Intel Corporation A stackable thin film memory
CN107154458B (zh) 2016-03-04 2019-07-26 华邦电子股份有限公司 电阻式随机存取存储器结构及其制造方法
US9691478B1 (en) 2016-04-22 2017-06-27 Macronix International Co., Ltd. ReRAM array configuration for bipolar operation
US9959928B1 (en) 2016-12-13 2018-05-01 Macronix International Co., Ltd. Iterative method and apparatus to program a programmable resistance memory element using stabilizing pulses
US11222854B2 (en) * 2019-05-15 2022-01-11 Micron Technology, Inc. Multitier arrangements of integrated devices, and methods of protecting memory cells during polishing

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166084A (en) * 1991-09-03 1992-11-24 Motorola, Inc. Process for fabricating a silicon on insulator field effect transistor
KR100476893B1 (ko) * 2002-05-10 2005-03-17 삼성전자주식회사 상변환 기억 셀들 및 그 제조방법들
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
CN100541803C (zh) * 2004-11-11 2009-09-16 株式会社半导体能源研究所 半导体器件
JP2006165535A (ja) * 2004-11-11 2006-06-22 Semiconductor Energy Lab Co Ltd 半導体装置
JP4088324B1 (ja) * 2006-12-08 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置
JP2008198941A (ja) 2007-02-15 2008-08-28 Fujitsu Ltd 半導体装置および半導体装置の製造方法
JP5352966B2 (ja) * 2007-05-24 2013-11-27 富士通株式会社 抵抗変化メモリ装置の製造方法
US7687309B2 (en) * 2007-06-28 2010-03-30 International Business Machines Corporation CMOS-process-compatible programmable via device
JP2009021524A (ja) * 2007-07-13 2009-01-29 Panasonic Corp 抵抗変化素子とその製造方法ならびに抵抗変化型メモリ
JP5239294B2 (ja) * 2007-10-31 2013-07-17 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2009260052A (ja) * 2008-04-17 2009-11-05 Panasonic Corp 不揮発性半導体記憶装置とその製造方法および半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8346433B2 (en) 2004-12-13 2013-01-01 Ford Global Technologies System for dynamically determining vehicle rear/trunk loading for use in a vehicle control system
US8311706B2 (en) 2005-09-19 2012-11-13 Ford Global Technologies Integrated vehicle control system using dynamically determined vehicle conditions
US8346452B2 (en) 2005-09-19 2013-01-01 Ford Global Technologies Integrated vehicle control system using dynamically determined vehicle conditions
US8352143B2 (en) 2005-09-19 2013-01-08 Ford Global Technologies Integrated vehicle control system using dynamically determined vehicle conditions
US8442720B2 (en) 2005-09-19 2013-05-14 Ford Global Technologies Integrated vehicle control system using dynamically determined vehicle conditions

Also Published As

Publication number Publication date
US20110140069A1 (en) 2011-06-16
CN102104047B (zh) 2014-04-23
JP2011146666A (ja) 2011-07-28
US8450145B2 (en) 2013-05-28
CN102104047A (zh) 2011-06-22

Similar Documents

Publication Publication Date Title
JP5016699B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP5156060B2 (ja) 不揮発性半導体記憶装置
JP4061328B2 (ja) 可変抵抗素子及びその製造方法
JP3889023B2 (ja) 可変抵抗素子とその製造方法並びにそれを備えた記憶装置
JP4017650B2 (ja) 可変抵抗素子及びその製造方法
KR101312906B1 (ko) 불휘발성 기억소자, 그 제조 방법, 그 설계 지원 방법 및 불휘발성 기억장치
CN102047422B (zh) 电阻变化元件的驱动方法以及非易失性存储装置
JP5996324B2 (ja) 不揮発性半導体記憶装置とその製造方法
TWI540775B (zh) 電阻變化型非揮發性記憶裝置、半導體裝置及電阻變化型非揮發性記憶裝置之動作方法
JP5788274B2 (ja) 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法
JP4460646B2 (ja) 不揮発性記憶素子、不揮発性記憶装置、および不揮発性半導体装置
JP4662990B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP5039857B2 (ja) 記憶装置およびその製造方法
JP5308105B2 (ja) 可変抵抗素子及びその製造方法
WO2007023569A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
WO2008068801A1 (ja) 不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法
TW201044564A (en) Memory cell having dielectric memory element
JP2013157469A (ja) 可変抵抗素子、及び、不揮発性半導体記憶装置
JP4648940B2 (ja) 可変抵抗素子の製造方法
JP2011114202A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2014033094A (ja) 可変抵抗素子とその製造方法、及び、不揮発性半導体記憶装置
JP5357532B2 (ja) 可変抵抗素子及びその製造方法
JP5603721B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2009043850A (ja) 可変抵抗素子及びその製造方法
JP5062176B2 (ja) 半導体記憶装置、半導体記憶装置の製造方法、半導体記憶装置の書き込み方法及び半導体記憶装置の読み出し方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120313

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120515

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120608

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150615

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees