JP5603721B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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前記選択トランジスタの上方に、第1配線、第2配線、中継配線の各配線層を有すると共に、当該配線層を覆う上面に第1層間絶縁膜を有し、更にその上層に前記第1電極、第2層間絶縁膜を下からこの順に有し、
前記第1電極は、前記第2電極よりも仕事関数が大きい導電性材料で構成されており、
前記第2電極は、前記中継配線の上面に接触する底面を有し、前記第1層間絶縁膜、前記第1電極、及び前記第2層間絶縁膜を貫通する第1筒状部を備えており、
前記可変抵抗体は、金属酸化物からなり、前記第2電極の前記第1筒状部の外側面に接触し、前記第1層間絶縁膜、前記第1電極、及び前記第2層間絶縁膜を貫通し、且つ底面の高さ位置が前記第2電極の底面よりも高い第2筒状部を備えており、
前記第2筒状部の外側面と前記第1電極の間には、前記可変抵抗体とは異なる材料の金属酸化物で形成されたバッファ層を有し、
前記中継配線は前記選択トランジスタのソース又はドレインの一方に、前記第1配線はゲート電極に、前記第2配線はソース又はドレインの他方に、夫々電気的に接続することを特徴とすることを特徴とする。
前記メモリセルアレイ内において、同一行に配列した複数の前記メモリセルは、各前記選択トランジスタの前記ゲート電極を共通の前記ワード線に、前記ソース又はドレインの他方を共通の前記ソース線に電気的に接続し、同一列に配列した複数の前記メモリセルは、各前記第1電極を共通の前記ビット線によって実現する構成であることを別の特徴とする
前記半導体基板上に前記選択トランジスタを形成する工程と、
前記選択トランジスタの上層に下地層間絶縁膜を形成する工程と、
前記下地層間絶縁膜を貫通し、前記選択トランジスタのドレイン、ソース、及びゲート電極に夫々電気的に接続する第1,第2,及び第3コンタクトプラグを形成する工程と、
前記第1コンタクトプラグに電気的に接続する中継配線、前記第2コンタクトプラグに接続する第1配線、前記第3コンタクトプラグに接続する第2配線を前記下地層間絶縁膜の上層に形成する工程と、
前記下地層間絶縁膜の上層に、前記中継配線、前記第1配線、前記第2配線の上方を覆うように第1層間絶縁膜を形成し、更にその上層に前記第1電極の材料膜、第2層間絶縁膜をこの順に形成する工程と、
前記第1層間絶縁膜、前記第1電極の材料膜、前記第2層間絶縁膜を貫通し、側面の一部分に前記第1電極の材料膜を露出させる第1開口部を形成する工程と、
熱酸化処理を行って、前記第1開口部内において露出していた前記第1電極の材料膜をバッファ層に変化させる工程と、
前記バッファ層に接触するように前記可変抵抗体の材料膜を前記第1開口部内に堆積する工程と、
前記中継配線の上方位置に形成されている前記可変抵抗体の材料膜の一部及びその下層に形成されている材料膜を除去して、前記中継配線の上面を露出して第2開口部を形成する工程と、
前記第1電極の材料膜よりも仕事関数の値が小さい前記第2電極の材料膜を、少なくとも前記第2開口部を完全には充填しない範囲内の膜厚で堆積する工程と、
前記可変抵抗体の材料膜及び前記第2電極の材料膜をエッチング加工して、前記可変抵抗体と前記第2電極を形成する工程と、を有することを特徴とする。
図7は、メモリセル1の構造の一例を示す概略断面図である。図7において、図5内の回路図と対応する要素については同一の符号を付している。なお、各断面図は、模式的に示したものであり、図面上の寸法比は実際の寸法比と必ずしも一致しない。
以下、図7の示すメモリセルの製造方法につき、図8〜図10の各工程断面図、及び図11のフローチャートを参照して説明する。なお、下記説明内における#1〜#13の各ステップ番号は、図11のフローチャート内におけるステップ番号に対応している。
次に、上記構造を有するメモリセル1を備えた不揮発性半導体記憶装置に対する消去、書き込み、及び読み出しの各動作方法について説明する。
メモリセルに対して消去動作を行う場合、すなわち、可変抵抗素子2を高抵抗化する場合につき説明する。この場合、ワード線デコーダ51が、対象メモリセル1Eに接続されたワード線WLEを選択して所定電圧を印加する。また、ソース線SLを接地状態とする。これにより、対象メモリセル1Eと同一行に配置された各メモリセルの選択トランジスタはON状態となる。
メモリセルに対して書き込み動作を行う場合、すなわち、可変抵抗素子2を低抵抗化する場合につき説明する。この場合も、消去動作のときと同様に、ワード線デコーダ51が、対象メモリセル1Eに接続されたワード線WLEを選択して所定電圧を印加し、ソース線SLを接地状態とする。これにより、対象メモリセル1Eと同一行に配置された各メモリセルの選択トランジスタはON状態となる。
メモリセルに対して読み出し動作を行う場合、すなわち、可変抵抗素子2の抵抗状態を変化させることなく読み出し電流を検出する場合につき説明する。この場合、ワード線デコーダ51が、対象メモリセル1Eに接続されたワード線WLEを選択して所定電圧を印加し、ソース線SLを接地状態とする。これにより、対象メモリセル1Eと同一行に配置された各メモリセルの選択トランジスタはON状態となる。
以下、利用可能な材料について説明する。
以下に別実施形態につき、説明する。
2: 可変抵抗素子
3: 選択トランジスタ
10,10a,10b: 可変抵抗素子
11: 可変抵抗体(HfOx)
12: 半導体基板
13: 第1電極(TiN)
15: 第2電極(Ti)
16: 絶縁膜
17: バッファ層
20: メモリセルアレイ
21: 第1層間絶縁膜
22: 第2層間絶縁膜
23: 酸化膜
24: バッファ層
25: 可変抵抗体(材料膜)
26: 第2電極(材料膜)
31: 可変抵抗素子のショットキー接合側端部
33: 可変抵抗素子のオーミック接合側端部
40: 半導体基板
41: 選択トランジスタのドレイン
42: 選択トランジスタのゲート絶縁膜
43: 選択トランジスタのソース
45: 選択トランジスタのゲート電極
47: 素子分離領域
51: ワード線デコーダ
53: ビット線デコーダ
55: 電圧発生回路
57: 制御回路
59: 読み出し回路
60: 下地層間絶縁膜
61: コンタクトプラグ(第1コンタクトプラグ)
63: コンタクトプラグ(第2コンタクトプラグ)
65: コンタクトプラグ(第3コンタクトプラグ)
67: 中継配線
80: 第1開口部
81: 開口部
82: 第2開口部
83: 開口部
BL1〜BLn: ビット線
SL1〜SLm: ソース線
WL1〜WLm: ワード線
Claims (7)
- 半導体基板上に、第1電極、第2電極、及び当該両電極の間に挟持された可変抵抗体を有する可変抵抗素子と、前記第2電極にソース又はドレインの一方が電気的に接続した選択トランジスタとを有してなるメモリセルを備えた不揮発性半導体記憶装置であって、
前記選択トランジスタの上方に、第1配線、第2配線、中継配線の各配線層を有すると共に、当該配線層を覆う上面に第1層間絶縁膜を有し、更にその上層に前記第1電極、第2層間絶縁膜を下からこの順に有し、
前記第1電極は、前記第2電極よりも仕事関数が大きい導電性材料で構成されており、
前記第2電極は、前記中継配線の上面に接触する底面を有し、前記第1層間絶縁膜、前記第1電極、及び前記第2層間絶縁膜を貫通する第1筒状部を備えており、
前記可変抵抗体は、金属酸化物からなり、前記第2電極の前記第1筒状部の外側面に接触し、前記第1層間絶縁膜、前記第1電極、及び前記第2層間絶縁膜を貫通し、且つ底面の高さ位置が前記第2電極の底面よりも高い第2筒状部を備えており、
前記第2筒状部の外側面と前記第1電極の間には、前記可変抵抗体とは異なる材料の金属酸化物で形成されたバッファ層を有し、
前記中継配線は前記選択トランジスタのソース又はドレインの一方に、前記第1配線はゲート電極に、前記第2配線はソース又はドレインの他方に、夫々電気的に接続することを特徴とする不揮発性半導体記憶装置。 - 前記バッファ層は、前記第1電極を構成する材料の酸化物で構成されていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記可変抵抗体が、Hf又はZrの酸化物を含む構成であることを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。
- 前記第1電極が、Ti窒化物、Ta窒化物、W、Ni、Coの何れかの導電性材料を含む構成であることを特徴とする請求項1〜3の何れか1項に記載の不揮発性半導体記憶装置。
- 前記第2電極が、Ti,Ta,Al,Hf,Zrの何れかの導電性材料を含む構成であることを特徴とする請求項1〜4の何れか1項に記載の不揮発性半導体記憶装置。
- 前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備え、複数の前記第1配線がワード線として、複数の前記第2配線がソース線として、夫々行方向に延伸し、複数の前記第1電極がビット線として列方向に延伸する構成であり、
前記メモリセルアレイ内において、同一行に配列した複数の前記メモリセルは、各前記選択トランジスタの前記ゲート電極を共通の前記ワード線に、前記ソース又はドレインの他方を共通の前記ソース線に電気的に接続し、同一列に配列した複数の前記メモリセルは、各前記第1電極を共通の前記ビット線によって実現する構成であることを特徴とする請求項1〜5の何れか1項に記載の不揮発性半導体記憶装置。 - 半導体基板上に、第1電極、第2電極、及び当該両電極の間に挟持された可変抵抗体を有する可変抵抗素子と、前記第2電極にソース又はドレインの一方が電気的に接続した選択トランジスタとを有してなるメモリセルを備えた不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に前記選択トランジスタを形成する工程と、
前記選択トランジスタの上層に下地層間絶縁膜を形成する工程と、
前記下地層間絶縁膜を貫通し、前記選択トランジスタのドレイン、ソース、及びゲート電極に夫々電気的に接続する第1,第2,及び第3コンタクトプラグを形成する工程と、
前記第1コンタクトプラグに電気的に接続する中継配線、前記第2コンタクトプラグに接続する第1配線、前記第3コンタクトプラグに接続する第2配線を前記下地層間絶縁膜の上層に形成する工程と、
前記下地層間絶縁膜の上層に、前記中継配線、前記第1配線、前記第2配線の上方を覆うように第1層間絶縁膜を形成し、更にその上層に前記第1電極の材料膜、第2層間絶縁膜をこの順に形成する工程と、
前記第1層間絶縁膜、前記第1電極の材料膜、前記第2層間絶縁膜を貫通し、側面の一部分に前記第1電極の材料膜を露出させる第1開口部を形成する工程と、
熱酸化処理を行って、前記第1開口部内において露出していた前記第1電極の材料膜をバッファ層に変化させる工程と、
前記バッファ層に接触するように前記可変抵抗体の材料膜を前記第1開口部内に堆積する工程と、
前記中継配線の上方位置に形成されている前記可変抵抗体の材料膜の一部及びその下層に形成されている材料膜を除去して、前記中継配線の上面を露出して第2開口部を形成する工程と、
前記第1電極の材料膜よりも仕事関数の値が小さい前記第2電極の材料膜を、少なくとも前記第2開口部を完全には充填しない範囲内の膜厚で堆積する工程と、
前記可変抵抗体の材料膜及び前記第2電極の材料膜をエッチング加工して、前記可変抵抗体と前記第2電極を形成する工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
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