JP5680927B2 - 可変抵抗素子、及び、不揮発性半導体記憶装置 - Google Patents

Description

本発明は、第１電極、第２電極、及び、当該両電極間に金属酸化物からなる層を可変抵抗体として挟持し構成される不揮発性の可変抵抗素子、並びに当該可変抵抗素子を情報の記憶に用いる不揮発性半導体記憶装置に関する。

近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。

これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（登録商標）が提案されている。この構成を図１１に示す。

図１１に示されるように、従来構成の可変抵抗素子は、下部電極１０３と可変抵抗体１０２と上部電極１０１とが順に積層された構造となっており、上部電極１０１及び下部電極１０３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。

この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセル夫々を行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセル等が存在する。このうち、１Ｔ１Ｒ型メモリセルの構成例を図１２に示す。

図１２は１Ｔ１Ｒ型のメモリセルによるメモリセルアレイの一構成例を示す等価回路図である。各メモリセルの選択トランジスタＴのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタＴのソースはソース線（ＳＬ１〜ＳＬｎ）に接続されている（ｎは自然数）。また、各メモリセル毎の可変抵抗素子Ｒの一方の電極は選択トランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ソース線ＳＬ１〜ＳＬｎはそれぞれソース線デコーダ１０７に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１０４内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線、ワード線及びソース線が選択される構成である。

このように選択トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書込、或いは消去することができる構成となっている。

図１３は、１Ｒ型のメモリセルの一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Ｒのみから構成されており、可変抵抗素子Ｒの一方の電極はワード線（ＷＬ１〜ＷＬｎ）に、他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている。また、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１３１内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線及びワード線が選択される構成である。

上記の可変抵抗素子Ｒにおいて、可変抵抗体として用いられる可変抵抗材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れる。尚、特許文献１に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物であるプラセオジウム・カルシウム・マンガン酸化物Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３（ＰＣＭＯ）膜が用いられている。

又、他の可変抵抗体材料としては、チタン酸化（ＴｉＯ_２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ_２Ｏ_５）膜などの遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び非特許文献３などから知られている。

また、上述の可変抵抗素子は、金属酸化物中に酸素欠陥に起因する不純物準位がバンドギャップ中に形成されることで、ｎ型あるいはｐ型の半導体の伝導を示す。また抵抗変化は電極界面近傍の状態変化であることが確認されている。

米国特許第６２０４１３９号明細書

Ｌｉｕ，Ｓ．Ｑ．ほか、"Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年 Ｈ．Ｐａｇｎｉａほか、"Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ＭｅｔａｌＤｅｖｉｃｅｓ"，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），ｖｏｌ．１０８，ｐｐ．１１−６５，１９８８年 Ｂａｅｋ，Ｉ．Ｇ．ほか、"Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ"，ＩＥＤＭ ０４，ｐｐ．５８７−５９０，２００４年

このような遷移金属酸化物を可変抵抗体とする可変抵抗素子の抵抗スイッチングを安定に行うためには、可変抵抗体材料に応じて、適宜、電極材料を選択する必要がある。これは即ち、可変抵抗体材料に応じて、可変抵抗素子の電極として利用可能な電極材料の組み合わせが制限されるということを意味する。

可変抵抗素子を高集積メモリに適用するには、製造プロセス上使いやすい材料で構成されることが望ましい。しかしながら、上述の通り、利用可能な電極材料が可変抵抗体材料に応じて制約を受けるため、必ずしも製造プロセス上使いやすい材料となっているわけではないという問題があった。

金属酸化物を可変抵抗体とする可変抵抗素子においては、Ｐｔ、Ｒｕ、Ｉｒ等の貴金属電極での動作報告が多いが、こういった材料は、高集積メモリを実現するための微細加工が困難であるか、或いは、材料そのものが高価であるといった問題がある。更に、半導体プロセスで一般的に用いられている電極材料であっても、その材料が微細凹形状への埋め込みが容易か否かによって、可変抵抗素子の構造設計の自由度が全く異なってくる。微細凹形状への埋め込みが容易である電極材料であれば、埋め込みプラグ電極として用いることもできるし、当然、平坦表面へ成膜してエッチング加工する電極としても用いることができる。つまり、可変抵抗素子を構成する２つの電極材料のうちの一方を、上部電極にするか、下部電極にするかを自由に選択できる。これは、下地ＣＭＯＳ回路と可変抵抗素子との接続を、素子特性を最大限生かせるように選択できることを意味する。

上記の従来技術における問題点を鑑み、本発明は、可変抵抗素子として利用可能な電極材料と可変抵抗体材料の条件を緩和し、製造しやすい構成の可変抵抗素子を提供することをその目的とする。更に、当該可変抵抗素子を備え、製造が容易な不揮発性半導体記憶装置を提供することをその目的とする。

上記目的を達成するための本発明に係る可変抵抗素子は、第１電極と第２電極の間に金属酸化物膜が複数層、積層されてなる可変抵抗素子であって、前記金属酸化物膜の少なくとも２層は、前記第１電極側の抵抗変化層、及び、前記第２電極と前記抵抗変化層との間に挿入される、前記抵抗変化層を構成する金属酸化膜と同一の金属元素の酸化膜であって且つその抵抗値を前記抵抗変化層よりも低抵抗化する処理がされた低抵抗層であることを第１の特徴とする。

更に、本発明に係る可変抵抗素子は、上記第１の特徴に加えて、前記低抵抗層は、前記第２電極とオーミック接触していることを第２の特徴とする。

更に、本発明に係る可変抵抗素子は、上記何れかの特徴に加えて、前記抵抗変化層、及び、前記低抵抗層が、共にｎ型の金属酸化物で構成されていることを第３の特徴とする。

更に、本発明に係る可変抵抗素子は、上記第３の特徴に加えて、前記低抵抗層を構成する金属酸化物膜の膜中の酸素欠損濃度が、前記抵抗変化層を構成する金属酸化物膜の膜中の酸素欠損濃度よりも高いことを第４の特徴とする。

更に、本発明に係る可変抵抗素子は、上記第１乃至第３の何れかの特徴に加えて、前記低抵抗層が、前記抵抗変化層を構成する金属酸化物を構成する元素とは異なる不純物元素を含むことを第５の特徴とする。

更に、本発明に係る上記第５の特徴の可変抵抗素子は、前記不純物元素の価数が、前記低抵抗層を構成する金属酸化物を構成する金属元素の価数よりも大きいことが好ましい。

更に、本発明に係る上記第５の特徴の可変抵抗素子は、前記低抵抗層が、Ｈｆ，Ｚｒ，又はＴｉの何れかの元素の酸化物であり、前記不純物元素としてＮｂ又はＴａ元素を含んで構成されていることが好ましい。

更に、本発明に係る可変抵抗素子は、前記抵抗変化層が、Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｖ，Ｎｂ，Ｗの何れかの元素の酸化物、またはチタン酸ストロンチウムで構成されていることが好ましい。

更に、本発明に係る可変抵抗素子は、前記第１電極の仕事関数が４．５ｅＶ以上であることが好ましい。

更に、本発明に係る可変抵抗素子は、前記第１電極が、Ｔｉ窒化物、Ｔｉ酸窒化物、Ｔａ窒化物、Ｔａ酸窒化物、窒化チタンアルミニウム（ＴｉＡｌＮ）、又は、Ｗ，Ｎｉ，Ｃｏから選択される金属の何れかを含んで構成されていることが好ましい。

更に、本発明に係る可変抵抗素子は、前記第２電極が、前記第１電極と同一の材料で構成されていることが好ましい。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、上記第１乃至第５の何れかの特徴の可変抵抗素子を複数、行または列方向のうち少なくとも列方向に配列したメモリセルアレイを備えることを特徴とする。

更に、本発明に係る不揮発性半導体装置は、上記特徴に加えて、前記メモリセルアレイが、前記第２電極が列方向に延伸し、列方向に隣接する前記可変抵抗素子同士を相互に接続してなり、前記低抵抗層が列方向に延伸していることが好ましい。

更に、本発明に係る不揮発性半導体装置は、上記特徴に加えて、前記メモリセルアレイが、前記第１電極が列方向に延伸し、列方向に隣接する前記可変抵抗素子同士を相互に接続してなり、前記低抵抗層が列方向に延伸する場合において、当該列方向に隣接する前記可変抵抗素子間の前記低抵抗層による抵抗が、前記可変抵抗素子の抵抗値の最も高い高抵抗状態の抵抗値よりも高いことが好ましい。

更に、本発明に係る不揮発性半導体装置は、上記特徴に加えて、前記メモリセルアレイが、前記第１電極が列方向に延伸し、列方向に隣接する前記可変抵抗素子同士を相互に接続してなり、前記低抵抗層が列方向に延伸する場合において、
前記列方向に隣接する前記可変抵抗素子間の最短距離をＬ、前記列方向に隣接する前記可変抵抗素子間を接続する配線の幅をＷ、前記可変抵抗素子を構成する前記第２電極の径をＦ、前記低抵抗層の厚さをｄ、前記可変抵抗素子の抵抗値の最も低い低抵抗状態の抵抗値をＲ_Ｌ、前記高抵抗状態の抵抗値をＲ_Ｈとしたとき、
ｄ＜｛（Ｌ／Ｗ）（Ｒ_Ｌ／Ｒ_Ｈ）｝^１／２・Ｆ
を満たすことが好ましい。

更に、本発明に係る不揮発性半導体装置は、上記特徴に加えて、前記メモリセルアレイが、前記第１電極が列方向に延伸し、列方向に隣接する前記可変抵抗素子同士を相互に接続してなり、前記低抵抗層が列方向に延伸する場合において、
前記Ｒ_Ｈの前記Ｒ_Ｌに対する比が１００以上であり、前記ｄ、前記Ｌ、前記Ｗ、前記Ｆが、ｄ＜（Ｌ／Ｗ）^１／２・Ｆ／１０を満たすことが好ましい。

本願発明者らは、鋭意研究により、抵抗変化層（可変抵抗体）を第１電極と第２電極で挟持した可変抵抗素子において、二つの電極／酸化物界面のポテンシャルバリヤが抵抗スイッチング特性を大きく左右することを明らかにした。即ち、ポテンシャルバリヤの大きい一方の界面でメモリ機能を持たせ、他方の界面はオーミック接触とするのがよい。

このようにすることで、ポテンシャルバリヤの大きい一方の界面のみがスイッチング界面となり、可変抵抗素子の抵抗スイッチングを安定に行うことが可能になる。

即ち、スイッチング界面を構成する電極（第１電極）の材料としては、仕事関数の大きな（好ましくは、４．５ｅＶ程度以上の）金属材料を用い、抵抗変化層（可変抵抗体）との接合界面を例えばショットキー接合としてスイッチング界面とする。一方、非スイッチング界面を構成する電極（第２電極）の材料としては、中間的な（好ましくは、４．５ｅＶ程度以下の）仕事関数を有する材料を用い、抵抗変化層（可変抵抗体）との接合界面をオーミック接合として非スイッチング界面とする。

しかしながら、それでも、仕事関数の制約のため電極材料選択の自由度が低く、製造プロセス上使いやすい材料を利用できない場合が存在する。

そこで、本発明では、抵抗変化層と第２電極の間に低抵抗層を挿入し、抵抗変化層を低抵抗層を介して第２電極と接触させることで第２電極と抵抗変化層間のオーミックな伝導特性を実現する。低抵抗層は、抵抗変化層を構成する金属酸化膜と同一の金属元素の酸化膜であり、これにより、第２電極と低抵抗層間、及び、低抵抗層と抵抗変化層間の接合を第２電極の仕事関数に依らず、オーミックとすることができる。

当該低抵抗層は、金属酸化膜に不純物をドーピングすることにより形成することができる。或いは、ｎ型の伝導特性を示す金属酸化膜を用いる場合は、成膜条件を調整して意図的に低抵抗層に酸素欠損を導入し、低抵抗層の金属酸化膜の酸素欠損濃度を抵抗変化層の金属酸化膜の酸素欠損濃度よりも高くすることによっても、低抵抗層の形成が可能である。

尚、低抵抗層の抵抗値の目安としては、抵抗変化層の最も抵抗の低い抵抗状態よりも抵抗値が低くなるように設定することが望ましい。

以上より、本発明により第２電極として用いる材料の選択の自由度が大幅に緩和され、例えば、第２電極を第１電極と同じ材料を用いて構成することが可能になる。

従って、本発明に依れば、低抵抗層を抵抗変化層と第２電極の間に挿入することで、可変抵抗素子として利用可能な電極材料と可変抵抗体材料の条件を緩和され、製造が容易な可変抵抗素子、及び、当該可変抵抗素子を備えてなる製造が容易な不揮発性半導体記憶装置が提供される。

本発明の可変抵抗素子の構造の一例を示す断面模式図。 酸化ハフニウム膜のリアクティブスパッタによる成膜において、成膜雰囲気中の酸素分圧比と抵抗値の関係示す図。 従来の可変抵抗素子において、第１電極と第２電極の組み合わせに対してスイッチング動作が可能かどうかを示す図。 本発明の可変抵抗素子において、第１電極と第２電極の組み合わせに対してスイッチング動作が可能かどうかを示す図。 従来の可変抵抗素子について、セット後、および、リセット後の抵抗値のばらつきを示す累積頻度分布図。 本発明の可変抵抗素子について、セット後、および、リセット後の抵抗値のばらつきを示す累積頻度分布図。 第１電極と第２電極を同一の材料で構成した本発明の可変抵抗素子について、セット後、および、リセット後の抵抗値のばらつきを示す累積頻度分布図。 本発明に係る不揮発性半導体記憶装置の概略の構成を示す回路ブロック図。 本発明の可変抵抗素子を備えるメモリセルアレイの概略の構造を示す断面図。 本発明の可変抵抗素子を備える他のメモリセルアレイの概略の構造を示す断面図。 従来構成の可変抵抗素子の素子構造を示す模式図。 １Ｔ１Ｒ型メモリセルの一構成例を示す等価回路図。 １Ｒ型のメモリセルの一構成例を示す等価回路図。

〈第１実施形態〉
図１は本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１」と称す）において用いる可変抵抗素子２の素子構造を模式的に示す断面図である。尚、以降に示す図面では、説明の都合上、要部を強調して示すこととし、素子各部の寸法比と実際の寸法比とは必ずしも一致しない場合がある。

本実施形態では、抵抗変化層としてバンドギャップの大きな絶縁物層である酸化ハフニウム（ＨｆＯ_Ｘ）を選んで用いる。しかしながら、本発明はこの構成に限定されるものではない。抵抗変化層として酸化ジルコニウム（ＺｒＯ_Ｘ）、酸化チタン（ＴｉＯ_Ｘ）、酸化タンタル（ＴａＯ_Ｘ）、酸化バナジウム（ＶＯ_Ｘ）、酸化ニオブ（ＮｂＯ_Ｘ）、酸化タングステン（ＷＯ_Ｘ）、或いは、チタン酸ストロンチウム（ＳｒＴｉＯ_Ｘ）等を用いてもよい。同様に、低抵抗層は、抵抗変化層と同じ金属酸化物で構成され、本実施形態では、酸化ハフニウム膜が用いられる。ただし、低抵抗層の膜厚は、抵抗変化層の抵抗を変化させる動作条件では抵抗が変化しない程度の薄い膜厚に設定する。

尚、これらの遷移金属酸化物を抵抗変化層として用いる場合、可変抵抗素子の製造直後の初期抵抗は非常に高く、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを製造直後の初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パスを形成する、所謂フォーミング処理を行っておく必要がある。このフォーミング処理によって形成される電流パス（フィラメントパスと呼ばれる）がその後の素子の電気特性を決定することが知られている。

以下に可変抵抗素子２の製造方法について示す。まず、単結晶シリコン基板１０上に、絶縁膜１１として厚さ２００ｎｍのシリコン酸化膜を熱酸化法により形成する。その後、第１電極１２の材料として、例えば厚さ１００ｎｍの窒化チタン膜を、スパッタリング法によりシリコン酸化膜１１上に形成する。尚、第１電極の材料としては、窒化チタン（ＴｉＮ：４．７ｅＶ）あるいは酸窒化チタンの他、比較的仕事関数の大きく、ＬＳＩ製造プロセスでよく用いられる材料として、窒化タンタル（ＴａＮｘ：窒素の化学量論的組成ｘに依存して、４．０５〜５．４ｅＶ）、酸窒化タンタル、窒化チタンアルミニウム、又は、Ｗ（４．５ｅＶ），Ｎｉ（５．２ｅＶ），Ｃｏ（４．４５ｅＶ）等を用いることができる。尚、括弧内に各金属の仕事関数値を示した。

その後、窒化チタン膜１２上に、抵抗変化層１３の材料として、例えば、厚さが２〜５ｎｍ（ここでは、３ｎｍ）の酸化ハフニウム膜を、更に、低抵抗層１４の材料として、厚さが２〜５ｎｍ（ここでは、３ｎｍ）の酸化ハフニウム膜を、夫々、スパッタリングにより連続して形成する。このとき、スパッタ成膜雰囲気を制御することにより、低抵抗層１４の酸素欠損濃度が抵抗変化層１３の酸素欠損濃度よりも高くなるように制御する。

その後、低抵抗層１４上に、第２電極１５の材料として、例えば、厚さ１５０ｎｍのタンタル薄膜をスパッタリング法により形成する。最後にフォトレジスト工程によるパターンを形成して、ドライエッチングにより５μｍ×５μｍの素子領域を図１に示すように形成する。これにより、可変抵抗素子２が作製される。

上記の素子製造方法では、抵抗変化層１３および低抵抗層１４としての金属酸化物の成膜を、当該金属酸化物を構成する金属をターゲットとするリアクティブスパッタによって行うとともに、成膜雰囲気の酸素添加量を意図的に減らすことにより酸素欠損の多い膜を成膜することができる。例えば、Ｈｆ金属をターゲットにして酸素添加雰囲気でのリアクティブスパッタにより酸素欠損の多い酸化ハフニウム膜（ＨｆＯ_Ｘ−δ）を成膜できる。

酸化ハフニウム膜のリアクティブスパッタによる成膜において、成膜雰囲気中の酸素添加量（アルゴンを希釈ガスとする全圧に対する酸素分圧比）と抵抗値の関係を図２に示す。尚、図２は、金属酸化物層の膜厚が５ｎｍで、素子領域の面積が５０μｍ×５０μｍの場合の結果である。酸素添加量を減らすことにより、抵抗が大きく低下するが、これは、酸素欠損量が増加しているためである。

酸素欠損濃度が異なる膜を積層するには、酸素添加量を変えて順次成膜を行えばよい。例えば、第１及び第２電極の一例として窒化チタンを用いる場合、窒化チタンの成膜、酸素添加量２０％での酸化ハフニウム成膜、酸素添加量１０％での酸化ハフニウム成膜、窒化チタンの成膜の順で成膜を行い、フォトリソグラフィ、エッチングにより加工すれば、可変抵抗素子が形成される。この場合、先に成膜した窒化チタンと酸素欠損の少ない酸化ハフニウムの界面がメモリ機能界面となり、後で成膜した窒化チタンと酸素欠損の多い酸化ハフニウムの界面が接触抵抗の低い（オーミック）界面となる。尚、上記の例では、酸素欠損濃度が異なる２層からなる酸化ハフニウム層を形成したが、欠損量が異なる層数をさらに増やしてもよいし、酸素欠損量を連続的に変化させてもよい。

酸素欠損の導入は、熱処理等を用いても可能である。例えば、所定の成膜条件でスパッタリング成膜により金属酸化物を成膜し、その後、アルゴンや窒素等の不活性ガス雰囲気あるいは真空中で熱処理を行うことにより、金属酸化物表面の酸素を外方拡散させ、表面に酸素欠損の多い層を形成することができる。また、金属酸化物表面にアルゴンイオン等を照射して酸素をたたき出して酸素欠損を導入することもできる。或いは、金属酸化物から酸素を抜き取りやすい金属（たとえばアルミニウム、チタンなど）を金属酸化物に接触させて、金属酸化物に酸素欠損を導入しても良い。他に、還元雰囲気での熱処理等を行ってもよい。

また、低抵抗層１４として、不純物ドーピングによってキャリア濃度の高い層を形成してもよい。この場合、予めドーピングされているターゲットを用いたスパッタリングによる成膜、ドーピング元素の酸化物と抵抗スイッチング用の金属酸化物のコスパッタ成膜等を用いることができる。一般に、ｎ型の金属酸化物にキャリアドーピングするには、金属酸化物を構成する金属を、その価数よりも大きな価数の金属で置換すればよい。しかしながら、前述の価数の大小関係を満たさなくともキャリアドーピングは可能であり、結果的にキャリアが導入されて抵抗が低くなる元素をドーピングすれば良い。

例えば、抵抗変化層１３の材料として酸化チタンを用いる可変抵抗素子は、以下のようにして形成できる。即ち、第１電極１２となる窒化チタンの成膜、酸化チタンのスパッタ成膜、酸化チタンと酸化タンタルのコスパッタ成膜、第２電極１５となる窒化チタンの成膜の順で成膜を行い、フォトリソグラフィ、エッチングにより加工を行う。この場合、４価のチタンが５価のタンタルに置換されることにより、キャリアドーピングがなされる。タンタルの代わりに同じ５価のニオブ等を用いることができる。ドーパント種の添加量は１〜１０％程度が望ましい。同様に、抵抗変化層１３の材料として酸化ジルコニウムあるいは酸化ハフニウムを用いる可変抵抗素子においても、ジルコニウム及びハフニウムはチタンの同族元素であり、４価の金属元素であるので、タンタルまたはニオブのドーピングにより、低抵抗層１４が形成される。

以下に、第１電極と第２電極の組み合わせが異なる複数の可変抵抗素子２を作製し、１００ｎｓ以下の短パルスでの抵抗スイッチングが可能かどうかを調べた結果を図３及び図４に示す。先ず、低抵抗層１４を形成せず、抵抗変化層１３としての酸化ハフニウム膜のみ約３ｎｍ形成した場合の結果を図３に示す。尚、括弧内には各電極の仕事関数値が併せて示されている。図３に示すように、第１電極１２および第２電極１５を共に同じ材料で構成した場合、何れも抵抗スイッチングを示さなかった。

一方、第１電極１２にＴｉＮまたはＰｔを、第２電極にＴａを用いた素子の場合、第２電極を基準として第１電極側が負電圧となるパルスを印加すると高抵抗状態から低抵抗状態に遷移（セット）し、第２電極を基準として第１電極側が正電圧となるパルスを印加すると低抵抗状態から高抵抗状態に遷移（リセット）し、高速スイッチングが可能であった。一方、第１電極１２にＴｉＮを、第２電極１５にＰｔを用いた素子の場合、第２電極を基準として第１電極側が正電圧となるパルスを印加すると高抵抗状態から低抵抗状態に遷移（セット）し、第２電極を基準として第１電極側が負電圧となるパルスを印加すると低抵抗状態から高抵抗状態に遷移（リセット）し、高速スイッチングが可能であった。

以上の結果から、第１電極と第２電極の材料が異なると高速スイッチングが可能であり、また、第１電極１２がＴｉＮで、第２電極１５がＴａとＰｔの場合に動作電圧極性が逆になっていることから、抵抗メモリとして主に機能している動作界面が異なると考えられる。

ここで、抵抗変化がポテンシャルバリヤの大きい、仕事関数が大きい電極側の界面で起っていると推測し、もう一方の仕事関数が小さい電極（第２電極１５）側の界面の接触がオーミックとなるように、第２電極１５と抵抗変化層１３の間に膜厚が約３ｎｍの低抵抗層１４を形成した場合の結果を図４に示す。図４に示すように、第１電極および第２電極を共に同じ材料で構成した場合であっても、高速スイッチングが可能になった。

次に、第１電極１２がＴｉＮ、第２電極１５がＴａで、抵抗変化層１３として酸化ハフニウムを約３ｎｍ成膜して形成した従来構成の可変抵抗素子２’、当該可変抵抗素子２’に対して更に第２電極１５と抵抗変化層１３の間に低抵抗層１４として酸素欠損濃度の多い酸化ハフニウム膜を約３ｎｍ成膜して形成した可変抵抗素子２ａ、及び、可変抵抗素子２ａにおいて第２電極１５の材料を第１電極１２と同じＴｉＮとした可変抵抗素子２ｂについて、各１０００ビットのこれら３種の素子２’、２ａ、２ｂを１０回スイッチングさせた後のセット後の抵抗値の累積頻度分布とリセット後の抵抗値の累積頻度分布を図５〜図７に示す。

図５〜図７に示すように、低抵抗層１４を設けることで、可変抵抗素子２’と比較して、可変抵抗素子２ａ及び２ｂの抵抗値のばらつきが低減されることが分かる。更に、図７から、第１電極１２と第２電極１５を同じ材料（ＴｉＮ）で構成した可変抵抗素子２ｃであっても、高速スイッチングが可能であり、且つ、可変抵抗素子２’と比較して抵抗値のばらつきが低減されることが分かる。

以上より、本発明の可変抵抗素子２（２ａ，２ｂ）は、低抵抗層１４が抵抗変化層１３と第２電極１５の間に挿入されていることにより、可変抵抗素子として利用可能な電極材料と可変抵抗体材料の条件が緩和され、この結果、製造が容易な可変抵抗素子を実現することができる。

更に、本発明の可変抵抗素子２（２ａ、２ｂ）を複数、列方向あるいは行方向の少なくとも何れかの方向に配列させることで、メモリセルアレイが構成され、当該メモリセルアレイを搭載することで、製造が容易で、安定してスイッチング動作を行うことのできる信頼性の高い不揮発性半導体記憶装置を実現することができる。

〈第２実施形態〉
可変抵抗素子２（２ａ，２ｂ）を備える本発明装置１の例を図８に示す。図８は、本発明装置１の概略の構成を示す回路ブロック図であり、本発明装置１は、夫々、メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５を備えてなる。

メモリセルアレイ２１は、可変抵抗素子２（２ａ，２ｂ）の何れかを含むメモリセルを行及び列方向に夫々複数マトリクス状に配置した、列方向に延伸するビット線により同一列に属するメモリセルが、行方向に延伸するワード線により同一行に属するメモリセル同士が相互に接続される、例えば図１２又は図１３の等価回路図で示されるメモリセルアレイであり、ワード線を介して選択ワード線電圧及び非選択ワード線電圧の何れかを、ビット線を介して選択ビット線電圧及び非選択ビット線電圧の何れかを、夫々、各別に印加することにより、書き込み、消去、読み出し、及びフォーミング処理の各動作時において、外部からのアドレス入力で指定される動作対象の一または複数のメモリセルを選択することができる。

また、メモリセルアレイ２１は、単位メモリセルに電流制限素子を含まない１Ｒ構造のメモリセルアレイ（図１３参照）、或いは単位メモリセルに電流制限素子としてダイオードを含む１Ｄ１Ｒ構造のメモリセルアレイ、或いは単位メモリセルに電流制限素子としてトランジスタを含む１Ｔ１Ｒ構造のメモリセルアレイ（図１２参照）の何れかであってもよい。１Ｄ１Ｒ構造のメモリセルアレイにおいては、ダイオードの一方端と可変抵抗素子の一電極とが直列に接続されてメモリセルを構成し、ダイオードの他方端と可変抵抗素子の他電極の何れか一方が、夫々、ビット線及びワード線の何れか一方と接続している。１Ｔ１Ｒ構造のメモリセルアレイにおいては、トランジスタのソース或いはドレインの何れか一方と可変抵抗素子の一電極とが直列に接続されてメモリセルを構成し、可変抵抗素子と接続しないトランジスタのソース或いはドレインの他方、及び、トランジスタと接続しない不揮発性可変抵抗素子の他電極との何れか一方が、列方向に延伸するビット線に接続し、もう一方が接地電圧を供給するための共通のソース線に接続し、トランジスタのゲート端子同士が行方向に延伸するワード線に接続している。

制御回路２２は、メモリセルアレイ２１の書き込み（セット）、消去（リセット）、読み出しの各メモリ動作の制御、及び、フォーミング処理の制御を行う。具体的には、制御回路２２はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ワード線デコーダ２４、ビット線デコーダ２５を制御して、メモリセルの各メモリ動作及びフォーミング処理を制御する。図８に示す例では、制御回路２２は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧発生回路２３は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線デコーダ２４に供給し、選択ビット線電圧及び非選択ビット線電圧を発生してビット線デコーダ２５に供給する。

ワード線デコーダ２４は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。

ビット線デコーダ２５は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するビット線を選択し、選択されたビット線と非選択のビット線に、夫々選択ビット線電圧と非選択ビット線電圧を各別に印加する。

尚、当該メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製が可能であるので説明を割愛する。

本発明の可変抵抗素子を備えるメモリセルアレイ２１の一例の構造断面図を図９に示す。図９のメモリセルアレイ２１ａは、１Ｔ１Ｒ構造のメモリセルアレイであり、第２電極１５が列方向（図９の横方向）に延伸する配線となり、ビット線ＢＬを構成しているが、抵抗変化層１３、低抵抗層１４も同様に列方向に延伸している。アイランド状の金属配線３１及びコンタクトプラグ３２を介して下層に形成されるトランジスタＴを接続するコンタクトプラグが、抵抗変化層１３と接する第１電極１２となっている。そして、第１電極１２の抵抗変化層１３との接触部分（素子形成領域）において、第１電極１２、抵抗変化層１３、低抵抗層１４、及び、第２電極１５からなる可変抵抗素子２が形成されている。尚、抵抗変化層１３は酸化ハフニウム、低抵抗層１４は抵抗変化層１３よりも酸素欠損濃度の高い酸化ハフニウムであり、第１電極１２及び第２電極１５は共に窒化チタンである。

ところで、遷移金属酸化物を抵抗変化層１３として用いる可変抵抗素子の読み出しにおいて、読み出し動作の繰り返し回数とは関係なく突発的な抵抗値の変化が生じる突発性の読み出しディスターブ現象が存在することが確認されている。そして、当該突発性の読み出しディスターブの回避策として、仕事関数の大きい第１電極側が正極性となるように読み出し電圧パルスを印加して読み出しを行うのが望ましいことが明らかにされている。本実施形態のメモリセルアレイ２１ａでは、読み出し時において、ソース線ＳＬに正の電圧を印加した状態で、ビット線にソース線の電圧よりも低い電圧パルスを印加し、読み出し動作を行うことで、上記突発性の読み出しディスターブを回避する構成である。

尚、上記突発性の読み出しディスターブについては、別の文献で説明がなされるであろう。

尚、ここで、第１電極１２と接する抵抗変化層１３は、列方向に延伸しているため、隣接する可変抵抗素子２の第１電極１２とも物理的に接触しているが、前述したように、抵抗変化層１３を構成する遷移金属酸化物は成膜時において絶縁体であり、初期状態の可変抵抗素子２の第１電極１２と第２電極１５の間に電圧を印加して、フォーミング処理を行うことで初めて低抵抗化し、可変抵抗素子２としてのメモリ動作が可能となる。このため、素子形成領域以外の抵抗変化層１３は、フォーミング処理後も依然として高抵抗のままであるので、リーク電流の問題は生じない。

本発明の可変抵抗素子を備えるメモリセルアレイ２１の他の例を、構造断面図として図１０に示す。図１０のメモリセルアレイ２１ｂは、１Ｔ１Ｒ構造のメモリセルアレイであり、第１電極１２が列方向（図１０の横方向）に延伸する配線となり、ビット線ＢＬを構成しているが、抵抗変化層１３、低抵抗層１４も同様に列方向に延伸している。アイランド状の金属配線３１及びコンタクトプラグ３２を介して下層に形成されるトランジスタＴを接続するコンタクトプラグが、低抵抗層１３と接する第２電極１５となっている。そして、第２電極１５の低抵抗層１４との接触部分（素子形成領域）において、第１電極１２、抵抗変化層１３、低抵抗層１４、及び、第２電極１５からなる可変抵抗素子２が形成されている。尚、抵抗変化層１３は酸化チタン、低抵抗層１４はタンタルを不純物ドーピングした酸化チタンで構成され、第１電極１２及び第２電極１５は共に窒化チタンで構成されている。

本実施形態のメモリセルアレイ２１ｂでは、読み出し時において、ソース線ＳＬを接地し、ビット線に正極性の電圧パルスを印加し、読み出し動作を行うことで、上述の突発性の読み出しディスターブが回避される。

ところが、メモリセルアレイ２１ｂでは、第２電極１５と接する低抵抗層１４が列方向に延伸し、隣接する可変抵抗素子２の第２電極１５とも物理的に接触しているため、列方向に隣接する可変抵抗素子２間で低抵抗層１４を介したリーク電流が流れる虞がある。当該リーク電流は、隣接する可変抵抗素子２の一方が低抵抗状態で、他方が高抵抗状態である場合に、低抵抗状態の可変抵抗素子２の第１電極１２から低抵抗層１４を介して高抵抗状態の可変抵抗素子２の第２電極１５に、意図しない電流が流れるため、問題となる。

上記リーク電流を回避するには、隣接する可変抵抗素子２間の低抵抗層１４によるリークパスの抵抗値が、可変抵抗素子２の最も抵抗の高い高抵抗状態よりも高くなるように、低抵抗層１４の膜厚を設定するとよい。以下に、詳細に説明する。

低抵抗層１４の抵抗率をρ、膜厚をｄとする。個々の可変抵抗素子２における低抵抗層１４の抵抗値をｒとする。メモリセルアレイ２１ｂにおいて、個々の可変抵抗素子の実効的な素子面積（素子形成領域の面積）は、コンタクトプラグを形成する第２電極１５の径の長さで定まる。製造プロセスにおける最小加工寸法をＦとすると、当該素子面積は、およそＦ^２となる。従って、ｒ＝ρｄ／Ｆ^２と評価することができる。

一方、隣接する可変抵抗素子２間の低抵抗層１４による抵抗値は、ビット線の幅をＷ、ビット線を介して隣接する可変抵抗素子２間の最短の距離をＬとすると、ρＬ／Ｗｄとなる。従って、リーク電流が生じないための条件は、可変抵抗素子の最も抵抗の高い高抵抗状態の抵抗値をＲ_Ｈとして、下記の数１で表される。

［数１］
ρＬ／Ｗｄ＞Ｒ_Ｈ

数１より、下記の数２が導かれる。

［数２］
ｄ＜ρＬ／ＷＲ_Ｈ ＝Ｌ／Ｗ・（ρｄ／Ｆ^２）・Ｆ^２／ｄＲ_Ｈ
∴ｄ＜Ｌ／（Ｗｄ）・（ｒ／Ｒ_Ｈ）・Ｆ^２
∴ｄ＜｛（Ｌ／Ｗ）（ｒ／Ｒ_Ｈ）｝^１／２・Ｆ

更に、可変抵抗素子の最も抵抗の低い低抵抗状態の抵抗値をＲ_Ｌとし、ｒ＝αＲ_Ｌとおくと、数２より、下記の数３が導かれる。

［数３］
ｄ＜｛α（Ｌ／Ｗ）（Ｒ_Ｌ／Ｒ_Ｈ）｝^１／２・Ｆ

上述の通り、α＜１であることが望ましいので、下記の数４が導かれる。更に、可変抵抗素子の抵抗変化比Ｒ_Ｈ／Ｒ_Ｌを１００以上として、下記の数５が得られる。

［数４］
ｄ＜｛（Ｌ／Ｗ）（Ｒ_Ｌ／Ｒ_Ｈ）｝^１／２・Ｆ
［数５］
ｄ＜（Ｌ／Ｗ）^１／２・Ｆ／１０

標準的な１Ｔ１Ｒ構造のメモリセルアレイの場合、ビット線の幅Ｗは、コンタクトプラグに対するアラインメント余裕を考慮して２Ｆであり、隣接する可変抵抗素子２間の距離Ｌは、図１０に示される構成の場合、最短で３Ｆである。従って、例えば、Ｆ＝３０ｎｍとすると、数５より、ｄ＜３．７ｎｍが得られる。

以上より、数３に従い、可変抵抗素子２の特性に基づき、低抵抗層１４によるリーク電流が生じないようにメモリセルアレイ２１ｂの構成（メモリセル間隔等）を設定することができる。

上述のメモリセルアレイ２１ａ及び２１ｂにより、利用可能な電極材料の制約が緩和されるため、製造が容易な不揮発性半導体記憶装置を実現することができる。

尚、上記実施形態において、１Ｔ１Ｒ構造のメモリセルアレイにおいては、ソース線を全メモリセルに共通とし、接地電圧が供給されているとしたが、当該ソース線は列方向に延伸し、同一列に属するメモリセル同士を相互に接続していてもよく、或いは行方向に延伸し、同一行に属するメモリセル同士を相互に接続していてもよい。更に、電圧発生回路２３により供給される選択ソース線電圧及び非選択ソース線電圧を各ソース線に各別に印加するソース線デコーダ２６（図示せず）を備えることで、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、行或いは列毎にメモリセルを指定して動作対象のメモリセルを選択することが可能になる。当該ソース線デコーダ２６は、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するソース線を選択し、選択されたソース線と非選択のソース線に、夫々選択ソース線電圧と非選択ソース線電圧を各別に印加する。

また、上記実施形態において、メモリセルアレイが、メモリセルにダイオードを含む１Ｄ１Ｒ構造のクロスポイント型メモリセルアレイ、或いはメモリセルにトランジスタを含む１Ｔ１Ｒ構造のクロスポイント型メモリセルアレイである場合を例示したが、本発明はこの構成に限られるものではなく、金属酸化物を抵抗変化層として備え、低抵抗層を更に備える本発明の可変抵抗素子をメモリセルに採用する限り、当該メモリセルを複数マトリクス状に配列して構成された任意のメモリセルアレイに適用可能である。

更に、上記実施形態では、可変抵抗素子２の構成として、抵抗変化層１３が第１電極１２と直接接している場合を例示したが、本発明はこれに限られるものではない。非線形の電流制限素子としての機能を備えるように、第１電極と抵抗変化層との間にトンネル絶縁膜を挿入した構成や、フォーミング処理により形成されるフィラメントパスの素子ばらつきを低減するための、フォーミング処理の完了に伴い可変抵抗素子の両電極間に流れる急激な電流の増大を抑制するためのバッファ層を挿入した構成が考えられる。

また、上記実施形態では可変抵抗素子２の構成として、図１に示される素子構造のものを例示したが、本発明は当該構造の素子に限られるものではない。

本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される不揮発性の可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。

１： 本発明に係る不揮発性半導体記憶装置
２，２ａ，２ｂ： 本発明に係る可変抵抗素子
２’： 従来例の可変抵抗素子
１０： 基板
１１： 絶縁膜
１２： 第１電極
１３： 抵抗変化層
１４： 低抵抗層
１５： 第２電極
２１，２１ａ，２１ｂ、１３１： メモリセルアレイ
２２： 制御回路
２３： 電圧発生回路
２４，１０６： ワード線デコーダ
２５，１０５： ビット線デコーダ
２６，１０７： ソース線デコーダ
３１： 金属配線
３２： コンタクトプラグ
１０１： 上部電極
１０２： 可変抵抗体
１０３： 下部電極
ＢＬ，ＢＬ１〜ＢＬｍ： ビット線
Ｌ： 隣接する可変抵抗素子間の最短間隔
Ｒ： 可変抵抗素子
ＳＬ，ＳＬ１〜ＳＬｎ： ソース線
Ｔ： 選択トランジスタ
ＷＬ，ＷＬ１〜ＷＬｎ： ワード線

Claims (3)

1. 第１電極と第２電極の間に金属酸化物膜が複数層、積層されてなる可変抵抗素子を複数、行または列方向のうち少なくとも列方向に配列したメモリセルアレイを備える不揮発性半導体記憶装置であって、
   前記金属酸化物膜の少なくとも２層は、
   前記第１電極側の抵抗変化層、及び、
   前記第２電極と前記抵抗変化層との間に挿入される、前記抵抗変化層を構成する金属酸化膜と同一の金属元素の酸化膜であって且つその抵抗値を前記抵抗変化層よりも低抵抗化する処理がされた低抵抗層であり、
   前記メモリセルアレイが、
   前記第１電極が列方向に延伸し、列方向に隣接する前記可変抵抗素子同士を相互に接続してなり、
   前記低抵抗層が列方向に延伸する場合において、
   当該列方向に隣接する前記可変抵抗素子間の前記低抵抗層による抵抗が、前記可変抵抗素子の抵抗値の最も高い高抵抗状態の抵抗値よりも高いことを特徴とする不揮発性半導体記憶装置。
2. 前記列方向に隣接する前記可変抵抗素子間の最短距離をＬ、前記列方向に隣接する前記可変抵抗素子間を接続する配線の幅をＷ、前記可変抵抗素子を構成する前記第２電極の径をＦ、前記低抵抗層の厚さをｄ、前記可変抵抗素子の抵抗値の最も低い低抵抗状態の抵抗値をＲ_Ｌ、前記高抵抗状態の抵抗値をＲ_Ｈとしたとき、
   ｄ＜｛（Ｌ／Ｗ）（Ｒ_Ｌ／Ｒ_Ｈ）｝^１／２・Ｆ
   を満たすことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記Ｒ_Ｈの前記Ｒ_Ｌに対する比が１００以上であり、前記ｄ、前記Ｌ、前記Ｗ、前記Ｆが、
   ｄ＜（Ｌ／Ｗ）^１／２・Ｆ／１０
   を満たすことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
   

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