TWI732019B - 用於對３ｄ堆疊裝置之密度改善的倒反階梯接觸 - Google Patents

用於對３ｄ堆疊裝置之密度改善的倒反階梯接觸 Download PDF

Info

Publication number
TWI732019B
TWI732019B TW106126778A TW106126778A TWI732019B TW I732019 B TWI732019 B TW I732019B TW 106126778 A TW106126778 A TW 106126778A TW 106126778 A TW106126778 A TW 106126778A TW I732019 B TWI732019 B TW I732019B
Authority
TW
Taiwan
Prior art keywords
layers
layer
device layers
semiconductor stacked
semiconductor
Prior art date
Application number
TW106126778A
Other languages
English (en)
Other versions
TW201828457A (zh
Inventor
里沙 梅安卓
艾倫 理萊克
派翠克 摩洛
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW201828457A publication Critical patent/TW201828457A/zh
Application granted granted Critical
Publication of TWI732019B publication Critical patent/TWI732019B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種半導體堆疊裝置包含藉由第一多個電介質層而彼此分開的第一多個裝置層，耦合至該第一多個裝置層之裝置層的接觸部分之第一導電通孔，藉由第二多個電介質層而彼此分開的第二多個裝置層，以及耦合至該第二多個裝置層之裝置層的接觸部分之第二導電通孔。第一導電通孔延伸至該半導體堆疊裝置的正面且第二導電通孔延伸至該半導體堆疊裝置的背面，該第一多個裝置層在第一方向上形成階梯圖案，且該第二多個裝置層在與該第一方向倒反的第二方向上形成階梯圖案。

Description

用於對3D堆疊裝置之密度改善的倒反階梯接觸
本發明係有關三維(3D)堆疊裝置，尤其有關具有垂直堆疊之信號路由(routing)層的3D堆疊裝置。
半導體積體晶片可被製作於包含成像、沉積和蝕刻的製程中，其他的步驟可包含摻雜和清洗(cleaning)，晶圓(諸如，單晶矽晶圓、藍寶石上矽晶圓或砷化鎵晶圓)可被用作為基板，微影術可被用來標記出晶圓經由摻雜或沉積而提升的區域。積體電路由多個層組成，其可包含擴散層(其可包含摻雜劑)、佈植層(其可包含額外的離子)、金屬層(其界定傳導)及/或通孔(via)或接觸層(其可界定諸層之間的傳導)。
一種半導體堆疊裝置包含藉由第一多個電介質層而彼 此分開的第一多個裝置層，耦合至該第一多個裝置層之裝置層的接觸部分之第一導電通孔，藉由第二多個電介質層而彼此分開的第二多個裝置層，以及耦合至該第二多個裝置層之裝置層的接觸部分之第二導電通孔。第一導電通孔延伸至該半導體堆疊裝置的正面且第二導電通孔延伸至該半導體堆疊裝置的背面，該第一多個裝置層在第一方向上形成階梯圖案，且該第二多個裝置層在與該第一方向倒反的第二方向上形成階梯圖案。
100:階梯字元線接觸組成
102:字元線板
106:接觸部分
108:通孔
110:垂直NAND串
202:電介質層
204:裝置層
206:基板
300:正面階梯
302:接觸部分
400:通孔
500:層間電介質膜
600:背面階梯
602:接觸部分
604:通孔
700:電介質層
1000:中介層
1002:第一基板
1004:第二基板
1006:球狀柵格陣列(BGA)
1008:金屬互連
1010:通孔
1012:矽穿孔(TSV)
1014:嵌入式裝置
1200:計算裝置
1202:積體電路晶粒
1204:中央處理單元(CPU)
1206:內建在晶粒上的記憶體
1208:通訊邏輯單元
1210:揮發性記憶體
1212:非揮發性記憶體
1214:圖形處理單元(GPU)
1216:數位信號處理器(DSP)
1220:晶片組
1222:天線
1224:顯示器或觸控螢幕顯示器
1226:觸控螢幕控制器
1228:全球定位系統(GPS)裝置
1230:電池
1232:動作協同處理器或感測器
1234:揚聲器
1236:相機
1238:使用者輸入裝置
1240:大量儲存裝置
1242:密碼處理器
圖1繪示NAND快閃記憶體的堆疊裝置。
圖2繪示積體電路晶粒具有沉積之裝置層和穿插(interspersed)之電介質材料層的區域。
圖3繪示在正面處理後，圖2之積體電路晶粒的該區域。
圖4繪示在形成具有省略之電介質層的通孔後，圖3之積體電路晶粒的該區域。
圖5繪示包含電介質層之圖4的積體電路晶粒。
圖6繪示在背面處理和形成具有省略之電介質層的通孔後，圖5之積體電路晶粒。
圖7繪示依據所揭示之技術，具有電介質層之圖6的積體電路晶粒。
圖8係施行本發明之一或多個實施例的中介層 (interposer)。
圖9係依據本發明之實施例所建立的計算裝置。
在本文中所說明者為製造具有堆疊裝置之半導體積體晶片的系統和方法，該堆疊裝置具有第一階梯接觸組成和從第一階梯接觸組成倒反的第二階梯接觸組成。在下面的說明中，將使用習於此技藝者所共同利用的術語來說明繪示性施行的各種態樣，以將其工作的本質傳達給其他習於此技藝者。然而，對於習於此技藝者而言，本發明之實施例可僅以所述態樣的其中一部分來予以實行將會是顯而易知的。為了解說起見，特定的數量、材料和組態被提出，以便提供繪示性施行的透徹了解。但是，對於習於此技藝者而言，本發明之實施例可以在沒有特定細節的情況下來予以實行將會是顯而易知的。在其他的例子中，眾所周知的特徵被省略或簡化，以便不使該等繪示性施行模糊。
各種操作將依序以最有助於了解本發明之實施例的方式而被描述為多個分開的操作；然而，說明的順序不應被建構而隱含這些操作一定是順序相依的。特別是，這些操作不需要按照描述的順序來予以實施。
如同在本文中所使用的術語「在...之上(over)」、「在...之下(under)」、「在...之間(between)」、 和「在...上(on)」係指一個材料層或組件相關於其他材料層或組件的相對位置。例如，設置在另一層之上或之下的一層可以和其他層直接相接觸或者可以具有一或多個中間層。況且，設置在兩層之間的一層可以和該兩層直接相接觸或者可以具有一或多個中間層。相反地，「在」第二層「上」的第一層係直接和該第二層相接觸。類似地，除非另外明確地陳述，設置在兩個特徵之間的一個特徵可以直接和鄰接的特徵相接觸或者可以具有一或多個中間層。
本發明的施行可以被形成或實施於基板上，諸如半導體基板。在一個施行中，半導體基板可為使用大塊矽或絕緣層上矽(silicon-on-insulator)子結構所形成的結晶矽。在其他施行中，半導體基板可以使用代用材料(alternative material)來形成，其可或可不與矽相結合，該代用材料包含(但不限於)鍺、矽鍺、鍺錫、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化鎵銦、氮化鎵、銻化鎵、或者III-V族或第IV族材料的其他組合。雖然在此僅說明可自其形成該基板之材料的少數幾個例子，但是可用作為基於其來建立半導體裝置之基礎的任何材料皆落在本發明之實施例的精神和範疇內。
多個電晶體，諸如金屬氧化物半導體場效電晶體(MOSFET或簡單地說MOS電晶體)，可被製作於基板上。在本發明的各種施行中，MOS電晶體可為平面電晶體、非平面電晶體、或兩者的組合。非平面電晶體包含諸如雙閘極電晶體和三閘極電晶體的FinFET電晶體、和諸如 奈米帶和奈米線電晶體的環繞式或全包覆式閘極電晶體。雖然在本文中所述的施行可僅繪示平面電晶體，但是應該注意到，也可以使用非平面電晶體來實施本發明。
各MOS電晶體皆包含由至少兩層(閘極電介質層和閘極電極層)所構成的閘極堆疊，閘極電介質層可包含一個層或諸層的堆疊，該一或多層可包含氧化矽、二氧化矽(SiO2)、及/或高k電介質材料，高k電介質材料可包含諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧、鈮和鋅等元素，可被使用於閘極電介質層之高k材料的範例包含(但不限於)氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、和鈮酸鉛鋅。在有些實施例中，當高k材料被使用時，退火製程可被實施於閘極電介質層上以改善其品質。
閘極電極層被形成於閘極電介質層上，並且可由至少一個P型功函數金屬或N型功函數金屬構成，視該電晶體是否為PMOS或NMOS電晶體而定。在有些施行中，閘極電極層可由二或多個金屬層的堆疊構成，其中，一或多個金屬層為功函數金屬層，而且至少一個金屬層為填補(fill)金屬層。可基於其他目的而包含其他的金屬層，諸如阻障層。
對於PMOS電晶體而言，可被使用於閘極電極的金屬包含(但不限於)釕、鈀、鉑、鈷、鎳、和導電金屬氧化物(例如、氧化釕)。P型金屬層將致能具有介於約4.9 eV與約5.2eV間之功函數的PMOS閘極電極的形成。對於NMOS電晶體而言，可被使用於閘極電極的金屬包含(但不限於)鉿、鋯、鈦、鉭、鋁、這些金屬的合金、和這些金屬的碳化物，諸如，碳化鉿、碳化鋯、碳化鈦、碳化鉭、和碳化鋁，N型金屬層將致能具有介於約3.9eV與約4.2eV間之功函數的NMOS閘極電極的形成。
在有些施行中，當被看作是電晶體沿著源極-通道-汲極方向的剖面時，閘極電極可由「U」形結構構成，其包含實質上與基板的表面平行的的底部部位和實質上與基板的頂部表面垂直的兩個側壁部位。在另一施行中，構成閘極電極之該等金屬層的至少其中一者可僅為平面層，其實質上與基板的頂部表面平行並且不包含實質上與基板的頂部表面垂直的側壁部位。在本發明的其他施行中，閘極電極可由U形結構和平面、非U形結構的組合構成。例如，閘極電極可由形成在一或多個平面、非U形層之頂上的一或多個U形金屬層構成。
在本發明的有些施行中，一對側壁間隙壁可被形成在閘極堆疊之撐托該閘極堆疊的相對側邊上。該等側壁間隙壁可由諸如氮化矽、氧化矽、碳化矽、摻雜碳的氮化矽、和氮氧化矽等材料所形成。用來形成側壁間隙壁的製程為習於此技藝者眾所周知的，而且通常包含沉積和蝕刻製程步驟。在替換的施行中，可使用多個間隙壁對，例如，兩對、三對、或四對的間隙壁可被形成在閘極堆疊相對側邊上。
如同習於此技藝者眾所周知的，源極和汲極區域係形成在鄰接各MOS電晶體之閘極堆疊的基板內。該等源極和汲極區域通常使用佈植/擴散製程或蝕刻/沉積製程來予以形成。在前者的製程中，諸如硼、鋁、銻、磷、或砷的摻雜劑可被離子佈植入基板之內，以形成源極和汲極區域。使該等摻雜劑活化並且致使它們進一步擴散入基板之內的退火製程典型上接著該離子佈植製程之後。在後者的製程中，基板首先可被蝕刻以形成凹部(recesses)於源極和汲極區域的諸位置處。磊晶沉積製程然後可被實施，以使用用來製作源極和汲極區域的材料來填補該等凹部。在有些施行中，可使用諸如矽鍺或碳化矽之矽合金來製作源極和汲極區域。在有些施行中，磊晶沉積後的矽合金可在原位置用諸如硼、砷、或磷的摻雜劑來予以摻雜。在其他實施例中，可使用諸如鍺或III-V族材料或合金的一或多個代用半導體材料來形成源極和汲極區域。而且在其他實施例中，一或多層的金屬層及/或金屬合金可被用來形成源極和汲極區域。
一或多個層間電介質(ILD)被沉積在MOS電晶體之上。該等ILD層可使用以其在積體電路結構的實用性聞名的電介質材料(諸如，低k電介質材料)來予以形成。可使用之電介質材料的範例包含(但不限於)二氧化矽(SiO2)、碳摻雜氧化物(CDO)、氮化矽、有機聚合物(諸如，全氟環丁烷或聚四氟乙烯)、氟矽玻璃(FSG)、和有機矽酸鹽(諸如，倍半矽氧烷、矽氧烷、或有機矽酸鹽玻 璃)。該等ILD層可包含孔或氣隙以進一步降低它們的介電常數。
圖1繪示半導體裝置上之典型的垂直NAND快閃架構之習知的階梯字元線接觸組成100。該階梯字元線接觸組成100包含多個字元線板102，其具形成為階梯圖案的接觸部分106。各接觸部分106提供到堆疊裝置之不同字元線板102的電接觸。各接觸部分106係藉由去除字元線板102直接在接觸部分106上方的一部分所形成的。這導致各字元線板102的接觸部分106形成階梯圖案。通孔108被蝕刻而與各接觸部分106相連接，以提供到各自的字元線板102的電連接。例如，在NAND記憶體中，每個字元線板102可透過接觸部分106和各自的通孔108連接到記憶胞元(memory cell)。雖然圖形100顯示用於NAND記憶體的階梯圖案接觸結構，但是此結構也可被使用於到任何半導體裝置的接觸，而該半導體裝置係使用如圖2所示之堆疊層而被形成於基板上。
在緊緊相鄰的垂直NAND串(string)之各者中，各字元線板102係電耦合至該等記憶胞元之各者的閘極電極。舉例來說，在圖1中，該等字元線板102之各者可被連接至垂直NAND串110以及個別的通孔108。這讓該等字元線板102能夠被電耦合至對應於在緊緊相鄰的垂直NAND串110之各者中之記憶胞元的閘極電極。此外，該多個字元線板102係互相垂直地間隔開，使得該垂直NAND串110之該等記憶胞元的各者被電耦合至對應的字元線板 102。這讓各個特定的記憶胞元能夠被對應之各自的字元線板102所控制。
當此組態被施行於堆疊裝置之內時，該階梯之橫向延伸(lateral extent)的尺寸從陣列的多個側邊算起典型上為20+μm的等級。然而，該橫向延伸視所堆疊之層的數量、通孔蝕刻製程的孔徑比(aspect ratio)、梯級(stair)的長寬比(aspect ratio)、和其他參數而定。
圖2至6繪示依據所揭示之技術來製作堆疊裝置於積體電路晶粒的區域上。所揭示之技術使堆疊裝置的橫向長度相較於圖1之習知的堆疊裝置縮減多達兩倍。該堆疊裝置可為使用堆疊組成的任何裝置，諸如(但不限於)上面參照圖1所討論的垂直NAND記憶體、垂直邏輯電路、垂直隨機存取記憶體(RAM)裝置、垂直靜態RAM(SRAM)裝置、或垂直嵌入式動態RAM(eDRAM)。這些裝置可包含半導體裝置上之所揭示技術的多個堆疊裝置。
為了形成所揭示技術的結構，電介質層202和裝置層204的交替層被沉積在基板206(也被稱為晶圓)上，如圖2所示。
圖3繪示第一階梯蝕刻。正面蝕刻階梯300係形成約電介質層202和裝置層204的一半。正面蝕刻去除電介質層202和裝置層204的一部分，以便形成接觸部分302於該等裝置層204的各者上。也就是說，緊接在目前的裝置層204上方之電介質層202和裝置層204被蝕刻掉，以形成接觸部分302於目前的裝置層上。該等裝置層204 之各者上的這些接觸部分302然後形成階梯圖案，使得積體晶粒之正面的各個裝置層204具有馬上可供使用的接觸部分302。該等接觸部分302，也被稱為通孔接觸(via contact)，係形成在階梯300之該等台階(step)的各者上。如同圖4中所看到的，通孔400被形成而連接至該等接觸部分302之各者。通孔400延伸至堆疊裝置的正面。此提供直接連接至堆疊裝置正面上之該等裝置層204的各者。雖然未顯示出，連接至多個裝置層204之額外的通孔可以被包含，其類似於圖1中的垂直NAND串110。通孔400相關於階梯300而被橫向地形成。在圖4中，層間電介質膜500被省略，以顯示連接至該等接觸部分302之各者的通孔400。然而，具有層間電介質膜500的堆疊裝置被顯然於圖5中。
在通孔400被形成且電連接該等接觸部分302之後，通孔400可視情況(未顯示出)而被連接至金屬路由(metal routing)以連接至其他的裝置或組件。雖然圖4和5顯示連接至該等接觸部分302之各者的通孔400，但是如果針對該接觸部分302在堆疊裝置的正面處不需要排路由則不需要提供通孔400。此時，堆疊裝置的正面處理被完成於此時，其包含正面金屬化。
接著晶圓之正面的製作之後，該晶圓受到背面暴露(backside reveal)製程以去除至少部分的該基板206，並且背面階梯蝕刻被實施以產生第二背面階梯600。圖6繪示正面階梯300和背面階梯600。在背面暴露製程之後，該基板206的一部分可保持不變，如同圖6中所看到 的，或者其亦可藉由背面暴露製程來予以去除。類似於正面階梯300，接觸部分602被形成在背面階梯600之該等台階的各者上。
藉由背面蝕刻製程來形成該等接觸部分602。背面蝕刻去除電介質層202和裝置層204的一部分，以便形成接觸部分602於該等裝置層204的各者上，以形成背面階梯600。也就是說，緊緊鄰接著目前的裝置層204之電介質層202和裝置層204被蝕刻掉，以形成接觸部分602於目前的裝置層上。該等裝置層204之各者上的這些接觸部分602然後形成背面階梯圖案，使得積體晶粒之背面的各個裝置層204具有馬上可供使用的接觸部分602。
視需要，通孔604然後可被形成而連接至各接觸部分602。通孔604延伸至堆疊裝置的背面。雖然正面階梯300和背面階梯600在圖6中係顯示為具有相同的尺寸大小，但是各階梯可包含任何數量的裝置層204和接觸部分302。也就是說，例如，正面階梯300可具有少於背面階梯600的「梯級」或者背面階梯600可具有少於正面階梯300的「梯級」。
在圖6中，將覆蓋通孔604的層間電介質層700被省略於圖6中，以顯示通孔604和接觸部分602的連接。
圖7繪示具有正面階梯300和背面階梯600以及電介質層500和700兩者的堆疊裝置。在背面階梯600被形成之後，背面金屬化可被完成，而且如何需要的話，從背面接觸開始的信號層可被排路由至晶圓的正面。該等裝置 層204的各者然後經由連接通孔400及/或604而被電連接至半導體裝置上的至少一個電組件。
有了如圖6和7所示之堆疊裝置組成，提供於陣列之外的橫向接觸材料的範圍相較於習知的階梯接觸結構可被縮減多達兩倍。也就是說，圖7之堆疊裝置為圖1之堆疊裝置的橫向長度的一半。這可以被看到，因為並不是具有單一個階梯，如圖1所示，第一級階梯僅針對該等裝置層204的一部分而被形成在晶圓的正面上，而倒反的階梯針對剩餘的裝置層204而被形成在晶圓的背面上。因此，相較於圖1，所揭示技術的最長梯級可為多達如圖1所示之習知堆疊裝置的最長梯級之長度的一半。也就是說，正面階梯300和背面階梯600構成楔形裝置。
例如，在記憶體裝置中，圖7中所示之該等堆疊裝置的多個將被形成在該記憶體之各陣列的多個側邊上，每個晶粒有許多個陣列。陣列的數量將視記憶體的尺寸而定。因為所揭示技術之堆疊裝置為多達圖1之習知堆疊裝置的橫向長度的一半，所以在這些架構中有顯著的密度改善。由於裝置層的長度被縮減多達兩倍，所以在該等裝置層之間的平行線路電容也有兩倍的縮減，其組合而提供電阻-電容(RC)延遲高達4倍的縮減。
圖8繪示包含本發明之一或多個實施例的中介層1000。中介層1000為用來將第一基板1002橋接至第二基板1004的中介基板。第一基板1002可為，例如，積體電路晶粒。第二基板1004可為，例如，記憶體模組、電腦主機 板、或另一積體電路晶粒。一般而言，中介層1000的目的係用以使連接擴展至更寬的間距，或者將連接重新排路由至不同的連接。舉例來說，中介層1000可將積體電路晶粒耦合至球狀柵格陣列(BGA)1006，其隨後可被耦合至第二基板1004。在有些實施例中，第一和第二基板1002/1004係附接至中介層1000的相對側邊上。在其他實施例中，第一和第二基板1002/1004係附接至中介層1000的相同側邊上。而且在進一步實施例中，三或更多個基板係經由中介層1000而被互連。
中介層1000可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或諸如聚醯亞胺之聚合物材料所形成。在進一步施行中，中介層可由交替的剛性或可撓性材料所形成，其可包含上述使用於半導體基板中之相同的材料，諸如矽、鍺、和其他的III-V族及第IV族材料。
中介層可包含金屬互連1008和通孔1010，其包含(但不限於)矽穿孔(TSV)1012。中介層1000可進一步包含嵌入式裝置1014，其包含被動式裝置和主動式裝置兩者。此等裝置包含(但不限於)電容器、解耦合電容器、電阻器、電感器、熔絲(fuse)、二極體、變壓器、感測器、和靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、和MEMS裝置等之更複雜的裝置也可被形成於中介層1000上。
依據本發明之實施例，本文中所揭示之設備或製程可被使用於中介層1000的製作。
圖9繪示依據本發明之一個實施例的計算裝置1200。計算裝置1200可包含許多組件。在一個實施例中，這些組件被附接至一或多個主機板。在替換實施例中，這些組件的部分或全部可被製作於系統單晶片(SoC)晶粒上，諸如使用於移動式裝置的SoC。計算裝置1200中的該等組件包含(但不限於)積體電路晶粒1202和至少一個通訊邏輯單元1208。在有些施行中，通訊邏輯單元1208被製作於積體電路晶粒1202之內，而在其他施行中，通訊邏輯單元1208被製作於分開的積體電路晶片中，其可被接合至與積體電路晶粒1202共有或電子式耦合至積體電路晶粒1202的基板或主機板。積體電路晶粒1202可包含CPU 1204以及常常被稱為快取記憶體之內建在晶粒上的記憶體(on-die memory)1206，其可藉由諸如嵌入式DRAM(eDRAM)、SRAM、或者自旋轉移力矩記憶體(STT-MRAM)的技術來予以提供。
計算裝置1200可包含可以或可不被實體且電耦合至主機板或者被製作於SoC晶粒內之其他組件。這些其他組件包含(但不限於)揮發性記憶體1210(例如，DRAM)、非揮發性記憶體1212(例如，ROM或快閃記憶體)、圖形處理單元1214(GPU)、數位信號處理器1216(DSP)、密碼處理器1242(執行密碼演算法於硬體內的專用處理器)、晶片組1220、至少一個天線1222(在有些施行中，可使用二或多個天線)、顯示器或觸控螢幕顯示器1224、觸控螢幕控制器1226、電池1230或其他電力源、功 率放大器(未顯示出)、電壓調整器(未顯示出)、全球定位系統(GPS)裝置1228、羅盤、動作協同處理器或感測器1232(其可包含加速計、陀螺儀、羅盤)、麥克風(未顯示出)、揚聲器1234、相機1236、使用者輸入裝置1238(諸如，鍵盤、滑鼠、觸控筆、和觸控板)、和大量儲存裝置1240(諸如硬碟機、光碟(CD)、數位多功能影音光碟(DVD)、等等)。計算裝置1200可結合其他尚未被說明於本文中之傳輸、電信、或無線電功能性。在有些施行中，計算裝置1200包含無線電，其被用來藉由調變和輻射電磁波於空氣或空間中而通訊於一段距離之上。在其他施行中，計算裝置1200包含發射器和接收器(或收發器)，其被用來藉由調變和輻射電磁波於空氣或空間中而通訊於一段距離之上。
通訊邏輯單元1208致使資料的轉移來往於計算裝置1200的無線通訊。術語「無線」及其衍生詞可被用來描述電路、裝置、系統、方法、技術、通訊頻道等等，其可經由使用透過非固態媒體之經調變的電磁輻射來通訊資料。該術語並不隱含相關聯的裝置不含任何導線，雖然在有些實施例中它們可能不含有。通訊邏輯單元1208可施行許多無線標準或協定的任一者，其包含(但不限於)Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT紅外線(IR)、近場通訊(NFC)、藍芽、其衍生物，以及被 命名為3G、4G、5G、及往後的任何其他無線協定。計算裝置1200可包含多個通訊邏輯單元1208。例如，第一通訊邏輯單元1208可專用於諸如Wi-Fi、NFC及藍芽的較短範圍的無線通訊，並且第二通訊邏輯單元1208可專用於較長範圍的無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、和其它者。
計算裝置1200的CPU 1204包含具有正面階梯接觸組成和背面倒反階梯接觸組成的一或多個堆疊裝置，其係依據本發明的實施例所形成者。術語「處理器」可以指任何裝置或裝置的部分，其處理來自暫存器及/或記憶體之電子資料而將該電子資料轉變成可被儲存於暫存器及/或記憶體中的其他電子資料。
通訊邏輯單元1208也可包含具有正面階梯接觸組成和背面倒反階梯接觸組成的一或多個堆疊裝置，其係依據本發明的實施例所形成者。
在其他實施例中，收納在計算裝置1200之內的另一組件可含有具有正面階梯接觸組成和背面倒反階梯接觸組成的一或多個堆疊裝置，其係依據本發明的實施例所形成者。
在各種實施例中，計算裝置1200可為膝上型電腦、小筆電、筆記型電腦、超級筆電、智慧型電話、智障型手機、平板電腦、平板筆電二合一、個人數位助理(PDA)、超級移動式PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、 數位相機、攜帶型音樂播放器、或數位錄影機。在其他施行中，計算裝置1200可為任何其他可處理資料的電子裝置。
範例實施例
範例1為一種半導體堆疊裝置。該半導體堆疊裝置包含藉由第一多個電介質層而彼此分開的第一多個裝置層，其中，該第一多個裝置層在第一方向上形成階梯圖案。該半導體堆疊裝置包含附接至該第一多個裝置層之裝置層的接觸部分之第一導電通孔，其中，該第一導電通孔延伸至該半導體堆疊裝置的正面。該半導體堆疊裝置包含藉由第二多個電介質層而彼此分開的第二多個裝置層，其中，該第二多個裝置層在與該第一方向倒反的第二方向上形成階梯圖案。該半導體堆疊裝置包含附接至該第二多個裝置層之裝置層的接觸部分之第二導電通孔，其中，該第二導電通孔延伸至該半導體堆疊裝置的背面。
範例2為範例1的半導體堆疊裝置，另包括多個第一導電通孔，各第一導電通孔係附接至該第一多個裝置層之裝置層的接觸部分，其中，該多個第一導電通孔之各者延伸至該半導體堆疊裝置的該正面。
範例3為範例1或2之任一者的半導體堆疊裝置，另包括多個第二導電通孔，各第二導電通孔係耦合至該第二多個裝置層之裝置層的接觸部分，其中，該多個第二導電通孔之各者延伸至該半導體堆疊裝置的該背面。
範例4為範例1的半導體堆疊裝置，其中，該第一導電通孔使該個別的裝置層連接至一電組件，並且該第二導電通孔使該個別的裝置層連接至另一電組件。
範例5為範例1的半導體堆疊裝置，另包括第三導電通孔，係附接至該第一多個裝置層或該第二多個裝置層之該等裝置層的一部分處。
範例6為範例1的半導體堆疊裝置，其中，該第一多個裝置層之裝置層的數量係等於該第二多個裝置層之裝置層的數量。
範例7為範例1的半導體堆疊裝置，其中，該第一多個裝置層之裝置層的數量係大於該第二多個裝置層之裝置層的數量。
範例8為範例1之任一者的半導體堆疊裝置，其中，該第一多個裝置層到該半導體堆疊裝置之該正面最近端的裝置層係短於該第一多個裝置層到該半導體堆疊裝置之該正面最遠端的裝置層。
範例9為範例1及8之任一者的半導體堆疊裝置，其中，該第二多個裝置層到該半導體堆疊裝置之該背面最近端的裝置層係短於該第二多個裝置層到該半導體堆疊裝置之該背面最遠端的裝置層。
範例10為範例1至9之任一者的半導體堆疊裝置，其中，該堆疊裝置係包含在垂直邏輯電路、垂直隨機存取記憶體(RAM)裝置、垂直靜態RAM(SRAM)裝置、或垂直嵌入式動態RAM(eDRAM)裝置的至少其中一者。
範例11為一種形成半導體堆疊裝置的方法。該方法包含將多個裝置層沉積在基板上，具有底部裝置層係直接沉積在該基板上；及沉積多個電介質層，各電介質層係位於至少兩個裝置層之間。該方法包含蝕刻該多個裝置層的頂部部分和該多個電介質層的頂部部分，以形成接觸部分於該多個裝置層之該頂部部分的各裝置層上，該等接觸部分形成第一階梯圖案。該方法包含去除該基板的至少一部分以使該底部裝置層暴露出，以及蝕刻該多個裝置層的底部部分，該多個裝置層的該底部部分包含該底部裝置層和該多個電介質層的底部部分，以形成該多個裝置層之該底部部分之各裝置層的接觸部分，該接觸部分形成與該第一階梯圖案倒反的第二階梯圖案。
範例12為範例11的方法，其中，該多個裝置層之該頂部部分中之裝置層的數量係等於該多個裝置層之該底部部分中之裝置層的數量。
範例13為範例11的方法，其中，該多個裝置層之該頂部部分中之裝置層的數量係大於該多個裝置層之該底部部分中之裝置層的數量。
範例14為範例11至13之任一者的方法，其中，該多個裝置層之頂部裝置層和該底部裝置層的長度係短於該多個裝置層之剩餘裝置層的長度。
範例15為範例11的方法，另包括去除所有的該基板以使該底部裝置層暴露出。
範例16為範例11的方法，另包括形成多個通 孔，各通孔電連接至該多個裝置層之該頂部部分的至少一個接觸部分，各通孔延伸至該半導體堆疊裝置之正面。
範例17為範例11或16的方法，另包括形成多個通孔，各通孔電連接至該多個裝置層之該底部部分的至少一個接觸部分，各通孔延伸至該半導體堆疊裝置之背面。
範例18為範例17的方法，另包括使該多個接觸部分經由該多個通孔而電連接至至少一個電組件。
範例19為一種計算裝置。該計算裝置包含安裝於基板上的處理器、能夠儲存資料的記憶體單元及圖形處理單元。該計算裝置包含該計算裝置內的天線、該計算裝置上的顯示器及該計算裝置內的電池。該計算裝置包含該處理器內的功率放大器。該計算裝置包含該處理器內的電壓調整器，其中，該處理器包括藉由第一多個電介質層而彼此分開的第一多個裝置層，其中，該第一多個裝置層在第一方向上形成階梯圖案，及附接至該第一多個裝置層之裝置層的接觸部分的第一導電通孔，其中，該第一導電通孔延伸至該半導體堆疊裝置的正面。該計算裝置包含該處理器內的電壓調整器，其中，該處理器包括藉由第二多個電介質層而彼此分開的第二多個裝置層，其中，該第二多個裝置層在與該第一方向倒反的第二方向上形成階梯圖案，以及附接至該第二多個裝置層之裝置層的接觸部分的第二導電通孔，其中，該第二導電通孔延伸至該半導體堆疊裝置的背面。
範例20為範例19的計算裝置，其中，該第一多個裝置層到該半導體堆疊裝置之該正面最近端的裝置層係短於該第一多個裝置層到該半導體堆疊裝置之該正面最遠端的裝置層，並且其中，該第二多個裝置層到該半導體堆疊裝置之該背面最近端的裝置層係短於該第二多個裝置層到該半導體堆疊裝置之該背面最遠端的裝置層。
範例21為範例19的計算裝置，其中，該處理器另包括多個第一導電通孔，各第一導電通孔係附接至該第一多個裝置層之裝置層的接觸部分，其中，該多個第一導電通孔之各者延伸至該半導體堆疊裝置的該正面。
範例22為範例19或21之任一者的計算裝置，其中，該處理器另包括多個第二導電通孔，各第二導電通孔係附接至該第二多個裝置層之裝置層的接觸部分，其中，該多個第二導電通孔之各者延伸至該半導體堆疊裝置的該背面。
範例23為範例19的計算裝置，其中，該第一導電通孔使該個別的裝置層連接至一電組件，並且該第二導電通孔使該個別的裝置層連接至另一電組件。
範例24為範例19的計算裝置，另包括第三導電通孔，係附接至該第一多個裝置層或該第二多個裝置層之該等裝置層的一部分處。
範例25為範例19的計算裝置，其中，該第一多個裝置層之裝置層的數量係大於該第二多個裝置層之裝置層的數量。
範例26為範例19的計算裝置，其中，該第一多個裝置層之裝置層的數量係大於該第二多個裝置層之裝置層的數量。
範例27為範例19至26之任一者的計算裝置，其中，該處理器為垂直邏輯電路、垂直隨機存取記憶體(RAM)裝置、垂直靜態RAM(SRAM)裝置、或垂直嵌入式動態RAM(eDRAM)裝置的至少其中一者。
有些能夠與本文中所揭示之實施例一起被使用之基礎設施係已經可供使用，諸如通用電腦、行動電話、電腦程式化工具和技術、數位儲存媒體、及通訊網路。計算裝置可包含諸如微處理器、微控制器、邏輯電路等等的處理器。該計算裝置可包含電腦可讀取儲存裝置，諸如非揮發性記憶體、靜態隨機存取記憶體(RAM)、動態RAM、唯讀記憶體(ROM)、碟片、磁帶、磁性物、光學、快閃記憶體、或其他電腦可讀取儲存媒體。
某些實施例的各種態樣可使用硬體、軟體、韌體、或其組合來予以施行，組件或模組可指下列、下列的部分或包含特殊應用積體電路(ASIC)、電子電路、處理器(共用、專用、或群組)、及/或執行一或多個軟體或韌體程式的記憶體(共用、專用、或群組)、組合邏輯電路、及/或提供所述之功能性的其他適合的組件。如同本文中所使用的，軟體模組或組件可包含位於非暫態性電腦可讀取儲存媒體內或在非暫態性電腦可讀取儲存媒體上之任何類型的電腦指令或電腦可執行碼，軟體模組或組件可，例如， 包括一或多個實體或邏輯的電腦指令區塊，其可被組織成為常式、程式、物件、組件、資料結構等等，其實施一或多個任務(task)或者施行特別的抽象資料型態。
在某些實施例中，特別的軟體模組或組件可包括儲存在電腦可讀取儲存媒體之不同位置中的不同指令，它們一起施行該模組或組件之所述的功能性。實際上，模組或組件可包括單一指令或許多指令，並且可被分佈在遍及幾個不同的代碼段上，在不同的程式中，而且遍佈幾個電腦可讀取儲存媒體。有些實施例可被實行於分散式計算環境中，其中，任務係藉由透過通訊網路來予以鏈結的遠端處理裝置來實施。
雖然上述為了清楚起見已在一些細節上做說明了，但是很明顯地某些改變及修正可被做成而沒有違離其原則。應該注意到，有許多實施本文中所述之製程和設備兩者的替換方式。因此，該等實施例係要被視為舉例說明性而非限制性的，而且本發明並不被限定於本文中所提出的細節，而是可在所附加之申請專利範圍的範疇及其等同範圍內做修改。
習於此技藝者將領會到，可對上述實施例之細節做出許多改變而沒有違離本發明之基本原則。因此，本發明之範疇應該僅由下面的申請專利範圍來決定。
202:電介質層
204:裝置層
206:基板

Claims (20)

  1. 一種半導體堆疊裝置，包括：第一多個裝置層，藉由第一多個電介質層而彼此分開，其中，該第一多個裝置層在第一方向上形成階梯圖案；及第一導電通孔，係耦合至該第一多個裝置層之裝置層的接觸部分，其中，該第一導電通孔延伸至該半導體堆疊裝置的正面；第二多個裝置層，藉由第二多個電介質層而彼此分開，其中，該第二多個裝置層在該半導體堆疊裝置的背面、與該第一方向倒反的第二方向上形成階梯圖案；以及第二導電通孔，係耦合至該第二多個裝置層之裝置層的接觸部分，其中，該第二導電通孔延伸至該半導體堆疊裝置的該背面。
  2. 如請求項1之半導體堆疊裝置，另包括多個第一導電通孔，各第一導電通孔係耦合至該第一多個裝置層之裝置層的接觸部分，其中，該多個第一導電通孔之各者延伸至該半導體堆疊裝置的該正面。
  3. 如請求項1之半導體堆疊裝置，另包括多個第二導電通孔，各第二導電通孔係耦合至該第二多個裝置層之裝置層的接觸部分，其中，該多個第二導電通孔之各者延伸至 該半導體堆疊裝置的該背面。
  4. 如請求項1之半導體堆疊裝置，其中，該第一導電通孔使該個別的裝置層連接至一電組件，並且該第二導電通孔使該個別的裝置層連接至另一電組件。
  5. 如請求項1之半導體堆疊裝置，另包括第三導電通孔，係耦合至該第一多個裝置層或該第二多個裝置層之該等裝置層的一部分處。
  6. 如請求項1之半導體堆疊裝置，其中，該第一多個裝置層之裝置層的數量係等於該第二多個裝置層之裝置層的數量。
  7. 如請求項1之半導體堆疊裝置，其中，該第一多個裝置層之裝置層的數量係大於該第二多個裝置層之裝置層的數量。
  8. 如請求項1之半導體堆疊裝置，其中，該第一多個裝置層的近端裝置層到該半導體堆疊裝置的該正面係短於該第一多個裝置層的遠端裝置層到該半導體堆疊裝置的該正面。
  9. 如請求項1之半導體堆疊裝置，其中，該第二多個裝 置層的近端裝置層到該半導體堆疊裝置的該背面係短於該第二多個裝置層的遠端裝置層到該半導體堆疊裝置的該背面。
  10. 如請求項1之半導體堆疊裝置，其中，該半導體堆疊裝置係包含在垂直邏輯電路、垂直隨機存取記憶體(RAM)裝置、垂直靜態RAM(SRAM)裝置、或垂直嵌入式動態RAM(eDRAM)裝置的至少其中一者。
  11. 一種形成半導體堆疊裝置的方法，包括：將多個裝置層沉積在基板上，具有底部裝置層係直接沉積在該基板上；沉積多個電介質層，各電介質層係位於至少兩個裝置層之間；蝕刻該多個裝置層的頂部部分和該多個電介質層的頂部部分，以形成接觸部分於該多個裝置層之該頂部部分的各裝置層上，該等接觸部分形成第一階梯圖案；去除該基板的至少一部分以使該底部裝置層暴露出；以及蝕刻該多個裝置層的底部部分，該多個裝置層的該底部部分包含該底部裝置層和該多個電介質層的底部部分，以形成該多個裝置層之該底部部分之各裝置層的接觸部分，該接觸部分形成與該第一階梯圖案倒反的第二階梯圖案。
  12. 如請求項11之方法，其中，該多個裝置層之該頂部部分中之裝置層的數量係等於該多個裝置層之該底部部分中之裝置層的數量。
  13. 如請求項11之方法，其中，該多個裝置層之該頂部部分中之裝置層的數量係大於該多個裝置層之該底部部分中之裝置層的數量。
  14. 如請求項11之方法，其中，該多個裝置層之頂部裝置層和該底部裝置層的長度係短於該多個裝置層之剩餘裝置層的長度。
  15. 如請求項11之方法，另包括去除所有的該基板以使該底部裝置層暴露出。
  16. 如請求項11之方法，另包括形成多個通孔，各通孔電連接至該多個裝置層之該頂部部分的至少一個接觸部分，各通孔延伸至該半導體堆疊裝置之正面。
  17. 如請求項11之方法，另包括形成多個通孔，各通孔電連接至該多個裝置層之該底部部分的至少一個接觸部分，各通孔延伸至該半導體堆疊裝置之背面。
  18. 如請求項17之方法，另包括使該多個接觸部分經由該多個通孔而電連接至至少一個電組件。
  19. 一種計算裝置，包括：安裝於基板上的處理器；能夠儲存資料的記憶體單元；圖形處理單元；該計算裝置內的天線；該計算裝置上的顯示器；該計算裝置內的電池；該處理器內的功率放大器；該處理器內的電壓調整器；其中，該處理器包括：第一多個裝置層，藉由第一多個電介質層而彼此分開，其中，該第一多個裝置層在第一方向上形成階梯圖案；及第一導電通孔，係耦合至該第一多個裝置層之裝置層的接觸部分，其中，該第一導電通孔延伸至該半導體堆疊裝置的正面；第二多個裝置層，藉由第二多個電介質層而彼此分開，其中，該第二多個裝置層在該半導體堆疊裝置的背面、與該第一方向倒反的第二方向上形成階梯圖案；以及第二導電通孔，係耦合至該第二多個裝置層之裝置層的接觸部分，其中，該第二導電通孔延伸至該半導體堆疊 裝置的該背面。
  20. 如請求項19之計算裝置，其中，該第一多個裝置層的近端裝置層到該半導體堆疊裝置的該正面係短於該第一多個裝置層的遠端裝置層到該半導體堆疊裝置的該正面，並且其中，該第二多個裝置層的近端裝置層到該半導體堆疊裝置的該背面係短於該第二多個裝置層的遠端裝置層到該半導體堆疊裝置的該背面。
TW106126778A 2016-09-29 2017-08-08 用於對３ｄ堆疊裝置之密度改善的倒反階梯接觸 TWI732019B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
??PCT/US16/54379 2016-09-29
WOPCT/US16/54379 2016-09-29
PCT/US2016/054379 WO2018063226A1 (en) 2016-09-29 2016-09-29 Inverted staircase contact for density improvement to 3d stacked devices

Publications (2)

Publication Number Publication Date
TW201828457A TW201828457A (zh) 2018-08-01
TWI732019B true TWI732019B (zh) 2021-07-01

Family

ID=61760878

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106126778A TWI732019B (zh) 2016-09-29 2017-08-08 用於對３ｄ堆疊裝置之密度改善的倒反階梯接觸

Country Status (4)

Country Link
US (1) US10861870B2 (zh)
CN (1) CN109729742B (zh)
TW (1) TWI732019B (zh)
WO (1) WO2018063226A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018063226A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Inverted staircase contact for density improvement to 3d stacked devices
CN113161366B (zh) * 2018-06-29 2023-08-18 长江存储科技有限责任公司 具有使用内插器的堆叠器件芯片的三维存储器件
JP2020155492A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US11672133B2 (en) 2019-06-20 2023-06-06 Intel Corporation Vertically stacked memory elements with air gap
CN110870069B (zh) * 2019-09-29 2021-01-29 长江存储科技有限责任公司 三维存储器件及其形成方法
CN113345905B (zh) * 2020-06-05 2024-04-30 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法
US11696432B2 (en) * 2020-10-01 2023-07-04 Micron Technology, Inc. Multi-direction conductive line and staircase contact for semiconductor devices
US11764113B2 (en) 2020-10-20 2023-09-19 Tokyo Electron Limited Method of 3D logic fabrication to sequentially decrease processing temperature and maintain material thermal thresholds
US12114495B2 (en) 2021-09-16 2024-10-08 International Business Machines Corporation Vertical three-dimensional stack NOR flash memory

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110316072A1 (en) * 2010-06-24 2011-12-29 Samsung Electronics Co., Ltd. Semiconductor memory devices including asymmetric word line pads
TW201409616A (zh) * 2012-07-06 2014-03-01 Micron Technology Inc 使用至少兩個遮罩之階梯形成
US20140061750A1 (en) * 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20140175673A1 (en) * 2012-12-20 2014-06-26 Kilsoo Kim Semiconductor package
US9230984B1 (en) * 2014-09-30 2016-01-05 Sandisk Technologies Inc Three dimensional memory device having comb-shaped source electrode and methods of making thereof
US9425209B1 (en) * 2015-09-04 2016-08-23 Macronix International Co., Ltd. Multilayer 3-D structure with mirror image landing regions

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100550409C (zh) * 2007-06-21 2009-10-14 复旦大学 基于二极管单元选通的相变存储器及其制造方法
JP5259242B2 (ja) * 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
US20090277670A1 (en) * 2008-05-10 2009-11-12 Booth Jr Roger A High Density Printed Circuit Board Interconnect and Method of Assembly
KR20100052597A (ko) * 2008-11-11 2010-05-20 삼성전자주식회사 수직형 반도체 장치
KR20110001527A (ko) * 2009-06-30 2011-01-06 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자의 제조 방법
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101212709B1 (ko) * 2010-12-29 2012-12-14 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 장치
KR101855324B1 (ko) * 2011-05-04 2018-05-09 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
US9595533B2 (en) * 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
CN104051326B (zh) * 2013-03-12 2017-09-29 旺宏电子股份有限公司 在衬底不同深度有接触着陆区的装置的形成方法及3‑d结构
CN103474421B (zh) * 2013-08-30 2016-10-12 晟碟信息科技（上海）有限公司 高产量半导体装置
CN203521410U (zh) * 2013-11-18 2014-04-02 唐棕 半导体器件
KR102168189B1 (ko) * 2014-03-07 2020-10-21 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR102094470B1 (ko) * 2014-04-08 2020-03-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20160000512A (ko) * 2014-06-24 2016-01-05 삼성전자주식회사 메모리 장치
US9666594B2 (en) * 2014-09-05 2017-05-30 Sandisk Technologies Llc Multi-charge region memory cells for a vertical NAND device
US10373970B2 (en) * 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
CN107579061B (zh) * 2016-07-04 2020-01-07 晟碟信息科技（上海）有限公司 包含互连的叠加封装体的半导体装置
WO2018063226A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Inverted staircase contact for density improvement to 3d stacked devices
CN110391218A (zh) * 2018-04-23 2019-10-29 晟碟半导体（上海）有限公司 具有裸芯翘起控制的半导体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110316072A1 (en) * 2010-06-24 2011-12-29 Samsung Electronics Co., Ltd. Semiconductor memory devices including asymmetric word line pads
TW201409616A (zh) * 2012-07-06 2014-03-01 Micron Technology Inc 使用至少兩個遮罩之階梯形成
US20140061750A1 (en) * 2012-08-31 2014-03-06 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20140175673A1 (en) * 2012-12-20 2014-06-26 Kilsoo Kim Semiconductor package
US9230984B1 (en) * 2014-09-30 2016-01-05 Sandisk Technologies Inc Three dimensional memory device having comb-shaped source electrode and methods of making thereof
US9425209B1 (en) * 2015-09-04 2016-08-23 Macronix International Co., Ltd. Multilayer 3-D structure with mirror image landing regions

Also Published As

Publication number Publication date
CN109729742B (zh) 2023-08-04
WO2018063226A1 (en) 2018-04-05
US20190189635A1 (en) 2019-06-20
US10861870B2 (en) 2020-12-08
TW201828457A (zh) 2018-08-01
CN109729742A (zh) 2019-05-07

Similar Documents

Publication Publication Date Title
TWI732019B (zh) 用於對３ｄ堆疊裝置之密度改善的倒反階梯接觸
TWI761323B (zh) 使用共享共閘極之堆疊電晶體構建的動態邏輯
TWI766848B (zh) 堆疊電晶體
TWI706469B (zh) 形成背側自對準通孔的方法及所形成的結構
KR102304791B1 (ko) 성능 및 게이트 충전을 위한 게이트 프로파일의 최적화
TW202013646A (zh) 裝置層互連
CN111384048A (zh) 具有堆叠晶体管的三维集成电路
TWI742143B (zh) 半導體裝置及形成半導體裝置的方法
KR102309367B1 (ko) 비대칭 프로파일을 갖는 핀 구조체들을 형성하는 방법 및 장치
US11270998B2 (en) Embedded memory in three-dimensional integrated circuit
JP6529985B2 (ja) 規則的なグリッドの選択的削減による縦型チャネルトランジスタ製造のための処理方法
KR102351550B1 (ko) 측벽 라이너를 갖는 핀 구조를 형성하는 장치 및 방법
TW201735181A (zh) 用以改善崩潰電壓及減小寄生電容的多層堆疊場板氮化鎵電晶體及層間電介質
TWI706514B (zh) 在短通道互補金屬氧化物半導體（ｃｍｏｓ）晶片上的用於低洩漏的應用的長通道金屬氧化物半導體（ｍｏｓ）電晶體
CN107646137B (zh) 可叠置薄膜存储器
TWI783918B (zh) 用於ｉｇｚｏ非平面裝置之環繞且導電之金屬氧化物接點的製造技術
JP2017522714A (ja) 層転写による分極反転基板上の高電子移動度トランジスタ製造処理
US20200105669A1 (en) Design and process for a precision resistor
TWI713573B (zh) 微電子結構、微電子結構的形成方法、及摻雜獨立式鰭部的方法
KR102553784B1 (ko) 랩-어라운드 콘택들을 제조하기 위한 금속 화학 기상 증착 접근법들 및 결과 구조들
CN110854099A (zh) 用于垂直mim电容器的贯穿板互连
TW201733037A (zh) 可堆疊式切換裝置
US11114446B2 (en) SRAM with hierarchical bit lines in monolithic 3D integrated chips
US20200303381A1 (en) Nonvolatile static random access memory (sram) devices
KR20230096842A (ko) 전력 전달 공간 할당이 없는 표준 셀 아키텍처