TWI742143B - 半導體裝置及形成半導體裝置的方法 - Google Patents

半導體裝置及形成半導體裝置的方法 Download PDF

Info

Publication number
TWI742143B
TWI742143B TW106128620A TW106128620A TWI742143B TW I742143 B TWI742143 B TW I742143B TW 106128620 A TW106128620 A TW 106128620A TW 106128620 A TW106128620 A TW 106128620A TW I742143 B TWI742143 B TW I742143B
Authority
TW
Taiwan
Prior art keywords
ild
opening
semiconductor device
thickness
offset
Prior art date
Application number
TW106128620A
Other languages
English (en)
Other versions
TW201824557A (zh
Inventor
馬可 拉多撒福傑維克
山薩塔克 達斯古塔
漢威 陳
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW201824557A publication Critical patent/TW201824557A/zh
Application granted granted Critical
Publication of TWI742143B publication Critical patent/TWI742143B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本發明之實施例包括半導體裝置及形成此等裝置之方法。於一實施例中，半導體裝置包括源極區域、汲極區域、及形成在源極區域與汲極區域之間的通道區域。於一實施例中，第一層間介電質(ILD)可被形成在通道區域上方，而第一開口係穿過第一ILD而形成。於一實施例中，第二ILD可被形成在第一ILD上方，而第二開口係穿過第二ILD而形成。本發明之實施例包括自第一開口偏移之第二開口。實施例亦可包括穿過第一開口與第二開口而形成之閘極電極。於一實施例中，在第一開口與第二開口之間的偏移導致場板與間隔物之形成，其減少半導體裝置之閘極長度。

Description

半導體裝置及形成半導體裝置的方法
本發明之實施例係在於半導體裝置與處理之領域，具體言之，具有超短通道長度與交錯場板之電晶體的形成、及形成此裝置之方法。
超短通道長度為5G通訊技術所需之高效能毫米波電晶體所需要的。典型地，此應用所需要的通道長度大約40nm或更少。形成此小通道長度需要昂貴的遮罩及微影術溶液。
此外，於此應用中所使用的電晶體亦被期望處理典型地大於先進矽節點(advanced silicon node)所使用之電壓。由於其寬能帶隙及高臨界崩潰電場，氮化鎵(GaN)電晶體為用於高電壓應用之良好候選。然而，簡單電晶體架構(亦即，具有單一閘極、源極與汲極)無法利用到這些電性質。此GaN電晶體無法滿足實現藉由GaN 之材料性質所指定的最大崩潰電壓，因為汲極電場線集中於閘極之邊緣處且造成過早崩潰。電場線的集中為裝置中之複雜互動的結果且典型地由大部分電晶體所經歷(不考慮通道所使用的材料)。然而，電場線集中在GaN電晶體中特別有問題，因為高電壓。因此，高電壓電晶體可藉由形成場板於閘極至汲極(gate-to-drain)區域上而適應電場線集中。這些場板的形成需要額外的圖案化操作。
100‧‧‧電晶體
102‧‧‧虛線框
104‧‧‧半導體基板
105‧‧‧通道
107‧‧‧2-D電子氣
108‧‧‧極化電荷感應層
109‧‧‧極化電荷感應層
112‧‧‧源極
114‧‧‧汲極
122‧‧‧閘極介電質層
125‧‧‧閘極電極
127‧‧‧介電材料
129‧‧‧步階表面
151‧‧‧層間介電質
151A‧‧‧層間介電質
151B‧‧‧層間介電質
151C‧‧‧層間介電質
151n‧‧‧層間介電質
152C‧‧‧間隔物
152n‧‧‧間隔物
155A‧‧‧表面
155B‧‧‧表面
162‧‧‧源極電極
164‧‧‧汲極電極
167‧‧‧場板
171‧‧‧第一開口
172‧‧‧第二開口
173‧‧‧第三開口
174‧‧‧第四開口
400‧‧‧插入板
402‧‧‧第一基板
404‧‧‧第二基板
406‧‧‧球狀柵格陣列
408‧‧‧金屬內連
410‧‧‧通孔
412‧‧‧穿矽通孔
414‧‧‧嵌入式裝置
500‧‧‧計算裝置
502‧‧‧積體電路晶粒
504‧‧‧中央處理單元
506‧‧‧晶粒上記憶體
508‧‧‧通訊晶片
510‧‧‧揮發性記憶體
512‧‧‧非揮發性記憶體
514‧‧‧圖形處理單元
516‧‧‧數位訊號處理器
520‧‧‧晶片組
522‧‧‧天線
524‧‧‧顯示器
526‧‧‧觸碰螢幕控制器
528‧‧‧電池
530‧‧‧羅盤
532‧‧‧動作共處理器或感測器
534‧‧‧揚聲器
536‧‧‧相機
538‧‧‧使用者輸入裝置
540‧‧‧大量儲存裝置
542‧‧‧加密處理器
544‧‧‧全球定位系統(GPS)裝置
GL‧‧‧閘極長度
R‧‧‧凹部
RA‧‧‧凹部
RB‧‧‧凹部
RC‧‧‧凹部
SB‧‧‧厚度
SC‧‧‧厚度
Sn‧‧‧厚度
TA‧‧‧厚度
TB‧‧‧厚度
TC‧‧‧厚度
Tn‧‧‧厚度
W‧‧‧寬度
WA‧‧‧寬度
WB‧‧‧寬度
WC‧‧‧寬度
Wn‧‧‧寬度
第1圖為根據本發明之實施例的電晶體之剖面圖，其包括超短閘極長度與被整合至閘極電極內之場板。
第2A圖為根據本發明之實施例在第1圖中之電晶體的閘極電極之放大剖面圖。
第2B圖為根據本發明之額外實施例的閘極電極之放大剖面圖。
第3A圖為根據本發明之實施例在第一層間介電質(ILD)被形成之後的電晶體之部份的剖面圖。
第3B圖為根據本發明之實施例在第一ILD被圖案化以形成第一開口之後在第3A圖中之電晶體的剖面圖。
第3C圖為根據本發明之實施例在第二ILD被形成之後在第3B圖中之電晶體的剖面圖。
第3D圖為根據本發明之實施例在第二ILD被圖案化以形成第二開口之後在第3C圖中之電晶體的剖面圖。
第3E圖為根據本發明之實施例在第三ILD被形成之後在第3D圖中之電晶體的剖面圖。
第3F圖為根據本發明之實施例在第三ILD被圖案化以形成第三開口之後在第3E圖中之電晶體的剖面圖。
第3G圖為根據本發明之實施例在第四ILD被形成之後在第3F圖中之電晶體的剖面圖。
第3H圖為根據本發明之實施例在第四ILD被圖案化以形成第四開口之後在第3G圖中之電晶體的剖面圖。
第3I圖為根據本發明之實施例在閘極介電質被形成且具有場板之閘極電極被形成之後在第3H圖中之電晶體的剖面圖。
第3J圖為根據本發明之實施例在源極與汲極接點被形成之後在第3I圖中之電晶體的剖面圖。
第4圖為實現一或多個本發明之實施例的插入板之剖面圖。
第5圖為計算裝置之示意圖，其包括依照本發明之實施例所建造的一或多個電晶體。
【發明內容】及【實施方式】
此處所述為系統，其包括半導體裝置與形成半導體裝置之方法，半導體裝置包括具有超短閘極長度之電晶體及包括場板之閘極電極。於以下說明中，例示實現之各種態樣將使用所屬技術領域中具有通常知識者所通常使用的用語而被描述以將其工作的本質傳達至所屬技術領域中的其他人。然而，對於所屬技術領域中具有通常知識 者將顯而易見的是，本發明可利用僅一些所描述的態樣而被實行。為了說明的目的，特定數量、材料與組態被提出以提供例示實現的完整了解。然而，對於所屬技術領域中具有通常知識者將顯而易見的是，本發明可在沒有特定細節的情況下被實行。於其他範例中，已知的特徵被省略或簡化以避免模糊例示實現。
各種操作將被描述(以最有助於了解本發明的方式)為多個離散操作，然而，描述的順序不應被解釋以暗示這些操作為必要地順序相關。具體言之，這些操作不需要被以所示次序來執行。
減少電場線集中在閘極之邊緣處的一個解決辦法是使用場板以再分配電場線朝向場板而非朝向閘極電極之邊緣。然而，目前可用的具有場板之裝置具有數個缺點。舉例來說，多個場板的形成需要專屬遮罩及處理操作，其增加裝置的成本。本發明之實施例提供具有場板之GaN電晶體及在不需要多個遮罩的情況下形成場板之方法。此外，本發明之實施例包括具有小閘極長度之電晶體(例如，大約60nm或更少)，其係以單一微影術遮罩製成。尤其，藉由使用重複的偏移圖案化以將閘極長度縮小至目標的長度，本發明之實施例允許微影術遮罩以圖案化開口，其大於目標閘極長度。除了縮小閘極長度GL以外，偏移開口亦允許具有整合的場板之閘極電極的形成。
現參照第1圖，根據本發明之實施例的電晶體100之剖面圖係被顯示。根據實施例，電晶體100可包括通 道105、源極112、與汲極114。於本發明之一些實施例中，通道105亦可包括2-D電子氣107(以虛線表示)及一或多個極化電荷感應層108/109。舉例來說，當通道105為GaN時，極化電荷感應層108/109可為AlN層108與AlInN層109。源極電極162可與源極112電性耦合，且汲極電極164可與汲極114電性耦合。
本發明之實施例可被形成或實現於基板104，例如半導體基板。於一實施例中，半導體基板104可為使用塊體半導體或絕緣體上矽次結構來形成的晶體基板。於一特定實施例中，半導體基板104可包括半導體材料之堆疊。舉例來說，半導體基板104可包括矽基底層與成長於矽基底層上方之一或多個III-V族半導體材料。於一範例中，GaN層可為主動裝置層且可藉由一或多個緩衝層隔開矽基底層。於其他實現中，半導體基板可使用替代材料來被形成，其可或可不與矽結合，其包括(但不限於)鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵、或III-V族或IV族材料之其他組合。雖然材料(基板104可自其形成)的一些範例係於此描述，可作為基礎(半導體裝置可製造於其上)的任何材料落於本發明之實施例的精神與範疇內。
雖然單一電晶體100係顯示於第1圖中，本發明之實施例包括形成複數個電晶體，例如金屬氧化物半導體場效電晶體(MOSFET或僅MOS電晶體)於基板上。各MOS電晶體包括由至少兩層(閘極介電質層122與閘極電 極層125)所形成的閘極堆疊。閘極介電質層122可包括一層或層之堆疊。一或多層可包括氧化矽、二氧化矽(SiO2)及/或高k介電材料。高k介電材料可包括例如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釓、鉛、鈧、鈮、與鋅之元素。可被使用於閘極介電質層122中的高k材料之範例包括(但不限於)氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釓、氧化鋁、氧化鉛鈧、與鈮酸鉛鋅。於一些實施例中，退火處理可被實施在閘極介電質層122上以改善其品質(當高k材料被使用時)。
閘極電極125可被形成於閘極介電質層122上且可由至少一P型功函數金屬或N型功函數金屬組成(依據電晶體為PMOS或NMOS電晶體)。於一些實現中，閘極電極125可由二或更多金屬層之堆疊組成，其中一或多個金屬層為功函數金屬層且至少一金屬層為填充金屬層。
對於PMOS電晶體，可被使用於閘極電極125之金屬包括(但不限於)釕、鈀、鉑、鈷、鎳、及導電金屬氧化物，例如，氧化釕。P型金屬層將賦能具有在大約4.9eV與大約5.2eV之間之功函數的PMOS閘極電極之形成。對於NMOS電晶體，可被使用於閘極電極125之金屬包括(但不限於)鉿、鋯、鈦、鉭、鋁、這些金屬的合金、及這些金屬的碳化物(例如碳化鉿、碳化鋯、碳化鈦、碳化鉭、與碳化鋁)。N型金屬層將賦能具有在大約3.9eV 與大約4.2eV之間之功函數的NMOS閘極電極之形成。
如所屬技術領域中所熟知，源極區域112與汲極區域114被形成於在各MOS電晶體100之閘極電極125的相對端之基板內。源極與汲極區域112/114通常使用不是植入/擴散處理就是蝕刻/沈積處理而被形成。於前者處理中，摻雜物(例如矽(用於形成N型GaN裝置)或鎂(用於形成P型GaN裝置))可被離子植入至基板內以形成源極與汲極區域。退火處理(其啟動摻雜物及造成摻雜物進一步擴散至基板內)典型地跟在離子植入處理後。於後者處理中，基板可首先被蝕刻以在源極與汲極區域112/114的區域處形成凹部。磊晶沈積處理可接著被實施以利用被使用以製造源極與汲極區域112/114之材料來充填凹部。於一些實施例中，磊晶沈積的源極與汲極區域112/114可在原位被摻雜摻雜物。於進一步實施例中，源極與汲極區域112/114可使用半導體材料(其不同於被使用於電晶體通道之主動層內的半導體材料)而被形成。
一或多個層間介電質(ILD)被沈積在MOS電晶體上方。於所說明之實施例中，四個ILD 151A-151n被顯示。ILD 151可使用已知其在積體電路結構中之應用能力的介電材料而被形成，例如低k介電材料。可被使用的介電材料之範例包括(但不限於)多晶第三族氮化物與SiCXOYNZ材料。於一實施例中，ILD 151A-151n為有序的使得最低k值材料被置於較靠近通道105且最高k值材料被置於最遠離通道105。舉例來說，多晶第三族氮化物(例 如，AlN、AlGa0.10N.0.90、AlGa0.40N0.60、AlGa)之ILD堆疊可具有範圍在大約8.5與11.0之間的k值，而SiCXOYNZ材料(例如，其中X隨各層增加及/或Y隨各層減少)之ILD堆疊可具有範圍在大約3.9與8.0之間的k值，依據各層中所使用的氧與碳的百分比。再者，實施例可包括包括多晶第三族氮化物與SiCXOYNZ材料之結合以提供甚至更大範圍之可能的k值之ILD。再者，雖然多晶第三族氮化物與SiCXOYNZ材料被明確地揭露，本發明之實施例亦可包括任何ILD材料，只要蝕刻選擇性與k值對於ILD材料被使用於其中之層為適合的。
除了提供k值的範圍(其可隨與通道105之距離增加)以外，對於各ILD 151之不同材料組成的使用提供在不同ILD 151之間的蝕刻選擇性。因此，各ILD 151可在圖案化處理中被蝕刻而不用完全地蝕刻掉在下面的ILD 151之暴露的部份。此蝕刻選擇性允許閘極電極125被形成於包括步階(stepped)表面129之開口中。閘極電極125之步階表面129作用為場板167，其朝汲極114延伸且允許在閘極之邊緣處的電場線集中被減少，由於電場線被再分配朝閘極電極125之場板表面167。第2A與2B圖為放大的剖面圖，其更清楚地圖示根據本發明之實施例在虛線框102內之區域中被形成於ILD 151內步階圖案化。
現參照第2A圖，根據本發明之實施例，穿過ILD 151A-151n之開口係被顯示。為了不模糊圖示，閘極電極125與閘極介電質122被省略，應了解的是，類似於第1 圖中所圖示者，閘極電極125與閘極介電質可被包括於功能(functioning)電晶體100中。於一實施例中，開口係穿過各個ILD 151而被形成。於一實施例中，各開口穿過ILD 151A-151n之寬度WA-Wn可為實質地相同，但偏移，使得步階圖案化被形成。於此等實施例中，單一圖案化遮罩可被使用於被使用以形成開口於各ILD 151中之各圖案化操作，將於後文中更詳細說明。
根據本發明之實施例，鄰近步階表面129之各ILD 151的部份可具有減少的厚度。舉例來說，ILD 151A被形成具有厚度TA，其凹進距離RA鄰近步階表面129。凹進的距離RA可為在開口穿過隨後地形成的ILD 151之形成期間表面被暴露至蝕刻劑之結果。雖然在各ILD 151中材料組成的不同會提供不同程度的蝕刻選擇性，實施例仍可導致在先前形成的層中暴露的ILD 151之一些部份之移除。由於各ILD材料之不同蝕刻選擇性及各ILD 151被暴露的蝕刻處理之數量，各ILD 151之凹部R可為不同的。舉例來說，凹部RA可大於凹部RC。再者，每個ILD 151A-151n可不包括凹部。舉例來說，最上面的ILD 151n可不被暴露至隨後的蝕刻處理，且因此，可不具有凹進的厚度。此外，一些ILD材料可具有足以防止ILD 151之實質部份的移除之蝕刻選擇性。根據實施例，各ILD 151A-151n之厚度TA-Tn可被選擇以考量在各層中之對應的凹部R。舉例來說，若ILD 151A被期望具有凹部RA大於在ILD 151B中之期望的凹部RB，則厚度TA可被選擇為大於厚度TB。
除了形成場板以外，穿過各ILD 151之偏移開口允許閘極長度GL被減少，而不增加圖案化處理的複雜性。舉例來說，當大約40nm之閘極長度GL被需要時，各開口之寬度W可為100nm，而各開口偏移20nm。因此，超小閘極長度GL可用現有微影術處理而被產生，而不需要工程師解決辦法以克服縮放(scaling)至小的最小特徵尺寸。於一實施例中，閘極長度GL可為少於100nm。於額外的實施例中，閘極長度GL可為大約40nm或更少。如第2A圖所示，偏移開口導致減少閘極長度GL之間隔物152B-n的形成。各間隔物152B-n可為如被使用以形成隨後的開口之偏移的相同厚度。於各開口被偏移相同量之實施例中，間隔物152B-n之厚度SB-n可全為實質相等。然而，實施例並不限制於此組態。
舉例來說，於第2B圖中，間隔物152被圖示為具有不同厚度S。此實施例可被使用以修改步階部份129中之場板的位置(例如，若較長的場板需要靠近通道105，則在第一ILD 151A中之第一開口與在第二ILD 151B中之第二開口之間的偏移可大於被使用以形成在隨後ILD 151中的開口之隨後的偏移。舉例來說，第一偏移可為30nm而隨後的偏移可為15nm。於此等實施例中，厚度SB可為30nm而厚度SC與Sn可為大約15nm。額外的實施例可包括不同於各ILD 151之偏移。舉例來說，偏移可隨各隨後的ILD 151位準增加或其可隨各隨後的ILD 151位準減少。
現參照第3A-3K圖，根據本發明之實施例的電 晶體在處理之各種階段的剖面圖係被顯示。開始於第3A圖，根據本發明之實施例之未完成的電晶體之剖面圖係被顯示。在處理之此時間點，源極區域112、汲極區域114、閘極、2-D電子氣107(以虛線表示)、及一或多個極化電荷感應層108/109已被形成。這些組件可用所屬技術領域中所已知之任何適合的處理操作來形成。此外，第一ILD 151A已被形成於現有電晶體組件之頂表面上方。根據實施例，第一ILD 151A可具有任何隨後地沈積的ILD 151之最低的k值。由於寄生電容之減少，其允許電晶體之改良的效能。再者，應了解的是，被使用以形成第一ILD 151A之材料可用任何適合的處理而被沈積(例如，噴濺”化學氣相沉積(CVD)、或諸如此類)。
現參照第3B圖，根據本發明之實施例在第一開口171被形成穿過第一ILD 151A之後的電晶體之剖面圖係被顯示。根據實施例，第一開口171可藉由所屬技術領域中已知的典型微影製程而被形成。舉例來說，光敏抗蝕層(未圖示)可被形成於第一ILD 151A上方且透過微影術遮罩而暴露於輻射。光敏抗蝕層可接著被發展以形成被使用以蝕刻開口171穿過第一ILD 151A之蝕刻遮罩。光敏抗蝕層可接著被剝離，留下包括第一開口171之經圖案化的第一ILD 151A。根據實施例，第一開口171可具有寬度W，其大於完成的電晶體之期望的閘極長度GL。舉例來說，第一開口171可具有在80nm與200nm之間的寬度。於特定實施例中，第一開口171可具有大約100nm之寬度。
現參照第3C圖，根據本發明之實施例在第二ILD 151B被形成之後的電晶體之剖面圖係被顯示。如圖所示，第二ILD 151B可被沈積於第一ILD 151A上方及至第一開口171內。於一實施例中，第二ILD 151B可為任何介電材料，例如以上所述的那些。於一些實施例中，第二ILD 151B可為具有較高k值(相較於第一ILD 151A之k值)之材料。由於第二ILD 151B進一步形成通道，若第二ILD 151B較不貴或可被沈積較快(相較於第一ILD 151A)，較高k值可為有利的權衡。此外，第二ILD 151B可為可被關於第一ILD 151A被選擇地蝕刻之材料。如此處所使用者，當說到第一材料關於第二材料被選擇地蝕刻，其意指，對於給定蝕刻處理，第一材料將具有較快(相較於第二材料)蝕刻率(例如，第二材料不需要完全地抵抗被使用以蝕刻第一材料之給定蝕刻處理)。
現參照第3D圖，根據本發明之實施例在第二開口172被形成穿過第二ILD 151B之後的電晶體之剖面圖係被顯示。根據實施例，第二開口172可藉由所屬技術領域中已知的典型微影製程而被形成。舉例來說，光敏抗蝕層(未圖示)可被形成於第二ILD 151B上方且透過微影術遮罩而暴露於輻射。光敏抗蝕層可接著被發展以形成被使用以蝕刻開口172穿過第二ILD 151B之蝕刻遮罩。光敏抗蝕層可接著被剝離，留下包括第一開口172之經圖案化的第二ILD 151B。根據實施例，第二開口172可用與被使用以形成第一開口171相同之微影術遮罩來形成。因此，第 二開口172之寬度W可實質地相同於穿過第一ILD 151A所形成的第一開口171之寬度W。然而，本發明之實施例包括從第一開口171來偏移第二開口172。因此，第二ILD 151B之一部份形成沿第一開口171之邊緣的間隔物152B。間隔物152B具有厚度SB，其實質地相等於被使用以形成第二開口之偏移距離。舉例來說，間隔物152B之厚度SB可為大約10nm或更大。額外的實施例可包括具有在大約15nm與40nm之間的厚度之間隔物152B。
再者，被使用以形成第二開口172之偏移導致第一ILD 151A的一部分之暴露。第一ILD 151A之暴露的部份可被使用於隨後處理操作，作為場板可被形成於其上之表面155A。於在第一ILD 151A與第二ILD 151B之間的蝕刻選擇性並非完美之實施例中，暴露的表面155A可被凹進在第一ILD 151A之頂表面下面。
現參照第3E圖，根據實施例在第三ILD 151C被形成之後的電晶體之剖面圖係被顯示。於一實施例中，第三ILD 151C被沈積在第一ILD 151A與第二ILD 151B之暴露的表面上方。第三ILD 151C可為任何適合的介電材料，例如以上所述的那些。於一實施例中，第三ILD 151C之k值可高於第二ILD 151B之k值。此外，第二ILD 151C可為可被關於第二ILD 151B與第一ILD 151A被選擇地蝕刻之材料。
現參照第3F圖，根據本發明之實施例在第三開口173被形成穿過第三ILD 151C之後的電晶體之剖面圖 係被顯示。根據實施例，第三開口173可用與被使用以形成第一與第二開口171、172相同之遮罩來形成。因此，第三開口173之寬度W可實質地相等於第一與第二開口171、172之寬度。此外，第三開口173可從第二開口172偏移以形成間隔物152C與第二ILD 151B之暴露的表面155B。於在第三開口173與第二開口172之間的偏移實質地相同於在第二開口172與第一開口171之間的偏移之實施例中，間隔物152C之厚度SC可實質地相同於間隔物152B之厚度SB。然而，本發明之實施例不限制於在各層中之開口之間的相等偏移。因此，一些實施例可包括具有厚度SC之間隔物152C，其不同於間隔物152B之厚度SB。此外，在ILD 151A、151B、與151C之間的蝕刻選擇性並非完美的一些實施例，暴露的表面155A與155B亦可藉由被使用以形成第三開口173之蝕刻處理來凹進。
現參照第3G與3H圖，根據實施例，在實質地類似於關於第3E與3F圖所述的那些的處理操作之後的電晶體之剖面圖係被顯示。於第3G圖中，第四ILD 151n被沈積於暴露的表面上方，且於第3H圖中，第四ILD 151n被圖案化以形成第四開口174。根據本發明之各種實施例，下標「n」的使用係被使用以表示任何數量的ILD 151可被使用。舉例來說，本發明之實施例可包括少至兩個具有偏移開口之ILD 151，或多於四個具有偏移開口之ILD 151。然而，應了解的是，各開口171、172、173、174等可各用相同的微影術遮罩被形成。因此，開口之寬度W可彼此實質 地相等。此外，各偏移開口之形成導致間隔物152B-152n與暴露的表面155A-155n之形成。此外，應了解的是，各間隔物152之厚度S係依據被使用以穿過間隔物152被形成於其中的ILD 151來形成開口之偏移。於被使用於各開口之偏移為相同之實施例中，間隔物152可為相同厚度。於被使用於各開口之偏移為不相同之實施例中，間隔物152可為不同厚度。此外，在ILD 151A、151B、151C、與151n之間的蝕刻選擇性並非完美的一些實施例，暴露的表面155A、155B、與155C亦可藉由被使用以形成第四開口174之蝕刻處理來凹進。
現參照第3I圖，根據本發明之實施例在閘極介電質層122與閘極電極125被形成之後的電晶體之剖面圖係被顯示。根據實施例，閘極介電質層122可在蝕刻穿過極化層109的部份之後被形成。於額外的實施例中，極化層109可被部份地凹進。如上所述，閘極介電質層122可為具有高k值的材料，或一或多個高k介電材料之堆疊。閘極電極125可為任何適合的閘極電極材料或一或多個閘極電極材料之堆疊，例如以上所述的那些。如圖所示，閘極電極125亦可包括被形成於藉由開口之偏移所產生的步階表面上方之場板167。此外，部份的開口可被填充介電材料127以減少形成於在源極112與閘極125之間的通道105上方之金屬的體積。
現參照第3J圖，根據本發明之實施例在源極接點與汲極接點被形成之後的電晶體之剖面圖係被顯示。 於一實施例中，如本領域中已知的，源極接點162與汲極接點164可用任何適合的接點開口(例如微影處理)與適合的金屬沈積處理而被形成。
第4圖顯示包括本發明之一或多個實施例的插入板400。插入板400為被使用以橋接第一基板402至第二基板404之中間的基板。第一基板402可為例如積體電路晶粒。第二基板404可為例如記憶體模組、電腦主機板、或另一積體電路晶粒。通常，插入板400之目的為展開連接至較寬的節距或更改(reroute)連接至不同連接。舉例來說，插入板400可耦接積體電路晶粒至球狀柵格陣列(ball grid array；BGA)406，其可接著被耦接至第二基板404。於一些實施例中，第一與第二基板402/404係附接至插入板400之相反側。於其他實施例中，第一與第二基板402/404係附接至插入板400之相同側。且於進一步實施例中，三或更多基板係藉由插入板400而互連。
插入板400可由環氧樹脂、玻璃纖維强化環氧樹脂、陶瓷材料、或聚合物材料(例如聚醯亞胺)形成。於進一步實現中，插入板可由交替的剛性或彈性材料形成，其可包括以上所述使用於半導體基板中之相同材料，例如矽、鍺、及其他III-V族與IV族材料。
插入板可包括金屬互連408與通孔410，包括(但不限於)穿矽通孔(through-silicon vias；TSV)412。插入板400可進一步包括嵌入式裝置414，包括被動式與主動式裝置兩者。此裝置包括(但不限於)電容器、 解耦電容器、電阻器、感應器、熔絲、二極體、變壓器、感測器、及靜電放電(electrostatic discharge；ESD)裝置。更複雜的裝置(例如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、及MEMS裝置)亦可被形成於插入板400上。
依照本發明之實施例，於此揭露的包括具有被形成於通道區域上方之一或多個場板的電晶體、或用於形成此等裝置之製程之設備可被使用於插入板400之製造中。
第5圖顯示依照本發明的一個實施例之計算裝置500。計算裝置500可包括數個組件。於一個實施例中，這些組件附接至一或多個母板。於替代實施例中，這些組件被製造於單一系統單晶片(SoC)晶粒上而非母板上。於計算裝置500中之組件包括(但不限於)積體電路晶粒502與至少一通訊晶片508。於一些實現中，通訊晶片508被製造為積體電路晶粒502之一部份。積體電路晶粒502可包括CPU 504以及晶粒上(on-die)記憶體506，通常被使用為快取記憶體，其可藉由例如嵌入式DRAM(embedded DRAM；eDRAM)或自旋轉移力矩記憶體(spin-transfer torque memory；STTM或STTM-RAM)技術而被提供。
計算裝置500可包括可或可不實體地與電性地耦接至母板或在SoC晶粒內製造之其他組件。這些其他組件可包括(但不限於)揮發性記憶體510(例如DRAM)、非揮發性記憶體512(例如ROM或快閃記憶 體)、圖形處理單元514(GPU)、數位訊號處理器516、加密處理器542(在硬體內執行加密演算法之特殊化的處理器)、晶片組520、天線522、顯示器或觸碰螢幕顯示器524、觸碰螢幕控制器526、電池528或其他電源、功率放大器(未圖示)、全球定位系統(GPS)裝置544、羅盤530、動作共處理器或感測器532(其可包括加速計、陀螺儀、與羅盤)、揚聲器534、相機536、使用者輸入裝置538(例如鍵盤、化數、觸碰筆、及觸碰墊)、及大量儲存裝置540(例如硬碟機、光碟(CD)、數位通用光碟(DVD)、及諸如此類)。
通訊晶片508致能用於資料從(與至)計算裝置500之傳送的無線通訊。用語「無線(wireless)」與其衍生可被使用以說明電路、裝置、系統、方法、技術、通訊通道、等等，其可透過經調變的電磁輻射之使用透過非固體介質來通訊資料。用語沒有暗示相關聯的裝置不包含任何線路，雖然於一些實施例中，其可能不包含。通訊晶片508可實現任何的數個無線標準或協定，包括(但不限於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長程演進(long term evolution；LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及被指定為3G、4G、5G、及更新穎者之任何其他無線協定。計算裝置500可包括複數個通訊晶片508。例如，第一通訊晶片508可被專用於較短範圍的無線通訊(例如Wi- Fi與藍芽)且第二通訊晶片508可被專用於較長範圍的無線通訊(例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他)。
根據本發明之實施例，計算裝置500之處理器504包括一或多個裝置，例如具有被形成於通道區域上方的一或多個場板之電晶體。用語「處理器」可參照任何裝置或裝置之部份，其處理來自暫存器及/或記憶體之電子資料以將該電子資料轉換成可被儲存於暫存器及/或記憶體之其他電子資料。
根據本發明之實施例，通訊晶片508亦包括一或多個裝置，例如具有被形成於通道區域上方的一或多個場板之一或多個電晶體。
於進一步實施例中，容置於計算裝置500內之另一組件可包含一或多個裝置，例如根據本發明之實施例具有被形成於通道區域上方的一或多個場板之電晶體、或用以形成此等裝置之處理。
於各種實施例中，計算裝置500可為膝上型電腦、小筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超級移動電腦(ultra mobile PC)、行動電話、桌上型電腦、伺服器、印表機、掃描器、顯示器、機上盒、娛樂控制單元、數位照相機、可攜式音樂播放器、或數位視訊記錄器。於進一步實現中，計算裝置500可為處理資料之任何其他電子裝置。
本發明之圖示的實現的以上說明(包括在摘 要中所描述者)並非意欲用以耗盡或限制本發明至所揭露的精確形式。雖然本發明之特定實現與範例係於此處說明以供說明之目的，如對於所屬技術領域中具有通常知識者所了解，在本發明之範疇內的各種等效修改是可能的。
這些修改可根據以上詳細說明而對於本發明做出。使用於以下申請專利範圍之用語不應被解釋為用以限制本發明至於說明書與申請專利範圍中所揭露的特定實現。而是，本發明之範疇係完全地藉由以下申請專利範圍(其可被解釋依照申請專利範圍解釋所建立的原則)來決定。
範例1：半導體裝置包含：半導體基板，具有源極區域、汲極區域、及形成在該源極區域與該汲極區域之間的通道區域；第一層間介電質(ILD)，被形成在該通道區域上方，其中，第一開口係穿過該第一ILD而形成；第二ILD，被形成在該第一ILD上方，其中，第二開口係穿過該第二ILD而形成，且其中，該第二開口自該第一開口偏移；及閘極電極，穿過該第一開口與該第二開口而形成。
範例2：如範例1之半導體裝置，其中，自該第二ILD形成的第一間隔物係沿該第一開口之第一邊緣而形成，且其中，該間隔物減少該半導體裝置之閘極長度為少於該第一開口之寬度。
範例3：如範例1或範例2之半導體裝置，更包含被形成在該第一ILD之一部份上方的第一場板。
範例4：如範例3之半導體裝置，其中，在該第一場板下面的該第一ILD之該部份具有少於該第一ILD之其餘部份的厚度之厚度。
範例5：如範例1、範例2、範例3、或範例4之半導體裝置，更包含被形成在該第二ILD上方之第三ILD，其中第三開口係穿過該第三ILD來形成，且該第三開口自該第二開口偏移。
範例6：如範例5之半導體裝置，更包含被形成在該第二ILD之表面上方的第二場板。
範例7：如範例1、範例2、範例3、範例4、範例5、或範例6之半導體裝置，其中，第二開口具有與該第一開口之寬度實質相同的寬度。
範例8：如範例5、範例6、或範例7之半導體裝置，其中，該第三開口具有與該第二開口之寬度實質相同的寬度。
範例9：如範例5、範例6、範例7、或範例8之半導體裝置，其中，在該第三開口與該第二開口之間的偏移不同於在該第二開口與該第一開口之間的偏移。
範例10：如範例1、範例2、範例3、範例4、範例5、範例6、範例7、範例8、或範例9之半導體裝置，其中該第一ILD為與該第二ILD不同的材料。
範例11：如範例1、範例2、範例3、範例4、範例5、範例6、範例7、範例8、範例9、或範例10之半導體裝置，其中，該第二ILD為對該第一ILD有蝕刻選擇 性。
範例12：如範例1、範例2、範例3、範例4、範例5、範例6、範例7、範例8、範例9、範例10、或範例11之半導體裝置，其中，該第一ILD與該第二ILD為多晶第三族氮化物及/或SiCXOYNZ。
範例13：如範例1、範例2、範例3、範例4、範例5、範例6、範例7、範例8、範例9、範例10、範例11、或範例12之半導體裝置，其中，該第一開口大於100nm且該半導體裝置之閘極長度小於60nm。
範例14：如範例1、範例2、範例3、範例4、範例5、範例6、範例7、範例8、範例9、範例10、範例11、範例12、或範例13之半導體裝置，其中，該閘極長度大約40nm或更少。
範例15：一種形成半導體裝置之方法，包含：形成電晶體，其包括源極區域、汲極區域、及在該源極區域與該汲極區域之間的通道區域；形成在該通道區域上方之第一層間介電質(ILD)；圖案化該第一ILD以形成第一開口；形成在該第一ILD上方之第二ILD；圖案化該第二ILD以形成第二開口，其中該第二開口自該第一開口偏移且產生沿該第一開口之第一邊緣的第一間隔物，及該第一ILD之暴露的部份；形成在該第二ILD上方之第三ILD；圖案化該第三ILD以形成第三開口，其中該第三開口自該第二開口偏移且產生鄰近該第一間隔物的第二間隔物及該第二ILD之暴露的部份；及沈積導電材料至該等開 口內以形成閘極電極、第一場板、及第二場板。
範例16：如範例15之方法，其中，該第一ILD、該第二ILD、及該第三ILD為不同的材料。
範例17：如範例15或範例16之方法，其中，該第一ILD、該第二ILD、及該第三ILD為多晶第三族氮化物及/或SiCXOYNZ。
範例18：如範例15、範例16、或範例17之方法，其中，該第一ILD之該暴露的部份具有小於該第一ILD之該其餘部份的厚度之厚度，且其中，該第二ILD之該暴露的部份小於該第二ILD之該其餘部份的厚度。
範例19：如範例15、範例16、範例17、或範例18之方法，其中，該第一ILD之該暴露的部份與該第一ILD之該其餘部份的厚度之間的差係大於該第二ILD之該暴露的部份與該第二ILD之該其餘部份的厚度之間的差。
範例20：如範例15、範例16、範例17、範例18、或範例19之方法，其中，該第一場板被形成在該第一ILD之該暴露的部份上方且該第二場板被形成在該第二ILD之該暴露的部份上方。
範例21：如範例15、範例16、範例17、範例18、範例19、或範例20之方法，其中，該第一、第二、及第三開口具有實質相同的寬度。
範例22：如範例15、範例16、範例17、範例18、範例19、範例20、或範例21之方法，其中，該第一間隔物與該第二間隔物具有實質相同的厚度。
範例23：一種半導體裝置，包含：半導體基板，具有源極區域、汲極區域、及形成在該源極區域與該汲極區域之間的通道區域；被形成在該通道區域上方之二或更多層間介電質(ILD)之堆疊；穿過於該堆疊中的ILD中之每一者而形成的開口，其中各開口具有實質相同的寬度，且其中，各開口自其他開口偏移；及形成於該等開口中之閘極電極。
範例24：如範例23之半導體裝置，其中，各ILD包括暴露的部份，其中，場板係形成於各暴露的部份上方。
範例25：如範例23或範例24之半導體裝置，其中，該等ILD中之至少一者包括沿在較低ILD層中的開口之邊緣形成的間隔物。
100‧‧‧電晶體
102‧‧‧虛線框
104‧‧‧半導體基板
105‧‧‧通道
107‧‧‧2-D電子氣
108‧‧‧極化電荷感應層
109‧‧‧極化電荷感應層
112‧‧‧源極
114‧‧‧汲極
122‧‧‧閘極介電質層
125‧‧‧閘極電極
127‧‧‧介電材料
129‧‧‧步階表面
151A‧‧‧層間介電質
151B‧‧‧層間介電質
151C‧‧‧層間介電質
151n‧‧‧層間介電質
162‧‧‧源極電極
164‧‧‧汲極電極
167‧‧‧場板

Claims (25)

  1. 一種半導體裝置，包含：半導體基板，具有源極區域、汲極區域、及形成在該源極區域與該汲極區域之間的通道區域；第一層間介電質(ILD)，被形成在該通道區域上方，其中，第一開口係穿過該第一ILD而形成；第二ILD，被形成在該第一ILD上方，其中，第二開口係穿過該第二ILD而形成，且其中，該第二開口自該第一開口偏移；及閘極電極，穿過該第一開口與該第二開口而形成。
  2. 如申請專利範圍第1項之半導體裝置，其中，自該第二ILD形成的第一間隔物係沿該第一開口之第一邊緣而形成，且其中，該第一間隔物減少該半導體裝置之閘極長度為少於該第一開口之寬度。
  3. 如申請專利範圍第2項之半導體裝置，更包含被形成在該第一ILD之一部份上方的第一場板。
  4. 如申請專利範圍第3項之半導體裝置，其中，該第一ILD之在該第一場板下面的該部份具有少於該第一ILD之其餘部份的厚度之厚度。
  5. 如申請專利範圍第1項之半導體裝置，更包含被形成在該第二ILD上方之第三ILD，其中第三開口係穿過該第三ILD來形成，且該第三開口自該第二開口偏移。
  6. 如申請專利範圍第5項之半導體裝置，更包含被形成在該第二ILD之表面上方的第二場板。
  7. 如申請專利範圍第6項之半導體裝置，其中，該第二開口具有與該第一開口之寬度實質相同的寬度。
  8. 如申請專利範圍第7項之半導體裝置，其中，該第三開口具有與該第二開口之寬度實質相同的寬度。
  9. 如申請專利範圍第7項之半導體裝置，其中，在該第三開口與該第二開口之間的偏移不同於在該第二開口與該第一開口之間的偏移。
  10. 如申請專利範圍第1項之半導體裝置，其中，該第一ILD為與該第二ILD不同的材料。
  11. 如申請專利範圍第10項之半導體裝置，其中，該第二ILD為對該第一ILD有蝕刻選擇性。
  12. 如申請專利範圍第10項之半導體裝置，其中，該第一 ILD與該第二ILD為多晶第三族氮化物及/或SiCXOYNZ。
  13. 如申請專利範圍第1項之半導體裝置，其中，該第一開口大於100nm且該半導體裝置之閘極長度小於60nm。
  14. 如申請專利範圍第13項之半導體裝置，其中，該閘極長度大約40nm或更少。
  15. 一種形成半導體裝置之方法，包含：形成電晶體，其包括源極區域、汲極區域、及在該源極區域與該汲極區域之間的通道區域；形成在該通道區域上方之第一層間介電質(ILD)；圖案化該第一ILD以形成第一開口；形成在該第一ILD上方之第二ILD；圖案化該第二ILD以形成第二開口，其中該第二開口自該第一開口偏移且產生沿該第一開口之第一邊緣的第一間隔物，及該第一ILD之暴露的部份；形成在該第二ILD上方之第三ILD；圖案化該第三ILD以形成第三開口，其中該第三開口自該第二開口偏移且產生鄰近該第一間隔物的第二間隔物及該第二ILD之暴露的部份；及沈積導電材料至該第一開口、該第二開口及該第三開口內以形成閘極電極、第一場板、及第二場板。
  16. 如申請專利範圍第15項之方法，其中，該第一ILD、該第二ILD、及該第三ILD為不同的材料。
  17. 如申請專利範圍第16項之方法，其中，該第一ILD、該第二ILD、及該第三ILD為多晶第三族氮化物及/或SiCXOYNZ。
  18. 如申請專利範圍第15項之方法，其中該第一ILD之該暴露的部份具有小於該第一ILD之其餘部份的厚度之厚度，且其中，該第二ILD之該暴露的部份小於該第二ILD之其餘部份的厚度。
  19. 如申請專利範圍第18項之方法，其中，該第一ILD之該暴露的部份與該第一ILD之該其餘部份的厚度之間的差係大於該第二ILD之該暴露的部份與該第二ILD之該其餘部份的厚度之間的差。
  20. 如申請專利範圍第15項之方法，其中該第一場板被形成在該第一ILD之該暴露的部份上方且該第二場板被形成在該第二ILD之該暴露的部份上方。
  21. 如申請專利範圍第15項之方法，其中該第一、第二、及第三開口具有實質相同的寬度。
  22. 如申請專利範圍第21項之方法，其中該第一間隔物與該第二間隔物具有實質相同的厚度。
  23. 一種半導體裝置，包含：半導體基板，具有源極區域、汲極區域、及形成在該源極區域與該汲極區域之間的通道區域；被形成在該通道區域上方之二或更多層間介電質(ILD)之堆疊；穿過於該堆疊中的ILD中之每一者而形成的開口，其中各開口具有實質相同的寬度，且其中，各開口自其他開口偏移；及形成於該等開口中之閘極電極。
  24. 如申請專利範圍第23項之半導體裝置，其中，各ILD包括暴露的部份，其中，場板係形成於各暴露的部份上方。
  25. 如申請專利範圍第23項之半導體裝置，其中，該等ILD中之至少一者包括沿在較低ILD層中的開口之邊緣形成的間隔物。
TW106128620A 2016-09-30 2017-08-23 半導體裝置及形成半導體裝置的方法 TWI742143B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
??PCT/US16/55020 2016-09-30
WOPCT/US16/55020 2016-09-30
PCT/US2016/055020 WO2018063399A1 (en) 2016-09-30 2016-09-30 Layered spacer formation for ultrashort channel lengths and staggered field plates

Publications (2)

Publication Number Publication Date
TW201824557A TW201824557A (zh) 2018-07-01
TWI742143B true TWI742143B (zh) 2021-10-11

Family

ID=61762882

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106128620A TWI742143B (zh) 2016-09-30 2017-08-23 半導體裝置及形成半導體裝置的方法

Country Status (3)

Country Link
US (1) US10777671B2 (zh)
TW (1) TWI742143B (zh)
WO (1) WO2018063399A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11430873B2 (en) * 2018-09-29 2022-08-30 Intel Corporation Self aligned gate connected plates for group III-Nitride devices and methods of fabrication
FR3088485B1 (fr) * 2018-11-13 2021-04-30 Commissariat Energie Atomique Dispositif semi-conducteur a plaque de champ
US10861946B1 (en) * 2019-05-21 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Field plate structure for high voltage device
CN110212028B (zh) * 2019-05-22 2023-03-31 山东建筑大学 一种集成反向二极管和内嵌漏极场板的横向扩散eGaN HEMT器件
EP3905335A1 (en) * 2020-04-28 2021-11-03 Infineon Technologies AG Group iii nitride-based transistor device
CN111554735A (zh) * 2020-05-12 2020-08-18 南方科技大学 半导体器件场板的制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150311084A1 (en) * 2014-04-23 2015-10-29 Freescale Semiconductor, Inc. Method for Improving E-Beam Lithography Gate Metal Profile for Enhanced Field Control

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080121985A1 (en) * 2006-11-07 2008-05-29 International Business Machines Corporation Structure and method to improve short channel effects in metal oxide semiconductor field effect transistors
US8143131B2 (en) * 2009-03-31 2012-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating spacers in a strained semiconductor device
CN102110650A (zh) 2009-12-29 2011-06-29 中国科学院微电子研究所 一种半导体器件及其制造方法
US8901627B2 (en) * 2012-11-16 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Jog design in integrated circuits
US9324831B2 (en) * 2014-08-18 2016-04-26 Globalfoundries Inc. Forming transistors without spacers and resulting devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150311084A1 (en) * 2014-04-23 2015-10-29 Freescale Semiconductor, Inc. Method for Improving E-Beam Lithography Gate Metal Profile for Enhanced Field Control

Also Published As

Publication number Publication date
TW201824557A (zh) 2018-07-01
US20200066889A1 (en) 2020-02-27
US10777671B2 (en) 2020-09-15
WO2018063399A1 (en) 2018-04-05

Similar Documents

Publication Publication Date Title
TWI742143B (zh) 半導體裝置及形成半導體裝置的方法
US10861870B2 (en) Inverted staircase contact for density improvement to 3D stacked devices
KR102309367B1 (ko) 비대칭 프로파일을 갖는 핀 구조체들을 형성하는 방법 및 장치
US10553689B2 (en) Multiple stacked field-plated GaN transistor and interlayer dielectrics to improve breakdown voltage and reduce parasitic capacitances
US10700039B2 (en) Silicon die with integrated high voltage devices
US20220336634A1 (en) Source electrode and drain electrode protection for nanowire transistors
CN110660870A (zh) 肖特基二极管结构以及与iii-v晶体管的集成
KR102351550B1 (ko) 측벽 라이너를 갖는 핀 구조를 형성하는 장치 및 방법
US9935191B2 (en) High electron mobility transistor fabrication process on reverse polarized substrate by layer transfer
US11302808B2 (en) III-V transistors with resistive gate contacts
TWI836013B (zh) 用於ｆｉｎｆｅｔ電晶體的閘極堆疊
US20200227568A1 (en) Self-aligned contacts for thin film transistors
TWI715608B (zh) 透過用於應力增強及接觸的背側露出而能深度取向生長
US20200211911A1 (en) Spacer-patterned inverters based on thin-film transistors
US11335800B2 (en) Work function based approaches to transistor threshold voltage tuning
US20200006523A1 (en) Channel layer for iii-v metal-oxide-semiconductor field effect transistors (mosfets)
WO2019009872A1 (en) SELF-ALIGNED THIN-FILTER TRANSISTOR WITH UPPER CONTACT AND REAR GRID
WO2019009873A1 (en) FORMING DAMASCINING PATTERNS FOR MANUFACTURING THIN FILM TRANSISTORS