CN111384048A - 具有堆叠晶体管的三维集成电路 - Google Patents

具有堆叠晶体管的三维集成电路 Download PDF

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W.拉赫马迪
G.杜威
A.利拉克
全箕玟
B.米勒
E.曼内巴赫
A.范
P.莫罗
H.J.刘
J.T.卡瓦利罗斯
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Abstract

本文的实施例描述用于包括在第二晶体管上方所堆叠并且与其自对齐的第一晶体管的半导体装置的技术，其中第一晶体管的阴影与第二晶体管基本上重叠。第一晶体管包括：第一栅电极；第一沟道层，所述第一沟道层包括第一沟道材料，并且所述第一沟道层通过第一栅介电层与第一栅电极分隔；以及第一源电极，所述第一源电极耦合到第一沟道层。第二晶体管包括：第二栅电极；第二沟道层，所述第二沟道层包括第二沟道材料，并且通过第二栅介电层与第二栅电极分隔；以及第二源电极，所述第二源电极耦合到第二沟道层。第二源电极与第一源电极自对齐，并且通过隔离层与第一源电极分隔。可描述和/或要求保护其他实施例。

Description

具有堆叠晶体管的三维集成电路
技术领域
本公开的实施例一般涉及集成电路领域，以及更特别是涉及集成电路。
背景技术
晶体管是集成电路(IC)和现代电子装置的基本构建块，并且是在现代电子系统中普遍存在的。IC技术的主要推动力是具有改进性能和功能性以及降低成本的更多晶体管的不断增加的电路集成度。互补金属氧化物半导体(CMOS)是一种用于构成基于n型和p型晶体管的对称对的具有高噪声免疫性和低静态功率消耗的集成电路的技术。CMOS技术用于微处理器、微控制器、存储器装置和其他数字逻辑电路中。已经为例如晶圆级集成、片上系统(SOC)、三维(3D)集成等的更高电路集成度开发了许多技术。但是，每个技术具有其自己的待解决问题。
附图说明
通过以下结合附图的详细描述，将易于了解实施例。为了有助于这个描述，相似附图标记表示相似结构元件。通过附图中的图、作为示例而不是作为限制来示出实施例。
图1(a)-1(c)示意示出按照一些实施例、具有在第二晶体管上方所堆叠并且与其自对齐的第一晶体管的半导体装置的简图。
图2示意示出按照一些实施例、用于形成具有在第二晶体管上方所堆叠并且与其自对齐的第一晶体管的半导体装置的过程。
图3(a)-3(g)示意示出按照一些实施例、用于形成具有在第二晶体管上方所堆叠并且与其自对齐的第一晶体管的半导体装置的过程。
图4示意示出按照一些实施例、用于形成具有在第二晶体管上方所堆叠、其中第一栅电极直接耦合到第二栅电极的第一晶体管的半导体装置的过程。
图5(a)-5(h)示意示出按照一些实施例、用于形成具有在第二晶体管上方所堆叠、其中第一栅电极直接耦合到第二栅电极的第一晶体管的半导体装置的过程。
图6示意示出按照一些实施例、用于形成具有在第二晶体管上方所堆叠、其中第一栅电极通过金属电极来耦合到第二栅电极的第一晶体管的半导体装置的过程。
图7(a)-7(g)示意示出按照一些实施例、用于形成具有在第二晶体管上方所堆叠、其中第一栅电极通过金属电极来耦合到第二栅电极的第一晶体管的半导体装置的过程。
图8示意示出按照一些实施例、实现本公开的一个或多个实施例的插入机构。
图9示意示出按照一些实施例、按照本公开的实施例所构建的计算装置。
具体实施方式
三维(3D)堆叠晶体管提供一种增加晶体管密度、减少单元大小并且将摩尔定律进一步扩展到超过数代技术的集成电路(IC)的可行架构。互补金属氧化物半导体(CMOS)是一种用于基于NMOS和PMOS晶体管或者n型和p型晶体管的对称对来构成IC的技术。通过将一个晶体管堆叠在另一个晶体管之上，与常规CMOS电路相比，3D CMOS电路使能更小的单元大小。但是，实现带有堆叠晶体管的3D CMOS电路一直是艰巨挑战，所述堆叠晶体管在堆叠晶体管的栅堆栈处具有不同沟道材料(例如非硅异质沟道材料、不同或相异高k材料)以增强低电源电压下的NMOS和PMOS性能。实现带有具有异质沟道材料的堆叠晶体管的3D CMOS电路的一些方法可依次单独处理PMOS晶体管和NMOS晶体管。在完全处理和实现底层的晶体管(例如PMOS晶体管)之后，它们能够与其他沟道材料相接合，以形成顶层的晶体管(例如NMOS晶体管)。为了形成顶层的晶体管，前端过程的第二轮将用来实现顶层的晶体管。在形成顶层和底层的晶体管两者之后形成中间层互连。依次单独处理PMOS晶体管和NMOS晶体管在实现带有具有不同沟道材料的堆叠晶体管的3D CMOS电路方面提供极大灵活性。但是，这种方法可具有相当大的缺点，例如底层的晶体管与顶层的晶体管之间的未对齐以及实现顶层的晶体管的前端过程的第二轮所引起的高成本。
本文的实施例可提供具有堆叠晶体管的3D CMOS电路以及用于形成具有堆叠晶体管的3D CMOS电路的方法和过程。在一些实施例中，堆叠晶体管在堆叠晶体管的栅堆栈处具有不同沟道材料(例如非硅异质沟道材料、不同或相异高k材料)。包括中间有接合层的第一沟道层和第二沟道层的沟道堆栈可在载体晶圆之上形成，其中沟道堆栈可通过载体晶圆之上的晶圆接合过程或者外延生长来形成。此后，可并发而不是依次处理包括第一沟道层的底层的晶体管，其中顶层的晶体管包括第二沟道层。因此，堆叠晶体管使用相同图案化步骤来同时形成。因此，顶层的晶体管自动自对齐到底层的晶体管，同时降低制作成本。在一些实施例中，顶层的晶体管可具有与底层的晶体管的栅极对栅极连接，其中顶层的晶体管的栅电极直接耦合到底层的晶体管的栅电极，而无需任何附加导电接触部。因此，能够避免将一个栅电极耦合到另一个栅电极的互连的制作，同时降低使堆叠晶体管的性能降级的风险。
本文的实施例可提供一种半导体装置。该半导体装置包括在第二晶体管上方所堆叠的第一晶体管，其中第一晶体管和第二晶体管自对齐，使得第一晶体管的阴影与第二晶体管基本上重叠。第一晶体管包括：第一栅电极；第一沟道层，所述第一沟道层包括第一沟道材料，并且通过第一栅介电层与第一栅电极分隔；以及第一源电极，所述第一源电极耦合到第一沟道层。第二晶体管包括：第二栅电极；第二沟道层，所述第二沟道层包括第二沟道材料，并且通过第二栅介电层与第二栅电极分隔；以及第二源电极，所述第二源电极耦合到第二沟道层。第二源电极还与第一源电极自对齐，并且通过隔离层与第一源电极分隔。在实施例中，源电极和漏电极可以可互换地使用。
本文的实施例可提供一种形成半导体装置的方法。该方法可包括形成载体晶圆上方的沟道堆栈。载体晶圆包括衬底以及衬底上方的第一接合层。沟道堆栈包括第一沟道层、第一沟道层上方的第二接合层以及第二接合层上方的第二沟道层。第一沟道层包括第一沟道材料，而第二沟道层包括第二沟道材料。该方法包括通过前端掩模的集合同时图案化沟道堆栈，以形成第一沟道层的第一沟道区以及通过第二接合层与第一沟道区分隔的第二沟道层的第二沟道区。另外，该方法包括形成覆盖第一沟道区和第二沟道区的伪氧化物层和伪栅层。此外，该方法包括形成紧接第一沟道区的第一源电极，并且形成紧接第二沟道区的第二源电极，其中第二源电极与第一源电极自对齐，并且通过隔离层与第一源电极分隔。类似地，该方法包括形成紧接第一沟道区的第一漏电极，并且形成紧接第二沟道区的第二漏电极，其中第二漏电极与第一漏电极自对齐，并且通过隔离层与第一漏电极分隔。此外，该方法包括形成围绕第一沟道区的第一栅介电层和围绕第二沟道区的第二栅介电层；以及形成通过第一栅介电层与第一沟道区分隔的、围绕第一沟道区的第一栅电极，并且形成通过第二栅介电层与第二沟道区分隔的、围绕第二沟道区的第二栅电极。
本文的实施例可提供一种计算装置，该计算装置可包括电路板以及耦合到该电路板的处理器或存储器装置。更详细来说，处理器或存储器装置包括IC。该IC包括在第二晶体管上方所堆叠的第一晶体管，其中第一晶体管和第二晶体管自对齐，使得第一晶体管的阴影与第二晶体管基本上重叠。第一晶体管包括：第一栅电极；第一沟道层，所述第一沟道层包括第一沟道材料，并且通过第一栅介电层与第一栅电极分隔；以及第一源电极，所述第一源电极耦合到第一沟道层。第二晶体管包括：第二栅电极；第二沟道层，所述第二沟道层包括第二沟道材料，并且通过第二栅介电层与第二栅电极分隔；以及第二源电极，所述第二源电极耦合到第二沟道层。第二源电极还与第一源电极自对齐，并且通过隔离层与第一源电极分隔。在实施例中，源电极和漏电极可以可互换地使用。
在以下描述中，将使用本领域的技术人员通常用于向本领域的其他技术人员传达其工作主旨的术语来描述说明性实现的各种方面。但是本领域的技术人员将会明白，仅采用所述方面的一些方面也可实施本公开。为了解释目的，提出特定数量、材料和配置，以便提供对说明性实现的透彻了解。但是本领域的技术人员将会明白，在没有特定细节的情况下也可实施本公开。在其他实例中，省略或简化众所周知的特征，以免模糊说明性实现。
前道工艺(FEOL)或者简称为前端半导体处理和结构可指集成电路(IC)制作的第一部分，其中单独装置(例如晶体管、电容器、电阻器等)在半导体衬底或层中图案化。FEOL一般涵盖一直到(但是不包括)金属互连层的沉积的每一个方面。在FEOL中形成的晶体管又可称作前端晶体管。在最后FEOL操作之后，结果通常是具有隔离晶体管(例如没有任何导线)的晶圆。后道工艺(BEOL)或者简称为后端半导体处理和结构可指IC制作的第二部分，其中单独装置(例如晶体管、电容器、电阻器等)与晶圆上的布线(例如一个或多个金属化层)互连。BEOL包括用于芯片到封装连接的金属接触部、介电层、金属水平以及接合部位。在制作的BEOL部分中，可形成金属接触部、焊盘、互连导线、通孔和介电结构。对于现代IC过程，在BEOL中可添加多于10个金属层。薄膜晶体管(TFT)是一种在BEOL所形成的场效应晶体管，所述场效应晶体管并且包括在支持但非导电衬底之上的沟道层、栅电极以及源电极和漏电极。
各种操作将按照最有助于了解本公开的方式依次描述为多个分立操作。但是，描述的顺序不应当被理解为暗示这些操作一定是顺序相关的。特别是，这些操作可以不按照呈现顺序来执行。为了本公开的目的，短语“A和/或B”意思是(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或者(A、B和C)。
如本文所使用的术语“之上”、“之下”、“之间”、“上方”和“...上”可指一个材料层或组件相对其他层或组件的相对位置。例如，另一个层之上或之下所设置的一个层可与另一层直接接触，或者可具有一个或多个中间层。此外，两个层之间所设置的一个层可与两个层直接接触或者可具有一个或多个中间层。与此相反，第二层“上”的第一层与那个第二层直接接触。类似地，除非另加明确说明，否则两个特征之间所设置的一个特征可与相邻特征直接接触或者可具有一个或多个中间特征。
本描述可使用各自可指相同或不同实施例的一个或多个的短语“在一实施例中”或“在实施例中”。此外，如针对本公开的实施例所使用的术语“包含”、“包括”、“具有”等是同义的。
本文中可使用术语“与…耦合”连同其派生。“耦合”可意味着下列的一个或多个。“耦合”可意味着两个或更多元件直接物理或电接触。但是，“耦合”还可意味着两个或更多元件相互间接接触，但是仍然相互协作或交互，并且可意味着一个或多个其他元件被耦合或连接在被说成是相互耦合的元件之间。术语“直接耦合”可意味着两个或更多元件直接接触。
在各种实施例中，短语“在第二特征上形成、沉积或者以其他方式设置的第一特征”可意味着第一特征在第二特征之上形成、沉积或设置，以及第一特征的至少一部分可与第二特征的至少一部分直接接触(例如直接物理和/或电接触)或间接接触(例如具有第一特征与第二特征之间的一个或多个其他特征)。
在本公开叙述“一”或“第一”元件或者其等效体的情况下，这种公开包括一个或多个这类元件，既不要求也不排除两个或更多这类元件。此外，用于所识别元件的顺序指示符(例如第一、第二或第三)用来区分元件，而不指示或暗示所要求或有限数量的这类元件，它们也不指示这类元件的特定位置或顺序，除非另加特别说明。
如本文所使用的，术语“电路”可指包括执行一个或多个软件或固件程序的专用集成电路(ASIC)、电子电路、处理器(共享、专用或编组)和/或存储器(共享、专用或编组)、组合逻辑电路和/或提供所述功能性的其他适当硬件组件或者是以上的部分。如本文所使用的，“计算机实现方法”可指由一个或多个处理器、具有一个或多个处理器的计算机系统、诸如智能电话(其可包括一个或多个处理器)之类的移动装置、平板电脑、膝上型计算机、机顶盒、游戏控制台等所执行的任何方法。
本公开的实现可在诸如半导体衬底之类的衬底上形成或执行。在一个实现中，半导体衬底可以是使用块状硅或绝缘体上硅子结构所形成的结晶衬底。在其他实现中，半导体衬底可使用交替材料来形成，其可以或者可以不与硅相结合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓或者族III-V或族IV材料的其他组合。虽然这里描述可形成衬底的材料的几个示例，但是可用作可构建半导体装置的基础的任何材料落入本公开的精神和范围之内。
多个晶体管(例如金属氧化物半导体场效应晶体管(MOSFET或者简称MOS晶体管))可在衬底上制作。在本公开的各种实现中，MOS晶体管可以是平面晶体管、非平面晶体管或者两者的组合。非平面晶体管包括FinFET晶体管(例如双栅晶体管和三栅晶体管)以及回绕或环绕栅晶体管(例如纳米带和纳米线晶体管)。虽然本文所述的实现可能仅示出平面晶体管，但是应当注意，本公开还可使用非平面晶体管来执行。
每个MOS晶体管包括栅堆栈，其由至少二个层(栅介电层和栅电极层)所形成。栅介电层可包括一个层或者层的堆栈。一个或多个层可包括氧化硅、二氧化硅(SiO2)和/或高k介电材料。高k介电材料可包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可用于栅介电层中的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌锌酸铅。在一些实施例中，退火过程可对栅介电层执行，以改进它在使用高k材料时的质量。
栅电极层在栅介电层上形成，并且可由至少一个P型功函数金属或N型功函数金属来组成，这取决于晶体管是PMOS还是NMOS晶体管。在一些实现中，栅电极层可由两个或更多金属层的堆栈来组成，其中一个或多个金属层是功函数金属层，而至少一个金属层是填充金属层。为了其他目的可包含另外的金属层，例如阻挡层。
对于PMOS晶体管，可用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如氧化钌)。P型金属层将使能具有在大约4.9 eV与大约5.2 eV之间的功函数的PMOS栅电极的形成。对于NMOS晶体管，可用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物(例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。N型金属层将使能具有在大约3.9 eV与大约4.2 eV之间的功函数的NMOS栅电极的形成。
在一些实现中，当作为沿源极-沟道-漏极方向的晶体管的截面来查看时，栅电极可由“U”形结构来组成，该结构包括与衬底表面基本上平行的底部部分以及与衬底的顶表面基本上垂直的两个侧壁部分。在另一个实现中，形成栅电极的金属层的至少一个可以只是平面层，其与衬底的顶表面基本上平行，并且不包括与衬底的顶表面基本上垂直的侧壁部分。在本公开的另外的实现中，栅电极可由U形结构和平面非U形结构的组合来组成。例如，栅电极可由一个或多个U形金属层(其在一个或多个平面非U形层顶部形成)来组成。
在本公开的一些实现中，一对侧壁隔离物可在托住栅堆栈的栅堆栈的相对侧上形成。侧壁隔离物可由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅和氧氮化硅之类的材料来形成。用于形成侧壁隔离物的过程是本领域众所周知的，并且一般包括沉积和蚀刻过程操作。在备选实现中，可使用多个隔离物对，例如二对、三对或四对侧壁隔离物可在栅堆栈的相对侧上形成。
如本领域众所周知，源极区和漏极区在衬底内与每个MOS晶体管的栅堆栈相邻地形成。源极区和漏极区一般使用注入/扩散过程或蚀刻/沉积过程来形成。在前一过程中，掺杂剂(例如硼、铝、锑、磷或砷)可离子注入到衬底中，以形成源极区和漏极区。激活掺杂剂并且使其进一步扩散到衬底中的退火过程通常遵循离子注入过程。在后一过程中，衬底可首先被蚀刻，以便在源极区和漏极区的位置形成凹口。然后可执行外延沉积过程，以采用用来制作源极区和漏极区的材料来填充凹口。在一些实现中，源极区和漏极区可使用硅合金(例如硅锗或碳化硅)来制作。在一些实现中，外延沉积硅合金可采用掺杂剂(例如硼、砷或磷)在原位掺杂。在另外的实施例中，源极区和漏极区可使用一个或多个备选半导体材料(例如锗或族III-V材料或者合金)来形成。以及在另外的实施例中，金属和/或金属合金的一个或多个层可用来形成源极区和漏极区。
一个或多个层间电介质(ILD)沉积在MOS晶体管之上。ILD层可使用对于集成电路结构中的其适用性已知的介电材料，例如低k介电材料来形成。可使用的介电材料的示例包括但不限于二氧化硅(SiO2)、碳掺杂氧化物(CDO)、氮化硅、有机聚合物(例如过氟化环丁烷或聚四氟乙烯)、氟硅酸盐玻璃(FSG)以及有机硅酸盐(例如硅倍半氧烷、硅氧烷或有机硅酸盐玻璃)。ILD层可包括小孔或空气隙，以进一步降低其介电常数。
图1(a)-1(c)示意示出按照一些实施例、具有在第二晶体管上方所堆叠并且与其自对齐的第一晶体管的半导体装置的简图。例如，半导体装置100如图1(a)所示具有在第二晶体管110上方所堆叠并且与其自对齐的第一晶体管120，半导体装置140如图1(b)所示具有在第二晶体管144上方所堆叠并且与其自对齐的第一晶体管142，半导体装置170如图1(c)所示具有在第二晶体管174上方所堆叠并且与其自对齐的第一晶体管172。为了清楚起见，下面可作为示例来描述半导体装置100、半导体装置140、半导体装置170、第一晶体管120、第二晶体管110、第一晶体管142、第二晶体管144、第一晶体管172和第二晶体管174的特征，以用于了解具有在第二晶体管上方所堆叠并且与其自对齐的第一晶体管的示例半导体装置。要理解，在半导体装置100、半导体装置140、半导体装置170、第一晶体管120、第二晶体管110、第一晶体管142、第二晶体管144、第一晶体管172和第二晶体管174内可存在更多或更少组件。此外要理解，具有在第二晶体管上方所堆叠并且与其自对齐的第一晶体管的半导体装置内的组件的一个或多个组件可包括对以下描述的附加和/或变化特征，并且可包括本领域的普通技术人员将会考虑和/或称作具有在第二晶体管上方所堆叠并且与其自对齐的第一晶体管的半导体装置的任何装置。
在实施例中，如图1(a)所示，半导体装置100包括在第二晶体管110上方所堆叠并且与其自对齐的第一晶体管120，它们两者均在衬底101上方。第一晶体管120可以是NMOS晶体管，而第二晶体管110可以是PMOS晶体管。在一些其他实施例中，第一晶体管120可以是PMOS晶体管，而第二晶体管110可以是NMOS晶体管。可存在第一晶体管120和第二晶体管110两者均是PMOS晶体管或NMOS晶体管的实施例。衬底101可以是III-V衬底、硅衬底、块状衬底(bulk substrate)或玻璃衬底。第一晶体管120可位于晶圆的正面，而第二晶体管110可位于晶圆的背面。
在实施例中，第一晶体管120包括第一栅电极129、通过第一栅介电层128与第一栅电极129分隔的第一沟道层123、耦合到第一沟道层123的第一源电极125和第一漏电极127以及第一源电极125与第一栅电极129之间或者第一漏电极127与第一栅电极129之间的隔离物131。第二晶体管110包括第二栅电极109、通过第二栅介电层108与第二栅电极109分隔的第二沟道层103、耦合到第二沟道层103的第二源电极105和第二漏电极107。第二源电极105与第二栅电极109之间或者第二漏电极107与第二栅电极109之间可存在隔离物(未示出)。第二源电极105通过隔离层115与第一源电极125分隔，以及第二漏电极107通过隔离层117与第一漏电极127分隔。在衬底101上方和第二沟道层103下方可存在隔离层111。另外，可存在耦合到第一栅电极129、第一源电极125、第一漏电极127、第二栅电极109、第二源电极105或第二漏电极107的一个或多个接触部133。
在实施例中，第一晶体管120与第二晶体管110自对齐，使得第一晶体管120的阴影与第二晶体管110基本上重叠。另外，第一源电极125与第二源电极105自对齐，第一漏电极127与第二漏电极107自对齐，以及第一栅电极129与第二栅电极109自对齐。在实施例中，第一晶体管120和第二晶体管110可在前端掩模的相同集合之后并发地制作，从而引起第一晶体管120和第二晶体管110的源电极、漏电极和栅电极全部自对齐的结果。
在实施例中，第一栅电极129直接耦合到第二栅电极109而无需任何附加导电接触部，从而形成栅极到栅极连接。诸如第一栅电极129和第二栅电极109的连接之类的栅极到栅极连接的制作能够避免或降低由在第一栅电极129与第二栅电极109之间形成互连所引起的堆叠晶体管的性能降级。第一栅电极129可包括第一导电材料，而第二栅电极109可包括与第一导电材料不同的第二导电材料。
在实施例中，第一沟道层123包括第一沟道材料，而第二沟道层103包括第二沟道材料。第一沟道材料或第二沟道材料可包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、III-V材料、III-N材料、砷化铟镓(InGaAs)、磷化铟(InP)、2-D材料、氧化物半导体材料或者氮化镓(GaN)。在一些实施例中，第一沟道材料可与第二沟道材料不同。此外，第一沟道层123可包括一个或多个鳍、一个或多个纳米线或者一个或多个纳米带，以及第二沟道层103可包括一个或多个鳍、一个或多个纳米线或者一个或多个纳米带。在一些实施例中，第一沟道层123包括第一沟道区，第二沟道层103包括具有与第一沟道区的形状不同的形状的第二沟道区。例如，第一沟道层123可包括一个或多个鳍，而第二沟道层103可包括一个或多个纳米线或者一个或多个纳米带。类似地，第一沟道层123可包括一个或多个纳米线，而第二沟道层103可包括一个或多个鳍或者一个或多个纳米带。
在实施例中，第一栅介电层128可包括第一栅介电材料，而第二栅介电层108可包括与第一栅介电材料不同的第二栅介电材料。例如，第一栅介电层128或第二栅介电层108可包括从由硅酸铪、硅酸锆、二氧化铪、二氧化锆、氧化铝、HfAlOx、硅酸镧、氧化钇和氮化硅酸铪所组成的组中选取的高k介电材料。
在实施例中，第一栅电极129、第一源电极125、第一漏电极127、第二栅电极109、第二源电极105或第二漏电极107可包括从由钛(Ti)、钼(Mo)、金(Au)、铂(Pt)、铝(Al)、镍(Ni)、铜(Cu)、铬(Cr)、铪(Hf)、铟(In)以及Ti、Mo、Au、Pt、Al、Ni、Cu、Cr、TiAlN、HfAlN、TiN、Co、Ru、W、硅化物或InAlO的合金所组成的组中选取的材料。在一些其他实施例中，第一栅电极129、第一源电极125、第一漏电极127、第二栅电极109、第二源电极105或第二漏电极107可以是包括多个层的堆栈，并且可包括金属层以及与金属层相邻的金属密封剂层。
在实施例中，如图1(b)所示，半导体装置140包括在第二晶体管144上方所堆叠并且与其自对齐的第一晶体管142。第一晶体管142可位于晶圆的正面，而第二晶体管144可位于晶圆的背面，其中晶圆的衬底被去除。
第一晶体管142包括第一栅电极159、通过第一栅介电层158与第一栅电极159分隔的第一沟道层153。例如源电极、漏电极的第一晶体管142的其他组件未示出。第二晶体管144包括第二栅电极139、通过第二栅介电层138与第二栅电极139分隔的第二沟道层133。隔离层141处于第一栅电极159与第二栅电极139之间。
如图1(c)所示，半导体装置170包括：第一晶体管172，第一晶体管172在第二晶体管174上方所堆叠并且与其自对齐，它们两者均在衬底161上方；以及在衬底161上方以及在第二晶体管174下方并且与第二晶体管174相邻的接合层162。
第一晶体管172包括第一栅电极189、通过第一栅介电层188与第一栅电极189分隔的第一沟道层183。例如源电极、漏电极的第一晶体管172的其他组件未示出。第二晶体管174包括第二栅电极169、通过第二栅介电层168与第二栅电极169分隔的第二沟道层163。第一栅电极189和第二栅电极169由一个金属电极171所包围。
图2示意示出按照一些实施例、用于形成具有在第二晶体管上方所堆叠并且与其自对齐的第一晶体管的半导体装置的过程200。图3(a)-3(g)中示出过程200的更多细节。在实施例中，可应用过程200，以形成如图1(a)-1(c)所示具有在第二晶体管上方所堆叠并且与其自对齐的第一晶体管的半导体装置100、半导体装置140或半导体装置170。
在框201，过程200可包括形成载体晶圆上方的沟道堆栈，其中载体晶圆包括衬底以及衬底上方的第一接合层，沟道堆栈包括第一沟道层、第一沟道层上方的第二接合层以及第二接合层上方的第二沟道层，第一沟道层包括第一沟道材料，而第二沟道层包括第二沟道材料。图3(a)中示出更多细节。沟道堆栈351在载体晶圆352上方形成。载体晶圆352包括衬底301以及衬底301上方的第一接合层341。沟道堆栈351包括第一沟道层304、第一沟道层304上方的第二接合层342以及第二接合层342上方的第二沟道层324。第一沟道层304包括第一沟道材料，而第二沟道层324包括第二沟道材料。
在框203，过程200可包括通过前端掩模的集合同时图案化沟道堆栈，以形成第一沟道层的第一沟道区以及通过第二接合层与第一沟道区分隔的第二沟道层的第二沟道区。图3(b)中示出更多细节。沟道堆栈351通过前端掩模343的集合同时被图案化，以形成第一沟道层304的第一沟道区303以及通过第二接合层342与第一沟道区303分隔的第二沟道层324的第二沟道区323。
在框205，过程200可包括形成覆盖第一沟道区和第二沟道区的伪氧化物层和伪栅层。图3(c)和图3(d)中示出更多细节。形成伪氧化物层344和伪栅层345，以覆盖第一沟道区303和第二沟道区323，如图3(c)所示。图3(d)中可去除伪栅层345的部分。
在框207，过程200可包括形成紧接第一沟道区的第一源电极，并且形成紧接第二沟道区的第二源电极，其中第二源电极与第一源电极自对齐，并且通过隔离层与第一源电极分隔。图3(e)中示出更多细节。第一源电极305紧接第一沟道区303来形成，以及第二源电极325紧接第二沟道区323来形成。第二源电极325与第一源电极305自对齐，并且通过隔离层315与第一源电极305分隔。
在框209，过程200可包括形成紧接第一沟道区的第一漏电极，并且形成紧接第二沟道区的第二漏电极，其中第二漏电极与第一漏电极自对齐，并且通过隔离层与第一漏电极分隔。图3(e)中示出更多细节。第一漏电极307紧接第一沟道区303来形成，以及第二漏电极327紧接第二沟道区323来形成。第二漏电极327与第一漏电极307自对齐，并且通过隔离层317与第一漏电极307分隔。在一些实施例中，隔离物331可通过放置在伪氧化物层344和伪栅层345上方的掩模346来形成。隔离物331将伪栅层345与源电极和漏电极分隔。
在框211，过程200可包括形成围绕第一沟道区的第一栅介电层和围绕第二沟道区的第二栅介电层；以及形成通过第一栅介电层与第一沟道区分隔的、围绕第一沟道区的第一栅电极，并且形成通过第二栅介电层与第二沟道区分隔的、围绕第二沟道区的第二栅电极。图3(f)中示出更多细节。在由第一接合层341和第二接合层342所占据的空间，第一栅介电层308围绕第一沟道区303来形成，以及第二栅介电层328围绕第二沟道区323来形成。第一栅电极309围绕第一沟道区303来形成，通过第一栅介电层308与第一沟道区303分隔。第二栅电极329围绕第二沟道区323来形成，通过第二栅介电层328与第二沟道区323分隔。ILD层311可在由第一接合层341所占据的某个空间来形成。
另外，过程200可包括形成其他层的附加操作。例如，过程200可包括形成耦合到第一栅电极、第一源电极或第一漏电极的第一接触部，或者形成耦合到第二栅电极、第二源电极或第二漏电极的第二接触部，其中第一接触部处于在衬底正面的互连之内，而第二接触部处于在衬底背面的互连之内。图3(g)中示出更多细节。第一接触部333可被形成并且耦合到第一栅电极309、第一源电极305或第一漏电极307。第二接触部334可被形成并且耦合到第二栅电极329、第二源电极325或第二漏电极327。第一接触部333处于在可包括ILD层311的衬底背面的互连之内。第二接触部334处于在可包括ILD层318的衬底正面的互连之内。
图4示意示出按照一些实施例、用于形成具有在第二晶体管上方所堆叠、其中第一栅电极直接耦合到第二栅电极的第一晶体管的半导体装置的过程400。图5(a)-5(h)中示出过程400的更多细节。过程400可以是过程200的细化，建立于过程200的一些步骤或操作。例如，过程400的框401的操作可在已经执行框205的操作以形成覆盖第一沟道区和第二沟道区的伪氧化物层和伪栅层之后执行。
在框401，过程400可包括部分去除伪氧化物层和伪栅层，以便仅覆盖第一沟道区，以释放第二沟道区。图5(a)-5(b)中示出更多细节。如图5(a)所示，沟道堆栈551处于载体晶圆552上方，与图3(d)所示装置相似。载体晶圆552包括衬底501以及第一接合层541。沟道堆栈551包括第一沟道区503以及通过第二接合层542与第一沟道区503分隔的第二沟道区523。形成伪氧化物层544和伪栅层545，以覆盖第一沟道区503和第二沟道区523。可部分去除伪氧化物层544和伪栅层545，以便仅覆盖第一沟道区503，以释放第二沟道区523。
在框403，过程400可包括形成围绕第二沟道区的第二栅介电层，并且形成通过第二栅介电层与第二沟道区分隔的、围绕第二沟道区的第二栅电极。图5(c)中示出更多细节。第二栅介电层528可围绕第二沟道区523来形成，以及第二栅电极529可围绕第二沟道区523来形成，通过第二栅介电层528与第二沟道区523分隔。另外，第二栅介电层528可覆盖伪栅层545、第二接合层542和伪氧化物层544的表面。
在框405，过程400可包括去除第一接合层和衬底，以暴露第一沟道区。图5(d)-5(g)中示出更多细节。如图5(d)所示，从背面去除衬底501。如图5(e)所示，去除第一接合层541。如图5(f)所示，去除伪栅层545。如图5(g)所示，去除第二接合层542和伪氧化物层544，以暴露第一沟道区503。
在框407，过程400可包括形成围绕第一沟道区的第一栅介电层，并且形成通过第一栅介电层与第一沟道区分隔的、围绕第一沟道区的第一栅电极，其中第一栅电极直接耦合到第二栅电极，而无需任何附加导电接触部。图5(h)中示出更多细节。第一栅介电层508围绕第一沟道区503来形成，以及第一栅电极509围绕第一沟道区503来形成，通过第一栅介电层508与第一沟道区503分隔。第一栅电极509直接耦合到第二栅电极529，而无需任何附加导电接触部。
图6示意示出按照一些实施例、用于形成具有在第二晶体管上方所堆叠、其中第一栅电极通过金属电极来耦合到第二栅电极的第一晶体管的半导体装置的过程600。图7(a)-7(g)中示出过程600的更多细节。与过程400相似，过程600可以是过程200的细化，建立于过程200的一些步骤或操作。例如，过程600的框601的操作可在已经执行框205的操作以形成覆盖第一沟道区和第二沟道区的伪氧化物层和伪栅层之后执行。过程600可以是过程400的备选。
在框601，过程600可包括部分去除伪氧化物层和伪栅层，以便使剩余部分仅覆盖第一沟道区，以释放第二沟道区。如图7(a)所示，沟道堆栈751处于载体晶圆752上方，与图3(d)所示装置相似。载体晶圆752包括衬底701以及第一接合层741。沟道堆栈751包括第一沟道区703以及通过第二接合层742与第一沟道区703分隔的第二沟道区723。形成伪氧化物层744和伪栅层745，以覆盖第一沟道区703和第二沟道区723。可部分去除伪氧化物层744和伪栅层745，以便使剩余部分仅覆盖第一沟道区703，以释放第二沟道区723。
在框603，过程600可包括形成围绕第二沟道区的第二栅介电层，并且形成通过第二栅介电层与第二沟道区分隔的、围绕第二沟道区的第二栅电极。图7(b)中示出更多细节。第二栅介电层728围绕第二沟道区723来形成，以及第二栅电极729围绕第二沟道区723来形成，通过第二栅介电层728与第二沟道区723分隔。
在框605，过程600可包括去除伪氧化物层和伪栅层的剩余部分，以暴露第一沟道区。图7(c)中示出更多细节。去除伪氧化物层744和伪栅层745的剩余部分，以暴露第一沟道区703。
在框607，过程600可包括形成围绕第一沟道区的第一栅介电层，并且形成通过第一栅介电层与第一沟道区分隔的、围绕第一沟道区的第一栅电极；其中第一栅电极的材料层和第一栅介电层的材料层同时围绕第二栅电极来形成。图7(d)中示出更多细节。第一栅介电层708围绕第一沟道区703来形成，以及第一栅电极709围绕第一沟道区703来形成，通过第一栅介电层708与第一沟道区703分隔。第一栅电极709的材料层和第一栅介电层708的材料层同时围绕第二栅电极729来形成。
在框609，过程600可包括去除围绕第二栅电极的第一栅介电层的材料层以及第一栅电极的材料层，以暴露第二栅电极。图7(e)-7(f)中示出更多细节。如图7(e)所示，形成掩模层749，以覆盖第一栅电极709和第一接合层741。如图7(f)所示，去除围绕第二栅电极729的第一栅介电层708的材料层以及第一栅电极709的材料层，以暴露第二栅电极729。此后，去除掩模层749，以暴露第一栅电极709。
在框611，过程600可包括形成包围第一栅电极和第二栅电极的金属电极。图7(g)中示出更多细节。形成金属电极711，以包围第一栅电极709和第二栅电极729。
图8示出插入机构800，其包括本公开的一个或多个实施例。插入机构800是用来将第一衬底802桥接到第二衬底804的中间衬底。第一衬底802可以是例如半导体装置(例如图1(a)-1(c)所示的半导体装置100、半导体装置140或半导体装置170或者在图2所示过程200之后、图4所示过程400之后或者图6所示过程600之后所形成的半导体装置)的衬底支持。第二衬底804可以是例如存储器模块、计算机主板或者另一个集成电路管芯。一般来说，插入机构800的目的是将连接扩展到更宽节距或者将连接重新布线到不同连接。例如，插入机构800可将集成电路管芯耦合到球栅阵列(BGA) 806，其随后能够耦合到第二衬底804。在一些实施例中，第一和第二衬底802/804附连到插入机构800的相对侧。在其他实施例中，第一和第二衬底802/804附连到插入机构800的同一侧。以及在另外的实施例中，三个或更多衬底通过插入机构800来互连。
插入机构800可由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或聚合物材料(例如聚酰亚胺)来形成。在另外的实现中，插入机构可由交替刚性或柔性材料(其可包括以上所述供在半导体衬底中使用的相同材料，例如硅、锗和其他III-V族和IV族材料)来形成。
插入机构可包括金属互连808和通孔810，包括但不限于透硅通孔(TSV) 812。插入机构800还可包括嵌入式装置814，包括无源和有源两种装置。这类装置包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)装置。更复杂装置(例如射频(RF)装置、功率放大器、电源管理装置、天线、阵列、传感器和MEMS装置)也可在插入机构800上形成。
按照本公开的实施例，本文所述的设备或过程可用于插入机构800的制作中。
图9示出按照本公开的一个实施例的计算装置900。计算装置900可包括多个组件。在一个实施例中，这些组件附连到一个或多个主板。在备选实施例中，这些组件的一些或全部被制作到单个片上系统(SoC)管芯(例如用于移动装置的SoC)上。计算装置900中的组件包括但不限于集成电路管芯902和至少一个通信逻辑单元908。在一些实现中，在集成电路管芯902内制作通信逻辑单元908，而在其他实现中，在独立集成电路芯片中制作通信逻辑单元908，所述独立集成电路芯片可接合到电子耦合到集成电路管芯902或者与集成电路管芯902共享的衬底或主板。集成电路管芯902可包括处理器904以及能够通过诸如嵌入式DRAM(eDRAM)或SRAM之类的技术所提供、通常用作高速缓冲存储器的管芯上存储器906。例如，处理器904以及管芯上存储器906可包括如图1(a)-1(c)所示的半导体装置100、半导体装置140或半导体装置170或者在图2所示过程200之后、图4所示过程400之后或图6所示过程600之后所形成的半导体装置。
在实施例中，计算装置900可包括显示器或触摸屏显示器924以及触摸屏显示器控制器926。显示器或触摸屏显示器924可包括FPD、AMOLED显示器、TFT LCD、微型发光二极管(μLED)显示器等。
计算装置900可包括可以或者可以不物理地和电气地耦合到主板或者在SoC管芯中制作的其他组件。这些其他组件包括但不限于易失性存储器910(例如动态随机存取存储器(DRAM))、非易失性存储器912(例如ROM或闪速存储器)、图形处理单元914(GPU)、数字信号处理器(DSP)916、密码处理器942(例如在硬件内执行密码算法的专用处理器)、芯片组920、至少一个天线922(在一些实现中可使用两个或更多天线)、电池930或其他电源、功率放大器(未示出)、电压调节器(未示出)、全球定位系统(GPS)装置928、罗盘、运动协处理器或传感器932(其可包括加速计、陀螺仪和罗盘)、麦克风(未示出)、扬声器934、照相装置936、用户输入装置938(例如键盘、鼠标、触控笔和触摸板)以及大容量存储装置940(例如硬盘驱动器、致密盘(CD)、数字多功能盘(DVD)等)。计算装置900可结合本文尚未描述的另外的传输、电信或无线电功能性。在一些实现中，计算装置900包括无线电设备，该无线电设备用来通过在空中或空间中调制和辐射电磁波来在某个距离上进行通信。在另外的实现中，计算装置900包括用来通过在空中或空间中调制和辐射电磁波来在某个距离上进行通信的发射器和接收器(或收发器)。
通信逻辑单元908使能用于向和从计算装置900传递数据的无线通信。术语“无线”及其派生可用来描述可通过经由非固态介质使用调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示关联装置不包含任何导线，尽管在一些实施例中它们可能不包含。通信逻辑单元908可实现多种无线标准或协议的任一个，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、红外(IR)、近场通信(NFC)、蓝牙及以上的派生以及表示为3G、4G、5G和以上的任何其他无线协议。计算装置900可包括多个通信逻辑单元908。例如，第一通信逻辑单元908可专用于诸如Wi-Fi、NFC和蓝牙之类的短程无线通信，以及第二通信逻辑单元908可专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的长程无线通信。
计算装置900的处理器904包括一个或多个装置，例如晶体管。术语“处理器”可指处理来自寄存器和/或存储器的电子数据以将该电子数据变换为可存储在寄存器和/或存储器中的其他电子数据的任何装置或者装置的一部分。通信逻辑单元908还可包括一个或多个装置，例如晶体管。
在另外的实施例中，计算装置900内容纳的另一个组件可包含诸如DRAM之类的一个或多个装置，所述装置按照本公开的实现(例如图1(a)-1(c)所示的半导体装置100、半导体装置140或半导体装置170或者在图2所示过程200之后、图4所示过程400之后或图6所示过程600之后所形成的半导体装置)来形成。
在各种实施例中，计算装置900可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、非智能电话、平板电脑、平板/膝上型混合电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携音乐播放器或者数字录像机。在另外的实现中，计算装置900可以是处理数据的任何其他电子装置。
下面提供一些非限制性示例。
示例1可包括一种半导体装置，包括：第一晶体管，所述第一晶体管堆叠在第二晶体管上方，其中第一晶体管和第二晶体管自对齐，使得第一晶体管的阴影与第二晶体管基本上重叠；第一晶体管包括：第一栅电极；第一沟道层，所述第一沟道层包括第一沟道材料，通过第一栅介电层与第一栅电极分隔；以及第一源电极，所述第一源电极耦合到第一沟道层；以及第二晶体管包括：第二栅电极；第二沟道层，所述第二沟道层包括第二沟道材料，通过第二栅介电层与第二栅电极分隔；以及第二源电极，所述第二源电极耦合到第二沟道层，与第一源电极自对齐，并且通过隔离层与第一源电极分隔。
示例2可包括示例1和/或本文的一些其他示例的半导体装置，其中第一晶体管是NMOS晶体管，而第二晶体管是PMOS晶体管。
示例3可包括示例1和/或本文的一些其他示例的半导体装置，其中第一晶体管的第一栅电极和第二晶体管的第二栅电极自对齐。
示例4可包括示例1和/或本文的一些其他示例的半导体装置，其中第一栅电极直接耦合到第二栅电极，而无需任何附加导电接触部。
示例5可包括示例1和/或本文的一些其他示例的半导体装置，其中第一栅电极包括第一导电材料，而第二栅电极包括与第一导电材料不同的第二导电材料。
示例6可包括示例1和/或本文的一些其他示例的半导体装置，其中第一栅电极和第二栅电极被一个金属电极包围。
示例7可包括示例1和/或本文的一些其他示例的半导体装置，其中第一栅电极、第一源电极、第二栅电极或第二源电极包括从由钛(Ti)、钼(Mo)、金(Au)、铂(Pt)、铝(Al)、镍(Ni)、铜(Cu)、铬(Cr)、铪(Hf)、铟(In)以及Ti、Mo、Au、Pt、Al、Ni、Cu、Cr、TiAlN、HfAlN、TiN、Co、Ru、W、硅化物或InAlO的合金所组成的组中选取的材料。
示例8可包括示例1和/或本文的一些其他示例的半导体装置，其中第一沟道材料与第二沟道材料是不同的。
示例9可包括示例1和/或本文的一些其他示例的半导体装置，其中第一沟道材料或第二沟道材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、III-V材料、III-N材料、砷化铟镓(InGaAs)、磷化铟(InP)、2-D材料、氧化物半导体材料或者氮化镓(GaN)。
示例10可包括示例1和/或本文的一些其他示例的半导体装置，其中第一沟道层包括一个或多个鳍、一个或多个纳米线或者一个或多个纳米带，以及第二沟道层包括一个或多个鳍、一个或多个纳米线或者一个或多个纳米带。
示例11可包括示例10和/或本文的一些其他示例的半导体装置，其中第一沟道层包括第一沟道区，第二沟道层包括具有与第一沟道区的形状不同形状的第二沟道区。
示例12可包括示例1和/或本文的一些其他示例的半导体装置，其中第一栅介电层包括第一栅介电材料，第二栅介电层包括与第一栅介电材料不同的第二栅介电材料。
示例13可包括示例12和/或本文的一些其他示例的半导体装置，其中第一栅介电层或第二栅介电层包括从由硅酸铪、硅酸锆、二氧化铪、二氧化锆、氧化铝、HfAlOx、硅酸镧、氧化钇和氮化硅酸铪所组成的组中选取的高k介电材料。
示例14可包括示例1和/或本文的一些其他示例的半导体装置，其中第一晶体管位于晶圆的正面，而第二晶体管位于晶圆的背面。
示例15可包括示例1和/或本文的一些其他示例的半导体装置，还包括：第一晶体管的第一栅电极与第二晶体管的第二栅电极之间的隔离层。
示例16可包括示例1和/或本文的一些其他示例的半导体装置，还包括：半导体衬底；以及半导体衬底上方以及第二晶体管下方并且与第二晶体管相邻的接合层。
示例17可包括示例16和/或本文的一些其他示例的半导体装置，其中半导体衬底包括III-V衬底、硅衬底、块状衬底或玻璃衬底。
示例18可包括一种用于形成半导体装置的方法，该方法包括：形成载体晶圆上方的沟道堆栈，其中载体晶圆包括衬底以及衬底上方的第一接合层，沟道堆栈包括第一沟道层、第一沟道层上方的第二接合层以及第二接合层上方的第二沟道层，第一沟道层包括第一沟道材料，而第二沟道层包括第二沟道材料；通过前端掩模的集合同时图案化沟道堆栈，以形成第一沟道层的第一沟道区以及通过第二接合层与第一沟道区分隔的第二沟道层的第二沟道区；形成覆盖第一沟道区和第二沟道区的伪氧化物层和伪栅层；形成紧接第一沟道区的第一源电极，并且形成紧接第二沟道区的第二源电极，其中第二源电极与第一源电极自对齐，并且通过隔离层与第一源电极分隔；形成紧接第一沟道区的第一漏电极，并且形成紧接第二沟道区的第二漏电极，其中第二漏电极与第一漏电极自对齐，并且通过隔离层与第一漏电极分隔；形成围绕第一沟道区的第一栅介电层以及围绕第二沟道区的第二栅介电层；以及形成通过第一栅介电层与第一沟道区分隔的、围绕第一沟道区的第一栅电极，并且形成通过第二栅介电层与第二沟道区分隔的、围绕第二沟道区的第二栅电极。
示例19可包括示例18和/或本文的一些其他示例的方法，其中形成载体晶圆上方的沟道堆栈包括通过载体晶圆之上的晶圆接合过程或外延生长来形成沟道堆栈。
示例20可包括示例18和/或本文的一些其他示例的方法，还包括：形成耦合到第一栅电极、第一源电极或第一漏电极的第一接触部，或者形成耦合到第二栅电极、第二源电极或第二漏电极的第二接触部，其中第一接触部处于在衬底背面的互连之内，而第二接触部处于在衬底正面的互连之内。
示例21可包括示例18和/或本文的一些其他示例的方法，还包括：部分去除伪氧化物层和伪栅层，以便仅覆盖第一沟道区，以释放第二沟道区；形成围绕第二沟道区的第二栅介电层，并且形成通过第二栅介电层与第二沟道区分隔的、围绕第二沟道区的第二栅电极；去除第一接合层和衬底，以暴露第一沟道区；以及形成围绕第一沟道区的第一栅介电层，并且形成通过第一栅介电层与第一沟道区分隔的、围绕第一沟道区的第一栅电极，其中第一栅电极直接耦合到第二栅电极，而无需任何附加导电接触部。
示例22可包括示例18和/或本文的一些其他示例的方法，还包括：部分去除伪氧化物层和伪栅层，以便使剩余部分仅覆盖第一沟道区，以释放第二沟道区；形成围绕第二沟道区的第二栅介电层，并且形成通过第二栅介电层与第二沟道区分隔的、围绕第二沟道区的第二栅电极；去除伪氧化物层和伪栅层的剩余部分，以暴露第一沟道区；形成围绕第一沟道区的第一栅介电层，并且形成通过第一栅介电层与第一沟道区分隔的、围绕第一沟道区的第一栅电极；其中第一栅电极的材料层和第一栅介电层的材料层同时围绕第二栅电极来形成；去除围绕第二栅电极的第一栅介电层的材料层以及第一栅电极的材料层，以暴露第二栅电极；以及形成包围第一栅电极和第二栅电极的金属电极。
示例23可包括一种计算装置，包括：电路板；以及耦合到电路板的处理器或存储器装置，其中处理器或存储器装置包括集成电路(IC)，其中IC包括：第一晶体管，所述第一晶体管堆叠在第二晶体管上方，其中第一晶体管和第二晶体管自对齐，使得第一晶体管的阴影与第二晶体管基本上重叠；第一晶体管包括：第一栅电极；第一沟道层，所述第一沟道层包括第一沟道材料，通过第一栅介电层与第一栅电极分隔；以及第一源电极，所述第一源电极耦合到第一沟道层；以及第二晶体管包括：第二栅电极；第二沟道层，所述第二沟道层包括第二沟道材料，通过第二栅介电层与第二栅电极分隔；以及第二源电极，所述第二源电极耦合到第二沟道层，与第一源电极自对齐，并且通过隔离层与第一源电极分隔。
示例24可包括示例23和/或本文的一些其他示例的计算装置，其中第一晶体管是NMOS晶体管，而第二晶体管是PMOS晶体管；第一晶体管的第一栅电极和第二晶体管的第二栅电极自对齐；第一栅电极直接耦合到第二栅电极，而无需任何附加导电接触部；以及第一栅电极包括第一导电材料，而第二栅电极包括与第一导电材料不同的第二导电材料。
示例25可包括示例23和/或本文的一些其他示例的计算装置，其中计算装置是从由可佩戴装置或移动计算装置所组成的组中选取的装置，可佩戴装置或移动计算装置包括下列一个或多个：与存储器装置所耦合的天线、触摸屏控制器、显示器、电池、处理器、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、Geiger计数器、加速计、陀螺仪、扬声器以及照相装置。
各种实施例可包括上述实施例的任何适当组合，包括上面按照结合形式所述(和)所述的实施例的备选(或)实施例(例如“和”可以是“和/或”)。此外，一些实施例可包括其上存储了指令的一个或多个制造产品(例如非暂时计算机可读介质)，所述指令在被执行时引起上述实施例的任一个的动作。此外，一些实施例可包括具有用于执行上述实施例的各种操作的任何适当部件的设备或系统。
包括“摘要”中所述的事物的所示实现的以上描述并不打算要详细列举本公开的实施例或者将本公开的实施例局限于所公开的精确形式。虽然本文中为了说明目的而描述特定实现和示例，但是如相关领域的技术人员将会认识到的，在本公开的范围之内，各种等效修改是可能的。
可根据以上详细描述对本公开的实施例进行这些修改。以下权利要求书中使用的术语不应当被理解为将本公开的各种实施例限制到本说明书和权利要求书中公开的特定实现。与之不同，该范围完全要由按照权利要求解释的已制定原则所理解的以下权利要求书来确定。
本申请还公开了一组技术方案，如下：
1. 一种半导体装置，包括：
在第二晶体管上方所堆叠的第一晶体管，其中所述第一晶体管和所述第二晶体管自对齐，使得所述第一晶体管的阴影与所述第二晶体管基本上重叠；
所述第一晶体管包括：
第一栅电极；
第一沟道层，所述第一沟道层包括第一沟道材料，所述第一沟道层通过第一栅介电层与所述第一栅电极分隔；以及
第一源电极，所述第一源电极耦合到所述第一沟道层；以及
所述第二晶体管包括：
第二栅电极；
第二沟道层，所述第二沟道层包括第二沟道材料，所述第二沟道层通过第二栅介电层与所述第二栅电极分隔；以及
第二源电极，所述第二源电极耦合到所述第二沟道层，所述第二源电极与所述第一源电极自对齐，并且通过隔离层与所述第一源电极分隔。
2. 如技术方案1所述的半导体装置，其中所述第一晶体管是NMOS晶体管，而所述第二晶体管是PMOS晶体管。
3. 如技术方案1所述的半导体装置，其中所述第一晶体管的所述第一栅电极和所述第二晶体管的所述第二栅电极自对齐。
4. 如技术方案1所述的半导体装置，其中所述第一栅电极直接耦合到所述第二栅电极，而无需任何附加导电接触部。
5. 如技术方案1所述的半导体装置，其中所述第一栅电极包括第一导电材料，而所述第二栅电极包括与所述第一导电材料不同的第二导电材料。
6. 如技术方案1所述的半导体装置，其中所述第一栅电极和所述第二栅电极被一个金属电极包围。
7. 如技术方案1所述的半导体装置，其中所述第一栅电极、所述第一源电极、所述第二栅电极或所述第二源电极包括从由钛(Ti)、钼(Mo)、金(Au)、铂(Pt)、铝(Al)、镍(Ni)、铜(Cu)、铬(Cr)、铪(Hf)、铟(In)以及Ti、Mo、Au、Pt、Al、Ni、Cu、Cr、TiAlN、HfAlN、TiN、Co、Ru、W、硅化物或InAlO的合金所组成的组中选取的材料。
8. 如技术方案1所述的半导体装置，其中所述第一沟道材料与所述第二沟道材料是不同的。
9. 如技术方案1所述的半导体装置，其中所述第一沟道材料或所述第二沟道材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、III-V材料、III-N材料、砷化铟镓(InGaAs)、磷化铟(InP)、2-D材料、氧化物半导体材料或者氮化镓(GaN)。
10. 如技术方案1所述的半导体装置，其中所述第一沟道层包括一个或多个鳍、一个或多个纳米线或者一个或多个纳米带，以及所述第二沟道层包括一个或多个鳍、一个或多个纳米线或者一个或多个纳米带。
11. 如技术方案10所述的半导体装置，其中所述第一沟道层包括第一沟道区，所述第二沟道层包括具有与所述第一沟道区的形状不同形状的第二沟道区。
12. 如技术方案1所述的半导体装置，其中所述第一栅介电层包括第一栅介电材料，所述第二栅介电层包括与所述第一栅介电材料不同的第二栅介电材料。
13. 如技术方案12所述的半导体装置，其中第一栅介电层或第二栅介电层包括从由硅酸铪、硅酸锆、二氧化铪、二氧化锆、氧化铝、HfAlOx、硅酸镧、氧化钇和氮化硅酸铪所组成的组中选取的高k介电材料。
14. 如技术方案1所述的半导体装置，其中所述第一晶体管位于晶圆的正面，而所述第二晶体管位于所述晶圆的背面。
15. 如技术方案1所述的半导体装置，还包括：
所述第一晶体管的所述第一栅电极和所述第二晶体管的所述第二栅电极之间的隔离层。
16. 如技术方案1所述的半导体装置，还包括：
半导体衬底；以及
在所述半导体衬底上方以及所述第二晶体管下方并且与所述第二晶体管相邻的接合层。
17. 如技术方案16所述的半导体装置，其中所述半导体衬底包括III-V衬底、硅衬底、块状衬底或玻璃衬底。
18. 一种用于形成半导体装置的方法，所述方法包括：
形成载体晶圆上方的沟道堆栈，其中所述载体晶圆包括衬底以及所述衬底上方的第一接合层，所述沟道堆栈包括第一沟道层、所述第一沟道层上方的第二接合层以及所述第二接合层上方的第二沟道层，所述第一沟道层包括第一沟道材料，而所述第二沟道层包括第二沟道材料；
通过前端掩模的集合同时图案化所述沟道堆栈，以形成所述第一沟道层的第一沟道区以及通过所述第二接合层与所述第一沟道区分隔的所述第二沟道层的第二沟道区；
形成覆盖所述第一沟道区和所述第二沟道区的伪氧化物层和伪栅层；
形成紧接所述第一沟道区的第一源电极，并且形成紧接所述第二沟道区的第二源电极，其中所述第二源电极与所述第一源电极自对齐，并且通过隔离层与所述第一源电极分隔；
形成紧接所述第一沟道区的第一漏电极，并且形成紧接所述第二沟道区的第二漏电极，其中所述第二漏电极与所述第一漏电极自对齐，并且通过隔离层与所述第一漏电极分隔；
形成围绕所述第一沟道区的第一栅介电层和围绕所述第二沟道区的第二栅介电层；以及
形成通过所述第一栅介电层与所述第一沟道区分隔的、围绕所述第一沟道区的第一栅电极，并且形成通过所述第二栅介电层与所述第二沟道区分隔的、围绕所述第二沟道区的第二栅电极。
19. 如技术方案18所述的方法，其中形成载体晶圆上方的沟道堆栈包括通过载体晶圆之上的晶圆接合过程或外延生长来形成所述沟道堆栈。
20. 如技术方案18所述的方法，还包括：
形成耦合到所述第一栅电极、所述第一源电极或所述第一漏电极的第一接触部，或者形成耦合到所述第二栅电极、所述第二源电极或所述第二漏电极的第二接触部，其中所述第一接触部处于在所述衬底背面的互连之内，而所述第二接触部处于在所述衬底正面的互连之内。
21. 如技术方案18所述的方法，还包括：
部分去除所述伪氧化物层和所述伪栅层，以便仅覆盖所述第一沟道区，以释放所述第二沟道区；
形成围绕所述第二沟道区的所述第二栅介电层，并且形成通过所述第二栅介电层与所述第二沟道区分隔的、围绕所述第二沟道区的所述第二栅电极；
去除所述第一接合层和所述衬底，以暴露所述第一沟道区；以及
形成围绕所述第一沟道区的所述第一栅介电层，并且形成通过所述第一栅介电层与所述第一沟道区分隔的、围绕所述第一沟道区的所述第一栅电极，其中所述第一栅电极直接耦合到所述第二栅电极，而无需任何附加导电接触部。
22. 如技术方案18所述的方法，还包括：
部分去除所述伪氧化物层和所述伪栅层，以便使剩余部分仅覆盖所述第一沟道区，以释放所述第二沟道区；
形成围绕所述第二沟道区的所述第二栅介电层，并且形成通过所述第二栅介电层与所述第二沟道区分隔的、围绕所述第二沟道区的所述第二栅电极；
去除所述伪氧化物层和所述伪栅层的剩余部分，以暴露所述第一沟道区；
形成围绕所述第一沟道区的所述第一栅介电层，并且形成通过所述第一栅介电层与所述第一沟道区分隔的、围绕所述第一沟道区的所述第一栅电极；其中所述第一栅电极的材料层和所述第一栅介电层的材料层同时围绕所述第二栅电极来形成；
去除围绕所述第二栅电极的所述第一栅介电层的所述材料层以及所述第一栅电极的所述材料层，以暴露所述第二栅电极；以及
形成包围所述第一栅电极和所述第二栅电极的金属电极。
23. 一种计算装置，包括：
电路板；以及
耦合到所述电路板的处理器或存储器装置，其中所述处理器或所述存储器装置包括集成电路(IC)，其中所述IC包括：
在第二晶体管上方所堆叠的第一晶体管，其中所述第一晶体管和所述第二晶体管自对齐，使得所述第一晶体管的阴影与所述第二晶体管基本上重叠；
所述第一晶体管包括：
第一栅电极；
第一沟道层，所述第一沟道层包括第一沟道材料，所述第一沟道层通过第一栅介电层与所述第一栅电极分隔；以及
第一源电极，所述第一源电极耦合到所述第一沟道层；以及
所述第二晶体管包括：
第二栅电极；
第二沟道层，所述第二沟道层包括第二沟道材料，所述第二沟道层通过第二栅介电层与所述第二栅电极分隔；以及
第二源电极，所述第二源电极耦合到所述第二沟道层，所述第二源电极与所述第一源电极自对齐，并且通过隔离层与所述第一源电极分隔。
24. 如技术方案23所述的计算装置，其中所述第一晶体管是NMOS晶体管，而所述第二晶体管是PMOS晶体管；
所述第一晶体管的所述第一栅电极和所述第二晶体管的所述第二栅电极自对齐；
所述第一栅电极直接耦合到所述第二栅电极，而无需任何附加导电接触部；以及
所述第一栅电极包括第一导电材料，而所述第二栅电极包括与所述第一导电材料不同的第二导电材料。
25. 如技术方案23所述的计算装置，其中所述计算装置是从由可佩戴装置或移动计算装置所组成的组中选取的装置，所述可佩戴装置或所述移动计算装置包括下列一个或多个：与所述存储器装置所耦合的天线、触摸屏控制器、显示器、电池、处理器、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、Geiger计数器、加速计、陀螺仪、扬声器以及照相装置。

Claims (25)

1.一种半导体装置，包括：
在第二晶体管上方所堆叠的第一晶体管，其中所述第一晶体管和所述第二晶体管自对齐，使得所述第一晶体管的阴影与所述第二晶体管基本上重叠；
所述第一晶体管包括：
第一栅电极；
第一沟道层，所述第一沟道层包括第一沟道材料，所述第一沟道层通过第一栅介电层与所述第一栅电极分隔；以及
第一源电极，所述第一源电极耦合到所述第一沟道层；以及
所述第二晶体管包括：
第二栅电极；
第二沟道层，所述第二沟道层包括第二沟道材料，所述第二沟道层通过第二栅介电层与所述第二栅电极分隔；以及
第二源电极，所述第二源电极耦合到所述第二沟道层，所述第二源电极与所述第一源电极自对齐，并且通过隔离层与所述第一源电极分隔。
2.如权利要求1所述的半导体装置，其中所述第一晶体管是NMOS晶体管，而所述第二晶体管是PMOS晶体管。
3.如权利要求1或2所述的半导体装置，其中所述第一晶体管的所述第一栅电极和所述第二晶体管的所述第二栅电极自对齐。
4.如权利要求1或2所述的半导体装置，其中所述第一栅电极直接耦合到所述第二栅电极，而无需任何附加导电接触部。
5.如权利要求1或2所述的半导体装置，其中所述第一栅电极包括第一导电材料，而所述第二栅电极包括与所述第一导电材料不同的第二导电材料。
6.如权利要求1或2所述的半导体装置，其中所述第一栅电极和所述第二栅电极被一个金属电极包围。
7.如权利要求1或2所述的半导体装置，其中所述第一栅电极、所述第一源电极、所述第二栅电极或所述第二源电极包括从由钛(Ti)、钼(Mo)、金(Au)、铂(Pt)、铝(Al)、镍(Ni)、铜(Cu)、铬(Cr)、铪(Hf)、铟(In)以及Ti、Mo、Au、Pt、Al、Ni、Cu、Cr、TiAlN、HfAlN、TiN、Co、Ru、W、硅化物或InAlO的合金所组成的组中选取的材料。
8.如权利要求1或2所述的半导体装置，其中所述第一沟道材料与所述第二沟道材料是不同的。
9.如权利要求1或2所述的半导体装置，其中所述第一沟道材料或所述第二沟道材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、III-V材料、III-N材料、砷化铟镓(InGaAs)、磷化铟(InP)、2-D材料、氧化物半导体材料或者氮化镓(GaN)。
10.如权利要求1或2所述的半导体装置，其中所述第一沟道层包括一个或多个鳍、一个或多个纳米线或者一个或多个纳米带，以及所述第二沟道层包括一个或多个鳍、一个或多个纳米线或者一个或多个纳米带。
11.如权利要求10所述的半导体装置，其中所述第一沟道层包括第一沟道区，所述第二沟道层包括具有与所述第一沟道区的形状不同形状的第二沟道区。
12.如权利要求1或2所述的半导体装置，其中所述第一栅介电层包括第一栅介电材料，所述第二栅介电层包括与所述第一栅介电材料不同的第二栅介电材料。
13.如权利要求12所述的半导体装置，其中第一栅介电层或第二栅介电层包括从由硅酸铪、硅酸锆、二氧化铪、二氧化锆、氧化铝、HfAlOx、硅酸镧、氧化钇和氮化硅酸铪所组成的组中选取的高k介电材料。
14.如权利要求1或2所述的半导体装置，其中所述第一晶体管位于晶圆的正面，而所述第二晶体管位于所述晶圆的背面。
15.如权利要求1或2所述的半导体装置，还包括：
所述第一晶体管的所述第一栅电极和所述第二晶体管的所述第二栅电极之间的隔离层。
16.如权利要求1或2所述的半导体装置，还包括：
半导体衬底；以及
在所述半导体衬底上方以及所述第二晶体管下方并且与所述第二晶体管相邻的接合层。
17.如权利要求16所述的半导体装置，其中所述半导体衬底包括III-V衬底、硅衬底、块状衬底或玻璃衬底。
18.一种用于形成半导体装置的方法，所述方法包括：
形成载体晶圆上方的沟道堆栈，其中所述载体晶圆包括衬底以及所述衬底上方的第一接合层，所述沟道堆栈包括第一沟道层、所述第一沟道层上方的第二接合层以及所述第二接合层上方的第二沟道层，所述第一沟道层包括第一沟道材料，而所述第二沟道层包括第二沟道材料；
通过前端掩模的集合同时图案化所述沟道堆栈，以形成所述第一沟道层的第一沟道区以及通过所述第二接合层与所述第一沟道区分隔的所述第二沟道层的第二沟道区；
形成覆盖所述第一沟道区和所述第二沟道区的伪氧化物层和伪栅层；
形成紧接所述第一沟道区的第一源电极，并且形成紧接所述第二沟道区的第二源电极，其中所述第二源电极与所述第一源电极自对齐，并且通过隔离层与所述第一源电极分隔；
形成紧接所述第一沟道区的第一漏电极，并且形成紧接所述第二沟道区的第二漏电极，其中所述第二漏电极与所述第一漏电极自对齐，并且通过隔离层与所述第一漏电极分隔；
形成围绕所述第一沟道区的第一栅介电层和围绕所述第二沟道区的第二栅介电层；以及
形成通过所述第一栅介电层与所述第一沟道区分隔的、围绕所述第一沟道区的第一栅电极，并且形成通过所述第二栅介电层与所述第二沟道区分隔的、围绕所述第二沟道区的第二栅电极。
19.如权利要求18所述的方法，其中形成载体晶圆上方的沟道堆栈包括通过载体晶圆之上的晶圆接合过程或外延生长来形成所述沟道堆栈。
20.如权利要求18或19所述的方法，还包括：
形成耦合到所述第一栅电极、所述第一源电极或所述第一漏电极的第一接触部，或者形成耦合到所述第二栅电极、所述第二源电极或所述第二漏电极的第二接触部，其中所述第一接触部处于在所述衬底背面的互连之内，而所述第二接触部处于在所述衬底正面的互连之内。
21.如权利要求18或19所述的方法，还包括：
部分去除所述伪氧化物层和所述伪栅层，以便仅覆盖所述第一沟道区，以释放所述第二沟道区；
形成围绕所述第二沟道区的所述第二栅介电层，并且形成通过所述第二栅介电层与所述第二沟道区分隔的、围绕所述第二沟道区的所述第二栅电极；
去除所述第一接合层和所述衬底，以暴露所述第一沟道区；以及
形成围绕所述第一沟道区的所述第一栅介电层，并且形成通过所述第一栅介电层与所述第一沟道区分隔的、围绕所述第一沟道区的所述第一栅电极，其中所述第一栅电极直接耦合到所述第二栅电极，而无需任何附加导电接触部。
22.如权利要求18或19所述的方法，还包括：
部分去除所述伪氧化物层和所述伪栅层，以便使剩余部分仅覆盖所述第一沟道区，以释放所述第二沟道区；
形成围绕所述第二沟道区的所述第二栅介电层，并且形成通过所述第二栅介电层与所述第二沟道区分隔的、围绕所述第二沟道区的所述第二栅电极；
去除所述伪氧化物层和所述伪栅层的剩余部分，以暴露所述第一沟道区；
形成围绕所述第一沟道区的所述第一栅介电层，并且形成通过所述第一栅介电层与所述第一沟道区分隔的、围绕所述第一沟道区的所述第一栅电极；其中所述第一栅电极的材料层和所述第一栅介电层的材料层同时围绕所述第二栅电极来形成；
去除围绕所述第二栅电极的所述第一栅介电层的所述材料层以及所述第一栅电极的所述材料层，以暴露所述第二栅电极；以及
形成包围所述第一栅电极和所述第二栅电极的金属电极。
23.一种计算装置，包括：
电路板；以及
耦合到所述电路板的处理器或存储器装置，其中所述处理器或所述存储器装置包括集成电路(IC)，其中所述IC包括：
在第二晶体管上方所堆叠的第一晶体管，其中所述第一晶体管和所述第二晶体管自对齐，使得所述第一晶体管的阴影与所述第二晶体管基本上重叠；
所述第一晶体管包括：
第一栅电极；
第一沟道层，所述第一沟道层包括第一沟道材料，所述第一沟道层通过第一栅介电层与所述第一栅电极分隔；以及
第一源电极，所述第一源电极耦合到所述第一沟道层；以及
所述第二晶体管包括：
第二栅电极；
第二沟道层，所述第二沟道层包括第二沟道材料，所述第二沟道层通过第二栅介电层与所述第二栅电极分隔；以及
第二源电极，所述第二源电极耦合到所述第二沟道层，所述第二源电极与所述第一源电极自对齐，并且通过隔离层与所述第一源电极分隔。
24.如权利要求23所述的计算装置，其中所述第一晶体管是NMOS晶体管，而所述第二晶体管是PMOS晶体管；
所述第一晶体管的所述第一栅电极和所述第二晶体管的所述第二栅电极自对齐；
所述第一栅电极直接耦合到所述第二栅电极，而无需任何附加导电接触部；以及
所述第一栅电极包括第一导电材料，而所述第二栅电极包括与所述第一导电材料不同的第二导电材料。
25.如权利要求23或24所述的计算装置，其中所述计算装置是从由可佩戴装置或移动计算装置所组成的组中选取的装置，所述可佩戴装置或所述移动计算装置包括下列一个或多个：与所述存储器装置所耦合的天线、触摸屏控制器、显示器、电池、处理器、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、罗盘、Geiger计数器、加速计、陀螺仪、扬声器以及照相装置。
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