CN105723501B - 异质层器件 - Google Patents

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Abstract

实施例包括一种装置，包括：包括NMOS器件的N层，所述NMOS器件具有全都与平行于衬底的第一水平轴相交的N沟道、源极和漏极；包括PMOS器件的P层，所述PMOS器件具有全都与平行于所述衬底的第二水平轴相交的P沟道、源极和漏极；对应于N沟道、与所述第二水平轴相交的第一栅极；以及对应于P沟道、与所述第一水平轴相交的第二栅极。本文描述了其它实施例。

Description

异质层器件
技术领域
实施例涉及晶格失配的半导体器件。
背景技术
例如，通过在元素硅(Si)衬底上生长高质量的Ⅲ-Ⅴ族半导体或在Si衬底上生长高质量的Ⅳ族半导体，可以实现各种电子和光电器件。能够实现Ⅲ-Ⅴ族或Ⅳ族材料性能优点的表面层可以支撑各种高性能电子器件，例如由极高迁移率材料制造的CMOS和量子阱(QW)晶体管，所述极高迁移率材料例如是，但不限于锑化铟(InSb)、砷化铟(InAs)、锗(Ge)和硅锗(SiGe)。诸如激光器、探测器和光生伏打器件的光学器件以及电子器件也可以由各种其它直接带隙材料制造，例如，但不限于砷化镓(GaAs)和砷化铟镓(InGaAs)。
然而，在Si衬底上生长Ⅲ-Ⅴ族和Ⅳ族材料提出了许多挑战。Ⅲ-Ⅴ族半导体外延(EPI)层和Si半导体衬底之间或Ⅳ族半导体EPI层和Si半导体衬底之间的晶格失配、极性-非极性失配和热失配产生了晶体缺陷。在EPI层和衬底之间的晶格失配超过几个百分比时，失配引起的应变变得过大，在EPI层中产生缺陷。一旦膜厚大于临界厚度(即，在这个厚度以下膜充分应变，在这个厚度以上部分弛豫)，就通过在膜和衬底界面处以及在EPI膜中生成失配位错使应变得到弛豫。EPI晶体缺陷的形式可以是线位错、堆垛层错和孪晶。许多缺陷，尤其是线位错和孪晶，往往会传播到制造半导体器件所在的“器件层”中。通常，缺陷发生的严重程度与Ⅲ-Ⅴ族半导体和Si衬底或Ⅳ族半导体和Si衬底之间的晶格失配量相关。
附图说明
本发明实施例的特征和优点将从所附权利要求、一个或多个示例实施例的以下具体实施方式和对应附图而变得显而易见，在附图中：
图1-4描绘了常规层转移过程；
图5-8描绘了本发明的实施例中利用单次光刻和单次构图步骤来制造异质沟道器件的过程；
图9-15描绘了本发明实施例中用于竖直异质沟道器件制造的过程；并且
图16-22描绘了本发明实施例中用于共轭栅极器件制造的过程。
具体实施方式
现在将参考附图，其中可以为类似结构提供类似的下标参考指示。为了更清晰地示出各实施例的结构，本文包括的附图是半导体/电路结构的图解表示。于是，例如，显微照片中所制造集成电路结构的实际外观可能显得不同，不过仍然结合了图示实施例的所主张结构。此外，附图可以仅示出对理解图示实施例有用的结构。可能不包括现有技术中已知的额外结构，以保持附图清晰。例如，未必示出了半导体器件的每个层。“实施例”、“各实施例”等表示这样描述的实施例可以包括特定特征、结构或特性，但并非每个实施例必然包括特定特征、结构或特性。一些实施例可以具有针对其它实施例描述的一些、全部特征或没有任何特征。“第一”、“第二”、“第三”等描述公共对象，指出正在指称的相似对象的不同实例。这样的形容词并不暗示这样描述的对象必须要在时间、空间、排列或任何其它方式上处于给定顺序。“连接”可以表示元件彼此直接物理或电接触，“耦合”可以表示元件彼此协作或交互作用，但它们可以直接物理或电接触或不接触。而且，尽管可能使用相似或相同数字在不同附图中指示相同或相似部分，但这样做并非表示包括相似或相同数字的所有图都构成单一或相同实施例。
一种用于管理晶格失配的常规技术包括高宽比捕集(ART)。ART基于以特定角度向上传播的线位错。在ART中，在具有足够高高宽比的第一半导体(S1)中制造沟槽，使得位于沟槽中的第二半导体(S2)中的缺陷终止于沟槽的侧壁，终点以上的任何层都没有缺陷。沟槽可以包括或不包括阻挡部。
管理晶格失配结构中的缺陷的另一种常规技术涉及沉积厚缓冲层(例如，0.5或更多微米厚)，缓冲层桥接S1衬底和相关层(例如，包括Ⅲ-Ⅴ族材料等的S2器件层)之间的晶格常数差异。在这样的常规技术中，使用复杂的退火和组分梯度工艺在厚的缓冲层之内将缺陷“弯折”到彼此中，从而使缺陷湮没。许多厚缓冲层技术耗时很久，成本高昂，包括缓冲层不希望有的表面粗糙度，最低缺陷密度仍然很高。
此外，随着缩放发展以及器件变得越来越小，可用于沟槽或阱的空间在变小。然而，缓冲层可能不容易缩放。因此，可能需要将缓冲层与ART结构耦合。尽管ART能够减小必要的过渡层/缓冲层厚度，但ART结构自身需要非常高的高宽比构图。随着缩放的进展，制造极高高宽比结构变得更加困难，因为可用于该结构(例如，沟槽)的空间对于更小器件而言受到限制。而且，尽管有一些族的材料具有非常类似的晶格参数(例如，锗和砷化镓)，但不使用缓冲层(或使用小缓冲层)通过异质方式将这些材料彼此集成在一起仍然仅取得有限的成功。
除了基于ART和缓冲层的技术之外，可以通过层转移工艺解决晶格常数差异极大的材料的异质集成。然而，层转移也有缺点。
例如，为了设计器件，需要自由度以访问被转移的供体层和/或接收供体层的接收层。图1有助于图示这个问题。在图1中，N层(具有大部分电子载流子)105在层间电介质(ILD)104(例如，ILD厚度可以薄到10nm或更小)上，ILD在P层(具有大部分空穴载流子)103上，P层在ILD 102上，ILD 102在另一层，例如衬底101(或某个其它层)上。于是，图1具有一个专用于P型器件的层(层103)和另一个专用于N型器件的层(层105)。
然而，P层103现在被ILD 104和转移层105覆盖，由此使得处理层103更困难(例如，在层103中形成开关器件，例如二极管和晶体管更困难)。例如，晶体管需要独立的源极、漏极和栅极控制。因此，如果晶体管位于掩埋层103中以及层105中，至少三个连接部或接触部必须要由金属互连(未示出)制成，到达用于N器件的转移层105，并通过转移层105，到达用于P器件的掩埋层或接收层103。然而，除非转移层被去激活，穿过层105的接触部可能在层105中在向层103中的P器件提供电力的路径上导致短路或其它电气问题。
如图2所示，一种选择是在进行针对上层的层转移之前完成下方的器件层(包括本地互连的器件制造)。例如，在衬底201上形成P层203和ILD层202、204之后，可以形成接触部210以接近(access)P层203中的源极/漏极节点之一，接触部211可以被形成为用于P层203中的沟道的栅极，接触部212可以被形成为接近P层203中源极/漏极节点的另一个。
然后，如图3所示，可以转移上方的N层205。在图4中，可以开始进行N器件形成，从而可以形成接触部213以接近N层205中的源极/漏极节点之一，可以将接触部214形成为用于N层205中沟道的栅极，可以形成接触部215以接近P层205中源极/漏极节点的另一个。然而，这样使得光刻和构图步骤数量加倍(即，一系列步骤对N器件构图，另一系列步骤对P器件构图)，这样的成本效率较低。
相反，实施例允许以类似于常规共面处理的方式选择性接近掩埋和/或转移层。在实施例中，通过单次光刻和构图在基础/接收层(例如，层103)和转移层(例如，层105)两者上“同时”制造器件(例如，P型金属氧化物半导体(PMOS)和N型金属氧化物半导体(NMOS)器件)。通过“同时”进行，该过程可以允许同时或以某种交叠形成栅极211、214(例如，未必同时开始和结束栅极形成，但允许形成栅极有一些交叠)。在实施例中，如下所述，在栅极处理(或某种其它接触部处理)期间，可以选择性蚀刻或电短接(“短接”)不必要的沟道，以去激活不必要的沟道。
在实施例中，最终产品没有额外的互连层(例如层204中的互连210、211、212)。于是，尽管有异质沟道集成，但结果未(或最小程度)增加掩模数量。
图5-8描绘了本发明的实施例中利用单次光刻和单个构图步骤来制造异质沟道器件的过程。该过程利用单次光刻和单个构图步骤实现了异质沟道器件的制造。
图5包括ILD 506、N层505、ILD 504、P层503、ILD 502和衬底(或一些其它层)501。这包括沟道层堆叠，因为它包括层503、505，将用于形成诸如开关器件(例如，二极管、晶体管等)等器件。这种堆叠可以位于绝缘体部分507、508(例如，浅沟槽隔离(STI)氧化物等)之间，它们形成于更大器件堆叠部分之内，以形成图5中所示的部分。
图6描绘了栅极构图，由此(例如，通过ILD特有的蚀刻)形成孔洞521、522。图7描绘了对沟道部分的选择性去除。具体而言，去除N层505的一部分并去除P层503的一部分。这便于图8中的栅极形成，从而在层505中的N沟道564的顶表面和底表面上形成栅极511，在层503中的P沟道561的顶表面和底表面上形成栅极513。形成接触部510(用于层505的N器件的源极或漏极563)、512(用于层505、503的N和P器件的源极或漏极，例如用于那些器件的漏极565、562)和514(用于层503的P器件的源极或漏极560)。如图8所示，接触部/栅极510、511、512、513、514可以包裹在源极/漏极(S/D)节点周围，并可以形成于顶部和底部上(例如，类似于多栅极或三栅极布置)，在一些实施例中，也形成于侧面上(例如，“全围绕栅极”)。
可以在相同时间/同时对沟道561、564进行构图，从而对于每个沟道层没有额外的光刻步骤(与在单个水平层中具有N和P器件的常规平面器件相比)。相反，在栅极处理期间，选择性去激活不必要的沟道(参见图7)和ILD部分。因此，仅保留期望的沟道。
于是，图8描绘了装置的一个示例，该装置包括：具有NMOS器件的N层，NMOS器件具有N沟道564、源极563和漏极565，全都与平行于衬底501的水平轴570相交；以及包括PMOS器件的P层，PMOS器件具有P沟道561、源极560和漏极562，全都与平行于衬底501的水平轴571相交。对应于N沟道563的栅极511尽管对应于N沟道，但与水平轴571相交。而且，栅极513对应于P沟道561并与水平轴570相交。
在实施例中，N层和P层503、505可以包括均从包括Ⅳ、Ⅲ-Ⅴ和Ⅱ-Ⅵ族的组选择的第一材料和第二材料。在实施例中，N层和P层可以是彼此晶格失配的。
在实施例中，栅极可以在它们操作/控制的沟道正上方和正下方。而且，图8是简化的，并且图8不包括操作器件可能必需的每个层或部分。例如，可以在栅极和沟道之间使用栅极氧化物(未示出)以更好地操作沟道。在本发明的各实施例中，未图示这样的层，以更好地聚焦于这样的概念，例如能够同时去除不需要的沟道并同时形成用于异质沟道(例如，N和P沟道)的希望的栅极。
在实施例中，N层和P层中的至少一个包括有组织的单晶晶格，底表面直接接触氧化物(或其它绝缘体)的顶表面，并且氧化物在衬底与N层和P层中的至少一个之间。于是，尽管N层和P层中的每个都形成于非晶ILD层502、504上，但由于层转移的缘故，N层和/或P层均可以具有单晶晶格结构。例如，单晶结构可以包括硅，其中，整个层的晶格到其边缘都是连续且不间断的(没有或很少有晶粒边界)。可以将其制备成本征的(即，仅由纯硅制成)、掺杂的或包含极少量为改变其半导体性质而添加的其它元素。单晶层与非晶硅相反，在非晶硅中原子次序仅限于短程有序。
换言之，由于层转移的缘故，N层和P层中的至少一个被转移到装置且不在装置上生长。而在一个实施例中，转移多个器件层(例如，层503、505)，在另一实施例中，可以仅转移1个层(例如，505)，而其它层可以外延生长(例如，可以去除ILD 502，可以在缓冲层、衬底501等上生长层503)。
如图8所示，与衬底501正交的竖直轴572与栅极511和N沟道564相交，与衬底501正交的竖直轴573与栅极513和P沟道561相交。
图9-15描绘了本发明实施例中用于竖直异质沟道器件(例如，竖直堆叠线器件)制造的过程。
图9包括ILD 906、N层905、ILD 904、P层903和衬底(或其它层)901。在另一实施例中，ILD层可以在901、903层之间。可以在衬底901(或器件层和衬底之间的某层)之内包括掩埋互连915、916。
而且，对于各实施例而言，可以在P层上方设置N层，但在其它实施例中，P层可以在N层上方。尽管许多实施例仅示出了两个器件层，但其它实施例不受此限制，可以包括1、3、4、5、6个或更多器件层。可以将图9-15的全局构图和选择性去激活过程扩展到其它结构，例如下文所述图16-22中涉及的竖直器件集成。
图10在沟道层堆叠(图9)之后继续进行阻挡部的制造，阻挡部的制造基于形成阻挡部931、932、933以及然后形成孔洞921、922、923、924。结果，形成了“线”970、971(稍后将用于形成竖直器件)。这些阻挡部和孔洞可以在图11中用于形成阻挡部910、911、912、913。这构成了从掩埋互连部分915、916到线器件漏极963的金属填充。在图12中，形成ILD部分941、943，接着形成栅极914、915和ILD部分942、944，以完成N型栅极的形成。
在图13中，进行P沟道金属填充910、911的金属栅极构图和凹陷的蚀刻(使用掩模图案950)。然后，在图14中，进行P型栅极的形成，由此形成ILD部分945，接着形成栅极916和ILD部分946，以完成P型栅极的形成。在图15中，然后，从P线器件源极962向上进行金属填充，以形成接触部917、918。
于是，图15描绘了一种装置，该装置包括N层，该N层包括NMOS器件，该NMOS器件具有全都与正交于衬底901的竖直轴973相交的N沟道964、源极965和漏极963。图15还包括P层，该P层包括PMOS器件，该PMOS器件具有与平行于衬底901的竖直轴972相交的P沟道961、源极962和漏极960。栅极915环绕N沟道964(即，“全围绕栅极”或多栅极)并直接接触绝缘层943，栅极916环绕P沟道961并直接接触绝缘层946。接触部912直接接触绝缘层943和P层部分980，第二接触部917直接接触绝缘层946和N层部分981。
在实施例中，源极节点和漏极节点963、965之一或两者在绝缘层944上方/绝缘层943下方延伸，和/或源极和漏极节点962、960之一或两者在绝缘层946上方/绝缘层945下方延伸，由此有助于形成竖直取向的线器件。
在实施例中，N层包括第一、第二和第三子层985、986、987，第二子层直接接触第一和第三子层，第二子层(用于沟道)比第一子层(例如，包括漏极或源极)和第三子层(例如，包括源极或漏极)的任一个都掺杂更重。例如，层986可以掺杂，层985、987可以不掺杂(即，比层986掺杂更少)。在实施例中，P层包括第一、第二和第三子层984、983、982，第二子层直接接触第一和第三子层，第二子层(用于沟道)比第一子层(例如，包括源极或漏极)和第三子层(例如，包括漏极或源极)的任一个都掺杂更重。例如，层983可以掺杂，层982、984可以不掺杂(即，比层983掺杂更少)。可以在转移(或在一些实施例中，生长)层905之前或之后进行层905的掺杂(如果有的话)。可以在转移(或在一些实施例中，生长)层903之前或之后进行层903的掺杂(如果有的话)。
至于掺杂，根据器件，沟道可以相对于源极/漏极进行或不进行重掺杂。在一些实施例中，沟道具有比对应的源极/漏极更低的掺杂。
在实施例中，平行于衬底的水平轴970与N沟道964和接触部918和/或917相交。在实施例中，平行于衬底的水平轴971与P沟道961和接触部912相交。
在实施例中，N层和P层905、903可以包括各自从包括Ⅳ、Ⅲ-Ⅴ和Ⅱ-Ⅵ族的组选择的第一和第二材料。在实施例中，N层和P层是彼此晶格失配的。在实施例中，N层和P层中的至少一个包括有组织的单晶晶格(例如，层905)，底表面直接接触氧化物(例如，层904)的顶表面，并且氧化物在衬底901和N层和P层中的至少一个之间。在实施例中，N层和P层中的至少一个(例如，层905)被转移到装置，并且不是在该装置上生长的。
在图15的实施例中，上下沟道线器件(即，包括沟道964、961的器件)都是在单个步骤中制造的。稍晚在双金属栅极处理期间，通过短接去激活任何不必要的沟道。例如，线部分981(图15中最左侧线的上部)具有初始容量，以形成器件。然而，它没有绝缘层(例如，没有类似于层943、944的层)，于是，利用981中会是N沟道部分的任何部分短接(短路)任何源极或漏极节点(可以形成其以塑造N器件的样式)。于是，“通过短接去激活”了可能来自N部分981的“不必要沟道”。
图16-22描绘了本发明实施例中用于多沟道共轭栅极器件制造的过程。这样的器件可以包括具有共享漏极的N和P器件的反相器逻辑门。此外，并非蚀刻掉互补开关器件的沟道的任一者，两个沟道都是活动的并受到公共栅极的控制。在实施例中，金属层可以掩埋在沟道下方，允许顶部和底部有独立的接触部。
这样的反相器电路输出代表其输入的相反逻辑电平的电压，并且是利用CMOS结构的两个互补晶体管构造的(但其它反相器实施例不受此限制)。这种结构大大减小了功耗，因为在两种逻辑状态中晶体管之一都是始终截止的。由于与仅NMOS或仅PMOS型器件相比，电阻较低，所以还可以改善处理速度。也可以利用电阻器-晶体管逻辑(RTL)或晶体管-晶体管逻辑(TTL)结构的双极结晶体管(BJT)来构造反相器。
图16从沟道层开始，该沟道层具有ILD 1606、P层1605、ILD 1604、N层1603、ILD1602和衬底(或其它层)1601。在图16中形成用于栅极的孔洞1621。在图17中，进行金属栅极填充以形成围绕水平N沟道1661的栅极1611。在图18中，进行双金属栅极填充以形成围绕水平P沟道1664的双栅极1612。在实施例中，栅极1611、1612可以具有彼此不相等的功函数值，但未必在所有实施例中都是这种情况。
在图19中，接触构图形成孔洞1622、1623，在图20中，孔洞1622通过蚀刻停止层1608延伸，到达地平面1607。然后，图20的深接触蚀刻1622通往底部接触填充1610(图21)和顶部接触填充1613(图22)。
于是，图22描绘了一种装置，其包括N层1603，该N层包括NMOS器件，该NMOS器件具有全都与平行于衬底1601的水平轴1671相交的N沟道1661、源极1662和漏极1660。P层1605包括PMOS器件，该PMOS器件具有P沟道1664、源极1665和漏极1663，全都与平行于衬底1601的水平轴1670相交。对应于P沟道的栅极1612与竖直轴1672相交，该竖直轴1672与对应于N沟道的栅极1611相交。接触部1614直接接触漏极1660、1663。接触部1610直接接触源极1662，接触部1613直接接触源极1665。
在实施例中，与衬底1601正交的竖直轴1673与接触部1610和1613相交。
在实施例中，N层和P层1603、1605彼此晶格失配。在实施例中，N层和P层中的至少一个包括有组织的单晶晶格(例如，层1605)，底表面直接接触氧化物(例如，层1604)的顶表面，并且氧化物在衬底和N层和P层中的至少一个之间。于是，N层和P层中的至少一个(例如，层1605)被转移到装置且不在装置上生长。
于是，向栅极1611、1612供应数字高值(VIN或“输入”，通过图22中未示出的互连供应)激活P器件(并非N器件)，由此将互漏极接触部1614上的输出(VOUT)耦合到N器件的源极，该源极(利用接触部1610)被耦合到地平面1607(例如，Vss)。向栅极1611、1612供应数字低值VIN激活P器件(并非N器件)，由此将互漏极接触部1614上的VOUT耦合到P器件的源极，该源极(利用图22中未示出的接触部1613和互连)被耦合到高值(例如，Vdd)。于是，在高值为输入时，低值为输出，且在低值为输入时，高值为输出(即，利用反相器“反转”输入)。
诸如图22中所示实施例的反相器是许多数字电子装置的基本构件。例如，可以通过将两个反相器的输出馈送到彼此的输入，将存储器(1比特寄存器)构建成锁存器。复用器、解码器、状态机和其它精密数字装置全都可以使用反相器，例如图22的反相器。图22的反相器由于其紧凑的竖直取向而实现了空间节约。
在实施例中对层进行转移时，可以使用各种层转移技术。例如，将供体晶片(S2)和ILD转移到接收晶片(S1)。例如，可以利用适当的层转移/结合技术，例如绝缘体上衬底SiGe(SGOI)工艺，转移器件和ILD层，在SGOI中，通过适当工艺在体衬底上生长SiGe，然后将SiGe的弛豫顶层转移到不同衬底(例如，S1衬底基础，其可以是氧化硅晶片)，从而制备弛豫的SiGe衬底。
用于层转移的另一个示例包括这样的工艺：首先在S2晶片上热生长ILD，例如氧化物，获得氧化物-硅界面。接下来，植入高剂量的氢(例如，5×1016离子/cm2)以在S2晶片中形成释放界面。然后，将S2晶片上的氧化物化学结合到S1晶片的表面，以形成嵌入S1和S2晶片之间的掩埋氧化物。在大约500摄氏度下热激活氢以在释放界面中形成孔洞之后，去除或劈开释放界面下方的种晶片的一部分，留下S2主体附着于掩埋氧化物。然后，在大约1100摄氏度的中等温度下对结合的结构进行退火。最后，执行化学机械抛光(CMP)工艺以使劈开的表面平滑。
其它实施例可以使用其它层转移工艺，其中，例如，可以使用等离子体浸渍离子注入(PIII)工艺以形成释放界面，在室温下使用低功率等离子体工艺以将接收晶片上的氧化物化学结合到供体晶片，然后例如在室温下使用压缩空气脉冲在释放界面中引起裂缝，然后执行化学蒸汽蚀刻以对释放界面抛光。
在各实施例中，上文(例如，图8、15、22)所述的N层和P层均包括不同的Ⅳ、Ⅲ-Ⅴ和Ⅱ-Ⅵ族材料，例如Ge、SiGe、GaAs、AlGaAs、InGaAs、InAs和InSb。两个层之间的晶格失配可以小于1％或2、3、4、5、6、7、8、9、10、11、12％或更大。
示例1包括一种装置，所述装置包括：包括NMOS器件的N层，所述NMOS器件具有全都与平行于衬底的第一水平轴相交的N沟道、源极和漏极；包括PMOS器件的P层，所述PMOS器件具有全都与平行于所述衬底的第二水平轴相交的P沟道、源极和漏极；对应于所述N沟道的第一栅极，所述第一栅极与所述第二水平轴相交；以及对应于所述P沟道的第二栅极，所述第二栅极与所述第一水平轴相交。
在示例2中，示例1的主题可以可选地包括：其中，所述N层和所述P层包括第一材料和第二材料，所述第一材料和所述第二材料均选自于包括Ⅳ族、Ⅲ-Ⅴ族和Ⅱ-Ⅵ族的组。
在示例3中，示例1-2的主题可以可选地包括：其中，所述N层和所述P层彼此晶格失配。
在示例4中，示例1-3的主题可以可选地包括：其中，所述第一栅极在所述N沟道的正上方和正下方，并且所述第二栅极在所述P沟道的正上方和正下方。
在示例5中，示例1-4的主题可以可选地包括：其中，所述N层和所述P层中的至少一个包括有组织的单晶晶格，所述N层和所述P层中的所述至少一个的底表面直接接触氧化物的顶表面，并且所述氧化物在所述衬底与所述N层和所述P层中的所述至少一个之间。
在示例6中，示例1-5的主题可以可选地包括：其中，所述N层和所述P层中的至少一个被转移到所述装置，并且不在所述装置上生长。
在示例7中，示例1-6的主题可以可选地包括：与所述衬底正交的第一竖直轴以及与所述衬底正交的第二竖直轴，所述第一竖直轴与所述第一栅极和所述N沟道相交，所述第二竖直轴与所述第二栅极和所述P沟道相交。
在示例8中，示例1-7的主题可以可选地包括：其中，绝缘体部分直接接触所述N层和所述P层两者。
示例9包括一种装置，所述装置包括：包括NMOS器件的N层，所述NMOS器件具有全都与正交于衬底的第一竖直轴相交的N沟道、第一源极和第一漏极；包括PMOS器件的P层，所述PMOS器件具有全都与平行于衬底的第二竖直轴相交的P沟道、第二源极和第二漏极；环绕所述N沟道、直接接触第一绝缘层的第一栅极；环绕所述P沟道、直接接触第二绝缘层的第二栅极；直接接触所述第一绝缘层和所述P层的第一接触部；以及直接接触所述第二绝缘层和所述N层的第二接触部。
在示例10中，示例9的主题可以可选地包括：其中，所述第一源极和所述第一漏极中的一个在所述第一绝缘层上方延伸，并且所述第一源极和所述第一漏极中的另一个在所述第一绝缘层下方延伸。
在示例11中，示例9-10的主题可以可选地包括：其中，所述第二源极和所述第二漏极中的一个在所述第二绝缘层上方延伸，并且所述第二源极和所述第二漏极中的另一个在所述第二绝缘层下方延伸。
在示例12中，示例9-11的主题可以可选地包括：其中，(a)所述N层和所述P层中的至少一个包括第一子层、第二子层和第三子层，所述第二子层直接接触所述第一子层和所述第三子层，并且(b)所述第二子层与所述第一子层和所述第三子层中的至少一个被不相等地掺杂。
在示例13中，示例9-12的主题可以可选地包括：其中，所述N沟道和所述P沟道中的至少一个包括所述第二子层的一部分，所述第一源极和所述第二源极中的至少一个包括所述第一子层的一部分，并且所述第一漏极和所述第二漏极中的至少一个包括所述第三子层的一部分。
在示例14中，示例9-13的主题可以可选地包括：平行于所述衬底、与所述N沟道和所述第二接触部相交的第一水平轴。
在示例15中，示例9-14的主题可以可选地包括：平行于所述衬底、与所述P沟道和所述第一接触部相交的第二水平轴。
在示例16中，示例9-15的主题可以可选地包括：其中，所述N层和所述P层包括第一材料和第二材料，所述第一材料和所述第二材料均选自于包括Ⅳ族、Ⅲ-Ⅴ族和Ⅱ-Ⅵ族的组。
在示例17中，示例9-16的主题可以可选地包括：其中，所述N层和所述P层彼此晶格失配。
在示例18中，示例9-17的主题可以可选地包括：其中，所述N层和所述P层中的至少一个包括有组织的单晶晶格，所述N层和所述P层中的所述至少一个的底表面直接接触氧化物的顶表面，并且所述氧化物在所述衬底与所述N层和所述P层中的所述至少一个之间。
在示例19中，示例9-18的主题可以可选地包括：其中，所述N层和所述P层中的至少一个被转移到所述装置，并且不在所述装置上生长。
示例20包括：包括NMOS器件的N层，所述NMOS器件具有全都与平行于衬底的第一水平轴相交的N沟道、第一源极和第一漏极；包括PMOS器件的P层，所述PMOS器件具有全都与平行于衬底的第二水平轴相交的P沟道、第二源极和第二漏极；以及对应于所述N沟道的第一栅极，所述第一栅极与竖直轴相交，所述竖直轴与对应于所述P沟道的第二栅极相交；以及直接接触所述第一漏极和所述第二漏极的第一接触部。
在示例21中，示例20的主题可以可选地包括：直接接触所述第一源极的第二接触部以及直接接触所述第二源极的第三接触部。
在示例22中，示例20-21的主题可以可选地包括：正交于所述衬底、与所述第二接触部和所述第三接触部相交的竖直轴。
在示例23中，示例20-22的主题可以可选地包括：其中，所述第二接触部和所述第三接触部包括具有不相等功函数的材料。
在示例24中，示例20-23的主题可以可选地包括：其中，所述N层和所述P层彼此晶格失配。
在示例25中，示例20-24的主题可以可选地包括：其中，所述装置是反相器。
已经出于图示和描述的目的给出了本发明实施例的以上描述。它并非意在穷举或将本发明限制到公开的精确形式。本说明书和后附权利要求包括诸如左、右、顶、底、上方、下方、上、下、第一、第二等术语，它们仅用于描述性目的，不应被视为限制。例如，相对于竖直位置进行指定的术语是指衬底或集成电路的器件侧(或有源表面)是该衬底的“顶”表面的状况；该衬底实际上可以处于任何取向，使得在标准的陆地参照系中，衬底的“顶”侧可以低于“底”侧，并仍然落在术语“顶部”的含义之内。本文(包括权利要求)中使用的术语“上”并非表示第二层“上”的第一层在第二层的正上方并与第二层直接接触，除非进行这样的特定表述；在第一层和第一层上的第二层之间可以有第三层或其它结构。可以在若干种位置和取向中制造、使用或装运本文描述的器件或物品的实施例。相关领域中的技术人员能够认识到，根据以上教导，许多修改和变化都是可能的。相关领域的技术人员将认识到针对图中所示各部件的各种等价组合和置换。因此，本发明的范围意在不受到本详细描述的限制，而仅受附于其后的权利要求的限制。

Claims (25)

1.一种半导体装置，包括：
包括NMOS器件的N层，所述NMOS器件具有全都与平行于衬底的第一水平轴相交的N沟道、源极和漏极；
包括PMOS器件的P层，所述PMOS器件具有全都与平行于所述衬底的第二水平轴相交的P沟道、源极和漏极；
对应于所述N沟道的第一栅极，所述第一栅极与所述第二水平轴相交；以及
对应于所述P沟道的第二栅极，所述第二栅极与所述第一水平轴相交。
2.根据权利要求1所述的装置，其中，所述N层和所述P层包括第一材料和第二材料，所述第一材料和所述第二材料均选自于包括Ⅳ族、Ⅲ-Ⅴ族和Ⅱ-Ⅵ族的组。
3.根据权利要求1所述的装置，其中，所述N层和所述P层彼此晶格失配。
4.根据权利要求1所述的装置，其中，所述第一栅极在所述N沟道的正上方和正下方，并且所述第二栅极在所述P沟道的正上方和正下方。
5.根据权利要求1所述的装置，其中，所述N层和所述P层中的至少一个包括有组织的单晶晶格，所述N层和所述P层中的所述至少一个的底表面直接接触氧化物的顶表面，并且所述氧化物在所述衬底与所述N层和所述P层中的所述至少一个之间。
6.根据权利要求1所述的装置，其中，所述N层和所述P层中的至少一个被转移到所述装置，并且不在所述装置上生长。
7.根据权利要求1所述的装置，包括与所述衬底正交的第一竖直轴以及与所述衬底正交的第二竖直轴，所述第一竖直轴与所述第一栅极和所述N沟道相交，所述第二竖直轴与所述第二栅极和所述P沟道相交。
8.根据权利要求1所述的装置，其中，绝缘体部分直接接触所述N层和所述P层两者。
9.一种半导体装置，包括：
包括NMOS器件的N层，所述NMOS器件具有全都与正交于衬底的第一竖直轴相交的N沟道、第一源极和第一漏极；
包括PMOS器件的P层，所述PMOS器件具有全都与平行于衬底的第二竖直轴相交的P沟道、第二源极和第二漏极；
环绕所述N沟道、直接接触第一绝缘层的第一栅极；
环绕所述P沟道、直接接触第二绝缘层的第二栅极；
直接接触所述第一绝缘层和所述P层的第一接触部；以及
直接接触所述第二绝缘层和所述N层的第二接触部。
10.根据权利要求9所述的装置，其中，所述第一源极和所述第一漏极中的一个在所述第一绝缘层上方延伸，并且所述第一源极和所述第一漏极中的另一个在所述第一绝缘层下方延伸。
11.根据权利要求10所述的装置，其中，所述第二源极和所述第二漏极中的一个在所述第二绝缘层上方延伸，并且所述第二源极和所述第二漏极中的另一个在所述第二绝缘层下方延伸。
12.根据权利要求9所述的装置，其中，(a)所述N层和所述P层中的至少一个包括第一子层、第二子层和第三子层，所述第二子层直接接触所述第一子层和所述第三子层，并且(b)所述第二子层与所述第一子层和所述第三子层中的至少一个被不相等地掺杂。
13.根据权利要求12所述的装置，其中，所述N沟道和所述P沟道中的至少一个包括所述第二子层的一部分，所述第一源极和所述第二源极中的至少一个包括所述第一子层的一部分，并且所述第一漏极和所述第二漏极中的至少一个包括所述第三子层的一部分。
14.根据权利要求9所述的装置，包括平行于所述衬底、与所述N沟道和所述第二接触部相交的第一水平轴。
15.根据权利要求14所述的装置，包括平行于所述衬底、与所述P沟道和所述第一接触部相交的第二水平轴。
16.根据权利要求9所述的装置，其中，所述N层和所述P层包括第一材料和第二材料，所述第一材料和所述第二材料均选自于包括Ⅳ族、Ⅲ-Ⅴ族和Ⅱ-Ⅵ族的组。
17.根据权利要求9所述的装置，其中，所述N层和所述P层彼此晶格失配。
18.根据权利要求9所述的装置，其中，所述N层和所述P层中的至少一个包括有组织的单晶晶格，所述N层和所述P层中的所述至少一个的底表面直接接触氧化物的顶表面，并且所述氧化物在所述衬底与所述N层和所述P层中的所述至少一个之间。
19.根据权利要求9所述的装置，其中，所述N层和所述P层中的至少一个被转移到所述装置，并且不在所述装置上生长。
20.一种半导体装置，包括：
包括NMOS器件的N层，所述NMOS器件具有全都与平行于衬底的第一水平轴相交的N沟道、第一源极和第一漏极；
包括PMOS器件的P层，所述PMOS器件具有全都与平行于衬底的第二水平轴相交的P沟道、第二源极和第二漏极；以及
对应于所述N沟道的第一栅极，所述第一栅极与竖直轴相交，所述竖直轴与对应于所述P沟道的第二栅极相交；以及
直接接触所述第一漏极和所述第二漏极的第一接触部。
21.根据权利要求20所述的装置，包括直接接触所述第一源极的第二接触部以及直接接触所述第二源极的第三接触部。
22.根据权利要求21所述的装置，包括正交于所述衬底、与所述第二接触部和所述第三接触部相交的竖直轴。
23.根据权利要求21所述的装置，其中，所述第二接触部和所述第三接触部包括具有不相等功函数的材料。
24.根据权利要求21所述的装置，其中，所述N层和所述P层彼此晶格失配。
25.根据权利要求21所述的装置，其中，所述装置是反相器。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3127862B1 (en) * 2015-08-06 2018-04-18 IMEC vzw A method of manufacturing a gate-all-around nanowire device comprising two different nanowires
US10367070B2 (en) 2015-09-24 2019-07-30 Intel Corporation Methods of forming backside self-aligned vias and structures formed thereby
WO2017171842A1 (en) 2016-04-01 2017-10-05 Intel Corporation Transistor cells including a deep via lined with a dielectric material
JP7048182B2 (ja) 2016-08-26 2022-04-05 インテル・コーポレーション 集積回路のデバイス構造及び両面製造技術
US9978836B1 (en) * 2016-11-07 2018-05-22 Globalfoundries Inc. Nanostructure field-effect transistors with enhanced mobility source/drain regions
DE112017008080T5 (de) 2017-12-26 2020-07-09 Intel Corporation Gestapelte transistoren mit zuletzt ausgebildetem kontakt
EP3732721A4 (en) * 2017-12-27 2021-07-28 Intel Corporation STACKED TRANSISTOR INTEGRATED CIRCUITS AND THEIR MANUFACTURING PROCESSES USING PROCESSES WHICH ALLOW TO MANUFACTURE LOWER GRID STRUCTURES AFTER THE REALIZATION OF PARTS OF AN UPPER TRANSISTOR
WO2019172879A1 (en) 2018-03-05 2019-09-12 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
US11605565B2 (en) 2018-12-28 2023-03-14 Intel Corporation Three dimensional integrated circuits with stacked transistors
US11688780B2 (en) 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5095347A (en) * 1990-08-01 1992-03-10 Motorola, Inc. Plural transistor silicon on insulator structure with shared electrodes
CN101719498A (zh) * 2009-12-01 2010-06-02 中国科学院上海微系统与信息技术研究所 混合材料反型模式圆柱体全包围栅cmos场效应晶体管
CN101958328A (zh) * 2009-07-16 2011-01-26 中芯国际集成电路制造(上海)有限公司 Cmos器件及其制造方法
CN102683224A (zh) * 2012-05-04 2012-09-19 上海华力微电子有限公司 一种制备双层隔离混合晶向应变硅纳米线cmos方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799251A (ja) 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
JP2001313323A (ja) * 2000-05-01 2001-11-09 Mitsubishi Electric Corp 半導体装置の特性評価装置、特性評価方法、および特性評価パターン
CN100390960C (zh) * 2001-12-31 2008-05-28 台湾茂矽电子股份有限公司 抹除快闪存储阵列存储单元的方法
US6670642B2 (en) * 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
JP2004311824A (ja) * 2003-04-09 2004-11-04 Toshiba Corp 半導体集積回路
US7220626B2 (en) * 2005-01-28 2007-05-22 International Business Machines Corporation Structure and method for manufacturing planar strained Si/SiGe substrate with multiple orientations and different stress levels
US8183556B2 (en) * 2005-12-15 2012-05-22 Intel Corporation Extreme high mobility CMOS logic
US7512017B2 (en) * 2005-12-21 2009-03-31 Intel Corporation Integration of planar and tri-gate devices on the same substrate
US20070154422A1 (en) * 2005-12-30 2007-07-05 Judy Hattendorf Method of treating skin needing ablative treatment
US7678630B2 (en) 2006-02-15 2010-03-16 Infineon Technologies Ag Strained semiconductor device and method of making same
US7750400B2 (en) * 2008-08-15 2010-07-06 Texas Instruments Incorporated Integrated circuit modeling, design, and fabrication based on degradation mechanisms
US8202773B2 (en) * 2008-08-29 2012-06-19 Texas Instruments Incorporated Engineered oxygen profile in metal gate electrode and nitrided high-k gate dielectrics structure for high performance PMOS devices
US20110031489A1 (en) * 2009-06-19 2011-02-10 The Regents Of The University Of Michigan COMPLEMENTARY THIN FILM ELECTRONICS BASED ON ZnO/ZnTe
US20110291193A1 (en) * 2010-05-27 2011-12-01 International Business Machines Corporation High density butted junction cmos inverter, and making and layout of same
KR101811316B1 (ko) 2010-08-20 2017-12-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
DE112011105970B4 (de) * 2011-12-19 2020-12-03 Intel Corporation CMOS-Implementierung aus Germanium und lll-V-Nanodrähten und -Nanobändern in Gate-Rundum-Architektur
CN104011849B (zh) * 2011-12-23 2016-12-28 英特尔公司 Cmos纳米线结构
US9590089B2 (en) * 2011-12-30 2017-03-07 Intel Corporation Variable gate width for gate all-around transistors
US20130200455A1 (en) * 2012-02-08 2013-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dislocation smt for finfet device
US8610220B2 (en) * 2012-05-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects
US9177967B2 (en) * 2013-12-24 2015-11-03 Intel Corporation Heterogeneous semiconductor material integration techniques
KR102161781B1 (ko) * 2014-02-03 2020-10-05 삼성전자주식회사 수직형 메모리 장치
US9318476B2 (en) * 2014-03-03 2016-04-19 Qualcomm Incorporated High performance standard cell with continuous oxide definition and characterized leakage current
US9343507B2 (en) * 2014-03-12 2016-05-17 Sandisk 3D Llc Dual channel vertical field effect transistor including an embedded electrode
US9589955B2 (en) * 2014-10-01 2017-03-07 Samsung Electronics Co., Ltd. System on chip
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5095347A (en) * 1990-08-01 1992-03-10 Motorola, Inc. Plural transistor silicon on insulator structure with shared electrodes
CN101958328A (zh) * 2009-07-16 2011-01-26 中芯国际集成电路制造(上海)有限公司 Cmos器件及其制造方法
CN101719498A (zh) * 2009-12-01 2010-06-02 中国科学院上海微系统与信息技术研究所 混合材料反型模式圆柱体全包围栅cmos场效应晶体管
CN102683224A (zh) * 2012-05-04 2012-09-19 上海华力微电子有限公司 一种制备双层隔离混合晶向应变硅纳米线cmos方法

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