DE112017008080T5 - Gestapelte transistoren mit zuletzt ausgebildetem kontakt - Google Patents

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Willy Rachmady
Gilbert Dewey
Rishabh Mehandru
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Abstract

Eine Vorrichtung ist vorgesehen, welche Folgendes umfasst: einen ersten Transistor, der eine Source-Region und eine Drain-Region mit einer Kanalregion dazwischen umfasst, eine erste dielektrische Schicht über dem ersten Transistor, einen zweiten Transistor, der eine Source-Region und eine Drain-Region mit einer Kanalregion dazwischen umfasst, wobei sich der zweite Transistor über der ersten dielektrischen Schicht befindet, eine zweite dielektrische Schicht über dem zweiten Transistor, und einen Kontakt, der an die Source-Region oder die Drain-Region des ersten Transistors gekoppelt ist, wobei der Kontakt ein Metall umfasst, das eine gerade Seitenwand aufweist, die sich sowohl durch die erste als auch die zweite dielektrische Schicht erstreckt. Andere Ausführungsformen sind auch offenbart und beansprucht.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Da immer mehr Transistoren in kleinere Abmessungen integriert werden müssen, wurde bei Halbleiterbauelementen das Hauptaugenmerk auf das Übereinanderstapeln von Transistoren gelegt. Während das Stapeln von Transistoren das Potential hat, höher integrierte Bauelemente zu erzielen, kann die Verarbeitung der im Anschluss gebildeten Transistoren die zuvor ausgebildeten unteren Bauelementschichten potentiell schädlichen Bedingungen aussetzen. Zum Beispiel könnte ein Hochtemperatur-Glühprozess eine Beschädigung an einem zuvor ausgebildeten Merkmal, wie z.B. einem Metallkontakt, verursachen. Teilweise aufgrund der sehr geringen Abmessungen der Transistormetallkontakte könnte jegliche kriechende oder Rissbeschädigung die Ausbildung einer nachfolgenden leitenden Verbindung behindern. Schlechte Metallverbindungen zwischen separaten Kontakten können einen erhöhten Widerstand erzeugen, der schließlich ein Versagen des Bauelementes verursachen kann.
  • Figurenliste
  • Die Ausführungsformen der Offenbarung werden aus der unten bereitgestellten detaillierten Beschreibung und aus den beigefügten Zeichnungen verschiedener Ausführungsformen der Offenbarung vollständiger verstanden werden, welche jedoch die Offenbarung nicht auf die spezifischen Ausführungsformen beschränken sollen, sondern lediglich der Erläuterung und dem Verständnis dienen.
    • 1 veranschaulicht eine Querschnittsansicht eines Beispiel-Halbleiterbauelementes mit gestapelten Transistoren mit zuletzt ausgebildetem Kontakt gemäß einigen Ausführungsformen,
    • 2A - 2F veranschaulichen Querschnittsansichten von Herstellungsschritten von Halbleiterbauelementen mit gestapelten Transistoren mit zuletzt ausgebildetem Kontakt gemäß einigen Ausführungsformen,
    • 3A & 3B veranschaulichen Querschnittsansichten anderer Beispiel-Halbleiterbauelemente mit gestapelten Transistoren mit zuletzt ausgebildetem Kontakt gemäß einigen Ausführungsformen,
    • 4 veranschaulicht ein Flussdiagramm eines Verfahrens zur Ausbildung eines Halbleiterbauelementes mit gestapelten Transistoren mit zuletzt ausgebildetem Kontakt in Übereinstimmung mit einigen Ausführungsformen, und
    • 5 veranschaulicht ein intelligentes Gerät oder ein Computersystem oder ein Ein-Chip-System (SoC - System-an-Chip), welches ein Halbleiterbauelement mit gestapelten Transistoren mit zuletzt ausgebildetem Kontakt beinhaltet, gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Gestapelte Transistoren mit zuletzt ausgebildetem Kontakt sind im Allgemeinen dargelegt. Diesbezüglich können Ausführungsformen der vorliegenden Offenbarung elektrische Kontakte hoher Qualität ermöglichen. Die Eliminierung potentiell schlechter leitender Kopplungen zwischen separaten Metallkontakten, die unabhängig ausgebildet werden, kann zu einem verminderten Widerstand in der elektrischen Leitungsführung resultieren. Einem Fachmann auf dem Gebiet wäre bewusst, dass dieser Ansatz höher integrierte Halbleiterbauelemente mit niedrigerem Energieverbrauch ermöglichen kann.
  • In der folgenden Beschreibung werden zahlreiche Einzelheiten diskutiert, um eine gründlichere Erläuterung von Ausführungsformen der vorliegenden Offenbarung bereitzustellen. Einem Fachmann auf dem Gebiet wird jedoch offensichtlich sein, dass Ausführungsformen der vorliegenden Offenbarung in der Praxis auch ohne diese spezifischen Einzelheiten umgesetzt werden können. In anderen Fällen sind gut bekannte Strukturen und Bauelemente in Form eines Blockdiagramms anstatt im Detail gezeigt, um ein Verdecken von Ausführungsformen der vorliegenden Offenbarung zu vermeiden.
  • Es sei darauf hingewiesen, dass in den entsprechenden Zeichnungen der Ausführungsformen Signale mit Linien dargestellt sind. Einige Linien können dicker sein, um wichtigere Signalwege anzugeben, und/oder an einem oder mehreren Enden Pfeile aufweisen, um eine primäre Informationsflussrichtung anzugeben. Derartige Angaben sollen nicht einschränkend sein. Vielmehr werden die Linien in Verbindung mit einer oder mehreren beispielhaften Ausführungsformen verwendet, um ein einfacheres Verständnis einer Schaltung oder einer logischen Einheit zu ermöglichen. Jegliches dargestellte Signal kann, wie durch Designanforderungen oder -präferenzen vorgegeben, tatsächlich ein oder mehrere Signale umfassen, die sich in jede Richtung bewegen können und mit jeglicher geeigneten Art von Signalschema implementiert sein können.
  • In der gesamten Spezifikation und in den Ansprüchen bedeutet der Begriff „verbunden“ eine direkte Verbindung, wie z.B. eine elektrische, mechanische oder magnetische Verbindung zwischen den Dingen, die verbunden sind, ohne jegliche dazwischengeschaltete Bauelemente. Der Begriff „gekoppelt“ bedeutet eine direkte oder indirekte Verbindung, wie z.B. eine direkte elektrische, mechanische oder magnetische Verbindung zwischen den Dingen, die verbunden sind, oder eine indirekte Verbindung über ein oder mehrere passive oder aktive dazwischengeschaltete Bauelemente. Der Begriff „Schaltung“ oder „Modul“ kann sich auf eine oder mehrere passive und/oder aktive Komponenten beziehen, die dazu geeignet sind, miteinander zu kooperieren, um eine gewünschte Funktion bereitzustellen. Der Begriff „Signal“ kann sich auf mindestens ein Stromsignal, Spannungssignal, Magnetsignal oder Daten-/Taktsignal beziehen. Die Bedeutung von „ein/e“ und „der/die/das“ beinhaltet Verweise auf die Pluralform. Die Bedeutung von „in“ beinhaltet „in“ und „auf“.
  • Sofern nicht anders spezifiziert, gibt die Verwendung der ordinalen Adjektive „erste/r/s“, „zweite/r/s“ und „dritte/r/s“ usw. zum Beschreiben eines gemeinsamen Objektes lediglich an, dass auf unterschiedliche Instanzen gleicher Objekte verwiesen wird, und soll nicht implizieren, dass die so beschriebenen Objekte in einer gegebenen Reihenfolge, entweder zeitlich, räumlich, im Rang oder in jeglicher anderen Art und Weise, vorliegen müssen.
  • Zum Zweck der vorliegenden Offenbarung bedeuten die Phrasen „A und/oder B“ und „A oder B“ (A), (B) oder (A und B). Zum Zweck der vorliegenden Offenbarung bedeutet die Phrase „A, B und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C). Die Begriffe „links“, „rechts“, „vorn“, „hinten“, „oben“, „unten“, „über“, „unter“ und dergleichen in der Beschreibung und in den Ansprüchen werden, falls vorhanden, zu beschreibenden Zwecken verwendet und nicht notwendigerweise zum Beschreiben permanenter relativer Positionen.
  • 1 veranschaulicht eine Querschnittsansicht eines Beispiel-Halbleiterbauelementes mit gestapelten Transistoren mit zuletzt ausgebildetem Kontakt gemäß einigen Ausführungsformen. Wie gezeigt beinhaltet das Bauelement 100 das Substrat 102, die Halbleiterschicht 104, den Transistor 106, die Kanalregion 108, den Gate-Stapel 110, die Source-Region 112, die Drain-Region 114, die dielektrische Schicht 116, den Draht 118, den Ätz-Stopp 120, die Bindeschicht 122, die Halbleiterschicht 124, den Transistor 126, die Kanalregion 128, den Gate-Stapel 130, die Source-Region 132, die Drain-Region 134, die dielektrische Schicht 136, die dielektrische Oberfläche 138, die Kontakte 140, 142 und 144 und die Kontaktseitenwände 146 und 148. Während das Bauelement 100 als erhöhte Source/Drain (RSD - Raised Source/Drain) -Transistoren beinhaltend gezeigt ist, kann es in anderen Ausführungsformen unterschiedliche Topologien, wie z.B. FinFET-Transistoren, oder unterschiedliche Bauelemente, wie z.B. Dioden, beinhalten.
  • In einigen Ausführungsformen umfasst das Substrat 102 mindestens eine Schicht eines undotierten Halbleiters, wie z.B. Ge, Si, SiGe, InGaAs, AlSb usw. In einigen Ausführungsformen kann die Halbleiterschicht 104, welche die Kanalregion 108 beinhalten kann, separat vom Substrat 102 ausgebildet sein und kann unterschiedliche Halbleitermaterialien enthalten, einschließlich, jedoch nicht darauf beschränkt, InGaAs, InAs, InGaAs, InGaAsSb, InSb, GaSb, Ge oder SiGe. Das Substrat 102 kann aus einer oder mehreren Halbleitermaterialschichten oben auf einem anderen Halbleitermaterial, wie z.B. Silicium, zusammengesetzt sein.
  • Wenn sich der Transistor 106 in einem aktiven Modus befindet, kann die Kanalregion 108 als ein Kanal zwischen der Source-Region 112 und der Drain-Region 114 dienen, die sich auf gegenüberliegenden Seiten der Kanalregion 108 befinden. In einigen Ausführungsformen kann der Transistor 106 ein PMOS- oder NMOS-Transistor sein und die Source-Region 112 und die Drain-Region 114 sind p-dotierte oder n-dotierte Varianten des gleichen Halbleiters wie die Kanalregion 108.
  • Der Gate-Stapel 110 kann ein Gate-Dielektrikum, eine Gate-Region und Abstandshalter auf der Kanalregion 108 beinhalten. Der Gate-Stapel 110 kann metallisches oder polykristallines Silicium gekoppelt mit Zwischenverbindungen, nicht gezeigt, beinhalten, um eine Spannung nahe der Kanalregion 108 bereitzustellen, um den Transistor 106 in einen aktiven Modus zu schalten. In einigen Ausführungsformen kann der Gate-Stapel 110 eine oder mehrere Schichten aus Oxiden und/oder Nitriden beinhalten.
  • In einigen Ausführungsformen können der Draht 118 und der Ätz-Stopp 120 als Teil eines Prozesses der Erzeugung eines leitenden Kontaktes mit der Source-Region 112 bzw. der Drain-Region 114 vorliegen, wie im Folgenden detaillierter gezeigt. In anderen Ausführungsformen können Kontakte, wie z.B. der Kontakt 140 oder der Kontakt 144, direkt auf oder innerhalb der Source-Region 112 und/oder der Drain-Region 114 ausgebildet sein.
  • Die dielektrische Schicht 116 kann den Transistor 106 einkapseln und elektrische Verbindungen isolieren. In einigen Ausführungsformen kann das Dielektrikum 116 ein Zwischenschichtdielektrikum (ILD - Interlayer Dielectric) sein, wie z.B. Siliciumdioxid oder ein anderes Dielektrikum mit niedrigem k-Wert. Die dielektrische Schicht 116 kann durch jegliches bekannte Verfahren ausgebildet werden, wie zum Beispiel chemische Gasphasenabscheidung.
  • Die Bindeschicht 122 kann in einigen Ausführungsformen vorliegen, um die Halbleiterschicht 124 mit der dielektrischen Schicht 116 zu verbinden. In einigen Ausführungsformen kann die Halbleiterschicht 124 auf einem separaten Substrat epitaktisch aufgewachsen sein und dann übertragen und über die Bindeschicht 122, bei welcher es sich zum Beispiel um einen Polymerklebstoff handeln kann, mit der dielektrischen Schicht 116 verbunden werden. In anderen Ausführungsformen liegt die Bindeschicht 122 möglicherweise nicht vor, und die Halbleiterschicht 124 kann über der dielektrischen Schicht 116 abgeschieden sein. In einigen Ausführungsformen kann die Halbleiterschicht 124 ein gleiches Halbleitermaterial wie die Halbleiterschicht 104 aufweisen, während die Halbleiterschicht 124 in anderen Ausführungsformen ein unterschiedliches Halbleitermaterial als das Halbleitermaterial 104 aufweisen kann.
  • Der Transistor 126 kann der gleiche wie der Transistor 106 sein oder sich von diesem unterscheiden. In einigen Ausführungsformen kann das Bauelement 100 ein CMOS-Bauelement sein und der Transistor 106 kann ein NMOS-Transistor sein, während der Transistor 126 ein PMOS-Transistor sein kann oder umgekehrt. In einigen Ausführungsformen kann der Transistor 126, zum Beispiel wie gezeigt, an dem Transistor 106 ausgerichtet sein, derart, dass sich die Source-Region 132 und die Drain-Region 134 direkt über der Source-Region 112 bzw. der Drain-Region 114 befinden. In anderen Ausführungsformen kann der Transistor 126 von dem Transistor 106 versetzt sein.
  • In einigen Ausführungsformen können die Kontakte 140, 142 und 144 durch die dielektrische Oberfläche 138 ausgebildet sein und können aus jeglichem metallischen oder anderen leitenden Material bestehen, einschließlich, jedoch nicht darauf beschränkt, Kupfer, Wolfram, Tantal, Titan, Aluminium oder Palladium. In einigen Ausführungsformen kann der Kontakt 140 durch die dielektrische Schicht 136, die Halbleiterschicht 124, die Bindeschicht 122 und die dielektrische Schicht 116 ausgebildet sein, wodurch er in Kontakt mit dem Draht 118 steht. Die Kontaktseitenwand 146 kann gerade sein. Wie hierin verwendet, kann eine gerade Seitenwand eine gewisse Krümmung oder Rauigkeit aufweisen, jedoch ohne signifikante Abweichungen an Übergängen zwischen Materialschichten, zum Beispiel zwischen der Bindeschicht 122 und der dielektrischen Schicht 116. In einigen Ausführungsformen kann die Kontaktseitenwand 146 geneigt sein, derart, dass der Kontakt 140 an der dielektrischen Oberfläche 138 breiter sein kann als am Draht 118. In einigen Ausführungsformen kann der Kontakt 142 einen Kontakt auf einer, oder in einigen Fällen bis unter eine Oberfläche der Source-Region 132 bilden. In einigen Ausführungsformen kann der Kontakt 144 durch die dielektrische Schicht 136, die Drain-Region 134, die Halbleiterschicht 124, die Bindeschicht 122, die dielektrische Schicht 116 und den Ätz-Stopp 120 ausgebildet sein, wodurch er in Kontakt mit der Drain-Region 114 steht. In einigen Ausführungsformen kann die Kontaktseitenwand 148 orthogonal zu der dielektrischen Oberfläche 138 sein und der Kontakt 144 kann eine im Wesentlichen konstante Breite, innerhalb von etwa 10 %, von der dielektrischen Oberfläche 138 zu der Drain-Region 114 aufweisen. Während eine Kopplung der Drain-Region 134 mit der Drain-Region 114 gezeigt ist, können die Drain-Region 114 und die Drain-Region 134 in einigen Ausführungsformen auch voneinander isoliert sein.
  • 2A - 2F veranschaulichen Querschnittsansichten von Herstellungsschritten von Halbleiterbauelementen mit gestapelten Transistoren mit zuletzt ausgebildetem Kontakt gemäß einigen Ausführungsformen. 2A - 2F sind nicht maßstabsgerecht gezeichnet und ein Gate-Kontakt ist zur verbesserten Übersichtlichkeit nicht veranschaulicht. Die Ausführungsformen von 2A - 2F können Merkmale beinhalten, die zuvor unter Bezugnahme auf 1 beschrieben wurden.
  • Wie in 2A gezeigt, beinhaltet die Baugruppe 200 das Substrat 202, die Halbleiterschicht 204, den Transistor 206, die Kanalregion 208, den Gate-Stapel 212, die Source-Region 214 und die Drain-Region 216. In einigen Ausführungsformen kann das Substrat 202 undotiertes Silicium sein, während die Halbleiterschicht 204 dotiertes (n-Typ- oder p-Typ-) Silicium sein kann, jedoch können auch andere Halbleitermaterialien zum Einsatz kommen. In einigen Ausführungsformen können die Source-Region 214 und die Drain-Region 216 durch bekannte Abscheidungstechniken, wie zum Beispiel Atomlagenabscheidung (ALD -Atomic Layer Deposition), epitaktisch auf der Halbleiterschicht 204 ausgebildet werden. In einigen Ausführungsformen kann der Gate-Stapel 212 entweder durch Gate-First- oder Gate-Last-Prozesse ausgebildet werden.
  • 2B zeigt die Baugruppe 210, welche die dielektrische Schicht 218, den Draht 222 und den Ätz-Stopp 224 beinhalten kann. In einigen Ausführungsformen kann der Draht 222, welcher aus Kupfer oder jeglichem anderen Metall bestehen kann, einen Kontakt ermöglichen, der durch nachfolgende Schichten darüber ausgebildet wird, um eine Kopplung mit der Source-Region 214 herzustellen. Während der Draht 222 als über einer oberen Oberfläche der Source-Region 214 ausgebildet gezeigt ist, kann er in einigen Ausführungsformen in Kontakt mit einer Seitenwand oder einer anderen Oberfläche der Source-Region 214 ausgebildet sein. Der Ätz-Stopp 224 kann zum Stoppen eines chemischen Ätzmittels gewählt sein, das ansonsten durch die Drain-Region 216 ätzen könnte. In einigen Ausführungsformen ist der Ätz-Stopp 224 möglicherweise nicht notwendig; zum Beispiel kann ein Ätzmittel derart gewählt sein, dass es an der Drain-Region 216 stoppt, oder es kann Laserätzen eingesetzt werden.
  • Wie in 2C gezeigt, kann die Baugruppe 220 die Bindeschicht 226 und die Halbleiterschicht 228 beinhalten. In einigen Ausführungsformen kann die Halbleiterschicht 228 als Teil eines umfassenden Übertragungsprozesses in die Baugruppe 220 übertragen worden sein, bei welchem die Halbleiterschicht 228 epitaktisch auf einem separaten Substrat, getrennt von diesem Substrat, ausgebildet wurde und dann durch die Bindeschicht 226 an die dielektrische Schicht 218 angehaftet wurde. In anderen Ausführungsformen wird die Bindeschicht 226 möglicherweise nicht benötigt, zum Beispiel wenn die Halbleiterschicht 228 direkt über der dielektrischen Schicht 218 abgeschieden werden kann.
  • Nun Bezug nehmend auf 2D kann die Baugruppe 230 den Transistor 232 einschließlich der Kanalregion 234, des Gate-Stapels 236, der Source-Region 238 und der Drain-Region 242 beinhalten. In einigen Ausführungsformen können die Source-Region 238 und die Drain-Region 242 stark mit einem p-Dotierstoff, wie z.B. Bor oder dergleichen, oder einem n-Dotierstoff, wie z.B. Phosphor oder Arsen oder dergleichen, dotiert sein. In einigen Ausführungsformen kann der Gate-Stapel 236 ein Gate-Dielektrikum mit hohem k-Wert angrenzend an die Kanalregion 234 beinhalten.
  • 2E zeigt die Baugruppe 240, bei welcher die dielektrische Schicht 244 über der Halbleiterschicht 228 und dem Transistor 232 ausgebildet sein kann. In einigen Ausführungsformen kann die dielektrische Schicht 244 eine Form von Siliciumdioxid oder dergleichen sein, um eine Isolierung für leitende Materialien bereitzustellen und um für die Ausbildung von Zwischenverbindungen weiter geätzt zu werden.
  • Wie in 2F gezeigt, kann die Baugruppe 250 die Öffnungen 252, 254 und 256 und die Öffnungsseitenwände 258 und 260 beinhalten. In einigen Ausführungsformen können die Öffnungen 252, 254 und 256 durch eine oder mehrere geeignete Ausbildungstechniken ausgebildet werden, einschließlich, jedoch nicht darauf beschränkt, chemisches Ätzen oder Laserätzen. In einigen Ausführungsformen kann ein Laser, zum Beispiel ein CO2-Laser, die Öffnung 252 mit der geneigten Seitenwand 258 durch Abtragung durch die dielektrische Schicht 244, die Halbleiterschicht 228, die Bindeschicht 226 und die dielektrische Schicht 218 ausbilden, bevor an dem Metalldraht 222 gestoppt wird. In einigen Ausführungsformen kann ein chemisches Ätzmittel, zum Beispiel ein anisotropes Ätzmittel, die Öffnung 256 mit der vertikalen Seitenwand 260 durch Ätzung durch die dielektrische Schicht 244, die Drain-Region 252, die Halbleiterschicht 228, die Bindeschicht 226 und die dielektrische Schicht 218 ausbilden, bevor am Ätz-Stopp 224 gestoppt wird. Mindestens ein Abschnitt des Ätz-Stopps 224 kann dann selektiv geätzt werden, um die Drain-Region 216 für eine Metallabscheidung freizulegen. In einigen Ausführungsformen kann eine Metallabscheidung durch jegliche geeignete Technik die Öffnungen 252, 254 und 256 füllen, um ein Bauelement, wie z.B. das Bauelement 100, zu erzeugen.
  • 3A & 3B veranschaulichen Querschnittsansichten anderer Beispiel-Halbleiterbauelemente mit gestapelten Transistoren mit zuletzt ausgebildetem Kontakt gemäß einigen Ausführungsformen. 3A & 3B können alternative Ausführungsformen des Bauelementes 100 darstellen, die Regionen eines oberen Transistors aufweisen, die relativ zu dem unteren Transistor unterschiedlich ausgerichtet sind. Während zwei Beispiele gezeigt sind, wäre einem Fachmann auf dem Gebiet bewusst, dass auch andere Transistorausrichtungen oder - konfigurationen möglich wären, die Kontakte wie hierin beschrieben implementieren könnten. Die in 3A & 3B dargestellten Bauelemente 300 und/oder 350 können Materialien oder Merkmale beinhalten, die zuvor unter Bezugnahme auf andere Ausführungsformen genannt wurden.
  • Wie in 3A gezeigt, beinhaltet das Bauelement 300 das Substrat 302, die Halbleiterschicht 304, den Transistor 306, die Kanalregion 308, den Gate-Stapel 312, die Source-Region 314, die Drain-Region 316, die dielektrische Schicht 318, die Bindeschicht 326, die Halbleiterschicht 328, den Transistor 332, die Kanalregion 334, den Gate-Stapel 336, die Source-Region 338, die Drain-Region 342, die dielektrische Schicht 344, die dielektrische Oberfläche 345 und die Kontakte 346, 347 und 348. In einigen Ausführungsformen kann das Bauelement 300 ein CMOS-Bauelement darstellen, das die Drain-Region 342 des Transistors 332 gekoppelt mit der Source-Region 314 des Transistors 306 beinhalten kann, wobei der Transistor 306 zum Beispiel ein NMOS-Transistor sein kann und der Transistor 332 ein PMOS-Transistor sein kann.
  • 3B zeigt das Bauelement 350, welches die Kontakte 352, 354 und 356 beinhalten kann. In einigen Ausführungsformen kann das Bauelement 350 ein CMOS-Bauelement darstellen, das die Drain-Region 316 des Transistors 306 gekoppelt mit der Source-Region 338 des Transistors 332 beinhalten kann, wobei der Transistor 306 zum Beispiel ein NMOS-Transistor sein kann und der Transistor 332 ein PMOS-Transistor sein kann. In einigen Ausführungsformen können sich die Metallkontakte 352 oder 354 bis unter eine Oberfläche der Source-Region 314 bzw. der Drain-Region 316 erstrecken.
  • 4 veranschaulicht ein Flussdiagramm eines Verfahrens zur Ausbildung eines Halbleiterbauelementes mit gestapelten Transistoren mit zuletzt ausgebildetem Kontakt in Übereinstimmung mit einigen Ausführungsformen. Obwohl die Blöcke in dem Flussdiagramm unter Bezugnahme auf 4 in einer bestimmten Reihenfolge gezeigt sind, kann die Reihenfolge der Handlungen modifiziert werden. Somit können die veranschaulichten Ausführungsformen in einer unterschiedlichen Reihenfolge durchgeführt werden, und einige Handlungen/Blöcke können parallel durchgeführt werden. Einige der in 4 aufgeführten Blöcke und/oder Operationen sind in Übereinstimmung mit gewissen Ausführungsformen optional. Die Nummerierung der gezeigten Blöcke dient der Übersichtlichkeit und soll keine Reihenfolge der Operationen vorschreiben, in welcher die verschiedenen Blöcke stattfinden müssen. Außerdem können Operationen aus den verschiedenen Flüssen in einer Vielzahl von Kombinationen genutzt werden.
  • Das Verfahren 400 beginnt mit dem Ausbilden (402) eines ersten Transistors. In einigen Ausführungsformen kann ein erster Transistor durch epitaktisches Wachstum oder Neuwachstum von Source- und Drain-Regionen auf einer Halbleiterschicht ausgebildet werden. In einigen Ausführungsformen können Metalldrähte oder Ätz-Stopp-Schichten in Kontakt mit der Source- und/oder Drain-Region ausgebildet werden. Als nächstes wird eine erste dielektrische Schicht über dem ersten Transistor ausgebildet (404). In einigen Ausführungsformen kann ein Zwischenschichtdielektrikum, zum Beispiel das Dielektrikum 116, durch Atomlagenabscheidung oder einen anderen geeigneten Abscheidungsprozess über dem Transistor 106 abgeschieden werden.
  • Dann kann eine Halbleiterschicht über der ersten dielektrischen Schicht ausgebildet werden (406). In einigen Ausführungsformen kann eine Halbleiterschicht übertragen und mit der dielektrischen Schicht verbunden werden. In anderen Ausführungsformen kann die Halbleiterschicht durch jegliche geeignete Abscheidungstechnik auf die dielektrische Schicht abgeschieden werden. Als nächstes kann ein zweiter Transistor auf der Halbleiterschicht ausgebildet werden (408). In einigen Ausführungsformen kann der zweite Transistor direkt über dem ersten Transistor ausgerichtet werden, derart, dass sich eine Source-Region und eine Drain-Region des zweiten Transistors direkt über einer Source-Region und einer Drain-Region des ersten Transistors befinden. In anderen Ausführungsformen kann der zweite Transistor in eine unterschiedliche Ausrichtung oder überhaupt keine Ausrichtung von dem ersten Transistor versetzt sein.
  • Das Verfahren fährt mit dem Ausbilden (410) einer zweiten dielektrischen Schicht über dem zweiten Transistor fort. In einigen Ausführungsformen kann die zweite dielektrische Schicht das gleiche Material wie die erste dielektrische Schicht aufweisen. Als nächstes können Öffnungen durch die zweite und erste dielektrische Schicht (und andere dazwischenliegende Schichten) erzeugt werden (412), um Abschnitte des ersten Transistors freizulegen. In einigen Ausführungsformen kann Laserbohren eine Source- oder Drain-Region, oder ein Metall in Kontakt mit der Source- oder Drain-Region, des ersten (unteren) Transistors freilegen. In einigen Ausführungsformen kann chemisches Ätzen eine Source- oder Drain-Region, oder einen Ätz-Stopp in Kontakt mit der Source- oder Drain-Region, des ersten (unteren) Transistors freilegen.
  • Dann können die Öffnungen mit Metall gefüllt werden (414), um Source- und Drain-Kontakte mit dem ersten Transistor zu erzeugen. In einigen Ausführungsformen kann der Ätz-Stopp, sofern ein Ätz-Stopp vorhanden war, vor dem Metallplattieren der Öffnungen entfernt werden. Schließlich können weitere Verarbeitungsschritte durchgeführt werden (416), um das Halbleiterbauelement auszubilden. In einigen Ausführungsformen werden Gate-Kontakte und weitere Zwischenverbindungsschichten ausgebildet.
  • 5 veranschaulicht ein intelligentes Gerät oder ein Computersystem oder ein Ein-Chip-System (SoC - System-on-Chip) 500, welches ein Halbleiterbauelement mit gestapelten Transistoren mit zuletzt ausgebildetem Kontakt beinhaltet, gemäß einigen Ausführungsformen. In einigen Ausführungsformen stellt die Rechenvorrichtung 500 eine mobile Rechenvorrichtung dar, wie z.B. ein Tablet-PC, ein Mobiltelefon oder Smartphone, ein WLAN-fähiger E-Reader oder ein anderes drahtloses Mobilgerät. Es wird verstanden werden, dass bestimmte Komponenten allgemein gezeigt sind und dass nicht alle Komponenten eines derartigen Gerätes in der Rechenvorrichtung 500 gezeigt sind. In einigen Ausführungsformen beinhalten eine oder mehrere Komponenten der Rechenvorrichtung 500, zum Beispiel der Prozessor 510 und/oder das Speicheruntersystem 560, ein Halbleiterbauelement mit gestapelten Transistoren mit zuletzt ausgebildetem Kontakt wie oben beschrieben.
  • Zum Zweck der Ausführungsformen sind die Transistoren in hier beschriebenen verschiedenen Schaltungen und logischen Blöcken Metalloxidhalbleiter (MOS -Metal Oxide Semiconductor) -Transistoren oder ihre Ableitungen, wobei die MOS-Transistoren Drain-, Source-, Gate- und Masseanschlüsse beinhalten. Die Transistoren und/oder die MOS-Transistor-Ableitungen beinhalten auch Tri-Gate- und FinFET-Transistoren, Tunneling-FET- (TFET), Square-Wire- oder Rectangular-Ribbon-Transistoren, ferroelektrische FETs (FeFETs) oder andere Bauelemente, die Transistorfunktionalität implementieren, wie Kohlenstoffnanoröhren oder spintronische Bauelemente. Symmetrische MOSFET-Source- und -Drain-Anschlüsse sind identische Anschlüsse und werden hier austauschbar verwendet. Andererseits weist ein TFET-Bauelement asymmetrische Source- und Drain-Anschlüsse auf. Dem Fachmann auf dem Gebiet wird bewusst sein, dass auch andere Transistoren, zum Beispiel Bipolarübergangstransistoren - BJT PNP/NPN, BiCMOS, CMOS usw., verwendet werden können, ohne sich vom Umfang der Offenbarung zu entfernen.
  • In einigen Ausführungsformen beinhaltet die Rechenvorrichtung 500 einen ersten Prozessor 510. Die verschiedenen Ausführungsformen der vorliegenden Offenbarung können auch eine Netzwerkschnittstelle innerhalb von 570 umfassen, wie z.B. eine Drahtlos-Schnittstelle, sodass eine Systemausführungsform in ein drahtloses Gerät eingeschlossen werden kann, zum Beispiel in ein Mobiltelefon oder einen PDA.
  • In einer Ausführungsform kann der Prozessor 510 ein oder mehrere physische Bauelemente beinhalten, wie z.B. Mikroprozessoren, Anwendungsprozessoren, Mikrocontroller, programmierbare logische Schaltungen oder andere Verarbeitungsmittel. Zu den Verarbeitungsoperationen, die durch den Prozessor 510 durchgeführt werden, zählt die Ausführung einer Betriebsplattform oder eines Betriebssystems, auf welcher/m Anwendungen und/oder Gerätefunktionen ausgeführt werden. Zu den Verarbeitungsoperationen zählen Operationen in Bezug auf E/A (Eingabe/Ausgabe) mit einem humanen Benutzer oder mit anderen Geräten, Operationen in Bezug auf das Leistungsmanagement und/oder Operationen in Bezug auf das Verbinden der Rechenvorrichtung 500 mit einem anderen Gerät. Zu den Verarbeitungsoperationen können auch Operationen in Bezug auf Audio-E/A und/oder Anzeige-E/A zählen.
  • In einer Ausführungsform beinhaltet die Rechenvorrichtung 500 das Audiountersystem 520, welches Hardware (z.B. Audiohardware und Audioschaltungen) und Software (z.B. Treiber, Codecs) -Komponenten darstellt, die mit dem Bereitstellen von Audiofunktionen an die Rechenvorrichtung im Zusammenhang stehen. Zu Audiofunktionen können Lautsprecher- und/oder Kopfhörerausgabe sowie Mikrofoneingabe zählen. Bauelemente für derartige Funktionen können in die Rechenvorrichtung 500 integriert sein oder an die Rechenvorrichtung 500 angeschlossen werden. In einer Ausführungsform interagiert ein Benutzer mit der Rechenvorrichtung 500 durch das Bereitstellen von Audiobefehlen, die durch den Prozessor 510 empfangen und verarbeitet werden.
  • Das Anzeigeuntersystem 530 stellt Hardware (z.B. Anzeigegeräte) und Software (z.B. Treiber) -Komponenten dar, die eine visuelle und/oder taktile Anzeige für einen Benutzer zum Interagieren mit der Rechenvorrichtung 500 bereitstellen. Das Anzeigeuntersystem 530 beinhaltet die Anzeigeschnittstelle 532, welche das bestimmte Bildschirm- oder Hardware-Bauelement, das zum Bereitstellen einer Anzeige an einen Benutzer verwendet wird, beinhaltet. In einer Ausführungsform beinhaltet die Anzeigeschnittstelle 532 Logik getrennt von dem Prozessor 510, um mindestens einige Verarbeitung in Bezug auf die Anzeige durchzuführen. In einer Ausführungsform beinhaltet das Anzeigeuntersystem 530 ein Touchscreen (oder ein Touchpad) -Bauelement, das sowohl Ausgabe als auch Eingabe an einen Benutzer bereitstellt.
  • Der E/A-Controller 540 stellt Hardware-Bauelemente und Software-Komponenten in Bezug auf die Interaktion mit einem Benutzer dar. Der E/A-Controller 540 ist in der Lage, Hardware zu verwalten, die Teil des Audiountersystems 520 und/oder des Anzeigeuntersystems 530 ist. Außerdem veranschaulicht der E/A-Controller 540 einen Verbindungspunkt für zusätzliche Geräte, die mit der Rechenvorrichtung 500 verbunden werden, über welche ein Benutzer mit dem System interagieren könnte. Zum Beispiel könnten zu Geräten, die an die Rechenvorrichtung 500 angeschlossen werden können, Mikrofongeräte, Lausprecher- oder Stereosysteme, Videosysteme oder andere Anzeigegeräte, Tastatur- oder Tastenfeldgeräte oder andere E/A-Geräte zur Verwendung mit spezifischen Anwendungen, wie z.B. Kartenlesegeräte oder andere Geräte, zählen.
  • Wie oben erwähnt, kann der E/A-Controller 540 mit dem Audiountersystem 520 und/oder dem Anzeigeuntersystem 530 interagieren. Zum Beispiel kann eine Eingabe durch ein Mikrofon oder ein anderes Audiogerät eine Eingabe oder Befehle für eine oder mehrere Anwendungen oder Funktionen der Rechenvorrichtung 500 bereitstellen. Außerdem kann anstelle einer oder zusätzlich zu einer Anzeigeausgabe eine Audioausgabe bereitgestellt werden. In einem anderen Beispiel agiert, wenn das Anzeigeuntersystem 530 einen Touchscreen beinhaltet, das Anzeigegerät auch als ein Eingabegerät, welches zumindest teilweise durch den E/A-Controller 540 verwaltet werden kann. Es können auch zusätzliche Knöpfe oder Schalter an der Rechenvorrichtung 500 vorhanden sein, um E/A-Funktionen bereitzustellen, die durch den E/A-Controller 540 verwaltet werden.
  • In einer Ausführungsform verwaltet der E/A-Controller 540 Geräte wie z.B. Beschleunigungsmesser, Kameras, Lichtsensoren oder andere Umweltsensoren oder andere Hardware, die in der Rechenvorrichtung 500 enthalten sein können. Die Eingabe kann Teil einer direkten Benutzerinteraktion sein sowie eine Umwelteingabe in das System zum Beeinflussen seiner Operationen bereitstellen (wie z.B. Rauschfilterung, Anpassen der Anzeigen zur Helligkeitserkennung, Anwenden eines Blitzes für eine Kamera oder andere Merkmale).
  • In einer Ausführungsform beinhaltet die Rechenvorrichtung 500 das Leistungsmanagement 550, welches die Batteriestromnutzung, das Aufladen der Batterie und Merkmale in Bezug auf stromsparenden Betrieb verwaltet. Das Speicheruntersystem 560 beinhaltet Speichergeräte zum Speichern von Informationen in der Rechenvorrichtung 500. Der Speicher kann nichtflüchtige (der Zustand ändert sich bei einer Unterbrechung der Stromzufuhr zum Speichergerät nicht) und/oder flüchtige (der Zustand ist bei einer Unterbrechung der Stromzufuhr zum Speichergerät unbestimmt) Speichergeräte beinhalten. Das Speicheruntersystem 560 kann Anwendungsdaten, Benutzerdaten, Musik, Fotos, Dokumente oder andere Daten sowie Systemdaten (egal ob langfristig oder temporär) in Bezug auf die Ausführung der Anwendungen und Funktionen der Rechenvorrichtung 500 speichern.
  • Elemente von Ausführungsformen sind auch als ein maschinenlesbares Medium (z.B. der Speicher 560) zum Speichern der computerausführbaren Anweisungen vorgesehen. Das maschinenlesbare Medium (z.B. der Speicher 560) kann Flashspeicher, optische Platten, CD-ROMs, DVD-ROMs, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten, Phasenwechselspeicher (PCM - Phase Change Memory) oder andere Arten maschinenlesbarer Medien, die zum Speichern elektronischer oder computerausführbarer Anweisungen geeignet sind, beinhalten, jedoch nicht darauf beschränkt. Zum Beispiel können Ausführungsformen der Offenbarung als ein Computerprogramm (z.B. BIOS) heruntergeladen werden, welches mithilfe von Datensignalen über einen Kommunikationslink (z.B. eine Modem- oder Netzwerkverbindung) von einem entfernten Computer (z.B. einem Server) an einen anfordernden Computer (z.B. einen Client) übertragen werden kann.
  • Die Konnektivität 570 beinhaltet Hardware-Bauelemente (z.B. drahtlose und/oder verdrahtete Verbinder und Kommunikationshardware) und Software-Komponenten (z.B. Treiber, Protokollstapel), um der Rechenvorrichtung 500 das Kommunizieren mit externen Geräten zu ermöglichen. Die Rechenvorrichtung 500 könnte aus separaten Geräten, wie z.B. anderen Rechenvorrichtungen, drahtlosen Zugangspunkten oder Basisstationen, sowie Peripheriegeräten, wie z.B. Headsets, Druckern oder anderen Geräten, bestehen.
  • Die Konnektivität 570 kann mehrere unterschiedliche Arten von Konnektivität beinhalten. Zur Verallgemeinerung ist die Rechenvorrichtung 500 mit der Mobilfunk-Konnektivität 572 und der Drahtlos-Konnektivität 574 veranschaulicht. Die Mobilfunk-Konnektivität 572 bezieht sich im Allgemeinen auf Mobilfunknetz-Konnektivität, die durch drahtlose Träger bereitgestellt wird, wie sie z.B. über GSM (Global System for Mobile Communications) oder Variationen oder Ableitungen, CDMA (Code Division Multiple Access) oder Variationen oder Ableitungen, TDM (Time Division Multiplexing) oder Variationen oder Ableitungen oder andere Mobilfunkdienststandards bereitgestellt wird. Die Drahtlos-Konnektivität (oder drahtlose Schnittstelle) 574 bezieht sich auf Drahtlos-Konnektivität, bei der es sich nicht um Mobilfunk handelt, und kann persönliche Netzwerke (wie z.B. Bluetooth, Near Field usw.), lokale Netzwerke (wie z.B. Wi-Fi) und/oder Weitverkehrsnetzwerke (wie z.B. WiMax) oder andere drahtlose Kommunikation beinhalten.
  • Zu den peripheren Verbindungen 580 zählen Hardware-Schnittstellen und - Verbinder sowie Software-Komponenten (z.B. Treiber, Protokollstapel) zum Herstellen peripherer Verbindungen. Es wird verstanden werden, dass die Rechenvorrichtung 500 sowohl ein peripheres Gerät („zu“ 582) zu anderen Rechenvorrichtungen sein könnte als auch periphere Geräte („von“ 584) daran angeschlossen aufweisen könnte. Die Rechenvorrichtung 500 weist üblicherweise einen „Docking“-Verbinder zum Verbinden mit anderen Rechenvorrichtungen zu Zwecken wie z.B. der Verwaltung (z.B. Herunterladen und/oder Hochladen, Ändern, Synchronisieren) von Inhalt auf der Rechenvorrichtung 500 auf. Außerdem kann ein Docking-Verbinder einer Rechenvorrichtung 500 das Verbinden mit bestimmten Peripheriegeräten gestatten, um der Rechenvorrichtung 500 das Steuern der Inhaltsausgabe, zum Beispiel an audiovisuelle oder andere Systeme, zu erlauben.
  • Zusätzlich zu einem proprietären Docking-Verbinder oder einer anderen proprietären Verbindungshardware kann die Rechenvorrichtung 500 auch periphere Verbindungen 580 über übliche oder standardbasierte Verbinder herstellen. Zu üblichen Arten können ein USB (Universal Serial Bus) -Verbinder (welcher jegliche einer Reihe unterschiedlicher Hardware-Schnittstellen beinhalten kann), DisplayPort, einschließlich MDP (MiniDisplayPort), HDMI (High Definition Multimedia Interface), Firewire oder andere Arten zählen.
  • Ein Verweis in der Spezifikation auf „eine Ausführungsform“, „einige Ausführungsformen“ oder „andere Ausführungsformen“ bedeutet, dass ein/e bestimmte/s Merkmal, Struktur oder Eigenschaft, das/die in Verbindung mit der Ausführungsformen beschrieben ist, in mindestens einigen Ausführungsformen, jedoch nicht notwendigerweise allen Ausführungsformen enthalten ist. Das verschiedentliche Auftreten von „einer Ausführungsform“ oder „einigen Ausführungsformen“ bezieht sich nicht notwendigerweise immer auf die gleichen Ausführungsformen. Wenn die Spezifikation angibt, dass ein/e Komponente, Merkmal, Struktur oder Eigenschaft enthalten sein „kann“ oder „könnte“, muss diese/s bestimmte Komponente, Merkmal, Struktur oder Eigenschaft nicht enthalten sein. Wenn sich die Spezifikation oder die Ansprüche auf „ein“ Element beziehen, bedeutet dies nicht, dass nur eines der Elemente vorliegt. Wenn sich die Spezifikation oder die Ansprüche auf „ein zusätzliches“ Element beziehen, schließt dies nicht aus, dass mehr als eines des zusätzlichen Elementes vorliegt.
  • Darüber hinaus können die bestimmten Merkmale, Strukturen, Funktionen oder Eigenschaften in jeglicher geeigneten Art und Weise in einer oder mehreren Ausführungsformen kombiniert werden. Zum Beispiel kann eine erste Ausführungsform mit einer zweiten Ausführungsform kombiniert werden, wo immer die bestimmten Merkmale, Strukturen, Funktionen oder Eigenschaften im Zusammenhang mit den beiden Ausführungsformen nicht einander ausschließend sind.
  • Während die Offenbarung in Verbindung mit spezifischen Ausführungsformen davon beschrieben wurde, werden dem Durchschnittsfachmann auf dem Gebiet angesichts der vorstehenden Beschreibung viele Alternativen, Modifikationen und Variationen derartiger Ausführungsformen offensichtlich sein. Die Ausführungsformen der Offenbarung sollen alle derartigen Alternativen, Modifikationen und Variationen als in den breiten Umfang der beigefügten Ansprüche fallend umschließen.
  • Außerdem können gut bekannte Strom-/Masseverbindungen zu integrierten Schaltungs- (IC - Integrated Circuit) Chips und anderen Komponenten innerhalb der vorliegenden Figuren gezeigt sein oder nicht, aus Gründen der Einfachheit der Veranschaulichung und Diskussion und um die Offenbarung nicht zu verdecken. Ferner können Anordnungen in Form eines Blockdiagramms gezeigt sein, um ein Verdecken der Offenbarung zu vermeiden, wie auch angesichts der Tatsache, dass Spezifika in Bezug auf eine Implementierung derartiger Blockdiagramm-Anordnungen hochunabhängig auf der Plattform sind, innerhalb welcher die vorliegende Offenbarung implementiert werden soll (d.h. derartige Spezifika sollten gut innerhalb der Reichweite eines Fachmannes auf dem Gebiet liegen). Wo spezifische Einzelheiten (z.B. Schaltungen) dargelegt sind, um Beispiel-Ausführungsformen der Offenbarung zu beschreiben, sollte es für einen Fachmann auf dem Gebiet offensichtlich sein, dass die Offenbarung auch ohne diese oder mit einer Variation dieser spezifischen Einzelheiten in der Praxis umgesetzt werden kann. Die Beschreibung soll daher als veranschaulichend anstatt einschränkend betrachtet werden.
  • Die folgenden Beispiele betreffen weitere Ausführungsformen. Spezifika in den Beispielen können überall in einer oder mehreren Ausführungsformen verwendet werden. Alle optionalen Merkmale der hierin beschriebenen Vorrichtung können auch in Bezug auf ein Verfahren oder einen Prozess implementiert werden.
  • In einem Beispiel ist eine integrierte Schaltungsanordnungsstruktur vorgesehen, welche Folgendes umfasst: einen ersten Transistor, der eine Source-Region und eine Drain-Region mit einer Kanalregion dazwischen umfasst; eine erste dielektrische Schicht über dem ersten Transistor; einen zweiten Transistor, der eine Source-Region und eine Drain-Region mit einer Kanalregion dazwischen umfasst, wobei sich der zweite Transistor über der ersten dielektrischen Schicht befindet; eine zweite dielektrische Schicht über dem zweiten Transistor; und einen Kontakt, der an die Source-Region oder die Drain-Region des ersten Transistors gekoppelt ist, wobei der Kontakt ein Metall umfasst, das eine Seitenwand aufweist, die sich sowohl durch die erste als auch die zweite dielektrische Schicht erstreckt.
  • In einigen Ausführungsformen umfasst der Kontakt eine geneigte Seitenwand, wobei eine erste Breite des Kontaktes innerhalb der zweiten dielektrischen Schicht größer als eine zweite Breite des Kontaktes innerhalb der ersten dielektrischen Schicht ist. In einigen Ausführungsformen befindet sich der Kontakt auf der Source-Region oder der Drain-Region des ersten Transistors. In einigen Ausführungsformen befindet sich der Kontakt auf einem Metall, das mit der Source-Region oder der Drain-Region des ersten Transistors gekoppelt ist. In einigen Ausführungsformen befindet sich der Kontakt auf einer Seitenwand der Source-Region oder der Drain-Region des zweiten Transistors und auf der Source-Region oder der Drain-Region des ersten Transistors. In einigen Ausführungsformen erstreckt sich der Kontakt durch die Source-Region oder die Drain-Region des zweiten Transistors. In einigen Ausführungsformen ist der Kontakt ein erster Kontakt, wobei der erste Kontakt mit der Source-Region des ersten Transistors gekoppelt ist, wobei die integrierte Schaltungsanordnungsstruktur ferner einen zweiten Kontakt gekoppelt mit der Drain-Region des ersten Transistors umfasst, wobei sich der zweite Kontakt sowohl durch die erste als auch die zweite dielektrische Schicht erstreckt. Einige Ausführungsformen beinhalten auch einen dritten Kontakt gekoppelt mit der Source-Region des zweiten Transistors. In einigen Ausführungsformen umfasst der erste Transistor einen PMOS-Transistor und der zweite Transistor umfasst einen NMOS-Transistor. Einige Ausführungsformen beinhalten auch eine Bindeschicht zwischen der ersten dielektrischen Schicht und dem zweiten Transistor. In einigen Ausführungsformen umfasst das Metall mindestens eines aus Kupfer, Titan, Tantal, Aluminium oder Palladium.
  • In einem anderen Beispiel ist ein System vorgesehen, welches Folgendes umfasst: ein Anzeigeuntersystem; eine drahtlose Kommunikationsschnittstelle; und eine integrierte Schaltungsanordnung, wobei die integrierte Schaltungsanordnung Folgendes umfasst: einen ersten Transistor, der eine Source-Region und eine Drain-Region mit einer Kanalregion dazwischen umfasst; eine erste dielektrische Schicht über dem ersten Transistor; einen zweiten Transistor, der eine Source-Region und eine Drain-Region mit einer Kanalregion dazwischen umfasst, wobei sich der zweite Transistor über der ersten dielektrischen Schicht befindet; eine zweite dielektrische Schicht über dem zweiten Transistor; und einen Kontakt, der mit der Source-Region des ersten Transistors gekoppelt ist, wobei der Kontakt eine gerade Seitenwand umfasst, die sich von einer oberen Oberfläche der zweiten dielektrischen Schicht bis in die erste dielektrische Schicht erstreckt.
  • In einigen Ausführungsformen umfasst der Kontakt eine geneigte Seitenwand, wobei eine erste Breite des Kontaktes in der zweiten dielektrischen Schicht größer als eine zweite Breite des Kontaktes in der ersten dielektrischen Schicht ist. In einigen Ausführungsformen befindet sich der Kontakt auf der Source-Region des ersten Transistors. In einigen Ausführungsformen befindet sich der Kontakt auf einem Metall, das mit der Source-Region des ersten Transistors gekoppelt ist. In einigen Ausführungsformen erstreckt sich der Kontakt durch die Source-Region oder die Drain-Region des zweiten Transistors. In einigen Ausführungsformen umfasst der Kontakt einen ersten Kontakt und umfasst ferner einen zweiten Kontakt, der mit der Drain-Region des ersten Transistors gekoppelt ist. Einige Ausführungsformen beinhalten auch eine Bindeschicht zwischen der ersten dielektrischen Schicht und dem zweiten Transistor. In einigen Ausführungsformen umfasst der erste Transistor einen PMOS-Transistor und der zweite Transistor umfasst einen NMOS-Transistor.
  • In einem anderen Beispiel ist ein Verfahren zur Ausbildung einer integrierten Schaltungsanordnungsstruktur vorgesehen, welches Folgendes umfasst: Ausbilden eines ersten Transistors; Ausbilden einer ersten dielektrischen Schicht über dem ersten Transistor; Ausbilden eines zweiten Transistors über der ersten dielektrischen Schicht; Ausbilden einer zweiten dielektrischen Schicht über dem zweiten Transistor; und Ausbilden eines Kontaktes, der mit einer Source-Region oder einer Drain-Region des ersten Transistors gekoppelt ist, wobei der Kontakt eine gerade Seitenwand umfasst, die sich aus der zweiten dielektrischen Schicht bis in die erste dielektrische Schicht erstreckt.
  • In einigen Ausführungsformen umfasst das Ausbilden des Kontaktes Folgendes: anisotropes Ätzen einer Öffnung durch die zweite dielektrische Schicht und die erste dielektrische Schicht zum Freilegen einer Ätz-Stopp-Schicht über einer Source oder einem Drain des ersten Transistors; Entfernen der Ätz-Stopp-Schicht; und Füllen der Öffnung mit Metall. In einigen Ausführungsformen umfasst das Ausbilden des Kontaktes Folgendes: Laserbohren einer Öffnung durch die zweite dielektrische Schicht und die erste dielektrische Schicht zum Freilegen eines Metalls, das mit einer Source oder einem Drain des ersten Transistors gekoppelt ist; und Füllen der Öffnung mit Metall. In einigen Ausführungsformen umfasst das Ausbilden des Kontaktes Folgendes: Erzeugen einer Öffnung durch die zweite dielektrische Schicht, eine Source oder einen Drain des zweiten Transistors und die erste dielektrische Schicht zum Freilegen einer Source oder eines Drains des ersten Transistors; und Füllen der Öffnung mit Metall. Einige Ausführungsformen beinhalten auch das Ausbilden eines zweiten Kontaktes, der mit der Source-Region oder der Drain-Region des ersten Transistors gekoppelt ist, wobei der zweite Kontakt eine gerade Seitenwand umfasst, die sich von einer oberen Oberfläche der zweiten dielektrischen Schicht bis in die erste dielektrische Schicht erstreckt. In einigen Ausführungsformen umfasst das Ausbilden des zweiten Transistors das Abscheiden eines Bindematerials über der ersten dielektrischen Schicht und das Übertragen des zweiten Transistors in Kontakt mit dem Bindematerial.
  • In einem anderen Beispiel ist ein integriertes Schaltungsanordnungspaket vorgesehen, welches Folgendes umfasst: ein Paketsubstrat; und eine integrierte Schaltungsanordnung, wobei die integrierte Schaltungsanordnung Folgendes umfasst: einen ersten Transistor, der eine Source-Region und eine Drain-Region mit einer Kanalregion dazwischen umfasst; eine erste dielektrische Schicht über dem ersten Transistor; einen zweiten Transistor, der eine Source-Region und eine Drain-Region mit einer Kanalregion dazwischen umfasst, wobei sich der zweite Transistor über der ersten dielektrischen Schicht befindet; eine zweite dielektrische Schicht über dem zweiten Transistor; und einen Kontakt, der an die Source-Region oder die Drain-Region des ersten Transistors gekoppelt ist, wobei der Kontakt ein Metall umfasst, das eine gerade Seitenwand aufweist, die sich sowohl durch die erste als auch die zweite dielektrische Schicht erstreckt.
  • In einigen Ausführungsformen umfasst der Kontakt eine geneigte Seitenwand, wobei eine erste Breite des Kontaktes innerhalb der zweiten dielektrischen Schicht größer als eine zweite Breite des Kontaktes innerhalb der ersten dielektrischen Schicht ist. In einigen Ausführungsformen befindet sich der Kontakt auf der Source-Region oder der Drain-Region des ersten Transistors. In einigen Ausführungsformen befindet sich der Kontakt auf einem Metall, das mit der Source-Region oder der Drain-Region des ersten Transistors gekoppelt ist. In einigen Ausführungsformen befindet sich der Kontakt auf einer Seitenwand der Source-Region oder der Drain-Region des zweiten Transistors und auf der Source-Region oder der Drain-Region des ersten Transistors. In einigen Ausführungsformen erstreckt sich der Kontakt durch die Source-Region oder die Drain-Region des zweiten Transistors. In einigen Ausführungsformen ist der Kontakt ein erster Kontakt, wobei der erste Kontakt mit der Source-Region des ersten Transistors gekoppelt ist, wobei die integrierte Schaltungsanordnungsstruktur ferner einen zweiten Kontakt gekoppelt mit der Drain-Region des ersten Transistors umfasst, wobei sich der zweite Kontakt sowohl durch die erste als auch die zweite dielektrische Schicht erstreckt. In einigen Ausführungsformen umfasst der erste Transistor einen PMOS-Transistor und der zweite Transistor umfasst einen NMOS-Transistor.
  • Es ist eine Zusammenfassung bereitgestellt, die dem Leser das Feststellen der Natur und der Quintessenz der technischen Offenbarung gestattet. Die Zusammenfassung wird mit dem Verständnis eingereicht, dass sie nicht zum Einschränken des Umfangs oder der Bedeutung der Ansprüche verwendet wird. Die folgenden Ansprüche werden hiermit in die detaillierte Beschreibung eingeschlossen, wobei jeder Anspruch für sich selbst als eine separate Ausführungsform steht.

Claims (25)

  1. Integrierte Schaltungsanordnungsstruktur, welche Folgendes umfasst: einen ersten Transistor, der eine Source-Region und eine Drain-Region mit einer Kanalregion dazwischen umfasst; eine erste dielektrische Schicht über dem ersten Transistor; einen zweiten Transistor, der eine Source-Region und eine Drain-Region mit einer Kanalregion dazwischen umfasst, wobei sich der zweite Transistor über der ersten dielektrischen Schicht befindet; eine zweite dielektrische Schicht über dem zweiten Transistor; und einen Kontakt, der an die Source-Region oder die Drain-Region des ersten Transistors gekoppelt ist, wobei der Kontakt ein Metall mit einer Seitenwand umfasst, die sich sowohl durch die erste als auch die zweite dielektrische Schicht erstreckt.
  2. Integrierte Schaltungsanordnungsstruktur nach Anspruch 1, wobei der Kontakt eine geneigte Seitenwand umfasst und wobei eine erste Breite des Kontaktes innerhalb der zweiten dielektrischen Schicht größer als eine zweite Breite des Kontaktes innerhalb der ersten dielektrischen Schicht ist.
  3. Integrierte Schaltungsanordnungsstruktur nach Anspruch 1, wobei sich der Kontakt auf der Source-Region oder der Drain-Region des ersten Transistors befindet.
  4. Integrierte Schaltungsanordnungsstruktur nach Anspruch 1, wobei sich der Kontakt auf einem Metall befindet, das mit der Source-Region oder der Drain-Region des ersten Transistors gekoppelt ist.
  5. Integrierte Schaltungsanordnungsstruktur nach Anspruch 1, wobei sich der Kontakt auf einer Seitenwand der Source-Region oder der Drain-Region des zweiten Transistors und auf der Source-Region oder der Drain-Region des ersten Transistors befindet.
  6. Integrierte Schaltungsanordnungsstruktur nach Anspruch 5, wobei sich der Kontakt durch die Source-Region oder die Drain-Region des zweiten Transistors erstreckt.
  7. Integrierte Schaltungsanordnungsstruktur nach Anspruch 1, wobei der Kontakt ein erster Kontakt ist, wobei der erste Kontakt mit der Source-Region des ersten Transistors gekoppelt ist, wobei die integrierte Schaltungsanordnungsstruktur ferner einen zweiten Kontakt gekoppelt mit der Drain-Region des ersten Transistors umfasst, wobei sich der zweite Kontakt sowohl durch die erste als auch die zweite dielektrische Schicht erstreckt.
  8. Integrierte Schaltungsanordnungsstruktur nach Anspruch 7, welche ferner einen dritten Kontakt gekoppelt mit der Source-Region des zweiten Transistors umfasst.
  9. Integrierte Schaltungsanordnungsstruktur nach einem der Ansprüche 1 bis 8, wobei der erste Transistor einen PMOS-Transistor umfasst und der zweite Transistor einen NMOS-Transistor umfasst.
  10. Integrierte Schaltungsanordnungsstruktur nach einem der Ansprüche 1 bis 8, welche ferner eine Bindeschicht zwischen der ersten dielektrischen Schicht und dem zweiten Transistor umfasst.
  11. Integrierte Schaltungsanordnungsstruktur nach einem der Ansprüche 1 bis 8, wobei das Metall mindestens eines aus Kupfer, Titan, Tantal, Aluminium oder Palladium umfasst.
  12. System, welches Folgendes umfasst: ein Anzeigeuntersystem; eine drahtlose Kommunikationsschnittstelle; und eine integrierte Schaltungsanordnung, wobei die integrierte Schaltungsanordnung Folgendes umfasst: einen ersten Transistor, der eine Source-Region und eine Drain-Region mit einer Kanalregion dazwischen umfasst; eine erste dielektrische Schicht über dem ersten Transistor; einen zweiten Transistor, der eine Source-Region und eine Drain-Region mit einer Kanalregion dazwischen umfasst, wobei sich der zweite Transistor über der ersten dielektrischen Schicht befindet; eine zweite dielektrische Schicht über dem zweiten Transistor; und einen Kontakt, der mit der Source-Region des ersten Transistors gekoppelt ist, wobei der Kontakt eine gerade Seitenwand umfasst, die sich von einer oberen Oberfläche der zweiten dielektrischen Schicht bis in die erste dielektrische Schicht erstreckt.
  13. System nach Anspruch 12, wobei der Kontakt eine geneigte Seitenwand umfasst und wobei eine erste Breite des Kontaktes in der zweiten dielektrischen Schicht größer als eine zweite Breite des Kontaktes in der ersten dielektrischen Schicht ist.
  14. System nach Anspruch 12, wobei sich der Kontakt auf der Source-Region des ersten Transistors befindet.
  15. System nach Anspruch 12, wobei sich der Kontakt auf einem Metall befindet, das mit der Source-Region des ersten Transistors gekoppelt ist.
  16. System nach Anspruch 12, wobei sich der Kontakt durch die Source-Region oder die Drain-Region des zweiten Transistors erstreckt.
  17. System nach Anspruch 12, wobei der Kontakt einen ersten Kontakt umfasst und ferner einen zweiten Kontakt gekoppelt mit der Drain-Region des ersten Transistors umfasst.
  18. System nach einem der Ansprüche 12 bis 17, welches ferner eine Bindeschicht zwischen der ersten dielektrischen Schicht und dem zweiten Transistor umfasst.
  19. System nach einem der Ansprüche 12 bis 17, wobei der erste Transistor einen PMOS-Transistor umfasst und der zweite Transistor einen NMOS-Transistor umfasst.
  20. Verfahren zur Ausbildung einer integrierten Schaltungsanordnungsstruktur, welches Folgendes umfasst: Ausbilden eines ersten Transistors; Ausbilden einer ersten dielektrischen Schicht über dem ersten Transistor; Ausbilden eines zweiten Transistors über der ersten dielektrischen Schicht; Ausbilden einer zweiten dielektrischen Schicht über dem zweiten Transistor; und Ausbilden eines Kontaktes, der mit einer Source-Region oder einer Drain-Region des ersten Transistors gekoppelt ist, wobei der Kontakt eine gerade Seitenwand umfasst, die sich aus der zweiten dielektrischen Schicht bis in die erste dielektrische Schicht erstreckt.
  21. Verfahren nach Anspruch 20, wobei das Ausbilden des Kontaktes Folgendes umfasst: anisotropes Ätzen einer Öffnung durch die zweite dielektrische Schicht und die erste dielektrische Schicht zum Freilegen einer Ätz-Stopp-Schicht über einer Source oder einem Drain des ersten Transistors; Entfernen der Ätz-Stopp-Schicht; und Füllen der Öffnung mit Metall.
  22. Verfahren nach Anspruch 20, wobei das Ausbilden des Kontaktes Folgendes umfasst: Laserbohren einer Öffnung durch die zweite dielektrische Schicht und die erste dielektrische Schicht zum Freilegen eines Metalls, das mit einer Source oder einem Drain des ersten Transistors gekoppelt ist; und Füllen der Öffnung mit Metall.
  23. Verfahren nach Anspruch 20, wobei das Ausbilden des Kontaktes Folgendes umfasst: Erzeugen einer Öffnung durch die zweite dielektrische Schicht, eine Source oder einen Drain des zweiten Transistors und die erste dielektrische Schicht, um eine Source oder einen Drain des ersten Transistors freizulegen; und Füllen der Öffnung mit Metall.
  24. Verfahren nach einem der Ansprüche 20 bis 23, welches ferner das Ausbilden eines zweiten Kontaktes gekoppelt mit der Source-Region oder der Drain-Region des ersten Transistors umfasst, wobei der zweite Kontakt eine gerade Seitenwand umfasst, die sich von einer oberen Oberfläche der zweiten dielektrischen Schicht bis in die erste dielektrische Schicht erstreckt.
  25. Verfahren nach einem der Ansprüche 20 bis 23, wobei das Ausbilden des zweiten Transistors das Abscheiden eines Bindematerials über der ersten dielektrischen Schicht und das Übertragen des zweiten Transistors in Kontakt mit dem Bindematerial umfasst.
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