DE112011106068B4 - MEMS auf Rückseite von Bulk-Silizium - Google Patents

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Abstract

Vorrichtung, umfassend:ein einziges Halbleitersubstrat (100);eine Bauelementschicht (102), die auf einer Vorderseite (104) des einzigen Halbleitersubstrats (100) ausgebildet ist;eine Umverdrahtungsschicht (600), die auf einer Rückseite (106) des einzigen Halbleitersubstrats (100) ausgebildet ist;eine Durchkontaktierung (400), im Folgenden kurz TSV genannt, die in dem einzigen Halbleitersubstrat (100) ausgebildet und mit der Bauelementschicht (102) und der Umverdrahtungsschicht (600) elektrisch gekoppelt ist;eine Logik-Speicher-Schnittstelle, im Folgenden kurz LMI genannt, die auf der Rückseite (106) des einzigen Halbleitersubstrats (100) ausgebildet und mit der Umverdrahtungsschicht (600) elektrisch gekoppelt ist;und ein MEMS-Bauelement (900), das auf der Rückseite (106) des einzigen Halbleitersubstrats (100) ausgebildet und mit der Umverdrahtungsschicht elektrisch gekoppelt ist, dadurch gekennzeichnet dass sie ferner eine abdichtende LMI (1704) umfasst, die einen Umfang des MEMS-Bauelements (900) umgibt.

Description

  • Hintergrund
  • Wie allgemein auf dem Gebiet bekannt ist, enthält ein integrierter Schaltkreis (integrated circuit (IC))-Die, auch als ein IC-Chip bezeichnet, typischerweise eine aktive Bauelementschicht, die auf einem Bulk-Silizium-Substrat ausgebildet ist, und eine Metallisierungsschicht, die auf der aktiven Bauelementschicht ausgebildet ist. Die aktive Bauelementschicht enthält die aktive Schaltung, die unter Verwendung einer großen Anzahl von Transistoren gebildet ist. Die aktive Schaltung kann z.B. Logikschaltung für einen IC-Chip sein, der als ein Prozessor verwendet wird. Die Metallisierungsschicht wird unter Verwendung von mehreren Schichten aus isolierenden Metallleitungen gebildet, die die Transistoren in der aktiven Bauelementschicht verbinden. Diese Metallleitungen werden allgemein als Metallverbindungen bzw. Metall-Interconnects bezeichnet. Eine Passivierungsschicht ist allgemein über den Metallverbindungen ausgebildet und Kupfer-Bumps sind auf der Passivierungsschicht gebildet, die die Metallverbindungen mit externen Einrichtungen bzw. Bauelementen koppeln. Die Kupfer-Bumps sind häufig ChipVerbindungen mit gesteuertem Zusammenbrechen (C4-Bumps).
  • Die Rückseite des IC-Chips, gegenüber den C4-Bumps, wird im Allgemeinen für keinen funktionalen Zweck verwendet. In einigen Ausführungsformen kann die Rückseite unter Verwendung eines chemisch-mechanischen Polierprozesses zum Entfernen eines Teils des Bulk-Silizium-Substratmaterials und dadurch Reduzieren der Dicke des IC-Chips poliert werden. Abgesehen davon bleibt die Rückseite des IC-Chips allgemein unbenutzt.
  • US 2011 / 0 127 620 A1 offenbart eine Vorrichtung gemäß dem Oberbegriff von Anspruch 1.
  • Kurze Beschreibung der Zeichnungen
    • 1-16 stellen die Bildung einer TSV und eines rückseitigen MEMS-Bauelements auf einem IC-Chip dar.
    • 17A und 17B stellen den IC-Chip der Erfindung, gekoppelt mit verschiedenen anderen Bauelementen, dar.
    • 18 zeigt ein Computergerät, das gemäß einer Implementierung der Erfindung gebaut ist.
  • Ausführliche Beschreibung
  • Hierin werden Systeme und Verfahren zum Bilden von rückseitigen Einrichtungen bzw. Bauelementen auf einem herkömmlichen IC-Chip, der auf einem Bulk-Silizium-Substrat ausgebildet ist, beschrieben. In der folgenden Beschreibung werden zahlreiche Aspekte der illustrativen Implementierungen unter Verwendung von allgemein von Fachleuten auf dem Gebiet benutzten Begriffen beschrieben, um anderen Fachleuten auf dem Gebiet das Wesen von deren Arbeit zu vermitteln. Es wird jedoch für Fachleute auf dem Gebiet ersichtlich sein, dass die vorliegende Erfindung mit nur einigen der beschriebenen Aspekte realisiert werden kann. Zu Erläuterungszwecken werden spezielle Zahlen, Materialien und Konfigurationen dargelegt, um für ein umfassendes Verständnis der illustrativen Implementierungen zu sorgen. Es wird jedoch für einen Fachmann auf dem Gebiet ersichtlich sein, dass die vorliegende Erfindung ohne diese speziellen Details realisiert werden kann. In anderen Fällen sind allgemein bekannte Merkmale weggelassen oder vereinfacht, um die illustrativen Implementierungen nicht zu verschleiern.
  • Verschiedene Operationen werden wiederum als mehrere diskrete Operationen in einer Weise beschrieben, die zum Verständnis der vorliegenden Erfindung am hilfreichsten ist, jedoch sollte die Reihenfolge der Beschreibung nicht so ausgelegt werden, dass diese impliziert, dass diese Operationen notwendigerweise reihenfolgeabhängig sind. Insbesondere müssen diese Operationen nicht in der Reihenfolge der Präsentation durchgeführt werden.
  • Implementierungen der Erfindung können auf einem Substrat, wie z.B. einem in 1 gezeigten Halbleitersubstrat 100, ausgebildet oder ausgeführt werden. In einer Implementierung kann das Halbleitersubstrat 100 ein kristallines Substrat sein, das unter Verwendung einer Bulk-Silizium- oder einer Silizium-auf-Isolator-Substruktur gebildet ist. In anderen Ausführungsformen kann das Halbleitersubstrat 100 unter Verwendung von alternativen Materialien gebildet werden, die mit Silizium kombiniert werden können oder auch nicht, was, ohne aber darauf beschränkt zu sein, Germanium, Indiumantimonid, Bleitellurid, Indiumaresenid, Indiumphosphid, Galliumarsenid oder Galliumantimonid einschließt. Weitere Materialien, die als Gruppe III-V- oder Gruppe IV-Materialien klassifiziert sind, können auch zur Bildung des Substrats verwendet werden. Obwohl einige Beispiele für Materialien, aus denen das Substrat gebildet werden kann, hier beschrieben werden, fällt jedes Material, das als eine Basis dienen kann, auf der ein Halbleiterbauelement gebaut werden kann, in den Geist und Umfang der vorliegenden Erfindung.
  • Man sollte beachten, dass das Halbleitersubstrat 100 anfänglich Teil eines Halbleiterwafers ist, der zu einem bestimmten Zeitpunkt in einen separaten IC-Chip vereinzelt wird. Die hierin enthaltenen Prozesse können durchgeführt werden, wenn das Halbleitersubstrat 100 unverändert Teil des Halbleiterwafers ist, oder durchgeführt werden, nachdem der Wafer vereinzelt worden ist und das Halbleitersubstrat 100 in einen separaten IC-Chip vereinzelt ist.
  • In beiden Fällen kann der IC-Chip dann mit anderen Substraten, wie z.B. einem Speichermodulsubstrat, als ein System-on-a-chip (SOC)-Bauelement gekoppelt werden.
  • Wie in 1 gezeigt ist, wird eine Bauelementschicht 102 auf einer Vorderseite 104 des Halbleitersubstrats 100 ausgebildet. Die Bauelementschicht 102 besteht aus einer Vielzahl von Transistoren, wie z.B. Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET oder einfach MOS-Transistoren), die direkt auf dem Substrat hergestellt werden. In verschiedenen Implementierungen der Erfindungen können die MOS-Transistoren planare Transistoren, nicht-planare Transistoren oder eine Kombination von beidem sein. Nicht-planare Transistoren schließen Doppel-Gate-Transistoren (double-gate-transistors), Dreifach-Gate-Transistoren (trigate transistors) und Wrap-Around-Gate-Transistoren ein, von denen einige häufig als FinFET-Transistoren bezeichnet werden.
  • Jeder MOS-Transistor enthält einen Gatestapel, der aus mindestens zwei Schichten gebildet ist, einer Gatedielektrikumschicht und einer Gateelektrodenschicht. Die Gatedielektrikumschicht kann aus einem Material, wie z.B. Siliziumdioxid (SiO2) oder einem High-k-Material, gebildet sein. Beispiele für High-k-Materialien, die in der Gatedielektrikumschicht verwendet werden können, schließen, ohne aber darauf beschränkt zu sein, Hafniumoxid, Hafniumsiliziumoxid, Lanthanumoxid, Lanthanumaluminiumoxid, Zirconiumoxid, Zirconiumsiliziumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat ein. In einigen Ausführungsformen kann ein Glühprozess (annealing process) an der Gatedielektrikumschicht durchgeführt werden, um ihre Qualität verbessern, wenn ein High-k-Material verwendet wird.
  • Die Gateelektrodenschicht wird auf der Gatedielektrikumschicht ausgebildet und kann aus mindestens einem p-leitenden Metall mit Austrittsarbeit (workfunction metal) oder n-leitenden Metall mit Austrittsarbeit, abhängig davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll, bestehen. In einigen Implementierungen kann die Gateelektrodenschicht aus zwei oder mehr Metallschichten bestehen, wobei mindestens eine Metallschicht eine Austrittsarbeitsmetallschicht ist und mindestens eine Metallschicht eine Füllmetallschicht ist.
  • Für einen PMOS-Transistor schließen Metalle, die für die Gateelektrode verwendet werden können, Ruthinium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide, z.B. Rutheniumoxid, ein, ohne aber darauf beschränkt zu sein. Eine p-leitende Metallschicht wird die Bildung einer PMOS-Gateelektrode mit einer Austrittsarbeit ermöglichen, die zwischen ca. 4,9 eV und ca. 5,2 eV liegt. Für einen NMOS-Transistor schließen Metalle, die für die Gateelektrode verwendet werden können, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie z.B. Hafniumcarbid, Zirkuniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid, ein. Eine n-leitende Metallschicht wird die Bildung einer NMOS-Gateelektrode mit einer Austrittsarbeit ermöglichen, die zwischen ca. 3,9 eV und ca. 4,2 eV liegt.
  • In Implementierungen der Erfindung klammert ein Paar Abstandhalter den Gatestapel. Die Abstandhalter können aus einem Material, wie z.B. Siliziumnitrid, Siliziumoxid, Siliziumcarbid, Siliziumnitrid dotiert mit Kohlenstoff und Siliziumoxinitrid, gebildet sein. Prozesse zur Bildung von Abstandhaltern sind auf dem Gebiet allgemein bekannt und schließen im Allgemeinen Abscheide- und Ätzverfahrensschritte sein.
  • Wie allgemein auf dem Gebiet bekannt ist, werden Source- und Drainregionen in dem Substrat benachbart zu dem Gatestapel jedes MOS-Transistors ausgebildet. Die Source- und Drainregionen werden allgemein unter Verwendung entweder eines Implantations/Diffusionsprozesses oder eines Ätz/Abscheideprozesses gebildet. In dem erstgenannten Prozess können Dotierstoffe, wie z.B. Bor, Aluminium, Antimon, Phosphor oder Arsen, in das Substrat ionenimplantiert werden, um die Source- und Drainregionen zu bilden. Dem Ionenimplantationsprozess folgt typischerweise ein Glühprozess (annealing process), der die Dotierstoffe aktiviert und bewirkt, dass sie weiter in das Substrat diffundieren. In dem letztgenannten Prozess kann das Substrat als erstes geätzt werden, um Aussparungen an den Stellen der Source-und Drainregionen zu bilden. Ein epitaktischer Abscheidungsprozess kann dann durchgeführt werden, um die Aussparungen mit einer Siliziumlegierung, wie z.B. Siliziumgermanium oder Siliziumcarbid, zu füllen, wodurch die Source- und Drainregionen gebildet werden. In einigen Implementierungen kann die epitaktisch abgeschiedene Siliziumlegierung in situ mit Dotierstoffen, wie z.B. Bor, Arsen oder Phosphor, dotiert werden. In weiteren Implementierungen können alternative Materialien in den Aussparungen abgeschieden werden, um die Source- und Drainregionen zu bilden, z.B. Germanium oder ein Gruppe III-V-Material oder eine entsprechende Legierung.
  • Ein oder mehrere Zwischenschichtdielektrika (interlayer dielectrics (ILD)) werden über den MOS-Transistoren abgeschieden. Die ILD-Schichten können unter Verwendung von dielektrischen Materialien, die für deren Anwendbarkeit in integrierten Schaltkreisstrukturen bekannt sind, wie z.B. Low-k-Dielektrikummaterialien, gebildet werden. Beispiele für dielektrische Materialien, die verwendet werden können, schließen, ohne aber darauf beschränkt zu sein, Siliziumdioxid (SiO2), kohlenstoffdotiertes Oxid (CDO), Siliziumnitrid, organische Polymere, wie z. B. Perfluorcyclobutan oder Polytetrafluorethylen, Fluorsilicatglas (FSG) und Organosilicate, wie z.B. Silsesquioxan, Siloxan oder Organosilicatglas, ein. Die ILD-Schichten können Poren oder andere Leerstellen enthalten, um deren dielektrische Konstante weiter zu reduzieren.
  • Die Bauelementschicht 102 umfasst ferner Metallisierungsschichten, die die verschiedenen Transistoren in der Bauelementschicht 102 elektrisch verbinden. Es können mehrere Metallisierungsschichte vorhanden sein, wobei jede Schicht typischerweise Metallverbindungen, Metalldurchkontaktierungen und isolierende Zwischenschichtdielektrikum (ILD)-Materialien enthält. Die Metallverbindungen können aus einer Metallleitung bestehen, die aus Material, wie z.B. Kupfer, Kupferlegierungen, Silber, Kohlenstoffnanoröhren sowie anderen elektrisch leitfähigen Materialen gebildet ist. Die Metallverbindungen können auch Sperr- und/oder Haftschichten (adhesion layers) enthalten, die zwischen den Metallleitungen und dem umgebenden ILD ausgebildet sind. Die Sperr- und Haftschichten sind typischerweise unter Verwendung von Materialien, wie z.B. Tantal, Titan, Tantalnitrid und Titannitrid gebildet.
  • Implementierungen der Erfindung liefern einen Prozessablauf und eine resultierende Struktur, die mindestens ein mikroelektromechanisches System, als ein MEMS-Bauelement bezeichnet, auf der Rückseite eines Halbleitersubstrats enthält, das eine Bauelementschicht 102 auf seiner Vorderseite aufweist. MEMS-Technologie bezieht sich allgemein auf sehr kleine oder miniaturisierte mechanische und elektromechanische Bauelemente, die durch Elektrizität angetrieben werden. MEMS-Bauelemente werden unter Verwendung der Mikrofabrikationstechniken hergestellt. MEMS kann sich auch auf Mikromaschinen oder Mikrosystemtechnologie beziehen. MEMS-Bauelemente können mehrere Komponenten enthalten, die mit der Außenseite bzw. Außenwelt interagieren, und können von relativ einfachen Strukturen mit unbeweglichen Elementen zu äußerst komplexen elektromechanischen Systemen mit mehreren beweglichen Elementen unter der Steuerung bzw. Kontrolle von integrierter Mikroelektronik variieren. Typen von MES-Bauelementen schließen, ohne aber darauf beschränkt zu sein, Sensoren, Mikrosensoren, Resonatoren, Aktuatoren, Mikroaktuatoren, Mikroelektronik und Wandler ein. 1 bis 16 stellen den Prozessablauf einer Implementierung der Erfindung im Detail dar.
  • Beginnend mit 1, kann der Prozessablauf mit der Bildung einer Durchkontaktierung (through-silicon via (TSV)) beginnen, die die Bauelementschicht 102 mit einem anderen Bauelement, wie z.B. einem Speichermodulsubstrat (in 17A/B gezeigt), oder mit einem MEMS-Bauelement verbinden wird, das nachfolgend auf einer Rückseite 106 des Halbleitersubstrats 100 ausgebildet wird. Die Bildung der TSV, nachdem die Herstellung der Bauelementschicht 102 abgeschlossen ist, ist als ein „Via Last“ bekannt. Es sollte bemerkt werden, dass in alternativen Implementierungen die TSV unter Verwendung von demjenigen, was als „Via Middle“ bekannt ist (d.h., dass die TSV gebildet wird, nachdem die Herstellung der Bauelementschicht 102 begonnen hat, aber bevor die Herstellung der Bauelementschicht 102 abgeschlossen ist) oder unter Verwendung von demjenigen, was als ein „Via First“ bekannt ist (d.h., dass die TSV gebildet wird, bevor die Herstellung der Bauelementschicht 102 begonnen hat) gebildet werden kann. Die Prozessabläufe der hierin beschriebenen Erfindung sind mit jedem der Via First-, Via Middle- oder Via Last-Prozesse kompatibel.
  • Hier ist das Halbleitersubstrat 100 so gezeigt, dass es eine Bauelementschicht 102 auf seiner Vorderseite 104 aufweist. Die Rückseite 106 des Halbleitersubstrats 100 ist auch gezeigt. Das Halbleitersubstrat 100 wird hierin als das Substrat 100 bezeichnet. Obwohl das Substrat 100 so dargestellt ist, dass es eine Bauelementschicht 102 enthält, kann in alternativen Implementierungen keine Bauelementschicht 102 vorhanden sein. Ein Zwischenstück (interposer)-Substrat stellt ein Beispiel für ein solches Substrat 100 dar, wo eine Bauelementschicht 102 unnötig ist.
  • Eine Hartmaskenschicht 108 wird auf die Rückseite 106 des Substrats 100 aufgetragen. Die Hartmaskenschicht 108 kann unter Verwendung eines nitrid- oder oxidbasierten Materials, wie z.B. Siliziumnitrid, Siliziumoxid oder Siliziumoxinitrid, gebildet werden. In alternativen Implementierungen der Erfindung alternative Hartmaskenmaterialien. Abscheidungs- bzw. Auftragverfahren für eine Hartmaskenschicht sind auf dem Gebiet bekannt. Als nächstes wird eine Photoresistschicht 110 aufgetragen und strukturiert, um eine Öffnung 112 in der Photoresistschicht 110 zu erzeugen, die die TSV definiert. Verfahren zum Auftragen bzw. Abscheiden und Strukturieren von Photoresistschichten sind auch auf dem Gebiet allgemein bekannt.
  • Zu 2 schreitend, wird ein anisotroper Ätzprozess verwendet, um eine Durchkontaktierungsöffnung (Via Opening) 200 in dem Substrat 100 zu bilden. Der anisotrope Ätzprozess gräbt sich durch die Öffnung 112 in der Photoresistschicht 110, um die Bauelementschicht 102 zu erreichen. Der Ätzprozess kann ein Nassätzprozess oder ein Trockenätzprozess sein. In einer Implementierung der Erfindung wird ein anisotroper Trockenätzprozess, der eine SF6-Ätzchemikalie verwendet, zum Bilden der Durchkontaktierungsöffnung 200 verwendet. In einer anderen Implementierung kann das SF6-Trockenätzen von einem Polymerpassivierungsschritt begleitet sein. Ein solcher SF6-Ätz+Polymerpassivierungsprozess ist als das „Bosch“-Ätzen bekannt und verwendet ein CHF3-Passivierungspolymer. Nachdem die Durchkontaktierungsöffnung 200 gebildet ist, wird die Photoresistschicht 110 unter Verwendung von bekannten Verfahren entfernt.
  • 3 stellt die Bildung einer Seitenwandauskleidung 300 für die Durchkontaktierungsöffnung 200 dar. In Implementierungen der Erfindung kann die Seitenwandauskleidung 300 aus einem Oxid, wie z.B. Siliziumdioxid, bestehen, das unter Verwendung eines chemischen Dampfabscheidungsprozesses, wie z.B. CVD, Atomlagenabscheidung (atomic layer deposition (ALD)) aufgetragen wird. Dies liefert eine konforme Oxidschicht. Alternativ kann ein physikalischer Dampfabscheidungs(physical vapor deposition (PVD))-Prozess, wie z.B. Sputtering, verwendet werden. Die Seitenwandauskleidung 300 wird anfänglich als eine konforme Schicht aus dem Auskleidungsmaterial aufgetragen, das die gesamte Struktur bedeckt. Diese Deckschicht wird dann unter Verwendung eines anisotropen Ätzprozesses geätzt, um das Auskleidungsmaterial zu entfernen, das sich auf der Hartmaskenschicht 108 und entlang der Unterseite der Durchkontaktierungsöffnung 200 befindet. Ein Entfernen der Auskleidung 300 von der Unterseite der Durchgangsöffnung 200 ermöglicht der nachfolgend gebildeten TSV, die Bauelementschicht 102 elektrisch zu kontaktieren. Der Ätzprozess kann ein Nass- oder Trockenätzprozess sein, wobei z.B. eine trockene fluorbasierte anisotrope Ätzchemie verwendet werden kann. Der anisotrope Ätzprozess liefert die in 3 gezeigte Seitenwandauskleidung 300.
  • 4 stellt die Bildung einer TSV 400 dar. Die TSV 400 kann durch anfängliches Auftragen einer Keimschicht, wie z.B. Kupferkeimschicht 402, und danach Füllen der Durchkontaktierungsöffnung 200 unter Verwendung eines galvanisier- oder elektrodenlosen Platzierprozesses zum Abscheiden bzw. Auftragen eines Metalls, wie z.B. Kupfer, eine Kupferlegierung, Aluminium, einer Aluminiumlegierung oder eines alternativen Metalls, in die Durchkontaktierungsöffnung 200 zum Füllen derselben und Bilden der TSV 400 gebildet werden. Ein chemisch-mechanischer Polierprozess (chemical mechanical polishing) wird dann zum Entfernen von überschüssigem Metall von der Rückseite 106 des Halbleitersubstrats 100 durchgeführt. Dies stellt im Wesentlichen die Bildung der TSV 400 fertig.
  • In den 5 und 6 ist die Bildung einer Umverdrahtungsschicht (redistribution layer) gezeigt. Beginnend mit 5, wird ein Zwischenschichtdielektrikum (ILD 500) aufgetragen und strukturiert, um Gräben 502 zu bilden, in denen Umverdrahtungsleitungen (redistribution lines) gebildet werden. Die Umverdrahtungsleitungen können die TSV 400 zu einer nachfolgend gebildeten elektrischen Schnittstelle routen, die ermöglicht, dass Kommunikation außerhalb des Chips zu einem anderen Substrat, wie z.B. einem separaten Speicherbauelement, das später mit dem Halbleitersubtrat 100 gekoppelt wird, verläuft. Diese Typen von elektrischen Schnittstellen schließen, ohne aber darauf beschränkt, zu sein, gesteuert zusammenbrechbare Chipverbindungen (C4), Logik-Speicher-Schnittstellen (logicmemory interfaces (LMI)) oder andere ähnliche Verbindungen ein. Diese elektrische Schnittstelle wird hierin als eine LMI-Schnittstelle bezeichnet werden, aber es sollte beachtet werden, dass dies C4- und andere Typen von Verbindungen umfasst. Alternativ können die Umverdrahtungsleitungen die TSV 400 zu einem später gebildeten MEMS-Bauelement routen. Das ILD 500 besteht allgemein aus einem Material, wie z.B. einem Oxid oder einem Nitrid, z.B. Siliziumdioxid, Siliziumnitrid oder Siliziumoxinitrid. Ein herkömmlicher Fotolithographieprozess wird verwendet, um das ILD 500 zu strukturieren. Wenn der Strukturierungsprozess abgeschlossen ist, sind Gräben 502 in dem ILD 500 gebildet, die verwendet werden können, um Umverdrahtungsleitungen zu bilden.
  • In 6 ist die Bildung von Umverdrahtungsleitungen 600 gezeigt. Die Umverdrahtungsleitungen 600 werden unter Verwendung von herkömmlichen Prozessen gebildet, die das Abscheiden bzw. Auftragen einer Sperr- und/oder Haftschicht 602 einschließen, gefolgt von einem Metallabscheideprozess, wie z.B. Galvanisieren oder stromloses Galvanisieren, um die Gräben 502 in dem ILD 500 zu füllen und die Umverdrahtungsleitungen 600 zu bilden. Metalle, wie z.B. Kupfer, eine Kupferlegierung, Aluminium, eine Aluminiumlegierung, eine Kupferaluminiumlegierung oder andere Materialen können verwendet werden, um die Umverdrahtungsleitungen 600 zu bilden. Ein CMP-Prozess zum Entfernen von irgendwelchem überschüssigen Metall von der Oberseite der ILD 500-Schicht kann dem Metallabscheideprozess folgen. 6 zeigt die fertiggestellten Umverdrahtungsleitungen 600, enthaltend eine Umverdrahtungsleitung 600, die mit der TSV 400 gekoppelt ist.
  • 7 stellt die ersten Stufen der Bildung von sowohl einer Logik-Speicher-Schnittstelle (LMI) als auch einem MEMS-Bauelement dar. Als erstes wird eine Passivierungsschicht 700 über dem ILD 500 ausgebildet. Die Passivierungsschicht 700 kann unter Verwendung eines Oxids, wie z.B. Siliziumoxid, oder Nitrid, wie z.B. Siliziumnitrid, sowie anderen ILD-Materialien, die Siliziumoxinitrid einschließen, gebildet werden. Die Passivierungsschicht 700 kann unter Verwendung von allgemein bekannten Abscheidungstechniken, wie z.B. CVD-, ALD- oder PVD-Prozessen, abgeschieden bzw. aufgetragen werden. Öffnungen, oder Leerstellen in der Passivierungsschicht 700 werden dann unter Verwendung von Standardphotolitographiestrukturierungsprozessen gebildet. Zum Beispiel kann eine Photoresistschicht 702 auf der Passivierungsschicht 700 gebildet und strukturiert werden. Öffnungen können in der Photoresistschicht 702, wie z.B. Leerstellen 704, die ein im Wesentlichen gebildetes MEMS-Bauelement definieren, und Leerstelle 706, die ein nachfolgend gebildetes LMI-Bump definiert, gebildet werden. Techniken zur Bildung von Leerstellen in der Photoresistschicht 702 sind allgemein bekannt.
  • Unter Verwendung der Photoresistschicht 702 und ihrer Leerstellen 704/706 als eine Maske wird die Passivierungsschicht 700 dann anisotropisch geätzt. Wie in 8 gezeigt ist, ergibt dies MEMS-Gräben 800 und LMI-Graben 802, die in der Passivierungsschicht 700 gebildet sind. 8 stellt auch ein Entfernen der Photoresistschicht 702 dar. Der Ätzprozess, der verwendet wird, ist vorzugsweise ausgelegt, um Oxid zu ätzen, aber an der Kupfer- oder anderen Metallfläche von irgendeiner Umverdrahtungsleitung 600, die beiliegt, zu stoppen. Zum Beispiel stoppt der LMI-Graben 802 an der Oberseite der Umverdrahtungsleitung 600, die auf der TSV 400 sitzt.
  • Nunmehr 9 zuwendend, setzt das Ätzen der MEMS-Gräben 800, obwohl das Ätzen des LMI-Grabens 802 an der Umverdrahtungsleitung 600 stoppt, durch das ILD 500 und in das Halbleitersubstrat fort, um relativ tiefe Gräben 902 zu bilden, die zum Bilden eines MEMS-Bauelements 900 verwendet werden. In einer Implementierung kann derselbe Ätzprozess, der zum Bilden des MEMS-Grabens 800 verwendet wird, verwendet werden. Alternativ kann ein zweiter Ätzprozess benutzt werden, der zum Ätzen durch das Material des Halbleitersubstrats 100 besser geeignet ist. Zum Beispiel kann in einer Implementierung eine trockene anisotrope Ätzchemie verwendet werden, um die tiefen Gräben 902 in dem Halbleitersubstrat 100 auszubilden. Diese trockene anisotrope Ätzung kann eine SF6-Ätzchemie verwenden. In alterativen Implementierungen kann eine trockene Ätzchemie, die SF6 plus ein Passivierungspolymer verwendet, verwendet werden. Wie oben bemerkt wurde, kann das Bosch-Ätzen unter Verwendung eines CHF3-Passivierungspolymers benutzt werden. 9 stellt die tiefen MEMS-Gräben 902 dar, die verwendet werden, um das MEMS-Bauelement 900 zu bilden. Die finnenartige Struktur, die die beiden MEMS-Gräben 902 trennt, kann für ein nachfolgend gebildetes freitragendes Element (Cantilever) 904 verwendet werden.
  • In einer Implementierung der Erfindung können der erste Ätzprozess, der verwendet wird, um den LMI-Graben 802 und die MEMS-Gräben 800 zu bilden, und der zweite Ätzprozess, der verwendet wird, um die tiefen MEMS-Gräben 902 zu bilden, beide trockene anisotrope Ätzprozesse sein und somit beide in demselben Prozesswerkzeug durchgeführt werden.
  • 10 stellt das Abscheiden bzw. Auftragen einer konformen Auskleidung 1000 dar, die in den tiefen MEMS-Gräben 902, um das freitragende Element 904, auf der Passivierungsschicht 700 und in dem LMI-Graben 802 gebildet wird. Die konforme Auskleidung 1000 kann unter Verwendung eines Oxids, wie z.B. Siliziumoxid, eines Nitrids, wie z.B. Siliziumnitrid, oder eines anderen Materials, wie z.B. Siliziumoxinitrid, gebildet werden. Die konforme Auskleidung 1000 kann unter Verwendung eines CVD- oder eines ALD-Prozesses abgeschieden bzw. aufgetragen werden. Diese konforme Auskleidung 1000 ist Teil des MEMS-Bauelementherstellprozesses.
  • 11 stellt dar, was als ein MEMS Bottom-Punch-Through-Ätzen bekannt ist. Als erstes wird ein anisotroper Ätzprozess verwendet, um die konforme Auskleidung 1000 von der Unterseite bzw. dem Boden der tiefen MEMS-Gräben 902 zu entfernen. Dieses Ätzen ist typischerweise ein trockener anisotroper Ätzprozess, der für Siliziumoxid oder Siliziumnitrid verwendet wird. Dieses Ätzen entfernt die konforme Auskleidung 1000 von der Unterseite bzw. dem Boden des LMI-Grabens 802 und der Oberseite der Passivierungsschicht 700. Die konforme Auskleidung 1000 bleibt an bzw. auf den Seitenwänden der tiefen MEMS-Gräben 902 und den Seitenwänden des LMI-Grabens 802.
  • Dem Ätzen der konformen Auskleidung 1000 folgt ein Siliziumerweiterungsätzprozess (silicon extension etching). Dieser zweite Ätzprozess ist auch typischerweise ein trockener anisotroper Ätzprozess und kann in demselben Werkzeug wie der Prozess des Ätzens der konformen Auskleidung 100 durchgeführt werden. Hier kann das Siliziumerweiterungstrockenätzen eine SF6-Ätzchemie oder eine SF6 plus Passivierungspolymerätzchemie benutzen. Dieses Siliziumerweiterungsätzen erweitert die tiefen MEMS-Gräben 902 über die Unterseite der konformen Auskleidung 1000 hinaus, wie durch Bezugszahl 1100 in 11 gezeigt. Ein Erweitern der MEMS-Gräben 902 über die Erstreckung der konformen Auskleidung 1000 ist für den nachfolgenden MEMS-Freigabeschritt notwendig. In einer Implementierung der Erfindung ist das Siliziumerweiterungsätzen ein selektives Ätzen, das eine niedrige Ätzrate auf der Umverdrahtungsleitung 600 aufweist, die an der Unterseite des LMI-Grabens 802 freiliegt. Dies ermöglicht, dass das Siliziumerweiterungsätzen unter Verwendung eines Ansatzes mit einer einzigen Maskenschicht arbeitet. Im Gegensatz dazu wäre ein separater Lithographieschritt notwendig, wenn das Siliziumerweiterungsätzen ein nichtselektives Ätzen wäre.
  • In 12 ist ein MEMS-Freigabeätzprozess gezeigt. Hier wird ein isotroper Ätzprozess an der Unterseite der tiefen MEMS-Gräben 902 verwendet, um Teile des Halbleitersubstrats 100 wegzuätzen. Da der hier verwendete Ätzprozess isotrop ist, wird das Ätzen das freitragende Element 904 von beiden Seiten hinterschneiden, bis es von dem darunterliegenden Halbeitersubstrat 100 gelöst ist. Beim Lösen weist das freitragende Element 904 eine Funktionsbewegung auf. Es sollte beachtet werden, dass ein Ende des freitragenden Elements 904 (in den Figuren nicht gezeigt) an dem Substrat 100 verankert ist, was ermöglicht, dass der Teil des in 12 gezeigten freitragenden Elements über dem Halbleitersubstrat 100 aufgehängt bleibt. Dieser bei der MEMS-Freigabe verwendete isotrope Ätzprozess kann ein SF6-Gas-basiertes Ätzen sein, obwohl andere isotrope Ätzchemien, die auf dem Gebiet bekannt sind, verwendet werden können.
  • Als nächstes erfolgt, wie auch in 12 gezeigt ist, das Abscheiden bzw. Auftragen einer konformen Metallauskleidung 1200, die über der gesamten Struktur aufgetragen bzw. abgeschieden ist, einschließlich auf den Seitenwänden der MEMS-Gräben 902, auf dem freitragenden Element 904 sowie über der Passivierungsschicht 700 und in dem LMI-Graben 802. Die konforme Metallauskleidung 1200 kann aus einem Metall, wie z.B. Kupfer, Aluminium, Kupferaluminiumlegierung sowie anderen Metallen und Legierungen bestehen. Die konforme Metallauskleidung 1200 kann unter Verwendung eines ALD- oder CFD-Prozesses abgeschieden bzw. aufgetragen werden.
  • Das Abscheiden bzw. Auftragen der konformen Metallauskleidung 1200 führt zur Bildung von zwei Paaren von parallelen Metallplatten, ein erstes Paar von parallelen Platten 1202, die fixiert sind, und ein zweites Paar von parallelen Platten 1204, die sich auf dem freitragenden Element 904 befinden und somit beweglich sind. Diese beiden Paare von parallelen Metallplatten werden verwendet, um eine elektromechanische Aktivierung des freitragenden Elements 904 zu ermöglichen. Somit ist das MEMS-Bauelement 900 vollständig ausgebildet. Es sollte beachtet werden, dass das hierin beschriebene MEMS-Bauelement nur ein Beispiel für ein MEMS-Bauelement ist, das auf der Rückseite 106 des Halbleitersubstrats 100 ausgebildet werden kann. In alternativen Implementierungen kann das MEMS-Bauelement andere Gestalten und/oder Strukturen als hierin beschrieben annehmen und muss es nicht notwendigerweise ein freitragendes Element (Cantilever) oder zwei Paare von parallelen Metallplatten enthalten. Das in dieser Beschreibung gezeigte bestimmte MEMS-Bauelement ist nur ein Beispiel für ein MEMS-Bauelement und bereitgestellt, um bei der Darstellung von Implementierungen der Erfindung zu helfen.
  • Obwohl es nicht gezeigt ist, ist in verschiedenen Implementierungen der Erfindung das MEMS-Bauelement 900 mit der Umverdrahtungsschicht 600 elektrisch gekoppelt. Das MEMS-Bauelement 900 kann somit mit der Bauelementschicht 102 mittels der Umverdrahtungsschicht 600und der TSV 400 elektrisch gekoppelt werden. In Implementierungen der Erfindung enthält das Substrat 100 eine Vielzahl von TSVs 400, von denen einige verwendet werden, um die Bauelementschicht 102 mit MEMS-Bauelementen 900 zu koppeln, während andere TSVs 400 für andere Zwecke verwendet werden.
  • Als nächstes wird eine Abdichtungsschicht 1300 über der gesamten Struktur, einschließlich über dem MEMS-Bauelement 900 und dem LMI-Graben 802, ausgebildet. Die Abdichtungsschicht 1300 kann unter Verwendung eines Oxids gebildet werden, das unter Verwendung eines physikalischen Dampfabscheidungsprozesses oder eines plasmaverstärkten CVD(PECVD)-Prozesses abgeschieden ist. Wenn sich die Abdichtungsschicht 1300, wie in 14 gezeigt, am Platz befindet, kann ein Teil der Abdichtungsschicht 1300 dann unter Verwendung von herkömmlichen Strukturierungsprozessen entfernt werden, um den LMI-Graben 802 freizulegen. Als nächstes kann die freigelegte konforme Metallauskleidung 1200 unter Verwendung eines anisotropen Ätzprozesses geätzt werden, um die konforme Metallauskleidung 1200 von der Oberseite der Passivierungsschicht 700 und von der Unterseite des LMI-Grabens 802 zu entfernen. Die konforme Metallauskleidung 1200 bleibt auf bzw. an den Seitenwänden des LMI-Grabens 802.
  • In 15 ist die Bildung eines LMI-Bumps 1500 gezeigt. Der LMI-Bump 1500 kann unter Verwendung von Metallen, wie z.B. Kupfer, Aluminium, Wolfram, Legierungen dieser Metalle, oder alternativen Metallen gebildet werden. Herkömmliche Abscheidungsprozesse, enthaltend Galvanisieren und stromloses Galvanisieren, können zum Bilden des LMI-Bumps 500 verwendet werden. In Implementierungen der Erfindung enthält das Substrat 100 eine Vielzahl von TSVs 400, von denen einige verwendet werden, um die Bauelementschicht 102 mit den LMI-Bumps 1500 zu koppeln, während andere TSVs 400 für andere Zwecke, wie z.B. Koppeln der Bauelementschicht 102 mit MEMS-Bauelementen 900, verwendet werden.
  • 16 zeigt ein Entfernen der Abdichtungsschicht 1300, wenn der LMI-Bump gebildet ist. Ein Trockenätzprozess kann zum Entfernen der Abdichtungsschicht 1300 verwendet werden.
  • 17A und 17B stellen dar, wie das Halbleitersubstrat 100 der Erfindung in SOC-Anwendungen verwendet wird. In 17A wird das Halbleitersubstrat 100 mit mindestens einer TSV 400 und mindestens einem MEMS-Bauelement 900 an ein Speichermodul 170 gebondet gezeigt. Und in 17B wird das Halbleitersubstrat 100 mit mindestens einer TSV 400 und mindestens einem MEMS-Bauelement 900 an sowohl einem Speichermodul 1700 als auch einem dazwischen befindlichen digitalen Chip (DIE) 1702 gebondet gezeigt.
  • In einer Implementierung der Erfindung kann das MEMS-Bauelement 900 unter Verwendung einer abdichtenden LMI-Struktur, die den Umfang des MEMS-Bauelements 900 umgibt, abgedichtet werden. Diese abdichtende LMI-Struktur kann mit einer korrespondierenden abdichtenden LMI-Struktur, die sich auf dem zweiten Substrat befindet, das an das Substrat 100 gebondet ist, wie das Speichermodul 1700 oder digitale Chip 1702, fluchten und daran gebondet sein. Die resultierende Lotverbindung zwischen der LMI-Struktur auf dem Substrat 100 und der korrespondierenden LMI-Struktur auf dem zweiten Substrat liefert eine Abdichtung, die Fremdmaterial, wie z.B. Unterfüllmaterial, das während des Packaging des IC-SOC-Bauelements verwendet wird, daran hindert, in Freiräume oder Leerstellen in dem MEMS-Bauelement 900 einzudringen, die für dessen Funktionalität notwendig sind.
  • Zum Beispiel ist in 17A eine LMI-Struktur 1704 gezeigt, die das MEMS-Bauelement 900 umgibt. Es sollte bemerkt werden, dass 17A einen Querschnitt zeigt, so dass nur zwei Teile der LMI-Struktur 1704 sichtbar sind, jedoch verständlich ist, dass die LMI-Struktur 1704 den gesamten Umfang des MEMS-Bauelements 900 umgeben kann. Die LMI-Struktur 1704 verbindet sich mit einer korrespondierenden LMI-Struktur 1706, die sich auf dem Speichermodul 1700 befindet. In 17B ist die LMI-Struktur 1704 so gezeigt, dass sie mit einer korrespondierenden LMI-Struktur 1708 verbunden ist, die sich auf dem digitalen Chip 1702 befindet. Wieder sollte bemerkt werden, dass eine Vielzahl von unterschiedlichen Substraten mit dem Substrat 100 unter Verwendung von LMI-Strukturen oder LMI-artigen Strukturen (z.B. C4-Bumps) gekoppelt werden kann und somit eine Vielzahl von unterschiedlichen Abdichtungsstrukturen verwendet werden kann, um das MEMS-Bauelement 900 abzudichten. Alternativ kann anstelle einer LMI-Struktur 1704 ein Lotring oder eine andere Abdichtungsstruktur verwendet werden, der bzw. die den Umfang des MEMS-Bauelement 900 umgibt und mit einer korrespondierenden Struktur auf irgendeinem Substrat, das an das Substrat 100 gebondet ist, verbunden ist.
  • 18 stellt ein Computergerät 1800 gemäß einer Implementierung der Erfindung dar. Das Computergerät 1800 enthält ein Board 1802. Das Board 1802 kann eine Anzahl von Komponenten einschließen, die, ohne aber darauf begrenzt zu sein, einen Prozessor 1804 und mindestens einen Kommunikationschip 1806, enthalten. Der Prozessor 1804 ist mit dem Board 1802 physisch und elektrisch gekoppelt. In einigen Implementierungen ist der mindestens eine Kommunikationschip 1806 auch mit dem Board 1802 physisch und elektrisch gekoppelt. In weiteren Implementierungen ist der Kommunikationschip 1806 in dem Prozessor 1804 integriert.
  • In Abhängigkeit von seinen Anwendungen kann das Computergerät 1800 andere Komponenten enthalten, die mit dem Board 1802 physisch und elektrisch gekoppelt sein können oder nicht. Diese anderen Komponenten schließen, ohne aber darauf beschränkt zu sein, flüchtigen Speicher (z.B. DRAM), nicht flüchtigen Speicher (z.B. ROM), Flashspeicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Cryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, ein Touchscreendisplay, einen Touchscreencontroller, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, ein global Positionierungssystem (GPS)-Gerät, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichereinrichtung (wie z.B. Festplattenlaufwerk, Kompaktdisk (CD) Digital Versatile Disk (DVD) usw.) ein.
  • Der Kommunikationschip 1806 ermöglicht drahtlose Kommunikation für die Übertragung von Daten zu und von dem Computergerät 1800. Der Begriff „drahtlos“ und seine Derivate können verwendet werden, um Schaltungen bzw. Schaltkreise, Einrichtungen/Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle etc., die Daten durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können, zu beschreiben. Der Begriff impliziert nicht, dass die verbundenen Richtungen bzw. Geräte keinerlei Drähte enthalten, obwohl sie dies in einigen Ausführungsformen könnten. Der Kommunikationschip 1806 kann irgendeinen einer Anzahl von drahtlosen Standards oder Protokollen, einschließlich, ohne aber darauf beschränkt zu sein, Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Derivate derselben, sowie irgendwelche anderen drahtlosen Protokolle, die als 3G, 4G, 5G und darüber hinaus, bezeichnet sind, implementieren. Das Computergerät 1800 kann eine Vielzahl von Kommunikationschips 1806 enthalten. Zum Beispiel kann ein erster Kommunikationschip 1806 für Nachbereichsfunkkommunikation, wie z.B. Wi-Fi und Bluetooth, dediziert sein und kann ein zweiter Kommunikationschip 1806 für Funkkommunikation über größere Reichweiten, wie z.B. GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, dediziert sein.
  • Der Prozessor 1804 des Computergeräts 1800 enthält einen IC-Chip, der in dem Prozessor 1804 eingehäust (packaged) ist. In eigenen Implementierungen der Erfindung enthält der IC-Chip des Prozessors ein oder mehrere Bauelemente, die auf einer Rückseite ausgebildet sind, wie z.B. TSVs und rückseitige MEMS-Bauelemente, die gemäß Implementierungen der Erfindung ausgebildet sind. Der Begriff „Prozessor“ kann sich auf irgendeine Einrichtung bzw. ein Gerät oder einen Teil einer Einrichtung bzw. des Geräts erzielen, das/die/der elektronische Daten aus Registern und/oder Speicher verarbeiten kann, um die elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 1806 enthält auch einen IC-Chip, der in dem Kommunikationschip 1806 eingehäust (packaged) ist. Gemäß einer anderen Implementierung der Erfindung enthält der IC-Chip des Kommunikationschips ein oder mehrere Bauelemente, die auf seiner Rückseite ausgebildet sind, wie z.B. TSVs und rückseitige MEMS-Bauelemente, die gemäß Implementierungen der Erfindung ausgebildet sind.
  • In weiteren Implementierungen kann eine weitere Komponente, die in dem Computergerät 1800 enthalten ist, einen IC-Chip enthalten, der ein oder mehrere Bauelemente enthält, die auf seiner Rückseite ausgebildet sind, wie z.B. TSVs und rückseitige MEMS-Bauelemente, die gemäß Implementierungen der Erfindung ausgebildet sind.
  • In zahlreichen Implementierungen kann das Computergerät 1800 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktopcomputer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine digitale Kamera, ein tragbarer Musikplayer oder ein digitaler Videorekorder, sein. In weiteren Implementierungen kann das Computergerät 1800 irgendein anderes elektronisches Gerät sein, das Daten verarbeitet.

Claims (4)

  1. Vorrichtung, umfassend: ein einziges Halbleitersubstrat (100); eine Bauelementschicht (102), die auf einer Vorderseite (104) des einzigen Halbleitersubstrats (100) ausgebildet ist; eine Umverdrahtungsschicht (600), die auf einer Rückseite (106) des einzigen Halbleitersubstrats (100) ausgebildet ist; eine Durchkontaktierung (400), im Folgenden kurz TSV genannt, die in dem einzigen Halbleitersubstrat (100) ausgebildet und mit der Bauelementschicht (102) und der Umverdrahtungsschicht (600) elektrisch gekoppelt ist; eine Logik-Speicher-Schnittstelle, im Folgenden kurz LMI genannt, die auf der Rückseite (106) des einzigen Halbleitersubstrats (100) ausgebildet und mit der Umverdrahtungsschicht (600) elektrisch gekoppelt ist; und ein MEMS-Bauelement (900), das auf der Rückseite (106) des einzigen Halbleitersubstrats (100) ausgebildet und mit der Umverdrahtungsschicht elektrisch gekoppelt ist, dadurch gekennzeichnet dass sie ferner eine abdichtende LMI (1704) umfasst, die einen Umfang des MEMS-Bauelements (900) umgibt.
  2. Vorrichtung nach Anspruch 1, wobei die Umverdrahtungsschicht (600) die TSV (400) mit der LMI koppelt.
  3. Vorrichtung nach Anspruch 1, wobei die Umverdrahtungsschicht (600) die TSV (400) mit dem MEMS-Bauelement (900) koppelt.
  4. Vorrichtung nach Anspruch 1, wobei die abdichtende LMI einen Lotring umfasst.
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