JP5479227B2

JP5479227B2 - 半導体装置

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Publication number: JP5479227B2
Application number: JP2010122736A
Authority: JP
Inventors: 義明下岡; 宏明山崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-05-28
Filing date: 2010-05-28
Publication date: 2014-04-23
Anticipated expiration: 2030-05-28
Also published as: JP2011249649A; US20110291167A1

Description

本発明の実施の形態は、半導体装置に関する。

従来の半導体装置として、ＭＥＭＳ（Micro Electro Mechanical System）キャパシタと半導体基板との間に発生する寄生容量を低減するために半導体基板上に絶縁膜を介してＭＥＭＳキャパシタが設けられたものが知られている。このような半導体装置によれば、絶縁膜の厚さが大きいほど寄生容量を大きく低減することができるが、絶縁膜と半導体基板との応力差が大きくなるため、半導体基板に反りが生じるおそれがある。

また、従来の半導体装置として、ＭＥＭＳキャパシタとその制御用集積回路が１枚の基板上に形成された構造を有するものが知られている。このような半導体装置において、ＭＥＭＳキャパシタと制御用集積回路が上下に配置される場合、これらの占有面積を減らすことができる。

しかし、ＭＥＭＳキャパシタと半導体基板の間に、寄生容量を低減するための絶縁膜と制御用集積回路を含む絶縁膜が形成される場合、寄生容量を低減するための絶縁膜のみが形成される場合よりも半導体基板に生じる反りが大きくなるという問題がある。半導体基板に反りが生じると、製造工程において所望の工程を実行することが困難になるという問題や、製造装置内での搬送トラブルを引き起こすという問題等が生じる。

また、他の半導体装置として、基板上にＭＥＭＳデバイス等の電子デバイスを有し、基板の局所的に薄くなった領域に設けられた導電性ビアに電子デバイスが接続されたものが知られている。

また、他の半導体装置として、基板上にインダクターを有し、基板のインダクター下の領域に貫通孔が設けられたものが知られている。

特開２００９−１０３２３号公報

GABLIEL M. REBEIZ, "RF MEMS: Theory, Design and Technology" pp.372-373.

本発明の課題は、ＭＥＭＳキャパシタとその制御用集積回路を反りの抑えられた１枚の基板上に有する半導体装置を提供することにある。

実施の形態は、半導体装置を開示する。前記半導体装置は、貫通孔を含む貫通孔領域を有する基板と、前記基板の上方のＭＥＭＳキャパシタと、前記ＭＥＭＳキャパシタの下方の前記ＭＥＭＳキャパシタの制御用集積回路とを有する。前記制御用集積回路は、前記基板上のトランジスタを含む。前記ＭＥＭＳキャパシタの真下の前記基板上の領域と前記貫通孔領域とは、少なくとも一部において重なる。

第１の実施の形態に係る半導体装置の垂直断面図。第１の実施の形態に係るＭＥＭＳキャパシタと貫通孔領域との水平方向の位置関係を模式的に表す平面図。（ａ）〜（ｃ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。（ｄ）、（ｅ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。（ｆ）は、第１の実施の形態に係る半導体装置の製造工程を示す垂直断面図。第２の実施の形態に係る半導体装置の垂直断面図。（ａ）、（ｂ）は、第３の実施の形態に係る半導体基板の貫通孔領域における貫通孔のパターンを模式的に表す平面図。

〔第１の実施の形態〕
（半導体装置の構成）
図１は、第１の実施の形態に係る半導体装置１の垂直断面図である。

半導体装置１は、半導体基板２と、半導体基板２上に形成された絶縁層１２と、絶縁層１２中に形成された制御用集積回路８と、絶縁層１２上に形成された絶縁層１３と、絶縁層１３の表面を覆う絶縁膜１４と、絶縁層１３上に形成されたＭＥＭＳキャパシタ２０と、ＭＥＭＳキャパシタ２０を覆う外囲器１５とを有する。

半導体基板２は貫通孔３０を含む貫通孔領域３を有する。

制御用集積回路８は、半導体基板２上に形成されたトランジスタ４０と、コンタクトプラグ６を介してトランジスタ４０に接続された配線５からなる多層配線層７とを含む。制御用集積回路８は、ＭＥＭＳキャパシタ２０の電気容量等を制御するために用いられる。

トランジスタ４０は、半導体基板２のトランジスタ形成領域４上に形成される。トランジスタ４０を効率的に配置するため、半導体基板２上のトランジスタ４０の形成領域は貫通孔領域３を囲むように配置されることが好ましい。

はんだバンプ１１は、コンタクトプラグ９および電極パッド１０を介してトランジスタ４０に接続され、制御用集積回路８に外部の装置を接続するための電極としての機能を有する。

ＭＥＭＳキャパシタ２０は、下部電極としての信号線２２、ＧＮＤに接続される接地線２３ａ、２３ｂ、接地線２３ａ、２３ｂ上にそれぞれ形成された支持部２４ａ、２４ｂ、および支持部２４ａ、２４ｂ上に渡された上部電極としてのブリッジ２１を有する。

ブリッジ２１と信号線２２との間に電圧を印加することによりブリッジ２１が変形して、ブリッジ２１と信号線２２の間隔が変化し、電気容量が変化する。なお、ＭＥＭＳキャパシタ２０と異なる構造を有するＭＥＭＳキャパシタを用いてもよい。

絶縁層１３は、例えば、厚さ１０μｍ以下の絶縁膜からなり、半導体基板２とＭＥＭＳキャパシタ２０との間に発生する寄生容量を低減する機能を有する。なお、絶縁層１３の厚さが増えるほど寄生容量は小さくなるが、半導体基板２に反りが生じやすくなる。

図２は、ＭＥＭＳキャパシタ２０と半導体基板２の貫通孔領域３との水平方向（半導体基板２の表面に平行な方向）の位置関係を模式的に表す平面図である。また、外囲器１５の底部の内輪郭１５４が図２に示される。なお、図２の線分I−Iに沿った半導体装置１の断面が図１の断面に相当する。

図２に示されるように、ＭＥＭＳキャパシタ２０の真下の半導体基板２上の領域と貫通孔領域３とは少なくとも一部において重なる。すなわち、ＭＥＭＳキャパシタ２０の真下の領域の少なくとも一部において半導体基板２が存在しない。このため、貫通孔領域３を形成することによりＭＥＭＳキャパシタ２０と半導体基板２との間に生じる寄生容量を低減することができる。

キャパシタの特性の指標の１つとして、Ｑ値と呼ばれるパラメータが用いられる。Ｑ値は、Ｑ＝１／（ωＣＲ）という式で表され、値が大きいほどキャパシタの特性がよいことを示す。ここで、ωは信号線に流れる電気信号の周波数、ＣはＭＥＭＳキャパシタ内の可変容量値とＭＥＭＳキャパシタと半導体基板間の寄生容量との合計、Ｒは信号線の電気抵抗を表す。

ＭＥＭＳキャパシタと半導体基板間の寄生容量を低減することにより、ＭＥＭＳキャパシタ内の可変容量値を低減することなくＣを小さくし、それによってＱ値を大きくすることができる。

なお、貫通孔領域３すなわち貫通孔３０が形成される領域が大きいほどＭＥＭＳキャパシタ２０と半導体基板２との間に生じる寄生容量を大きく低減することができるが、大きすぎると半導体基板２の機械的強度の低下やトランジスタ形成領域４の縮小を招くおそれがある。そのため、貫通孔領域３は外囲器１５の底部の真下の半導体基板２上の領域に囲まれる程度の大きさであることが好ましい。

半導体基板２は、例えば、Ｓｉ結晶等のＳｉ系結晶からなる。

絶縁層１２は、ＳｉＯ_２等の絶縁材料からなる。

外囲器１５は、ＭＥＭＳキャパシタ２０を保護するための部材であり、絶縁性の薄膜１５０、１５１、１５２、１５３が積層された構造を有する薄膜ドームである。薄膜１５０は複数の貫通孔を有し、薄膜１５１は薄膜１５０よりもガス透過率が高く、薄膜１５２は薄膜１５１よりもガス透過率が低く、薄膜１５３は薄膜１５２よりも伸縮性が高い。なお、薄膜ドーム以外の部材、例えば、多結晶ＳｉからなるＳｉキャップが外囲器１５として用いられてもよい。

トランジスタ４０は、半導体基板２上のゲート絶縁膜、ゲート絶縁膜上のゲート電極、ゲート電極の側面上のゲート側壁、ゲート電極の両側のソース・ドレイン領域（図示しない）を含む。ゲート絶縁膜、ゲート電極、およびゲート側壁は、例えば、それぞれＳｉＯ_２、多結晶Ｓｉ、ＳｉＯ_２からなる。

配線５は、Ｃｕ等の導電材料からなる。

コンタクトプラグ６、９は、Ｗ等の導電材料からなる。

はんだバンプ１１は、Ｓｎ、ＳｎＡｇ、ＳｎＡｇＣｕ、ＰｂＳｎ等のはんだ材からなる。また、はんだバンプ１１の下部にＮｉ、Ｔｉ、ＴｉＮ等からなるバリアメタルが形成されてもよい。

絶縁層１３は、ＳｉＯ_２、ＳｉＮ等の絶縁材料からなる。また、塗布型有機膜を絶縁層１３として用いてもよい。

絶縁膜１０は、ＳｉＯ_２等の絶縁材料からなる。

ブリッジ２１、信号線２２、接地線２３ａ、２３ｂ、および支持部２４ａ、２４ｂは、例えば、Ａｌ、Ｎｉ等の金属材料からなる。

以下に、第１の実施の形態に係る半導体装置１の製造方法の一例を示す。

（半導体装置の製造）
図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）、（ｅ）、図３Ｃ（ｆ）は、第１の実施の形態に係る半導体装置１の製造工程を示す垂直断面図である。

まず、図３Ａ（ａ）に示すように、既存の方法を用いて半導体基板２上に絶縁層１２中の制御用集積回路８を形成する。このとき、トランジスタ４０はトランジスタ形成領域４上に形成され、貫通孔領域３上には形成されない。

次に、図３Ａ（ｂ）に示すように、絶縁層１３、絶縁膜１４、およびＭＥＭＳキャパシタ２０を形成する。

絶縁層１３は、ＣＶＤ（Chemical Vapor Deposition）法等により絶縁層１２上に絶縁材料を堆積させることにより形成される。

信号線２２および接地線２３ａ、２３ｂは、絶縁層１３上に形成された金属膜をパターニングすることにより形成される。絶縁膜１４は、ＣＶＤ法等により信号線２２と接地線２３ａ、２３ｂ上に形成される。

支持部２４ａ、２４ｂおよびブリッジ２１は、絶縁膜１４上に形成した犠牲層（図示しない）の側面および上面にそれぞれ形成される。犠牲層は、支持部２４ａ、２４ｂおよびブリッジ２１を形成した後除去される。

次に、図３Ａ（ｃ）に示すように、薄膜１５０、１５１、１５２、１５３からなる外囲器１５を形成する。薄膜１５０は、ＭＥＭＳキャパシタ２０を覆うように形成された犠牲層（図示しない）上に形成される。犠牲層は、薄膜１５０の形成後、薄膜１５０の貫通孔を通して除去される。薄膜１５１、１５２、１５３は、薄膜１５０上に積層される。

次に、図３Ｂ（ｄ）に示すように、はんだバンプ１１を形成する。はんだバンプ１１は、例えば、次の方法により形成される。まず、めっき法やスパッタリング法により形成したシード層上に、開口部を有するレジスト膜を形成する。次に、めっき法によりレジスト膜の開口部内にバリアメタルおよびはんだ層を形成する。その後、レジスト膜およびその下のシード膜を除去する。はんだ層は、熱処理により球形になる。

次に、図３Ｂ（ｅ）に示すように、半導体基板２上の全面に熱硬化樹脂等からなる接着層１６を形成し、接着層１６上に支持基板１７を接着する。

次に、図３Ｃ（ｆ）に示すように、研磨法により半導体基板２を薄くした後、貫通孔領域３に貫通孔３０を形成する。研磨により、半導体基板２の厚さは、例えば、１００〜３００μｍになる。

貫通孔３０は、半導体基板２の裏面（図３Ｃ（ｆ）における下側の面）上にフォトリソグラフィにより貫通孔３０のパターンを有するレジストマスクを形成した後、半導体基板２にエッチングを施すことにより形成される。エッチングは、ＲＩＥ、ＴＭＡＨ（４メチル水酸化アンモニウム）溶液を用いたウェットエッチング、またはＫＯＨ（水酸化カリウム）溶液を用いたウェットエッチング等により行われる。

貫通孔３０を形成した後、熱処理またはＵＶ照射等により、接着層１６および支持基板１７を離脱する。

〔第２の実施の形態〕
第２の実施の形態は、半導体基板２の裏面に貫通孔３０を埋めるように絶縁層が形成される点において第１の実施の形態と異なる。

図４は、第２の実施の形態に係る半導体装置４０の垂直断面図である。半導体装置４０は、半導体基板２の裏面に貫通孔３０を埋めるように形成された埋込層１８を有する。その他の構成は第１の実施の形態の半導体装置１と同様である。

埋込層１８は、例えば、ＳＯＧ（Spin-On Glass）膜からなり、貫通孔３０の形成による半導体基板２の機械的強度の低下を抑える機能を有する。埋込層１８は、少なくとも貫通孔３０を埋めるような形状を有する。

図３Ａ（ａ）〜図３Ｃ（ｆ）に示した貫通孔３０を形成するまでの工程を第１の実施の形態と同様に行った後、埋込層１８が形成される。埋込層１８を形成した後、接着層１６および支持基板１７を離脱する。

〔第３の実施の形態〕
第３の実施の形態は、貫通孔領域３における貫通孔のパターンにおいて第１の実施の形態と異なる。

図５（ａ）、（ｂ）は、半導体基板２の貫通孔領域３における貫通孔のパターンを模式的に表す平面図である。

図５（ａ）は、貫通孔領域３において半導体基板２が格子パターンを有するように形成された複数の貫通孔３１を表す。図５（ｂ）は、貫通孔領域３において半導体基板２がラインアンドスペースパターンを有するように形成された複数の貫通孔３２を表す。このような複数の貫通孔からなるパターンを形成することにより、貫通孔を形成することによる半導体基板２の機械的強度の低下を抑えることができる。

図５（ａ）、（ｂ）に示される貫通孔領域３の貫通孔のパターンは一例であり、貫通孔領域３の貫通孔の形状、数、配置等は限定されない。ただし、いずれの場合においても、第１の実施の形態と同様にＭＥＭＳキャパシタ２０の真下の半導体基板２上の領域と貫通孔領域３とは少なくとも一部において重なる。

また、第３の実施の形態を第２の実施の形態と組み合わせてもよい。この場合、埋込層１８は貫通孔３１、３２、またはその他の貫通孔を埋めるように形成される。

（実施の形態の効果）
第１〜３の実施の形態によれば、半導体基板２に貫通孔３０を含む貫通孔領域３を形成することにより、ＭＥＭＳキャパシタ２０と半導体基板２との間に生じる寄生容量を低減することができる。このため、寄生容量を低減するための絶縁層１３の厚さを小さくすることができ、ＭＥＭＳキャパシタ２０の下層に制御用集積回路８が形成される場合であっても、半導体基板２に生じる反りを抑えることができる。

また、ＭＥＭＳキャパシタ２０の真下に多層配線層７の配線５が形成される場合、ＭＥＭＳキャパシタ２０と配線５の間にも寄生容量が生じるが、ＭＥＭＳキャパシタ２０と半導体基板２との間に生じる寄生容量が小さいため、そのような場合であっても全体の寄生容量を小さく保つことができる。このため、貫通孔領域３を形成することにより、配線５のレイアウトの自由度が向上する。ただし、寄生容量をより低減したい場合は、ＭＥＭＳキャパシタ２０の真下には配線５を形成しないことが好ましい。

なお、半導体基板２に貫通孔領域３を形成することにより、絶縁層１３がなくても寄生容量を十分に抑えることができる場合は、寄生容量を抑えるための膜である絶縁層１３を形成しなくてもよい。ただし、その場合、多層配線層７の最上層の配線５とＭＥＭＳキャパシタ２０の信号線２２および接地線２３ａ、２３ｂを絶縁するための他の絶縁層等が必要になる。

〔他の実施の形態〕
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。また、半導体装置の製造工程の順序は、上記実施の形態に示されるものに限定されない。

１、４０半導体装置、２半導体基板、３貫通孔領域、４トランジスタ形成領域、５配線、８制御用集積回路、１３絶縁層、１５外囲器、１８埋込層、２０ＭＥＭＳキャパシタ、３０、３１、３２貫通孔、４０トランジスタ

Claims

貫通孔を含む貫通孔領域を有する基板と、
前記基板の上方に１つ以上の絶縁層を介して設けられたＭＥＭＳキャパシタと、
前記基板上のトランジスタと前記絶縁層内の配線とを含む、前記ＭＥＭＳキャパシタの下方の前記ＭＥＭＳキャパシタの制御用集積回路と、
を有し、
前記ＭＥＭＳキャパシタの真下の前記基板上の領域と前記貫通孔領域とは、少なくとも一部において重なっており、
前記絶縁層は、
前記ＭＥＭＳキャパシタの真下の前記基板上の領域と重なる第１領域と、
前記ＭＥＭＳキャパシタの真下の前記基板上の領域と重ならない第２領域とを備え、
前記絶縁層は、
前記第１および第２領域のうちの前記第２領域内のみに前記配線を備える、
半導体装置。
前記１つ以上の絶縁層は、前記ＭＥＭＳキャパシタと前記制御用集積回路との間に形成された、前記ＭＥＭＳキャパシタと前記基板との間の寄生容量を低下する機能を有する絶縁層を含む、
請求項１に記載された半導体装置。
前記基板上の前記トランジスタの形成領域が前記貫通孔領域を囲む、
請求項１または２に記載された半導体装置。
前記貫通孔領域は、複数の貫通孔を含む、
請求項１〜３のいずれか１つに記載された半導体装置。
前記基板上に、前記ＭＥＭＳキャパシタを覆う外囲器をさらに有し、
外囲器の底部の真下の前記基板上の領域が前記貫通孔領域を囲む、
請求項１〜４のいずれか１つに記載された半導体装置。