DE102021124615A1 - Mehrschichtätzstoppschichten zur fortschrittlichen integrierter-schaltkreis-struktur-herstellung - Google Patents

Mehrschichtätzstoppschichten zur fortschrittlichen integrierter-schaltkreis-struktur-herstellung Download PDF

Info

Publication number
DE102021124615A1
DE102021124615A1 DE102021124615.6A DE102021124615A DE102021124615A1 DE 102021124615 A1 DE102021124615 A1 DE 102021124615A1 DE 102021124615 A DE102021124615 A DE 102021124615A DE 102021124615 A1 DE102021124615 A1 DE 102021124615A1
Authority
DE
Germany
Prior art keywords
etch stop
dielectric layer
stop dielectric
conductive
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021124615.6A
Other languages
English (en)
Inventor
Anthony V. Mule'
David J. Towner
Dragos SEGHETE
Christopher R. Ryder
Angel Aquino Gonzalez
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE102021124615A1 publication Critical patent/DE102021124615A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Abstract

Mehrschichtätzstoppschichten werden beschrieben. Bei einem Beispiel beinhaltet eine Integrierter-Schaltkreis-Struktur eine leitfähige Leitung in einem ersten Zwischenschichtdielektrikummaterial oberhalb eines Substrats. Eine erste dielektrische Ätzstoppschicht, eine zweite dielektrische Schicht und eine dritte dielektrische Schicht befinden sich auf der leitfähigen Leitung und dem ersten Zwischenschichtdielektrikummaterial. Ein zweites Zwischenschichtdielektrikummaterial befindet sich auf der dritten dielektrischen Ätzstoppschicht. Eine Öffnung befindet sich in dem zweiten Zwischenschichtdielektrikummaterial, in der dritten dielektrischen Ätzstoppschicht und in der zweiten dielektrischen Ätzstoppschicht, in der ersten dielektrischen Ätzstoppschicht. Eine leitfähige Struktur befindet sich in der Öffnung, wobei sich die leitfähige Struktur in direktem Kontakt mit der leitfähigen Leitung befindet.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Offenbarung liegen auf dem Gebiet der fortschrittlichen Integrierter-Schaltkreis-Struktur-Fertigung und insbesondere der Integrierter-Schaltkreis-Struktur-Fertigung für den 10-Nanometer-Knoten und kleiner und der resultierenden Strukturen.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen in integrierten Schaltkreisen eine treibende Kraft hinter einer ständig wachsenden Halbleiterindustrie. Eine Skalierung auf immer kleinere Merkmale ermöglicht erhöhte Dichten funktionaler Einheiten auf der begrenzten Nutzfläche von Halbleiterchips. Zum Beispiel ermöglicht die Verkleinerung der Transistorgröße die Einbeziehung einer größeren Anzahl an Speicher- oder Logikvorrichtungen auf einem Chip, was sich für die Fertigung von Produkten mit erhöhter Kapazität anbietet. Die Entwicklung zu immer größeren Kapazitäten birgt jedoch auch Probleme. Die Notwendigkeit zur Optimierung der Leistungsfähigkeit jeder Vorrichtung gewinnt zunehmend an Bedeutung.
  • Die Variabilität bei herkömmlichen und momentan bekannten Fertigungsprozessen kann die Möglichkeit begrenzen, sie in den Bereich des 10-Nanometer-Knotens oder des Sub-10-Nanometer-Knotens weiter auszudehnen. Folglich kann eine Fertigung der funktionalen Komponenten, die für zukünftige Technologieknoten benötigt werden, die Einführung neuer Methodologien oder die Integration neuer Technologien in aktuelle Fertigungsprozesse oder anstelle aktueller Fertigungsprozesse erfordern.
  • Bei der Herstellung von Integrierter-Schaltkreis-Vorrichtungen sind Mehrfach-Gate-Transistoren, wie etwa Tri-Gate-Transistoren, bei der andauernden Abwärtsskalierung von Vorrichtungsabmessungen verbreiteter geworden. Tri-Gate-Transistoren werden allgemein entweder auf Volumensiliciumsubstraten oder auf Silicium-auf-Isolator-Substraten gefertigt. Bei manchen Fällen werden Volumensiliciumsubstrate aufgrund ihrer geringeren Kosten und ihrer Kompatibilität mit der existierenden Volumensiliciumsubstratinfrastruktur mit hoher Ausbeute bevorzugt.
  • Die Skalierung von Mehrfach-Gate-Transistoren war jedoch nicht ohne Konsequenzen. Mit der Reduzierung der Abmessungen dieser grundlegenden Bausteine einer mikroelektronischen Schaltungsanordnung und der Erhöhung der reinen Zahl an in einem gegebenen Gebiet gefertigten grundlegenden Bausteinen sind die Begrenzungen für die Halbleiterprozesse, die zum Fertigen dieser Bausteine verwendet werden, überwältigend geworden. Außerdem sind Einschränkungen bezüglich entsprechender Backend-of-line(BEOL)-Metallisierungsschichten auch überwältigend geworden.
  • Figurenliste
    • 1A-1E veranschaulichen Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen einer Mehrschichtstruktur unter Verwendung einer Mehrschichtätzstoppschicht veranschaulichen, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2 veranschaulicht eine Querschnittsansicht einer Integrierte-Schaltkreis-Struktur, die vier Metallisierungsschichten mit einer Metallleitungszusammensetzung und einem Rastermaß oberhalb von zwei Metallisierungsschichten mit einer unterschiedlichen Metallleitungszusammensetzung und einem kleineren Rastermaß aufweist, und die Mehrschichtätzstoppschichten beinhaltet, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3A-3D veranschaulichen Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen einer Contact-Over-Active-Gate(COAG)-Struktur unter Verwendung einer Mehrschichtätzstoppschicht veranschaulichen, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4 veranschaulicht eine Rechenvorrichtung gemäß einer Implementierung der Offenbarung.
    • 5 veranschaulicht einen Interposer, der in einer oder mehreren Ausführungsformen der Offenbarung enthalten ist.
    • 6 ist eine isometrische Ansicht einer mobilen Rechenplattform, die einen IC einsetzt, der gemäß einem oder mehreren hier beschriebenen Prozessen gefertigt ist oder der ein oder mehrere hier beschriebene Merkmale beinhaltet, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7 veranschaulicht eine Querschnittsansicht eines Flip-Chip-montierten Die gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Mehrschichtätzstoppschichten und Verfahren zum Fertigen von Integrierter-Schaltkreis-Strukturen unter Verwendung von Mehrschichtätzstoppschichten sind beschrieben. In der folgenden Beschreibung werden zahlreiche spezielle Einzelheiten, wie etwa spezielle Integrations- und Materialregime, dargelegt, um ein umfassendes Verständnis der Ausführungsformen der vorliegenden Offenbarung zu vermitteln. Es versteht sich für einen Fachmann, dass Ausführungsformen der vorliegenden Offenbarung ohne diese speziellen Einzelheiten in die Praxis umgesetzt werden können. In anderen Fällen werden bekannte Merkmale, wie etwa Gestaltungslayouts integrierter Schaltkreise, nicht ausführlich beschrieben, um Ausführungsformen der vorliegenden Offenbarung nicht unnötigerweise zu verschleiern. Außerdem versteht es sich, dass die verschiedenen Ausführungsformen, die in den Figuren gezeigt werden, veranschaulichende Repräsentationen sind und nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • Die folgende ausführliche Beschreibung ist lediglich von anschaulicher Natur und soll die Ausführungsformen des Erfindungsgegenstands oder der Anmeldung und Verwendungen derartiger Ausführungsformen nicht beschränken. Wie hier verwendet, bedeutet das Wort „beispielhaft“ „als ein Beispiel, eine Instanz oder Veranschaulichung dienend“. Jede hier als beispielhaft beschriebene Implementierung ist nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Implementierungen aufzufassen. Des Weiteren besteht keine Absicht, durch irgendeine ausgedrückte oder implizierte Theorie gebunden zu sein, die in dem vorhergehenden technischen Gebiet, dem vorhergehenden Hintergrund, der vorhergehenden Kurzdarstellung oder der folgenden ausführlichen Beschreibung präsentiert wird.
  • Diese Beschreibung beinhaltet Bezugnahmen auf „genau eine Ausführungsform“ oder „eine Ausführungsform“. Das Auftreten der Ausdrücke „bei genau einer Ausführungsform“ oder „bei einer Ausführungsform“ verweist nicht notwendigerweise auf dieselbe Ausführungsform. Bestimmte Merkmale, Strukturen oder Eigenschaften können auf eine beliebige geeignete Weise kombiniert werden, die mit dieser Offenbarung konsistent ist.
  • Terminologie. Die folgenden Absätze stellen Definitionen oder einen Zusammenhang für Ausdrücke bereit, die in dieser Offenbarung (einschließlich der angehängten Ansprüche) vorkommen:
  • „Umfassend“ Dieser Ausdruck ist als offen zu verstehen. Wie in den angehängten Ansprüchen verwendet, schließt dieser Ausdruck eine zusätzliche Struktur oder zusätzliche Operationen nicht aus.
  • „Ausgelegt zu“ Verschiedene Einheiten oder Komponenten können als „dazu ausgelegt“, eine Aufgabe oder Aufgaben durchzuführen, beschrieben oder beansprucht werden. In solchen Zusammenhängen wird „dazu ausgelegt“ verwendet, um eine Struktur zu implizieren, indem angegeben wird, dass die Einheiten oder Komponenten eine Struktur beinhalten, die jene Aufgabe oder Aufgaben während des Betriebs durchführt. Von daher kann gesagt werden, dass die Einheit oder Komponente dazu ausgelegt ist, die Aufgabe durchzuführen, selbst wenn die spezifizierte Einheit oder Komponente momentan nicht einsatzbereit ist (z. B. nicht eingeschaltet oder aktiv ist). Das Angeben, dass eine Einheit oder ein Schaltkreis oder eine Komponente „dazu ausgelegt“ ist, eine oder mehrere Aufgaben durchzuführen, soll ausdrücklich nicht 35 U.S.C. §112, sechster Absatz für diese Einheit oder Komponente geltend machen.
  • „Erster“, „Zweiter“ usw. Wie vier verwendet, werden diese Begriffe als Bezeichnungen für Nomen verwendet, denen sie vorhergehen, und implizieren keinerlei Art von Reihenfolge (z. B. räumlich, zeitlich, logisch usw.).
  • „Gekoppelt“ - Die folgende Beschreibung verweist auf Elemente oder Knoten oder Merkmale, die miteinander „gekoppelt“ sind. Wie hier verwendet, bedeutet „gekoppelt“, sofern nicht ausdrücklich anderes angegeben ist, dass ein Element oder Knoten oder Merkmal direkt oder indirekt mit einem anderen Element oder Knoten oder Merkmal verbunden ist (oder direkt oder indirekt mit diesem kommuniziert) und dies nicht notwendigerweise mechanisch erfolgt.
  • Außerdem kann gewisse Terminologie in der folgenden Beschreibung auch lediglich zum Zweck der Bezugnahme verwendet werden und soll dementsprechend nicht beschränkend sein. Zum Beispiel beziehen sich die Begriffe wie „oberer“, „unterer“, „oberhalb“ und „unterhalb“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie etwa „vorne“, „hinten“, „Rückseite“, „Seite“, „außerhalb der Leiterplatte“ und „innerhalb der Leiterplatte“ beschreiben die Orientierung oder Position oder beides von Teilen der Komponente innerhalb eines konsistenten, aber willkürlichen Bezugsrahmens, der durch Bezugnahme auf den Text und die assoziierten Zeichnungen, die die besprochene Komponente beschreiben, klar gemacht wird. Eine solche Terminologie kann die oben speziell erwähnten Wörter, Ableitungen davon und Wörter mit ähnlicher Bedeutung beinhalten.
  • „Hemmen“ - Wie hier verwendet, wird hindern verwendet, um einen Reduzierungs- oder Minimierungseffekt zu beschreiben. Wenn eine Komponente oder ein Merkmal als eine Aktion, eine Bewegung oder eine Bedingung hemmend beschrieben ist, kann sie/es das Resultat oder das Ergebnis oder den zukünftigen Zustand vollständig verhindern. Außerdem kann „hemmen“ auch auf eine Reduzierung oder Verringerung des Ergebnisses, der Leistungsfähigkeit oder des Effekts verweisen, das/die/der ansonsten auftreten könnte. Entsprechend muss, wenn eine Komponente, ein Element oder ein Merkmal als ein Ergebnis oder einen Zustand hemmend bezeichnet wird, sie/es das Ergebnis oder den Zustand nicht vollständig verhindern oder beseitigen.
  • Hier beschriebene Ausführungsformen können sich Front-End-Of-Line(FEOL)-Halbleiterverarbeitung und -Strukturen betreffen. FEOL ist der erste Teil einer Integrierter-Schaltkreis(IC: Integrated Circuit)-Fertigung, wobei die einzelnen Vorrichtungen (z. B. Transistoren, Kondensatoren, Widerstände usw.) in dem Halbleitersubstrat oder der Halbleiterschicht strukturiert werden. FEOL deckt allgemein alles bis zu (aber nicht einschließlich) der Abscheidung von Metallzwischenverbindungsschichten ab. Anschließend an den letzten FEOL-Vorgang ist das Ergebnis typischerweise ein Wafer mit isolierten Transistoren (z. B. ohne irgendwelche Drähte).
  • Hier beschriebene Ausführungsformen können Back-End-Of-Line(BEOL)-Halbleiterverarbeitung und -Strukturen betreffen. BEOL ist der zweite Teil einer IC-Fertigung, wobei die einzelnen Vorrichtungen (z. B. Transistoren, Kondensatoren, Widerstände usw.) mit einer Verdrahtung auf dem Wafer, z. B. der Metallisierungsschicht oder den Metallisierungsschichten, miteinander verbunden werden. BEOL beinhaltet Kontakte, Isolationsschichten (Dielektrika), Metallebenen und Bondstellen für Chip-Gehäuse-Verbindungen. In dem BEOL-Teil der Fertigungsphase werden Kontakte (Pads), Zwischenverbindungsdrähte, Vias und dielektrische Strukturen gebildet. Für moderne IC-Prozesse können mehr als 10 Metallschichten in dem BEOL hinzugefügt werden.
  • Unten beschriebene Ausführungsformen können auf FEOL-Verarbeitung und -Strukturen, BEOL-Verarbeitung und -Strukturen oder sowohl FEOL- als auch BEOL-Verarbeitung und -Strukturen anwendbar sein. Obwohl ein beispielhaftes Verarbeitungsschema unter Verwendung eines FEOL-Verarbeitungsszenarios veranschaulicht sein kann, können solche Ansätze insbesondere auch auf eine BEOL-Verarbeitung anwendbar sein. Obwohl ein beispielhaftes Verarbeitungsschema unter Verwendung eines BEOL-Verarbeitungsszenarios veranschaulicht sein kann, können diese Ansätze gleichermaßen auch auf eine FEOL-Verarbeitung anwendbar sein.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung ist ein Dreischichtätzstopp unter Verwendung von mittels nasschemischem Strippen entfernbarer Aluminiumoxidschichten zur verbesserten Trockenätzselektivität in einer BEOL-Herstellung beschrieben. Gemäß einer anderen Ausführungsform der vorliegenden Offenbarung ist ein Dreischichtätzstopp unter Verwendung von mittels nasschemischem Strippen entfernbarer Aluminiumoxidschichten zur verbesserten Trockenätzselektivität in einer FEOL-Herstellung beschrieben.
  • Eine oder mehrere Ausführungsformen können implementiert werden, um eine hohe Trockenätzselektivität für Via- und Durchbruchätzschritte bereitzustellen, um eine Durchlochung (d. h. Angriff/Korrosion von Cu oder Co oder einem anderen darunterliegenden Metall) abzuschwächen, der ansonsten resultiert, wenn Vias und Gräben mit sehr unterschiedlicher Größen (z. B. Ix gegenüber 5x der Breite von Leitungen und Vias) mit sehr unterschiedlichen Raten geätzt werden. Solche Unterschiede führen häufig dazu, dass größere Strukturen schneller geätzt werden und viel früher auf Cu ankommen, und können letztendlich zu einer erhöhten Ätzfreilegung in den großen Strukturen führen, während die kleinen Strukturen ihre dielektrische Ätzung abschließen, wobei während dieser Zeit das Cu angegriffen und erneut gesputtert/korrodiert wird, was zu Cu-Hohlräumen führt, die in offenen Ketten und einer verminderten Ausbeute resultieren. Bei einer Ausführungsform vervollständigen große Strukturen durch Ermöglichen, dass Via- und/oder Durchbruch(BT)-Ätzvorgänge selektiv auf Aluminiumoxidschichten anstelle von entweder Cu (z. B. 1A-1E) oder einem anderen Dielektrikum (z. B. 3A-3D) bei ansonsten schlechter Selektivität für das Ätzen landen, ihre Ätzung und greifen kein darunterliegendes Cu oder Dielektrikum an.
  • Ausführungsformen können implementiert werden, um eine unangemessen strenge Tiefengleichförmigkeit über den Wafer hinweg, strenge Schmalzu-breit-Tiefenbelastung für Vias und Gräben zu adressieren, die sich ansonsten für ein gegebenes Produkt als schwierig erweisen, und die Schwierigkeit wird über Produktangebote hinweg verstärkt. Bei einer Ausführungsform ist eine Dreischicht (Al-O/ES/Al-O) als ein zusammengesetzter oder Mehrschicht-Ätzstopp (ES) implementiert, wobei Al-O-Schichten als harte Stopps für Via- und Durchbruchgrabenätzvorgänge dienen. Eine verbesserte Ausbeute und Zuverlässigkeit können erreicht werden, indem Durchlochung und Korrosion von darunterliegendem Cu oder Co oder anderer Metallen vermieden werden und eine Kurzschlussreserve verbessert wird, indem nichtgelandete Vias gehemmt/abgeschwächt werden. Bei einer Ausführungsform liegt eine relative Dicke der Verbundschichten in der Größenordnung von 5-zu-1 für ES-zu-Al-O.
  • Bei einem Aspekt beinhalten Back-End-of-Line(BEOL)-Schichten integrierter Schaltkreise üblicherweise elektrisch leitfähige mikroelektronische Strukturen, die in der Technik als Vias bekannt sind, um Metallleitungen oder andere Zwischenverbindungen oberhalb der Vias elektrisch mit Metallleitungen oder anderen Zwischenverbindungen unterhalb der Vias zu verbinden. Gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung kann eine Mehrschichtätzstoppschicht zum Fertigen einer BEOL-Struktur eines integrierten Schaltkreises verwendet werden. 1A-1E veranschaulichen Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen einer Mehrschichtstruktur unter Verwendung einer Mehrschichtätzstoppschicht veranschaulichen, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 1A weist eine Startstruktur 100 eine leitfähige Leitung 106 in einem ersten Zwischenschichtdielektrikum(ILD)-Material 104 oberhalb eines Substrats 102 auf. Eine Mehrschichtätzstoppschicht 108 befindet sich über der leitfähigen Leitung 106 und dem ersten Zwischenschichtdielektrikummaterial 104. Die Mehrschichtätzstoppschicht 108 weist eine erste dielektrische Ätzstoppschicht 110 direkt auf und kontinuierlich über der leitfähigen Leitung 106 und dem ersten Zwischenschichtdielektrikummaterial 104 auf. Die Mehrschichtätzstoppschicht 108 beinhaltet auch eine zweite dielektrische Ätzstoppschicht 112 direkt auf und kontinuierlich über der ersten dielektrischen Ätzstoppschicht 110. Die zweite dielektrische Ätzstoppschicht 112 ist von der ersten dielektrischen Ätzstoppschicht 110 verschieden. Die Mehrschichtätzstoppschicht 108 beinhaltet auch eine dritte dielektrische Ätzstoppschicht 114 direkt auf und kontinuierlich über der zweiten dielektrischen Ätzstoppschicht 112. Die dritte dielektrische Ätzstoppschicht 114 ist von der zweiten dielektrischen Ätzstoppschicht 112 verschieden. Ein zweites Zwischenschichtdielektrikum(ILD)-Material 116 befindet sich auf der dritten dielektrischen Ätzstoppschicht 114 der Mehrschichtätzstoppschicht 108.
  • Wieder unter Bezugnahme auf 1A wird eine Öffnung 118 in dem zweiten ILD-Material 116 gebildet. Die Öffnung 118 kann einen Grabenteil 120 und einen Via-Teil 122 beinhalten. Bei einer Ausführungsform wird die Öffnung 118 in dem ILD-Material 116 unter Verwendung eines Trocken- oder Plasmaätzprozesses gebildet. Der Ätzprozess stoppt auf der dritten dielektrischen Ätzstoppschicht 114. Bei einer Ausführungsform landet die Ätzung, die zum Bilden der Öffnung 118 verwendet wird, mit einer Selektivität gegenüber der dritten dielektrischen Ätzstoppschicht 114 von mehr als 10:1 und bevorzugt mehr als 20:1. Dabei gibt es infolge des Ätzprozesses, der zum Bilden der Öffnung 118 verwendet wird, eine(n) minimale(n) bis keine(n) Verlust oder Erosion der leitfähigen Leitung 106 und/oder des ersten Zwischenschichtdielektrikum(ILD)-Materials 104. Außerdem gibt es eine(n) minimale(n) bis keine(n) Verlust oder Erosion der leitfähigen Leitung 106 und/oder des ersten Zwischenschichtdielektrikum(ILD)-Materials 104 infolge von Reinigungsprozessen, die anschließend verwendet werden, um die Öffnung 118 vor einer weiteren Verarbeitung zu reinigen, wobei solche Reinigungsprozesse ansonsten die leitfähige Leitung 106 unerwünscht oxidieren und erodieren können.
  • Unter Bezugnahme auf 1B erstreckt sich der Via-Teil 122 der Öffnung 118 durch die dritte dielektrische Ätzstoppschicht 114, um die Öffnung 118A mit einem Via-Teil 122A und die strukturierte dritte dielektrische Ätzstoppschicht 114A zu bilden. Bei einer Ausführungsform wird die dritte dielektrische Ätzstoppschicht 114 unter Verwendung eines Nassätzprozesses geätzt, für den nachfolgend Beispiele beschrieben sind.
  • Unter Bezugnahme auf 1C erstreckt sich der Via-Teil 122A der Öffnung 118A dann durch die zweite dielektrische Ätzstoppschicht 112, um die Öffnung 118B mit einem Via-Teil 122B zu bilden, und wobei die strukturierte zweite dielektrische Ätzstoppschicht 112A gebildet wird. Bei einer Ausführungsform wird die zweite dielektrische Ätzstoppschicht 112 unter Verwendung eines Trocken- oder Plasmaätzprozesses geätzt, für den nachfolgend Beispiele beschrieben sind.
  • Unter Bezugnahme auf 1D erstreckt sich der Via-Teil 122B der Öffnung 118B durch die erste dielektrische Ätzstoppschicht 110, um die Öffnung 118C mit einem Via-Teil 122C und die strukturierte erste dielektrische Ätzstoppschicht 110A zu bilden, wobei eine strukturierte Mehrschichtätzstoppstruktur 108A bereitgestellt wird. Bei einer Ausführungsform wird die erste dielektrische Ätzstoppschicht 110 unter Verwendung eines Nassätzprozesses geätzt, für den nachfolgend Beispiele beschrieben sind.
  • Bei einer Ausführungsform wird der Via-Teil 122C der Öffnung 118C in einem ersten Nassätzprozess zum Ätzen der dritten Ätzstoppschicht 114, einem Trocken- oder Plasmaätzprozess zum Ätzen der zweiten dielektrischen Ätzstoppschicht 112 und einem zweiten Nassätzprozess zum Ätzen der ersten Ätzstoppschicht 110 gebildet. Gemäß Ausführungsformen der vorliegenden Offenbarung wird eine Erosion der leitfähigen Leitung 106 und/oder des ersten Zwischenschichtdielektrikummaterials 104 durch einen Prozess, der die erste 110, zweite 112 und dritte 114 dielektrische Ätzstoppschicht involviert, im Vergleich zu einem Prozess, der keine Verwendung der ersten 110, zweiten 112 und dritten 114 dielektrischen Ätzstoppschicht involviert, wesentlich verringert oder komplett beseitigt, wie z. B. an Stelle 130 aus 1D gezeigt.
  • Unter Bezugnahme auf 1E wird eine leitfähige Struktur 140 in der Öffnung 118C gebildet. Bei einer Ausführungsform beinhaltet die leitfähige Struktur 140 eine obere leitfähige Leitung oder Zwischenverbindung 142 und einen unteren leitfähigen Via 144, wie dargestellt ist.
  • Unter Bezugnahme auf 1A-1E ist bei einer Ausführungsform das zweite ILD-Material 116 ein Low-k-Material. Bei einer speziellen Ausführungsform ist das zweite ILD-Material 116 ein CDO-Material (CDO: Carbon Doped Oxid - mit Kohlenstoff dotiertes Oxid), das auch als ein SiOCH-Film bezeichnet werden kann, da das Material Silicium, Sauerstoff, Kohlenstoff und Wasserstoff beinhaltet. Bei einer Ausführungsform wird die Öffnung 118 in dem zweiten ILD-Material 116 unter Verwendung eines fluorbasierten Trocken- oder Plasmaätzprozesses gebildet.
  • Bei einer Ausführungsform sind die erste und dritte Ätzstoppschicht 110 und 114 hochbeständig gegenüber einem fluorbasierten Trocken- oder Plasmaätzprozess, der zum Bilden der Öffnung 122 in dem ILD-Material 116 verwendet wird. Bei einer Ausführungsform beinhalten die erste und dritte Ätzstoppschicht 110 und 114 ein Metalloxidmaterial. Bei einer solchen Ausführungsform ist das Metalloxidmaterial ein Aluminiumoxidmaterial. Bei einer speziellen solchen Ausführungsform beinhalten die erste und die dritte Ätzstoppschicht 110 und 114 näherungsweise 35-40 Atom-% Aluminium und 60-65 Atom-% Sauerstoff. Fremdstoffe können auch enthalten sein, wie etwa 0,5-1 Atomprozent Wasserstoff und 0,1-0,5 Atomprozent Kohlenstoff. Bei einer Ausführungsform sind oder beinhalten die erste und dritte Ätzstoppschicht 110 und 114 ein Aluminiumoxidmaterial, das unter Verwendung von Atomlagenabscheidung (ALD) mit Trimethylaluminium (TMA) und Wasser als Vorläufern gebildet wird. Bei einer Ausführungsform sind oder beinhalten die erste und die dritte Ätzstoppschicht 110 und 114 eine amorphe Materialschicht. Bei einer Ausführungsform weisen die erste und die dritte Ätzstoppschicht 110 und 114 jeweils eine Dicke in dem Bereich von 20-120 Ångström auf.
  • Bei einer Ausführungsform sind die erste und die dritte Ätzstoppschicht 110 und 114 durch einen hochselektiven Nassätzprozess ätzbar, wie etwa einen Nassätzprozess, der die Verwendung von Glycolether, einem zyklischen Amin, einem Glycol, einem Amin oder einer Kombination aus zwei oder mehr davon involviert. Ohne durch die Theorie gebunden zu sein, werden bei einer Ausführungsform die erste und/oder die dritte Ätzstoppschicht 110 und/oder 114 während des fluorbasierten Trocken- oder Plasmaätzprozesses, der zum Bilden der Öffnung 118 verwendet wird, oberflächenfluoriert. Bei Exposition gegenüber der Nassätzung kann HF als ein sehr lokalisiertes Ätzmittel zum Strukturieren der ersten und/oder dritten Ätzstoppschicht 110 und 114 gebildet werden. Es versteht sich, dass die Verwendung eines Aluminiumoxids als ein Metalloxidmaterial für die erste und dritte Ätzstoppschicht 110 und 114 überlegene Nassätzcharakteristiken im Vergleich zu anderen Metalloxiden (wie etwa Titanoxid, Hafniumoxid oder Zirconiumoxid) aufweisen kann, die sich als schwierig für eine Nassätzung erwiesen haben.
  • Bei einer Ausführungsform ist die zweite Ätzstoppschicht 112 hochbeständig gegenüber dem Nassätzprozess, der zum Strukturieren der ersten und dritten dielektrischen Ätzstoppschicht 110 und 114 verwendet wird. Bei einer Ausführungsform beinhaltet die zweite Ätzstoppschicht 112 ein Siliciumnitridmaterial. Bei einer solchen Ausführungsform weist das Siliciumnitridmaterial eine niedrigere dielektrische Konstante als das Metalloxidmaterial der ersten und dritten dielektrischen Ätzstoppschicht 110 und 114 auf. Bei einer speziellen solchen Ausführungsform beinhaltet die zweite Ätzstoppschicht 112 näherungsweise 40-50 Atom-% Stickstoff, 30-40 Atom-% Silicium und 10-20 Atom-% Wasserstoff. Fremdstoffe können ebenfalls enthalten sein, wie etwa 1-2 Atomprozent Sauerstoff. Bei einer Ausführungsform ist die zweite Ätzstoppschicht 112 eine amorphe Materialschicht. Bei einer Ausführungsform weist die zweite Ätzstoppschicht 112 eine Dicke in dem Bereich von 50-150 Ångström auf.
  • Als eine beispielhafte, aber nicht beschränkende BEOL-Struktur veranschaulicht 2 eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur mit vier Metallisierungsschichten mit einer Metallleitungszusammensetzung und einem Rastermaß oberhalb von zwei Metallisierungsschichten mit einer unterschiedlichen Metallleitungszusammensetzung und einem kleineren Rastermaß, und einschließlich Mehrschichtätzstoppschichten gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 2 beinhaltet eine Integrierter-Schaltkreis-Struktur 200 erste mehrere leitfähige Zwischenverbindungsleitungen 204 in und beabstandet durch eine erste Zwischenschichtdielektrikum(ILD)-Schicht 202 oberhalb eines Substrats 201. Einzelne der ersten mehreren leitfähigen Zwischenverbindungsleitungen 204 beinhalten ein erstes leitfähiges Barrierematerial 206 entlang Seitenwänden und einer Unterseite eines ersten leitfähigen Füllmaterials 208. Einzelne der ersten mehreren leitfähigen Zwischenverbindungsleitungen 204 befinden sich entlang einer ersten Richtung 298 (z. B. in die Seite hinein und aus dieser heraus).
  • Zweite mehrere leitfähige Zwischenverbindungsleitungen 214 befinden sich in und sind beabstandet durch eine zweite ILD-Schicht 212 oberhalb der ersten ILD-Schicht 202. Einzelne der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 214 beinhalten das erste leitfähige Barrierematerial 206 entlang Seitenwänden und einer Unterseite des ersten leitfähigen Füllmaterials 208. Einzelne der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 214 sind entlang einer zweiten Richtung 299 orthogonal zu der ersten Richtung 298 angeordnet.
  • Dritte mehrere leitfähige Zwischenverbindungsleitungen 224 befinden sich in und sind beabstandet durch eine dritte ILD-Schicht 222 oberhalb der zweiten ILD-Schicht 212. Einzelne der dritten mehreren leitfähigen Zwischenverbindungsleitungen 224 beinhalten ein zweites leitfähiges Barrierematerial 226 entlang Seitenwänden und einer Unterseite eines zweiten leitfähigen Füllmaterials 228. Das zweite leitfähige Füllmaterial 228 unterscheidet sich in der Zusammensetzung von dem ersten leitfähigen Füllmaterial 208. Einzelne der dritten mehreren leitfähigen Zwischenverbindungsleitungen 224 befinden sich entlang der ersten Richtung 298.
  • Vierte mehrere leitfähige Zwischenverbindungsleitungen 234 befinden sich in und sind beabstandet durch eine vierte ILD-Schicht 232 oberhalb der dritten ILD-Schicht 222. Einzelne der vierten mehreren leitfähigen Zwischenverbindungsleitungen 234 beinhalten das zweite leitfähige Barrierematerial 226 entlang Seitenwänden und einer Unterseite des zweiten leitfähigen Füllmaterials 228. Einzelne der vierten mehreren leitfähigen Zwischenverbindungsleitungen 234 befinden sich entlang der zweiten Richtung 299.
  • Fünfte mehrere leitfähige Zwischenverbindungsleitungen 244 befinden sich in und sind beabstandet durch eine fünfte ILD-Schicht 242 oberhalb der vierten ILD-Schicht 232. Einzelne der fünften mehreren leitfähigen Zwischenverbindungsleitungen 244 beinhalten das zweite leitfähige Barrierematerial 226 entlang Seitenwänden und einer Unterseite des zweiten leitfähigen Füllmaterials 228. Einzelne der fünften mehreren leitfähigen Zwischenverbindungsleitungen 244 befinden sich entlang der ersten Richtung 298.
  • Sechste mehrere leitfähige Zwischenverbindungsleitungen 254 befinden sich in und sind beabstandet durch eine sechste ILD-Schicht 252 oberhalb der fünften ILD-Schicht 242. Einzelne der sechsten mehreren leitfähigen Zwischenverbindungsleitungen 254 beinhalten das zweite leitfähige Barrierematerial 226 entlang Seitenwänden und einer Unterseite des zweiten leitfähigen Füllmaterials 228. Einzelne der sechsten mehreren leitfähigen Zwischenverbindungsleitungen 254 befinden sich entlang der zweiten Richtung 299.
  • Bei einer Ausführungsform besteht das zweite leitfähige Füllmaterial 228 im Wesentlichen aus Kupfer und besteht das erste leitfähige Füllmaterial 208 im Wesentlichen aus Kobalt. Bei einer Ausführungsform beinhaltet das erste leitfähige Füllmaterial 208 Kupfer mit einer ersten Konzentration an Dotierungsfremdstoffatomen und beinhaltet das zweite leitfähige Füllmaterial 228 Kupfer mit einer zweiten Konzentration der Dotierungsfremdstoffatome, wobei die zweite Konzentration der Dotierungsfremdstoffatome geringer als die erste Konzentration der Dotierungsfremdstoffatome ist.
  • Bei einer Ausführungsform ist das erste leitfähige Barrierematerial 206 bezüglich der Zusammensetzung von dem zweiten leitfähigen Barrierematerial 226 verschieden. Bei einer anderen Ausführungsform weisen das erste leitfähige Barrierematerial 206 und das zweite leitfähige Barrierematerial 226 die gleiche Zusammensetzung auf.
  • Bei einer Ausführungsform befindet sich ein erster leitfähiger Via 219 auf einer einzelnen 204A der ersten mehreren leitfähigen Zwischenverbindungsleitungen 204 und ist elektrisch mit dieser gekoppelt. Eine einzelne 214A der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 214 befindet sich auf dem ersten leitfähigen Via 219 und ist elektrisch mit diesem gekoppelt.
  • Ein zweiter leitfähiger Via 229 befindet sich auf einer einzelnen 214B der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 214 und ist elektrisch mit dieser gekoppelt. Eine einzelne 224A der dritten mehreren leitfähigen Zwischenverbindungsleitungen 224 befindet sich auf dem zweiten leitfähigen Via 229 und ist elektrisch mit diesem gekoppelt.
  • Ein dritter leitfähiger Via 239 befindet sich auf einer einzelnen 224B der dritten mehreren leitfähigen Zwischenverbindungsleitungen 224 und ist elektrisch mit dieser gekoppelt. Eine einzelne 234A der vierten mehreren leitfähigen Zwischenverbindungsleitungen 234 befindet sich auf dem dritten leitfähigen Via 239 und ist elektrisch mit diesem gekoppelt.
  • Ein vierter leitfähiger Via 249 befindet sich auf einer einzelnen 234B der vierten mehreren leitfähigen Zwischenverbindungsleitungen 234 und ist elektrisch mit dieser gekoppelt. Eine einzelne 244A der fünften mehreren leitfähigen Zwischenverbindungsleitungen 244 befindet sich auf dem vierten leitfähigen Via 249 und ist elektrisch mit diesem gekoppelt.
  • Ein fünfter leitfähiger Via 259 befindet sich auf einer einzelnen 244B der fünften mehreren leitfähigen Zwischenverbindungsleitungen 244 und ist elektrisch mit dieser gekoppelt. Eine einzelne 254A der sechsten mehreren leitfähigen Zwischenverbindungsleitungen 254 befindet sich auf dem fünften leitfähigen Via 259 und ist elektrisch mit diesem gekoppelt.
  • Bei einer Ausführungsform beinhaltet der erste leitfähige Via 219 das erste leitfähige Barrierematerial 206 entlang Seitenwänden und einer Unterseite des ersten leitfähigen Füllmaterials 208. Der zweite 229, dritte 239, vierte 249 und fünfte 259 leitfähige Via beinhalten das zweite leitfähige Barrierematerial 226 entlang Seitenwänden und einer Unterseite des zweiten leitfähigen Füllmaterials 228.
  • Bei einer Ausführungsform sind die zweite 212, dritte 222, vierte 232, fünfte 242 und sechste 252 ILD-Schicht durch eine entsprechende Ätzstoppschicht 290 zwischen angrenzenden ILD-Schichten voneinander getrennt. Bei einer Ausführungsform sind eine oder mehrere der Ätzstoppschichten 290 eine Mehrschichtätzstoppschicht, wie etwa oben beschrieben ist. Bei einer Ausführungsform beinhalten die erste 202, zweite 212, dritte 222, vierte 232, fünfte 242 und sechste 252 ILD-Schicht Silicium, Kohlenstoff und Sauerstoff.
  • Bei einer Ausführungsform weisen einzelne der ersten 204 und zweiten 214 mehreren leitfähigen Zwischenverbindungsleitungen eine erste Breite (W1) auf. Einzelne der dritten 224, vierten 234, fünften 244 und sechsten 254 mehreren leitfähigen Zwischenverbindungsleitungen weisen eine zweite Breite (W2) größer als die erste Breite (W1) auf.
  • Bei einem anderen Aspekt sind gemäß einer Ausführungsform der vorliegenden Offenbarung in einem FEOL-Schema Kontakt-über-aktives-Gate(COAG: Contact Over Active Gate)-Strukturen und -Prozesse beschrieben. Eine oder mehrere Ausführungsformen der vorliegenden Offenbarung betreffen Halbleiterstrukturen oder - Vorrichtungen mit einer oder mehreren Gate-Kontakt-Strukturen (z. B. als Gate-Kontakt-Vias), die über aktiven Teilen von Gate-Elektroden der Halbleiterstrukturen oder - Vorrichtungen angeordnet sind. Eine oder mehrere Ausführungsformen der vorliegenden Offenbarung betreffen Verfahren zum Fertigen von Halbleiterstrukturen oder - Vorrichtungen mit einer oder mehreren Gate-Kontakt-Strukturen, die über aktiven Teilen von Gate-Elektroden der Halbleiterstrukturen oder -vorrichtungen gebildet sind. Hier beschriebene Ansätze können verwendet werden, um eine Standardzellenfläche zu reduzieren, indem eine Gate-Kontakt-Bildung über aktiven Gate-Gebieten ermöglicht wird. Bei einer oder mehreren Ausführungsformen sind die Gate-Kontakt-Strukturen, die zum Kontaktieren der Gate-Elektroden gefertigt sind, selbstausgerichtete Via-Strukturen.
  • Bei Technologien, bei denen Raum- und Layouteinschränkungen im Vergleich zu Raum- und Layouteinschränkungen einer momentanen Generation etwas lockerer sind, kann ein Kontakt zu einer Gate-Struktur gefertigt werden, indem ein Kontakt zu einem Teil der Gate-Elektrode hergestellt wird, der über einem Isolationsgebiet angeordnet ist. Allgemein betreffen ein oder mehrere Ausführungsformen Ansätze zum Landen eines Gate-Kontakt-Vias direkt auf einem aktiven Transistor-Gate und daraus gebildete Strukturen. Solche Ansätze können die Notwendigkeit einer Erweiterung einer Gate-Leitung auf einer Isolation zu Kontaktzwecken beseitigen. Solche Ansätze können auch die Notwendigkeit für eine separate Gate-Kontakt(GCN)-Schicht zum Leiten von Signalen von einer Gate-Leitung oder Struktur beseitigen. Bei einer Ausführungsform wird eine Beseitigung der obigen Merkmale erreicht, indem Kontaktmetalle in einem Grabenkontakt (TCN) ausgespart werden und ein zusätzliches dielektrisches Material in dem Prozessfluss (z. B. Grabenisolationsschicht (TILA)) eingeführt wird. Das zusätzliche dielektrische Material ist als eine Grabenkontaktdielektrikumkappenschicht mit Ätzcharakteristiken verschieden von der Gate-Dielektrikum-Material-Kappenschicht, die für eine Grabenkontaktausrichtung in einem GAP-Verarbeitungsschema (GAP: Gate Aligned contact Process - Gate-ausgerichteter Kontaktprozess) (z. B. Verwendung einer Gate-Isolationsschicht (GILA)) verwendet wird, enthalten.
  • Gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung werden Ätzstoppschichtstapel implementiert, um eine verbesserte Via-Kontaktselektivität zu TILA/GILA und eine wesentlich verbesserte Ausbeute bereitzustellen. Bei einer Ausführungsform landet eine Via-Öffnungsätzung auf einer oberen dielektrischen Ätzstoppschicht mit sehr hoher Selektivität. Die obere dielektrische Ätzstoppschicht wird mit einer Selektivität zu einer darunterliegenden unteren dielektrischen Ätzstoppschicht geätzt. Die untere dielektrische Ätzstoppschicht wird dann geätzt, um darunterliegende TILA/GILA-Gebiete freizulegen. Der Mehrfachoperationsdurchbruchsprozess kann implementiert werden, um einen Verlust an den darunterliegenden TILA/GILA-Gebieten zu reduzieren und eine signifikante Ausbeutenverbesserung zu ermöglichen.
  • Als ein beispielhaftes Fertigungsschema veranschaulichen 3A-3D Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen einer Contact-Over-Active-Gate(COAG)-Struktur unter Verwendung einer Mehrschichtätzstoppschicht veranschaulichen, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 3A sind mehrere Gate-Strukturen 304 oberhalb einer Finne oder eines Substrats 302 gebildet. Die Gate-Strukturen 304 können eine Gate-Dielektrikum-Schicht und eine Gate-Elektrode beinhalten. Jede der Gate-Strukturen 304 beinhaltet eine Gate-Isolationsschicht (GILA) 306 oder eine Gate-Dielektrikum-Kappe darauf. Dielektrische Abstandshalter 307 können sich entlang Seitenwänden jeder Paarung aus Gate-Stapel 304/GILA 306 befinden. Die Gate-Strukturen 304 wechseln sich mit leitfähigen Grabenkontaktstrukturen 308 ab. Jede der leitfähigen Grabenkontaktstrukturen 308 beinhaltet eine Grabenisolationsschicht (TILA) 310 oder eine dielektrische Kontaktkappe darauf. Eine erste dielektrische Ätzstoppschicht 311 befindet sich direkt auf und ist kontinuierlich über den Grabenisolationsschichten 310 und den Gate-Isolationsschichten 306 und möglicherweise den dielektrischen Abstandshaltern 307. Eine zweite dielektrische Ätzstoppschicht 312 befindet sich direkt auf und ist kontinuierlich über der ersten dielektrischen Ätzstoppschicht 311. Die zweite dielektrische Ätzstoppschicht 312 ist von der ersten dielektrischen Ätzstoppschicht 311 verschieden. Eine dritte dielektrische Ätzstoppschicht 314 befindet sich direkt auf und ist kontinuierlich über der zweiten dielektrischen Ätzstoppschicht 312. Die dritte dielektrische Ätzstoppschicht 314 ist von der zweiten dielektrischen Ätzstoppschicht 312 verschieden. Ein Zwischenschichtdielektrikum(ILD)-Material 316 befindet sich auf der dritten dielektrischen Ätzstoppschicht 314.
  • Wieder unter Bezugnahme auf 3A wird eine Öffnung 318 in dem ILD-Material 316 gebildet. Die Öffnung 318 kann einen Grabenteil 320 und einen Via-Teil 322 beinhalten. Bei einer Ausführungsform wird die Öffnung 318 in dem ILD-Material 316 unter Verwendung eines Trocken- oder Plasmaätzprozesses gebildet. Der Ätzprozess stoppt auf der dritten dielektrischen Ätzstoppschicht 314. Bei einer Ausführungsform landet die Ätzung, die zum Bilden der Öffnung 318 verwendet wird, mit einer Selektivität gegenüber der dritten dielektrischen Ätzstoppschicht 314 von mehr als 10:1 und bevorzugt mehr als 20:1. Dabei gibt es infolge des Ätzprozesses, der zum Bilden der Öffnung 318 verwendet wird, eine(n) minimale(n) bis keine(n) Verlust oder Erosion von TILA/GILA-Strukturen. Außerdem gibt es eine(n) minimale(n) bis keine(n) Verlust oder Erosion von TILA/GILA-Strukturen infolge von Reinigungsprozessen, die anschließend verwendet werden, um die Öffnung 318 vor einer weiteren Verarbeitung zu reinigen, wobei solche Reinigungsprozesse ansonsten TILA/GILA-Oberflächen unerwünscht oxidieren können.
  • Unter Bezugnahme auf 3B erstreckt sich der Via-Teil 322 der Öffnung 318 durch die dritte dielektrische Ätzstoppschicht 314, um die Öffnung 318A mit einem Via-Teil 322A und die strukturierte dritte dielektrische Ätzstoppschicht 314A zu bilden.
  • Unter Bezugnahme auf 3C wird der Via-Teil 322A der Öffnung 318A dann durch die zweite dielektrische Ätzstoppschicht 312 und die erste dielektrische Ätzstoppschicht 311 erweitert, um die Öffnung 318B mit dem Via-Teil 322B zu bilden, und wobei eine strukturierte zweite dielektrische Ätzstoppschicht 312A und eine strukturierte erste dielektrische Ätzstoppschicht 311A gebildet werden. Bei einer Ausführungsform erstreckt sich (z. B. entfernt) die Via-Öffnung 322B in eine der TILA-Strukturen 310 hinein, um eine entsprechende 308A der Grabenkontaktstrukturen 308, wie dargestellt, für eine anschließende elektrische Kontaktbildung freizulegen. Bei einer anderen, nicht dargestellten Ausführungsform erstreckt sich (z. B. entfernt) die Via-Öffnung 322B in eine der GILA-Strukturen 306 hinein, um eine entsprechende der Gate-Strukturen 304 für eine anschließende elektrische Kontaktbildung freizulegen.
  • Bei einer Ausführungsform wird der Via-Teil 322B der Öffnung 318B in einem ersten Trocken- oder Plasmaätzprozess, der die strukturierte zweite dielektrische Ätzstoppschicht 312A bildet, einem Nassätzprozess, der die strukturierte erste dielektrische Ätzstoppschicht bildet, und einem zweiten Trocken- oder Plasmaätzprozess, der die anvisierte TILA-Struktur 310 (oder GILA-Struktur 306) entfernt, gebildet. Es versteht sich, dass die Bildung der Via-Öffnung 322B die eine der TILA-Strukturen 310 möglicherweise nicht mit perfekter Selektivität gegenüber anderen freigelegten Materialien entfernt. Zum Beispiel kann eine Erosion dielektrischer Abstandshalter auftreten, so dass erodierte dielektrische Abstandshalter 307A gebildet werden. Eine Erosion kann sich auch in eine benachbarte GILA-Struktur 306 erstrecken, wie dargestellt ist. Trotzdem wird eine solche Erosion gemäß Ausführungsformen der vorliegenden Offenbarung im Vergleich zu einem Prozess, der keine Verwendung der ersten 311, zweiten 312 und dritten 314 dielektrischen Ätzstoppschicht involviert, durch einen Prozess wesentlich abgeschwächt, der die erste 311, zweite 312 und dritte 314 dielektrischen Ätzstoppschicht involviert.
  • Unter Bezugnahme auf 3D wird eine leitfähige Struktur 350 in der Öffnung 318B gebildet. Bei einer Ausführungsform beinhaltet die leitfähige Struktur 350 eine obere leitfähige Leitung oder Zwischenverbindung und einen unteren leitfähigen Via.
  • Unter Bezugnahme auf 3A-3D ist bei einer Ausführungsform das ILD-Material 316 ein Low-k-Material. Bei einer speziellen Ausführungsform ist das ILD-Material 316 ein CDO-Material (CDO: Carbon Doped Oxid - mit Kohlenstoff dotiertes Oxid), das auch als ein SiOCH-Film bezeichnet werden kann, da das Material Silicium, Sauerstoff, Kohlenstoff und Wasserstoff beinhaltet. Bei einer Ausführungsform wird die Öffnung 318 in dem ILD-Material 316 unter Verwendung eines fluorbasierten Trocken- oder Plasmaätzprozesses gebildet.
  • Bei einer Ausführungsform sind die erste und dritte Ätzstoppschicht 311 und 314 hochbeständig gegenüber einem fluorbasierten Trocken- oder Plasmaätzprozess, der zum Bilden der Öffnung 322 in dem ILD-Material 316 verwendet wird. Bei einer Ausführungsform beinhalten die erste und dritte Ätzstoppschicht 311 und 314 ein Metalloxidmaterial. Bei einer solchen Ausführungsform ist das Metalloxidmaterial ein Aluminiumoxidmaterial. Bei einer speziellen solchen Ausführungsform beinhalten die erste und die dritte Ätzstoppschicht 311 und 314 näherungsweise 35-40 Atom-% Aluminium und 60-65 Atom-% Sauerstoff. Fremdstoffe können auch enthalten sein, wie etwa 0,5-1 Atomprozent Wasserstoff und 0,1-0,5 Atomprozent Kohlenstoff. Bei einer Ausführungsform sind oder beinhalten die erste und dritte Ätzstoppschicht 311 und 314 ein Aluminiumoxidmaterial, das unter Verwendung von Atomlagenabscheidung (ALD) mit Trimethylaluminium (TMA) und Wasser als Vorläufern gebildet wird. Bei einer Ausführungsform sind oder beinhalten die erste und die dritte Ätzstoppschicht 311 und 314 eine amorphe Materialschicht. Bei einer Ausführungsform weisen die erste und die dritte Ätzstoppschicht 311 und 314 jeweils eine Dicke in dem Bereich von 20-120 Ångström auf.
  • Bei einer Ausführungsform sind die erste und die dritte Ätzstoppschicht 311 und 314 durch einen hochselektiven Nassätzprozess ätzbar, wie etwa einen Nassätzprozess, der die Verwendung von Glycolether, einem zyklischen Amin, einem Glycol, einem Amin oder einer Kombination aus zwei oder mehr davon involviert. Ohne durch die Theorie gebunden zu sein, werden bei einer Ausführungsform die erste und/oder die dritte Ätzstoppschicht 311 und/oder 314 während des fluorbasierten Trocken- oder Plasmaätzprozesses, der zum Bilden der Öffnung 318 verwendet wird, oberflächenfluoriert. Bei Exposition gegenüber der Nassätzung kann HF als ein sehr lokalisiertes Ätzmittel zum Strukturieren der ersten und/oder dritten Ätzstoppschicht 311 und 314 gebildet werden. Es versteht sich, dass die Verwendung eines Aluminiumoxids als ein Metalloxidmaterial für die erste und dritte Ätzstoppschicht 311 und 314 überlegene Nassätzcharakteristiken im Vergleich zu anderen Metalloxiden (wie etwa Titanoxid, Hafniumoxid oder Zirconiumoxid) aufweisen kann, die sich als schwierig für eine Nassätzung erwiesen haben.
  • Bei einer Ausführungsform ist die zweite Ätzstoppschicht 312 hochbeständig gegenüber dem Nassätzprozess, der zum Strukturieren der ersten und dritten dielektrischen Ätzstoppschicht 311 und 314 verwendet wird. Bei einer Ausführungsform beinhaltet die zweite Ätzstoppschicht 312 ein Siliciumnitridmaterial. Bei einer solchen Ausführungsform weist das Siliciumnitridmaterial eine niedrigere dielektrische Konstante als das Metalloxidmaterial der ersten und dritten dielektrischen Ätzstoppschicht 311 und 314 auf. Bei einer speziellen solchen Ausführungsform beinhaltet die zweite Ätzstoppschicht 312 näherungsweise 40-50 Atom-% Stickstoff, 30-40 Atom-% Silicium und 10-20 Atom-% Wasserstoff. Fremdstoffe können ebenfalls enthalten sein, wie etwa 1-2 Atomprozent Sauerstoff. Bei einer Ausführungsform ist die zweite Ätzstoppschicht 312 eine amorphe Materialschicht. Bei einer Ausführungsform weist die zweite Ätzstoppschicht 312 eine Dicke in dem Bereich von 50-150 Ångström auf.
  • Bei einer Ausführungsform bestehen die GILA-Strukturen 306 aus einem Siliciumnitridmaterial mit einer anderen Zusammensetzung als ein Siliciumnitridmaterial der zweiten Ätzstoppschicht 312. Bei einer solchen Ausführungsform sind die GILA-Strukturen 306 ein amorphes Siliciumnitridmaterial, das näherungsweise 50-55 Atom-% Stickstoff, 35-40 Atom-% Silicium und 5-10 Atom-% Wasserstoff beinhaltet. Fremdstoffe können ebenfalls enthalten sein, wie etwa 0,1-0,3 Atomprozent Sauerstoff und 0,1 % Kohlenstoff. Bei einer Ausführungsform bestehen die TILA-Strukturen 310 aus einem Siliciumcarbidmaterial, wie etwa einem Siliciumcarbidmaterial, das in einem Werkzeug für hochdichtes Plasma gebildet wird.
  • Wie durch die vorliegende Anmeldung hinweg beschrieben, kann ein Substrat aus einem Halbleitermaterial bestehen, das einem Herstellungsprozess widerstehen kann und in dem Ladung migrieren kann. Bei einer Ausführungsform ist ein Substrat, das hier beschrieben ist, ein Volumensubstrat, das aus einer kristallinen Silicium-, Silicium/Germanium- oder Germaniumschicht besteht, die mit einem Ladungsträger, wie etwa unter anderem Phosphor, Arsen, Bor oder einer Kombination davon, dotiert ist, um ein aktives Gebiet zu bilden. Bei einer Ausführungsform ist die Konzentration von Siliciumatomen in einem solchen Volumensubstrat größer als 97 %. Bei einer anderen Ausführungsform besteht ein Volumensubstrat aus einer epitaktischen Schicht, die auf einem individuellen kristallinen Substrat aufgewachsen ist, z. B. eine epitaktische Siliciumschicht, die auf einem mit Bor dotierten monokristallinen Volumensiliciumsubstrat aufgewachsen ist. Ein Volumensubstrat kann alternativ aus einem Gruppe-III-V-Material bestehen. Bei einer Ausführungsform besteht ein Volumensubstrat aus einem Gruppe-III-V-Material, wie etwa unter anderem Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder einer Kombination davon. Bei einer Ausführungsform besteht ein Volumensubstrat aus einem Gruppe-III-V-Material und sind die Ladungsträgerdotierungsstofffremdstoffatome solche, wie etwa unter anderem Kohlenstoff, Silicium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur.
  • Wie durch die vorliegende Anmeldung hinweg beschrieben, können Isolationsgebiete, wie etwa flache Grabenisolationsgebiete oder Unterfinnenisolationsgebiete, aus einem Material bestehen, das dazu geeignet ist, schlussendlich Teile einer permanenten Gate-Struktur elektrisch von einem darunterliegenden Volumensubstrat zu isolieren oder dazu beizutragen oder aktive Gebiete zu isolieren, die in einem darunterliegenden Volumensubstrat gebildet sind, wie etwa eine Isolation von aktiven Finnengebieten. Zum Beispiel besteht bei einer Ausführungsform ein Isolationsgebiet aus einer oder mehreren Schichten eines dielektrischen Materials, wie etwa unter anderem Siliciumdioxid, Siliciumoxinitrid, Siliciumnitrid, mit Kohlenstoff dotiertes Siliciumnitrid oder eine Kombination daraus.
  • Wie durch die vorliegende Anmeldung hindurch beschrieben, können Gate-Leitungen oder Gate-Strukturen aus einem Gate-Elektrode-Stapel bestehen, der eine Gate-Dielektrikum-Schicht und eine Gate-Elektrode-Schicht beinhaltet. Bei einer Ausführungsform besteht die Gate-Elektrode des Gate-Elektrode-Stapels aus einem Metall-Gate und besteht die Gate-Dielektrikum-Schicht aus einem High-k-Material. Zum Beispiel besteht die Gate-Dielektrikum-Schicht bei einer Ausführungsform aus einem Material, wie etwa unter anderem Hafniumoxid, Hafniumoxinitrid, Hafniumsilicat, Lanthanoxid, Zirconiumoxid, Zirconiumsilicat, Tantaloxid, Bariumstrontiumtitanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid, Bleizinkniobat oder einer Kombination daraus. Des Weiteren kann ein Teil der Gate-Dielektrikum-Schicht eine Schicht aus nativem Oxid beinhalten, das aus den oberen wenigen Schichten eines Halbleitersubstrats gebildet wird. Bei einer Ausführungsform besteht das Gate-Dielektrikum aus einem oberen High-k-Teil und einem unteren Teil, der aus einem Oxid eines Halbleitermaterials besteht. Bei einer Ausführungsform besteht die Gate-Dielektrikum-Schicht aus einem oberen Teil aus Hafniumoxid und einem unteren Teil aus Siliciumdioxid oder Siliciumoxinitrid. Bei manchen Implementierungen ist ein Teil des Gate-Dielektrikums eine „U“-förmige Struktur, die einen unteren Teil im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandteile, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind, beinhaltet.
  • Bei einer Ausführungsform besteht eine Gate-Elektrode aus einer Metallschicht, wie etwa unter anderem Metallnitriden, Metallcarbiden, Metallsiliciden, Metallaluminiden, Hafnium, Zirconium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähigen Metalloxiden. Bei einer speziellen Ausführungsform besteht die Gate-Elektrode aus einem Nicht-Austrittsarbeitseinstellung-Füllmaterial, das oberhalb einer Metallaustrittsarbeitseinstellungsschicht gebildet ist. Die Gate-Elektrode-Schicht kann aus einem p-Typ-Austrittsarbeitsmetall oder einem n-Typ-Austrittsarbeitsmetall in Abhängigkeit davon bestehen, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll. Bei einigen Implementierungen kann die Gate-Elektrode-Schicht aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Austrittsarbeitsmetallschichten sind und wenigstens eine Metallschicht eine leitfähige Füllschicht ist. Für einen PMOS-Transistor beinhalten Metalle, die für die Gate-Elektrode verwendet werden können, unter anderem Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide, z. B. Rutheniumoxid. Eine p-Typ-Metallschicht wird die Bildung einer PMOS-Gate-Elektrode mit einer Austrittsarbeit ermöglichen, die zwischen etwa 4,9 eV und etwa 5,2 eV liegt. Für einen NMOS-Transistor beinhalten Metalle, die für die Gate-Elektrode verwendet werden können, unter anderem Hafnium, Zirconium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie etwa Hafniumcarbid, Zirconiumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid. Eine n-Typ-Metallschicht wird die Bildung einer NMOS-Gate-Elektrode mit einer Austrittsarbeit ermöglichen, die zwischen etwa 3,9 eV und etwa 4,2 eV liegt. Bei manchen Implementierungen kann die Gate-Elektrode aus einer „U“-förmigen Struktur bestehen, die einen unteren Teil im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandteile, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind, beinhaltet. Bei einer anderen Implementierung kann wenigstens eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandteile aufweist, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind. Bei weiteren Implementierungen der Offenbarung kann die Gate-Elektrode aus einer Kombination von U-förmigen Strukturen und planaren nicht-U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die oben auf einer oder mehreren planaren, nicht U-förmigen Schichten gebildet sind.
  • Wie durch die vorliegende Anmeldung hinweg beschrieben, können Abstandshalter, die mit Gate-Leitungen oder Elektrodenstapeln assoziiert sind, aus einem Material bestehen, das dazu geeignet ist, schlussendlich eine permanente Gate-Struktur elektrisch von angrenzenden leitfähigen Kontakten, wie etwa selbstausgerichteten Kontakten, zu isolieren oder zu der Isolation davon beizutragen. Zum Beispiel bestehen bei einer Ausführungsform die Abstandshalter aus einem dielektrischen Material, wie etwa unter anderem Siliciumdioxid, Siliciumoxinitrid, Siliciumnitrid oder mit Kohlenstoff dotiertem Siliciumnitrid.
  • Bei einer Ausführungsform besteht das Zwischenschichtdielektrikum(ILD)-Material, wie durch die gesamte vorliegende Beschreibung hinweg verwendet, aus einer Schicht eines dielektrischen oder isolierenden Materials oder beinhaltet eine solche. Beispiele für geeignete dielektrische Materialien beinhalten unter anderem Oxide von Silicium (z. B. Siliciumdioxid (SiO2)), dotierte Oxide von Silicium, fluorierte Oxide von Silicium, mit Kohlenstoff dotierte Oxide von Silicium, verschiedene Low-k-Dielektrikum-Materialien, die aus dem Stand der Technik bekannt sind, und Kombinationen daraus. Das Zwischenschichtdielektrikummaterial kann durch Techniken, wie etwa zum Beispiel chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder durch andere Abscheidungsverfahren, gebildet werden.
  • Bei einer Ausführungsform bestehen, wie auch in der gesamten vorliegenden Beschreibung verwendet, Metallleitungen oder ein Zwischenverbindungsleitungsmaterial (und Via-Material) aus einer oder mehreren Metallstrukturen oder anderen leitfähigen Strukturen. Ein übliches Beispiel ist die Verwendung von Kupferleitungen und -strukturen, die Barriereschichten zwischen dem Kupfer und dem umgebenden ILD-Material beinhalten können oder nicht. Wie hierin verwendet, schließt der Begriff Metall Legierungen, Stapel und andere Kombination mehrerer Metalle ein. Zum Beispiel können die Metallzwischenverbindungsleitungen Barriereschichten (z. B. Schichten einschließlich Ta und/oder TaN und/oder Ti und/oder TiN), Stapel unterschiedlicher Metalle oder Legierungen usw. beinhalten. Dementsprechend können die Zwischenverbindungsleitungen eine einzige Materialschicht sein oder können aus einigen Schichten gebildet sein, einschließlich leitfähiger Auskleidungsschichten und Füllschichten. Ein beliebiger geeigneter Abscheidungsprozess, wie etwa Elektroplattieren, chemische Gasphasenabscheidung oder physikalische Gasphasenabscheidung, kann zum Bilden von Zwischenverbindungsleitungen verwendet werden. Bei einer Ausführungsform bestehen die Zwischenverbindungsleitungen aus einem leitfähigen Material, wie etwa unter anderem Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen davon. Die Zwischenverbindungsleitungen werden manchmal in der Technik auch als Leiterbahnen, Drähte, Leitungen, Metall oder einfach Zwischenverbindung bezeichnet.
  • Bei einer Ausführungsform bestehen Hartmaskenmaterialien, wie auch durch die gesamte vorliegende Beschreibung hinweg verwendet, aus dielektrischen Materialien, die von dem Zwischenschichtdielektrikummaterial verschieden sind. Bei einer Ausführungsform können unterschiedliche Hartmaskenmaterialien in unterschiedlichen Gebieten verwendet werden, so dass eine unterschiedliche Wachstums- oder Ätzselektivität zueinander und zu den darunterliegenden Dielektrikums- und Metallschichten bereitgestellt wird. Bei manchen Ausführungsformen beinhaltet eine Hartmaskenschicht eine Schicht aus einem Nitrid von Silicium (z. B. Siliciumnitrid) oder eine Schicht aus einem Oxid von Silicium oder beides oder eine Kombination daraus. Andere geeignete Materialien können Materialien auf Kohlenstoffbasis beinhalten. Bei einer anderen Ausführungsform kann ein Hartmaskenmaterial eine Metallspezies beinhalten. Zum Beispiel kann eine Hartmaske oder ein darüberliegendes Material eine Schicht aus einem Nitrid von Titan oder einem anderen Metall beinhalten (z. B. Titannitrid). Potentiell können geringere Mengen anderer Materialien, wie beispielsweise Sauerstoff, in einer oder mehreren dieser Schichten enthalten sein. Alternativ dazu können in Abhängigkeit von der speziellen Implementierung andere Hartmaskenschichten verwendet werden, die in der Technik bekannt sind. Die Hartmaskenschichten können durch CVD, PVD oder durch andere Abscheidungsverfahren gebildet werden.
  • Bei einer Ausführungsform werden, wie auch durch die vorliegende Beschreibung hinweg verwendet, lithografische Vorgänge unter Verwendung von 193-nm-Immersionslithografie (i193), Extrem-UV(EUV)-Lithografie oder Elektronenstrahldirektschreib(EBDW: Electron Beam Direct Write)-Lithografie oder dergleichen gebildet. Ein Positiv- oder Negativfotolack kann verwendet werden. Bei einer Ausführungsform ist eine lithografische Maske eine Dreischichtmaske, die aus einem topografischen Maskierungsteil, einer Antireflexionsbeschichtung(ARC: Anti-Reflective Coating)-Schicht und einer Fotolackschicht besteht. Bei einer speziellen solchen Ausführungsform ist der topografische Maskierungsteil eine Kohlenstoffhartmaske(CHM)-Schicht und ist die Antireflexionsbeschichtungsschicht eine Silicium-ARC-Schicht.
  • Bei einer Ausführungsformen involvieren möglicherweise hier beschriebene Ansätze die Bildung einer Kontaktstruktur, die sehr gut mit einer existierenden Gate-Struktur ausgerichtet ist, während die Verwendung eines lithografischen Vorgangs mit einem äußerst strengen Überdeckungsgenauigkeitsbudget beseitigt wird. Bei einer solchen Ausführungsform ermöglicht dieser Ansatz das Verwenden einer intrinsisch hochselektiven Nassätzung (z. B. gegenüber Trocken- oder Plasmaätzen), um Kontaktöffnungen zu erzeugen. Bei einer Ausführungsform wird eine Kontaktstruktur durch Nutzen einer existierenden Gate-Struktur in Kombination mit einem Kontaktstopfenlithografievorgang gebildet. Bei einer solchen Ausführungsform ermöglicht der Ansatz das Beseitigen der Notwendigkeit für einen ansonsten kritischen Lithografievorgang zum Erzeugen einer Kontaktstruktur, wie sie bei anderen Ansätzen verwendet wird. Bei einer Ausführungsform wird ein Grabenkontaktgitter nicht getrennt strukturiert, sondern wird stattdessen zwischen Poly(Gate)-Leitungen gebildet. Zum Beispiel wird bei einer solchen Ausführungsform ein Grabenkontaktgitter anschließend an das Gate-Gitter-Strukturieren, aber vor Gate-Gitter-Schnitten gebildet.
  • Des Weiteren kann eine Gate-Stapel-Struktur durch einen Ersatz-Gate-Prozess gefertigt werden. Bei einem solchen Schema kann Dummy-Gate-Material, wie etwa Polysilicium- oder Siliciumnitridsäulenmaterial, entfernt und mit einem permanenten Gate-Elektrode-Material ersetzt werden. Bei einer solchen Ausführungsform wird eine permanente Gate-Dielektrikum-Schicht auch in diesem Prozess gebildet, anstatt von einer früheren Verarbeitung übernommen zu werden. Bei einer Ausführungsform werden Dummy-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. Bei einer Ausführungsform bestehen Dummy-Gates aus polykristallinem Silicium oder amorphem Silicium und werden mit einem Trockenätzprozess einschließlich der Verwendung von SF6 entfernt. Bei einer anderen Ausführungsform bestehen Dummy-Gates aus polykristallinem Silicium oder amorphem Silicium und werden mit einem Nassätzprozess einschließlich der Verwendung von wässrigem NH4OH oder Tetramethylammoniumhydroxid entfernt. Bei einer Ausführungsform bestehen Dummy-Gates aus Siliciumnitrid und werden mit einer Nassätzung einschließlich wässriger Phosphorsäure entfernt.
  • Bei einer Ausführungsform sehen ein oder mehrere hier beschriebene Ansätze im Wesentlichen einen Dummy- oder Ersatz-Gate-Prozess in Kombination mit einem Dummy- und Ersatzkontaktprozess vor, um bei der Struktur anzukommen. Bei einer solchen Ausführungsform wird der Ersatzkontaktprozess nach dem Ersatz-Gate-Prozess durchgeführt, um ein Hochtemperaturtempern von wenigstens einem Teil des permanenten Gate-Stapels zu ermöglichen. Zum Beispiel wird bei einer speziellen solchen Ausführungsform ein Tempern wenigstens eines Teils der permanenten Gate-Strukturen bei einer Temperatur höher als näherungsweise 600 Grad Celsius durchgeführt, z. B. nachdem eine Gate-Dielektrikum-Schicht gebildet wurde. Das Tempern wird vor der Bildung der permanenten Kontakte durchgeführt.
  • Bei manchen Ausführungsformen platziert die Anordnung einer Halbleiterstruktur oder -vorrichtung einen Gate-Kontakt über Teilen einer Gate-Leitung oder einen Gate-Stapel über Isolationsgebieten. Jedoch kann eine solche Anordnung als eine ineffiziente Verwendung von Layoutplatz gesehen werden. Bei einer anderen Ausführungsform weist eine Halbleitervorrichtung Kontaktstrukturen auf, die Teile einer Gate-Elektrode kontaktieren, die über einem aktiven Gebiet gebildet ist. Allgemein beinhalten eine oder mehrere Ausführungsformen der vorliegenden Offenbarung Verwenden eines Gate-ausgerichteten Grabenkontaktprozesses vor dem (z. B. zusätzlich zu dem) Bilden einer Gate-Kontakt-Struktur (wie etwa eines Via) über einem aktiven Teil eines Gate und in einer gleichen Schicht wie ein Grabenkontakt-Via zuerst. Ein solcher Prozess kann implementiert werden, um Grabenkontaktstrukturen zur Halbleiterstrukturfertigung, z. B. zur Integrierter-Schaltkreis-Fertigung, zu bilden. Bei einer Ausführungsform wird eine Grabenkontaktstruktur als mit einer existierenden Gate-Strukturierung ausgerichtet gebildet. Im Gegensatz dazu involvieren andere Ansätze typischerweise einen zusätzlichen Lithografieprozess mit strenger Überdeckungsgenauigkeit einer lithografischen Kontaktstruktur mit einer existierenden Gate-Struktur in Kombination mit selektivem kontaktlosem Ätzen. Zum Beispiel kann ein anderer Prozess Strukturieren eines Poly(Gate)-Gitters mit separatem Strukturieren von Kontaktmerkmalen beinhalten.
  • Es versteht sich, dass Rastermaßteilungsverarbeitungs- und Strukturierungsszenarien implementiert werden können, um hier beschriebene Ausführungsformen zu ermöglichen oder als Teil von hier beschriebenen Ausführungsformen enthalten sein können. Eine Rastermaßteilungsstrukturierung verweist typischerweise auf eine Rastermaßhalbierung, Rastermaßviertelung usw. Rastermaßteilungsschemata können auf eine FEOL-Verarbeitung, BEOL-Verarbeitung oder sowohl FEOL(Vorrichtung)- als auch BEOL(Metallisierungs)-Verarbeitung anwendbar sein. Gemäß einer oder mehreren hier beschriebenen Ausführungsformen wird eine optische Lithografie zuerst implementiert, um unidirektionale Leitungen (z. B. entweder strikt unidirektional oder hauptsächlich unidirektional) in einem vordefinierten Rastermaß zu drucken. Eine Rastermaßteilungsverarbeitung wird dann als eine Technik implementiert, um eine Leitungsdichte zu erhöhen.
  • Bei einer Ausführungsform wird der Begriff „Gitterstruktur“ hier für Finnen, Gate-Leitungen, Metallleitungen, ILD-Leitungen oder Hartmaskenleitungen verwendet, um sich auf eine Gitterstruktur mit engem Rastermaß zu beziehen. Bei einer solchen Ausführungsform ist das enge Rastermaß nicht direkt durch eine ausgewählte Lithografie erreichbar. Zum Beispiel kann zunächst eine Struktur basierend auf einer ausgewählten Lithografie gebildet werden, aber das Rastermaß kann durch die Verwendung von Abstandshaltermaskenstrukturierung halbiert werden, wie in der Technik bekannt ist. Darüber hinaus kann das ursprüngliche Rastermaß durch einen zweiten Durchgang einer Abstandshaltermaskenstrukturierung geviertelt werden. Entsprechend können die hier beschriebenen gitterähnlichen Strukturen Metallleitungen, ILD-Leitungen oder Hartmaskenleitungen in einem im Wesentlichen einheitlichen Rastermaß beanstandet und mit einer im Wesentlichen einheitlichen Breite aufweisen. Zum Beispiel würde bei manchen Ausführungsformen die Rastermaßvariation innerhalb von zehn Prozent liegen und würde die Breitenvariation innerhalb von zehn Prozent liegen und bei manchen Ausführungsformen würde die Rastermaßvariation innerhalb von fünf Prozent liegen und würde die Breitenvariation innerhalb von fünf Prozent liegen. Die Struktur kann durch einen Rastermaßhalbierungs- oder Rastermaßviertelungs- oder einen anderen Rastermaßteilungsansatz gefertigt werden. Bei einer Ausführungsform weist das Gitter nicht notwendigerweise ein einziges Rastermaß auf.
  • Bei einer Ausführungsform wird ein Deckfilm unter Verwendung von Lithografie und Ätzverarbeitung strukturiert, die z. B. abstandshalterbasierte Doppelstrukturierung (SBDP: Spacer-Based-Double-Patterning) oder Rastermaßhalbierung oder abstandshalterbasierte Vierfachstrukturierung (SBQP: Spacer-Based-Quadruple-Patterning) oder Rastermaßviertelung einschließen können. Es versteht sich, dass andere Rastermaßteilungsansätze ebenfalls implementiert werden können. In jedem Fall kann bei einer Ausführungsform ein gitterartiges Layout durch einen ausgewählten Lithografieansatz, wie etwa 193-nm-Immersionslithografie (193i), gefertigt werden. Eine Rastermaßteilung kann implementiert werden, um die Dichte von Leitungen in dem gitterartigen Layout um einen Faktor von n zu erhöhen. Eine gitterartige Layoutbildung mit 193i-Lithografie plus Rastermaßteilung um einen Faktor von ,n‘ kann als 193i+P/n-Rastermaßteilung bezeichnet werden. Bei einer solchen Ausführungsform kann die 193-nm-Immersionsskalierung für viele Generationen mit kosteneffektiver Rastermaßteilung erweitert werden.
  • Es versteht sich außerdem, dass nicht alle Aspekte der hier beschriebenen Prozesse umgesetzt werden müssen, um in die Idee und den Schutzumfang von Ausführungsformen der vorliegenden Offenbarung zu fallen. Zum Beispiel müssen bei einer Ausführungsform Dummy-Gates niemals vor dem Fertigen von Gate-Kontakten über aktiven Teilen der Gate-Stapel gebildet werden. Die oben beschriebenen Gate-Stapel können tatsächlich permanente Gate-Stapel, wie anfänglich gebildet, sein. Außerdem können die hier beschriebenen Prozesse verwendet werden, um eine oder mehrere Halbleitervorrichtungen zu bilden. Die Halbleitervorrichtungen können Transistoren oder ähnliche Vorrichtungen sein. Zum Beispiel sind bei einer Ausführungsform die Halbleitervorrichtungen Metall-Oxid-Halbleiter(MOS)-Transistoren für Logik oder Speicher oder sind Bipolartransistoren. Außerdem weisen bei einer Ausführungsform die Halbleitervorrichtungen eine dreidimensionale Architektur, wie etwa eine Tri-Gate-Vorrichtung, eine Doppel-Gate-Vorrichtung mit unabhängigem Zugriff oder einen FIN-FET, auf. Eine oder mehrere Ausführungsformen können insbesondere zum Fertigen von Halbleitervorrichtungen mit einem 10-Nanometer(10 nm)-Technologieknoten, Sub-10-Nanometer(10 nm)-Technologieknoten nützlich sein.
  • Zusätzliche oder dazwischenliegende Vorgänge für eine FEOL- oder BEOL-Schicht- oder -Struktur-Fertigung können standardmäßige mikroelektronische Fertigungsprozesse einschließen, wie etwa Lithografie, Ätzen, Dünnfilmabscheidung, Planarisierung (wie etwa chemisch-mechanisches Polieren (CMP)), Diffusion, Metrologie, die Verwendung von Opferschichten, die Verwendung von Ätzstoppschichten, die Verwendung von Planarisierungsstoppschichten oder eine beliebige andere assoziierte Handlung mit Mikroelektronikkomponentenfertigung. Es versteht sich auch, dass die Prozessvorgänge, die für den vorhergehenden Prozessfluss beschrieben sind, in alternativen Abfolgen umgesetzt werden können, nicht jeder Vorgang durchgeführt werden muss oder zusätzliche Prozessvorgänge durchgeführt werden können oder beides.
  • Hier offenbarte Ausführungsformen können zum Herstellen einer großen Vielfalt verschiedener Arten von integrierten Schaltkreisen oder mikroelektronischen Vorrichtungen verwendet werden. Beispiele für solche integrierten Schaltkreise beinhalten unter anderem Prozessoren, Chipsatzkomponenten, Grafikprozessoren, Digitalsignalprozessoren, Mikrosteuerungen und dergleichen. Bei anderen Ausführungsformen kann ein Halbleiterspeicher hergestellt werden. Zudem hinaus können die integrierten Schaltkreise oder andere mikroelektronische Vorrichtungen in einer breiten Vielfalt von elektronischen Vorrichtungen verwendet werden, die in der Technik bekannt sind. Zum Beispiel in Computersystemen (z. B. Desktop, Laptop, Server), Mobiltelefonen, Elektronik für den persönlichen Gebrauch usw. Die integrierten Schaltkreise können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz usw. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann möglicherweise unter Verwendung der hier offenbarten Ansätze hergestellt werden.
  • 4 veranschaulicht eine Rechenvorrichtung 400 gemäß einer Implementierung der Offenbarung. Die Rechenvorrichtung 400 beherbergt eine Platine 402. Die Platine 402 kann eine Anzahl an Komponenten, einschließlich unter anderem eines Prozessors 404 und wenigstens eines Kommunikationschips 406, beinhalten. Der Prozessor 404 ist physisch und elektrisch mit der Platine 402 gekoppelt. Bei manchen Implementierungen ist der mindestens eine Kommunikationschip 406 auch physisch und elektrisch mit der Platine 402 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 406 Teil des Prozessors 404.
  • In Abhängigkeit von ihren Anwendungen kann die Rechenvorrichtung 400 andere Komponenten beinhalten, die möglicherweise nicht physisch und elektrisch mit der Platine 402 gekoppelt sind. Diese anderen Komponenten beinhalten unter anderem flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, einen Digitalsignalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirmanzeige, eine Berührungsbildschirmsteuerung, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, eine Globales-Positionierungssystem(GPS)-Vorrichtung, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeicherungsvorrichtung (wie etwa ein Festplattenlaufwerk, eine Compact-Disk (CD), eine Digital-Versatile-Disk (DVD) und so weiter).
  • Der Kommunikationschip 406 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 400. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltkreise, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung modulierter elektromagnetischer Strahlung durch ein Nichtfestkörpermedium kommunizieren können. Der Begriff impliziert nicht, dass die assoziierten Vorrichtungen keine Drähte enthalten, obwohl sie bei manchen Ausführungsformen möglicherweise keine enthalten. Der Kommunikationschip 406 kann beliebige einer Reihe von Drahtlosstandards oder -protokollen implementieren, einschließlich unter anderem WiFi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE-802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Derivaten davon sowie beliebigen anderen Drahtlosprotokollen, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Rechenvorrichtung 400 kann mehrere Kommunikationschips 406 beinhalten. Beispielsweise kann ein erster Kommunikationschip 406 für drahtlose Kommunikation mit kürzerer Reichweite, wie etwa Wi-Fi und Bluetooth, dediziert sein und kann ein zweiter Kommunikationschip 406 für drahtlose Kommunikation mit längerer Reichweite, wie etwa GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, dediziert sein.
  • Der Prozessor 404 der Rechenvorrichtung 400 beinhaltet einen Integrierter-Schaltkreis-Die, der innerhalb des Prozessors 404 gekapselt ist. Bei manchen Implementierungen von Ausführungsformen der Offenbarung beinhaltet der Integrierter-Schaltkreis-Die des Prozessors eine oder mehrere Strukturen, wie etwa eine Integrierter-Schaltkreis-Struktur, die unter Verwendung einer Mehrschichtätzstoppschicht gefertigt und gemäß Implementierungen der Offenbarung aufgebaut ist. Der Begriff „Prozessor“ kann sich auf eine beliebige Vorrichtung oder einen beliebigen Teil einer Vorrichtung beziehen, die bzw. der elektronische Daten aus Registern oder einem Speicher verarbeitet, um diese elektronischen Daten, oder beides, in andere elektronische Daten, die in Registern oder einem Speicher gespeichert werden können, umzuwandeln.
  • Der Kommunikationschip 406 beinhaltet auch einen Integrierter-Schaltkreis-Die, der innerhalb des Kommunikationschips 406 gekapselt ist. Gemäß einer anderen Implementierung der Offenbarung beinhaltet der Integrierter-Schaltkreis-Die des Kommunikationschips eine oder mehrere Strukturen, wie etwa eine Integrierter-Schaltkreis-Struktur, die unter Verwendung einer Mehrschichtätzstoppschicht gefertigt gemäß Implementierungen der Offenbarung aufgebaut ist.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 400 untergebracht ist, eine oder mehrere Strukturen beinhalten, wie etwa eine Integrierter-Schaltkreis-Struktur, die unter Verwendung einer Mehrschichtätzstoppschicht gefertigt und gemäß Implementierungen der Offenbarung aufgebaut ist.
  • Bei verschiedenen Ausführungsformen kann die Rechenvorrichtung 400 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein portabler Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 400 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • 5 veranschaulicht einen Interposer 500, der eine oder mehrere Ausführungsformen der Offenbarung beinhaltet. Der Interposer 500 ist ein dazwischenliegendes Substrat, das als eine Brücke von einem ersten Substrat 502 zu einem zweiten Substrat 504 verwendet wird. Das erste Substrat 502 kann beispielsweise ein Integrierter-Schaltkreis-Die sein. Das zweite Substrat 504 kann beispielsweise ein Speichermodul, eine Computerhauptplatine oder ein anderer Integrierter-Schaltkreis-Die sein. Allgemein ist der Zweck eines Interposers 500, eine Verbindung zu einem breiteren Rastermaß aufzuweiten oder eine Verbindung zu einer anderen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 500 einen Integrierter-Schaltkreis-Die mit einem Kugelgitterarray (BGA) 506 koppeln, das anschließend mit dem zweiten Substrat 504 gekoppelt werden kann. Bei manchen Ausführungsformen sind das erste und zweite Substrat 502/504 an gegenüberliegenden Seiten des Interposers 500 angebracht. Bei anderen Ausführungsformen sind das erste und zweite Substrat 502/504 an der gleichen Seite des Interposers 500 angebracht. Und bei weiteren Ausführungsformen sind drei oder mehr Substrate mittels des Interposers 500 miteinander verbunden.
  • Der Interposer 500 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie etwa Polyimid, gebildet sein. Bei weiteren Implementierungen kann der Interposer 500 aus alternierend starren oder flexiblen Materialien gebildet sein, die die gleichen oben zur Verwendung in einem Halbleitersubstrat beschriebenen Materialien beinhalten können, wie etwa Silicium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien.
  • Der Interposer 500 kann Metallzwischenverbindungen 508 und Vias 510 beinhalten, einschließlich unter anderem Siliciumdurchkontaktierungen (TSV: Through-Silicon Vias) 512. Der Interposer 500 kann ferner eingebettete Vorrichtungen 514 beinhalten, die sowohl passive als auch aktive Vorrichtungen beinhalten. Derartige Vorrichtungen beinhalten unter anderem Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren und ESD(elektrostatische Entladung)-Vorrichtungen. Komplexere Vorrichtungen, wie etwa Hochfrequenz(HF)-Vorrichtungen, Leistungsverstärker, Leistungsverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen, können auch auf dem Interposer 500 gebildet werden. Gemäß Ausführungsformen der Offenbarung können Einrichtungen oder Prozesse, die hier offenbart werden, bei der Fertigung des Interposers 500 oder bei der Fertigung von Komponenten, die in dem Interposer 500 enthalten sind, verwendet werden.
  • 6 ist eine isometrische Ansicht einer Mobilrechenplattform 600, die einen integrierten Schaltkreis (IC) einsetzt, der gemäß einem oder mehreren hier beschriebenen Prozessen gefertigt ist oder ein oder mehrere hier beschriebene Merkmale beinhaltet, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Die Mobilrechenvorrichtung 600 kann eine portable Vorrichtung sein, die sowohl zur elektronischen Datenanzeige, elektronischen Datenverarbeitung als auch Drahtlosübertragung elektronischer Daten ausgelegt ist. Zum Beispiel kann die Mobilrechenplattform 600 ein beliebiges von einem Tablet, einem Smartphone, einem Laptop-Computer usw. sein und beinhaltet einen Anzeigebildschirm 605, der bei dem Ausführungsbeispiel ein Berührungsbildschirm (kapazitiv, induktiv, resistiv usw.) ist, ein integriertes System 610 auf Chipebene (SoC) oder Gehäuseebene und eine Batterie 613. Wie veranschaulicht wird, ist der Teil der Mobilrechenplattform 600, der durch die Batterie 613 oder eine nichtflüchtige Speicherung, wie etwa ein Festkörperlaufwerk, belegt wird umso größer oder ist die Transistor-Gate-Anzahl für eine verbesserte Plattformfunktionalität umso größer, je größer der Integrierungsgrad in dem System 610 ist, der durch eine höhere Transistorpackungsdichte ermöglicht wird. Gleichermaßen ist die Funktionalität umso größer, je größer die Ladungsträgerbeweglichkeit jedes Transistors in dem System 610 ist. Von daher können hier beschriebene Techniken Leistungsfähigkeits- und Formfaktorverbesserungen in der Mobilrechenplattform 600 ermöglichen.
  • Das integrierte System 610 ist ferner in der erweiterten Ansicht 620 veranschaulicht. Bei der beispielhaften Ausführungsform beinhaltet die gekapselte Vorrichtung 677 wenigstens einen Speicherchip (z. B. RAM) oder wenigstens einen Prozessorchip (z. B. einen Mehrfachkernmikroprozessor und/oder Grafikprozessor), gefertigt gemäß einem oder mehreren hier beschriebenen Prozessen oder einschließlich eines oder mehrerer hier beschriebener Merkmale. Die gekapselte Vorrichtung 677 ist ferner zusammen mit einem Leistungsmanagement-Integrierter-Schaltkreis (PMIC Power Management Integrated Circuit) 615 und/oder einem HF(Drahtlos)-Integrierter-Schaltkreis (RFIC: RF Integrated Circuit) 625 einschließlich eines Breitband-HF-(Drahtlos-)Senders und/oder -Empfängers (z. B. einschließlich eines digitalen Basisbands und eines analogen Frontend-Moduls, das ferner einen Leistungsverstärker auf einem Übertragungspfad und einen rauscharmen Verstärker auf einem Empfangspfad beinhaltet) und einer Steuerung davon 611 mit der Platine 660 gekoppelt. Funktional führt der PMIC 615 eine Batterieleistungsregelung, DC-DC-Umwandlung usw. durch und weist somit einen Eingang auf, der mit der Batterie 613 gekoppelt ist, und wobei ein Ausgang eine Stromversorgung für sämtliche anderen funktionalen Module bereitstellt. Wie ferner veranschaulicht, weist der RFIC 625 bei dem Ausführungsbeispiel einen Ausgang auf, der mit einer Antenne gekoppelt ist, um beliebige einer Anzahl an Drahtlosstandards oder -protokollen zur Implementierung bereitzustellen, einschließlich unter anderem Wi-Fi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE-802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie beliebiger anderer Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Bei alternativen Implementierungen kann jedes dieser Module auf Platinenebene auf separaten ICs, die mit dem Gehäusesubstrat der gekapselten Vorrichtung 677 gekoppelt sind, oder innerhalb eines einzigen IC (SoC), der mit dem Gehäusesubstrat der gekapselten Vorrichtung 677 gekoppelt ist, integriert werden.
  • Bei einem anderen Aspekt werden Halbleitergehäuse zum Schutz eines Integrierter-Schaltkreis(IC)-Chips oder -Die und auch zum Versehen des Die mit einer elektrischen Schnittstelle zu einer externen Schaltungsanordnung verwendet. Mit der zunehmenden Nachfrage nach kleineren elektronischen Vorrichtungen, werden Halbleitergehäuse so gestaltet, dass sie noch kompakter sind und eine größere Schaltkreisdichte unterstützen müssen. Des Weiteren führt die Nachfrage nach Vorrichtungen mit höherer Leistungsfähigkeit zu einem an einem verbesserten Halbleitergehäuse, das ein dünnes Kapselungsprofil und eine geringe Gesamtwölbung ermöglicht, die kompatibel mit einer anschließenden Montageverarbeitung sind.
  • Bei einer Ausführungsform wird Drahtbonden an ein keramisches oder organisches Gehäusesubstrat verwendet. Bei einer anderen Ausführungsform wird ein C4-Prozess verwendet, um einen Die an ein keramisches oder organisches Gehäusesubstrat zu montieren. Insbesondere können C4-Lötkugelverbindungen implementiert werden, um Flip-Chip-Zwischenverbindungen zwischen Halbleitervorrichtungen und Substraten bereitzustellen. Eine Flip-Chip- oder Controlled-Collapse-Chip-Connection (C4 - Chipverbindung mit gesteuertem Kollabieren) ist ein Typ einer Montage, die für Halbleitervorrichtungen, wie etwa Integrierter-Schaltkreis(IC)-Chips, MEMS oder Komponenten, die Löthügel anstelle von Drahtbondungen verwenden, verwendet wird. Die Löthügel werden auf den C4-Pads abgeschieden, die sich auf der oberen Seite des Substratgehäuses befinden. Um die Halbleitervorrichtung an dem Substrat zu montieren, wird sie mit der aktiven Seite nach unten zu der Montagefläche ermöglicht umgedreht. Die Löthügel werden verwendet, um die Halbleitervorrichtung direkt mit dem Substrat zu verbinden.
  • 7 veranschaulicht eine Querschnittsansicht eines Flip-Chip-montierten Die gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 7 beinhaltet eine Einrichtung 700 einen Die 702, wie etwa einen integrierten Schaltkreis (IC), der gemäß einem oder mehreren hier beschriebenen Prozessen gefertigt ist oder ein oder mehrere hier beschriebene Merkmale beinhaltet, gemäß einer Ausführungsform der vorliegenden Offenbarung. Der Die 702 beinhaltet metallisierte Pads 704 darauf. Ein Gehäusesubstrat 706, wie etwa ein keramisches oder organisches Substrat, beinhaltet Verbindungen 708 darauf. Der Die 702 und das Gehäusesubstrat 706 sind elektrisch durch Lötkugeln 710 verbunden, die mit den metallisierten Pads 704 und den Verbindungen 708 gekoppelt sind. Ein Unterfüllmaterial 712 umgibt die Lötkugeln 710.
  • Das Verarbeiten eines Flip-Chips kann einer herkömmlichen IC-Fertigung ähnlich sein, mit einigen wenigen zusätzlichen Vorgängen. Nahe dem Ende des Herstellungsprozesses werden die Anbringungspads metallisiert, um sie empfänglicher für Lot zu machen. Dies besteht typischerweise aus einigen Behandlungen. Ein kleiner Fleck Lot wird dann auf jedem metallisierten Pad abgeschieden. Die Chips werden dann wie üblich aus dem Wafer herausgeschnitten. Zum Anbringen des Flip-Chips in einem Schaltkreis wird der Chip umgedreht, um die Lotflecken herab auf Verbinder auf dem darunterliegenden Elektronikelement oder der darunterliegenden Leiterplatte zu bringen. Das Lot wird dann wiedergeschmolzen, um eine elektrische Verbindung zu produzieren, typischerweise unter Verwendung von Ultraschall oder alternativ eines Wiederaufschmelzlötprozesses. Dies belässt auch einen kleinen Raum zwischen der Schaltungsanordnung des Chips und der darunterliegenden Befestigung. In den meisten Fällen wird dann ein elektrisch isolierender Klebstoff „unterfüllt“, um eine stärkere mechanische Verbindung bereitzustellen, eine Wärmebrücke bereitzustellen und sicherzustellen, dass die Lötstellen nicht aufgrund differentieller Erwärmung des Chips und des Rests des Systems belastet werden.
  • Bei anderen Ausführungsformen werden gemäß einer Ausführungsform der vorliegenden Offenbarung neuere Kapselungs- und Die-zu-Die-Zwischenverbindungsansätze, wie etwa Siliciumdurchkontaktierungen (TSV) und Silicium-Interposer, implementiert, um ein Hochleistung-Mehrfachchipmodul (MCM) und ein System-in-Gehäuse (SiP) zu fertigen, die einen integrierten Schaltkreis (IC) einbinden, der gemäß einem oder mehreren hier beschriebenen Prozessen gefertigt wird, oder ein oder mehrere hier beschriebene Merkmale beinhalten.
  • Dementsprechend beinhalten Ausführungsformen der vorliegenden Offenbarung Mehrschichtätzstoppschichten und Verfahren zum Fertigen von Integrierter-Schaltkreis-Strukturen unter Verwendung von Mehrschichtätzstoppschichten.
  • Obwohl oben spezielle Ausführungsformen beschrieben wurden, sollen diese Ausführungsformen den Schutzumfang der vorliegenden Offenbarung nicht beschränken, selbst wenn nur eine einzige Ausführungsform mit Bezug auf ein bestimmtes Merkmal beschrieben ist. Beispiele für in der Offenbarung bereitgestellte Merkmale sollen veranschaulichend und nicht beschränkend sein, sofern nichts anderes angegeben ist. Die obige Beschreibung soll solche Alternativen, Modifikationen und Äquivalente, wie sie für einen Fachmann unter Nutzung der vorliegenden Offenbarung offensichtlich sind, abdecken.
  • Der Schutzumfang der vorliegenden Offenbarung beinhaltet ein beliebiges Merkmal oder eine beliebige Kombination von Merkmalen, die hier (explizit oder implizit) offenbart sind, oder eine beliebige Verallgemeinerung davon, unabhängig davon, ob es ein beliebiges oder alle der hier adressierten Probleme abschwächt oder nicht. Entsprechend können neue Ansprüche während einer Prüfung der vorliegenden Anmeldung (oder einer Anmeldung, die eine Priorität auf diese beansprucht) für eine beliebige derartige Kombination von Merkmalen formuliert werden. Insbesondere können unter Bezugnahme auf die angehängten Ansprüche Merkmale aus abhängigen Ansprüchen mit jenen der unabhängigen Ansprüche kombiniert werden und können Merkmale aus jeweiligen unabhängigen Ansprüchen auf eine beliebige angemessene Weise und nicht nur in den speziellen Kombinationen, die in den angehängten Ansprüchen aufgelistet sind, kombiniert werden.
  • Die folgenden Beispiele betreffen weitere Ausführungsformen. Die verschiedenen Merkmale der unterschiedlichen Ausführungsformen können verschiedenartig kombiniert werden, wobei manche Merkmale eingeschlossen und andere ausgeschlossen werden, um für eine Vielzahl von unterschiedlichen Anwendungen geeignet zu sein.
  • Ausführungsbeispiel 1: Eine Integrierter-Schaltkreis-Struktur beinhaltet eine leitfähige Leitung in einem ersten Zwischenschichtdielektrikummaterial oberhalb eines Substrats. Eine erste dielektrische Ätzstoppschicht befindet sich direkt auf der leitfähigen Leitung und dem ersten Zwischenschichtdielektrikummaterial. Eine zweite dielektrische Ätzstoppschicht befindet sich direkt auf und kontinuierlich über der ersten dielektrischen Ätzstoppschicht, wobei sich die zweite dielektrische Ätzstoppschicht von der ersten dielektrischen Ätzstoppschicht unterscheidet. Eine dritte dielektrische Ätzstoppschicht befindet sich direkt auf und kontinuierlich über der zweiten dielektrischen Ätzstoppschicht, wobei sich die dritte dielektrische Ätzstoppschicht von der zweiten dielektrischen Ätzstoppschicht unterscheidet. Ein zweites Zwischenschichtdielektrikummaterial befindet sich auf der dritten dielektrischen Ätzstoppschicht. Eine Öffnung befindet sich in dem zweiten Zwischenschichtdielektrikummaterial, in der dritten dielektrischen Ätzstoppschicht und in der zweiten dielektrischen Ätzstoppschicht, in der ersten dielektrischen Ätzstoppschicht. Eine leitfähige Struktur befindet sich in der Öffnung, wobei sich die leitfähige Struktur in direktem Kontakt mit der leitfähigen Leitung befindet.
  • Ausführungsbeispiel 2: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1, wobei die erste und dritte dielektrische Ätzstoppschicht Aluminium und Sauerstoff beinhalten.
  • Ausführungsbeispiel 3: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1 oder 2, wobei die zweite Ätzstoppschicht Stickstoff, Silicium und Wasserstoff beinhaltet.
  • Ausführungsbeispiel 4: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1, 2 oder 3, wobei das Zwischenschichtdielektrikummaterial Silicium, Sauerstoff, Kohlenstoff und Wasserstoff beinhaltet.
  • Ausführungsbeispiel 5: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1, 2, 3 oder 4, wobei die leitfähige Struktur eine obere leitfähige Leitung und einen unteren leitfähigen Via beinhaltet.
  • Ausführungsbeispiel 6: Eine Integrierter-Schaltkreis-Struktur beinhaltet mehrere Gate-Strukturen oberhalb des Substrats, wobei jede der Gate-Strukturen eine Gate-Isolationsschicht darauf beinhaltet. Mehrere leitfähige Grabenkontaktstrukturen wechseln sich mit den mehreren Gate-Strukturen ab, wobei jede der leitfähigen Grabenkontaktstrukturen eine Grabenisolationsschicht darauf beinhaltet. Eine erste dielektrische Ätzstoppschicht befindet sich direkt auf und kontinuierlich über den Grabenisolationsschichten und den Gate-Isolationsschichten. Eine zweite dielektrische Ätzstoppschicht befindet sich direkt auf und kontinuierlich über der ersten dielektrischen Ätzstoppschicht, wobei sich die zweite dielektrische Ätzstoppschicht von der ersten dielektrischen Ätzstoppschicht unterscheidet. Eine dritte dielektrische Ätzstoppschicht befindet sich direkt auf und kontinuierlich über der zweiten dielektrischen Ätzstoppschicht, wobei sich die dritte dielektrische Ätzstoppschicht von der zweiten dielektrischen Ätzstoppschicht unterscheidet. Ein Zwischenschichtdielektrikummaterial befindet sich auf der dritten dielektrischen Ätzstoppschicht. Eine Öffnung befindet sich in dem Zwischenschichtdielektrikummaterial, in der dritten dielektrischen Ätzstoppschicht, in der zweiten dielektrischen Ätzstoppschicht, in der ersten dielektrischen Ätzstoppschicht und in einer der Grabenisolationsschichten. Eine leitfähige Struktur befindet sich in der Öffnung, wobei sich die leitfähige Struktur in direktem Kontakt mit einer entsprechenden der Grabenkontaktstrukturen befindet.
  • Ausführungsbeispiel 7: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 6, wobei die erste und dritte dielektrische Ätzstoppschicht Aluminium und Sauerstoff beinhalten.
  • Ausführungsbeispiel 8: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 6 oder 7, wobei die zweite Ätzstoppschicht Stickstoff, Silicium und Wasserstoff beinhaltet.
  • Ausführungsbeispiel 9: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 6, 7 oder 8, wobei das Zwischenschichtdielektrikummaterial Silicium, Sauerstoff, Kohlenstoff und Wasserstoff beinhaltet.
  • Ausführungsbeispiel 10: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 6, 7, 8 oder 9, wobei die Grabenisolationsschichten Siliciumcarbid beinhalten und die Gate-Isolationsschichten Siliciumnitrid beinhalten.
  • Ausführungsbeispiel 11: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 6, 7, 8, 9 oder 10, die ferner mehrere dielektrische Abstandshalter beinhaltet, die mit den mehreren Gate-Strukturen und den mehreren leitfähigen Grabenkontaktstrukturen abwechseln, wobei sich die erste dielektrische Ätzstoppschicht direkt auf den mehreren dielektrischen Abstandshaltern befindet.
  • Ausführungsbeispiel 12: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 6, 7, 8, 9, 10 oder 11, wobei sich die mehreren leitfähigen Grabenkontaktstrukturen und die mehreren Gate-Strukturen auf einer Halbleiterfinne befinden.
  • Ausführungsbeispiel 13: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 6, 7, 8, 9, 10, 11 oder 12, wobei die leitfähige Struktur eine obere leitfähige Leitung und einen unteren leitfähigen Via beinhaltet.
  • Ausführungsbeispiel 14: Eine Rechenvorrichtung beinhaltet eine Platine und eine mit der Platine gekoppelte Komponente. Die Komponente beinhaltet eine Integrierter-Schaltkreis-Struktur einschließlich einer leitfähigen Leitung in einem ersten Zwischenschichtdielektrikummaterial oberhalb eines Substrats. Eine erste dielektrische Ätzstoppschicht befindet sich direkt auf der leitfähigen Leitung und dem ersten Zwischenschichtdielektrikummaterial. Eine zweite dielektrische Ätzstoppschicht befindet sich direkt auf und kontinuierlich über der ersten dielektrischen Ätzstoppschicht, wobei sich die zweite dielektrische Ätzstoppschicht von der ersten dielektrischen Ätzstoppschicht unterscheidet. Eine dritte dielektrische Ätzstoppschicht befindet sich direkt auf und kontinuierlich über der zweiten dielektrischen Ätzstoppschicht, wobei sich die dritte dielektrische Ätzstoppschicht von der zweiten dielektrischen Ätzstoppschicht unterscheidet. Ein zweites Zwischenschichtdielektrikummaterial befindet sich auf der dritten dielektrischen Ätzstoppschicht. Eine Öffnung befindet sich in dem zweiten Zwischenschichtdielektrikummaterial, in der dritten dielektrischen Ätzstoppschicht und in der zweiten dielektrischen Ätzstoppschicht, in der ersten dielektrischen Ätzstoppschicht. Eine leitfähige Struktur befindet sich in der Öffnung, wobei sich die leitfähige Struktur in direktem Kontakt mit der leitfähigen Leitung befindet.
  • Ausführungsbeispiel 15: Die Rechenvorrichtung aus Ausführungsbeispiel 14, die ferner einen Speicher beinhaltet, der mit der Platine gekoppelt ist.
  • Ausführungsbeispiel 16: Die Rechenvorrichtung aus Ausführungsbeispiel 14 oder 15, die ferner einen Kommunikationschip beinhaltet, der mit der Platine gekoppelt ist.
  • Ausführungsbeispiel 17: Die Rechenvorrichtung aus Ausführungsbeispiel 14, 15 oder 16, die ferner eine Kamera beinhaltet, die mit der Platine gekoppelt ist.
  • Ausführungsbeispiel 18: Die Rechenvorrichtung aus Ausführungsbeispiel 14, 15, 16 oder 17, wobei die Komponente ein gekapselter Integrierter-Schaltkreis-Die ist.
  • Ausführungsbeispiel 19: Eine Rechenvorrichtung beinhaltet eine Platine und eine mit der Platine gekoppelte Komponente. Die Komponente beinhaltet eine Integrierter-Schaltkreis-Struktur einschließlich mehrerer Gate-Strukturen oberhalb des Substrats, wobei jede der Gate-Strukturen eine Gate-Isolationsschicht darauf beinhaltet. Mehrere leitfähige Grabenkontaktstrukturen wechseln sich mit den mehreren Gate-Strukturen ab, wobei jede der leitfähigen Grabenkontaktstrukturen eine Grabenisolationsschicht darauf beinhaltet. Eine erste dielektrische Ätzstoppschicht befindet sich direkt auf und kontinuierlich über den Grabenisolationsschichten und den Gate-Isolationsschichten. Eine zweite dielektrische Ätzstoppschicht befindet sich direkt auf und kontinuierlich über der ersten dielektrischen Ätzstoppschicht, wobei sich die zweite dielektrische Ätzstoppschicht von der ersten dielektrischen Ätzstoppschicht unterscheidet. Eine dritte dielektrische Ätzstoppschicht befindet sich direkt auf und kontinuierlich über der zweiten dielektrischen Ätzstoppschicht, wobei sich die dritte dielektrische Ätzstoppschicht von der zweiten dielektrischen Ätzstoppschicht unterscheidet. Ein Zwischenschichtdielektrikummaterial befindet sich auf der dritten dielektrischen Ätzstoppschicht. Eine Öffnung befindet sich in dem Zwischenschichtdielektrikummaterial, in der dritten dielektrischen Ätzstoppschicht, in der zweiten dielektrischen Ätzstoppschicht, in der ersten dielektrischen Ätzstoppschicht und in einer der Grabenisolationsschichten. Eine leitfähige Struktur befindet sich in der Öffnung, wobei sich die leitfähige Struktur in direktem Kontakt mit einer entsprechenden der Grabenkontaktstrukturen befindet.
  • Ausführungsbeispiel 20: Die Rechenvorrichtung aus Ausführungsbeispiel 19, die ferner einen Speicher beinhaltet, der mit der Platine gekoppelt ist.
  • Ausführungsbeispiel 21: Die Rechenvorrichtung aus Ausführungsbeispiel 19 oder 20, die ferner einen Kommunikationschip beinhaltet, der mit der Platine gekoppelt ist.
  • Ausführungsbeispiel 22: Die Rechenvorrichtung aus Ausführungsbeispiel 19, 20 oder 21, die ferner eine Kamera beinhaltet, die mit der Platine gekoppelt ist.
  • Ausführungsbeispiel 23: Die Rechenvorrichtung aus Ausführungsbeispiel 19, 20, 21 oder 22, wobei die Komponente ein gekapselter Integrierter-Schaltkreis-Die ist.

Claims (23)

  1. Integrierter-Schaltkreis-Struktur, die Folgendes umfasst: eine leitfähige Leitung in einem ersten Zwischenschichtdielektrikummaterial oberhalb eines Substrats; eine erste dielektrische Ätzstoppschicht direkt auf der leitfähigen Leitung und dem ersten Zwischenschichtdielektrikummaterial; eine zweite dielektrische Ätzstoppschicht direkt auf und kontinuierlich über der ersten dielektrischen Ätzstoppschicht, wobei sich die zweite dielektrische Ätzstoppschicht von der ersten dielektrischen Ätzstoppschicht unterscheidet; eine dritte dielektrische Ätzstoppschicht direkt auf und kontinuierlich über der zweiten dielektrischen Ätzstoppschicht, wobei sich die dritte dielektrische Ätzstoppschicht von der zweiten dielektrischen Ätzstoppschicht unterscheidet; ein zweites Zwischenschichtdielektrikummaterial auf der dritten dielektrischen Ätzstoppschicht; eine Öffnung in dem zweiten Zwischenschichtdielektrikummaterial, in der dritten dielektrischen Ätzstoppschicht und in der zweiten dielektrischen Ätzstoppschicht, in der ersten dielektrischen Ätzstoppschicht; und eine leitfähige Struktur in der Öffnung, wobei sich die leitfähige Struktur in direktem Kontakt mit der leitfähigen Leitung befindet.
  2. Integrierter-Schaltkreis-Struktur nach Anspruch 1, wobei die erste und dritte dielektrische Ätzstoppschicht Aluminium und Sauerstoff umfassen.
  3. Integrierter-Schaltkreis-Struktur nach Anspruch 1 oder 2, wobei die zweite Ätzstoppschicht Stickstoff, Silicium und Wasserstoff umfasst.
  4. Integrierter-Schaltkreis-Struktur nach Anspruch 1, 2 oder 3, wobei das Zwischenschichtdielektrikummaterial Silicium, Sauerstoff, Kohlenstoff und Wasserstoff umfasst.
  5. Integrierter-Schaltkreis-Struktur nach Anspruch 1, 2, 3 oder 4, wobei die leitfähige Struktur eine obere leitfähige Leitung und einen unteren leitfähigen Via beinhaltet.
  6. Integrierter-Schaltkreis-Struktur, die Folgendes umfasst: mehrere Gate-Strukturen oberhalb des Substrats, wobei jede der Gate-Strukturen eine Gate-Isolationsschicht darauf beinhaltet; mehrere leitfähige Grabenkontaktstrukturen, die sich mit den mehreren Gate-Strukturen abwechseln, wobei jede der leitfähigen Grabenkontaktstrukturen eine Grabenisolationsschicht darauf beinhaltet; eine erste dielektrische Ätzstoppschicht direkt auf und kontinuierlich über den Grabenisolationsschichten und den Gate-Isolationsschichten; eine zweite dielektrische Ätzstoppschicht direkt auf und kontinuierlich über der ersten dielektrischen Ätzstoppschicht, wobei sich die zweite dielektrische Ätzstoppschicht von der ersten dielektrischen Ätzstoppschicht unterscheidet; eine dritte dielektrische Ätzstoppschicht direkt auf und kontinuierlich über der zweiten dielektrischen Ätzstoppschicht, wobei sich die dritte dielektrische Ätzstoppschicht von der zweiten dielektrischen Ätzstoppschicht unterscheidet; ein Zwischenschichtdielektrikummaterial auf der dritten dielektrischen Ätzstoppschicht; eine Öffnung in dem Zwischenschichtdielektrikummaterial, in der dritten dielektrischen Ätzstoppschicht, in der zweiten dielektrischen Ätzstoppschicht, in der ersten dielektrischen Ätzstoppschicht und in einer der Grabenisolationsschichten; und eine leitfähige Struktur in der Öffnung, wobei sich die leitfähige Struktur in direktem Kontakt mit einer entsprechenden der Grabenkontaktstrukturen befindet.
  7. Integrierter-Schaltkreis-Struktur nach Anspruch 6, wobei die erste und dritte dielektrische Ätzstoppschicht Aluminium und Sauerstoff umfassen.
  8. Integrierter-Schaltkreis-Struktur nach Anspruch 6 oder 7, wobei die zweite Ätzstoppschicht Stickstoff, Silicium und Wasserstoff umfasst.
  9. Integrierter-Schaltkreis-Struktur nach Anspruch 6, 7 oder 8, wobei das Zwischenschichtdielektrikummaterial Silicium, Sauerstoff, Kohlenstoff und Wasserstoff umfasst.
  10. Integrierter-Schaltkreis-Struktur nach Anspruch 6, 7, 8 oder 9, wobei die Grabenisolationsschichten Siliciumcarbid umfassen und die Gate-Isolationsschichten Siliciumnitrid umfassen.
  11. Integrierter-Schaltkreis-Struktur nach Anspruch 6, 7, 8, 9, oder 10, die ferner Folgendes umfasst: mehrere dielektrische Abstandshalter, die mit den mehreren Gate-Strukturen und den mehreren leitfähigen Grabenkontaktstrukturen abwechseln, wobei sich die erste dielektrische Ätzstoppschicht direkt auf den mehreren dielektrischen Abstandshaltern befindet.
  12. Integrierter-Schaltkreis-Struktur nach Anspruch 6, 7, 8, 9, 10 oder 11, wobei sich die mehreren leitfähigen Grabenkontaktstrukturen und die mehreren Gate-Strukturen auf einer Halbleiterfinne befinden.
  13. Integrierter-Schaltkreis-Struktur nach Anspruch 6, 7, 8, 9, 10, 11 oder 12, wobei die leitfähige Struktur eine obere leitfähige Leitung und einen unteren leitfähigen Via beinhaltet.
  14. Rechenvorrichtung, die Folgendes umfasst: eine Platine; und eine Komponente, die mit der Platine gekoppelt ist, wobei die Komponente eine Integrierter-Schaltkreis-Struktur beinhaltet, die Folgendes umfasst: eine leitfähige Leitung in einem ersten Zwischenschichtdielektrikummaterial oberhalb eines Substrats; eine erste dielektrische Ätzstoppschicht direkt auf der leitfähigen Leitung und dem ersten Zwischenschichtdielektrikummaterial; eine zweite dielektrische Ätzstoppschicht direkt auf und kontinuierlich über der ersten dielektrischen Ätzstoppschicht, wobei sich die zweite dielektrische Ätzstoppschicht von der ersten dielektrischen Ätzstoppschicht unterscheidet; eine dritte dielektrische Ätzstoppschicht direkt auf und kontinuierlich über der zweiten dielektrischen Ätzstoppschicht, wobei sich die dritte dielektrische Ätzstoppschicht von der zweiten dielektrischen Ätzstoppschicht unterscheidet; ein zweites Zwischenschichtdielektrikummaterial auf der dritten dielektrischen Ätzstoppschicht; eine Öffnung in dem zweiten Zwischenschichtdielektrikummaterial, in der dritten dielektrischen Ätzstoppschicht und in der zweiten dielektrischen Ätzstoppschicht, in der ersten dielektrischen Ätzstoppschicht; und eine leitfähige Struktur in der Öffnung, wobei sich die leitfähige Struktur in direktem Kontakt mit der leitfähigen Leitung befindet.
  15. Rechenvorrichtung nach Anspruch 14, die ferner Folgendes umfasst: einen Speicher, der mit der Platine gekoppelt ist.
  16. Rechenvorrichtung nach Anspruch 14 oder 15, die ferner Folgendes umfasst: einen Kommunikationschip, der mit der Platine gekoppelt ist.
  17. Rechenvorrichtung nach Anspruch 14, 15 oder 16, die ferner Folgendes umfasst: eine Kamera, die mit der Leiterplatte gekoppelt ist.
  18. Rechenvorrichtung nach Anspruch 14, 15, 16 oder 17, wobei die Komponente ein gekapselter Integrierter-Schaltkreis-Die ist.
  19. Rechenvorrichtung, die Folgendes umfasst: eine Platine; und eine Komponente, die mit der Platine gekoppelt ist, wobei die Komponente eine Integrierter-Schaltkreis-Struktur beinhaltet, die Folgendes umfasst: mehrere Gate-Strukturen oberhalb des Substrats, wobei jede der Gate-Strukturen eine Gate-Isolationsschicht darauf beinhaltet; mehrere leitfähige Grabenkontaktstrukturen, die sich mit den mehreren Gate-Strukturen abwechseln, wobei jede der leitfähigen Grabenkontaktstrukturen eine Grabenisolationsschicht darauf beinhaltet; eine erste dielektrische Ätzstoppschicht direkt auf und kontinuierlich über den Grabenisolationsschichten und den Gate-Isolationsschichten; eine zweite dielektrische Ätzstoppschicht direkt auf und kontinuierlich über der ersten dielektrischen Ätzstoppschicht, wobei sich die zweite dielektrische Ätzstoppschicht von der ersten dielektrischen Ätzstoppschicht unterscheidet; eine dritte dielektrische Ätzstoppschicht direkt auf und kontinuierlich über der zweiten dielektrischen Ätzstoppschicht, wobei sich die dritte dielektrische Ätzstoppschicht von der zweiten dielektrischen Ätzstoppschicht unterscheidet; ein Zwischenschichtdielektrikummaterial auf der dritten dielektrischen Ätzstoppschicht; eine Öffnung in dem Zwischenschichtdielektrikummaterial, in der dritten dielektrischen Ätzstoppschicht, in der zweiten dielektrischen Ätzstoppschicht, in der ersten dielektrischen Ätzstoppschicht und in einer der Grabenisolationsschichten; und eine leitfähige Struktur in der Öffnung, wobei sich die leitfähige Struktur in direktem Kontakt mit einer entsprechenden der Grabenkontaktstrukturen befindet.
  20. Rechenvorrichtung nach Anspruch 19, die ferner Folgendes umfasst: einen Speicher, der mit der Platine gekoppelt ist.
  21. Rechenvorrichtung nach Anspruch 19 oder 20, die ferner Folgendes umfasst: einen Kommunikationschip, der mit der Platine gekoppelt ist.
  22. Rechenvorrichtung nach Anspruch 19, 20 oder 21, die ferner Folgendes umfasst: eine Kamera, die mit der Leiterplatte gekoppelt ist.
  23. Rechenvorrichtung nach Anspruch 19, 20, 21 oder 22, wobei die Komponente ein gekapselter Integrierter-Schaltkreis-Die ist.
DE102021124615.6A 2020-09-25 2021-09-23 Mehrschichtätzstoppschichten zur fortschrittlichen integrierter-schaltkreis-struktur-herstellung Pending DE102021124615A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/033,440 US20220102343A1 (en) 2020-09-25 2020-09-25 Multi-layer etch stop layers for advanced integrated circuit structure fabrication
US17/033,440 2020-09-25

Publications (1)

Publication Number Publication Date
DE102021124615A1 true DE102021124615A1 (de) 2022-03-31

Family

ID=80624243

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021124615.6A Pending DE102021124615A1 (de) 2020-09-25 2021-09-23 Mehrschichtätzstoppschichten zur fortschrittlichen integrierter-schaltkreis-struktur-herstellung

Country Status (2)

Country Link
US (1) US20220102343A1 (de)
DE (1) DE102021124615A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024065853A1 (zh) * 2022-09-30 2024-04-04 华为技术有限公司 芯片及其制备方法、电子设备

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6036513B2 (ja) * 2013-04-19 2016-11-30 株式会社デンソー 車両用電子機器
US10510665B2 (en) * 2014-11-20 2019-12-17 Samsung Electronics Co., Ltd. Low-k dielectric pore sealant and metal-diffusion barrier formed by doping and method for forming the same
US10002789B2 (en) * 2016-03-24 2018-06-19 International Business Machines Corporation High performance middle of line interconnects
US10522392B2 (en) * 2017-05-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
US10770314B2 (en) * 2017-05-31 2020-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, tool, and method of manufacturing
US10818543B2 (en) * 2018-07-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain contact spacers and methods of forming same
US11094580B2 (en) * 2019-10-01 2021-08-17 International Business Machines Corporation Structure and method to fabricate fully aligned via with reduced contact resistance

Also Published As

Publication number Publication date
US20220102343A1 (en) 2022-03-31

Similar Documents

Publication Publication Date Title
DE102020129973A1 (de) Einzelgate-3d-nanodraht-inverter für dickes-gate-soc-anwendungen mit hoher dichte
DE102020103386A1 (de) Selbstausgerichtete-gate-endkappe(sage)-architektur mit gate- oder kontaktstopfen
DE102020104981A1 (de) Selbstausgerichtete-gate-endkappe(sage)-architektur mit lokalen zwischenverbindungen
DE102020107045A1 (de) Source- oder drain-strukturen mit phosphor- und arsen-co-dotierstoffen
DE102019132101A1 (de) Kontakt-über-aktivem-gate-strukturen mit leitfähigen gateabgriffenfür fortgeschrittene integrierte-schaltungsstruktur-herstellung
DE102020107015A1 (de) Source- oder drain-strukturen mit vertikalen gräben
DE102020105127A1 (de) Source- oder drain-strukturen für germanium-n-kanalvorrichtungen
US20220102521A1 (en) Low resistance approaches for fabricating contacts and the resulting structures
US20230131126A1 (en) Fin shaping and integrated circuit structures resulting therefrom
DE102020113775A1 (de) Vorrichtung, umfassend Luft-Beabstanden von Gate-Abstandhaltern und anderen Dielektrika und Verfahren zur Bereitstellung einer solchen
DE102019114241A1 (de) Kanalstrukturen mit teilfinnen-dotierstoff-diffusionssperrschichten
DE102019114022A1 (de) Source- oder Drainstrukturen mit Kontaktätzstoppschicht
EP3975262A1 (de) Widerstandsarme und reaktivitätsreduzierte ansätze zur herstellung von kontakten und resultierende strukturen
US11476164B2 (en) Integrated circuit structures having differentiated workfunction layers
DE102019104915A1 (de) Duale selbstausgerichtete Gate-Endabdeckungs- (SAGE) Architekturen
US20230275157A1 (en) Fin smoothing and integrated circuit structures resulting therefrom
DE102021124615A1 (de) Mehrschichtätzstoppschichten zur fortschrittlichen integrierter-schaltkreis-struktur-herstellung
DE102020102933A1 (de) Selbstausgerichtete Gate-Endabdeckungs- (SAGE) Architektur mit Gate-Kontakten
DE102020109732A1 (de) Dünnfilmtransistoren mit erhöhten source- und drain-kontakten und verfahren zum herstellen solcher
DE102020106736A1 (de) Source- oder drain-strukturen mit geringer resistivität
DE102019132141A1 (de) Finnen-trimm-plug-strukturen zum weitergeben von kanalspannung
DE102020120786B4 (de) Integrierter-schaltkreis-strukturen mit auskleidungslosen selbstbildenden barrieren
DE102019107979A1 (de) Plattendurchkontaktierung für einen vertikalen mim-kondensator
US11984506B2 (en) Field effect transistor having a gate dielectric with a dipole layer and having a gate stressor layer
US20210408282A1 (en) Field effect transistor having a gate dielectric with a dipole layer and having a gate stressor layer