DE102019114241A1 - Kanalstrukturen mit teilfinnen-dotierstoff-diffusionssperrschichten - Google Patents

Kanalstrukturen mit teilfinnen-dotierstoff-diffusionssperrschichten Download PDF

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Cory BOMBERGER
Anand S. Murthy
Stephen M. Cea
Biswajeet Guha
Anupama Bowonder
Tahir Ghani
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Abstract

Ausführungsbeispiele der Offenbarung liegen im Bereich der Herstellung fortgeschrittener integrierter Schaltungsstrukturen und insbesondere werden integrierte Schaltungsstrukturen mit Kanalstrukturen mit Teilfinnen-Dotierstoff-Diffusionssperrschichten beschrieben. Bei einem Beispiel umfasst eine integrierte Schaltungsstruktur eine Finne umfassend einen unteren Finnenabschnitt und einen oberen Finnenabschnitt. Der untere Finnenabschnitt umfasst eine Dotierstoff-Diffusionssperrschicht auf einer ersten Halbleiterschicht, die auf einen ersten Leitfähigkeitstyp dotiert ist. Der obere Finnenabschnitt umfasst einen Abschnitt einer zweiten Halbleiterschicht, wobei die zweite Halbleiterschicht auf der Dotierstoff-Diffusionssperrschicht ist. Eine Isolationsstruktur ist entlang von Seitenwänden des unteren Finnenabschnitts. Ein Gate-Stapel ist über einer Oberseite und entlang Seitenwänden des oberen Finnenabschnitts, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste Source- oder Drain- Struktur ist an der ersten Seite des Gate- Stapels.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele der Offenbarung befinden sich auf dem Gebiet der Herstellung einer fortschrittlichen integrierten Schaltungsstruktur und insbesondere einer Herstellung einer integrierten Schaltungsstruktur mit 10-Nanometer-Knoten und kleiner und die resultierenden Strukturen.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen bei integrierten Schaltungen eine Antriebskraft hinter einer ständig wachsenden Halbleiterindustrie. Das Skalieren auf immer kleinere Merkmale ermöglicht erhöhte Dichten von funktionalen Einheiten auf der begrenzten Grundfläche von Halbleiterchips. Zum Beispiel ermöglicht eine schrumpfende Transistorgröße die Einbringung einer erhöhten Anzahl von Speicher- oder Logik-Bauelementen auf einem Chip, was die Herstellung von Produkten mit erhöhter Kapazität ermöglicht. Das Streben nach immer höherer Kapazität ist jedoch nicht ohne Grund. Die Notwendigkeit zur Optimierung des Verhaltens von jedem Bauelement wird immer wichtiger.
  • Die Variabilität bei herkömmlichen und aktuell bekannten Herstellungsprozessen kann die Möglichkeit einschränken, sie weiter in den 10-Nanometer-Knoten- oder Unter-10-Nanometer-Knoten-Bereich auszudehnen. Folglich kann die Herstellung der funktionalen Komponenten, die für Knoten zukünftiger Technologie benötigt werden, die Einführung von neuen Methoden oder die Integration neuer Techniken in aktuelle Herstellungsprozesse oder anstelle von aktuellen Herstellungsprozessen erfordern.
  • Figurenliste
    • 1A stellt eine integrierte Schaltungsstruktur mit einer Kanalstruktur mit einer Teilfinnen-Dotierstoff-Diffusionssperrschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 1B ist ein Flussdiagramm, das verschiedene Operationen in einem Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit einer Kanalstruktur mit einer Teilfinnen-Dotierstoff-Diffusionssperrschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung darstellt.
    • 2A-2G, die Querschnittansichten veranschaulichen, die verschiedene Operationen in einem Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit einer Kanalstruktur mit einer Teilfinnen-Dotierstoff-Diffusionssperrschicht darstellen, entsprechend den Operationen des Flussdiagramms von 1B gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 3A stellt eine Draufsicht einer Mehrzahl von Gate-Leitungen über einem Paar aus Halbleiterfinnen gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 3B stellt eine Querschnittansicht entnommen entlang der Achse a-a' von 3A dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 4 stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit Grabenkontakten für ein PMOS-Bauelement gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 5 stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit einem leitfähigen Kontakt auf einer erhöhten Source- oder Drain-Region gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 6A und 6B stellen Querschnittansichten von verschiedenen integrierten Schaltungsstrukturen dar, jeweils mit Grabenkontakten umfassend eine darüberliegende isolierende Abdeckungsschicht und mit Gatestapeln umfassend eine darüberliegende isolierende Abdeckungsschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 7 stellt eine Rechenvorrichtung gemäß einer Implementierung der Offenbarung dar.
    • 8 stellt einen Interposer dar, der ein oder mehrere Ausführungsbeispiele der Offenbarung umfasst.
    • 9 ist eine isometrische Ansicht einer mobilen Rechenplattform, die eine IC einsetzt, hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 10 stellt eine Querschnittansicht eines an einem Flip-Chip befestigten Dies dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Beschreibung der Ausführungsbeispiele
  • Es werden integrierte Schaltungsstrukturen mit Kanalstrukturen mit Teilfinnen-Dotierstoff-Diffusionssperrschichten beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details ausgeführt, wie beispielsweise spezifische Einbringungs- und Material-Vorgaben, um ein tiefgreifendes Verständnis von Ausführungsbeispielen der vorliegenden Offenbarung bereitzustellen. Für Fachleute auf dem Gebiet ist es jedoch offensichtlich, dass Ausführungsbeispiele der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Merkmale, wie beispielsweise Entwurfslayouts integrierter Schaltungen, nicht detailliert beschrieben, um Ausführungsbeispiele der vorliegenden Offenbarung nicht unnötig unklar zu machen. Ferner wird darauf hingewiesen, dass die verschiedenen Ausführungsbeispiele, die in den Figuren gezeigt sind, darstellende Repräsentationen sind und nicht zwingend maßstabsgetreu gezeichnet sind.
  • Die folgende detaillierte Beschreibung ist in ihrem Wesen ausschließlich darstellend und soll die Ausführungsbeispiele des Gegenstands oder der Anmeldung und die Verwendungen solcher Ausführungsbeispiele nicht einschränken. Wie hierin verwendet, bedeutet das Wort „exemplarisch“ „dienend als Beispiel, Fall oder Darstellung“. Irgendeine Implementierung, die hierin als beispielhaft beschrieben wird, soll nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Implementierungen aufgefasst werden. Ferner besteht keine Absicht, sich an irgendeine ausgedrückte oder implizierte Theorie zu binden, die in dem vorangehenden technischen Gebiet, dem Hintergrund, der kurzen Zusammenfassung oder der nachfolgenden detaillierten Beschreibung präsentiert wird.
  • Diese Beschreibung umfasst Bezugnahmen auf „ein einzelnes Ausführungsbeispiel“ oder „ein Ausführungsbeispiel“. Das Auftreten der Phrasen „bei einem Ausführungsbeispiel“ oder „bei einem bestimmten Ausführungsbeispiel“ bezieht sich nicht notwendigerweise aus dasselbe Ausführungsbeispiel. Bestimmte Merkmale, Strukturen oder Charakteristika können in irgendeiner geeigneten Weise kombiniert werden, die dieser Offenbarung entspricht.
  • Terminologie. Die nachfolgenden Absätze geben Definitionen oder Kontext für Ausdrücke, die sich in dieser Offenbarung finden (einschließlich den beiliegenden Ansprüchen):
    • „Aufweisen.“ Dieser Ausdruck ist offen. Wie er in den beigefügten Ansprüchen verwendet wird, schließt er keine zusätzliche Struktur oder Schritte aus.
    • „Ausgebildet.“ Verschiedene Einheiten oder Komponenten können als „ausgebildet zum“ Ausführen einer Aufgabe oder mehrerer Aufgaben beschrieben oder beansprucht sein. In solchen Kontexten wird „ausgebildet zum“ verwendet, um eine Struktur zu bezeichnen, durch Anzeigen, dass die Einheiten oder Komponenten eine Struktur umfassen, die diese Aufgabe oder Aufgaben während der Operation ausführen. Als solches kann die Einheit oder Komponente derart bezeichnet sein, um ausgebildet zu sein, um die Aufgabe auszuführen, sogar wenn die spezifizierte Einheit oder Komponente momentan nicht in Betrieb ist (z.B. nicht eingeschaltet oder aktiv ist). Die Angabe, dass eine Einheit oder Schaltung oder Komponente „ausgebildet“ ist zum Ausführen von einer oder mehreren Aufgaben soll ausdrücklich nicht 35 U.S.C. § 112 Absatz sechs für diese Einheit oder Komponente aufrufen.
    • „Erster“, „zweiter“, etc. Wie hierin verwendet, werden diese Ausdrücke als Etiketten für Nomen verwendet, denen sie vorausgehen, und implizieren nicht jegliche Art von Reihenfolge (z.B. räumlich, zeitlich, logisch, etc.).
    • „Gekoppelt“ - Die folgende Beschreibung bezieht sich auf Elemente oder Knoten oder Merkmale, die miteinander „gekoppelt“ sind. Wie hierin verwendet, außer ausdrücklich anders angegeben, bedeutet „gekoppelt“, dass ein Element oder Knoten oder Merkmal direkt oder indirekt mit einem anderen Element oder Knoten oder Merkmal verbunden ist (oder direkt oder indirekt mit demselben kommuniziert), und nicht notwendigerweise mechanisch.
  • Zusätzlich kann eine bestimmte Terminologie auch in der nachfolgenden Beschreibung ausschließlich zum Zweck der Referenz verwendet werden und soll nicht einschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „obere“, „untere“ und „oben“ und „unten“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie beispielsweise „vorne“, „hinten“, „Rück-“, „Seiten-“, „außen-“ und „innen-“ beschreiben die Ausrichtung oder eine Position oder beides von Abschnitten der Komponente innerhalb eines konsistenten aber beliebigen Bezugsrahmens, der Bezug nehmend auf den Text und die zugeordneten Zeichnungen deutlich gemacht wird, die die erörterte Komponente beschreiben. Eine solche Terminologie kann die Wörter umfassen, die oben spezifisch erwähnt wurden, Ableitungen davon und Wörter ähnlicher Bedeutung.
  • „(Ver)Hindern“ - Wie hierin verwendet, wird hindern verwendet, um einen reduzierenden oder minimierenden Effekt zu beschreiben. Wenn eine Komponente oder ein Merkmal derart beschrieben wird, dass es eine Aktion, Bewegung oder einen Zustand (ver)hindert, kann es das Ergebnis oder Resultat oder den zukünftigen Zustand vollständig verhindern. Zusätzlich kann sich „(ver)hindern“ auch auf eine Reduzierung oder Verringerung des Ergebnisses, der Performance oder des Effekts beziehen, der anderweitig auftreten könnte. Wenn dementsprechend eine Komponente, ein Element oder ein Merkmal derart bezeichnet wird, dass es ein Ergebnis oder einen Zustand verhindert, muss es das Ergebnis oder den Zustand nicht vollständig verhindern oder eliminieren.
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Front-End-of-Line (FEOL) Halbleiter-Verarbeitung und -Strukturen beziehen. FEOL ist der erste Abschnitt der Herstellung einer integrierten Schaltung (IC; integrated circuit), wo die individuellen Bauelemente (z.B. Transistoren, Kondensatoren, Widerstände, etc.) in dem Halbleitersubstrat oder der -Schicht strukturiert werden. FEOL deckt im Allgemeinen alles ab bis zu (aber nicht einschließlich) der Abscheidung von Metall-(Zwischen-)Verbindungsschichten. Nach der letzten FEOL-Operation ist das Ergebnis üblicherweise ein Wafer mit isolierten Transistoren (z.B. ohne jegliche Drähte).
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Back-End-of-Line (BEOL) Halbleiter-Verarbeitung und -Strukturen beziehen. BEOL ist der zweite Abschnitt einer IC-Herstellung, wo die individuellen Bauelemente (z.B. Transistoren, Kondensatoren, Widerstände, etc.) mit einer Verdrahtung auf dem Wafer verbunden werden, z.B. der Metallisierungsschicht oder-Schichten. BEOL umfasst Kontakte, Isolationsschichten (Dielektrika), Metallebenen und Bond-Positionen für Chip-zu-Gehäuse-Verbindungen. Bei dem BEOL-Teil der Herstellungsstufe werden Kontakte (Anschlussflächen), (Zwischen)-Verbindungsdrähte (interconnect wires), Vias und dielektrische Strukturen gebildet. Für moderne IC-Prozesse können bei dem BEOL mehr als 10 Metallschichten hinzugefügt werden.
  • Nachstehend beschriebene Ausführungsbeispiele können an FEOL-Verarbeitung und - Strukturen, BEOL-Verarbeitung und -Strukturen, oder sowohl FEOL- als auch BEOL-Verarbeitung und -Strukturen anwendbar sein. Genauer gesagt, obwohl ein exemplarisches Verarbeitungsschema dargestellt sein kann, das ein FEOL-Verarbeitungsszenario verwendet, können solche Ansätze auch an eine BEOL-Verarbeitung anwendbar sein. Auf ähnliche Weise, obwohl ein exemplarisches Verarbeitungsschema dargestellt sein kann, das ein BEOL-Verarbeitungsszenario verwendet, können solche Ansätze auch an eine BEOL-Verarbeitung anwendbar sein.
  • Eines oder mehrere der hierin beschriebenen Ausführungsbeispiele sind auf dotierte epitaxiale Substrate zur Teilfinnen-Leck-Steuerung für Transistoren gerichtet, die alternative Kanal- oder Puffer-Schichtmaterialien umfassen.
  • Um den Kontext zu verdeutlichen, können Alternativ-Material-Kanaltransistoren (z.B. Kanal-basierte SiGe-Transistoren) auf Siliziumsubstraten und Siliziumkanaltransistoren auf Alternativ-Material-Pufferschichten ein verbessertes Lecken zwischen Source und Drain in der Region unterhalb eines aktiven Gatetransistors aufweisen. Lösungen zur Lösung solcher Probleme umfassen die Implementierung einer entgegengesetzt dotierten Schicht unterhalb des aktiven Kanals. Ein möglicher Nachteil der entgegengesetzten Dotierung der Schicht unter dem aktiven Kanal ist, dass die Dotierstoffe während der nachgeschalteten (downstream) Verarbeitung in das aktive Kanalmaterial diffundieren können.
  • Es ist zu beachten, dass Alternativ-Material-Kanaltransistoren auf Siliziumsubstraten und Siliziumkanaltransistoren auf Alternativ-Material-Pufferschichten typischerweise epitaxiales Wachsen erfordern, um den Kanal zu erzeugen. Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung bietet dies die Möglichkeit, eine epitaxiale Sperrschicht unterhalb des aktiven Kanals zu bilden, um die Diffusion von Dotierstoffen aus einer stark dotierten Teilfinne in den Kanal zu verhindern. Bei einem Ausführungsbeispiel ist die dotierte Sperrschicht eine mit Kohlenstoff dotierte Silizium (Si:C)-Schicht, eine mit Kohlenstoff dotierte Silizium-Germanium- (SiGe:C) Schicht oder eine mit Kohlenstoff dotierte Germanium- (Ge:C) Schicht. Die Platzierung einer stark dotierten Region (z.B. N-Typ-Dotierstoffe für einen PMOS-Transistor oder P-Typ-Dotierstoffe für einen NMOS-Transistor) unterhalb der Sperrschicht kann ein verbessertes Lecken zwischen Source und Drain in der Region unterhalb des aktiven Gate-Transistors verhindern. Die stark dotierte Region kann eine dotierte epitaxiale Wachstums-Region oder eine ionenimplantierte Region sein.
  • Vorteile der hierin beschriebenen Ausführungsbeispiele können das Ermöglichen einer Skalierung von Finfet-Technologien auf zukünftige Knoten mit alternativen Kanalmaterialien und/oder die Verwendung von gespanntem Si auf alternativen Puffermaterialien umfassen, durch Verhindern eines Source-zu-Drain-Leckens unter einem Gatetransistor und Verhindern einer ungewollten Diffusion von Dotierstoffen von einer Teilfinne in den aktiven Kanal. Die daraus resultierenden Verbesserungen können letztendlich zu einer verbesserten Transistorperformance führen. Ausführungsbeispiele können für NMOS-, PMOS- und CMOS-Transistoren, alternative Architekturen wie TFETs und für eine Vielzahl von Kanalmaterialien anwendbar sein, die ein oder mehrere von Si, Ge, Sn, In, Ga, As oder Al enthalten können. Die hierin beschriebenen Ansätze können in einem Transistorherstellungsschema verwendet werden, das das epitaxiale Wachsen eines Kanalmaterials und/oder das epitaxiale Wachsen einer Pufferschicht umfassend gespanntes und ungespanntes Si, gespanntes und ungespanntes SiGe, Ge und III-V-Kanäle verwendet. Der Prozessablauf kann ein Gate-Zuerst- oder ein Gate-Zuletzt-Prozessablauf sein.
  • Bei einem Ausführungsbeispiel können die Dotierstoff-Sperrschicht und ein darauf abgeschiedenes, darüber liegendes Kanalmaterial als Deckschicht (wie unten veranschaulicht) oder in Gräben (z.B. über ein Aspektverhältnis-Trapping- (ART-; aspect ratio trapping) Verarbeitungsschema) gewachsen werden. Eine entgegengesetzt dotierte Schicht unterhalb der Sperrschicht kann entweder ionenimplantiert, epitaxial gewachsen oder beides sein. Wenn epitaxial gewachsen, kann die entgegengesetzt dotierte Schicht als Deckschicht oder in Gräben (z.B. über das ART-Schema) gebildet werden. Ist die entgegengesetzt dotierte Schicht Ionen-implantiert, kann die Implantation vor oder nach dem Wachsen der Sperrschicht durchgeführt werden. Die Herstellung von Source oder Drain (S/D) kann entweder durch Ätzen und Füllen oder durch einen Erhöhter-S/D-Ansatz erfolgen. Bei der CMOS-Verarbeitung kann die Sperrschicht zwischen NMOS und PMOS entweder gleich oder unterschiedlich sein, während eine darunterliegende entgegengesetzt dotierte Schicht zwischen NMOS und PMOS unterschiedlich (entgegengesetzt dotiert) ist.
  • Wie überall verwendet, kann der Begriff Silizium, wenn er nicht ausdrücklich als dotierte Siliziumschicht bezeichnet wird, z.B. wie im Siliziumsubstrat oder im Silizium-Finnenabschnitt verwendet, verwendet werden, um ein Siliziummaterial zu beschreiben, das aus einer sehr großen Menge, wenn nicht sogar ganz aus Silizium besteht. Es ist jedoch zu verstehen, dass praktisch 100% reines Si schwierig zu bilden sein kann und daher einen winzigen Prozentsatz an Verunreinigungsdotierstoffen (wie Bor, Phosphor oder Arsen) und/oder einen winzigen Prozentsatz an Kohlenstoff oder Germanium umfassen könnte. Solche Verunreinigungen können als unvermeidliche Verunreinigung oder Komponente während der Abscheidung von Si-Material eingeschlossen werden oder können das Si bei der Diffusion während der Nach-Abscheidungs-Bearbeitung „verunreinigen“.
  • Wie durchgehend verwendet, kann der Begriff Germanium, wenn er nicht ausdrücklich als dotiertes Germanium bezeichnet wird, z.B. wie in der Germanium-Nukleationsschicht oder Germanium-Bauelementschicht oder Germanium-Kanalstruktur verwendet, verwendet werden, um ein Germanium-Material zu beschreiben, das aus einer sehr großen Menge, wenn nicht sogar ganz aus Germanium besteht. Es ist jedoch zu verstehen, dass praktisch 100% reines Ge schwierig zu bilden sein kann und daher einen winzigen Prozentsatz an Verunreinigungsdotierstoffen (wie Bor, Phosphor oder Arsen) und/oder einen winzigen Prozentsatz an Silizium oder Kohlenstoff umfassen könnte. Solche Verunreinigungen können als unvermeidliche Verunreinigung oder Komponente während der Abscheidung von Ge-Material eingeschlossen werden oder können das Ge der Diffusion während der Nach-Abscheidungs-Bearbeitung „verunreinigen“. Daher können die hierin beschriebenen Ausführungsbeispiele, die auf eine Germanium-Nukleationsschicht oder eine Germanium-Bauelementschicht oder eine Germanium-Kanalstruktur gerichtet sind, eine Germanium-Nukleationsschicht oder Germanium- Bauelementschicht oder Germanium-Kanalstruktur umfassen, die eine relativ geringe Menge, z.B. „Verunreinigungs-“ Grad, an Nicht-Ge-Atomen oder -Spezies enthält, wie beispielsweise Si.
  • Wie überall verwendet, kann der Begriff Silizium-Germanium, sofern er nicht ausdrücklich als dotierte Silizium-Germanium-Schicht bezeichnet wird, z.B. wie er in der Silizium-Germanium-Bauelementschicht oder der Silizium-Germanium-Kanalstruktur verwendet wird, verwendet werden, um ein Silizium-Germanium-Material zu beschreiben, das aus wesentlichen Teilen von sowohl Silizium als auch Germanium besteht, wie beispielsweise mindestens 5% von beidem. Bei einigen Ausführungsbeispielen ist die Germaniummenge größer als die Siliziummenge. Bei bestimmten Ausführungsbeispielen umfasst eine Silizium-Germanium-Schicht etwa 70% Germanium und etwa 30% Silizium (Si30Ge70). Bei anderen Ausführungsbeispielen ist die Menge an Silizium größer als die Menge an Germanium. Es ist zu verstehen, dass praktisch 100% reines Silizium-Germanium (allgemein bezeichent als SiGe) schwierig zu bilden sein kann und daher einen winzigen Prozentsatz an Verunreinigungsdotierstoffen (wie Bor, Phosphor oder Arsen) und/oder einen winzigen Prozentsatz an Kohlenstoff umfassen könnte. Solche Verunreinigungen können als unvermeidliche Verunreinigung oder Komponente während der Abscheidung von SiGe-Material eingeschlossen werden oder können das SiGe bei der Diffusion während der Nach-Abscheidungs-Bearbeitung „verunreinigen“. Daher können die hierin beschriebenen Ausführungsbeispiele, die auf eine Silizium-Germanium-Bauelementschicht oder eine Silizium-Germanium-Kanalstruktur gerichtet sind, eine Silizium-Germanium-Bauelementschicht oder eine Silizium-Germanium-Kanalstruktur umfassen, die eine relativ geringe Menge, z.B. „Verunreinigungs-“ Grad, an Nicht-Ge-Atomen oder -Spezies enthält.
  • Wie überall verwendet, kann, sofern nicht ausdrücklich als dotierte III-V-Materialschicht bezeichnet, der Begriff III-V-Material oder Gruppe III-V-Material, z.B. wie bei der Gruppe III-V-Material-Bauelementschicht oder der Gruppe III - V - Material- Kanalstruktur verwendet, verwendet werden, um ein Gruppe III-V-Material zu beschreiben, das aus einer sehr großen Menge oder gar ganz aus dem spezifizierten Gruppe III-V-Material besteht. Es ist zu verstehen, dass praktisch 100% reines Material der Gruppe III - V schwierig zu bilden sein kann und daher einen winzigen Prozentsatz an Verunreinigungsdotierstoffen (wie Bor, Phosphor oder Arsen) und/oder einen winzigen Prozentsatz an Kohlenstoff, Zinn oder dergleichen umfassen könnte. Solche Verunreinigungen können als unvermeidliche Verunreinigung oder Komponente während der Abscheidung eines Gruppe III-V-Materials eingeschlossen werden oder das Gruppe III-V-Material bei der Diffusion während der Nach-Abscheidungs-Bearbeitung „verunreinigen“. Daher können die hierin beschriebenen Ausführungsbeispiele, die auf eine Gruppe III-V-Material-Bauelementschicht oder eine Gruppe III-V-Material-Kanalstruktur gerichtet sind, eine Gruppe III - V - Material-Bauelementschicht oder eine Gruppe III-V-Material-Kanalstruktur umfassen, die eine relativ geringe Menge anderer Atome oder Spezies enthält, z.B. „Verunreinigungs-“ Grad. Bei einem Ausführungsbeispiel ist ein Gruppe III-V Material ein III-V Material, wie beispielsweise aber nicht beschränkt auf Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder eine Kombination derselben.
  • Als exemplarische Struktur veranschaulicht 1A eine integrierte Schaltungsstruktur mit einer Kanalstruktur mit einer Teilfinnen-Dotierstoff-Diffusionssperrschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Unter Bezugnahme auf 1A umfasst eine integrierte Schaltungsstruktur 100 ein Substrat 102 (wie beispielsweise ein Siliziumsubstrat), eine Kanalstruktur 104 und Source- oder Drainstrukturen 106. Eine Gate-Elektrode 108 und das Gate-Dielektrikum darunter (z.B. in einem Vorschema im dargestellten Beispiel gebildet, aber alternativ möglicherweise auch in einem Gate-Zuletzt-Ansatz gebildet) befinden sich auf der Kanalstruktur 104. Die Kanalstruktur 104 befindet sich auf einer Teilfinnen-Dotierstoff-Diffusionssperrschicht 112, die sich auf einer Teilfinnen-dotierten Lecksperrschicht 111 befindet. Die integrierte Schaltungsstruktur 100 umfasst auch Gate-Abstandhalter 116, Zwischenschicht-Dielektrikum- (ILD-) Abschnitte oder sekundäre Abstandhalter 118 und leitfähige Kontakte 120.
  • Als ein exemplarischer Prozessfluss ist 1B ein Flussdiagramm, das verschiedene Operationen in einem Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit einer Kanalstruktur mit einer Teilfinnen-Dotierstoff-Diffusionssperrschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung darstellt. 2A-2G stellen Querschnittansichten dar, die verschiedene Operationen in einem Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit einer Kanalstruktur mit einer Teilfinnen-Dotierstoff-Diffusionssperrschicht darstellen, entsprechend den Operationen des Flussdiagramms 150 von 1B gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 2A und entsprechend dem Schritt 152 des Flussdiagramms 150 von 1B wird eine Teilfinnen-dotierte Lecksperrschicht 203 auf oder in einem Substrat 202, wie beispielsweise einem Siliziumsubstrat, gebildet. Bei einem Ausführungsbeispiel ist die Teilfinnen-dotierte Lecksperrschicht eine epitaxial gewachsene Schicht. Bei einem Ausführungsbeispiel wird die Teilfinnen-dotierte Lecksperrschicht 203 als entgegengesetzt dotierte Schicht bezeichnet, da sie einen Leitfähigkeitstyp entgegengesetzt zu einem Leitfähigkeitstyp einer Gate-Elektrode und nachfolgend gebildeten Source- oder Drain-Regionen aufweist.
  • Unter Bezugnahme auf 2C und wiederum entsprechend dem Schritt 152 des Flussdiagramms 150 von 1B wird eine Teilfinnen-Dotierstoff-Diffusionssperrschicht auf der Teilfinnen-dotierten Lecksperrschicht 203 gebildet. Bei einem Ausführungsbeispiel ist die Teilfinnen-Dotierstoff-Diffusionssperrschicht 204 eine epitaxial gewachsene Schicht.
  • Unter Bezugnahme auf 2C und wiederum entsprechend dem Schritt 152 des Flussdiagramms 150 von 1B wird eine Kanalmaterialschicht auf der Teilfinnen-Dotierstoff-Diffusionssperrschicht gebildet. Bei einem Ausführungsbeispiel ist die Kanalmaterialschicht 205 eine epitaxial gewachsene Schicht.
  • Unter Bezugnahme auf 2D und entsprechend dem Schritt 154 des Flussdiagramms 150 von 1B werden die Kanalmaterialschicht 205, die Teilfinnen-Dotierstoff-Diffusionssperrschicht 204, die Teilfinnen-dotierte Lecksperrschicht 203 und möglicherweise ein Abschnitt des Substrats 202 in Finnen 206 strukturiert. Die Strukturierung kann, wie dargestellt, Aussparungen in das Substrat 202 bilden. Unter Bezugnahme auf 2D und entsprechend den Schritten 156 und 158 des Flussdiagramms 150 von 1B werden die Gräben zwischen den Finnen 206 mit einem Flachgrabenisolationsmaterial gefüllt, das dann poliert und ausgespart wird, um Isolationsstrukturen 210 zu bilden. Bei einem Ausführungsbeispiel kann der Prozess ferner das Abscheiden, Strukturieren und Aussparen einer dielektrischen Isolationsbarriere umfassen.
  • Unter Bezugnahme auf 2E und entsprechend Schritt 160 des Flussdiagramms 150 von 1B wird der Prozess fortgesetzt mit dem Abscheiden und Strukturieren von Gate-Oxid und Gate-Elektrode (was ein Dummy-Gate-Oxid und eine Gate-Elektrode sein kann) und der Bildung von Gate-Abstandhaltern zum Bilden eines Gate-Stapels 212 und Abstandhaltern 214.
  • Unter Bezugnahme auf 2F und entsprechend Schritt 162 des Flussdiagramms 150 von 1B werden die Finnen 206 an den Stellen 218 benachbart zu Seiten des Gate-Stapels 212 geätzt. Das Ätzen lässt Kanalregionen 216 unter dem Gatestapel 212. An den geätzten Stellen wird dann die Source- oder Drainstruktur 220 gebildet.
  • Unter Bezugnahme auf 2G und entsprechend den Schritten 164 und 166 des Flussdiagramms 150 von 1B wird ein Isolationsmaterial auf den Source- oder Drainstrukturen von 2F gebildet. Das Isolationsmaterial wird dann strukturiert und ausgespart, um die Source- oder Drainstrukturen 220 freizulegen. Die Abscheidung und Strukturierung von Source- oder Drain-Kontaktmaterial wird durchgeführt, um leitfähige Kontakte 230 zu bilden. Es ist zu beachten, dass nach dem Schritt 168 des Flussdiagramms 150 in 1B dann Kontakte und Backend-Verarbeitung durchgeführt werden können.
  • Bezugnehmend wiederum auf 2G umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur eine Finne mit einem unteren Finnenabschnitt und einem oberen Finnenabschnitt. Der untere Finnenabschnitt umfasst eine Dotierstoff-Diffusionssperrschicht 204 (die hierin als Teilfinnen-Dotierstoff-Diffusionssperrschicht bezeichnet werden kann) auf einer ersten Halbleiterschicht 203, die mit einem ersten Leitfähigkeitstyp dotiert ist (der hierin als Teilfinnen-dotierte Lecksperrschicht bezeichnet werden kann). Der obere Finnenabschnitt umfasst einen Abschnitt einer zweiten Halbleiterschicht 216 (die hierin als Kanalmaterialschicht bezeichnet werden kann). Die zweite Halbleiterschicht 216 befindet sich auf der Dotierstoff-Diffusionssperrschicht 204. Eine Isolationsstruktur 210 ist entlang von Seitenwänden des unteren Finnenabschnitts. Ein Gate-Stapel 212 ist über einer Oberseite und entlang Seitenwänden des oberen Finnenabschnitts. Der Gate-Stapel weist eine erste Seite gegenüber einer zweiten Seite auf. Eine erste Source- oder Drain- Struktur 220 ist an der ersten Seite des Gate-Stapels 212. Eine zweite Source- oder Drain- Struktur (Struktur gegenüber 220) ist an der zweiten Seite des Gate-Stapels 212. Die erste und zweite Source- oder Drain- Struktur 220 sind auf einen zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp dotiert.
  • Bei einem Ausführungsbeispiel ist die obere Oberfläche der Isolationsstruktur 210 über einer unteren Oberfläche der zweiten Halbleiterschicht 216, wie dargestellt. In einem solchen Fall umfasst der untere Finnenabschnitt einen unteren Abschnitt der zweiten Halbleiterschicht 216. Bei einem Ausführungsbeispiel umfasst der untere Finnenabschnitt ferner einen Abschnitt eines Bulk-Siliziumsubstrats 202 unter der Finne. Die erste Halbleiterschicht 203 befindet sich auf dem unteren Finnenabschnitt des Bulk-Silizium-Substrats 202.
  • Bei einem Ausführungsbeispiel werden die erste und zweite Source- oder Drain-Struktur durch Implantieren von Dotierstoffen in Finnenregionen auf beiden Seiten des Gatestapels 212 gebildet. Bei einem anderen Ausführungsbeispiel sind die erste und zweite Source- oder Drain-Struktur eine erste und zweite epitaxiale Source- oder Drain-Struktur 220, die in die Finne an der ersten bzw. zweiten Seite des Gatestapels 212 eingebettet sind, wie in 2G dargestellt ist. Bei einem anderen Ausführungsbeispiel umfassen die erste und zweite Source- oder Drain-Struktur epitaxiale Abschnitte auf nicht ausgesparten Abschnitten einer Finne.
  • Bei einem Ausführungsbeispiel sind die erste und zweite Source- oder Drain-Struktur 220 auf einem ausgesparten Abschnitt 218 der zweiten Halbleiterschicht 216, wie dargestellt.
  • Bei einem wieder anderen Ausführungsbeispiel, obwohl nicht als solches dargestellt, sind die erste und zweite Source- oder Drain-Struktur 220 auf einem Abschnitt der Dotierstoff-Diffusionssperrschicht 204. Bei einem wieder anderen Ausführungsbeispiel, obwohl nicht als solches dargestellt, sind die erste und zweite Source- oder Drain-Struktur 220 auf einem Abschnitt der ersten Halbleiterschicht 203, die auf den ersten Leitfähigkeitstyp dotiert ist.
  • Bei einem Ausführungsbeispiel ist der erste Leitfähigkeitstyp ein N-Typ und der zweite Leitfähigkeitstyp ein P-Typ. Bei einem Ausführungsbeispiel ist der erste Leitfähigkeitstyp ein P-Typ und der zweite Leitfähigkeitstyp ein N-Typ.
  • Bei einem exemplarischen Ausführungsbeispiel für ein PMOS-Bauelement umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung Bezug nehmend auf 2G eine integrierte Schaltungsstruktur eine Finne mit einem unteren Finnenabschnitt und einem oberen Finnenabschnitt. Der untere Finnenabschnitt umfasst eine Schicht 204 umfassend Kohlenstoff. Die Schicht 204 umfassend Kohlenstoff ist auf einer N-Typ-dotierten Halbleiterschicht 203. Der obere Finnenabschnitt umfasst einen Abschnitt einer Halbleiterschicht 216 umfassend Germanium. Die Halbleiterschicht 216 umfassend Germanium ist auf der Schicht 204 umfassend Kohlenstoff. Eine Isolationsstruktur 210 ist entlang von Seitenwänden des unteren Finnenabschnitts. Ein Gate-Stapel 212 ist über einer Oberseite und entlang Seitenwänden des oberen Finnenabschnitts. Der Gate-Stapel 212 weist eine erste Seite gegenüber einer zweiten Seite auf. Der Gate-Stapel 212 umfasst eine P-Typ Gate-Elektrode. Eine erste Source- oder Drain- Struktur 220 ist an der ersten Seite des Gate-Stapels 212. Eine zweite Source- oder Drain- Struktur 220 ist an der zweiten Seite des Gate-Stapels. Die erste und zweite Source- oder Drain- Struktur 220 sind eine erste und zweite P-Typ Source- oder Drain-Struktur. Bei einem Ausführungsbeispiel ist die Schicht 204 umfassend Kohlenstoff eine Schicht, wie beispielsweise eine mit Kohlenstoff dotierte Silizium (Si:C)-Schicht, eine mit Kohlenstoff dotierte Silizium-Germanium-(SiGe:C) Schicht oder eine mit Kohlenstoff dotierte Germanium- (Ge:C) Schicht.
  • Bei einem exemplarischen Ausführungsbeispiel für ein NMOS-Bauelement umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung Bezug nehmend auf 2G eine integrierte Schaltungsstruktur eine Finne mit einem unteren Finnenabschnitt und einem oberen Finnenabschnitt. Der untere Finnenabschnitt umfasst eine Schicht 204 umfassend Kohlenstoff. Die Schicht 204 umfassend Kohlenstoff ist auf einem P-Typ-dotierten Halbleiterschicht 203. Der obere Finnenabschnitt umfasst einen Abschnitt einer Halbleiterschicht 216 umfassend ein Gruppe III-V Material. Die Halbleiterschicht 216 umfassend das Gruppe III - V Material ist auf der Schicht 204 umfassend Kohlenstoff. Eine Isolationsstruktur 210 ist entlang von Seitenwänden des unteren Finnenabschnitts. Ein Gate-Stapel 212 ist über einer Oberseite und entlang Seitenwänden des oberen Finnenabschnitts. Der Gate-Stapel 212 weist eine erste Seite gegenüber einer zweiten Seite auf. Der Gatestapel 212 umfasst eine N-Typ Gate-Elektrode. Eine erste Source- oder Drain- Struktur 220 ist an der ersten Seite des Gate-Stapels. Eine zweite Source- oder Drain- Struktur 220 ist an der zweiten Seite des Gate-Stapels 212. Die erste und zweite Source- oder Drain- Struktur 220 sind eine erste und zweite N-Typ Source- oder Drain-Struktur. Bei einem Ausführungsbeispiel ist die Schicht 204 umfassend Kohlenstoff eine Schicht, wie beispielsweise eine mit Kohlenstoff dotierte Silizium- (Si:C) Schicht, eine mit Kohlenstoff dotierte Silizium-Germanium- (SiGe:C) Schicht oder eine mit Kohlenstoff dotierte Germanium-(Ge:C) Schicht.
  • Bei einem anderen Aspekt stellt 3A eine Draufsicht einer Mehrzahl von Gate-Leitungen über einem Paar aus Halbleiterfinnen gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 3A ist eine Mehrzahl von aktiven Gate-Leitungen 304 über einer Mehrzahl von Halbleiterfinnen 300 gebildet. Dummy-Gate-Leitungen 306 sind an den Enden der Mehrzahl von Halbleiterfinnen 300. Beabstandungen 308 zwischen den Gate-Leitungen 304/306 sind Orte, wo Grabenkontakte angeordnet sein können, um leitfähige Kontakte zu Source- und Drain-Regionen bereitzustellen, wie beispielsweise Source- und Drain-Regionen 351, 352, 353, und 354. Bei einem Ausführungsbeispiel ist die Struktur der Mehrzahl von Gate-Leitungen 304/306 oder die Struktur der Mehrzahl von Halbleiter-Finnen 300 als eine Gitterstruktur beschrieben. Bei einem Ausführungsbeispiel umfasst die Gitter-artige Struktur die Mehrzahl von Gate-Leitungen 304/306 bzw. die Struktur der Mehrzahl von Halbleiter-Finnen 300 beabstandet bei einem konstanten Abstand und mit einer konstanten Breite oder beidem.
  • 3B stellt eine Querschnittansicht entnommen entlang der Achse a-a' von 3A dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 3B ist eine Mehrzahl von aktiven Gate-Leitungen 364 über einer Halbleiterfinne 362 gebildet, die über einem Substrat 360 gebildet ist. Dummy-Gate-Leitungen 366 sind an den Enden der Halbleiterfinne 362. Eine dielektrische Schicht 370 ist außerhalb der Dummy-Gate-Leitungen 366. Ein Grabenkontaktmaterial 397 ist zwischen den aktiven Gate-Leitungen 364 und zwischen den Dummy-Gate-Leitungen 366 und den aktiven Gate-Leitungen 364. Eingebettete untere Source- oder Drain-Strukturen 368 und entsprechende Abdeckungs-Halbleiterschichten 369, falls vorhanden, sind in der Halbleiterfinne 362 zwischen den aktiven Gate-Leitungen 364 und zwischen den Dummy-Gate-Leitungen 366 und den aktiven Gate-Leitungen 364. Bei einem Ausführungsbeispiel, wie gezeigt ist, umfasst die Halbleiterfinne 362 ein Kanalmaterial 205, eine Teilfinnen-Dotierstoff-Diffusionssperrschicht 204 und eine dotierte Teilfinnen-Leck-Sperrschicht 203, wobei Beispiele desselben oben in Zuordnung zu 2G beschrieben wurden.
  • Die aktiven Gate-Leitungen 364 umfassen eine Gatedielektrikumsstruktur 398/399, einen Arbeitsfunktions-Gate-Elektroden-Abschnitt 374 und einen Füllungs-Gate-Elektroden-Abschnitt 376 und eine dielektrische Abdeckungsschicht 378. Dielektrische Abstandhalter 380 beschichten die Seitenwände der aktiven Gate-Leitungen 364 und der Dummy-Gate-Leitungen 366.
  • Bei einem anderen Aspekt werden Grabenkontaktstrukturen, z.B. für Source- oder Drain-Regionen, beschrieben. Bei einem Beispiel stellt 4 eine Querschnittansicht einer integrierten Schaltungsstruktur mit Grabenkontakten für ein PMOS-Bauelement gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 4 umfasst eine integrierte Schaltungsstruktur 450 eine Finne 452. Eine Gatedielektrikumsschicht 454 ist über der Finne 452. Eine Gate-Elektrode 456 befindet sich über der Gatedielektrikumsschicht 454. Bei einem Ausführungsbeispiel umfasst die Gate-Elektrode 456 eine konforme leitfähige Schicht 458 und ein leitfähiges Füllmaterial 460. Bei einem Ausführungsbeispiel ist eine dielektrische Abdeckung 462 über der Gate-Elektrode 456 und über der Gatedielektrikumsschicht 454 angeordnet. Die Gate-Elektrode weist eine erste Seite 456A und eine zweite Seite 456B gegenüberliegend zu der ersten Seite 456A auf. Dielektrische Abstandhalter sind entlang der Seitenwände der Gate-Elektrode 456. Bei einem Ausführungsbeispiel ist die Gatedielektrikumsschicht 454 ferner zwischen einem ersten der dielektrischen Abstandhalter 463 und der ersten Seite 456A der Gate-Elektrode 456 und zwischen einem zweiten der dielektrischen Abstandhalter 463 und der zweiten Seite 456B der Gate-Elektrode 456, wie gezeigt ist. Bei einem Ausführungsbeispiel, obgleich nicht dargestellt, ist eine dünne Oxidschicht, wie beispielsweise eine thermische oder chemische Siliziumoxid- oder Siliziumdioxidschicht zwischen der Halbleiterfinne 452 und der Gatedielektrikumsschicht 454. Bei einem Ausführungsbeispiel, wie gezeigt ist, umfasst die Halbleiterfinne 452 ein Kanalmaterial 205, eine Teilfinnen-Dotierstoff-Diffusionssperrschicht 204 und eine dotierte Teilfinnen-Leck-Sperrschicht 203, wobei Beispiele desselben oben in Zuordnung zu 2G beschrieben wurden.
  • Die erste 464 und zweite 466 Halbleiter-Source- oder Drain-Region sind benachbart zu der ersten 456A bzw. zweiten 456B Seite der Gate-Elektrode 456. Bei einem Ausführungsbeispiel umfassen die erste 464 und zweite 466 Halbleiter-Source- oder Drain-Region eingebettete epitaxiale untere Regionen und können entsprechende Source- oder Drain-Abdeckungs-Halbleiterschichten 495 oder 497 (die als Grabenkontakt-Ätzstoppschichten fungieren) umfassen und sind gebildet in Aussparungen 465 bzw. 467 der Halbleiterfinne 452, wie gezeigt ist.
  • Die erste 468 und zweite 470 Grabenkontaktstruktur sind über der ersten 464 und zweiten 466 Halbleiter-Source- oder Drain-Region benachbart zu der ersten 456A bzw. zweiten 456B Seite der Gate-Elektrode 456. Die erste 468 und zweite 470 Grabenkontaktstruktur umfassen beide eine U-förmige Metallschicht 472 und eine T-förmige Metallschicht 474 auf und über der gesamten U-förmigen Metallschicht 472. Bei einem Ausführungsbeispiel unterscheiden sich die U-förmige Metallschicht 472 und die T-förmige Metallschicht 474 in ihrer Zusammensetzung. Bei einem solchen Ausführungsbeispiel umfasst die U-förmige Metallschicht 472 Titan und die T-förmige Metallschicht 474 umfasst Kobalt. Bei einem Ausführungsbeispiel umfassen die erste 468 und zweite 470 Grabenkontaktstruktur beide ferner eine dritte Metallschicht 476 auf der T-förmigen Metallschicht 474. Bei einem solchen Ausführungsbeispiel haben die dritte Metallschicht 476 und die U-förmige Metallschicht 472 dieselbe Zusammensetzung. Bei einem bestimmte Ausführungsbeispiel umfassen die dritte Metallschicht 476 und die U-förmige Metallschicht 472 Titan und die T-förmige Metallschicht 474 umfasst Kobalt.
  • Ein erstes Grabenkontakt-Via 478 ist elektrisch verbunden mit dem ersten Grabenkontakt 468. Bei einem bestimmten Ausführungsbeispiel ist das erste Grabenkontakt-Via 478 auf und gekoppelt mit der dritten Metallschicht 476 des ersten Grabenkontakts 468. Das erste Grabenkontakt-Via 478 ist ferner über und in Kontakt mit einem Abschnitt von einem der dielektrischen Abstandhalter und über und in Kontakt mit einem Abschnitt der dielektrischen Abdeckung 462. Ein zweites Grabenkontakt-Via 480 ist elektrisch verbunden mit dem zweiten Grabenkontakt 470. Bei einem bestimmten Ausführungsbeispiel ist das zweite Grabenkontakt-Via 480 auf und gekoppelt mit der dritten Metallschicht 476 des zweiten Grabenkontakts 470. Das zweite Grabenkontakt-Via 480 ist ferner über und in Kontakt mit einem Abschnitt von einem anderen der dielektrischen Abstandhalter 463 und über und in Kontakt mit einem anderen Abschnitt der dielektrischen Abdeckung 462.
  • Bei einem Ausführungsbeispiel ist eine erste Metallsilicidschicht 482 direkt zwischen der ersten 468 und zweiten 470 Grabenkontaktstruktur und der ersten 464 bzw. zweiten 466 Halbleiter-Source- oder Drain-Region und kann sich unter den Abdeckungsschichten 495 und 497 erstrecken, wie dargestellt ist. Bei einem Ausführungsbeispiel umfasst die Metallsilicidschicht 482 Nickel, Platin und Silizium. Bei einem bestimmten solchen Ausführungsbeispiel sind die erste 464 und zweite 466 Halbleiter-Source- oder Drain-Region eine erste und zweite P-Typ-Halbleiter-Source- oder Drain-Region. Bei einem Ausführungsbeispiel umfasst die Metallsilicidschicht 482 ferner Germanium. Bei einem Ausführungsbeispiel umfasst die Metallsilicidschicht 482 ferner Titan.
  • Ein oder mehrere, hierin beschriebene Ausführungsbeispiele richten sich auf die Verwendung von chemischer Metall-Gasphasenabscheidung zur Umwicklung von Halbleiterkontakten. Ausführungsbeispiele können anwendbar sein an oder umfassen eines oder mehrere einer chemischen Gasphasenabscheidung (CVD; Chemical Vapor Deposition), einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD; Plasma Enhanced Chemical Vapor Deposition), Atomschichtabscheidung (ALD), Leit-Kontakt-Herstellung oder Dünnfilme. Bestimmte Ausführungsbeispiele können die Herstellung einer Titan- oder ähnlichen metallischen Schicht unter Verwendung einer niedrigen Temperatur (z.B. weniger als 500 Grad Celsius oder in dem Bereich von 400-500 Grad Celsius) durch chemische Gasphasenabscheidung eines Kontaktmetalls umfassen, um einen konformen Source- oder Drain-Kontakt bereitzustellen. Die Implementierung eines solchen konformen Source- oder Drain-Kontakts kann die Performance eines dreidimensionalen (3D) komplementären Metall-Oxid- (CMOS = complementary metal oxide semiconductor) Halbleiter-Transistors verbessern.
  • Um einen Kontext zu geben, können Metall-zu-Halbleiter-Kontaktschichten unter Verwendung von Sputtern abgeschieden werden. Sputtern ist ein Sichtlinien-Prozess und ist möglicherweise nicht gut geeignet für eine 3D-Transistor-Herstellung. Bekannte Sputter-Lösungen haben schlechte oder unvollständige Metall-Halbleiter-Übergänge auf Bauelement-Kontaktoberflächen mit einem Winkel zu dem Einfall der Abscheidung. Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung wird ein chemischer Niedrigtemperatur-Gasphasenabscheidungsprozess zu Herstellung eines Kontaktmefalls implementiert, um eine Konformität in drei Dimensionen bereitzustellen und den Metall-Halbleiter-Übergang-Kontaktbereich zu maximieren. Der sich ergebende größere Kontaktbereich kann den Widerstandswert des Übergangs reduzieren. Ausführungsbeispiele können eine Abscheidung auf Halbleiteroberflächen mit nicht flacher Topographie umfassen, wobei die Topographie eines Bereichs sich auf die Oberflächenformen und Merkmale selbst bezieht, und eine nicht flache Topographie Oberflächenformen und Merkmale oder Abschnitte von Oberflächenformen und Merkmalen umfasst, die nicht flach sind, d.h. Oberflächenformen und Merkmale, die nicht vollständig flach sind. Bei einem Ausführungsbeispiel erfolgt die Abscheidung auf einer Halbleiteroberfläche einer Source- oder Drain-Struktur mit einem relativ hohen Germaniumgehalt.
  • Ausführungsbeispiele, die hierin beschrieben sind, können die Herstellung von Umwicklungs-Kontaktstrukturen umfassen. Bei einem solchen Ausführungsbeispiel wird die Verwendung von reinem Metall, konform abgeschieden auf Transistor-Source/Drain-Kontakte durch chemische Gasphasenabscheidung, plasmaunterstützte chemische Gasphasenabscheidung, Atomschichtabscheidung oder plasmaunterstützte Atomschichtabscheidung beschrieben. Eine solche konforme Abscheidung kann verwendet werden, um den verfügbaren Bereich eines Metall-Halbleiter-Kontakts zu vergrößern und den Widerstandswert zu reduzieren, wodurch die Performance des Transistorbauelements verbessert wird. Bei einem Ausführungsbeispiel führt die relativ niedrige Temperatur der Abscheidung zu einem minimierten Widerstandswert des Übergangs pro Einheitsbereich.
  • Es wird darauf hingewiesen, dass eine Vielzahl von integrierten Schaltungsstrukturen unter Verwendung eines Integrationsschemas hergestellt werden kann, umfassend einen Metallschicht-Abscheidungsprozess, wie hierin beschrieben ist. Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bereitstellen eines Substrats in einer Kammer für eine chemische Gasphasenabscheidung (CVD) mit einer RF-Quelle, wobei das Substrat ein Merkmal auf demselben aufweist. Das Verfahren umfasst ferner das Reagieren von Titantetrachlorid (TiCl4) und Wasserstoff (H2), um eine Titanschicht (Ti) auf dem Merkmal des Substrats zu bilden. Bei einem Ausführungsbeispiel weist die Titanschicht eine gesamte atomare Zusammensetzung umfassend 98% oder mehr Titan und 0,5-2% Chlor auf. Bei alternativen Ausführungsbeispielen wird ein ähnlicher Prozess verwendet, um eine hoch reine metallische Schicht aus Zirkonium (Zr), Hafnium (Hf), Tantal (Ta), Niobium (Nb), oder Vanadium (V) herzustellen.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung ist das Merkmal des Substrats ein Source- oder Drain-Kontakt-Graben, der eine Halbleiter-Source- oder Drain-Struktur freilegt. Die Titanschicht (oder andere hoch reine Metallschicht) ist eine leitfähige Kontaktschicht für die Halbleiter-Source- oder Drain-Struktur. Exemplarische Ausführungsbeispiele einer solchen Implementierung werden nachfolgend auch in Zuordnung zu 5 beschrieben.
  • 5 stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit einem leitfähigen Kontakt auf einer erhöhten Source- oder Drain-Region gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 5 umfasst eine Halbleiterstruktur 550 eine Gate-Struktur 552 über einem Substrat 554. Die Gate-Struktur 552 umfasst eine Gatedielektrikumsschicht 552A, eine Arbeitsfunktionsschicht 552B und eine Gate-Füllung 552C. Eine Source-Region 558 und eine Drain-Region 560 sind auf gegenüberliegenden Seiten der Gate-Struktur 552. Source- oder Drain-Kontakte 562 sind elektrisch mit der Source-Region 558 und der Drain-Region 560 verbunden und sind von der Gate-Struktur 552 durch eine oder beide einer Zwischenschicht-Dielektrikums-Schicht 564 oder Gate-Dielektrikums-Abstandhalter 566 beabstandet. Bei einem Ausführungsbeispiel umfassen die Source-Region 558 und die Drain-Region 560 epitaxiale oder eingebettete Materialregionen gebildet in ausgeätzten Regionen des Substrats 554 und entsprechenden Source- oder Drain-Abdeckungs-Halbleiterschichten 502. Bei einem Ausführungsbeispiel, wie gezeigt ist, umfasst das Substrat 554 ein Kanalmaterial 205, eine Teilfinnen-Dotierstoff-Diffusionssperrschicht 204 und eine dotierte Teilfinnen-Leck-Sperrschicht 203, wobei Beispiele desselben oben in Zuordnung zu 2G beschrieben wurden.
  • Bei einem Ausführungsbeispiel umfassen die Source- oder Drain-Kontakte 562 eine metallische Schicht 562A hoher Reinheit, wie vorangehend beschrieben wurde, und ein leitfähiges Graben-Füllmaterial 562B. Bei einem Ausführungsbeispiel weist die hoch reine metallische Schicht 562A eine gesamte atomare Zusammensetzung umfassend 98% oder mehr Titan auf. Bei einem solchen Ausführungsbeispiel umfasst die gesamte atomare Zusammensetzung der hoch reinen metallischen Schicht 562A ferner 0,5-2% Chlor. Bei einem Ausführungsbeispiel weist die hoch reine metallische Schicht 562A eine Dickenabweichung von 30% oder weniger auf. Bei einem Ausführungsbeispiel besteht das leitfähige Graben-Füllmaterial 562B aus einem leitfähigen Material, wie beispielsweise aber nicht beschränkt auf Cu, Al, W oder Legierungen derselben.
  • Bei einem anderen Aspekt werden Kontakt über aktivem Gate- (COAG-; contact over active gate) Strukturen beschrieben. Ein oder mehrere Ausführungsbeispiele der vorliegenden Offenbarung richten sich auf Halbleiter-Strukturen oder -Bauelemente mit einer oder mehreren Gate-Kontakt-Strukturen (z.B. Gate-Kontakt-Vias) angeordnet über aktiven Abschnitten von Gate-Elektroden der Halbleiter-Strukturen oder -Bauelemente. Ein oder mehrere Ausführungsbeispiele der vorliegenden Offenbarung richten sich auf Verfahren zum Herstellen von Halbleiter-Strukturen oder -Bauelementen mit einer oder mehreren Gate-Kontakt-Strukturen gebildet über aktiven Abschnitten von Gate-Elektroden der Halbleiter-Strukturen oder -Bauelemente. Hierin beschriebene Ansätze können verwendet werden, um einen Standardzellenbereich, durch Ermöglichen einer Gate-Kontakt-Bildung über aktiven Gate-Regionen, zu reduzieren. Bei einem oder mehreren Ausführungsbeispielen sind die Gate-Kontakt-Strukturen, die hergestellt sind, um die Gate-Elektroden zu kontaktieren, selbstausgerichtete Via-Strukturen.
  • Bei einem Ausführungsbeispiel ist eine integrierte Schaltungsstruktur, eine HalbleiterStruktur oder ein -Bauelement ein nicht planares Bauelement, wie beispielsweise aber nicht beschränkt auf ein Fin-FET- oder ein Trigate-Bauelement. Bei einem solchen Ausführungsbeispiel besteht eine entsprechende Halbleiterkanalregion aus einem dreidimensionalen Körper oder ist darin gebildet. Bei einem solchen Ausführungsbeispiel umgeben Gate-Elektrodenstapel der Gateleitungen zumindest eine obere Oberfläche und ein Paar aus Seitenwänden des dreidimensionalen Körpers. Bei einem anderen Ausführungsbeispiel ist zumindest die Kanalregion als ein diskreter dreidimensionaler Körper hergestellt, wie beispielsweise bei einem Gate-All-Around- (Gate-Ringsum-) Bauelement. Bei einem solchen Ausführungsbeispiel umgeben Gate-Elektroden-Stapel der Gate-Leitungen die Kanalregion jeweils vollständig.
  • Allgemeiner gesagt richten sich ein oder mehrere Ausführungsbeispiele auf Ansätze für und Strukturen gebildet durch das Landen eines Gate-Kontakt-Vias direkt auf einem aktiven Transistorgate. Solche Ansätze können den Bedarf nach einer Erweiterung einer Gate-Leitung auf einer Isolation zu Kontaktzwecken beseitigen. Solche Ansätze können auch den Bedarf nach einer separaten Gate-Kontaktschicht (GCN; gate contact) zum Leiten von Signalen von einer Gate-Leitung oder -Struktur beseitigen. Bei einem Ausführungsbeispiel wird das Beseitigen der obigen Merkmale erreicht durch Aussparen von Kontaktmetallen in einem Grabenkontakt (TCN) und Einbringen eines zusätzlichen, dielektrischen Materials in den Prozessfluss (z.B. TILA). Das zusätzliche dielektrische Material ist als Grabenkontakt-Dielektrikums-Abdeckungsschicht mit Ätz-Charakteristika umfasst, die sich von der dielektrischen Gate-Material-Abdeckungsschicht unterscheiden, die bereits zur Grabenkontakt-Ausrichtung bei einem Verarbeitungsschema (z.B. GILA) eines Gate-ausgerichteten Kontaktprozesses verwendet werden.
  • Bei einem Ausführungsbeispiel umfasst das Bereitstellen einer integrierten Schaltungsstruktur die Bildung einer Kontaktstruktur, die im Wesentlichen perfekt mit einer bestehenden Gate-Struktur ausgerichtet ist, während die Verwendung einer lithographischen Operation mit übermäßig engem Registrierungsbudget eliminiert wird. Bei einem solchen Ausführungsbeispiel ermöglicht dieser Ansatz die Verwendung eines intrinsisch hoch selektiven Nassätzens (z.B. versus Trocken- oder Plasma-Ätzen), um Kontaktöffnungen zu erzeugen. Bei einem Ausführungsbeispiel wird eine Kontaktstruktur durch Verwenden einer existierenden Kontaktstruktur in Kombination mit einer Kontakt-Plug- Lithographieoperation gebildet. Bei einem solchen Ausführungsbeispiel ermöglicht der Ansatz die Beseitigung des Bedarfs nach einer ansonsten kritischen Lithographieoperation zum Erzeugen einer Kontaktstruktur, die bei anderen Ansätzen verwendet wird. Bei einem Ausführungsbeispiel wird ein Graben-Kontaktgitter nicht separat strukturiert, sondern zwischen Poly- (Gate-) Leitungen gebildet. Zum Beispiel wird bei einem solchen Ausführungsbeispiel ein Graben-Kontaktgitter nach der Gate-Gitter-Strukturierung aber vor dem Gate-Gitter-Schneiden gebildet.
  • Ferner können Gatestapel-Strukturen durch einen Gate-Austausch-Prozess hergestellt werden. Bei einem solchen Schema kann ein Dummy-Gatematerial, wie z.B. Polysilizium- oder Siliziumnitrid-Säulenmaterial entfernt und durch permanentes Gate-Elektrodenmaterial ersetzt werden. Bei einem solchen Ausführungsbeispiel wird eine permanente Gate-Dielektrikum-Schicht auch bei diesem Prozess gebildet, und wird nicht aus einer vorangehenden Verarbeitung durchgetragen. Bei einem Ausführungsbeispiel werden Dummy-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. Bei einem Ausführungsbeispiel bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Trockenätzprozess entfernt, umfassend SF6. Bei einem anderen Ausführungsbeispiel bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Nassätzprozess entfernt, umfassend wässriges NH4OH oder Tetramethylammoniumhydroxid. Bei einem Ausführungsbeispiel umfassen Dummy-Gates Siliziumnitrid und werden mit einem Nassätzen entfernt, umfassend flüssige Phosphorsäure.
  • Bei einem Ausführungsbeispiel betrachten einer oder mehrere der hierin beschriebenen Ansätze im Wesentlichen einen Dummy- und Gate-Austausch-Prozess in Kombination mit einem Dummy- und Kontakt-Austausch-Prozess, um eine integrierte Schaltungsstruktur zu erhalten. Bei einem solchen Ausführungsbeispiel wird der Kontakt-Austausch-Prozess nach dem Gate-Austausch-Prozess ausgeführt, um ein Ausheilen bei hoher Temperatur von zumindest einem Abschnitt des permanenten Gatestapels zu erlauben. Zum Beispiel wird bei einem spezifischen Ausführungsbeispiel ein Ausheilen von zumindest einem Abschnitt der permanenten Gatestrukturen, z.B. nachdem eine Gate-Dielektrikum-Schicht gebildet ist, bei einer höheren Temperatur als ungefähr 600 Grad Celsius ausgeführt. Das Ausheilen wird vor der Bildung der permanenten Kontakte ausgeführt.
  • Es wird darauf hingewiesen, dass unterschiedliche strukturelle Beziehungen zwischen einer isolierenden Gate-Abdeckungsschicht und einer isolierenden Grabenkontakt-Abdeckungsschicht hergestellt werden können. Als Beispiele stellen 6A und 6B Querschnittansichten von verschiedenen integrierten Schaltungsstrukturen dar, jeweils mit Grabenkontakten umfassend eine darüberliegende isolierende Abdeckungsschicht und mit Gatestapeln umfassend eine darüberliegende isolierende Abdeckungsschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 6A und 6B umfassen integrierte Schaltungsstrukturen 600A und 600B jeweils eine Finne 602. Obgleich als Querschnittansicht dargestellt, wird darauf hingewiesen, dass die Finne 602 eine Oberseite 602A und Seitenwände (in die und aus der Seite der gezeigten Perspektive) aufweist. Eine erste 604 und zweite 606 Gatedielektrikumsschicht sind über der Oberseite 602A der Finne 602 und lateral benachbart zu den Seitenwänden der Finne 602. Die erste 608 und zweite 610 Gate-Elektrode sind über der ersten 604 bzw. zweiten 606 Gatedielektrikumsschicht über der Oberseite 602A der Finne 602 und lateral benachbart zu den Seitenwänden der Finne 602. Die erste 608 und zweite 610 Gate-Elektrode umfassen jeweils eine konforme leitfähige Schicht 609A, wie beispielsweise eine Arbeitsfunktions-Einstellungsschicht, und ein leitfähiges Füllmaterial 609B über der konformen leitfähigen Schicht 609A. Die erste 608 und zweite 610 Gate-Elektrode weisen beide eine erste Seite 612 und eine zweite Seite 614 gegenüberliegend zu der ersten Seite 612 auf. Die erste 608 und zweite 610 Gate-Elektrode weisen beide ferner eine isolierende Abdeckung 616 mit einer oberen Oberfläche 618 auf. Bei einem Ausführungsbeispiel, wie gezeigt ist, umfasst die Finne 602 ein Kanalmaterial 205, eine Teilfinnen-Dotierstoff-Diffusionssperrschicht 204 und eine dotierte Teilfinnen-Leck-Sperrschicht 203, wobei Beispiele desselben oben in Zuordnung zu 2G beschrieben wurden.
  • Ein erster dielektrischer Abstandhalter 620 ist benachbart zu der ersten Seite 612 der ersten Gate-Elektrode 608. Ein zweiter dielektrischer Abstandhalter 622 ist benachbart zu der zweiten Seite 614 der zweiten Gate-Elektrode 610. Eine Halbleiter-Source- oder Drain-Region 624 ist benachbart zu dem ersten 620 und zweiten 622 dielektrischen Abstandhalter. Eine Grabenkontaktstruktur 626 ist über der Halbleiter-Source- oder Drain-Region 624 benachbart zu dem ersten 620 und zweiten 622 dielektrischen Abstandhalter.
  • Die Grabenkontaktstruktur 626 umfasst eine isolierende Abdeckung 628 auf einer leitfähigen Struktur 630. Die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 weist eine obere Oberfläche 629 im Wesentlichen koplanar mit oberen Oberflächen 618 der isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gate-Elektrode auf. Bei einem Ausführungsbeispiel erstreckt sich die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 lateral in Aussparungen 632 in dem ersten 620 und zweiten 622 dielektrischen Abstandhalter. Bei einem solchen Ausführungsbeispiel hängt die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 über die leitfähige Struktur 630 der Grabenkontaktstruktur 626. Bei anderen Ausführungsbeispielen jedoch erstreckt sich die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 nicht lateral in Aussparungen 632 in dem ersten 620 und zweiten 622 dielektrischen Abstandhalter und hängt somit nicht über die leitfähige Struktur 630 der Grabenkontaktstruktur 626.
  • Es wird darauf hingewiesen, dass die leitfähige Struktur 630 der Grabenkontaktstruktur 626 möglicherweise nicht rechteckig ist, wie in 6A und 6B gezeigt ist. Zum Beispiel kann die leitfähige Struktur 630 der Grabenkontaktstruktur 626 eine Querschnitt-Geometrie aufweisen, die ähnlich oder gleich zu der Geometrie ist, die für die leitfähige Struktur 630A gezeigt ist, die in der Projektion von 6A dargestellt ist.
  • Bei einem Ausführungsbeispiel weist die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 eine unterschiedliche Zusammensetzung zu der Zusammensetzung der isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gate-Elektrode auf. Bei einem solchen Ausführungsbeispiel umfasst die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 ein Carbid-Material, wie beispielsweise ein Siliziumcarbid-Material. Die isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gate-Elektrode umfassen ein Nitrid-Material, wie beispielsweise ein Siliziumnitrid-Material.
  • Bei einem Ausführungsbeispiel umfassen die isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gate-Elektrode beide eine untere Oberfläche 617A unter einer unteren Oberfläche 628A der isolierenden Abdeckung 628 der Grabenkontaktstruktur 626, wie in 6A gezeigt ist. Bei einem anderen Ausführungsbeispiel umfassen die isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gate-Elektrode beide eine untere Oberfläche 617B im Wesentlichen koplanar zu einer unteren Oberfläche 628B der isolierenden Abdeckung 628 der Grabenkontaktstruktur 626, wie in 6B gezeigt ist. Bei einem anderen Ausführungsbeispiel, obwohl dies nicht gezeigt ist, umfassen die isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gate-Elektrode beide eine untere Oberfläche über einer unteren Oberfläche der isolierenden Abdeckung 628 einer Grabenkontaktstruktur 626.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben, kann ein Substrat aus einem Halbleitermaterial bestehen, das einem Herstellungsprozess widerstehen kann und in dem Ladung migrieren kann. Bei einem Ausführungsbeispiel ist ein hierin beschriebenes Substrat ein Bulk-Substrat, umfassend eine kristalline Silizium-, Silizium/Germanium- oder Germanium-Schicht dotiert mit einem Ladungsträger, wie beispielsweise aber nicht beschränkt auf Phosphor, Arsen, Bor oder eine Kombination derselben, um eine aktive Region zu bilden. Bei einem Ausführungsbeispiel ist die Konzentration von Silizium-Atomen in einem solchen Bulk-Substrat größer als 97%. Bei einem anderen Ausführungsbeispiel besteht ein Bulk-Substrat aus einer epitaxialen Schicht, gewachsen auf einem einzelnen kristallinen Substrat, z.B. einer epitaxialen Siliziumschicht, die auf einem Bor-dotierten monokristallinen Bulk-Silizium-Substrat gewachsen ist. Das Bulk-Substrat kann alternativ aus einem Material der Gruppe III-V bestehen. Bei einem Ausführungsbeispiel umfasst ein Bulk-Substrat ein III-V Material, wie beispielsweise aber nicht beschränkt auf Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder eine Kombination derselben. Bei einem Ausführungsbeispiel umfasst ein Bulk-Substrat ein III-V Material und die Ladungsträger-Dotierstoff-Verunreinigungsatome sind solche wie beispielsweise aber nicht beschränkt auf Beryllium, Kohlenstoff, Silizium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben ist, können Isolationsregionen, wie beispielsweise Flachgrabenisolationsregionen oder Teilfinnen-Isolationsregionen ein Material umfassen, das geeignet ist zum schließlichen elektrischen Isolieren, oder zum Beitragen zum Isolieren von Abschnitten einer permanenten Gate-Struktur von einem darunter liegenden Bulk-Substrat oder zum Isolieren aktiver Regionen, die innerhalb eines darunter liegenden Bulk-Substrat gebildet sind, wie beispielsweise isolierend aktiver Finnenregionen. Zum Beispiel umfasst bei einem Ausführungsbeispiel eine Isolationsregion eine oder mehrere Schichten eines dielektrischen Materials, wie beispielsweise aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid, Kohlenstoff-dotiertes Siliziumnitrid oder eine Kombination derselben.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben ist, können Gate-Leitungen oder Gate-Strukturen einen Gate-Elektroden-Stapel umfassen, der eine Gatedielektrikumsschicht und eine Gate-Elektroden-Schicht umfasst. Bei einem Ausführungsbeispiel umfasst die Gate-Elektrode des Gate-Elektrodenstapels ein Metall-Gate und die dielektrische Gate-Schicht besteht aus einem High-k-Material. Zum Beispiel umfasst bei einem Ausführungsbeispiel die dielektrische Gate-Schicht ein Material, wie beispielsweise aber nicht beschränkt auf Hafniumoxid, Hafniumoxynitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantaloxid, Barium-Strontium-Titanat, Barium-Titanat, Strontium-Titanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid, Blei-Zink-Niobat oder einer Kombination derselben. Ferner kann ein Abschnitt der Gatedielektrikumsschicht eine Schicht aus nativem Oxid umfassen, gebildet aus den oberen paar Schichten eines Halbleitersubstrats. Bei einem Ausführungsbeispiel umfasst die Gate-Dielektrikum-Schicht einen oberen High-k-Abschnitt und einen unteren Abschnitt umfassend ein Oxid aus einem Halbleitermaterial. Bei einem Ausführungsbeispiel umfasst die Gate-Dielektrikum-Schicht einen oberen Abschnitt aus Hafniumoxid und einen unteren Abschnitt aus Siliziumdioxid oder Siliziumoxinitrid. Bei einigen Implementierungen ist ein Abschnitt des Gatedielektrikums eine „U“-förmige Struktur, umfassend einen unteren Abschnitt im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind.
  • Bei einem Ausführungsbeispiel umfasst eine Gate-Elektrode eine Metallschicht wie beispielsweise aber nicht beschränkt auf Metallnitride, Metallcarbide, Metallsilizide, Metallaluminide, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähige Metalloxide. Bei einem spezifischen Ausführungsbeispiel umfasst die Gate-Elektrode ein Nicht-Arbeitsfunktions-Einstellung-Füllmaterial gebildet über einer Metall-Arbeitsfunktions-Einstellung-Schicht. Die Gate-Elektrode kann aus einem P-Typ Arbeitsfunktionsmetall oder einem N-Typ Arbeitsfunktionsmetall bestehen, abhängig davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor ist. Bei einigen Implementierungen kann die Gate-Elektroden-Schicht aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Arbeitsfunktions-Metallschichten sind und zumindest eine Metallschicht eine leitfähige Füllschicht ist. Für einen PMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metall-Oxide, z.B. Rutheniumoxid, sind aber nicht darauf beschränkt. Eine P-Typ Metallschicht ermöglicht die Bildung einer PMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen ungefähr 4,9 eV und ungefähr 5,2 eV ist. Für einen NMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie beispielsweise Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid, sind aber nicht darauf beschränkt. Eine N-Typ Metallschicht ermöglicht die Bildung einer NMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen ungefähr 3,9 eV und ungefähr 4,2 eV ist. Bei einigen Implementierungen kann die Gate-Elektrode eine „U“-förmige Struktur umfassen, umfassend einen Bodenabschnitt im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind. Bei einer anderen Implementierung kann zumindest eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandabschnitte im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats umfasst. Bei weiteren Implementierungen der Offenbarung kann die Gate-Elektrode aus einer Kombination aus U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren, planaren, nicht U-förmigen Schichten gebildet sind.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben ist, können Abstandhalter, die den Gateleitungen oder Elektrodenstapeln zugeordnet sind, ein Material umfassen, das geeignet ist zum schließlichen elektrischen Isolieren, oder zum Beitragen zum Isolieren von einer permanenten Gate-Struktur von benachbarten leitfähigen Kontakten, wie beispielsweise selbstausgerichteten Kontakten. Zum Beispiel umfassen bei einem Ausführungsbeispiel die Abstandhalter ein dielektrisches Material, wie beispielsweise aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder Kohlenstoff-dotiertes Siliziumnitrid.
  • Bei einem Ausführungsbeispiel können hierin beschriebene Ansätze das Bilden einer Kontaktstruktur umfassen, die im Wesentlichen sehr gut mit einer bestehenden Gate-Struktur ausgerichtet ist, während die Verwendung einer lithographischen Operation mit übermäßig engem Ausrichtungsbudget eliminiert wird. Bei einem solchen Ausführungsbeispiel ermöglicht dieser Ansatz die Verwendung eines intrinsisch hoch selektiven Nassätzens (z.B. versus Trocken- oder Plasma-Ätzen), um Kontaktöffnungen zu erzeugen. Bei einem Ausführungsbeispiel wird eine Kontaktstruktur durch Verwenden einer existierenden Kontaktstruktur in Kombination mit einer Kontakt-Plug- Lithographieoperation gebildet. Bei einem solchen Ausführungsbeispiel ermöglicht der Ansatz die Beseitigung des Bedarfs nach einer ansonsten kritischen Lithographieoperation zum Erzeugen einer Kontaktstruktur, die bei anderen Ansätzen verwendet wird. Bei einem Ausführungsbeispiel wird ein Graben-Kontaktgitter nicht separat strukturiert sondern zwischen Poly- (Gate-) Leitungen gebildet. Zum Beispiel wird bei einem solchen Ausführungsbeispiel ein Graben-Kontaktgitter nach der Gate-Gitter-Strukturierung aber vor dem Gate-Gitter-Schneiden gebildet.
  • Abstands-Teilungs-Verarbeitungs- und Strukturierungs-Schemata können implementiert sein, um hierin beschriebene Ausführungsbeispiele zu ermöglichen, oder können als Teil von hierin beschriebenen Ausführungsbeispielen umfasst sein. Abstands-Teilungs-Strukturierung bezieht sich üblicherweise auf eine Abstands-Halbierung, Abstands-Viertelung, etc. Abstands-Teilungs-Schemata können an eine FEOL-Verarbeitung, BEOL-Verarbeitung oder sowohl FEOL- (Bauelement) als auch BEOL- (Metallisierung) Verarbeitung anwendbar sein. Gemäß einem oder mehreren hierin beschriebenen Ausführungsbeispielen wird eine optische Lithographie zuerst implementiert, um unidirektionale Leitungen (z.B. entweder strikt unidirektional oder überwiegend unidirektional) in einem vordefinierten Abstand zu drucken. Abstands-Teilungs-Verarbeitung ist dann als eine Technik zum Erhöhen der Leitungsdichte implementiert.
  • Bei einem Ausführungsbeispiel wird der Ausdruck „Gitterstruktur“ für Finnen, Gate-Leitungen, Metall-Leitungen, ILD-Leitungen oder Hartmasken-Leitungen hierin verwendet, um Bezug auf eine Gitterstruktur mit engem Abstand zu nehmen. Bei einem solchen Ausführungsbeispiel ist der enge Abstand nicht direkt durch eine ausgewählte Lithographie erreichbar. Zum Beispiel kann eine Struktur basierend auf einer ausgewählten Lithographie zuerst gebildet werden, aber der Abstand (pitch) kann durch die Verwendung einer Abstandhalter-Masken-Strukturierung halbiert werden, wie im Stand der Technik bekannt ist. Weiter kann der Originalabstand durch eine zweite Runde einer Abstandhalter-Masken-Strukturierung geviertelt werden. Dementsprechend können hierin beschriebene Gitter-artige Strukturen Metall-Leitungen, ILD-Leitungen oder Hartmasken-Leitungen aufweisen, die mit einem im Wesentlichen konsistenten Abstand beabstandet sind und eine im Wesentlichen konsistente Breite aufweisen. Zum Beispiel wäre bei einigen Ausführungsbeispielen die Abstands-Abweichung innerhalb zehn Prozent und die Breiten-Abweichung wäre innerhalb zehn Prozent, und bei einigen Ausführungsbeispielen wäre die Abstands-Abweichung innerhalb fünf Prozent und die Breiten-Abweichung wäre innerhalb fünf Prozent. Die Struktur kann durch einen Abstands-Halbierungs- oder Abstands-Viertelungs- oder einen anderen Abstands-Teilungs-Ansatz hergestellt werden. Bei einem Ausführungsbeispiel ist die Gitterung nicht notwendigerweise mit einem einzelnen Abstand.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, umfasst ein Zwischenschicht-Dielektrikums- (ILD) Material oder besteht aus einer Schicht eines dielektrischen oder isolierenden Materials. Beispiele von geeigneten dielektrischen Materialien umfassen, sind aber nicht beschränkt auf Silizium (z.B. Siliziumdioxid (SiO2)), dotierte Oxide aus Silizium, fluorierte Oxide aus Silizium, Kohlenstoffdotierte Oxide aus Silizium, verschiedene Low-k-Dielektrikums-Materialien, die in der Technik bekannt sind und Kombinationen derselben. Das Zwischenschicht-Dielektrikums-Material kann durch Techniken gebildet werden, wie beispielsweise Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder durch andere Abscheidungsverfahren.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, bestehen Metallleitungen oder Verbindungs-Leitungsmaterial (und Via-Material) aus einem oder mehreren Metallen oder anderen leitfähigen Strukturen. Ein übliches Beispiel ist die Verwendung von Kupfer- Leitungen und -Strukturen, die Barriereschichten zwischen dem Kupfer und dem umliegenden ILD-Material umfassen können oder nicht. Wie hierin verwendet umfasst der Ausdruck Metall Legierungen, Stapel und andere Kombinationen aus mehreren Metallen. Zum Beispiel können die Metall-Verbindungsleitungen Barriereschichten (z.B. Schichten umfassend eines oder mehrere aus Ta, TaN, Ti oder TiN), Stapel aus unterschiedlichen Metallen oder Legierungen, etc. umfassen. Somit können die Verbindungsleitungen eine Einzelmaterialschicht sein oder können aus mehreren Schichten gebildet sein, umfassend leitfähige Liner-Schichten und Füllschichten. Jeglicher geeignete Abscheidungsprozess, wie beispielsweise Elektroplattieren, chemische Gasphasenabscheidung oder physikalische Gasphasenabscheidung können zum Bilden von Verbindungsleitungen verwendet werden. Bei einem Ausführungsbeispiel bestehen die Verbindungsleitungen aus einem leitfähigen Material, wie beispielsweise aber nicht beschränkt auf Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen derselben. Die Verbindungsleitungen werden in der Technik manchmal auch bezeichnet als Leiterbahnen, Drähte, Leitungen, Metall oder einfach Verbindung.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, umfassen Hartmaskenmaterialien dielektrische Materialien, die sich von dem Zwischenschichtdielektrikumsmaterial unterscheiden. Bei einem Ausführungsbeispiel können unterschiedliche Hartmaskenmaterialien in unterschiedlichen Regionen verwendet werden, um unterschiedliches Wachsen oder Ätz-Selektivität zueinander oder zu dem darunterliegenden Dielektrikum und den Metallschichten bereitzustellen. Bei einigen Ausführungsbeispielen umfasst eine Hartmaskenschicht eine Schicht aus einem Nitrid von Silizium (z.B. Siliziumnitrid) oder eine Schicht aus einem Oxid von Silizium oder beides oder eine Kombination derselben. Andere geeignete Materialien können Kohlenstoff-basierte Materialien umfassen. Bei einem anderen Ausführungsbeispiel umfasst ein Hartmaskenmaterial eine Metallspezies. Zum Beispiel kann eine Hartmaske oder ein anderes darüberliegendes Material eine Schicht aus einem Nitrid von Titan oder einem anderen Metall aufweisen (z.B. Titannitrid). Potenziell geringere Beträge anderer Materialien, wie beispielsweise Sauerstoff, können in einer oder mehreren dieser Schichten umfasst sein. Alternativ können im Stand der Technik bekannte, andere Hartmaskenschichten verwendet werden, abhängig von der bestimmten Implementierung. Die Hartmaskenschichten können durch CVD, PVD oder durch andere Abscheidungsverfahren gebildet werden.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, werden lithographische Operationen unter Verwendung einer 193nm Immersions-Lithographie (i193), Extrem-Ultraviolett- (EUV; extreme ultra-violet) Lithographie oder Elektronenstrahl-Direkt-Schreib- (EBDW; electron beam direct write) Lithographie oder ähnlichem ausgeführt. Ein Positiv-Ton- oder ein Negativ-Ton-Resist können verwendet werden. Bei einem Ausführungsbeispiel ist eine lithographische Maske eine Dreischichtmaske bestehend aus einem topographischen Maskierungsabschnitt, einer anti-reflektierenden Beschichtungs- (ARC; anti-reflective coating) Schicht und einer Photoresistschicht. Bei einem bestimmten solchen Ausführungsbeispiel ist der topographische Maskierungsabschnitt eine Kohlenstoff-Hartmasken- (CHM; carbon hardmask) Schicht und die antireflektierenden Beschichtungs-Schicht ist eine Silizium-ARC-Schicht.
  • Es wird darauf hingewiesen, dass nicht alle Aspekte der oben beschriebenen Prozesse praktiziert werden müssen, um in das Wesen und den Schutzbereich der Ausführungsbeispiele der vorliegenden Offenbarung zu fallen. Zum Beispiel müssen bei einem Ausführungsbeispiel Dummy-Gates nicht immer vor dem Herstellen der Gate-Kontakte über aktiven Abschnitten der Gate-Stapel gebildet werden. Die oben beschriebenen Gate-Stapel können tatsächlich permanente Gate-Stapel sein, wie sie anfänglich gebildet wurden. Auch können die hierin beschriebenen Prozesse verwendet werden, um ein oder eine Mehrzahl von Halbleiterbauelementen herzustellen. Die Halbleiterbauelemente können Transistoren oder ähnliche Bauelemente sein. Zum Beispiel sind bei einem Ausführungsbeispiel die Halbleiterbauelemente Metall-Oxid-Halbleiter- (MOS-; metal-oxide semiconductor) Transistoren für Logik oder Speicher, oder sind Bipolartransistoren. Auch bei einem Ausführungsbeispiel haben die Halbleiterbauelemente eine dreidimensionale Architektur, wie beispielsweise ein Trigate-Bauelement, ein unabhängig zugegriffenes Doppel-Gate-Bauelement oder einen FIN-FET. Ein oder mehrere Ausführungsbeispiele können insbesondere nützlich sein zum Herstellen von Halbleiterbauelementen bei einem 10-Nanometer- (10 nm) Technologie-Knoten oder einem Sub-10-Nanometer- (10 nm) Technologie-Knoten.
  • Zusätzliche oder dazwischenliegende Operationen für eine FEOL-Schicht- oder Struktur-Herstellung können mikroelektronische Standard-Herstellungsprozesse umfassen, wie beispielsweise Lithografie, Ätzen, Dünnfilm-Abscheidung, Planarisierung (wie beispielsweise chemisch mechanisches Polieren (CMP)), Diffusion, Metrologie, die Verwendung von Opferschichten, die Verwendung von Ätzstoppschichten, die Verwendung von Planarisierungsstoppschichten oder irgendeine andere zugeordnete Aktion mit mikroelekronischer Komponentenherstellung. Es wird ferner darauf hingewiesen, dass die für die vorangehenden Prozessflüsse beschriebenen Prozessoperationen in alternativen Sequenzen ausgeführt werden können, und nicht jede Operation ausgeführt werden muss oder zusätzliche Prozessoperationen ausgeführt werden können, oder beides.
  • Es wird darauf hingewiesen, dass bei den obigen beispielhaften FEOL-Ausführungsbeispielen bei einem Ausführungsbeispiel 10-Nanometer- oder Sub-10-Nanometer-Knotenverarbeitung direkt in die Herstellungsschemata und resultierende Strukturen als Technologie-Treiber implementiert ist. Bei einem anderen Ausführungsbeispiel können FEOL-Betrachtungen durch BEOL-10-Nanometer- oder Sub-10-Nanometer-Verarbeitungsanforderungen getrieben werden. Zum Beispiel muss Material-Auswahl und -Layout für FEOL-Schichten und -Bauelemente möglicherweise BEOL-Verarbeitung unterbringen. Bei einem solchen Ausführungsbeispiel werden Material-Auswahl und Gate-Stapel-Architekturen ausgewählt, um Hoch-Dichte-Metallisierung der BEOL-Schichten unterzubringen, z.B. um den Rand-Kapazitätswert bei Transistorstrukturen, die in den FEOL-Schichten gebildet sind aber miteinander gekoppelt sind, durch Hoch-Dichte-Metallisierung der BEOL-Schichten zu reduzieren.
  • Hierin offenbarte Ausführungsbeispiele können verwendet werden, um eine breite Vielzahl von unterschiedlichen Typen von integrierten Schaltungen oder mikroelekronischen Bauelementen herzustellen. Beispiele solcher integrierten Schaltungen umfassen, sind aber nicht beschränkt auf Prozessoren, Chipsatz-Komponenten, Graphik-Prozessoren, digitale Signalprozessoren, Microcontroller und ähnliches. Bei anderen Ausführungsbeispielen kann ein Halbleiterspeicher hergestellt werden. Ferner können die integrierten Schaltungen oder andere mikroelekronische Bauelemente in einer Vielzahl von elektronischen Bauelementen verwendet werden, die in der Technik bekannt sind. Zum Beispiel in Computer-Systemen (z.B. Desktop, Laptop, Server), Mobiltelefonen, persönlicher Elektronik, etc. Die integrierten Schaltungen können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz, etc. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann potenziell unter Verwendung der hierin offenbarten Ansätze hergestellt werden.
  • 7 stellt eine Rechenvorrichtung 700 gemäß einer Implementierung der Offenbarung dar. Die Rechenvorrichtung 700 häust eine Platine 702. Die Platine 702 kann eine Anzahl von Komponenten umfassen, einschließlich aber nicht beschränkt auf einen Prozessor 704 und zumindest einen Kommunikationschip 706. Der Prozessor 704 ist physisch und elektrisch mit der Platine 702 gekoppelt. Bei einigen Implementierungen kann der zumindest ein Kommunikationschip 706 ferner physisch und elektrisch mit der Platine 702 gekoppelt sein. Bei weiteren Implementierungen ist der Kommunikationschip 706 Teil des Prozessors 704.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 700 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 702 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk) usw.).
  • Der Kommunikationschip 706 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 700. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 706 kann jegliche Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie jegliche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Rechenvorrichtung 700 kann eine Mehrzahl von Kommunikationschips 706 umfassen. Zum Beispiel kann ein erster Kommunikationschip 706 zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 706 kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 704 der Rechenvorrichtung 700 umfasst einen integrierten Schaltungschip, der innerhalb des Prozessors 704 gehäust ist. Bei einigen Implementierungen von Ausführungsbeispielen der Offenbarung umfasst der integrierte Schaltungs-Die des Prozessors eine oder mehrere Strukturen, wie integrierte Schaltungsstrukturen, aufgebaut gemäß Implementierungen der Offenbarung. Der Ausdruck „Prozessor“ kann sich auf irgendeine Vorrichtung oder einen Abschnitt einer Vorrichtung oder beides beziehen, die/der elektronische Daten aus Registern oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern oder Speicher oder beidem gespeichert werden können.
  • Der Kommunikationschip 706 umfasst ferner einen integrierten Schaltungsdie, der innerhalb des Kommunikationschips 706 gehäust ist. Gemäß einer anderen Implementierung der Offenbarung ist der integrierte Schaltungs-Die des Kommunikationschips gemäß Implementierungen der Offenbarung eingebaut.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 700 gehäust ist, einen integrierten Schaltungs-Die enthalten, der gemäß Implementierungen von Ausführungsbeispielen der Offenbarung eingebaut ist.
  • Bei verschiedenen Ausführungsbeispielen kann die Rechenvorrichtung 700 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 700 jegliches andere elektronische Bauelement sein, das Daten verarbeitet.
  • 8 stellt einen Interposer 800 dar, der ein oder mehrere Ausführungsbeispiele der Offenbarung umfasst. Der Interposer 800 ist ein dazwischenliegendes Substrat, das verwendet wird, um ein erstes Substrat 802 zu einem zweiten Substrat 804 zu überbrücken. Das erste Substrat 802 kann zum Beispiel ein integrierter Schaltungs-Die sein. Das zweite Substrat 804 kann zum Beispiel ein Speichermodul, eine Computerhauptplatine oder ein anderer integrierter Schaltungs-Die sein. Im Allgemeinen kann der Zweck eines Interposers 800 sein, eine Verbindung zu einem weiteren Abstand auszubreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 800 einen integrierten Schaltungs-Die mit einem Kugelgitterarray- (BGA; ball grid array) 806 koppeln, das nachfolgend mit dem zweiten Substrat 804 gekoppelt werden kann. Bei einigen Ausführungsbeispielen sind das erste und zweite Substrat 802/804 an gegenüberliegende Seiten des Interposers 800 angebracht. Bei anderen Ausführungsbeispielen sind das erste und zweite Substrat 802/804 an dieselbe Seite des Interposers 800 angebracht. Und bei weiteren Ausführungsbeispielen sind drei oder mehr Substrate mithilfe des Interposers 800 verbunden.
  • Der Interposer 800 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial gebildet sein, wie beispielsweise Polyimid. Bei weiteren Implementierungen kann der Interposer aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien aufweisen können, die oben zur Verwendung bei einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe III-V und Gruppe IV Materialien.
  • Der Interposer kann Metall-Verbindungen 808 und Vias 810 umfassen, einschließlich aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSV; through-silicon via) 812. Der Interposer 800 kann ferner eingebettete Bauelemente 814 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren und ESD-Bauelemente (ESD = elektrostatische Entladung; electrostatic discharge). Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und MEMS-Bauelemente können ebenfalls auf dem Interposer 800 gebildet sein. Gemäß Ausführungsbeispielen der Offenbarung können hierin offenbarte Vorrichtungen oder Verfahren bei der Herstellung des Interposers 800 oder bei der Herstellung von Komponenten umfasst in dem Interposer 800 verwendet werden. 9 ist eine isometrische Ansicht einer mobilen Rechenplattform 900, die eine integrierten Schaltung (IC) einsetzt, hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Die mobile Rechenplattform 900 kann irgendeine tragbare Vorrichtung sein, die für jede einer elektronischen Datenanzeige, elektronischen Datenverarbeitung und drahtlosen, elektronischen Datenübertragung ausgebildet ist. Zum Beispiel kann die mobile Rechenplattform 900 irgendeines von einem Tablet, einem Smartphone, einem Laptop-Computer, etc. sein und umfasst einen Anzeigebildschirm 905, bei dem das beispielhafte Ausführungsbeispiel ein Touchscreen (kapazitiv, induktiv, resistiv, etc.), ein integriertes System 910 auf Chipebene (SoC) oder Gehäuseebene und eine Batterie 913 ist. Wie dargestellt ist, je größer die Ebene der Integration in dem System 910 ist, ermöglicht durch die höhere Transistorpackdichte, desto größer der Abschnitt der mobilen Rechenplattform 900, der durch die Batterie 913 oder nichtflüchtige Speicherung belegt sein kann, wie beispielsweise ein Solid State Laufwerk, oder desto größer der Transistorgate-Zählwert für eine verbesserte Plattform-Funktionalität. Auf ähnliche Weise, je größer die Trägermobilität jedes Transistors in dem System 910, desto größer die Funktionalität. Als solches können hierin beschriebene Techniken Performance- und Formfaktor-Verbesserungen bei der mobilen Rechenplattform 900 ermöglichen.
  • Das integrierte System 910 ist ferner in der auseinandergezogenen Ansicht 920 dargestellt. Bei dem exemplarischen Ausführungsbeispiel umfasst die gehäuste Vorrichtung 977 zumindest einen Speicherchip (z.B. RAM) oder zumindest einen Prozessorchip (z.B. einen Multi-Kern-Mikroprozessor und/oder Graphikprozessor), hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale. Die gehäuste Vorrichtung 977 ist ferner mit der Platine 960 gekoppelt zusammen mit einem oder mehreren von einer integrierten Leistungsmanagement-Schaltung (PMIC; power management integrated circuit) 915, einer integrierten RF-(drahtlos) Schaltung (RFIC; RF integrated circuit) 925 umfassend einen Breitband-RF-(Drahtlos-) Sender und/oder Empfänger (z. B. umfassend ein digitales Basisband- und ein analoges Front-End-Modul, das ferner einen Leistungsverstärker auf einem Sendepfad und einen rauscharmen Verstärker auf einem Empfangspfad aufweist), und einer Steuerung 911 derselben. Funktional führt der PMIC 915 eine Batterieregelung, DC-DC-Umwandlung, etc. aus und hat somit einen Eingang, der mit der Batterie 913 und mit einem Ausgang gekoppelt ist, was eine Stromversorgung an alle anderen funktionalen Module bereitstellt. Wie weiter dargestellt ist, umfasst bei dem exemplarischen Ausführungsbeispiel der RFIC 925 einen Ausgang, der mit einer Antenne gekoppelt ist, um jegliche Anzahl von drahtlosen Standards oder Protokollen zu implementieren oder bereitzustellen, einschließlich aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie jegliche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Bei alternativen Implementierungen kann jedes dieser Platinenebenen-Module auf separaten ICs integriert sein, gekoppelt mit dem Gehäusesubstrat der gehäusten Vorrichtung 977 oder innerhalb einer einzelnen IC (SoC) gekoppelt mit dem Gehäusesubstrat der gehäusten Vorrichtung 977.
  • Bei einem anderen Aspekt werden die Halbleitergehäuse zum Schützen eines integrierten Schaltungs- (IC-) Chips oder Dies verwendet und auch, um dem Die eine elektrische Schnittstelle zu der externen Schaltungsanordnung bereitzustellen. Mit dem zunehmenden Bedarf nach kleineren elektronischen Bauelementen werden Halbleitergehäuse entworfen, um sogar noch kompakter zu sein und müssen eine größere Schaltungsdichte unterstützen. Ferner führt der Bedarf nach Bauelementen mit besserer Performance zu einem Bedarf an einem verbesserten Halbleitergehäuse, das ein dünnes Häusungsprofil und geringe Gesamt-Verwölbung ermöglicht, die kompatibel mit einer nachfolgenden Anordnungs-Verarbeitung ist.
  • Bei einem Ausführungsbeispiel wird ein Drahtbonden an ein Keramik- oder organisches Gehäuse-Substrat verwendet. Bei einem anderen Ausführungsbeispiel wird ein C4-Prozess verwendet, um einen Die an einem Keramik- oder organischen Gehäuse-Substrat zu befestigen. Genauer gesagt können C4-Lötkugel-Verbindungen implementiert werden, um Flip-Chip-Verbindungen zwischen Halbleiterbauelementen und Substraten bereitzustellen. Eine Flip-Chip- oder Controlled Collapse Chip Connection (C4) ist ein Typ einer Befestigung verwendet für Halbleiterbauelemente, wie beispielsweise integrierte Schaltungs- (IC- ) Chips, MEMS oder Komponenten, die Lötkugeln (solder bump) anstelle von Drahtbonden verwenden. Die Lötkugeln werden auf die C4-Anschlussflächen abgeschieden, die auf der oberen Seite des Substratgehäuses angeordnet sind. Um das Halbleiterbauelement an dem Substrat zu befestigen, wird es mit der aktiven Seite nach unten gewandt auf den Befestigungsbereich umgedreht. Die Lötkugeln werden verwendet, um das Halbleiterbauelement direkt mit dem Substrat zu verbinden.
  • 10 stellt eine Querschnittansicht eines an einem Flip-Chip befestigten Dies dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 10 umfasst eine Vorrichtung 1000 einen Die 1002, wie beispielsweise eine integrierte Schaltung (IC), hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Der Die 1002 umfasst metallisierte Anschlussflächen 1004 auf demselben. Ein Gehäusesubstrat 1006, wie beispielsweise ein Keramik- oder organisches Substrat, umfasst Verbindungen 1008 auf demselben. Der Die 1002 und das Gehäusesubstrat 1006 sind elektrisch durch Lötkugeln 1010 verbunden, die mit den metallisierten Anschlussflächen 1004 und den Verbindungen 1008 gekoppelt sind. Ein Unterfüllmaterial 1012 umgibt die Lötkugeln 1010.
  • Das Verarbeiten eines Flip-Chips kann ähnlich zu einer herkömmlichen IC-Herstellung sein, mit einigen zusätzlichen Operationen. Nahe dem Ende des Herstellungsprozesses werden die Befestigungsanschlussflächen metallisiert, um sie aufnahmebereiter für Lötmittel zu machen. Dies besteht üblicherweise aus mehreren Behandlungen. Ein kleiner Lötmittel-Punkt wird dann auf jede metallisierte Anschlussfläche abgeschieden. Die Chips werden dann wie üblich aus dem Wafer geschnitten. Um den Flip-Chip in eine Schaltung anzubringen, wird der Chip umgedreht, um die Lötkontaktstelle nach unten auf die Verbinder auf der darunterliegenden Elektronik oder Schaltungsplatine zu bringen. Das Lötmittel wird dann wieder aufgeschmolzen, um eine elektrische Verbindung zu erzeugen, üblicherweise unter Verwendung eines Ultraschall- oder alternativ eines Reflow-Löt-Prozesses. Dies hinterlässt auch einen kleinen Raum zwischen der Schaltungsanordnung des Chips und der darunterliegenden Befestigung. In den meisten Fällen wird dann ein elektrisch isolierendes Adhäsionsmittel „unterfüllt“, um eine stärkere mechanische Verbindung bereitzustellen, eine Wärmebrücke bereitzustellen und sicherzustellen, dass die Lötverbindungen nicht durch differentielle Erwärmung des Chips und des Rests des Systems belastet werden.
  • Bei anderen Ausführungsbeispielen werden neuere Häusungs- und Die-zu-Die-Verbindungs-Ansätze, wie beispielsweise Silizium-Durchkontaktierungen (TSV; through silicon via) und Silizium-Interposer implementiert, um Hochleistung-Mehrchipmodul (MCM; Multi-Chip Module) und System-im-Gehäuse (SiP; System in Package) herzustellen, das eine integrierte Schaltung (IC) einsetzt, hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Somit umfassen Ausführungsbeispiele der vorliegenden Offenbarung integrierte Schaltungsstrukturen mit Kanalstrukturen mit Teilfinnen-Dotierstoff-Diffusionssperrschichten.
  • Obwohl spezifische Ausführungsbeispiele oben beschrieben wurden, sollen diese Ausführungsbeispiele nicht den Schutzbereich der vorliegenden Offenbarung einschränken, auch wenn nur ein einzelnes Ausführungsbeispiel im Hinblick auf ein bestimmtes Merkmal beschrieben ist. Beispiele von Merkmalen, die in der Offenbarung bereitgestellt sind, sollen darstellend sein und nicht einschränkend, außer anderweitig angegeben. Die obige Beschreibung soll solche Alternativen, Modifikationen und Entsprechungen abdecken, wie sie für einen Fachmann auf dem Gebiet offensichtlich wären, der einen Vorteil aus der vorliegenden Offenbarung hat.
  • Der Schutzbereich der vorliegenden Offenbarung umfasst jegliches Merkmal oder Kombination von Merkmalen, die hierin offenbart sind (entweder explizit oder implizit) oder irgendeine Verallgemeinerung davon, ob dadurch irgendwelche oder alle der hierin adressierten Probleme verringert werden oder nicht. Dementsprechend können neue Ansprüche während der Verfolgung der vorliegenden Anmeldung (oder einer Anmeldung, die die Priorität derselben beansprucht) für irgendeine solche Kombination von Merkmalen formuliert werden. Genauer gesagt, Bezug nehmend auf die beiliegenden Ansprüche, können Merkmale aus abhängigen Patentansprüchen mit jenen der unabhängigen Ansprüche kombiniert werden und Merkmale aus entsprechenden unabhängigen Ansprüchen können auf irgendeine geeignete Weise kombiniert werden und nicht nur in den spezifischen Kombinationen, die in den beigefügten Ansprüchen aufgezählt sind.
  • Die folgenden Beispiele beziehen sich auf weitere Beispiele. Die verschiedenen Merkmale der unterschiedlichen Ausführungsbeispiele können verschieden mit einigen Merkmalen kombiniert werden, die umfasst sind, und andere können ausgeschlossen werden, um für eine Vielzahl von unterschiedlichen Anmeldungen zu passen.
  • Ausführungsbeispiel 1: Eine integrierte Schaltungsstruktur umfasst eine Finne umfassend einen unteren Finnenabschnitt und einen oberen Finnenabschnitt. Der untere Finnenabschnitt umfasst eine Dotierstoff-Diffusionssperrschicht auf einer ersten Halbleiterschicht, die auf einen ersten Leitfähigkeitstyp dotiert ist. Der obere Finnenabschnitt umfasst einen Abschnitt einer zweiten Halbleiterschicht, wobei die zweite Halbleiterschicht auf der Dotierstoff-Diffusionssperrschicht ist. Eine Isolationsstruktur ist entlang von Seitenwänden des unteren Finnenabschnitts. Ein Gate-Stapel ist über einer Oberseite und entlang Seitenwänden des oberen Finnenabschnitts, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste Source- oder Drain- Struktur an der ersten Seite des Gate- Stapels. Eine zweite Source- oder Drain- Struktur ist an der zweiten Seite des Gate- Stapels. Die erste und zweite Source- oder Drain- Struktur sind auf einen zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp dotiert.
  • Ausführungsbeispiel 2: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, wobei die obere Oberfläche der Isolationsstruktur über einer unteren Oberfläche der zweiten Halbleiterschicht ist.
  • Ausführungsbeispiel 3: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1 oder 2, wobei der untere Finnenabschnitt ferner einen Abschnitt eines Bulk-Siliziumsubstrats umfasst, wobei der Abschnitt des Bulk-Siliziumsubstrats unter der Finne und die erste Halbleiterschicht auf dem Abschnitt des Bulk-Siliziumsubstrats ist.
  • Ausführungsbeispiel 4: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, 2 oder 3, wobei die erste und zweite Source- oder Drain-Struktur eine erste und zweite epitaxiale Source- oder Drain-Struktur sind, die in die Finne an der ersten bzw. zweiten Seite des Gatestapels eingebettet sind.
  • Ausführungsbeispiel 5: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 4, wobei die erste und zweite Source- oder Drain-Struktur auf einem ausgesparten Abschnitt der zweiten Halbleiterschicht sind.
  • Ausführungsbeispiel 6: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 4, wobei die erste und zweite Source- oder Drainstruktur auf einem Abschnitt der Dotierstoff-Diffusionssperrschicht sind.
  • Ausführungsbeispiel 7: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 4, wobei die erste und zweite Source- oder Drain-Struktur auf einem Abschnitt der ersten Halbleiterschicht sind, dotiert auf den ersten Leitfähigkeitstyp.
  • Ausführungsbeispiel 8: Die integrierte Schaltungsstruktur Ausführungsbeispiel 1, 2, 3, 4, 5, 6 oder 7, wobei der erste Leitfähigkeitstyp ein N-Typ ist und der zweite Leitfähigkeitstyp ein P-Typ ist.
  • Ausführungsbeispiel 9: Die integrierte Schaltungsstruktur gemäß Ausführungsbeispiel 1, 2, 3, 4, 5, 6 oder 7, wobei der erste Leitfähigkeitstyp ein P-Typ ist und der zweite Leitfähigkeitstyp ein N-Typ ist.
  • Ausführungsbeispiel 10: Eine integrierte Schaltungsstruktur umfasst eine Finne umfassend einen unteren Finnenabschnitt und einen oberen Finnenabschnitt. Der untere Finnenabschnitt umfasst eine Schicht umfassend Kohlenstoff. Die Schicht umfassend Kohlenstoff ist auf einer N-Typ-dotierten Halbleiterschicht. Der obere Finnenabschnitt umfasst einen Abschnitt einer Halbleiterschicht umfassend Germanium. Die zweite Halbleiterschicht umfassend Germanium ist auf der Schicht umfassend Kohlenstoff. Eine Isolationsstruktur ist entlang von Seitenwänden des unteren Finnenabschnitts. Ein Gate-Stapel ist über einer Oberseite und entlang Seitenwänden des oberen Finnenabschnitts. Der Gate-Stapel weist eine erste Seite gegenüber einer zweiten Seite auf. Der Gate-Stapel umfasst eine P-Typ Gate-Elektrode. Eine erste Source- oder Drain- Struktur ist an der ersten Seite des Gate-Stapels. Eine zweite Source- oder Drain- Struktur ist an der zweiten Seite des Gate- Stapels.
  • Die erste und zweite Source- oder Drain- Struktur sind eine erste und zweite P-Typ Source- oder Drain-Struktur.
  • Ausführungsbeispiel 11: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 10, wobei die obere Oberfläche der Isolationsstruktur über einer unteren Oberfläche der Halbleiterschicht ist, die Germanium aufweist.
  • Ausführungsbeispiel 12: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 10 oder 11, wobei der untere Finnenabschnitt ferner einen Abschnitt eines Bulk-Siliziumsubstrats umfasst, wobei der Abschnitt des Bulk-Siliziumsubstrats unter der Finne ist und die N-Typ-dotierte Halbleiterschicht auf dem Abschnitt des Bulk-Siliziumsubstrats ist.
  • Ausführungsbeispiel 13: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 10, 11 oder 12, wobei die erste und zweite Source- oder Drain-Struktur eine erste und zweite epitaxiale Source- oder Drain-Struktur sind, die in die Finne an der ersten bzw. zweiten Seite des Gatestapels eingebettet sind.
  • Ausführungsbeispiel 14: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 13, wobei die erste und zweite Source- oder Drain-Struktur auf einem ausgesparten Abschnitt der Halbleiterschicht sind, die Germanium umfasst.
  • Ausführungsbeispiel 15: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 13, wobei die erste und zweite Source- oder Drainstruktur auf einem Abschnitt der Schicht sind, die Kohlenstoff umfasst.
  • Ausführungsbeispiel 16: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 13, wobei die erste und zweite Source- oder Drainstruktur auf einem Abschnitt der N-Typ-dotierten Halbleiterschicht sind.
  • Ausführungsbeispiel 17: Eine integrierte Schaltungsstruktur umfasst eine Finne umfassend einen unteren Finnenabschnitt und einen oberen Finnenabschnitt. Der untere Finnenabschnitt umfasst eine Schicht umfassend Kohlenstoff. Die Schicht umfassend Kohlenstoff ist auf einer P-Typ-dotierten Halbleiterschicht. Der obere Finnenabschnitt umfasst einen Abschnitt einer Halbleiterschicht umfassend ein Gruppe III-V Material. Die Halbleiterschicht umfassend das Gruppe III-V Material ist auf der Schicht umfassend Kohlenstoff. Eine Isolationsstruktur ist entlang von Seitenwänden des unteren Finnenabschnitts. Ein Gate-Stapel ist über einer Oberseite und entlang Seitenwänden des oberen Finnenabschnitts. Der Gate-Stapel weist eine erste Seite gegenüber einer zweiten Seite auf. Der Gate-Stapel umfasst eine N-Typ Gate-Elektrode. Eine erste Source- oder Drain- Struktur ist an der ersten Seite des Gate- Stapels. Eine zweite Source- oder Drain- Struktur ist an der zweiten Seite des Gate- Stapels. Die erste und zweite Source- oder Drain- Struktur sind eine erste und zweite N-Typ Source- oder Drain-Struktur.
  • Ausführungsbeispiel 18: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 17, wobei die obere Oberfläche der Isolationsstruktur über einer unteren Oberfläche der Halbleiterschicht ist, die das Gruppe III-V Material aufweist.
  • Ausführungsbeispiel 19: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 17 oder 18, wobei der untere Finnenabschnitt ferner einen Abschnitt eines Bulk-Siliziumsubstrats umfasst, wobei der Abschnitt des Bulk-Siliziumsubstrats unter der Finne ist und die P-Typ-dotierte Halbleiterschicht auf dem Abschnitt des Bulk-Siliziumsubstrats ist.
  • Ausführungsbeispiel 20: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 17, 18 oder 19, wobei die erste und zweite Source- oder Drain-Struktur eine erste und zweite epitaxiale Source- oder Drain-Struktur sind, die in die Finne an der ersten bzw. zweiten Seite des Gatestapels eingebettet sind.
  • Ausführungsbeispiel 21: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 20, wobei die erste und zweite Source- oder Drain-Struktur auf einem ausgesparten Abschnitt der Halbleiterschicht sind, die das Gruppe III-V Material aufweist.
  • Ausführungsbeispiel 22: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 20, wobei die erste und zweite Source- oder Drainstruktur auf einem Abschnitt der Schicht sind, die Kohlenstoff umfasst.
  • Ausführungsbeispiel 23: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 20, wobei die erste und zweite Source- oder Drainstruktur auf einem Abschnitt der P-Typ-dotierten Halbleiterschicht sind.

Claims (23)

  1. Eine integrierte Schaltungsstruktur, umfassend: eine Finne umfassend einen unteren Finnenabschnitt und einen oberen Finnenabschnitt, der untere Finnenabschnitt umfassend eine Dotierstoff-Diffusionssperrschicht auf einer ersten Halbleiterschicht, die auf einen ersten Leitfähigkeitstyp dotiert ist, und der obere Finnenabschnitt umfassend einen Abschnitt einer zweiten Halbleiterschicht, wobei die zweite Halbleiterschicht auf der Dotierstoff-Diffusionssperrschicht ist; eine Isolationsstruktur entlang von Seitenwänden des unteren Finnenabschnitts; einen Gate-Stapel über einer Oberseite und entlang Seitenwänden des oberen Finnenabschnitts, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist; eine erste Source- oder Drain- Struktur an der ersten Seite des Gate-Stapels; und eine zweite Source- oder Drain-Struktur an der zweiten Seite des Gate-Stapels, wobei die erste und zweite Source- oder Drain-Struktur auf einen zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp dotiert sind.
  2. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei die obere Oberfläche der Isolationsstruktur über einer unteren Oberfläche der zweiten Halbleiterschicht ist.
  3. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei der untere Finnenabschnitt ferner einen Abschnitt eines Bulk-Siliziumsubstrats umfasst, wobei der Abschnitt des Bulk-Siliziumsubstrats unter der Finne ist und die erste Halbleiterschicht auf dem Abschnitt des Bulk-Siliziumsubstrats ist.
  4. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei die erste und zweite Source- oder Drain-Struktur eine erste und zweite epitaxiale Source- oder Drain-Struktur sind, die in die Finne an der ersten bzw. zweiten Seite des Gatestapels eingebettet sind.
  5. Die integrierte Schaltungsstruktur gemäß Anspruch 4, wobei die erste und zweite Source- oder Drain-Struktur auf einem ausgesparten Abschnitt der zweiten Halbleiterschicht sind.
  6. Die integrierte Schaltungsstruktur gemäß Anspruch 4, wobei die erste und zweite Source- oder Drainstruktur auf einem Abschnitt der Dotierstoff-Diffusionssperrschicht sind.
  7. Die integrierte Schaltungsstruktur gemäß Anspruch 4, wobei die erste und zweite Source- oder Drain-Struktur auf einem Abschnitt der ersten Halbleiterschicht sind, die auf den ersten Leitfähigkeitstyp dotiert ist.
  8. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei der erste Leitfähigkeitstyp ein N-Typ ist und der zweite Leitfähigkeitstyp ein P-Typ ist.
  9. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei der erste Leitfähigkeitstyp ein P-Typ ist und der zweite Leitfähigkeitstyp ein N-Typ ist.
  10. Eine integrierte Schaltungsstruktur, umfassend: eine Finne, die einen unteren Finnenabschnitt und einen oberen Finnenabschnitt umfasst, wobei der untere Finnenabschnitt eine Schicht umfasst, die Kohlenstoff umfasst, wobei die Schicht umfassend Kohlenstoff auf einer N-Typ-dotierten Halbleiterschicht ist, und wobei der obere Finnenabschnitt einen Abschnitt einer Halbleiterschicht umfasst, die Germanium umfasst, wobei die Halbleiterschicht, die Germanium umfasst, auf der Schicht ist, die Kohlenstoff umfasst; eine Isolationsstruktur entlang von Seitenwänden des unteren Finnenabschnitts; einen Gate-Stapel über einer Oberseite und entlang Seitenwänden des oberen Finnenabschnitts, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist, und wobei der Gate-Stapel eine P-Typ Gate-Elektrode aufweist; eine erste Source- oder Drain-Struktur an der ersten Seite des Gate-Stapels; und eine zweite Source- oder Drain-Struktur an der zweiten Seite des Gate-Stapels, wobei die erste und zweite Source- oder Drain-Struktur eine erste und zweite P-Typ Source- oder Drain-Struktur sind.
  11. Die integrierte Schaltungsstruktur gemäß Anspruch 10, wobei die obere Oberfläche der Isolationsstruktur über einer unteren Oberfläche der Halbleiterschicht ist, die Germanium aufweist.
  12. Die integrierte Schaltungsstruktur gemäß Anspruch 10, wobei der untere Finnenabschnitt ferner einen Abschnitt eines Bulk-Siliziumsubstrats umfasst, wobei der Abschnitt des Bulk-Siliziumsubstrats unter der Finne ist und die N-Typ-dotierte Halbleiterschicht auf dem Abschnitt des Bulk-Siliziumsubstrats ist.
  13. Die integrierte Schaltungsstruktur gemäß Anspruch 10, wobei die erste und zweite Source- oder Drain-Struktur eine erste und zweite epitaxiale Source- oder Drain-Struktur sind, die in die Finne an der ersten bzw. zweiten Seite des Gatestapels eingebettet sind.
  14. Die integrierte Schaltungsstruktur gemäß Anspruch 13, wobei die erste und zweite Source- oder Drain-Struktur auf einem ausgesparten Abschnitt der Halbleiterschicht sind, die Germanium aufweist.
  15. Die integrierte Schaltungsstruktur gemäß Anspruch 13, wobei die erste und zweite Source- oder Drainstruktur auf einem Abschnitt der Schicht sind, die Kohlenstoff aufweist.
  16. Die integrierte Schaltungsstruktur gemäß Anspruch 13, wobei die erste und zweite Source- oder Drainstruktur auf einem Abschnitt der N-Typ-dotierten Halbleiterschicht sind.
  17. Eine integrierte Schaltungsstruktur, umfassend: eine Finne, die einen unteren Finnenabschnitt und einen oberen Finnenabschnitt umfasst, wobei der untere Finnenabschnitt eine Schicht umfasst, die Kohlenstoff umfasst, wobei die Schicht umfassend Kohlenstoff auf einer P-Typ-dotierten Halbleiterschicht ist, und wobei der obere Finnenabschnitt einen Abschnitt einer Halbleiterschicht umfasst, die ein Gruppe III-V Material umfasst, wobei die Halbleiterschicht umfassend das Gruppe III-V Material auf der Schicht umfassend Kohlenstoff ist, eine Isolationsstruktur entlang von Seitenwänden des unteren Finnenabschnitts; einen Gate-Stapel über einer Oberseite und entlang Seitenwänden des oberen Finnenabschnitts, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist, und wobei der Gate-Stapel eine N-Typ Gate-Elektrode aufweist; eine erste Source- oder Drain-Struktur an der ersten Seite des Gate-Stapels; und eine zweite Source- oder Drain-Struktur an der zweiten Seite des Gate-Stapels, wobei die erste und zweite Source- oder Drain-Struktur eine erste und zweite N-Typ Source- oder Drain-Struktur sind.
  18. Die integrierte Schaltungsstruktur gemäß Anspruch 17, wobei die obere Oberfläche der Isolationsstruktur über einer unteren Oberfläche der Halbleiterschicht ist, die das Gruppe III-V Material aufweist.
  19. Die integrierte Schaltungsstruktur gemäß Anspruch 17, wobei der untere Finnenabschnitt ferner einen Abschnitt eines Bulk-Siliziumsubstrats umfasst, wobei der Abschnitt des Bulk-Siliziumsubstrats unter der Finne ist und die P-Typ-dotierte Halbleiterschicht auf dem Abschnitt des Bulk-Siliziumsubstrats ist.
  20. Die integrierte Schaltungsstruktur gemäß Anspruch 17, wobei die erste und zweite Source- oder Drain-Struktur eine erste und zweite epitaxiale Source- oder Drain-Struktur sind, die in die Finne an der ersten bzw. zweiten Seite des Gatestapels eingebettet sind.
  21. Die integrierte Schaltungsstruktur gemäß Anspruch 20, wobei die erste und zweite Source- oder Drain-Struktur auf einem ausgesparten Abschnitt der Halbleiterschicht sind, die das Gruppe III-V Material aufweist.
  22. Die integrierte Schaltungsstruktur gemäß Anspruch 20, wobei die erste und zweite Source- oder Drainstruktur auf einem Abschnitt der Schicht sind, die Kohlenstoff aufweist.
  23. Die integrierte Schaltungsstruktur gemäß Anspruch 20, wobei die erste und zweite Source- oder Drainstruktur auf einem Abschnitt der P-Typ-dotierten Halbleiterschicht sind.
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