CN110660798A - 具有子鳍掺杂剂扩散阻挡层的沟道结构 - Google Patents

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Abstract

本公开的实施例处于高级集成电路结构制造的领域中，并且特别地，描述了具有带有子鳍掺杂剂扩散阻挡层的沟道结构的集成电路结构。在示例中，集成电路结构包括具有下鳍部分和上鳍部分的鳍。下鳍部分包括被掺杂成第一导电类型的第一半导体层上的掺杂剂扩散阻挡层。上鳍部分包括第二半导体层的一部分，第二半导体层处于掺杂剂扩散阻挡层上。隔离结构沿着下鳍部分的侧壁。栅极堆叠处于上鳍部分的顶部上方并且沿着上鳍部分的侧壁，栅极堆叠具有与第二侧相对的第一侧。第一源极或漏极结构处于栅极堆叠的第一侧处。

Description

具有子鳍掺杂剂扩散阻挡层的沟道结构
技术领域
本公开的实施例处于高级集成电路结构制造的领域中，并且特别是10纳米节点和更小的集成电路结构制造以及所得到的结构的领域中。
背景技术
在过去的几十年内，集成电路中的特征的缩放已经是不断发展的半导体行业的驱动力。缩放到越来越小的特征在半导体芯片的有限真实空间（real estate）上实现增加的功能单元密度。例如，缩小晶体管尺寸允许在芯片上合并增加的数量的存储器或逻辑器件，从而有助于制造具有增加能力的产品。然而，对越来越多能力的驱动并非没有问题。优化每个器件的性能的必要性变得越来越显著。
常规和当前已知的制造过程的可变性可能限制将它们进一步扩展到10纳米节点或亚10纳米节点范围中的可能性。因此，未来技术节点所需的功能性组件的制造可能需要引入新方法，或将新技术整合到当前制造过程中或代替当前制造过程。
附图说明
图1A图示了根据本公开的实施例的具有带有子鳍掺杂剂扩散阻挡层的沟道结构的集成电路结构。
图1B是表示根据本公开的实施例的制造具有带有子鳍掺杂剂扩散阻挡层的沟道结构的集成电路结构的方法中的各种操作的流程图。
图2A-2G图示了表示根据本公开的实施例的制造具有带有子鳍掺杂剂扩散阻挡层的沟道结构的集成电路结构的方法中与图1B的流程图的操作相对应的各种操作的横截面视图。
图3A图示了根据本公开的另一个实施例的一对半导体鳍上方的多个栅极线的平面图。
图3B图示了根据本公开的实施例的沿着图3A的a-a'轴取得的横截面视图。
图4图示了根据本公开的另一个实施例的具有用于PMOS器件的沟槽接触件的集成电路结构的横截面视图。
图5图示了根据本公开的实施例的在凸起的源极或漏极区域上具有导电接触件的集成电路结构的横截面视图。
图6A和6B图示了根据本公开的实施例的各种集成电路结构的横截面视图，每个集成电路结构具有包括覆盖的绝缘盖层的沟槽接触件并且具有包括覆盖的绝缘盖层的栅极堆叠。
图7图示了根据本公开的一个实现方式的计算器件。
图8图示了包括本公开的一个或多个实施例的插入器。
图9是根据本公开的实施例的采用根据本文中描述的一个或多个过程制造的IC或包括本文中描述的一个或多个特征的移动计算平台的等距视图。
图10图示了根据本公开的实施例的倒装芯片安装的管芯的横截面视图。
具体实施方式
描述了具有带有子鳍掺杂剂扩散阻挡层的沟道结构的集成电路结构。在以下描述中，阐述了众多具体细节，诸如具体集成和材料状况，以便提供对本公开的实施例的透彻理解。对本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，没有详细描述公知特征（诸如，集成电路设计布局），以免不必要地使本公开的实施例模糊。此外，应当领会的是，在图中示出的各种实施例是说明性表示并且不一定按照比例绘制。
以下详细描述在性质上仅仅是说明性的，而不意图限制主题的实施例或此类实施例的应用和用途。如在本文中所使用的，词语“示例性”意指“用作示例、实例或说明”。在本文中被描述为示例性的任何实现方式不一定被解释为相对于其它的实现方式是优选或有利的。此外，不存在由在前述技术领域、背景技术、发明内容或以下详细描述中呈现的任何明示或暗示理论约束的意图。
本说明书包括对“一个实施例”或“实施例”的提及。短语“在一个实施例中”或“在实施例中”的出现不一定指代相同的实施例。特定特征、结构或特性可以以与本公开一致的任何合适的方式组合。
术语。以下段落提供了在本公开（包括所附权利要求）中出现的术语的定义或情境：“包括”：该术语是开放式的。如所附权利要求中所使用的，该术语不排除附加结构或操作。
“被配置成”：可以将各种单元或组件描述或声明为“被配置成”执行一个或多个任务。在这种情境中，“被配置成”用于通过指示单元或组件包括在操作期间执行那些一个或多个任务的结构来暗示结构。由此，即使当指定的单元或组件当前不可操作（例如，未开启或未激活）时，也可以说该单元或组件被配置成执行任务。列举一下，单元或电路或组件“被配置成”执行一个或多个任务明确意图不针对该单元或组件调用35 U.S.C.§112第六段。
“第一”、“第二”等：如本文中所使用的，这些术语用作在它们之后的名词的标签，并且不暗示任何类型的排序（例如，空间的、时间的、逻辑的等）。
“耦合”——下面的描述提到元件或节点或特征“耦合”在一起。如本文中所使用的，除非以其他方式明确说明，否则“耦合”意指一个元件或节点或特征被直接或间接地接合到另一个元件或节点或特征（或者直接或间接地与其连通），并且不一定以机械方式。
附加地，某些术语也可以仅为了参考的目的而在下面的描述中所使用，并因此不意图是限制性的。例如，诸如“上”、“下”、“在……上方”和“在……下方”之类的术语指代所参考的附图中的方向。诸如“前”、“后”、“背”、“侧”、“外侧”和“内侧”之类的术语在一致但任意的参考系内描述组件的各部分的取向或位置或两者，所述参考系通过参考描述正在讨论的组件的文本和相关附图而变得清楚。这种术语可以包括上文具体提到的词语、其派生词和类似引入的词语。
“抑制”——如本文中所使用，抑制用于描述减少或最小化效果。当组件或特征被描述为抑制动作、运动或状况时，它可以完全地阻止结果或后果或完全地阻止未来状态。附加地，“抑制”还可以指代减少或减轻另外可能发生的后果、性能或效果。相应地，当组件、元件或特征被称为抑制结果或状态时，不必完全阻止或消除该结果或状态。
本文中描述的实施例可以涉及到前段工序（FEOL）半导体处理和结构。FEOL是集成电路（IC）制造的第一部分，其中个体器件（例如，晶体管、电容器、电阻器等）在半导体衬底或层中被图案化。FEOL一般覆盖了直到金属互连层沉积（但不包括金属互连层沉积）的所有内容。在最后的FEOL操作之后，结果典型地是具有隔离的晶体管（例如，不具有任何导线）的晶圆。
本文中描述的实施例可以涉及后段工序（BEOL）半导体处理和结构。BEOL是IC制造的第二部分，其中个体器件（例如，晶体管、电容器、电阻器等）与晶圆上的布线（例如，一个或多个金属化层）互连。BEOL包括接触件、绝缘层（电介质）、金属层和用于芯片到封装连接的接合部位。在制造阶段的BEOL部分中，形成接触件（焊盘）、互连导线、通孔和电介质结构。对于现代IC过程而言，可以在BEOL中添加多于10个的金属层。
下面描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构、或者FEOL和BEOL处理和结构两者。特别地，尽管可以使用FEOL处理场景来说明示例性处理方案，但是这种方法也可以适用于BEOL处理。同样地，尽管可以使用BEOL处理场景来说明示例性处理方案，但是这种方法也可以适用于FEOL处理。
本文中描述的一个或多个实施例涉及用于针对晶体管的子鳍泄漏控制的掺杂外延衬底，该晶体管包括替换沟道或缓冲层材料。
为了提供情境，硅衬底上的替换材料沟道晶体管（例如，基于SiGe沟道的晶体管）和替换材料缓冲层上的硅沟道晶体管可能在有源栅控晶体管下方的区域中的源极与漏极之间展现出增强的泄漏。用于解决这种问题的解决方案包括在有源沟道下方实现相反掺杂的层。对有源沟道下方的层进行相反掺杂的可能的缺点是：掺杂剂可能在下游处理期间扩散到有源沟道材料中。
应当领会的是，硅衬底上的替换材料沟道晶体管和替换材料缓冲层上的硅沟道晶体管典型地需要外延生长以产生沟道。根据本公开的一个或多个实施例，这提供了使外延阻挡层在有源沟道下方生长的机会，以阻挡掺杂剂从重掺杂子鳍到沟道中的扩散。在一个实施例中，掺杂的阻挡层是碳掺杂硅（Si：C）层、碳掺杂硅锗（SiGe：C）层、或碳掺杂锗（Ge：C）层。在阻挡层下方放置重掺杂区域（例如，针对PMOS晶体管的N型掺杂剂或针对NMOS晶体管的P型掺杂剂）可以阻止在有源栅控晶体管下方的区域中的源极与漏极之间的增强的泄漏。重掺杂区域可以是掺杂外延生长区域或离子注入区域。
实现本文中描述的实施例的优点可以包括：通过阻止栅控晶体管下方的源极到栅极泄漏并阻止掺杂剂从子鳍到有源沟道中的不希望的扩散，使得能够利用替换沟道材料和/或在替换缓冲材料上使用应变Si来将鳍式场效应晶体（finfet）技术缩放到未来节点。所产生的改进可以最终导致改进的晶体管性能。实施例可以适用于NMOS、PMOS和CMOS晶体管、诸如TFET之类的替换架构，并且适用于可包含Si、Ge、Sn、In、Ga、As或Al中的一个或多个的各种沟道材料。本文中描述的方法可以用于晶体管制造方案中，该方案利用沟道材料的外延生长和/或包括应变和非应变Si、应变和非应变SiGe、Ge以及III-V沟道的缓冲层的外延生长。过程流程可以是先栅极或后栅极过程流程。
在实施例中，掺杂剂阻挡层和沉积在其上的覆盖的沟道材料可以生长为毯式层(blanket layer) （如下面所例示的那样），或在沟槽中生长（例如，经由纵横比捕获（ART）处理方案）。阻挡层下方的相反掺杂的层可以是离子注入的、外延生长的或两者。如果是外延生长的，则相反掺杂的层可以形成为毯式层，或形成在沟槽中（例如，经由ART方案）。如果相反掺杂的层是离子注入的，则可以在阻挡层的生长之前或之后执行注入。源极或漏极（S/D）制造可以经由蚀刻和填充或通过凸起的S/D方法。在CMOS处理中，阻挡层在NMOS与PMOS之间可以相同或不同，而下面的相反掺杂的层在NMOS和PMOS之间是不同的（相反掺杂的）。
如遍及本文所使用的，除非特别地被称为掺杂硅层，否则术语硅（例如，如在硅衬底或在硅鳍部分中所使用的）可以用于描述由非常大量（如果不是全部的话）的硅构成的硅材料。然而，应当理解的是，实际上，100％纯Si可能难以形成，并且因此可能包括极小百分比的杂质掺杂剂（诸如，硼、磷或砷）和/或可能包括极小百分比的碳或锗。这些杂质可能在Si沉积期间作为不可避免的杂质或成分而被包括在内，或者可能在后沉积处理期间由于扩散而“污染”Si。
如遍及本文所使用的，除非特别地被称为掺杂锗层，否则术语锗（例如，如在锗成核层或锗器件层或锗沟道结构中所使用的）可以用于描述由非常大量（如果不是全部的话）的锗构成的锗材料。然而，应当理解的是，实际上，100％纯Ge可能难以形成，并且因此可能包括极小百分比的杂质掺杂剂（诸如，硼、磷或砷）和/或可能包括极小百分比的硅或碳。这些杂质可能在Ge沉积期间作为不可避免的杂质或成分而被包括在内，或者可能在后沉积处理期间由于扩散“污染”Ge。由此，本文中描述的涉及锗成核层或锗器件层或锗沟道结构的实施例可以包括包含相对少量的（例如，“杂质”水平的）非Ge原子或物质（诸如Si）的锗成核层或锗器件层或锗沟道结构。
如遍及本文所使用的，除非特别地被称为掺杂硅锗层，否则术语硅锗（例如，如在硅锗器件层或硅锗沟道结构中所使用的）可以用于描述由大部分的硅和锗两者（诸如，至少5％的两者）构成的硅锗材料。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层包括大约70％的锗和大约30％的硅（Si30Ge70）。在其他实施例中，硅的量大于锗的量。应当理解的是，实际上，100％纯硅锗（一般被称为SiGe）可能难以形成，并且因此可能包括极小百分比的杂质掺杂剂（诸如，硼、磷或砷）和/或可能包括极小百分比的碳。这些杂质可能在SiGe沉积期间作为不可避免的杂质或成分而被包括在内，或者可能在后沉积处理期间由于扩散而“污染”SiGe。由此，本文中描述的涉及硅锗器件层或硅锗沟道结构的实施例可以包括包含相对少量的（例如，“杂质”水平的）非Ge原子或物质的硅锗器件层或硅锗沟道结构。
如遍及本文所使用的，除非特别地被称为掺杂的III-V材料层，否则术语III-V材料或III-V族材料 （例如，如在III-V族材料器件层或III-V族材料沟道结构中所使用的）可以用于描述由非常大量（如果不是全部的话）的指定III-V族材料构成的III-V族材料。应当理解的是，实际上，100％纯III-V族材料可能难以形成，并且因此可能包括极小百分比的杂质掺杂剂（诸如，硼、磷或砷）和/或可能包括极小百分比的碳或锡或类似物。这些杂质可能在III-V族材料的沉积期间作为不可避免的杂质或成分而被包括在内，或者可能在后沉积处理期间由于扩散而“污染”III-V族材料。由此，本文中描述的涉及III-V族材料器件层或III-V族材料沟道结构的实施例可以包括包含相对少量的（例如，“杂质”水平的）其他原子或物质的III-V族材料器件层或III-V族材料沟道结构。在实施例中，III-V族材料是III-V材料，诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓、或其组合。
作为示例性结构，图1A图示了根据本公开的实施例的具有沟道结构的集成电路结构，该沟道结构带有子鳍掺杂剂扩散阻挡层。
参考图1A，集成电路结构100包括衬底102（诸如硅衬底）、沟道结构104以及源极或漏极结构106。栅极电极108和在其之下的栅极电介质（例如，在所示出的示例中在前期方案中形成，但是可以替换地以后栅极方法形成）处于沟道结构104上。沟道结构104处于子鳍掺杂剂扩散阻挡层112上，子鳍掺杂剂扩散阻挡层112处于子鳍掺杂泄漏阻挡层111上。集成电路结构100还包括栅极间隔物116、层间电介质（ILD）部分或第二间隔物118、以及导电接触件120。
作为示例性过程流程，图1B是表示根据本公开的实施例的制造集成电路结构的方法中的各种操作的流程图150，该集成电路结构具有带有子鳍掺杂剂扩散阻挡层的沟道结构。图2A-2G图示了表示根据本公开的实施例的制造集成电路结构的方法中与图1B的流程图150的操作相对应的各种操作的横截面视图，该集成电路结构具有带有子鳍掺杂剂扩散阻挡层的沟道结构。
参考图2A并且对应于图1B的流程图150的操作152，在诸如硅衬底之类的衬底202上或在衬底202中形成子鳍掺杂泄漏阻挡层203。在一个实施例中，子鳍掺杂泄漏阻挡层是外延生长层。在实施例中，子鳍掺杂泄漏阻挡层203被称为相反掺杂层，这是因为它具有与栅极电极和随后形成的漏极或源极区域的导电类型相反的导电类型。
参考图2B并且再次对应于图1B的流程图150的操作152，在子鳍掺杂泄漏阻挡层203上形成子鳍掺杂剂扩散阻挡层204。在实施例中，子鳍掺杂剂扩散阻挡层204是外延生长层。
参考图2C并且再次对应于图1B的流程图150的操作152，在子鳍掺杂剂扩散阻挡层204 上形成沟道材料层205。在实施例中，沟道材料层205是外延生长层。
参考图2D并且对应于图1B的流程图150的操作154，沟道材料层205、子鳍掺杂剂扩散阻挡层204、子鳍掺杂泄漏阻挡层203以及可能的衬底202的一部分被图案化成鳍206。如所描绘的那样，图案化可以将凹陷形成到衬底202中。再次参考图2D并且对应于图1B的流程图150的操作156和158，利用浅沟槽隔离材料来填充鳍206之间的沟槽，然后对该浅沟槽隔离材料进行抛光并使其凹陷以形成隔离结构210。在实施例中，该过程可以进一步涉及电介质隔离阻隔物的沉积、图案化和凹陷。
参考图2E并且对应于图1B的流程图150的操作160，该过程继续进行栅极氧化物和栅极电极（其可以是虚设栅极氧化物和栅极电极）的沉积和图案化，并且形成栅极间隔物以形成栅极堆叠212和间隔物214。
参考图2F并且对应于图1B的流程图150的操作162，在位置218处邻近栅极堆叠212的各侧对鳍206进行蚀刻。该蚀刻在栅极堆叠212的下方留下沟道区域216。然后，在所蚀刻的位置中形成源极或漏极结构220。
参考图2G并且对应于图1B的流程图150的操作164和166，在图2F的源极或漏极结构上形成隔离材料。然后，将隔离材料图案化并使其凹陷以暴露源极或漏极结构220。执行源极或漏极接触材料沉积和图案化以形成导电接触件230。应当理解的是，遵循图1B的流程图150的操作168，然后可以执行接触件和后端处理。
再次参考图2G，根据本公开的实施例，集成电路结构包括具有下鳍部分和上鳍部分的鳍。下鳍部分包括：被掺杂成第一导电类型的第一半导体层203（其在本文中可以被称为子鳍掺杂泄漏阻挡层）上的掺杂剂扩散阻挡层204（其在本文中可以被称为子鳍掺杂剂扩散阻挡层）。上鳍部分包括第二半导体层216的部分（其在本文中可以被称为沟道材料层）。第二半导体层216处于掺杂剂扩散阻挡层204上。隔离结构210沿着下鳍部分的侧壁。栅极堆叠212处于上鳍部分的顶部上方，并且沿着上鳍部分的侧壁。栅极堆叠具有与第二侧相对的第一侧。第一源极或漏极结构220处于栅极堆叠212的第一侧处。第二源极或漏极结构（与220相对的结构）处于栅极堆叠212的第二侧处。第一和第二源极或漏极结构220被掺杂成与第一导电类型相反的第二导电类型。
在实施例中，隔离结构210的顶表面处于第二半导体层216的底表面上方，如所描绘的那样。在这种情况下，下鳍部分包括第二半导体层216的下部。在实施例中，下鳍部分进一步包括在鳍下方的块状硅衬底202的一部分。第一半导体层203处于块状硅衬底202的下鳍部分上。
在实施例中，通过将掺杂剂注入到栅极堆叠212的任一侧上的鳍区域中来形成第一和第二源极或漏极结构。在另一个实施例中，第一和第二源极或漏极结构是分别在栅极堆叠212的第一和第二侧处嵌入鳍中的第一和第二外延源极或漏极结构220，如图2G中所描绘的。在另一个实施例中，第一和第二源极漏极结构包括在鳍的非凹陷部分上的外延部分。
在实施例中，第一和第二源极或漏极结构220处于第二半导体层216的凹陷部分218上，如所描绘的那样。在另一个实施例中，尽管未如此描绘，但是第一和第二源极或漏极结构220处于掺杂剂扩散阻挡层204的一部分上。在又一实施例中，尽管未如此描绘，但是第一和第二源极或漏极结构220处于被掺杂成第一导电类型的第一半导体层203的一部分上。
在实施例中，第一导电类型是N型，并且第二导电类型是P型。在实施例中，第一导电类型是P型，并且第二导电类型是N型。
在针对PMOS器件的示例性实施例中，根据本公开的实施例，再次参考图2G，集成电路结构包括具有下鳍部分和上鳍部分的鳍。下鳍部分包括含有碳的层204。含有碳的层204处于N型掺杂半导体层203上。上鳍部分包括含有锗的半导体层216的一部分。含有锗的半导体层216处于含有碳的层204上。隔离结构210沿着下鳍部分的侧壁。栅极堆叠212处于上鳍部分的顶部上方，并且沿着上鳍部分的侧壁。栅极堆叠212具有与第二侧相对的第一侧。栅极堆叠212包括P型栅极电极。第一源极或漏极结构220处于栅极堆叠212的第一侧处。第二源极或漏极结构220处于栅极堆叠212的第二侧处。第一和第二源极或漏极结构220是第一和第二P型源极或漏极结构。在一个实施例中，含有碳的层204是诸如但不限于碳掺杂硅（Si：C）层、碳掺杂硅锗（SiGe：C）层、或碳掺杂锗（Ge：C）层之类的层。
在针对NMOS器件的示例性实施例中，根据本公开的实施例，再次参考图2G，集成电路结构包括具有下鳍部分和上鳍部分的鳍。下鳍部分包括含有碳的层204。含有碳的层204处于P型掺杂半导体层203上。上鳍部分包括半导体层216的一部分，该半导体层216包括III-V族材料。含有III-V族材料的半导体层216处于含有碳的层204上。隔离结构210沿着下鳍部分的侧壁。栅极堆叠212处于上鳍部分的顶部上方，并且沿着上鳍部分的侧壁。栅极堆叠212具有与第二侧相对的第一侧。栅极堆叠212包括N型栅极电极。第一源极或漏极结构220处于栅极堆叠的第一侧处。第二源极或漏极结构220处于栅极堆叠212的第二侧处。第一和第二源极或漏极结构220是第一和第二N型源极或漏极结构。在一个实施例中，含有碳的层204是诸如但不限于碳掺杂硅（Si：C）层、碳掺杂硅锗（SiGe：C）层、或碳掺杂锗（Ge：C）层之类的层。
在另一方面，图3A图示了根据本公开的另一个实施例的一对半导体鳍上方的多个栅极线的平面图。
参考图3A，在多个半导体鳍300上方形成多个有源栅极线304。虚设栅极线306处于多个半导体鳍300的末端处。栅极线304/306之间的间隔308是如下位置：沟槽接触件可以位于其中以向源极或漏极区域（诸如，源极或漏极区域351、352、353和354）提供导电接触件。在实施例中，多个栅极线304/306的图案或多个半导体鳍300的图案被描述为格栅结构。在一个实施例中，格栅状图案包括多个栅极线304/306和/或多个半导体鳍300的图案，该多个半导体鳍300以恒定间距间隔开并且具有恒定宽度或其两者。
图3B图示了根据本公开的实施例的沿着图3A的a-a'轴而取得的横截面视图。
参考图3B，在半导体鳍362上方形成多个有源栅极线364，所述半导体鳍362形成在衬底360上方。虚设栅极线366处于半导体鳍362的末端处。电介质层370处于虚设栅极线366的外部。沟槽接触材料397处于有源栅极线364之间以及虚设栅极线366与有源栅极线364之间。所嵌入的下部源极或漏极结构368和对应的封盖半导体层369（如果存在的话）处于有源栅极线364之间以及虚设栅极线366与有源栅极线364之间的半导体鳍362中。在实施例中，如所描绘的那样，半导体鳍362包括沟道材料205、子鳍掺杂剂扩散阻挡层204和子鳍掺杂泄漏阻挡层203，上面结合图2G描述了它们的示例。
有源栅极线364包括栅极电介质结构398/399、功函数栅极电极部分374和填充栅极电极部分376、以及电介质封盖层378。电介质间隔物380作为有源栅极线364和虚设栅极线366的侧壁的衬里。
在另一方面，描述了例如源极或漏极区域的沟槽接触结构。在示例中，图4图示了根据本公开的另一个实施例的具有针对PMOS器件的沟槽接触件的集成电路结构的横截面视图。
参考图4，集成电路结构450包括鳍452。栅极电介质层454处于鳍452上方。栅极电极456处于栅极电介质层454上方。在实施例中，栅极电极456包括保形导电层458和导电填充物460。在实施例中，电介质盖462处于栅极电极456上方和栅极电介质层454上方。栅极电极具有第一侧456A和与第一侧456A相对的第二侧456B。电介质间隔物沿着栅极电极456的侧壁。在一个实施例中，栅极电介质层454进一步处于第一电介质间隔物463与栅极电极456的第一侧456A之间，以及第二电介质间隔物463与栅极电极456的第二侧456B之间，如所描绘的那样。在实施例中，尽管未描绘，但是诸如热或化学氧化硅或二氧化硅层之类的薄氧化物层处于半导体鳍452与栅极电介质层454之间。在实施例中，如所描绘的那样，半导体鳍452包括沟道材料205、子鳍掺杂剂扩散阻挡层204和子鳍掺杂泄漏阻挡层203，上面结合图2G描述了它们的示例。
第一半导体源极或漏极区域464和第二半导体源极或漏极区域466分别与栅极电极456的第一侧456A和第二侧456B邻近。在一个实施例中，第一半导体源极或漏极区域464和第二半导体源极或漏极区域466包括所嵌入的外延下部区域，并且可以包括对应的源极或漏极封盖半导体层495或497（其可以用作沟槽接触蚀刻停止层），并且分别形成在半导体鳍452的凹陷465和467中，如所描绘的那样。
第一沟槽接触结构468和第二沟槽接触结构470分别处于与栅极电极456的第一侧456A和第二侧456B邻近的第一半导体源极或漏极区域464和第二半导体源极或漏极区域466上方。第一沟槽接触结构468和第二沟槽接触结构470两者都包括U形金属层472以及在整个U形金属层472上并且在其上方的T形金属层474。在一个实施例中，U形金属层472和T形金属层474在组成上不同。在一个这种实施例中，U形金属层472包括钛，并且T形金属层474包括钴。在一个实施例中，第一沟槽接触结构468和第二沟槽接触结构470两者进一步包括在T形金属层474上的第三金属层476。在一个这种实施例中，第三金属层476和U形金属层472具有相同的组成。在特定实施例中，第三金属层476和U形金属层472包括钛，并且T形金属层474包括钴。
第一沟槽接触通孔478电连接到第一沟槽接触件468。在特定实施例中，第一沟槽接触通孔478在第一沟槽接触件468的第三金属层476上，并且耦合到该第三金属层476。第一沟槽接触通孔478进一步在一个电介质间隔物的一部分上方并与其接触，并且在电介质盖462的一部分上方并与其接触。第二沟槽接触通孔480电连接到第二沟槽接触件470。在特定实施例中，第二沟槽接触通孔480在第二沟槽接触件470的第三金属层476上，并且耦合到该第三金属层476。第二沟槽接触通孔480进一步在另一个电介质间隔物463的一部分上方并与其接触，并且在电介质盖462的另一部分上方并与其接触。
在实施例中，金属硅化物层482分别直接处于第一沟槽接触结构468与第二沟槽接触结构470以及第一半导体源极或漏极区域464与第二半导体源极或漏极区域466之间，并且可以在封盖层495和497下方延伸，如所描绘的那样。在一个实施例中，金属硅化物层482包括镍、铂和硅。在特定的这种实施例中，第一半导体源极或漏极区域464和第二半导体源极或漏极区域466是第一和第二P型半导体源极或漏极区域。在一个实施例中，金属硅化物层482进一步包括锗。在一个实施例中，金属硅化物层482进一步包括钛。
本文中描述的一个或多个实施例涉及针对环绕式半导体接触件使用金属化学气相沉积。实施例可以适用于或包括以下各项中的一项或多项：化学气相沉积（CVD）、等离子体增强化学气相沉积（PECVD）、原子层沉积（ALD）、导电接触制造或薄膜。特定实施例可以包括使用接触金属的低温（例如，小于500摄氏度，或在400-500摄氏度的范围内）化学气相沉积来制造钛或类似金属层，以提供保形源极或漏极接触件。这种保形源极或漏极接触件的实现可以改进三维（3D）晶体管互补金属氧化物半导体（CMOS）性能。
为了提供情境，可以使用溅射（sputtering）来使金属沉积到半导体接触层。溅射是一种视线过程，并且可能不能很好地适合3D晶体管制造。已知的溅射解决方案在相对于沉积入射角具有角度的器件接触表面上具有差的或不完全的金属-半导体结。根据本公开的一个或多个实施例，实现低温化学气相沉积过程以制造接触金属，从而提供在三维上的保形性并使金属半导体结接触面积最大化。所产生的更大接触面积可以降低该结的电阻。各实施例可以包括在具有非平坦形貌的半导体表面上的沉积，其中区域的形貌指代表面形状和特征本身，并且非平坦形貌包括表面形状和特征或非平坦的表面形状和特征（即，不完全平坦的表面形状和特征）的部分。在实施例中，该沉积处于具有相对高的锗含量的源极或漏极结构的半导体表面上。
本文中描述的实施例可以包括环绕式接触结构的制造。在一个这种实施例中，描述了通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积、或等离子体增强原子层沉积而被保形地沉积到晶体管源极-漏极接触件上的纯金属的使用。这种保形沉积可用于增加金属半导体接触件的可用面积并降低电阻，从而提高晶体管器件的性能。在实施例中，该沉积的相对低的温度导致该结在每单位面积上的电阻最小化。
应当领会的是，可以使用涉及如本文中所描述的金属层沉积过程的集成方案来制造各种集成电路结构。根据本公开的实施例，制造集成电路结构的方法包括在具有RF源的化学气相沉积（CVD）室中提供衬底，该衬底在其上具有特征。该方法还包括使四氯化钛（TiCl4）和氢气（H2）进行反应以在衬底的特征上形成钛（Ti）层。在实施例中，钛层具有包括98％或更多的钛和0.5-2％的氯的总原子组成。在替换实施例中，使用类似过程来制造锆（Zr）、铪（Hf）、钽（Ta）、铌（Nb）、或钒（V）的高纯度金属层。
根据本公开的实施例，衬底的特征是源极或漏极接触沟槽，源极或漏极接触沟槽暴露了半导体源极或漏极结构。钛层（或其他高纯度金属层）是用于半导体源极或漏极结构的导电接触层。下面结合图5描述这种实现方式的示例性实施例。
图5图示了根据本公开的实施例的在凸起的源极或漏极区域上具有导电接触件的集成电路结构的横截面视图。
参考图5，半导体结构550包括在衬底554上方的栅极结构552。栅极结构552包括栅极电介质层552A、功函数层552B和栅极填充物552C。源极区域558和漏极区域560处于栅极结构552的相对侧。源极或漏极接触件562电连接到源极区域558和漏极区域560，并且通过层间电介质层564或栅极电介质间隔物566中的一个或两个而与栅极结构552间隔开。在实施例中，源极区域558和漏极区域560包括在衬底554的蚀刻出的区域中形成的外延或嵌入的下部材料区域，以及对应的源极或漏极封盖半导体层502。在实施例中，如所描绘的那样，衬底554包括沟道材料205、子鳍掺杂剂扩散阻挡层204和子鳍掺杂泄漏阻挡层203，上面结合图2G描述了它们的示例。
在实施例中，源极或漏极接触件562包括诸如上面所描绘的高纯度金属层562A以及导电沟槽填充材料562B。在一个实施例中，高纯度金属层562A具有包括98％或更多的钛的总原子组成。在一个这种实施例中，高纯度金属层562A的总原子组成进一步包含0.5-2％的氯。在实施例中，高纯度金属层562A具有30％或更小的厚度变化。在实施例中，导电沟槽填充材料562B由导电材料构成，该导电材料诸如但不限于Cu、Al、W或其合金。
在另一方面，描述了有源栅极（COAG）上接触件结构以及过程。本公开的一个或多个实施例涉及具有一个或多个栅极接触结构（例如，作为栅极接触通孔）的半导体结构或器件，该栅极接触结构被设置在半导体结构或器件的栅极电极的有源部分上方。本公开的一个或多个实施例涉及制造半导体结构或器件的方法，该半导体结构或器件具有形成在半导体结构或器件的栅极电极的有源部分上方的一个或多个栅极接触结构。通过实现有源栅极区域上方的栅极接触形成，可以使用本文中描述的方法来减小标准单元面积。在一个或多个实施例中，为了接触栅极电极而制造的栅极接触结构是自对准通孔结构。
在实施例中，集成电路结构、半导体结构或器件是非平面器件，诸如但不限于鳍式FET或三栅极器件。在这种实施例中，对应的半导体沟道区域由三维主体构成或者形成在三维主体中。在一个这种实施例中，栅极线的栅极电极堆叠围绕该三维主体的至少顶表面和一对侧壁。在另一个实施例中，至少沟道区域被制成分立的三维主体，诸如在全环栅极器件中。在一个这种实施例中，栅极线的栅极电极堆叠均完全围绕沟道区域。
更一般地，一个或多个实施例涉及用于使栅极接触通孔直接落在有源晶体管栅极上的方法以及由此形成的结构。这种方法可以消除出于接触目的而在隔离上延伸栅极线的需要。这种方法还可以消除对于分离的栅极接触（GCN）层传导来自栅极线或结构的信号的需要。在实施例中，通过使沟槽接触件（TCN）中的接触金属凹陷并在过程流程（例如，TILA）中引入附加的电介质材料来实现消除上述特征。附加电介质材料作为沟槽接触电介质盖层而被包括，该沟槽接触电介质盖层具有不同于已经用于栅极对准接触过程（GAP）处理方案（例如，GILA）中的沟槽接触对准的栅极电介质材料盖层的蚀刻特性。
在实施例中，提供集成电路结构涉及形成接触图案，该接触图案基本上与现有的栅极图案完全对准，同时消除了在极其紧张的配准预算的情况下对光刻操作的使用。在一个这种实施例中，该方法使得能够使用本质上有高度选择性的湿法蚀刻（例如，相对于干法蚀刻或等离子体蚀刻）来生成接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触图案。在一个这种实施例中，该方法使得能够消除对生成接触图案本来关键的光刻操作（如在其他方法中所使用的样）的需要。在实施例中，沟槽接触栅格不是单独图案化的，而是形成在多个（栅极）线之间。例如，在一个这种实施例中，在栅极格栅图案化之后但在栅极格栅切割之前形成沟槽接触栅格。
此外，可以通过替换栅极过程来制造栅极堆叠结构。在这种方案中，诸如多晶硅或氮化硅柱状材料之类的虚设栅极材料可以被去除，并且用永久栅极电极材料来代替。在一个这种实施例中，在该过程中还形成永久栅极电介质层，而不是从较早的处理开始进行。在实施例中，通过干法蚀刻或湿法蚀刻过程来去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括SF6的干法蚀刻过程去除。在另一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用湿法蚀刻过程去除，该湿法蚀刻过程包括水溶液NH4OH或氢氧化四甲基铵。在一个实施例中，虚设栅极由氮化硅构成，并且利用包括含水磷酸的湿法蚀刻去除。
在实施例中，本文中描述的一个或多个方案基本上考虑了虚设栅极过程和替换栅极过程结合虚设接触过程和替换接触过程以得到集成电路结构。在一个这种实施例中，在替换栅极过程之后执行替换接触过程，以允许永久栅极堆叠的至少一部分的高温退火。例如，在具体这种实施例中，例如在形成栅极电介质层之后，在大于约600摄氏度的温度下执行永久栅极结构的至少一部分的退火。在形成永久接触件之前执行退火。
应当领会的是，可以制造绝缘栅极盖层与绝缘沟槽接触盖层之间的不同结构关系。作为示例，图6A和6B图示了根据本公开的实施例的各种集成电路结构的横截面视图，每个集成电路结构具有包括覆盖的绝缘盖层的沟槽接触件，并且具有包括覆盖的绝缘盖层的栅极堆叠。
参考图6A和6B，集成电路结构600A和600B分别包括鳍602。尽管被描绘为横截面视图，但是应当领会的是，鳍602具有顶部602A和侧壁（进入和离开所示透视图的页面）。第一栅极电介质层604和第二栅极电介质层606处于鳍602的顶部602A上方，并且横向邻近鳍602的侧壁。第一栅极电极608和第二栅极电极610分别处于第一栅极电介质层604和第二栅极电介质层606上方，第一栅极电介质层604和第二栅极电介质层606处于鳍602的顶部602A上方并且横向邻近鳍602的侧壁。第一栅极电极608和第二栅极电极610均包括保形导电层609A（诸如，功函数设置层）以及在保形导电层609A上方的导电填充材料609B。第一栅极电极608和第二栅极电极610两者都具有第一侧612和与第一侧612相对的第二侧614。第一栅极电极608和第二栅极电极610两者还具有绝缘盖616，绝缘盖616具有顶表面618。在实施例中，如所描绘的那样，鳍602包括沟道材料205、子鳍掺杂剂扩散阻挡层204和子鳍掺杂泄漏阻挡层203，上面结合图2G描述了它们的示例。
第一电介质间隔物620与第一栅极电极608的第一侧612邻近。第二电介质间隔物622与第二栅极电极610的第二侧614邻近。半导体源极或漏极区域624与第一电介质间隔物620和第二电介质间隔物622邻近。沟槽接触结构626处于与第一电介质间隔物620和第二电介质间隔物622邻近的半导体源极或漏极区域624上方。
沟槽接触结构626包括在导电结构630上的绝缘盖628。沟槽接触结构626的绝缘盖628具有顶表面629，顶表面629与第一栅极电极608和第二栅极电极610的绝缘盖616的顶表面618基本上共面。在实施例中，沟槽接触结构626的绝缘盖628横向延伸到第一电介质间隔物620和第二电介质间隔物622中的凹陷632中。在这种实施例中，沟槽接触结构626的绝缘盖628悬垂在沟槽接触结构626的导电结构630上方。然而，在其他实施例中，沟槽接触结构626的绝缘盖628不横向延伸到第一电介质间隔物620和第二电介质间隔物622中的凹陷632中，并且因此不会悬垂在沟槽接触结构626的导电结构630上方。
应当领会的是，沟槽接触结构626的导电结构630可以不是矩形，如图6A和6B中所描绘的那样。例如，沟槽接触结构626的导电结构630可以具有与针对图6A的投影中所图示的导电结构630A所示的几何形状类似或相同的横截面几何形状。
在实施例中，沟槽接触结构626的绝缘盖628具有与第一栅极电极608和第二栅极电极610的绝缘盖616的成分不同的成分。在一个这种实施例中，沟槽接触结构626的绝缘盖628包括碳化物材料，诸如碳化硅材料。第一栅极电极608和第二栅极电极610的绝缘盖616包括氮化物材料，诸如氮化硅材料。
在实施例中，第一栅极电极608和第二栅极电极610两者的绝缘盖616都具有底表面617A，该底表面617A在沟槽接触结构626的绝缘盖628的底表面628A下方，如图6A中所描绘的。在另一个实施例中，第一栅极电极608和第二栅极电极610两者的绝缘盖616都具有底表面617B，该底表面617B与沟槽接触结构626的绝缘盖628的底表面628B基本上共面，如图6B中描绘的。在另一个实施例中，尽管未描绘，但是第一栅极电极608和第二栅极电极610两者的绝缘盖616都具有在沟槽接触结构626的绝缘盖628的底表面上方的底表面。
如遍及本申请所描述的，衬底可以由如下半导体材料构成：其能够承受制造过程并且电荷可以在其中迁移。在实施例中，本文中描述的衬底是由掺杂有电荷载流子（诸如但不限于磷、砷、硼或其组合）以形成有源区域的晶体硅、硅/锗或锗层构成的块状衬底。在一个实施例中，这种块状衬底中的硅原子的浓度大于97％。在另一个实施例中，块状衬底由在不同晶体衬底的顶上生长的外延层（例如，在硼掺杂的块状硅单晶衬底的顶上生长的硅外延层）构成。可替换地，块状衬底可以由III-V族材料构成。在实施例中，块状衬底由III-V材料构成，该III-V材料诸如但不限于：氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，块状衬底由III-V材料构成，并且电荷载流子掺杂剂杂质原子是诸如但不限于铍、碳、硅、锗、氧、硫、硒或碲之类的原子。
如遍及本申请所描述的，诸如浅沟槽隔离区域或子鳍隔离区域之类的隔离区域可以由下述材料构成：其适合于最终将永久栅极结构的部分与下面的块状衬底进行电隔离，或有助于永久栅极结构的部分与下面的块状衬底的隔离，或对在下面的块状衬底内形成的有源区域进行隔离（诸如，隔离鳍式有源区域）。例如，在一个实施例中，隔离区域由一个或多个电介质材料层构成，电介质材料诸如但不限于二氧化硅、氮氧化硅，氮化硅、碳掺杂氮化硅或其组合。
如遍及本申请所描述的，栅极线或栅极结构可以由栅极电极堆叠构成，该栅极电极堆叠包括栅极电介质层和栅极电极层。在实施例中，栅极电极堆叠的栅极电极由金属栅极构成，并且栅极电介质层由高K材料构成。例如，在一个实施例中，栅极电介质层由下述材料构成：该材料诸如但不限于氧化铪、氧氮化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合。此外，栅极电介质层的部分可以包括由半导体衬底的顶部几层形成的自然氧化物层。在实施例中，栅极电介质层由顶部高k部分以及由半导体材料的氧化物构成的下部构成。在一个实施例中，栅极电介质层由氧化铪的顶部以及二氧化硅或氮氧化硅的底部构成。在一些实现方式中，栅极电介质的一部分是“U”形结构，该“U”形结构包括基本上平行于衬底的表面的底部和基本上垂直于衬底的顶表面的两个侧壁部分。
在一个实施例中，栅极电极由金属层构成，该金属层诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅极电极由形成在金属功函数设置层上方的非功函数设置填充材料构成。栅极电极层可以由P型功函数金属或N型功函数金属组成，这取决于晶体管是PMOS还是NMOS晶体管。在一些实现方式中，栅极电极层可以由两个或更多个金属层的堆叠组成，其中一个或多个金属层是功函数金属层并且至少一个金属层是导电填充层。对于PMOS晶体管，可被用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物（例如氧化钌）。P型金属层将使得能够形成具有在大约4.9 eV与大约5.2 eV之间的功函数的PMOS栅极电极。对于NMOS晶体管，可被用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物（诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝）。N型金属层将使得能够形成具有在大约3.9 eV与大约4.2 eV之间的功函数的NMOS栅极电极。在一些实施例中，栅极电极可以由“U”形结构组成，该“U”形结构包括基本上平行于衬底的表面的底部和基本上垂直于衬底的顶表面的两个侧壁部分。在另一个实现方式中，形成栅极电极的金属层中的至少一个可以简单地是基本上平行于衬底的顶表面的平面层并且不包括基本上垂直于衬底的顶表面的侧壁部分。在本公开的进一步的实现方式中，该栅极电极可以由U形结构和平面非U形结构的组合来组成。例如，该栅极电极可以由在一个或多个平面非U形层顶上形成的一个或多个U形金属层组成。
如遍及本申请所描述的，与栅极线或电极堆叠相关联的间隔物可以由下述材料构成：其适于最终将永久栅极结构与邻近的导电接触件（诸如，自对准接触件）进行电隔离，或有助于永久栅极结构与邻近的导电接触件的隔离。例如，在一个实施例中，间隔物由电介质材料构成，该电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
在实施例中，本文中描述的方法可以涉及形成接触图案，该接触图案很好地与现有的栅极图案对准，同时消除了在极其紧张的配准预算的情况下对光刻操作的使用。在一个这种实施例中，该方法使得能够使用本质上有高度选择性的湿法蚀刻（例如，相对于干法蚀刻或等离子体蚀刻）来生成接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作来形成接触图案。在一个这种实施例中，该方法使得能够消除对生成接触图案本来关键的光刻操作（如在其他方法中所使用的样）的需要。在实施例中，沟槽接触栅格不是单独图案化的，而是形成在多个（栅极）线之间。例如，在一个这种实施例中，在栅极格栅图案化之后但在栅极格栅切割之前形成沟槽接触栅格。
间距划分处理和图案化方案可以被实现为实现本文中描述的实施例，或者可以作为本文中描述的实施例的一部分而被包括。间距划分图案化典型地指代间距减半、间距四等分等。间距划分方案可适用于FEOL处理、BEOL处理、或者FEOL（器件）和BEOL（金属化）处理两者。根据本文中描述的一个或多个实施例，首先实现光学光刻，以便以预定间距印刷单向的线（例如，严格单向的或主要单向的）。然后将间距划分处理实现为用于增加线密度的技术。
在实施例中，针对鳍、栅极线、金属线、ILD线、或硬掩模线的术语“格栅结构”在本文中用于指代紧密间距的格栅结构。在一个这种实施例中，通过所选的光刻不能直接实现紧密间距。例如，可以首先形成基于所选光刻的图案，但是通过使用间隔物掩模图案化可以使间距减半，如本领域中已知的那样。更进一步地，可以通过第二轮间隔物掩模图案化使原始间距四等分。因此，本文中描述的格栅状图案可以具有以基本一致的间距间隔开并且具有基本一致的宽度的金属线、ILD线或硬掩模线。例如，在一些实施例中，间距变化将在10％内并且宽度变化将在10％内，并且在一些实施例中，间距变化将在5％内并且宽度变化将在5％内。该图案可以通过间距减半或间距四等分或其他间距划分方法来制造。在实施例中，格栅不一定是单个间距。
在实施例中，如遍及本描述所使用的，层间电介质（ILD）材料由电介质或绝缘材料层构成或包括电介质或绝缘材料层。合适的电介质材料的示例包括但不限于：硅氧化物（例如，二氧化硅（SiO2））、掺杂的硅氧化物、氟化硅氧化物、碳掺杂的硅氧化物、本领域中已知的各种低k电介质材料及其组合。层间电介质材料可以通过诸如例如化学气相沉积（CVD）、物理气相沉积（PVD）之类的技术或通过其他沉积方法形成。
在实施例中，如还遍及本描述所使用的，金属线或互连线材料（和通孔材料）由一个或多个金属或其他导电结构构成。常见的示例是使用铜线和铜结构，该铜线和铜结构可以包括或可以不包括铜与周围ILD材料之间的阻挡层。如本文中所使用的，术语金属包括多种金属的合金、堆叠和其他组合。例如，金属互连线可以包括阻挡层（例如，包括Ta、TaN、Ti或TiN中的一个或多个的层）、不同金属或合金的堆叠等。因此，互连线可以是单个材料层，或者可以由几个层形成，包括导电衬里层和填充层。可以使用任何合适的沉积过程（诸如，电镀、化学气相沉积或物理气相沉积）来形成互连线。在实施例中，互连线由导电材料构成，该导电材料诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线在本领域中有时也被称为迹线、导线、线、金属或仅称为互连。
在实施例中，如还遍及本描述所使用的，硬掩膜材料由与层间电介质材料不同的电介质材料构成。在一个实施例中，可以在不同区域中使用不同的硬掩膜材料，以便向彼此以及向下面的电介质和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩膜层包括硅氮化物（例如，氮化硅）层、或硅氧化物层、或两者、或其组合。其他合适的材料可包括碳基材料。在另一个实施例中，硬掩膜材料包括金属物质。例如，硬掩膜材料或其他覆盖的材料可以包括钛或另一金属的氮化物（例如，氮化钛）的层。在这些层中的一个或多个中可以包括可能较少量的其他材料，诸如氧。可替换地，可以根据特定实现方式使用本领域中已知的其他硬掩膜层。硬掩膜层可能是通过CVD、PVD或通过其他沉积方法形成的。
在实施例中，如还遍及本描述所使用的，使用193nm浸没式光刻（i193）、极紫外（EUV）光刻或电子束直写（EBDW）光刻等来执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩膜部分、抗反射涂覆（ARC）层和光致抗蚀剂层构成的三层掩模。在特定的这种实施例中，形貌掩膜部分是碳硬掩模（CHM）层，并且抗反射涂覆层是硅ARC层。
应当领会的是，不必实践上面描述的过程的所有方面以落入本公开的实施例的精神和范围内。例如，在一个实施例中，在制造栅极堆叠的有源部分上方的栅极接触件之前，不必曾形成虚设栅极。上面描述的栅极堆叠实际上可以是最初形成的永久栅极堆叠。而且，本文中描述的过程可以用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体（MOS）晶体管，或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，诸如三栅极器件、独立访问的双栅极器件或FIN-FET。一个或多个实施例对于以10纳米（10nm）技术节点或亚10纳米（10nm）技术节点制造半导体器件可能特别有用。
用于FEOL层或结构制造的附加或中间操作可以包括标准微电子制造过程，诸如光刻、蚀刻、薄膜沉积、平面化（诸如，化学机械抛光（CMP））、扩散、计量、牺牲层的使用、蚀刻停止层的使用、平面化停止层的使用、或与微电子组件制造相关的任何其他动作。而且，应当领会的是，针对前述过程流程描述的过程操作可以以替换的顺序来实践，而不必执行每一个操作或可以执行附加的过程操作，或者两者。
应当领会的是，在上述示例性FEOL实施例中，在实施例中，10纳米或亚10纳米节点处理作为技术驱动器被直接实现到制造方案以及所产生的结构中。在其他实施例中，FEOL考虑可以由BEOL 10纳米或亚10纳米处理要求所驱动。例如，FEOL层和器件的材料选择和布局可能需要适应BEOL处理。在一个这种实施例中，材料选择和栅极堆叠架构被选择用于适应BEOL层的高密度金属化，例如，用于减少在FEOL层中形成但通过BEOL层的高密度金属化而耦合在一起的晶体管结构中的边缘电容。
本文中公开的实施例可以用于制造各种各样不同类型的集成电路或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组组件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，集成电路或其他微电子器件可以用在本领域中已知的各种各样的电子器件中。例如，在计算机系统（例如，台式机、膝上型计算机、服务器）、蜂窝电话、个人电子器件等中。集成电路可以与系统中的总线和其他组件耦合。例如，处理器可以通过一个或多个总线耦合到存储器、芯片组等。潜在地，可以使用本文中公开的方案来制造处理器、存储器和芯片组中的每一个。
图7图示了根据本公开的一个实现方式的计算器件700。计算器件700容纳板702。该板702可以包括多个组件，该多个组件包括但不限于处理器704和至少一个通信芯片706。将处理器704物理地且电气地耦合到板702。在一些实现方式中，还将该至少一个通信芯片706物理地且电气地耦合到板702。在进一步的实现方式中，该通信芯片706是处理器704的一部分。
取决于其应用，计算器件700可以包括可以或者可以不被物理地且电气地耦合到板702的其他组件。这些其他组件包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）器件、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储器件（诸如硬盘驱动器、致密盘（CD）、数字多用盘（DVD）等等）。
该通信芯片706实现用于数据去到和来自计算器件700的传递的无线通信。术语“无线”及其派生词可以用于描述电路、器件、系统、方法、技术、通信沟道等，他们可以通过使用经调制的电磁辐射经由非固态介质来传送数据。该术语不暗示相关联的器件不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片706可以实现许多无线标准或协议中的任何，所述无线标准或协议包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及指定为3G、4G、5G及以上的任何其他无线协议。计算器件700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于诸如Wi-Fi和蓝牙之类的较短程无线通信，并且第二通信芯片706可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他之类的较长程无线通信。
计算器件700的处理器704包括封装在处理器704之内的集成电路管芯。在本公开的实施例的一些实现方式中，处理器的集成电路管芯包括一个或多个结构，诸如根据本公开的实现方式构建的集成电路结构。术语“处理器”可以指代处理来自寄存器或存储器或其两者的电子数据以将该电子数据变换成可以存储在寄存器或存储器或其两者中的其他电子数据的任何器件或器件的部分。
通信芯片706还包括封装在通信芯片706内的集成电路管芯。根据本公开的另一个实现方式 ，根据本公开的实现方式构建通信芯片的集成电路管芯。
在进一步的实现方式中，容纳在计算器件700内的另一个组件可以包含根据本公开的实施例的实现方式而构建的集成电路管芯。
在各种实施例中，计算器件700可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理（PDA）、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频记录器。在进一步的实施方式中，计算器件700可以是处理数据的任何其他电子器件。
图8图示了包括本公开的一个或多个实施例的插入器800。插入器800是用于将第一衬底802桥接至第二衬底804的居间衬底。第一衬底802可以是例如集成电路管芯。第二衬底804可以是例如存储器模块、计算机母板或另一集成电路管芯。一般地，插入器800的目的是将连接扩展到更宽的间距或将连接重新路由至不同的连接。例如，插入器800可以将集成电路管芯耦合到球栅阵列（BGA）806，所述球栅阵列（BGA）806可以随后耦合到第二衬底804。在一些实施例中，将第一和第二衬底802/804附着到插入器800的相对侧。在其他实施例中，将第一和第二衬底802/804附着到插入器800的相同侧。并且在进一步的实施例中，通过插入器800来互连三个或更多个衬底。
插入器800可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在进一步的实现方式中，插入器可以由交替的刚性或柔性材料形成，该材料可以包括以上描述的供在半导体衬底中使用的相同材料，诸如硅、锗和其他III-V族或IV族材料。
插入器可以包括金属互连件808和通孔810，包括但不限于穿硅通孔（TSV）812。插入器800可以进一步包括嵌入式器件814，包括无源和有源器件二者。这种器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电（ESD）器件。还可以在插入器800上形成更加复杂的器件，诸如射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。根据本公开的实施例，本文中公开的装置或过程可以用在插入器800的制造中，或用在插入器800中包括的组件的制造中。
图9是根据本公开的实施例的移动计算平台900的等距视图，移动计算平台900采用根据本文中描述的一个或多个过程而制造的集成电路（IC）或者包括本文中描述的一个或多个特征。
移动计算平台900可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输中的每一个的任何便携式器件。例如，该移动计算平台900可以是平板电脑、智能电话、膝上型计算机等中的任一个，并且包括在示例性实施例中作为触摸屏（电容性、电感性、电阻性等）的显示屏905、芯片级（SoC）或封装级集成系统910和电池913。如所图示的那样，由更高的晶体管封装密度实现的系统910中的集成水平越高，可由电池913或非易失性存储装置（诸如，固态驱动器）占用的移动计算平台900的部分越大，或者用于改进的平台功能的晶体管栅极数越大。类似地，系统910中的每个晶体管的载流子迁移率越大，该功能越强大。由此，本文中描述的技术可以实现移动计算平台900的性能和形状因子改进。
在扩展视图920中进一步图示了集成系统910。在示例性实施例中，封装器件977包括根据本文中描述的一个或多个过程制造的或者包括本文中描述的一个或多个特征的至少一个存储器芯片（例如，RAM）或至少一个处理器芯片（例如，多核微处理器和/或图形处理器）。封装器件977连同如下各项中的一项或多项进一步耦合到板960：功率管理集成电路（PMIC）915、包括宽带RF（无线）发射器和/或接收器（例如，包括数字基带，并且模拟前端模块进一步包括发射路径上的功率放大器和接收路径上的低噪声放大器）的RF（无线）集成电路（RFIC）925及其控制器911。在功能上，PMIC 915执行电池功率调节、DC至DC转换等等，并且因此具有耦合到电池913的输入并且具有向所有其他功能模块提供电流供应的输出。如进一步图示的，在示例性实施例中，RFIC 925具有耦合到天线的输出，天线提供用于实现多个无线标准或协议中的任一个，该无线标准或协议包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其派生物、以及被指定为3G、4G、5G及以上的任何其它无线协议。在替换实现方式中，这些板级模块中的每一个可以被集成到耦合到封装器件977的封装衬底的分离IC上，或者集成在耦合到封装器件 977的封装衬底的单个IC（Soc）内。
在另一方面，半导体封装用于保护集成电路（IC）芯片或管芯，并且还向管芯提供去往外部电路的电气接口。随着对于较小电子器件的需求增加，半导体封装被设计得甚至更紧凑，并且必须支持更大的电路密度。此外，对于更高性能器件的需求导致对于改进的半导体封装的需要，该改进的半导体封装实现与随后的组装处理兼容的薄封装轮廓和低总体翘曲。
在实施例中，使用去往陶瓷或有机封装衬底的导线接合。在另一个实施例中，C4过程用于将管芯安装到陶瓷或有机封装衬底。特别地，可以实现C4焊料球连接以在半导体器件与衬底之间提供倒装芯片互连。倒装芯片或受控塌陷芯片连接（C4）是用于半导体器件的一个类型的安装，该半导体器件诸如是集成电路（IC）芯片、MEMS、或利用焊料凸起而不是导线接合的组件。焊料凸起沉积在位于衬底封装的顶侧上的C4焊盘上。为了将半导体器件安装到衬底，它被翻转过来，使得有源侧向下朝向安装区域。焊料凸起用于将半导体器件直接连接到衬底。
图10图示了根据本公开的实施例的倒装芯片安装的管芯的横截面视图。
参考图10，装置1000包括根据本公开的实施例的管芯1002，诸如，根据本文中描述的一个或多个过程而制造的或者包括本文中描述的一个或多个特征的集成电路（IC）。管芯1002在其上包括金属化焊盘1004。封装衬底1006（诸如，陶瓷或有机衬底）在其上包括连接件1008。管芯1002和封装衬底1006由耦合到金属化焊盘1004和连接件1008的焊料球1010电连接。底部填充材料1012围绕焊料球1010。
处理倒装芯片可以类似于常规的IC制造，处理倒装芯片具有一些附加操作。接近制造过程的结束时，附着焊盘被金属化以使得它们更容易接受焊料。这典型地由几个处理组成。然后，在每个金属化焊盘上沉积一小点焊料。然后，如正常那样从晶圆切割芯片。为了将倒装芯片附着到电路，将芯片翻转以将焊点向下放到下面的电子器件或电路板上的连接器上。然后，典型地使用超声波或替换地使用回流焊接过程来重新熔化焊料以产生电连接。这也在芯片的电路与下面的安装之间留下了小空间。在大多数情况下，然后电绝缘粘合剂被“底部填充”，以提供更强的机械连接，提供热桥，并且确保焊点不会由于芯片和系统的其余部分的不同加热而受应力。
在其他实施例中，根据本公开的实施例实现了较新的封装和管芯到管芯互连方法（诸如穿硅通孔（TSV）和硅插入器），以制造高性能多芯片模块（MCM）和系统级封装（SiP），其包括根据本文中描述的一个或多个过程制造的或者包括本文中描述的一个或多个特征的集成电路（IC）。
因此，本公开的实施例包括具有带有子鳍掺杂剂扩散阻挡层的沟道结构的集成电路结构。
尽管上面已经描述了具体实施例，但是这些实施例不意图限制本公开的范围，即使在关于特定特征仅描述了单个实施例的情况下。除非另外声明，否则本公开中提供的特征的示例意图是说明性的而非限制性的。以上描述意图覆盖对本领域技术人员来说将显而易见的具有本公开的益处的这些替换方案、修改和等同物。
本公开的范围包括本文中公开（明确地或隐含地）的任何特征或特征组合、或其任何一般化，无论其是否缓解了本文中所解决的问题中的任一个或全部。相应地，在对本申请（或对其要求优先权的申请）的诉讼期间，可以针对特征的任何这种组合制定新的权利要求。特别地，参考所附权利要求，来自从属权利要求的特征可以与独立权利要求的特征组合，并且来自相应独立权利要求的特征可以以任何适当的方式，而不仅仅是以所附权利要求中列举的具体组合进行组合。
下面的示例涉及进一步的实施例。可以将不同的实施例的各种特征与为了适合各种不同的应用而包括的一些特征和排除的其他特征以不同方式组合。
示例实施例1：一种集成电路结构，包括具有下鳍部分和上鳍部分的鳍。下鳍部分包括被掺杂成第一导电类型的第一半导体层上的掺杂剂扩散阻挡层。上鳍部分包括第二半导体层的一部分，第二半导体层处于掺杂剂扩散阻挡层上。隔离结构沿着下鳍部分的侧壁。栅极堆叠处于上鳍部分的顶部上方并且沿着上鳍部分的侧壁，栅极堆叠具有与第二侧相对的第一侧。第一源极或漏极结构处于栅极堆叠的第一侧处。第二源极或漏极结构处于栅极堆叠的第二侧处。第一和第二源极或漏极结构被掺杂成与第一导电类型相反的第二导电类型。
示例实施例2：示例实施例1的集成电路结构，其中隔离结构的顶表面在第二半导体层的底表面上方。
示例实施例3：示例实施例1或2的集成电路结构，其中下鳍部分进一步包括块状硅衬底的一部分，块状硅衬底的该部分处于鳍下方，并且第一半导体层处于块状硅衬底的该部分上。
示例实施例4：示例实施例1、2或3的集成电路结构，其中第一和第二源极或漏极结构是分别嵌入在栅极堆叠的第一和第二侧处的鳍中的第一和第二外延源极或漏极结构。
示例实施例5：示例实施例4的集成电路结构，其中第一和第二源极或漏极结构处于第二半导体层的凹陷部分上。
示例实施例6：示例实施例4的集成电路结构，其中第一和第二源极或漏极结构处于掺杂剂扩散阻挡层的一部分上。
示例实施例7：示例实施例4的集成电路结构，其中第一和第二源极或漏极结构处于被掺杂成第一导电类型的第一半导体层的一部分上。
示例实施例8：示例实施例1、2、3、4、5、6或7的集成电路结构，其中第一导电类型是N型，并且第二导电类型是P型。
示例实施例9：示例实施例1、2、3、4、5、6或7的集成电路结构，其中第一导电类型是P型，并且第二导电类型是N型。
示例实施例10：一种集成电路结构，包括具有下鳍部分和上鳍部分的鳍。下鳍部分包括含有碳的层。含有碳的层处于N型掺杂半导体层上。上鳍部分包括含有锗的半导体层的一部分。含有锗的半导体层处于含有碳的层上。隔离结构沿着下鳍部分的侧壁。栅极堆叠处于上鳍部分的顶部上方，并且沿着上鳍部分的侧壁。栅极堆叠具有与第二侧相对的第一侧。栅极堆叠包括P型栅极电极。第一源极或漏极结构处于栅极堆叠的第一侧处。第二源极或漏极结构处于栅极堆叠的第二侧处。第一和第二源极或漏极结构是第一和第二P型源极或漏极结构。
示例实施例11：示例实施例10的集成电路结构，其中隔离结构的顶表面在含有锗的半导体层的底表面上方。
示例实施例12：示例实施例10或11的集成电路结构，其中下鳍部分进一步包括块状硅衬底的一部分，块状硅衬底的该部分处于鳍下方，并且N型掺杂半导体层处于块状硅衬底的该部分上。
示例实施例13：示例实施例10、11或12的集成电路结构，其中第一和第二源极或漏极结构是分别嵌入在栅极堆叠的第一和第二侧处的鳍中的第一和第二外延源极或漏极结构。
示例实施例14：示例实施例13的集成电路结构，其中第一和第二源极或漏极结构处于含有锗的半导体层的凹陷部分上。
示例实施例15：示例实施例13的集成电路结构，其中第一和第二源极或漏极结构处于含有碳的层的一部分上。
示例实施例16：示例实施例13的集成电路结构，其中第一和第二源极或漏极结构处于N型掺杂半导体层的一部分上。
示例实施例17：一种集成电路结构，包括具有下鳍部分和上鳍部分的鳍。下鳍部分包括含有碳的层。含有碳的层处于P型掺杂半导体层上。上鳍部分包括含有III-V族材料的半导体层的一部分。含有III-V族材料的半导体层处于含有碳的层上。隔离结构沿着下鳍部分的侧壁。栅极堆叠处于上鳍部分的顶部上方，并且沿着上鳍部分的侧壁。栅极堆叠具有与第二侧相对的第一侧。栅极堆叠包括N型栅极电极。第一源极或漏极结构处于栅极堆叠的第一侧处。第二源极或漏极结构处于栅极堆叠的第二侧处。第一和第二源极或漏极结构是第一和第二N型源极或漏极结构。
示例实施例18：示例实施例17的集成电路结构，其中隔离结构的顶表面在含有III-V族材料的半导体层的底表面上方。
示例实施例19：示例实施例17或18的集成电路结构，其中下鳍部分进一步包括块状硅衬底的一部分，块状硅衬底的该部分处于鳍下方，并且P型掺杂半导体层处于块状硅衬底的该部分上。
示例实施例20：示例实施例17、18或19的集成电路结构，其中第一和第二源极或漏极结构是分别嵌入在栅极堆叠的第一和第二侧处的鳍中的第一和第二外延源极或漏极结构。
示例实施例21：示例实施例20的集成电路结构，其中第一和第二源极或漏极结构处于含有III-V族材料的半导体层的凹陷部分上。
示例实施例22：示例实施例20的集成电路结构，其中第一和第二源极或漏极结构处于含有碳的层的一部分上。
示例实施例23：示例实施例20的集成电路结构，其中第一和第二源极或漏极结构处于P型掺杂半导体层的一部分上。

Claims (23)

1.一种集成电路结构，包括：
包括下鳍部分和上鳍部分的鳍，所述下鳍部分包括被掺杂成第一导电类型的第一半导体层上的掺杂剂扩散阻挡层，并且所述上鳍部分包括第二半导体层的一部分，所述第二半导体层处于掺杂剂扩散阻挡层上；
隔离结构，沿着所述下鳍部分的侧壁；
栅极堆叠，处于所述上鳍部分的顶部上方并且沿着所述上鳍部分的侧壁，所述栅极堆叠具有与第二侧相对的第一侧；
第一源极或漏极结构，处于所述栅极堆叠的第一侧处；以及
第二源极或漏极结构，处于所述栅极堆叠的第二侧处，第一和第二源极或漏极结构被掺杂成与第一导电类型相反的第二导电类型。
2.根据权利要求1所述的集成电路结构，其中隔离结构的顶表面在所述第二半导体层的底表面上方。
3.根据权利要求1或2所述的集成电路结构，其中所述下鳍部分进一步包括块状硅衬底的一部分，块状硅衬底的所述部分处于所述鳍下方，并且所述第一半导体层处于块状硅衬底的所述部分上。
4.根据权利要求1或2所述的集成电路结构，其中第一和第二源极或漏极结构是分别嵌入在所述栅极堆叠的第一和第二侧处的所述鳍中的第一和第二外延源极或漏极结构。
5.根据权利要求4所述的集成电路结构，其中第一和第二源极或漏极结构处于所述第二半导体层的凹陷部分上。
6.根据权利要求4所述的集成电路结构，其中第一和第二源极或漏极结构处于掺杂剂扩散阻挡层的一部分上。
7.根据权利要求4所述的集成电路结构，其中第一和第二源极或漏极结构处于被掺杂成所述第一导电类型的所述第一半导体层的一部分上。
8.根据权利要求1或2所述的集成电路结构，其中第一导电类型是N型，并且第二导电类型是P型。
9.根据权利要求1或2所述的集成电路结构，其中第一导电类型是P型，并且第二导电类型是N型。
10.一种集成电路结构，包括：
包括下鳍部分和上鳍部分的鳍，所述下鳍部分包括含有碳的层，所述含有碳的层处于N型掺杂半导体层上，并且所述上鳍部分包括含有锗的半导体层的一部分，所述含有锗的半导体层处于所述含有碳的层上；
隔离结构，沿着所述下鳍部分的侧壁；
栅极堆叠，处于所述上鳍部分的顶部上方并且沿着所述上鳍部分的侧壁，所述栅极堆叠具有与第二侧相对的第一侧，并且所述栅极堆叠包括P型栅极电极；
第一源极或漏极结构，处于所述栅极堆叠的第一侧处；以及
第二源极或漏极结构，处于所述栅极堆叠的第二侧处，其中第一和第二源极或漏极结构是第一和第二P型源极或漏极结构。
11.根据权利要求10所述的集成电路结构，其中所述隔离结构的顶表面处于所述含有锗的半导体层的底表面上方。
12.根据权利要求10或11所述的集成电路结构，其中所述下鳍部分进一步包括块状硅衬底的一部分，块状硅衬底的所述部分处于所述鳍下方，并且所述N型掺杂半导体层处于块状硅衬底的所述部分上。
13.根据权利要求10或11所述的集成电路结构，其中所述第一和第二源极或漏极结构是分别嵌入在所述栅极堆叠的第一和第二侧处的所述鳍中的第一和第二外延源极或漏极结构。
14.根据权利要求13所述的集成电路结构，其中所述第一和第二源极或漏极结构处于所述含有锗的半导体层的凹陷部分上。
15.根据权利要求13所述的集成电路结构，其中所述第一和第二源极或漏极结构处于所述含有碳的层的一部分上。
16.根据权利要求13所述的集成电路结构，其中所述第一和第二源极或漏极结构处于所述N型掺杂半导体层的一部分上。
17.一种集成电路结构，包括：
包括下鳍部分和上鳍部分的鳍，所述下鳍部分包括含有碳的层，所述含有碳的层处于P型掺杂半导体层上，并且所述上鳍部分包括含有III-V族材料的半导体层的一部分，所述含有III-V族材料的半导体层处于所述含有碳的层上；
隔离结构，沿着所述下鳍部分的侧壁；
栅极堆叠，处于所述上鳍部分的顶部上方并且沿着所述上鳍部分的侧壁，所述栅极堆叠具有与第二侧相对的第一侧，并且所述栅极堆叠包括N型栅极电极；
第一源极或漏极结构，处于所述栅极堆叠的第一侧处；以及
第二源极或漏极结构，处于所述栅极堆叠的第二侧处，其中第一和第二源极或漏极结构是第一和第二N型源极或漏极结构。
18.根据权利要求17所述的集成电路结构，其中所述隔离结构的顶表面在所述含有III-V族材料的半导体层的底表面上方。
19.根据权利要求17或18所述的集成电路结构，其中所述下鳍部分进一步包括块状硅衬底的一部分，块状硅衬底的所述部分处于所述鳍下方，并且所述P型掺杂半导体层处于块状硅衬底的所述部分上。
20.根据权利要求17或18所述的集成电路结构，其中所述第一和第二源极或漏极结构是分别嵌入在所述栅极堆叠的第一和第二侧处的所述鳍中的第一和第二外延源极或漏极结构。
21.根据权利要求20所述的集成电路结构，其中所述第一和第二源极或漏极结构处于所述含有III-V族材料的半导体层的凹陷部分上。
22.根据权利要求20所述的集成电路结构，其中所述第一和第二源极或漏极结构处于所述含有碳的层的一部分上。
23.根据权利要求20所述的集成电路结构，其中所述第一和第二源极或漏极结构处于所述P型掺杂半导体层的一部分上。
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