DE102020120786B4 - Integrierter-schaltkreis-strukturen mit auskleidungslosen selbstbildenden barrieren - Google Patents

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Abstract

Integrierter-Schaltkreis-Struktur (300), die Folgendes umfasst:ein halbleitendes Oxidmaterial (302) über einer Gate-Elektrode (304);ein Paar leitfähiger Kontakte (308) auf einem ersten Gebiet des halbleitenden Oxidmaterials (302), wobei sich ein zweites Gebiet des halbleitenden Oxidmaterials (302) zwischen dem Paar leitfähiger Kontakte (308) befindet, wobei jeder des Paares leitfähiger Kontakte (308) ein leitfähiges Füllmaterial (308B) und eine zweidimensionale (2D) kristalline Auskleidung (308A) umfasst, die kristalline 2D-Auskleidung (308A) sich in direktem Kontakt mit dem halbleitenden Oxidmaterial (302) und mit dem leitfähigen Füllmaterial (308B) befindet, und die kristalline 2D-Auskleidung (308A) eine gleiche Metallspezies wie das leitfähige Füllmaterial umfasst.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Offenbarung sind in dem Gebiet Integrierter-Schaltkreis-Strukturen und insbesondere Integrierter-Schaltkreis-Struktur mit auskleidungslosen selbstbildenden Barrieren.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen in integrierten Schaltkreisen eine treibende Kraft hinter einer ständig wachsenden Halbleiterindustrie. Die Skalierung zu immer kleineren Merkmalen ermöglicht erhöhte Dichten funktionaler Einheiten auf der begrenzten Nutzfläche von Halbleiterchips.
  • Zum Beispiel ermöglicht die Verkleinerung der Transistorgröße die Einbeziehung einer größeren Anzahl an Speicher- oder Logikvorrichtungen auf einem Chip, was sich für die Fertigung von Produkten mit erhöhter Kapazität anbietet. Die Entwicklung zu immer größeren Kapazitäten birgt jedoch auch Probleme. Die Notwendigkeit zur Optimierung der Leistungsfähigkeit jeder Vorrichtung gewinnt zunehmend an Bedeutung. Bei der Herstellung von Integrierter-Schaltkreis-Vorrichtungen sind Mehrfach-Gate-Transistoren, wie etwa Tri-Gate-Transistoren, mit andauernder Abwärtsskalierung von Vorrichtungsabmessungen verbreiteter geworden. In herkömmlichen Prozessen werden Tri-Gate-Transistoren allgemein entweder auf Volumensiliciumsubstraten oder auf Silicium-auf-Isolator-Substraten gefertigt. Bei manchen Fällen werden Volumensiliciumsubstrate aufgrund ihrer geringeren Kosten und Kompatibilität mit der existierenden Volumensiliciumsubstratinfrastruktur mit hoher Ausbeute bevorzugt. Das Skalieren von Mehrfach-Gate-Transistoren ist jedoch nicht ohne Konsequenzen. Da die Abmessungen dieser fundamentalen Baublöcke einer mikroelektronischen Schaltungsanordnung reduziert werden und da die reine Anzahl an fundamentalen Baublöcken, die in einem gegebenen Gebiet gefertigt werden, erhöht wird, sind die Beschränkungen für die Halbleiterprozesse, die zum Fertigen dieser Baublöcke verwendet werden, überwältigend geworden.
  • Die Leistungsfähigkeit eines Dünnfilmtransistors (TFT: Thin-Film Transistor) kann von einer Anzahl an Faktoren abhängen. Zum Beispiel kann die Effizienz, mit der ein TFT arbeiten kann, von dem Unterschwellenhub des TFT abhängen, der die Änderungsmenge der Gate-Source-Spannung kennzeichnet, die zum Erreichen einer gegebenen Änderung des Drain-Stroms notwendig ist. Ein kleinerer Unterschwellenhub ermöglicht, dass der TFT zu einem niedrigeren Leckwert abschaltet, wenn die Gate-Source-Spannung auf unterhalb der Schwellenspannung des TFT abfällt. Die herkömmliche theoretische untere Grenze bei Raumtemperatur für den Unterschwellenhub des TFT ist 60 Millivolt pro Dekade einer Änderung des Drain-Stroms.
  • Eine Variabilität in herkömmlichen und dem Stand der Technik entsprechenden Fertigungsprozessen kann die Möglichkeit begrenzen, sie weiter in z. B. den 10-Nanometer- oder Sub-10-Nanometer-Bereich zu erweitern. Folglich kann die Fertigung funktionaler Komponenten, die für zukünftige Technologieknoten benötigt werden, die Einführung neuer Methodologien oder die Integration neuer Technologien in momentane Fertigungsprozesse oder anstelle momentaner Fertigungsprozesse erfordern.
    US 9 741 609 B1 beschreibt ein Verfahren zum Herstellen eines Halbleiterbauelements. Das Verfahren umfasst das Bilden eines Kontakts über einem Substrat, wobei der Kontakt einen Kobaltkern und eine auf Seitenwänden angeordnete Auskleidungsschicht umfasst, wobei der Kontakt einen Abschnitt umfasst, der seitlich von einem Zwischenebenendielektrikum (ILD) umgeben ist. Das Verfahren umfasst ferner das Abscheiden einer weiteren ILD-Schicht auf dem Kontakt; Ätzen einer ersten Öffnung in das ILD, um eine Oberfläche des Kontakts freizulegen; Entfernen der Auskleidungsschicht des Kontakts, um einen Teil des Kobaltkerns freizulegen; Ätzen des ILD, das den Kontakt seitlich umgibt, um eine zweite Öffnung unter der ersten Öffnung zu bilden, wobei die zweite Öffnung eine Breite hat, die kleiner ist als die erste Öffnung; Abscheiden einer Auskleidung auf Seitenwänden der ersten Öffnung, der zweiten Öffnung und direkt auf dem Kobaltkern; und Abscheiden eines Metalls auf der Auskleidungsschicht, um eine Verbindungsstruktur zu bilden.
    US 2014 / 0 183 738 A1 beschreibt eine Kobalt umfassende metallische Verbindung und ein Verfahren zum Ausbilden einer kobaltbasierten metallischen Verbindung. Die Kobalt umfassende metallische Verbindung kann eine dielektrische Schicht aufweisen, die auf einem Substrat angeordnet ist, und eine Öffnung aufweisen, die so in der dielektrischen Schicht ausgebildet ist, dass das Substrat freiliegt. Weiterhin weist die metallische Verbindung eine Keimschicht, die über dem Substrat angeordnet ist, und ein Kobalt umfassendes Füllmaterial auf, das innerhalb der Öffnung und auf einer Oberfläche der Keimschicht ausgebildet ist.
    US 2012 / 0 070 981 A1 beschreibt die Bildung von kupferhaltigen Keimschichten für die Herstellung von Zwischenverbindungen in integrierten Schaltungen. Die kupferhaltigen Keimschichten können in einem Atomlagenabscheidungsprozess mit einem Kupfervorläufer und einem metallorganischen Co-Reagenz gebildet werden.
    US 2018 / 0 130 703 A1 beschreibt einen Prozess zum Bilden einer leitenden Struktur. Der Prozess umfasst das Bilden einer selbstausrichtenden Silizidkappe über einem Kontakt auf Kobaltbasis. Die Silizidabdeckung wird in situ durch die Abscheidung einer dünnen Siliziumschicht über freigelegten Teilen eines Kobaltkontakts gebildet, gefolgt von einer Wärmebehandlung, um das abgeschiedene Silizium mit dem Kobalt reagieren zu lassen und Kobaltsilizid zu bilden, das eine wirksame Barriere gegen Kobaltmigration und -oxidation darstellt.
    US 2015 / 0 380 296 A1 beschreibt Schutzkappen, die sich an einer Grenzfläche zwischen Kupferleitungen und dielektrischen Diffusionssperrschichten befinden. Die Schutzkappen werden verwendet, um verschiedene Leistungseigenschaften von Verbindungen zu verbessern. Die Kappen, wie z. B. kobalthaltige Kappen oder manganhaltige Kappen, werden selektiv auf freigelegten Kupferleitungen in Anwesenheit eines freigelegten Dielektrikums unter Verwendung von CVD- oder ALD-Verfahren abgeschieden. Die Abscheidung des Deckmaterials wird durch das Vorhandensein von kohlenstoffhaltigen Verunreinigungen auf der Kupferoberfläche beeinträchtigt, was zu einem schlechten oder ungleichmäßigen Wachstum der Deckschicht führen kann. Ein Verfahren zum Entfernen von kohlenstoffhaltigen Verunreinigungen von der Kupferoberfläche vor dem Abscheiden von Kappen beinhaltet das Kontaktieren des Substrats, das die freigelegte Kupferoberfläche enthält, mit einem Silylierungsmittel bei einer ersten Temperatur, um eine Schicht aus reagiertem Silylierungsmittel auf der Kupferoberfläche zu bilden, gefolgt von Erhitzen das Substrat bei einer höheren Temperatur, um das umgesetzte Silylierungsmittel von der Kupferoberfläche freizusetzen.
    Die Erfindung ist in den unabhängigen Ansprüchen definiert. Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen definiert.
  • Figurenliste
    • 1 veranschaulicht eine Querschnittsansicht einer Zwischenverbindungsstruktur.
    • 2 veranschaulicht Querschnittsansichten der Bildung einer Zwischenverbindungsstruktur mit einer auskleidungslosen selbstbildenden Barriere gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3A veranschaulicht eine Querschnittsansicht einer Dünnfilm-Integrierter-Schaltkreis-Struktur mit einer auskleidungslosen selbstbildenden Barriere gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3B veranschaulicht eine schräge Schnittansicht eines Arrays von Dünnfilm-Integrierter-Schaltkreis-Strukturen mit einer auskleidungslosen selbstbildenden Barriere, wobei das Array an einen Logikbereich angrenzt, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4A veranschaulicht eine Querschnittsansicht entlang einer Gate-„Breite“ einer planaren Dünnfilm-Integrierter-Schaltkreis-Struktur mit einer auskleidungslosen selbstbildenden Barriere gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4B veranschaulicht eine Querschnittsansicht entlang einer Gate-„Breite“ einer Dünnfilm-Integrierter-Schaltkreis-Struktur mit einer relativ erhöhten Breite und einer auskleidungslosen selbstbildenden Barriere gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4C, 4D und 4E veranschaulichen schräge und direkte Querschnittsansichten einer Dünnfilm-Integrierter-Schaltkreis-Struktur mit relativ erhöhter Breite und einer auskleidungslosen selbstbildenden Barriere gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5A veranschaulicht eine schräge dreidimensionale Ansicht einer anderen Dünnfilm-Integrierter-Schaltkreis-Struktur mit einer relativ erhöhten Breite und einer auskleidungslosen selbstbildenden Barriere gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 5B veranschaulicht eine Draufsicht eines Teils der Dünnfilm-Integrierter-Schaltkreis-Struktur aus 5A gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 6 veranschaulicht eine schräge dreidimensionale Ansicht einer anderen Dünnfilm-Integrierter-Schaltkreis-Struktur mit einer relativ erhöhten Breite und einer auskleidungslosen selbstbildenden Barriere gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 7A-7H veranschaulichen Querschnittsansichten und Draufsichten verschiedener Stufen eines Verfahrens zum Fertigen einer Dünnfilm-Integrierter-Schaltkreis-Struktur mit relativ erhöhter Breite und einer auskleidungslosen selbstbildenden Barriere gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8A veranschaulicht eine Querschnittsansicht einer nichtplanaren Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8B veranschaulicht eine Draufsicht entlang der a-a'-Achse der Halbleitervorrichtung aus 8A gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9 veranschaulicht Querschnittsansichten der Bildung einer vergrabenen Kanalstruktur.
    • 10 veranschaulicht Querschnittsansichten der Bildung einer vergrabenen Kanalstruktur mit einer schützenden selbstbildenden Barriere gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 11A und 11B sind Draufsichten eines Wafers und von Dies, die einen oder mehrere Dünnfilmtransistoren mit einer auskleidungslosen selbstbildenden Barriere beinhalten, gemäß einer oder mehreren der hier offenbarten Ausführungsformen.
    • 12 ist eine Querschnittsseitenansicht einer Integrierter-Schaltkreis(IC)-Vorrichtung, die einen oder mehrere Dünnfilmtransistoren mit einer auskleidungslosen selbstbildenden Barriere beinhaltet, gemäß einer oder mehreren der hier offenbarten Ausführungsformen.
    • 13 ist eine Querschnittsseitenansicht einer Integrierter-Schaltkreis(IC)-Vorrichtungsbaugruppe, die einen oder mehrere Dünnfilmtransistoren mit einer auskleidungslosen selbstbildenden Barriere beinhaltet, gemäß einer oder mehreren der hier offenbarten Ausführungsformen.
    • 14 veranschaulicht eine Rechenvorrichtung gemäß einer Implementierung einer Ausführungsform der Offenbarung.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Integrierter-Schaltkreis-Strukturen mit auskleidungslosen selbstbildenden Barrieren und Verfahren zum Fertigen Integrierter-Schaltkreis-Strukturen mit auskleidungslosen selbstbildenden Barrieren sind beschrieben. In der folgenden Beschreibung werden zahlreiche spezielle Einzelheiten, wie beispielsweise spezielle Material- und Werkzeugregime, dargelegt, um ein umfassendes Verständnis der Ausführungsformen der vorliegenden Offenbarung zu vermitteln. Es wird für einen Fachmann ersichtlich sein, dass Ausführungsformen der vorliegenden Offenbarung ohne diese speziellen Einzelheiten umgesetzt werden können. In anderen Fällen werden allgemein bekannte Merkmale, wie beispielsweise Single- oder Dual-Damascene-Verarbeitung, nicht im Einzelnen beschrieben, um die Ausführungsformen der vorliegenden Offenbarung nicht unnötig zu verschleiern. Außerdem versteht es sich, dass die verschiedenen Ausführungsformen, die in den Figuren gezeigt sind, veranschaulichende Repräsentationen sind und nicht notwendigerweise maßstabsgetreu gezeichnet sind. In manchen Fällen werden verschiedene Operationen wiederum als mehrere diskrete Operationen auf eine Weise beschrieben, die für das Verständnis der vorliegenden Offenbarung am hilfreichsten ist, jedoch sollte die Reihenfolge der Beschreibung nicht derart ausgelegt werden, dass sie impliziert, dass diese Operationen notwendigerweise reihenfolgeabhängig sind. Insbesondere müssen diese Operationen nicht in der Reihenfolge der Präsentation durchgeführt werden.
  • Eine gewisse Terminologie kann in der folgenden Beschreibung auch lediglich zum Zweck der Bezugnahme verwendet werden und soll dementsprechend nicht beschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie etwa „oberer“, „unterer“, „oberhalb“, „unterhalb“, „unten“ und „oben“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke, wie etwa „vorne“, „hinten“, „Rückseite“ und „Seite“, beschreiben die Orientierung und/oder Lage von Teilen der Komponente innerhalb eines konsistenten, aber beliebigen Bezugsrahmens, der durch Bezugnahme auf den Text und die assoziierten Zeichnungen, die die besprochene Komponente beschreiben, klargemacht wird. Eine solche Terminologie beinhaltet möglicherweise die oben speziell erwähnten Wörter, Ableitungen davon und Wörter mit ähnlicher Bedeutung.
  • Hier beschriebene Ausführungsformen können sich an eine FEOL-Halbleiterverarbeitung (FEOL: Front-End-Of-Line) und -Strukturen richten. FEOL ist der erste Teil einer Integrierter-Schaltkreis(IC: Integrated Circuit)-Fertigung, wobei die einzelnen Vorrichtungen (z. B. Transistoren, Kondensatoren, Widerstände usw.) in dem Halbleitersubstrat oder der Halbleiterschicht strukturiert werden. FEOL deckt allgemein alles bis zu (aber nicht einschließlich) der Abscheidung von Metallzwischenverbindungsschichten ab. Anschließend an den letzten FEOL-Vorgang ist das Ergebnis typischerweise ein Wafer mit isolierten Transistoren (z. B. ohne irgendwelche Drähte).
  • Hier beschriebene Ausführungsformen können sich an eine BEOL-Halbleiterverarbeitung (BEOL: Back-End-Of-Line) und -Strukturen richten. BEOL ist der zweite Teil einer IC-Fertigung, wobei die einzelnen Vorrichtungen (z. B. Transistoren, Kondensatoren, Widerstände usw.) mit einer Verdrahtung auf dem Wafer, z. B. der Metallisierungsschicht oder -schichten, verbunden werden. BEOL beinhaltet Kontakte, Isolationsschichten (Dielektrika), Metallebenen und Bondstellen für Chip-Gehäuse-Verbindungen. In dem BEOL-Teil der Fertigungsphase werden Kontakte (Pads), Zwischenverbindungsdrähte, Vias und dielektrische Strukturen gebildet. Für moderne IC-Prozesse können mehr als 10 Metallschichten in dem BEOL hinzugefügt werden.
  • Unten beschriebene Ausführungsformen können auf eine FEOL-Verarbeitung und -Strukturen, BEOL-Verarbeitung und -Strukturen oder sowohl FEOL- als auch BEOL-Verarbeitung und -Strukturen anwendbar sein. Insbesondere können, obwohl ein beispielhaftes Verarbeitungsschema unter Verwendung eines FEOL-Verarbeitungsszenarios veranschaulicht sein kann, solche Ansätze auch auf eine BEOL-Verarbeitung anwendbar sein. Gleichermaßen können, obwohl ein beispielhaftes Verarbeitungsschema unter Verwendung eines BEOL-Verarbeitungsszenarios veranschaulicht sein kann, solche Ansätze auch auf eine FEOL-Verarbeitung anwendbar sein.
  • Eine oder mehrere hier beschriebene Ausführungsformen betreffen Strukturen und Architekturen zum Fertigen Integrierter-Schaltkreis-Strukturen mit selbstbildenden Barriereschichten. Ausführungsformen können einen oder mehrere Backendtransistoren, halbleitende Oxidmaterialien, Dünnfilmtransistoren, Gate-Elektroden und System-auf-Chip(SoC)-Technologien beinhalten oder betreffen. Eine oder mehrere Ausführungsformen können implementiert werden, um Hochleistungs-Backend-Transistoren zu realisieren, um möglicherweise eine monolithische Integration von Backend-Logik plus Speicher in SoCs zukünftiger Technologieknoten zu erhöhen.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung sind auskleidungslose selbstbildende Barrieren für leitfähige Strukturen beschrieben, wie etwa leitfähige Strukturen, die Kupfer (Cu), Wolfram (W) und/oder Kobalt (Co) beinhalten. Hier beschriebene Ausführungsformen können implementiert werden, um Zwischenverbindungsstrukturen (z. B. auskleidungslose Single-Damascence- oder Dual-Damascence-Strukturen in direktem Kontakt mit einem Zwischenschichtdielektrikum(ILD)-Material), Kontakte für Transistorstrukturen (z. B. als eine Schicht in direktem Kontakt mit einem halbleitenden Oxid) oder Gate-Elektroden (z. B. zum Ändern einer Austrittsarbeit einer Gate-Elektrode) zu fertigen. Bei einer Ausführungsform weist eine hier beschriebe Barriereschicht eine gleiche Metallspezies als Füllmaterial auf. Hier beschriebene Barriereschichten können einen Nutzen für Haftung, Elektromigration und/oder spezifischen Widerstand bringen.
  • Um den Zusammenhang bereitzustellen, sind leitfähige Zwischenverbindungen typischerweise auf Auskleidungen und Barrieren angewiesen, um zu verhindern, dass Kupfer (Cu) in ein Substrat oder angrenzendes ILD-Material diffundiert. Jedoch können solche Strukturen mit hohen Kosten (z. B. Widerstand und Raum) assoziiert sein. Frühere Ansätze können mehrere Optimierungsoperationen erfordern, z. B. eine Optimierung von Auskleidungen und Barrieren und eine Optimierung von Füll- und Polieransätzen. Frühere Ansätze können auch mit mehreren Abscheidungen assoziiert sein, die Zeit erfordern und schwierig zu implementieren sein können, um dünne Auskleidungs- und Barriereschichten zu erreichen.
  • Bei speziellen hier beschriebenen Ausführungsformen werden als eine Beispielimplementierung zweidimensionale (2D-) Kristalle, die atomar dünn sind, gebildet, um eine Cu-Diffusion zu verhindern. Indem Cu einem Gas, wie etwa einem Formiergas (N2/H2), ausgesetzt wird, werden 2D-Materialien an der Cu-Grenzfläche gebildet. Durch einen solchen Ansatz mit selbstbildender Barriere besteht kein Bedarf, eine Auskleidung oder Barriere separat abzuscheiden, da der gebildete 2D-Cu-Kristall als eine Barriere verwendet werden kann.
  • Vorteile des Implementierens von hier beschriebenen Ausführungsformen beinhalten das Verwenden eines Verfahrens für eine selbstbildende Barriere, um eine Notwendigkeit, eine Auskleidung oder Barriere abzuscheiden, zu entfernen. Eine Barriere kann lediglich unter Verwendung eines Füllmetalls (z. B. Kupfer) bei Aussetzung gegenüber einem Gas, wie etwa einem Formiergas, gebildet werden. Ausführungsformen können implementiert werden, um Raum und Widerstand auf der Unterseite eines Vias und Seitenwänden von Zwischenverbindungen zu minimieren. Ausführungsformen können implementiert werden, um eine dünne 2D-Barriere zu erzeugen.
  • Um einen Zusammenhang bereitzustellen, veranschaulicht 1 eine Querschnittsansicht einer Zwischenverbindungsstruktur.
  • Unter Bezugnahme auf 1 befindet sich ein ILD-Material 102 oberhalb eines Substrats 100. Eine Zwischenverbindungsstruktur 104/106 befindet sich in dem ILD-Material 102. Die Zwischenverbindungsstruktur 104/106 kann eine leitfähige Leitung 104 oberhalb eines leitfähigen Vias 106 beinhalten. Die Zwischenverbindungsstruktur 104/106 beinhaltet eine Auskleidung 108, eine Barriere 110 und eine leitfähige Füllung 112.
  • Im Gegensatz zu 1 veranschaulicht 2 Querschnittsansichten der Bildung einer Zwischenverbindungsstruktur mit einer auskleidungslosen selbstbildenden Barriere gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf Teil (a) aus 2 befindet sich ein ILD-Material 152 oberhalb eines Substrats 150. Eine Zwischenverbindungsstruktur 154/156 befindet sich in dem ILD-Material 152. Die Zwischenverbindungsstruktur 154/156 kann eine leitfähige Leitung 154 oberhalb eines leitfähigen Vias 156 beinhalten. Die Zwischenverbindungsstruktur 154/156 beinhaltet eine leitfähige Füllung 158. Bei einer Ausführungsform ist die leitfähige Füllung 158 eine Kupferfüllung.
  • Unter Bezugnahme auf Teil (b) aus 2 wird die Struktur aus Teil (a) behandelt, um eine Zwischenverbindungsstruktur 154A/156A mit einer behandelten Füllung 158A und einer kristallinen 2D-Auskleidung oder - Barriere 160 zu bilden. Bei einem Ausführungsbeispiel wird die kristalline 2D-Auskleidung oder -Barriere 160 durch Tempern der Struktur aus Teil (a) aus 2 in einem Wachstumsgas (z. B. einem Formiergas (N2/H2) unter Aussetzung bei einer Temperatur von näherungsweise 45 °C und für eine Dauer von näherungsweise 1 Stunde) gebildet. Bei einer Ausführungsform ist die kristalline 2D-Auskleidung oder -Barriere 160 eine Cu-Barriere, die unter Verwendung von nur dem in der leitfähigen Füllung 158 vorhandenen Kupfer gebildet wird.
  • Wieder unter Bezugnahme auf den Teil (b) aus 2 beinhaltet eine Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung ein dielektrisches Material 152 oberhalb eines Substrats 150. Eine Zwischenverbindungsstruktur 154A/156A befindet sich in einem Graben in dem dielektrischen Material 152. Die Zwischenverbindungsstruktur 154A/156A beinhaltet ein leitfähiges Füllmaterial 158A und eine zweidimensionale (2D) kristalline Auskleidung 160. Die kristalline 2D-Auskleidung 160 befindet sich in direktem Kontakt mit dem dielektrischen Material 152 und mit dem leitfähigen Füllmaterial 158A. Die kristalline 2D-Auskleidung 160 beinhaltet eine gleiche Metallspezies wie das leitfähige Füllmaterial 158A.
  • Bei einer Ausführungsform ist die kristalline 2D-Auskleidung 160 eine Monoschicht. Bei einer Ausführungsform weist die kristalline 2D-Auskleidung 160 eine Dicke von weniger als 5 Nanometer auf.
  • Bei einer Ausführungsform ist die Metallspezies Kupfer. Bei einer Ausführungsform ist die Metallspezies Kobalt. Bei einer Ausführungsform ist die Metallspezies Wolfram.
  • Bei einer Ausführungsform befindet sich die kristalline 2D-Auskleidung 160 ferner auf einer oberen Oberfläche der Zwischenverbindungsstruktur 154A/156A, wie dargestellt. Bei einer Ausführungsform beinhaltet die Zwischenverbindungsstruktur 154A/156A eine leitfähige Leitung 154A auf einem leitfähigen Via 156A.
  • Bei einem anderen Aspekt ist eine kristalline 2D-Auskleidung in einem leitfähigen Kontakt enthalten. Als eine beispielhafte Struktur veranschaulicht 3A eine Querschnittsansicht einer Dünnfilm-Integrierter-Schaltkreis-Struktur mit einer auskleidungslosen selbstbildenden Barriere gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 3A beinhaltet eine Integrierter-Schaltkreis-Struktur 300 ein halbleitendes Oxidmaterial 302 über einer Gate-Elektrode 304. Ein Paar von leitfähigen Kontakten 308 (wie in den gestrichelten Kästen gezeigt) befindet sich direkt auf einem ersten Gebiet des halbleitenden Oxidmaterials 302. Ein zweites Gebiet des halbleitenden Oxidmaterials 302 befindet sich zwischen dem Paar leitfähiger Kontakte 308. Das zweite Gebiet des halbleitenden Oxidmaterials 302 kann ein Kanalmaterial für einen Dünnfilmtransistor beinhalten oder in diesem enthalten sein.
  • Bei einer Ausführungsform beinhaltet die Integrierter-Schaltkreis-Struktur 300 ferner eine Gate-Dielektrikum-Schicht 306 zwischen der Gate-Elektrode 304 und dem halbleitenden Oxidmaterial 302. Bei einer solchen Ausführungsform ist die Gate-Dielektrikum-Schicht 306 eine Schicht aus einem High-k-Dielektrikum-Material direkt auf dem halbleitenden Oxidmaterial 302 oder beinhaltet diese, wie dargestellt ist.
  • Eine Isolationsstruktur 310, wie etwa eine Zwischenschichtdielektrikumschicht, ist zwischen jedem des Paares leitfähiger Kontakte 308 enthalten. Die Isolationsstruktur 310 befindet sich über dem zweiten Gebiet des halbleitenden Oxidmaterials 302 und kann sich direkt auf diesem befinden. Die Isolationsstrukturen 311 können auf beiden Seiten des Paares leitfähiger Kontakte 308 enthalten sein, wie dargestellt ist. Die Isolationsstrukturen 311 können eine oder mehrere dielektrische Schichten beinhalten.
  • Bei einer Ausführungsform ist die Gate-Elektrode 304 eine untere Gate-Elektrode über einer leitfähigen Leitung 312, wie etwa einer Zwischenverbindungsleitung. Bei einer Ausführungsform befindet sich eine Ätzstoppschicht 314 zwischen der Gate-Elektrode 304 und der leitfähigen Leitung 312. Ein leitfähiger Via 316 befindet sich in einer Öffnung in der Ätzstoppschicht 314 und koppelt die Gate-Elektrode 304 elektrisch mit der leitfähigen Leitung 312, wie dargestellt ist. Die leitfähige Leitung 312 kann oberhalb zusätzlicher Ätzstoppschichten 318 und/oder Zwischenschichtdielektrikum(ILD)-Schichten 320, wie etwa Low-k-ILD-Schichten, gebildet werden.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung beinhaltet jeder des Paares leitfähiger Kontakte 308 ein leitfähiges Füllmaterial 308B und eine zweidimensionale (2D) kristalline Auskleidung 308A. Die kristalline 2D-Auskleidung 308A befindet sich in direktem Kontakt mit dem halbleitenden Oxidmaterial 302 und mit dem leitfähigen Füllmaterial 308B. Die kristalline 2D-Auskleidung 308A beinhaltet eine gleiche Metallspezies wie das leitfähige Füllmaterial 308B.
  • Bei einer Ausführungsform ist die kristalline 2D-Auskleidung 308A eine Monoschicht. Bei einer Ausführungsform weist die kristalline 2D-Auskleidung 308A eine Dicke von weniger als 5 Nanometer auf. Bei einer Ausführungsform befindet sich die kristalline 2D-Auskleidung 308A, obwohl dies nicht dargestellt ist, ferner auf einer oberen Oberfläche des leitfähigen Füllmaterials 308B.
  • Bei einer Ausführungsform ist die Metallspezies Kupfer. Bei einer Ausführungsform ist die Metallspezies Kobalt. Bei einer Ausführungsform ist die Metallspezies Wolfram.
  • Bei einer Ausführungsform beinhaltet das halbleitende Oxidmaterial 302 ein Material, das aus der Gruppe ausgewählt ist, die aus Indiumgalliumzinkoxid, Zinnoxid, Antimonoxid, Indiumoxid, Indiumzinnoxid, Titanoxid, Zinkoxid, Indiumzinkoxid, Galliumoxid, Titanoxinitrid, Rutheniumoxid und Wolframoxid besteht.
  • Als eine beispielhafte Anordnung mehrerer integrierter Schaltkreisstrukturen des Typs aus 3A veranschaulicht 3B eine schräge Schnittansicht eines Arrays von Dünnfilm-Integrierter-Schaltkreis-Strukturen mit einer auskleidungslosen selbstbildenden Barriere, wobei das Array an einen Logikbereich angrenzt, gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 3B beinhaltet ein Layout 350 ein Dünnfilmtransistorarray 352 angrenzend an einen Logikbereich 354. Jeder der Dünnfilmtransistoren des Dünnfilmtransistorarrays 352 kann wie die oder ähnlich der in Assoziation mit 3A beschriebenen Integrierter-Schaltkreis-Struktur 300 sein.
  • Bei einem anderen Aspekt gibt es einen erhöhten Bedarf an fortschrittlichen SoCs zum Aufnehmen von monolithisch integrierten BEOL-Transistoren für eine Logikfunktionalität bei höheren Metallschichten. Solche BEOL-Transistoren weisen aufgrund einer erhöhten Wärmeempfindlichkeit von Backend-Materialien typischerweise ein niedrigeres Wärmebudget als Frontend-Transistoren auf. Außerdem kann die Leistungsfähigkeit solcher Transistoren aufgrund der niedrigen Kanalmobilität für BEOL-kompatible Kanalmaterialien, wie etwa IGZO (Indiumgalliumzinkoxid), stark behindert werden.
  • Gemäß einer oder mehreren hier beschriebenen Ausführungsformen werden nichtplanare BEOL-kompatible Dünnfilmtransistoren (TFTs) gefertigt, indem die Transistorbreite (und daher die Ansteuerungsstärke und Leistungsfähigkeit) für einen gegebenen projizierten Bereich effektiv erhöht wird. Ein unter Verwendung einer solchen Architektur gefertigter TFT kann eine Zunahme von Gate-Steuerung, Stabilität und Leistungsfähigkeit von Dünnfilmtransistoren aufzeigen. Anwendungen solcher Systeme können unter anderem eine Backend(BEOL)-Logik, einen Speicher oder analoge Anwendungen beinhalten. Hier beschriebene Ausführungsformen können nichtplanare Strukturen beinhalten, die eine Transistorbreite (relativ zu einer planaren Vorrichtung) effektiv erhöhen, indem die Vorrichtungen in einzigartigen Architekturen integriert werden.
  • Um einen Bezugspunkt bereitzustellen, veranschaulicht 4A eine Querschnittsansicht entlang einer Gate-„Breite“ einer planaren Dünnfilm-Integrierter-Schaltkreis-Struktur mit einer auskleidungslosen selbstbildenden Barriere gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 4A ist ein planarer TFT 400 oberhalb eines Substrats 402, z. B. auf einer Isolationsschicht 404 oberhalb eines Substrats, gebildet, wie gezeigt ist. Der planare TFT 400 beinhaltet ein Kanalmaterial 406, wie etwa ein halbleitendes Oxidmaterial. Eine Gate-Elektrode 408 ist auf einer Gate-Dielektrikum-Schicht 414 gebildet, die auf dem Kanalmaterial 406 gebildet ist. Die Gate-Elektrode 408 kann ein Füllmaterial 410 auf einer Austrittsarbeitsschicht 412 sein, wie es dargestellt ist. Die Gate-Elektrode 408 kann Gebiete 416 des Kanalmaterials 406 und der Gate-Dielektrikum-Schicht 414 freilegen, wie dargestellt ist. Alternativ dazu weisen das Kanalmaterial 406 und die Gate-Dielektrikum-Schicht 414 eine gleiche laterale Abmessung wie die Gate-Elektrode 408 auf. Es versteht sich, dass die Source/Drain-Gebiete in die Ebene der Ansicht aus 4A hinein und aus dieser heraus gehen.
  • Der planare TFT 400 weist eine effektive Gate-Breite auf, die die Länge des planaren Kanalmaterials 406 zwischen Stellen A und B' ist, wie in 4A dargestellt ist. Der TFT 400 kann hier als ein planarer BEOL-Feldeffekttransistor (FET) bezeichnet werden.
  • Als ein erstes Beispiel für eine Struktur mit relativer Zunahme der Transistorbreite (z. B. relativ zu der Struktur aus 4A) veranschaulicht 4B eine Querschnittsansicht entlang einer Gate-„Breite“ einer Dünnfilm-Integrierter-Schaltkreis-Struktur mit einer relativ erhöhten Breite und einer auskleidungslosen selbstbildenden Barriere gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 4B ist ein nichtplanarer TFT 450 oberhalb eines Substrats 452, z. B. auf einer Isolationsschicht 454 oberhalb eines Substrats, gebildet, wie gezeigt ist. Ein Paar dielektrischer Finnen 455 befindet sich auf der Isolationsschicht 454. Der nichtplanare TFT 450 beinhaltet ein halbleitendes Oxidmaterial 456 oder ein ähnlich geeignetes Kanalmaterial. Das halbleitende Oxidmaterial 456 ist konform zu dem Paar dielektrischer Finnen 455 und zu freigelegten Teilen der Isolationsschicht 454 zwischen dem Paar dielektrischer Finnen 455. Eine Gate-Elektrode 458 ist auf einer Gate-Dielektrikum-Schicht 464 gebildet, die auf dem halbleitenden Oxidmaterial 456 gebildet ist. Die Gate-Elektrode 458 kann ein Füllmaterial 460 auf einer Austrittsarbeitsschicht 462 sein, wie es dargestellt ist. Die Gate-Elektrode 458 kann Gebiete 466 des halbleitenden Oxidmaterials 456 und der Gate-Dielektrikum-Schicht 464 freilegen, wie dargestellt ist. Alternativ dazu weisen das halbleitende Oxidmaterial 456 und die Gate-Dielektrikum-Schicht 464 eine gleiche laterale Abmessung wie die Gate-Elektrode 458 auf. Es versteht sich, dass die Source/Drain-Gebiete in die Ebene der Ansicht aus 4B hinein und aus dieser heraus gehen.
  • Der nichtplanare TFT 450 weist eine effektive Gate-Breite auf, die die Länge des konformen halbleitenden Oxidmaterials 456 zwischen Stellen A' und B' ist, d. h. die volle Länge einschließlich welliger Teile über den Oberseiten und Seitenwänden der dielektrischen Finnen 455, wie in 4B dargestellt ist. Der TFT 450 kann hier als ein nichtplanarer BEOL-Feldeffekttransistor (FET) bezeichnet werden. Im Vergleich zu 4A hebt die Struktur aus 4B den Vorteil einer nichtplanaren Architektur zum Erhöhen einer effektiven Gate-Breite, die hier als eine relativ erhöhte Gate-Breite bezeichnet wird, hervor.
  • Um andere Aspekte einer nichtplanaren TFT-Topografie hervorzuheben, veranschaulichen 4C, 4D und 4E schräge und direkte Querschnittsansichten einer Dünnfilm-Integrierter-Schaltkreis-Struktur mit relativ erhöhter Breite und einer auskleidungslosen selbstbildenden Barriere gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass zur Vereinfachung eine dielektrische Finne in 4C-4E veranschaulicht ist. Ausführungsformen können eine einzelne Vorrichtung beinhalten, die über einer (4C), zwei (4B) oder mehr solcher dielektrischer Finnen gefertigt ist.
  • Unter Bezugnahme auf 4C-4E beinhaltet eine Integrierter-Schaltkreis-Struktur 470 eine dielektrische Finne 455 auf einer Isolatorschicht 454 oberhalb eines Substrats 452. Die dielektrische Finne 455 weist eine Oberseite und Seitenwände auf. Ein halbleitendes Oxidmaterial 456 oder ein ähnlich geeignetes Kanalmaterial befindet sich auf der Oberseiten und den Seitenwänden der dielektrischen Finne 455. Eine Gate-Elektrode 458 befindet sich über einem ersten Teil des halbleitenden Oxidmaterials 456 auf der Oberseite und den Seitenwänden der dielektrischen Finne 455. Die Gate-Elektrode 458 weist eine erste Seite gegenüber einer zweiten Seite auf. Ein erster leitfähiger Kontakt (links, 474) grenzt an die erste Seite der Gate-Elektrode 458 über einem zweiten Teil des halbleitenden Oxidmaterials 456 auf der Oberseite und den Seitenwänden der dielektrischen Finne 455 an. Ein zweiter leitfähiger Kontakt (rechts, 474) grenzt an die zweite Seite der Gate-Elektrode 458 über einem dritten Teil des halbleitenden Oxidmaterials 456 auf der Oberseite und den Seitenwänden der dielektrischen Finne 455 an. Bei einer Ausführungsform beinhalten der erste und zweite leitfähige Kontakt 474 jeweils ein leitfähiges Füllmaterial und eine zweidimensionale (2D) kristalline Auskleidung, wobei die kristalline 2D-Auskleidung eine gleiche Metallspezies wie das leitfähige Füllmaterial beinhaltet, wie etwa die in Assoziation mit 3A beschriebene Anordnung.
  • Bei einer Ausführungsform beinhaltet die Integrierter-Schaltkreis-Struktur 470 ferner eine Gate-Dielektrikum-Schicht 464 zwischen der Gate-Elektrode 458 und dem ersten Teil des halbleitenden Oxidmaterials 456 auf der Oberseite und den Seitenwänden der dielektrischen Finne 455, wie in 4C-4E dargestellt ist. Bei einer Ausführungsform beinhaltet die Integrierter-Schaltkreis-Struktur 470 ferner einen ersten dielektrischen Abstandshalter (links, 472) zwischen dem ersten leitfähigen Kontakt 474 und der ersten Seite der Gate-Elektrode 458, wobei sich der erste dielektrische Abstandshalter 472 über einem vierten Teil des halbleitenden Oxidmaterials 456 auf der Oberseite und den Seitenwänden der dielektrischen Finne 455 befindet. Ein zweiter dielektrischer Abstandshalter (rechts, 472) befindet sich zwischen dem zweiten leitfähigen Kontakt 474 und der zweiten Seite der Gate-Elektrode 458, wobei sich der zweite dielektrische Abstandshalter 472 über einem fünften Teil des zweiten halbleitenden Oxidmaterials 456 auf der Oberseite und den Seitenwänden der dielektrischen Finne 455 befindet, wie in 4C und 4E dargestellt ist. Bei einer solchen Ausführungsform befindet sich die Gate-Dielektrikum-Schicht 464 ferner entlang des ersten und zweiten dielektrischen Abstandshalters 472, wie auch in 4C und 4E dargestellt ist.
  • Unter gemeinsamer Bezugnahme auf 4B-4E beinhaltet eine Integrierter-Schaltkreis-Struktur 450 oder 470 gemäß einer Ausführungsform der vorliegenden Offenbarung eine Isolatorstruktur 455 oberhalb eines Substrats 452. Die Isolatorstruktur 455 weist eine Topographie auf, die entlang einer Ebene (ab) parallel zu einer globalen Ebene des Substrats 452 variiert. Ein halbleitendes Oxidmaterial 456 befindet sich auf der Isolatorstruktur 455. Das halbleitende Oxidmaterial 456 ist konform zu der Topographie der Isolatorstruktur 455. Eine Gate-Elektrode 458 befindet sich über einem ersten Teil des halbleitenden Oxidmaterials 456 auf der Isolatorstruktur 455. Die Gate-Elektrode 458 weist eine erste Seite gegenüber einer zweiten Seite auf. Ein erster leitfähiger Kontakt (links, 474) grenzt an die erste Seite der Gate-Elektrode 458 an. Der erste leitfähige Kontakt 474 befindet sich über einem zweiten Teil des halbleitenden Oxidmaterials 456 auf der Isolatorstruktur 455. Ein zweiter leitfähiger Kontakt (rechts, 474) grenzt an die zweite Seite der Gate-Elektrode 458 an. Der zweite leitfähige Kontakt 474 befindet sich über einem dritten Teil des halbleitenden Oxidmaterials 456 auf der Isolatorstruktur 455.
  • Bei einer Ausführungsform beinhaltet die Isolatorstruktur 450 oder 470 eine oder mehrere dielektrische Finnen 455. Einzelne der dielektrischen Finnen 455 weisen eine Oberseite und Seitenwände auf. Das halbleitende Oxidmaterial 456 befindet sich auf der Oberseite und den Seitenwänden der einzelnen der dielektrischen Finnen 455. Bei einer Ausführungsform besteht die Isolatorstruktur 455 (wie etwa die Finne oder Finnen 455) aus einem dielektrischen Material, wie etwa unter anderem Siliciumdioxid, Siliciumoxinitrid, Siliciumnitrid oder mit Kohlenstoff dotiertem Siliciumnitrid. Bei einer Ausführungsform besteht die Isolatorstruktur 455 aus einem Low-k-Dielektrikum-Material.
  • Bei einer Ausführungsform können die hier beschriebenen dielektrischen Finnen als eine Gitterstruktur gefertigt werden, wobei der Ausdruck „Gitter“ hier verwendet wird, um auf eine Gitterstruktur mit engem Rastermaß zu verweisen. Bei einer solchen Ausführungsform ist das enge Rastermaß nicht direkt durch konventionelle Lithografie erreichbar. Zum Beispiel kann zuerst eine Struktur basierend auf herkömmlicher Lithografie gebildet werden, aber das Rastermaß kann durch die Verwendung von Abstandshaltermaskenstrukturierung halbiert werden, wie in der Technik bekannt ist. Darüber hinaus kann das ursprüngliche Rastermaß durch einen zweiten Durchgang einer Abstandshaltermaskenstrukturierung geviertelt werden. Entsprechend können die hier beschriebenen gitterähnlichen Strukturen dielektrische Finnen aufweisen, die in einem konstanten Rastermaß beabstandet sind und eine konstante Breite aufweisen. Die Struktur kann durch einen Ansatz zur Rastermaßhalbierung oder Rastermaßviertelung oder eine andere Rastermaßteilung gefertigt werden. Bei einer Ausführungsform weisen die dielektrische Finne oder dielektrischen Finnen 455 jeweils rechtwinklige (wie gezeigt) oder rundere Ecken auf.
  • Bei einer Ausführungsform befindet sich eine Gate-Dielektrikum-Schicht 464 zwischen der Gate-Elektrode 458 und dem ersten Teil des halbleitenden Oxidmaterials 456 auf der Isolatorstruktur 455, wie dargestellt ist. Bei einer solchen Ausführungsform beinhaltet die Gate-Dielektrikum-Schicht 464 eine Schicht aus einem High-k-Dielektrikum-Material direkt auf dem halbleitenden Oxidmaterial 456.
  • Bei einer Ausführungsform befindet sich ein erster dielektrischer Abstandshalter (erster, 472) zwischen dem ersten leitfähigen Kontakt (erster, 474) und der ersten Seite der Gate-Elektrode 458, wobei sich der erste dielektrische Abstandshalter (erster, 472) über einem vierten Teil des halbleitenden Oxidmaterials 456 auf der Isolatorstruktur 455 befindet. Ein zweiter dielektrischer Abstandshalter (zweiter, 472) befindet sich zwischen dem zweiten leitfähigen Kontakt (zweiter, 474) und der zweiten Seite der Gate-Elektrode 458, wobei sich der zweite dielektrische Abstandshalter (zweiter, 472) über einem fünften Teil des halbleitenden Oxidmaterials 456 auf der Isolatorstruktur 455 befindet. Bei einer solchen Ausführungsform befindet sich eine Gate-Dielektrikum-Schicht 464 zwischen der Gate-Elektrode 458 und dem ersten Teil des halbleitenden Oxidmaterials 456 auf der Isolatorstruktur 455. Die Gate-Dielektrikum-Schicht 464 befindet sich ferner entlang des ersten dielektrischen Abstandshalter (erster, 472) und des zweiten dielektrischen Abstandshalters (zweiter, 472). Bei einer solchen speziellen Ausführungsform beinhaltet die Gate-Dielektrikum-Schicht 464 eine Schicht aus einem High-k-Dielektrikum-Material direkt auf dem halbleitenden Oxidmaterial 456.
  • Bei einer Ausführungsform beinhaltet das halbleitende Oxidmaterial 456 Indiumgalliumzinkoxid (IGZO). Bei einer Ausführungsform beinhaltet das halbleitende Oxidmaterial 456 ein Material, das aus der Gruppe ausgewählt ist, die aus Zinnoxid, Antimonoxid, Indiumoxid, Indiumzinnoxid, Titanoxid, Zinkoxid, Indiumzinkoxid, Galliumoxid, Titanoxinitrid, Rutheniumoxid und Wolframoxid besteht. Bei einer Ausführungsform beinhaltet die Gate-Dielektrikum-Schicht 464 eine Schicht aus einem High-k-Dielektrikum-Material direkt auf dem halbleitenden Oxidmaterial 456. Bei einer alternativen Ausführungsform ist das Kanalmaterial kein halbleitendes Oxidmaterial, sondern ist stattdessen polykristallines Silicium.
  • Als ein zweites Beispiel für eine Struktur mit einer relativen Zunahme der Transistorbreite veranschaulicht 5A eine schräge dreidimensionale Ansicht einer anderen Dünnfilm-Integrierter-Schaltkreis-Struktur mit einer relativ erhöhten Breite und einer auskleidungslosen selbstbildenden Barriere gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. 5B veranschaulicht eine Draufsicht eines Teils der Dünnfilm-Integrierter-Schaltkreis-Struktur aus 5A.
  • Unter Bezugnahme auf 5A und 5B beinhaltet eine Integrierter-Schaltkreis-Struktur 500 eine Isolatorstruktur 550 oberhalb eines Substrats 502. Die Isolatorstruktur 550 kann auf einer Isolatorschicht 504 gebildet sein, wie dargestellt ist. Die Isolatorstruktur 550 weist einen ersten Graben 552 darin auf, wobei der erste Graben 552 Seitenwände und eine Unterseite aufweist. Ein halbleitendes Oxidmaterial 506 oder ein ähnlich geeignetes Kanalmaterial befindet sich in dem ersten Graben 552 in der Isolatorstruktur 550. Das halbleitende Oxidmaterial 506 ist konform zu den Seitenwänden und der Unterseite des ersten Grabens 552. Eine Gate-Dielektrikum-Schicht 514 befindet sich auf dem halbleitenden Oxidmaterial 506 in dem ersten Graben 552. Die Gate-Dielektrikum-Schicht 514 ist konform zu dem halbleitenden Oxidmaterial 506, das konform zu den Seitenwänden und der Unterseite des ersten Grabens 552 ist. Eine Gate-Elektrode 508 befindet sich auf der Gate-Dielektrikum-Schicht 514 in dem ersten Graben 552. Die Gate-Elektrode 508 weist eine erste Seite gegenüber einer zweiten Seite auf und weist eine freigelegte obere Oberfläche auf. Ein erster leitfähiger Kontakt (links, 554) grenzt lateral an die erste Seite der Gate-Elektrode 508 an. Der erste leitfähige Kontakt (links, 554) befindet sich auf einem ersten Teil des halbleitenden Oxidmaterials 506, das konform zu den Seitenwänden des ersten Grabens 552 ist. Ein zweiter leitfähiger Kontakt (rechts, 554) grenzt lateral an die zweite Seite der Gate-Elektrode 508 an. Der zweite leitfähige Kontakt (rechts, 554) befindet sich auf einem zweiten Teil des halbleitenden Oxidmaterials 506, das konform zu den Seitenwänden des ersten Grabens 552 ist. Es versteht sich, dass die leitfähigen Kontakte 554 der Klarheit der Zeichnung halber nur bei dem vorderen Teil des ersten Grabens 552 gezeigt sind. Bei einer Ausführungsform erstrecken sich die leitfähigen Kontakte 554 die ganze Strecke oder im Wesentlichen die ganze Strecke entlang des ersten Grabens 552 zum Maximieren der Source/Drain-Kontaktfläche und Beibehalten einer relativ kleinen effektiven Gate-Länge. Bei einer Ausführungsform beinhalten der erste und zweite leitfähige Kontakt 554 jeweils ein leitfähiges Füllmaterial und eine zweidimensionale (2D) kristalline Auskleidung, wobei die kristalline 2D-Auskleidung eine gleiche Metallspezies wie das leitfähige Füllmaterial beinhaltet, wie etwa die in Assoziation mit 3A beschriebene Anordnung.
  • Bei einer Ausführungsform ist die Isolatorstruktur 550 eine einzelne Schicht eines ILD-Materials, wie dargestellt ist. Bei einer anderen Ausführungsform ist die Isolatorstruktur 550 ein Stapel aus alternierenden dielektrischen Schichten, wie etwa in Assoziation mit 7A-7H beschrieben ist.
  • Bei einer Ausführungsform befindet sich ein dritter leitfähiger Kontakt 558 über und in Kontakt mit der freigelegten oberen Oberfläche der Gate-Elektrode 508, wie dargestellt ist. Bei einer Ausführungsform befindet sich der erste leitfähige Kontakt (links, 554) in einem zweiten Graben 570 in der Isolatorstruktur 550 und befindet sich der dritte leitfähige Kontakt (rechts, 554) in einem dritten Graben 572 in der Isolatorstruktur 550, wie dargestellt ist. Bei einer Ausführungsform ist der dritte leitfähige Kontakt 558 mit einer leitfähigen Leitung 560 gekoppelt, die eine Wortleitung sein kann, wie dargestellt ist. Bei einer Ausführungsform sind der erste und zweite leitfähige Kontakt 554 mit entsprechenden leitfähigen Leitungen 556 gekoppelt, wie dargestellt ist.
  • Wieder unter Bezugnahme auf 5 verwendet bei einer Ausführungsform eine nichtplanare Backend-FET-Architektur die vertikale Länge (Tiefe) des ersten Grabens 552, um eine effektive Breite des Transistors zu erhöhen. Das heißt, die Tiefe des ersten Grabens 552 ist das Z des TFT, wobei die effektive Breite (Weff) relativ erhöht wird, indem Z auf die Tiefe des Grabens festgelegt wird.
  • Bei einer Ausführungsform beinhaltet das halbleitende Oxidmaterial 506 Indiumgalliumzinkoxid (IGZO). Bei einer Ausführungsform beinhaltet das halbleitende Oxidmaterial 506 ein Material, das aus der Gruppe ausgewählt ist, die aus Zinnoxid, Antimonoxid, Indiumoxid, Indiumzinnoxid, Titanoxid, Zinkoxid, Indiumzinkoxid, Galliumoxid, Titanoxinitrid, Rutheniumoxid und Wolframoxid besteht. Bei einer Ausführungsform beinhaltet die Gate-Dielektrikum-Schicht 514 eine Schicht aus einem High-k-Dielektrikum-Material direkt auf dem halbleitenden Oxidmaterial 506. Bei einer alternativen Ausführungsform ist das Kanalmaterial kein halbleitendes Oxidmaterial, sondern ist stattdessen polykristallines Silicium.
  • Als ein drittes Beispiel für eine Struktur mit einer relativen Zunahme der Transistorbreite veranschaulicht 6 eine schräge dreidimensionale Ansicht einer anderen Dünnfilm-Integrierter-Schaltkreis-Struktur mit einer relativ erhöhten Breite und einer auskleidungslosen selbstbildenden Barriere gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 6 beinhaltet eine Integrierter-Schaltkreis-Struktur 600 eine Isolatorstruktur 650 oberhalb eines Substrats 602. Die Isolatorstruktur 650 kann auf einer Isolatorschicht 604 gebildet sein, wie dargestellt ist. Die Isolatorstruktur 650 weist einen ersten Graben 652 darin auf, wobei der erste Graben 652 Seitenwände und eine Unterseite aufweist. Die Isolatorstruktur 650 weist eine Topographie auf, die entlang einer Ebene normal zu einer globalen Ebene des Substrats 602 variiert. Bei einer solchen Ausführungsform weist die Isolatorstruktur 650 eine gewellte Topographie auf, die entlang einer Ebene normal zu einer globalen Ebene des Substrats 602 variiert, wie dargestellt ist. Bei einer speziellen solchen Ausführungsform liegt die gewellte Topographie innerhalb einer einzelnen Schicht eines ILD-Materials, wie dargestellt ist. Bei einer anderen speziellen Ausführungsform liegt die gewellte Topografie innerhalb einer Anordnung aus alternierenden dielektrischen Schichten, wie etwa in Assoziation mit 7A-7H beschrieben ist.
  • Ein halbleitendes Oxidmaterial 606 oder ein ähnlich geeignetes Kanalmaterial befindet sich in dem ersten Graben 652 in der Isolatorstruktur 650. Das halbleitende Oxidmaterial 606 ist konform zu den Seitenwänden und der Unterseite des ersten Grabens 652, d. h. konform zu der Topografie der Isolatorstruktur 650. Eine Gate-Dielektrikum-Schicht 614 befindet sich auf dem halbleitenden Oxidmaterial 606 in dem ersten Graben 652. Die Gate-Dielektrikum-Schicht 614 ist konform zu dem halbleitenden Oxidmaterial 606, das konform zu den Seitenwänden und der Unterseite des ersten Grabens 652 ist. Eine Gate-Elektrode 608 befindet sich auf der Gate-Dielektrikum-Schicht 614 in dem ersten Graben 652. Die Gate-Elektrode 608 weist eine erste Seite gegenüber einer zweiten Seite auf und weist eine freigelegte obere Oberfläche auf. Ein erster leitfähiger Kontakt (links, 654) grenzt lateral an die erste Seite der Gate-Elektrode 608 an. Der erste leitfähige Kontakt (links, 654) befindet sich auf einem ersten Teil des halbleitenden Oxidmaterials 606, das konform zu den Seitenwänden des ersten Grabens 652 ist. Ein zweiter leitfähiger Kontakt (rechts, 654) grenzt lateral an die zweite Seite der Gate-Elektrode 608 an. Der zweite leitfähige Kontakt (rechts, 654) befindet sich auf einem zweiten Teil des halbleitenden Oxidmaterials 606, das konform zu den Seitenwänden des ersten Grabens 652 ist. Bei einer Ausführungsform erstrecken sich die leitfähigen Kontakte 654 die ganze Strecke oder im Wesentlichen die ganze Strecke entlang des ersten Grabens 652 zum Maximieren der Source/Drain-Kontaktfläche und behalten eine relativ kleine effektive Gate-Länge bei. Bei einer Ausführungsform beinhalten der erste und zweite leitfähige Kontakt 654 jeweils ein leitfähiges Füllmaterial und eine zweidimensionale (2D) kristalline Auskleidung, wobei die kristalline 2D-Auskleidung eine gleiche Metallspezies wie das leitfähige Füllmaterial beinhaltet, wie etwa die in Assoziation mit 3A beschriebene Anordnung.
  • Bei einer Ausführungsform befindet sich ein dritter leitfähiger Kontakt 658 über und in Kontakt mit der freigelegten oberen Oberfläche der Gate-Elektrode 608, wie dargestellt ist. Bei einer Ausführungsform befindet sich der erste leitfähige Kontakt (links, 654) in einem zweiten Graben 670 in der Isolatorstruktur 650 und befindet sich der dritte leitfähige Kontakt (rechts, 654) in einem dritten Graben 672 in der Isolatorstruktur 650, wie dargestellt ist. Bei einer Ausführungsform ist der dritte leitfähige Kontakt 658 mit einer leitfähigen Leitung 660 gekoppelt, die eine Wortleitung sein kann, wie dargestellt ist. Bei einer Ausführungsform sind der erste und zweite leitfähige Kontakt 654 mit entsprechenden leitfähigen Leitungen 656 gekoppelt, wie dargestellt ist.
  • Wieder unter Bezugnahme auf 6 verwendet bei einer Ausführungsform eine nichtplanare Backend-FET-Architektur die vertikale Länge (Tiefe) des ersten Grabens 652 einschließlich der durch die Wellung bereitgestellten zusätzlichen Länge, um eine effektive Breite des Transistors zu erhöhen. Das heißt, die Länge des gewellten ersten Grabens 652 ist das Z des TFT, wobei die effektive Breite (Weff) relativ erhöht wird, indem Z auf die Tiefe oder Länge des Grabens entlang des gewellten ersten Grabens 652 festgelegt wird.
  • Bei einer Ausführungsform beinhaltet das halbleitende Oxidmaterial 606 Indiumgalliumzinkoxid (IGZO). Bei einer Ausführungsform beinhaltet das halbleitende Oxidmaterial 606 ein Material, das aus der Gruppe ausgewählt ist, die aus Zinnoxid, Antimonoxid, Indiumoxid, Indiumzinnoxid, Titanoxid, Zinkoxid, Indiumzinkoxid, Galliumoxid, Titanoxinitrid, Rutheniumoxid und Wolframoxid besteht. Bei einer Ausführungsform beinhaltet die Gate-Dielektrikum-Schicht 614 eine Schicht aus einem High-k-Dielektrikum-Material direkt auf dem halbleitenden Oxidmaterial 606. Bei einer alternativen Ausführungsform ist das Kanalmaterial kein halbleitendes Oxidmaterial, sondern ist stattdessen polykristallines Silicium.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung stellen die obigen nichtplanaren TFT-Architekturen 450, 470, 500 und 600 höhere effektive Breiten für einen Transistor für einen skalierten projizierten Bereich bereit. Bei einer Ausführungsform sind die Ansteuerungsstärke und Leistungsfähigkeit solcher Transistoren gegenüber planaren BEOL-Transistoren nach dem Stand der Technik verbessert.
  • Als ein beispielhaftes Verarbeitungsschema veranschaulichen 7A-7H Querschnittsansichten und Draufsichten verschiedener Stufen eines Verfahrens zum Fertigen einer Dünnfilm-Integrierter-Schaltkreis-Struktur mit relativ erhöhter Breite und einer auskleidungslosen selbstbildenden Barriere gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 7A ist ein Stapel 704 dielektrischer Schichten oberhalb eines Substrats 700 und möglicherweise auf einer Isolationsschicht 702 gebildet, die auf oder oberhalb des Substrats 700 gebildet ist. Der Stapel 704 dielektrischer Schichten beinhaltet alternierende dielektrische Schichten 704A und 704B mit unterschiedlicher Zusammensetzung. Bei einer Ausführungsform ist der Stapel 704 dielektrischer Schichten ein Stapel aus alternierenden Siliciumdioxid- und Siliciumnitridschichten.
  • Unter Bezugnahme auf 7B sind Öffnungen 706 in dem Stapel 704 dielektrischer Schichten gebildet, um einen einfach strukturierten Stapel 704' aus dielektrischen Schichten zu bilden. Bei einer Ausführungsform wird die Struktur aus 7B ohne den unten in Assoziation mit 7C beschriebenen Prozess verwendet, um bei einer Struktur, wie etwa dem TFT 300, anzukommen.
  • Unter Bezugnahme auf 7C wird eine Wellung erreicht, um gewellte Öffnungen 708 zu bilden, indem die Struktur aus 7B einem Ätzprozess ausgesetzt wird, der Schichten 704B selektiv gegenüber Schichten 704A zurücksetzt. Der selektive Ätzprozess stellt einen zweifach strukturierten Stapel 704" aus dielektrischen Schichten bereit. Der zweifach strukturierte Stapel 704” , aus dielektrischen Schichten kann verwendet werden, um bei einer Struktur, wie etwa einem TFT 400, anzukommen.
  • Unter Bezugnahme auf 7D werden leitfähige Kontakte 710, wie etwa Source/Drain-Kontakte, in den Öffnungen 708 der Struktur aus 7C gebildet. Leitfähige Kontakte können z. B. durch einen Abscheidungs- oder Wachstumsprozess gebildet werden.
  • Unter Bezugnahme auf 7E wird eine Öffnung 712 zwischen den leitfähigen Kontakten 710 gebildet, um einen dreifach strukturierten Stapel 704''' aus dielektrischen Schichten zu bilden. Die Öffnung 712 legt eine wellige Oberfläche der leitfähigen Kontakte 710 frei.
  • Unter Bezugnahme auf 7F wird eine halbleitende Oxidschicht 606 oder ein anderes geeignetes Kanalmaterial in der Öffnung 712 entlang der freigelegten Oberflächen der leitfähigen Kontakte 710 gebildet. Bei einer Ausführungsform wird die halbleitende Oxidschicht 606 konform mit der gewellten Oberfläche der leitfähigen Kontakte 710 gebildet, wie dargestellt ist.
  • Unter Bezugnahme auf 7G wird eine Gate-Dielektrikum-Schicht 614 in der Öffnung 712 gebildet. Die Gate-Dielektrikum-Schicht 614 befindet sich auf der halbleitenden Oxidschicht 606 und ist konform zu dieser.
  • Unter Bezugnahme auf 7H wird eine Gate-Elektrode 608 innerhalb der Öffnung 712 gebildet. Die Gate-Elektrode 608 befindet sich auf der Gate-Dielektrikum-Schicht 614 und ist konform zu dieser. Die Struktur aus 7G kann als ein Teil des in Assoziation mit 6 beschriebenen TFT 600 enthalten sein.
  • Es versteht sich, dass die Schichten und Materialien, die hier in Assoziation mit Ausführungsformen beschrieben sind, typischerweise auf oder oberhalb eines darunterliegenden Halbleitersubstrats 402, 452, 502, 602, 700 oder eines Substrats unterhalb der ILD-Schicht 120, z. B. etwa (einer) FEOL-Schicht(en), gebildet werden. Bei anderen Ausführungsformen werden die Schichten und Materialien, die hier in Assoziation mit Ausführungsformen beschrieben sind, typischerweise auf oder oberhalb einer darunterliegenden Vorrichtungsschicht (darunterliegender Vorrichtungsschichten) eines integrierten Schaltkreises, z. B. BEOL-Schicht(en) oberhalb eines darunterliegenden Halbleitersubstrats 402, 452, 502, 602, 700 oder einem Substrat unterhalb der ILD-Schicht 320, gebildet. Bei einer Ausführungsform repräsentiert ein darunterliegendes Halbleitersubstrat ein allgemeines Werkstückobjekt, das zum Herstellen integrierter Schaltkreise verwendet wird. Das Halbleitersubstrat beinhaltet häufig einen Wafer oder ein anderes Stück aus Silicium oder einem anderen Halbleitermaterial. Geeignete Halbleitersubstrate umfassen, ohne darauf beschränkt zu sein, einkristallines Silicium, polykristallines Silicium und Silicium auf Isolator (SOI) sowie ähnliche Substrate, die aus anderen Halbleitermaterialien gebildet werden. Das Hableitersubstrat beinhaltet in Abhängigkeit von der Herstellungsphase häufig Transistoren, eine integrierte Schaltungsanordnung und dergleichen. Das Substrat kann außerdem Hableitermaterialien, Metalle, Dielektrika, Dotierungsstoffe und andere Materialien beinhalten, die üblicherweise in Halbleitersubstraten vorzufinden sind. Des Weiteren können, obwohl dies nicht dargestellt ist, hier beschriebene Strukturen auf darunterliegenden Backend-Of-Line(BEOL)-Zwischenverbindungsschichten niedrigerer Ebenen gefertigt werden.
  • Falls optional eine Isolatorschicht 454, 504, 604 oder 702 verwendet wird, kann die Isolatorschicht 454, 504, 604 oder 702 aus einem Material bestehen, das dazu geeignet ist, Teile einer Gate-Struktur schlussendlich elektrisch von einem darunterliegenden Volumensubstrat oder einer darunterliegenden Zwischenverbindungsschicht zu isolieren oder zu der Isolation davon beizutragen. Zum Beispiel besteht bei einer Ausführungsform die Isolatorschicht 454, 504, 604 oder 702 aus einem dielektrischen Material, wie etwa unter anderem Siliciumdioxid, Siliciumoxinitrid, Siliciumnitrid oder mit Kohlenstoff dotiertem Siliciumnitrid. Bei einer speziellen Ausführungsform ist die Isolatorschicht 454, 504, 604 oder 702 eine Low-k-Dielektrikum-Schicht einer darunterliegenden BEOL-Schicht.
  • Bei einer Ausführungsform beinhaltet das halbleitende Oxidmaterial 302, 406, 456, 506 oder 606 und daher das Kanalmaterial eines TFT eine IGZO-Schicht, die ein Gallium-zu-Indium-Verhältnis von 1:1, ein Gallium-zu-Indium-Verhältnis größer als 1 (z. B. 2:1, 3:1, 4:1, 5:1, 6:1, 7:1, 8:1, 9:1 oder 10:1) oder ein Gallium-zu-Indium-Verhältnis kleiner als 1 (z. B. 1:2, 1:3, 1:4, 1:5, 1:6, 1:7, 1:8, 1:9 oder 1:10) aufweist. Ein niedriger Indiumanteil von IGZO kann auf IGZO mit mehr Gallium als Indium (z. B. mit einem Gallium-zu-Indium-Verhältnis größer als 1:1) verweisen und kann als IGZO mit hohem Galliumanteil bezeichnet werden. Gleichermaßen kann ein niedriger Galliumanteil von IGZO auf IGZO mit mehr Indium als Gallium (z. B. mit einem Gallium-zu-Indium-Verhältnis kleiner als 1:1) verweisen und kann als IGZO mit hohem Indiumanteil bezeichnet werden. Bei einer anderen Ausführungsform ist das halbleitende Oxidmaterial 302, 406, 456, 506 oder 606 ein Material wie etwa Zinnoxid, Antimonoxid, Indiumoxid, Indiumzinnoxid, Titanoxid, Zinkoxid, Indiumzinkoxid, Galliumoxid, Titanoxinitrid, Rutheniumoxid oder Wolframoxid oder beinhaltet dieses. Bei einer alternativen Ausführungsform wird polykristallines Silicium als das Kanalmaterial anstelle eines halbleitenden Oxidmaterials verwendet. Bei einer Ausführungsformen weist das Kanalmaterial unabhängig von der Zusammensetzung eine Dicke zwischen 5 Nanometern und 30 Nanometern auf.
  • Bei einer Ausführungsform ist das halbleitende Oxidmaterial 302, 406, 456, 506 oder 606 ein amorpher, kristalliner oder semikristalliner Oxidhalbleiter, wie etwa eine amorphe, kristalline oder semikristalline Oxidhalbleiter-IGZO-Schicht. Das halbleitende Oxidmaterial 302, 406, 456, 506 oder 606 kann unter Verwendung eines Niedertemperaturabscheidungsprozesses, wie etwa physikalischer Gasphasenabscheidung (PVD) (z. B. Sputtern), Atomlagenabscheidung (ALD) oder chemischer Gasphasenabscheidung (CVD), gebildet werden. Die Fähigkeit, das halbleitende Oxidmaterial 302, 406, 456, 506 oder 606 bei einer Temperatur abzuscheiden, die niedrig genug ist, um mit Backend-Herstellungsprozessen kompatibel zu sein, stellt einen besonderen Vorteil dar. Das halbleitende Oxidmaterial 302, 406, 456, 506 oder 606 kann auf Seitenwänden oder konform auf einer beliebigen gewünschten Struktur mit einer präzisen Dicke abgeschieden werden, was das Herstellen von Transistoren mit einer beliebigen gewünschten Geometrie erlaubt.
  • Bei einer Ausführungsform beinhaltet die Gate-Elektrode 304, 408, 458, 508 oder 608 in Abhängigkeit davon, ob die Integrierter-Schaltkreis-Vorrichtung 300, 400, 450, 470, 500 oder 600 in einen p-Typ-Transistor oder einen n-Typ-Transistor aufgenommen werden soll, wenigstens ein p-Typ-Austrittsarbeit-Metall oder n-Typ-Austrittsarbeit-Metall. Für einen p-Typ-Transistor können Metalle, die für die Gate-Elektrode 304, 408, 458, 508 oder 608 verwendet werden können, unter anderem Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide (z. B. Rutheniumoxid) beinhalten. Für einen n-Typ-Transistor beinhalten Metalle, die für die Gate-Elektrode 304, 408, 458, 508 oder 608 verwendet werden können, unter anderem Hafnium, Zirconium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle (z. B. Hafniumcarbid, Zirconiumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid). Bei manchen Ausführungsformen beinhaltet die Gate-Elektrode einen Stapel aus zwei oder mehr Metallschichten, wobei eine oder mehrere Metallschichten Austrittsarbeitsmetallschichten sind und wenigstens eine Metallschicht eine Füllmetallschicht ist. Weitere Metallschichten können für andere Zwecke, wie etwa um als eine Barriereschicht zu wirken, enthalten sein. Bei manchen Implementierungen kann die Gate-Elektrode 304, 408, 458, 508 oder 608 aus einer „U“-förmigen Struktur bestehen, die einen unteren Teil im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandteile, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind, beinhaltet. Bei einer anderen Implementierung kann wenigstens eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandteile aufweist, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind. Bei weiteren Implementierungen der Offenbarung kann die Gate-Elektrode aus einer Kombination von U-förmigen Strukturen und planaren nicht-U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die oben auf einer oder mehreren planaren, nicht U-förmigen Schichten gebildet sind.
  • Bei einer Ausführungsform besteht die Gate-Dielektrikum-Schicht 306, 414, 464, 514 oder 614 aus einem High-k-Material. Zum Beispiel besteht die Gate-Dielektrikum-Schicht 306, 414, 464, 514 oder 614 bei einer Ausführungsform aus einem Material, wie etwa unter anderem Hafniumoxid, Hafniumoxinitrid, Hafniumsilicat, Lanthanoxid, Zirconiumoxid, Zirconiumsilicat, Tantaloxid, Bariumstrontiumtitanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid, Bleizinkniobat oder einer Kombination davon. Bei manchen Implementierungen kann das Gate-Dielektrikum 306, 414, 464, 514 oder 614 aus einer „U“-förmigen Struktur bestehen, die einen unteren Teil im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandteile, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind, beinhaltet, wie in 4C und 4E dargestellt ist.
  • Bei manchen Ausführungsformen befindet sich das halbleitende Oxidmaterial 302, 406, 456, 506 oder 606 in Kontakt mit der Gate-Dielektrikum-Schicht 306, 414, 464, 514 bzw. 614, einer Anordnung, die eine IGZO-Schicht in Kontakt mit einer High-k-Metalloxidschicht bringen kann. Bei anderen Ausführungsformen ist ein Zwischenmaterial zwischen dem halbleitenden Oxidmaterial 302, 406, 456, 506 oder 606 und der Gate-Dielektrikum-Schicht 306, 414, 464, 514 oder 614 angeordnet. Bei manchen Ausführungsformen beinhaltet eine IGZO-Schicht mehrere Gebiete von IGZO mit unterschiedlichen Materialeigenschaften. Zum Beispiel kann eine IGZO-Schicht IGZO mit niedrigem Indiumanteil nahe (z. B. in Kontakt mit) einer High-k-Gate-Dielektrikum-Schicht und ein IGZO mit hohem Indiumanteil nahe (z. B. in Kontakt mit) dem halbleitenden Oxidkanalmaterial mit höherer Mobilität beinhalten. IGZO mit hohem Indiumanteil kann relativ zu IGZO mit niedrigem Indiumanteil eine höhere Mobilität und schlechtere Grenzflächeneigenschaften bereitstellen, während IGZO mit niedrigem Indiumanteil relativ zu IGZO mit hohem Indiumanteil eine breite Bandlücke, einen geringeren Gate-Leckverlust und bessere Grenzflächeneigenschaften trotz einer geringeren Mobilität bereitstellen kann.
  • Bei einer Ausführungsform sind die dielektrischen Abstandshalter 472 aus einem Material, wie etwa Siliciumnitrid, Siliciumoxid, Siliciumcarbid, mit Kohlenstoff dotiertem Siliciumnitrid und Siliciumoxinitrid, gebildet. Prozesse zum Bilden von Seitenwandabstandshaltern sind in der Technik wohlbekannt und beinhalten allgemein Abscheidungs- und Ätzprozessschritte. Bei manchen Ausführungsformen können mehrere Abstandshalter verwendet werden. Zum Beispiel können zwei Paare, drei Paare oder vier Paare von Seitenwandabstandshaltern auf gegenüberliegenden Seiten der Gate-Elektrode 472 gebildet werden.
  • Bei einer Ausführungsform wirken leitfähige Kontakte 308, 474, 554 oder 654 als Source/Drain-Gebiete eines TFT oder wirken direkt als Source/Drain-Gebiete des TFT. Die leitfähigen Kontakte 308, 474, 554 oder 654 können um eine Entfernung beabstandet sein, die die Gate-Länge des Transistors 300, 400, 450, 470, 500 oder 600 ist. Bei einer Ausführungsform kontaktieren die leitfähigen Kontakte 558 oder 658 eine Gate-Elektrode direkt. Bei manchen Ausführungsformen beträgt die Gate-Länge zwischen 7 und 30 Nanometer. Bei einer Ausführungsform beinhalten die leitfähigen Kontakte 308, 474, 554, 558, 654 oder 658 eine oder mehrere Schichten aus Metall und/oder Metalllegierungen, wobei Beispiele für diese in Assoziation mit 3A beschrieben sind.
  • Bei einer Ausführungsform bestehen Verbindungsleitungen (und möglicherweise darunterliegende oder darüberliegende Via-Strukturen), wie etwa die hier beschriebenen Verbindungsleitungen 312 (und der darüberliegende Via 314), 556, 560, 656 oder 660, aus einer oder mehreren metallenen oder metallhaltigen leitfähigen Strukturen. Die leitfähigen Zwischenverbindungsleitungen werden manchmal in der Technik auch als Leiterbahnen, Drähte, Leitungen, Metall, Zwischenverbindungsleitungen oder einfach Zwischenverbindungen bezeichnet. Bei einer speziellen Ausführungsform beinhaltet jede der Zwischenverbindungsleitungen eine Barriereschicht und ein leitfähiges Füllmaterial. Bei einer Ausführungsform besteht die Barriereschicht aus einem Metallnitridmaterial, wie etwa Tantalnitrid oder Titannitrid. Bei einer Ausführungsform besteht das leitfähige Füllmaterial aus einem leitfähigen Material, wie etwa unter anderem Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen davon.
  • Hier beschriebene Zwischenverbindungsleitungen können als eine Gitterstruktur gefertigt werden, wobei der Ausdruck „Gitter“ hier verwendet wird, um auf eine Gitterstruktur mit engem Rastermaß zu verweisen. Bei einer solchen Ausführungsform ist das enge Rastermaß nicht direkt durch konventionelle Lithografie erreichbar. Zum Beispiel kann zuerst eine Struktur basierend auf herkömmlicher Lithografie gebildet werden, aber das Rastermaß kann durch die Verwendung von Abstandshaltermaskenstrukturierung halbiert werden, wie in der Technik bekannt ist. Darüber hinaus kann das ursprüngliche Rastermaß durch einen zweiten Durchgang einer Abstandshaltermaskenstrukturierung geviertelt werden. Entsprechend können die hier beschriebenen gitterähnlichen Strukturen leitfähige Leitungen aufweisen, die in einem konstanten Rastermaß beabstandet sind und eine konstante Breite aufweisen. Die Struktur kann durch einen Ansatz zur Rastermaßhalbierung oder Rastermaßviertelung oder eine andere Rastermaßteilung gefertigt werden.
  • Bei einer Ausführungsform bestehen hier beschriebene ILD-Materialien, wie etwa die ILD-Materialien 550 oder 650, aus einer Schicht aus einem dielektrischen oder isolierenden Material oder beinhalten diese. Beispiele für geeignete dielektrische Materialien beinhalten unter anderem Oxide von Silicium (z. B. Siliciumdioxid (SiO2)), dotierte Oxide von Silicium, fluorierte Oxide von Silicium, mit Kohlenstoff dotierte Oxide von Silicium, verschiedene Low-k-Dielektrikum-Materialien, die in der Technik bekannt sind, und Kombinationen davon. Das Zwischenschichtdielektrikummaterial kann durch herkömmliche Techniken, wie etwa chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder durch andere Abscheidungsverfahren, gebildet werden.
  • Bei einem Aspekt können eine Gate-Elektrode und eine Gate-Dielektrikum-Schicht, z. B. die Gate-Elektrode 304, 408, 458, 508 oder 608 und die Gate-Dielektrikum-Schicht 306, 414, 464, 514 oder 614 durch einen Ersetzungs-Gate-Prozess gefertigt werden. Bei einem solchen Schema kann Dummy-Gate-Material, wie etwa Polysilicium oder Siliciumnitridsäulenmaterial, entfernt und mit einem permanenten Gate-Elektrode-Material ersetzt werden. Bei einer solchen Ausführungsform wird eine permanente Gate-Dielektrikum-Schicht auch in diesem Prozess gebildet anstatt von einer früheren Verarbeitung durchgebracht zu werden. Bei einer Ausführungsform werden Dummy-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. Bei einer Ausführungsform bestehen Dummy-Gates aus polykristallinem Silicium oder amorphem Silicium und werden mit einem Trockenätzprozess einschließlich der Verwendung von SF6 entfernt. Bei einer anderen Ausführungsform bestehen Dummy-Gates aus polykristallinem Silicium oder amorphem Silicium und werden mit einem Nassätzprozess einschließlich der Verwendung von wässrigem NH4OH oder Tetramethylammoniumhydroxid entfernt. Bei einer Ausführungsform bestehen Dummy-Gates aus Siliciumnitrid und werden mit einer Nassätzung einschließlich wässriger Phosphorsäure entfernt.
  • Bei einer Ausführungsform erwägen ein oder mehrere hier beschriebene Ansätze im Wesentlichen einen Dummy- oder Ersatz-Gate-Prozess in Kombination mit einem Dummy- und Ersatzkontaktprozess, um bei hier beschriebenen Strukturen anzukommen. Bei einer solchen Ausführungsform wird der Ersatzkontaktprozess nach dem Ersatz-Gate-Prozess durchgeführt, um ein Hochtemperaturtempern von wenigstens einem Teil des permanenten Gate-Stapels zu ermöglichen. Zum Beispiel bei einer speziellen solchen Ausführungsform ein Tempern wenigstens eines Teils der permanenten Gate-Strukturen, z. B. nachdem eine Gate-Dielektrikum-Schicht gebildet wurde. Das Tempern wird vor der Bildung der permanenten Kontakte durchgeführt.
  • Es versteht sich, dass nicht alle Aspekte der hier beschriebenen Prozesse umgesetzt werden müssen, um in die Idee und den Schutzumfang von Ausführungsformen der vorliegenden Offenbarung zu fallen. Zum Beispiel müssen bei einer Ausführungsform Dummy-Gates niemals vor dem Fertigen von Gate-Kontakten über aktiven Teilen der Gate-Stapel gebildet werden. Die oben beschriebenen Gate-Stapel können tatsächlich permanente Gate-Stapel wie anfänglich gebildet sein. Außerdem können die hier beschriebenen Prozesse verwendet werden, um eine oder mehrere Halbleitervorrichtungen zu bilden. Eine oder mehrere Ausführungsformen können insbesondere nützlich zum Fertigen von Halbleitervorrichtungen mit einem 10-Nanometer(10 nm)- oder kleinerem Technologieknoten sein.
  • Bei einer Ausführungsform, wie auch durch die vorliegende Beschreibung hinweg verwendet, werden lithografische Vorgänge unter Verwendung von 193-nm-Immersionslithografie (i193), Extremes-UV(EUV)- und/oder Elektronenstrahldirektschreib(EBDW: Electron Beam Direct Write)-Lithografie oder dergleichen gebildet. Ein Positiv- oder Negativfotolack kann verwendet werden. Bei einer Ausführungsform ist eine lithografische Maske eine Dreifachschichtmaske, die aus einem topographischen Maskierungsteil, einer Antireflexionsbeschichtung(ARC: Anti-Reflective Coating)-Schicht und einer Fotolackschicht besteht. Bei einer bestimmten solchen Ausführungsform ist der topographische Maskierungsteil eine Kohlenstoffhartmaske(CHM)-Schicht und ist die Antireflexionsbeschichtungsschicht eine Silicium-ARC-Schicht.
  • Bei einem anderen Aspekt kann die Leistungsfähigkeit eines Dünnfilmtransistors (TFT) von der Ladungsträgermobilität der Komponenten in dem TFT abhängen. Zum Beispiel ermöglicht ein Material mit einer höheren Ladungsträgermobilität, dass sich Ladungsträger schneller als Reaktion auf ein gegebenes elektrisches Feld als bei einem Material mit einer niedrigeren Ladungsträgermobilität bewegen. Entsprechend können hohe Ladungsträgermobilitäten mit einer verbesserten Leistungsfähigkeit assoziiert werden. Obwohl oben als einzelne halbleitende Oxidschichten gezeigt und beschrieben, befindet sich gemäß hier beschriebenen Ausführungsformen eine Schicht aus einem halbleitenden Oxid, wie etwa eine Schicht aus IGZO, zwischen einem High-k-Gate-Dielektrikum-Material und einem halbleitenden Oxidkanalmaterial mit höherer Mobilität. Obwohl IGZO eine relativ niedrige Mobilität (10 cm2/V-s) hat, kann der Unterschwellenhub von IGZO nahe der herkömmlichen theoretischen unteren Grenze sein. Bei manchen Ausführungsformen kann eine dünne Schicht aus IGZO direkt an ein Kanalmaterial der Wahl angrenzen und kann sandwichartig zwischen dem Kanalmaterial und dem High-k-Dielektrikum liegen. Die Verwendung von IGZO an der Grenzfläche zwischen dem Gate-Stapel und dem Kanal kann einen oder mehrere einer Reihe von Vorteilen erzielen. Zum Beispiel kann eine IGZO-Grenzfläche eine relativ kleine Anzahl an Grenzflächenfallen aufweisen, Defekte, an denen Ladungsträger gefangen und freigegeben werden und die eine Leistungsfähigkeit behindern. Ein TFT, der eine IGZO-Schicht als ein zweites halbleitendes Oxidmaterial beinhaltet, kann einen wünschenswert niedrigen Gate-Leckverlust aufzeigen. Wenn IGZO als eine Grenzfläche zu einem halbleitenden Nicht-IGZO-Oxidkanalmaterial (z. B. einem Dünnfilm-Oxid-Halbleiter-Material mit einer höheren Mobilität als IGZO) verwendet wird, können die Vorteile des Kanalmaterials mit höherer Mobilität gleichzeitig mit den guten Gate-Oxid-Grenzflächeneigenschaften realisiert werden, die durch das IGZO bereitgestellt werden. Gemäß einer oder mehreren hier beschriebenen Ausführungsformen ermöglicht eine Gate-Kanal-Anordnung basierend auf einem dualen halbleitenden Oxidschichtkanal die Verwendung eines breiteren Spektrums von Dünnfilmtransistorkanalmaterialien, während eine wünschenswerte Gate-Steuerung erreicht wird, als dies unter Verwendung herkömmlicher Ansätze erreichbar wäre.
  • Bei einer Ausführungsform kann das Hinzufügen eines zweiten Dünnfilmhalbleiters um ein erstes TFT-Material herum eine Mobilitätsverbesserung und/oder verbesserte Kurzkanaleffekte (SCEs: Short Channel Effects) bereitstellen, insbesondere falls die gesamte Leitung in dem zweiten Material stattfindet. Das zweite TFT-Material kann hinsichtlich einer starken Sauerstoffbindungsfähigkeit ausgewählt werden, um den TFT zu stabilisieren, wenn er einer Verarbeitung stromabwärts ausgesetzt wird. Gemäß einer Ausführungsform ist ein halbleitendes Oxidmaterial mit einer höheren Mobilität effektiv in einem halbleitenden Oxidmaterial mit einer niedrigeren Mobilität eingepackt, dass stabiler gegenüber Sauerstoff ist. Die resultierende Struktur kann die negativen Effekte von Hochtemperaturverarbeitungsoperationen stromabwärts oder aggressiven Operationen an dem inneren TFT-Material beschränken, indem das sehr stabile äußere Material vorhanden ist. Ein vergrößerter Satz von Materialien, die zum gleichzeitigen Maximieren der Stabilität und Mobilität gewählt werden, kann unter Verwendung einer solchen Dualmaterialarchitektur erreicht werden.
  • Bei einem anderen Aspekt ist eine kristalline 2D-Auskleidung in einer Gate-Elektrode-Struktur enthalten, z. B. als eine Austrittsarbeitsschicht der Gate-Elektrode-Struktur. Als ein Beispiel für eine abgeschlossene Vorrichtung, wie durch eine einzelne Gate-Leitung genommen, veranschaulicht 8A eine Querschnittsansicht einer nichtplanaren Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 8B veranschaulicht eine Draufsicht entlang der a-a'-Achse der Halbleitervorrichtung aus 8A gemäß einer Ausführungsform der vorliegenden Offenbarung. Obwohl nur eine Gate-Leitung gezeigt ist, versteht es sich, dass mehrere Gate-Leitungen in einer Integrierter-Schaltkreis-Struktur enthalten sein können.
  • Unter Bezugnahme auf 8A beinhaltet eine Halbleiterstruktur oder -vorrichtung 800 ein nichtplanares aktives Gebiet (z. B. eine Finnenstruktur einschließlich eines hervorstehenden Finnenteils 804 und eines Subfinnengebiets 805), das von dem Substrat 802 und innerhalb des Isolationsgebiets 806 gebildet ist. Eine Gate-Leitung 808 ist über den hervorstehenden Teilen 804 des nichtplanaren aktiven Gebiets sowie über einem Teil des Isolationsgebiets 806 angeordnet. Wie gezeigt, beinhaltet die Gate-Leitung 808 eine Gate-Elektrode 850 und eine Gate-Dielektrikum-Schicht 852. Bei einer Ausführungsform kann die Gate-Leitung 808 auch eine dielektrische Kappenschicht 854 beinhalten. Ein Gate-Kontakt 814 und der darüberliegende Gate-Kontakt-Via 816 werden auch aus dieser Perspektive zusammen mit einer darüberliegenden Metallzwischenverbindung 860 gesehen, die alle in Zwischenschichtdielektrikumstapeln oder -schichten 870 angeordnet sind. Der Gate-Kontakt 814 ist in einer Öffnung gebildet, die in der dielektrischen Kappenschicht 854 gebildet ist. Auch bei Betrachtung aus der Perspektive aus 8A ist der Gate-Kontakt 814 bei einer Ausführungsform über dem Isolationsgebiet 806 angeordnet, aber nicht über den nichtplanaren aktiven Gebieten. Bei manchen Ausführungsformen ist der Gate-Kontakt 814 über den nichtplanaren aktiven Gebieten angeordnet.
  • Bei einer Ausführungsform beinhaltet die Gate-Elektrode 850 ein leitfähiges Füllmaterial und eine zweidimensionale (2D) kristalline Auskleidung. Die kristalline 2D-Auskleidung befindet sich in direktem Kontakt mit dem leitfähigen Füllmaterial. Die kristalline 2D-Auskleidung beinhaltet eine gleiche Metallspezies wie das leitfähige Füllmaterial. Bei einer solchen Ausführungsform weist die kristalline 2D-Auskleidung eine andere Austrittsarbeit als das leitfähige Füllmaterial auf. Bei einer spezifischen solchen Ausführungsform ist die kristalline 2D-Auskleidung eine Austrittsarbeitseinstellungsschicht der Gate-Elektrode 850. Bei einer Ausführungsform ist die kristalline 2D-Auskleidung eine Monoschicht. Bei einer Ausführungsform weist die kristalline 2D-Auskleidung eine Dicke von weniger als 5 Nanometer auf. Bei einer Ausführungsform ist die Metallspezies Kupfer. Bei einer Ausführungsform ist die Metallspezies Kobalt. Bei einer Ausführungsform ist die Metallspezies Wolfram.
  • Unter Bezugnahme auf 8B ist die Gate-Leitung 808 über den hervorstehenden Finnenteilen 804 angeordnet gezeigt. Source- und Drain-Gebiete 804A und 804B der hervorstehenden Finnenteile 804 können aus dieser Perspektive gesehen werden. Bei einer Ausführungsform sind das Source- und Drain-Gebiet 804A und 804B dotierte Teile des ursprünglichen Materials der hervorstehenden Finnenteile 804. Bei einer anderen Ausführungsform wird das Material der hervorstehenden Finnenteile 804 entfernt und z. B. durch epitaktische Abscheidung mit einem anderen Halbleitermaterial ersetzt. In beiden Fällen können sich das Source- und Drain-Gebiet 804A und 804B unterhalb der Höhe der dielektrischen Schicht 806, d. h. in das Subfinnengebiet 805, erstrecken.
  • Bei einer Ausführungsform ist die Halbleiterstruktur oder -vorrichtung 800 eine nichtplanare Vorrichtung, wie etwa unter anderem eine Fin-FET- oder Tri-Gate-Vorrichtung. Bei einer solchen Ausführungsform besteht ein entsprechendes halbleitendes Kanalgebiet aus einem dreidimensionalen Körper oder ist in diesem gebildet. Bei einer solchen Ausführungsform umgeben die Gate-Elektrode-Stapel der Gate-Leitungen 808 wenigstens eine obere Oberfläche und ein Paar von Seitenwänden des dreidimensionalen Körpers.
  • Wieder unter Bezugnahme auf 8A platziert die Anordnung der Halbleiterstruktur oder -vorrichtung 800 den Gate-Kontakt über den Isolationsgebieten. Eine solche Anordnung kann als eine ineffiziente Verwendung von Layoutplatz gesehen werden. Bei einer anderen Ausführungsform weist jedoch eine Halbleitervorrichtung Kontaktstrukturen auf, die Teile einer Gate-Elektrode kontaktieren, die über einem aktiven Gebiet gebildet ist. Allgemein beinhalten eine oder mehrere Ausführungsformen der vorliegenden Offenbarung vor dem (z. B. zusätzlich zu dem) Bilden einer Gate-Kontakt-Struktur (wie etwa eines Via) über einem aktiven Teil eines Gate und in einer gleichen Schicht wie ein Grabenkontakt-Via zuerst Verwenden eines Gate-ausgerichteten Grabenkontaktprozesses. Ein solcher Prozess kann implementiert werden, um Grabenkontaktstrukturen für eine Halbleiterstrukturfertigung, z. B. für eine Integrierter-Schaltkreis-Fertigung, zu bilden. Bei einer Ausführungsform wird eine Grabenkontaktstruktur als mit einer existierenden Gate-Struktur ausgerichtet gebildet. Im Gegensatz dazu schließen herkömmliche Ansätze typischerweise einen zusätzlichen Lithografieprozess mit enger Überdeckungsgenauigkeit einer lithografischen Kontaktstruktur mit einer existierenden Gate-Struktur in Kombination mit selektivem kontaktlosem Ätzen ein. Zum Beispiel kann ein herkömmlicher Prozess Strukturieren eines Poly(Gate)-Gitters mit separatem Strukturieren von Kontaktmerkmalen beinhalten.
  • Bei einem anderen Aspekt wird eine Dünnfilmkristallbildung zum Passivieren von Zwischenverbindungen beschrieben. Um einen Kontext bereitzustellen, veranschaulicht 9 Querschnittsansichten der Bildung einer vergrabenen Kanalstruktur.
  • Unter Bezugnahme auf Teil (a) aus 9 befindet sich eine dielektrische Schicht 902 oberhalb eines Substrats 900. Ein aktiver Kanal 904 befindet sich in der dielektrischen Schicht 902. Leitfähige Kontakte 906, wie etwa Kupferkontakte, sind mit dem aktiven Kanal 904 gekoppelt.
  • Unter Bezugnahme auf Teil (b) aus 9 kann beim Wasserstoff- oder Sauerstofftempern der Struktur aus Teil (a) aus 9, wie durch die Pfeile 910 aus Teil (b) aus 9 repräsentiert, ein aktives Kanalgebiet 904 zu einem beschädigten aktiven Gebiet 904A mit beschädigten Gebieten 905 darin werden.
  • Unter Bezugnahme auf 9 können vergrabene aktive Kanäle (z. B. Halbleiterkanäle) verschlechtert werden, wenn sie verschiedenen End-Of-Line-Temperprozessen ausgesetzt werden, weil H oder O2 entlang einer Kontaktseitenwand diffundiert, was zu einem beschädigten vergrabenen aktiven Kanalmaterial führt. Es ist möglicherweise nicht realistisch, eine wiederholbare perfekte Cu-Füllung zu realisieren, die eine perfekte Versiegelung mit Seitenwänden erzeugt, die eine Diffusion von H oder O2 verhindern kann.
  • Im Gegensatz zu 9 veranschaulicht 10 Querschnittsansichten der Bildung einer vergrabenen Kanalstruktur mit einer schützenden selbstbildenden Barriere gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf Teil (a) aus 10 befindet sich eine dielektrische Schicht 1002 oberhalb eines Substrats 1000. Ein aktiver Kanal 1004 befindet sich in der dielektrischen Schicht 1002. Leitfähige Kontakte 1006, wie etwa Kupferkontakte, sind mit dem aktiven Kanal 1004 gekoppelt.
  • Unter Bezugnahme auf Teil (b) aus 10 wird eine Behandlung, wie etwa ein Formiergastempern, verwendet, um eine obere 2D-Kristallschicht 1006B und eine verbleibende Kupferfüllung 1006A zu bilden.
  • Unter Bezugnahme auf Teil (c) aus 10 wird während des Wasserstoff- oder Sauerstofftemperns der Struktur aus Teil (b) aus 10, wie durch die Pfeile 1010 aus Teil (c) aus 10 repräsentiert, ein aktives Kanalgebiet 1004 durch die obere 2D-Kristallschicht 1006B vor einer Beschädigung geschützt.
  • Unter Bezugnahme auf 10 ist die obere 2D-Kristallschicht 1006B atomar dünn und kann eine Diffusion von Elementen in den aktiven Kanal 1004 verhindern. Die obere 2D-Kristallschicht 1006B kann durch Behandeln des Füllmaterials 1006 oder durch Abscheidung bei einer Temperatur, die mit einer BEOL-Verarbeitung kompatibel ist, gebildet werden. Des Weiteren kann sich eine solche obere 2D-Kristallschicht 1006B effektiv ausdehnen, indem leere Gebiete entlang den Seitenwänden der Kontakte 1006 gefüllt werden. Eine solche atomar dünne Barriere kann unter Verwendung der Oberseite eines Cu-Gebiets (z. B. durch Selbstpassivierung) aufgewachsen werden. Der Kristall dehnt sich aus (z. B. amorph bis kristallin), wodurch jegliche Lücken verschlossen werden, so dass eine Passivierung und/oder Versiegelung mit hoher Qualität bereitgestellt wird.
  • Bei einem anderen Aspekt können die hier beschriebenen Integrierter-Schaltkreis-Strukturen in einer elektronischen Vorrichtung enthalten sein. Als ein erstes Beispiel für eine Einrichtung, die einen oder mehrere der hier offenbarten TFTs enthalten kann, sind 11A und 11B Draufsichten eines Wafers und von Dies, die einen oder mehrere Dünnfilmtransistoren mit einer auskleidungslosen selbstbildenden Barriere beinhalten, gemäß beliebigen der hier offenbarten Ausführungsformen.
  • Unter Bezugnahme auf 11A und 11B kann ein Wafer 1100 aus Halbleitermaterial bestehen und kann einen oder mehrere Dies 1102 mit Integrierter-Schaltkreis(IC)-Strukturen beinhalten, die auf einer Oberfläche des Wafers 1100 gebildet sind. Jeder der Dies 1102 kann eine Wiederholungseinheit eines Halbleiterprodukts sein, das einen beliebigen geeigneten IC beinhaltet (z. B. ICs einschließlich einer oder mehrerer Strukturen, wie etwa der Strukturen 300, 400, 450, 470, 500 oder 600). Nachdem die Fertigung des Halbleiterprodukts abgeschlossen ist (z. B. nach der Herstellung der Strukturen 300, 400, 450, 470, 500 oder 600), kann der Wafer 1100 einen Vereinzelungsprozess durchlaufen, in welchem jeder der Dies 1102 von den anderen getrennt wird, um diskrete „Chips“ des Halbleiterprodukts bereitzustellen. Insbesondere können Vorrichtungen, die einen TFT, wie hier offenbart, beinhalten, die Form des Wafers 1100 (z. B. nicht vereinzelt) oder die Form des Dies 1102 (z. B. vereinzelt) annehmen. Der Die 1102 kann einen oder mehrere Transistoren und/oder eine Hilfsschaltungsanordnung zum Führen elektrischer Signale zu den Transistoren sowie andere IC-Komponenten beinhalten. Bei manchen Ausführungsformen kann der Wafer 1100 oder der Die 1102 eine Speichervorrichtung (z. B. eine Statischer-Direktzugriffsspeicher(SRAM)-Vorrichtung), eine Logikvorrichtung (z. B. ein AND-, OR-, NAND- oder NOR-Gatter) oder ein beliebiges anderes geeignetes Schaltkreiselement beinhalten. Mehrere dieser Vorrichtungen können auf einem einzigen Die 1102 kombiniert werden. Zum Beispiel kann ein durch mehrere Speichervorrichtungen gebildetes Speicherarray auf einem selben Die 1102 wie eine Verarbeitungsvorrichtung oder eine andere Logik gebildet sein, die dazu konfiguriert ist, Informationen in den Speichervorrichtungen zu speichern oder in dem Speicherarray gespeicherte Befehle auszuführen.
  • 12 ist eine Querschnittsseitenansicht einer Integrierter-Schaltkreis(IC)-Vorrichtung, die einen oder mehrere Dünnfilmtransistoren mit einer auskleidungslosen selbstbildenden Barriere beinhalten kann, gemäß einer oder mehreren der hier offenbarten Ausführungsformen.
  • Unter Bezugnahme auf 12 wird eine IC-Vorrichtung 1200 auf einem Substrat 1202 (z. B. dem Wafer 1100 aus 11A) gebildet und kann in einem Die (z. B. dem Die 1102 aus 11B) enthalten sein, der vereinzelt oder in einem Wafer enthalten sein kann. Obwohl hier einige wenige Beispiele für Materialien, aus denen das Substrat 1202 gebildet werden kann, oben in Assoziation mit dem Substrat 402, 452, 502, 602, 700 oder einem Substrat unterhalb der ILD-Schicht 320 beschrieben sind, kann ein beliebiges Material verwendet werden, das als eine Grundlage für eine IC-Vorrichtung 1200 dienen kann.
  • Die IC-Vorrichtung 1200 kann eine oder mehrere Vorrichtungsschichten, wie etwa die Vorrichtungsschicht 1204, beinhalten, die auf dem Substrat 1202 angeordnet sind. Die Vorrichtungsschicht 1204 kann Merkmale eines oder mehrerer Transistoren 1240 (z. B. oben beschriebener TFTs) beinhalten, die auf dem Substrat 1202 gebildet sind. Die Vorrichtungsschicht 1204 kann zum Beispiel ein oder mehrere Source- und/oder Drain(S/D)-Gebiete 1220, ein Gate 1222 zum Steuern eines Stromflusses in dem Transistor 1240 zwischen den S/D-Gebieten 1220 und einen oder mehrere S/D-Kontakte 1224 zum Führen elektrischer Signale zu/von den S/D-Gebieten 1220 beinhalten. Die Transistoren 1240 können zusätzliche Merkmale aufweisen, die der Klarheit halber nicht dargestellt sind, wie etwa Vorrichtungsisolationsgebiete, Gate-Kontakte und dergleichen. Die Transistoren 1240 sind nicht auf den/die in 12 dargestellte(n) Typ und Konfiguration beschränkt und können eine große Vielfalt von anderen Typen und Konfigurationen beinhalten, wie etwa, zum Beispiel, planare Transistoren, nichtplanare Transistoren oder eine Kombination aus beiden. Nichtplanare Transistoren können Finnenbasierte Transistoren, wie etwa Doppel-Gate-Transistoren oder Tri-Gate-Transistoren, und Wrap-Around- oder All-Around-Gate-Transistoren, wie etwa Nanoband- und Nanodrahttransistoren, beinhalten. Insbesondere nehmen einer oder mehrere der Transistoren 1240 die Form der Transistoren 300, 400, 450, 470, 500 oder 600 an. Dünnfilmtransistoren, wie etwa 300, 400, 450, 470, 500 oder 600, können besonders vorteilhaft sein, wenn sie in den Metallschichten einer Mikroprozessorvorrichtung für eine eingebettete Dynamischer-Direktzugriffsspeicher(DRAM)-Schaltungsanordnung, analoge Schaltungsanordnung, Logikschaltungsanordnung oder Speicherschaltungsanordnung verwendet werden, und können zusammen mit bestehenden Komplementärer-Metall-Oxid-Halbleiter(CMOS)-Prozessen gebildet werden.
  • Elektrische Signale, wie etwa Leistungs- und/oder Eingabe-/Ausgabe(E/A)-Signale, können zu und/oder von den Transistoren 1240 der Vorrichtungsschicht 1204 durch eine oder mehrere Zwischenverbindungsschichten geführt werden, die auf der Vorrichtungsschicht 1204 (in 12 als Zwischenverbindungsschichten 1206-1210 veranschaulicht) angeordnet sind. Zum Beispiel können elektrisch leitfähige Merkmale der Vorrichtungsschicht 1204 (z. B. das Gate 1222 und die S/D-Kontakte 1224) elektrisch mit den Zwischenverbindungsstrukturen 1228 der Zwischenverbindungsschichten 1206-1210 gekoppelt sein. Die eine oder die mehreren Zwischenverbindungsschichten 1206-1210 können einen Zwischenschichtdielektrikum(ILD)-Stapel 1219 der IC-Vorrichtung 1200 bilden.
  • Die Zwischenverbindungsstrukturen 1228 können innerhalb der Zwischenverbindungsschichten 1206-1210 angeordnet sein, um elektrische Signale gemäß einer großen Vielfalt von Gestaltungen zu führen (insbesondere ist die Anordnung nicht auf die in 12 dargestellte spezielle Konfiguration von Zwischenverbindungsstrukturen 1228 beschränkt). Obwohl eine bestimmte Anzahl an Zwischenverbindungsschichten 1206-1210 in 12 dargestellt ist, beinhalten Ausführungsformen der vorliegenden Offenbarung IC-Vorrichtungen mit mehr oder weniger Zwischenverbindungsschichten als dargestellt.
  • Bei manchen Ausführungsformen können die Zwischenverbindungsstrukturen 1228 Grabenstrukturen 1228a (manchmal als „Leitungen“ bezeichnet) und/oder Via-Strukturen 1228b, die mit einem elektrisch leitfähigen Material, wie etwa einem Metall, gefüllt sind, beinhalten. Die Grabenstrukturen 1228a können so angeordnet sein, dass sie elektrische Signale in einer Richtung einer Ebene führen, die im Wesentlichen parallel zu einer Oberfläche des Substrats 1202 ist, auf dem die Vorrichtungsschicht 1204 gebildet ist. Zum Beispiel können die Grabenstrukturen 1228a elektrische Signale in einer Richtung in die Seite der Perspektive aus 12 hinein und aus dieser heraus führen. Die Via-Strukturen 1228b können so angeordnet sein, dass sie elektrische Signale in einer Richtung einer Ebene führen, die im Wesentlichen senkrecht zu der Oberfläche des Substrats 1202 ist, auf dem die Vorrichtungsschicht 1204 gebildet ist. Bei manchen Ausführungsformen können die Via-Strukturen 1228b Grabenstrukturen 1228a unterschiedlicher Zwischenverbindungsschichten 1206-1210 elektrisch miteinander koppeln.
  • Die Zwischenverbindungsschichten 1206-1210 können ein dielektrisches Material 1226 beinhalten, das zwischen den Zwischenverbindungsstrukturen 1228 angeordnet ist, wie in 12 gezeigt ist. Bei manchen Ausführungsformen kann das zwischen den Zwischenverbindungsstrukturen 1228 in unterschiedlichen der Zwischenverbindungsschichten 1206-1210 angeordnete dielektrische Material 1226 unterschiedliche Zusammensetzungen aufweisen; bei anderen Ausführungsformen kann die Zusammensetzung des dielektrischen Materials 1226 zwischen unterschiedlichen Zwischenverbindungsschichten 1206-1210 gleich sein. In beiden Fällen kann ein solches dielektrisches Material als ein Zwischenschichtdielektrikum(ILD)-Material bezeichnet werden.
  • Eine erste Zwischenverbindungsschicht 1206 (als Metall 1 oder „M1“ bezeichnet) kann direkt auf der Vorrichtungsschicht 1204 gebildet werden. Bei manchen Ausführungsformen kann die erste Zwischenverbindungsschicht 1206 Grabenstrukturen 1228a und/oder Via-Strukturen 1228b beinhalten, wie gezeigt ist. Die Grabenstrukturen 1228a der ersten Zwischenverbindungsschicht 1206 können mit Kontakten (z. B. den S/D-Kontakten 1224) der Vorrichtungsschicht 1204 gekoppelt sein.
  • Eine zweite Zwischenverbindungsschicht 1208 (als Metall 2 oder „M2“ bezeichnet) kann direkt auf der ersten Zwischenverbindungsschicht 1206 gebildet werden. Bei manchen Ausführungsformen kann die zweite Zwischenverbindungsschicht 1208 Via-Strukturen 1228b beinhalten, um die Grabenstrukturen 1228a der zweiten Zwischenverbindungsschicht 1208 mit den Grabenstrukturen 1228a der ersten Zwischenverbindungsschicht 1206 zu koppeln. Obwohl die Grabenstrukturen 1228a und die Via-Strukturen 1228b der Klarheit halber mit einer Linie in jeder Zwischenverbindungsschicht (z. B. innerhalb der zweiten Zwischenverbindungsschicht 1208) strukturell umrissen sind, können die Grabenstrukturen 1228a und die Via-Strukturen 1228b bei manchen Ausführungsformen strukturell und/oder materiell zusammenhängen (z. B. gleichzeitig während eines Dual-Damascene-Prozesses gefüllt werden).
  • Eine dritte Zwischenverbindungsschicht 1210 (als Metall 3 oder „M3“ bezeichnet) (und bei Bedarf zusätzliche Zwischenverbindungsschichten) kann in Folge auf der zweiten Zwischenverbindungsschicht 1208 gemäß ähnlichen Techniken und Konfigurationen, die in Verbindung mit der zweiten Zwischenverbindungsschicht 1208 oder der ersten Zwischenverbindungsschicht 1206 beschrieben sind, gebildet werden.
  • Die IC-Vorrichtung 1200 kann ein Lötstopplackmaterial 1234 beinhalten (z. B. Polyimid oder ein ähnliches Material) und ein oder mehrere Bondpads 1236 beinhalten, die auf den Zwischenverbindungsschichten 1206-1210 gebildet sind. Die Bondpads 1236 können elektrisch mit den Zwischenverbindungsstrukturen 1228 gekoppelt sein und dazu konfiguriert sein, die elektrischen Signale des (der) Transistors (Transistoren) 1240 zu anderen externen Vorrichtungen zu führen. Zum Beispiel können Löthügel auf dem einen oder den mehreren Bondpads 1236 gebildet werden, um einen Chip, der die IC-Vorrichtung 1200 beinhaltet, mechanisch und/oder elektrisch mit einer anderen Komponente (z. B. einer Leiterplatte) zu koppeln. Die IC-Vorrichtung 1200 kann andere alternative Konfigurationen, um die elektrischen Signale von den Zwischenverbindungsschichten 1206-1210 zu führen, als in anderen Ausführungsformen dargestellt aufweisen. Zum Beispiel können die Bondpads 1236 durch andere analoge Merkmale (z. B. Pfosten), die die elektrischen Signale zu externen Komponenten führen, ersetzt werden oder diese ferner beinhalten.
  • 13 ist eine Querschnittsseitenansicht einer Integrierter-Schaltkreis(IC)-Vorrichtungsbaugruppe, die einen oder mehrere Dünnfilmtransistoren mit einer auskleidungslosen selbstbildenden Barriere beinhaltet, gemäß einer oder mehreren der hier offenbarten Ausführungsformen.
  • Unter Bezugnahme auf 13 beinhaltet eine IC-Vorrichtungsbaugruppe 1300 Komponenten mit einer oder mehreren hier beschriebenen Integrierter-Schaltkreis-Strukturen. Die IC-Vorrichtungsbaugruppe 1300 beinhaltet eine Anzahl an Komponenten, die auf einer Leiterplatte 1302 (die z. B. eine Hauptplatine sein kann) angeordnet sind. Die IC-Vorrichtungsbaugruppe 1300 beinhaltet Komponenten, die auf einer ersten Fläche 1340 der Leiterplatte 1302 und auf einer gegenüberliegenden zweiten Fläche 1342 der Leiterplatte 1302 angeordnet sind. Allgemein können Komponenten auf einer oder beiden Flächen 1340 und 1342 angeordnet sein. Insbesondere können beliebige geeignete der Komponente der IC-Vorrichtungsbaugruppe 1300 eine Anzahl an hier offenbarten TFT-Strukturen 300, 400, 450, 470, 500 oder 600 beinhalten.
  • Bei manchen Ausführungsformen kann die Leiterplatte 1302 eine gedruckte Leiterplatte (PCB: Printed Circuit Board) sein, die mehrere Metallschichten beinhaltet, die durch Schichten aus dielektrischem Material voneinander getrennt und durch elektrisch leitfähige Vias miteinander verbunden sind. Eine oder mehrere beliebige der Metallschichten können in einem gewünschten Schaltkreismuster gebildet werden, um elektrische Signale (optional in Verbindung mit anderen Metallschichten) zwischen mit der Leiterplatte 1302 gekoppelten Komponenten zu führen. Bei manchen Ausführungsformen kann die Leiterplatte 1302 ein Nicht-PCB-Substrat sein.
  • Die in 13 veranschaulichte IC-Vorrichtungsbaugruppe 1300 beinhaltet eine Gehäuse-auf-Interposer-Struktur 1336, die durch Kopplungskomponenten 1316 mit der ersten Fläche 1340 der Leiterplatte 1302 gekoppelt ist. Die Kopplungskomponenten 1316 können die Gehäuse-auf-Interposer-Struktur 1336 elektrisch und mechanisch mit der Leiterplatte 1302 koppeln und können Lötkugeln (wie in 13 gezeigt), männliche und weibliche Teile eines Sockels, einen Klebstoff, ein Unterfüllmaterial und/oder eine beliebige andere geeignete elektrische und/oder mechanische Kopplungsstruktur beinhalten.
  • Die Gehäuse-auf-Interposer-Struktur 1336 kann ein IC-Gehäuse 1320 beinhalten, das durch Kopplungskomponenten 1318 mit einem Interposer 1304 gekoppelt ist. Die Kopplungskomponenten 1318 können eine beliebige für die Anwendung geeignete Form annehmen, wie etwa die oben unter Bezugnahme auf die Kopplungskomponenten 1316 besprochenen Formen. Obwohl ein einziges IC-Gehäuse 1320 in 13 gezeigt ist, können mehrere IC-Gehäuse mit dem Interposer 1304 gekoppelt sein. Es versteht sich, dass zusätzliche Interposer mit dem Interposer 1304 gekoppelt sein können. Der Interposer 1304 kann ein dazwischenliegendes Substrat bereitstellen, das eine Brücke zwischen der Leiterplatte 1302 und dem IC-Gehäuse 1320 bildet. Das IC-Gehäuse 1320 kann zum Beispiel ein Die (der Die 1102 aus 11B), eine IC-Vorrichtung (z. B. die IC-Vorrichtung 1200 aus 12) oder eine beliebige andere geeignete Komponente sein oder diese beinhalten. Allgemein kann der Interposer 1304 eine Verbindung auf ein größeres Rastermaß spreizen oder eine Verbindung zu einer anderen Verbindung umleiten. Zum Beispiel kann der Interposer 1304 das IC-Gehäuse 1320 (z. B. einen Die) mit einer Kugelgitteranordnung (BGA: Ball Grid Array) der Kopplungskomponenten 1316 zum Koppeln der Leiterplatte 1302 koppeln. Bei der in 13 veranschaulichten Ausführungsform sind das IC-Gehäuse 1320 und die Leiterplatte 1302 an gegenüberliegenden Seiten des Interposers 1304 angebracht. Bei anderen Ausführungsformen können das IC-Gehäuse 1320 und die Leiterplatte 1302 an einer gleichen Seite des Interposers 1304 angebracht sein. Bei manchen Ausführungsformen können drei oder mehr Komponenten mittels des Interposers 1304 miteinander verbunden sein.
  • Der Interposer 1304 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem keramischen Material oder einem Polymermaterial, wie etwa Polyimid, gebildet sein. Bei manchen Implementierungen kann der Interposer 1304 aus alternierend starren oder flexiblen Materialien gebildet sein, die die gleichen oben zur Verwendung in einem Halbleitersubstrat beschriebenen Materialien beinhalten können, wie etwa Silicium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien. Der Interposer 1304 kann Metallzwischenverbindungen 1308 und Vias 1310 beinhalten, einschließlich unter anderem Siliciumdurchkontaktierungen (TSV - Through-Silicon Vias) 1306. Der Interposer 1304 kann ferner eingebettete Vorrichtungen 1314 beinhalten, die sowohl passive als auch aktive Vorrichtungen beinhalten. Solche Vorrichtungen können unter anderem Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren, ESD-Vorrichtungen (ESD: Electrostatic Discharge - elektrostatische Entladung) und Speichervorrichtungen beinhalten. Komplexere Vorrichtungen, wie beispielsweise Hochfrequenz(HF)-Vorrichtungen, Leistungsverstärker, Leistungsverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und Mikroelektromechanisches-System(MEMS)-Vorrichtungen, können auch auf dem Interposer 1304 gebildet werden. Die Gehäuse-auf-Interposer-Struktur 1336 kann die Form beliebiger in der Technik bekannter Gehäuse-auf-Interposer-Strukturen annehmen.
  • Die IC-Vorrichtungsbaugruppe 1300 kann ein IC-Gehäuse 1324 beinhalten, das durch Kopplungskomponenten 1322 mit der ersten Fläche 1340 der Leiterplatte 1302 gekoppelt ist. Die Kopplungskomponenten 1322 können die Form beliebiger der oben unter Bezugnahme auf die Kopplungskomponenten 1316 besprochenen Ausführungsformen annehmen und das IC-Gehäuse 1324 kann die Form beliebiger der oben unter Bezugnahme auf das IC-Gehäuse 1320 besprochenen Ausführungsformen annehmen.
  • Die in 13 veranschaulichte IC-Vorrichtungsbaugruppe 1300 beinhaltet eine Gehäuse-auf-Gehäuse-Struktur 1334, die durch Kopplungskomponenten 1328 mit der zweiten Fläche 1342 der Leiterplatte 1302 gekoppelt ist. Die Gehäuse-auf-Gehäuse-Struktur 1334 kann ein IC-Gehäuse 1326 und ein IC-Gehäuse 1332 beinhalten, die durch Kopplungskomponenten 1330 so miteinander gekoppelt sind, dass das IC-Gehäuse 1326 zwischen der Leiterplatte 1302 und dem IC-Gehäuse 1332 angeordnet ist. Die Kopplungskomponenten 1328 und 1330 können die Form beliebiger Ausführungsformen der oben besprochenen Kopplungskomponenten 1316 annehmen und die IC-Gehäuse 1326 und 1332 können die Form beliebiger Ausführungsformen des oben besprochenen IC-Gehäuses 1320 annehmen. Die Gehäuse-auf-Gehäuse-Struktur 1334 kann gemäß beliebiger in der Technik bekannter Gehäuse-auf-Gehäuse-Strukturen konfiguriert sein.
  • Hier offenbarte Ausführungsformen können zur Herstellung einer großen Vielfalt verschiedener Typen integrierter Schaltkreise und/oder mikroelektronischer Vorrichtungen verwendet werden. Beispiele für solche integrierte Schaltkreise beinhalten unter anderem Prozessoren, Chipsatzkomponenten, Grafikprozessoren, digitale Signalprozessoren, Mikrocontroller und dergleichen. Bei anderen Ausführungsformen kann ein Halbleiterspeicher hergestellt werden. Darüber hinaus können die integrierten Schaltkreise oder andere mikroelektronische Vorrichtungen in einer breiten Vielfalt von elektronischen Vorrichtungen verwendet werden, die in der Technik bekannt sind. Zum Beispiel in Computersystemen (z. B. Desktop, Laptop, Server), Mobiltelefonen, Elektronik für den persönlichen Gebrauch usw. Die integrierten Schaltkreise können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz usw. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann möglicherweise unter Verwendung der hier offenbarten Ansätze hergestellt werden.
  • 14 veranschaulicht eine Rechenvorrichtung 1400 gemäß einer Implementierung der vorliegenden Erfindung. Die Rechenvorrichtung 1400 beherbergt eine Platine 1402. Die Platine 1402 kann eine Anzahl an Komponenten, einschließlich unter anderem eines Prozessors 1404 und wenigstens eines Kommunikationschips 1406, beinhalten. Der Prozessor 1404 ist physisch und elektrisch mit der Platine 1402 gekoppelt. Bei manchen Implementierungen ist der wenigstens eine Kommunikationschip 1406 auch physisch und elektrisch mit der Platine 1402 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 1406 Teil des Prozessors 1404.
  • In Abhängigkeit von ihren Anwendungen kann die Rechenvorrichtung 1400 andere Komponenten beinhalten, die physisch und elektrisch mit der Platine 1402 gekoppelt sein können oder auch nicht. Diese anderen Komponenten beinhalten unter anderem flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, einen Digitalsignalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirmanzeige, eine Berührungsbildschirmsteuerung, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, eine Globales-Positionierungssystem(GPS)-Vorrichtung, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeicherungsvorrichtung (wie etwa ein Festplattenlaufwerk, eine Compact-Disk (CD), eine Digital-Versatile-Disk (DVD) und so weiter).
  • Der Kommunikationschip 1406 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 1400. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltkreise, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nichtfestes Medium Daten kommunizieren können. Der Ausdruck impliziert nicht, dass die assoziierten Vorrichtungen keinerlei Drähte enthalten, obwohl dies bei manchen Ausführungsformen der Fall sein kann. Der Kommunikationschip 1406 kann beliebige einer Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich unter anderem Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie beliebiger anderer drahtloser Protokolle, die als 3G, 4G, 5G und darüber hinaus designt sind. Die Rechenvorrichtung 1400 kann mehrere Kommunikationschips 1406 beinhalten. Beispielsweise kann ein erster Kommunikationschip 1406 kürzerreichweitiger drahtloser Kommunikation, wie etwa Wi-Fi und Bluetooth, gewidmet sein und kann ein zweiter Kommunikationschip 1406 längerreichweitiger drahtloser Kommunikation, wie etwa GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen, gewidmet sein.
  • Der Prozessor 1404 der Rechenvorrichtung 1400 beinhaltet einen Integrierter-Schaltkreis-Die, der innerhalb des Prozessors 1404 gekapselt ist. Bei manchen Implementierungen der Offenbarung beinhaltet der Integrierter-Schaltkreis-Die des Prozessors einen oder mehrere Dünnfilmtransistoren mit einer auskleidungslosen selbstbildenden Barriere gemäß Implementierungen von Ausführungsformen der Offenbarung. Der Begriff „Prozessor“ kann sich auf eine beliebige Vorrichtung oder einen beliebigen Teil einer Vorrichtung beziehen, die bzw. der elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten, die in Registern und/oder einem Speicher gespeichert werden können, umzuwandeln.
  • Der Kommunikationschip 1406 beinhaltet auch einen Integrierter-Schaltkreis-Die, der innerhalb des Kommunikationschips 1406 gekapselt ist. Gemäß einer anderen Implementierung von Ausführungsformen der Offenbarung beinhaltet der Integrierter-Schaltkreis-Die des Kommunikationschips einen oder mehrere Dünnfilmtransistoren mit einer auskleidungslosen selbstbildenden Barriere gemäß Implementierungen von Ausführungsformen der Offenbarung.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 1400 untergebracht ist, einen Integrierter-Schaltkreis-Die enthalten, der einen oder mehrere Dünnfilmtransistoren mit einer auskleidungslosen selbstbildenden Barriere gemäß Implementierungen von Ausführungsformen der Offenbarung beinhaltet.
  • Bei verschiedenen Implementierungen kann die Rechenvorrichtung 1400 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Tischcomputer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Settop-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 1400 eine beliebige andere elektronische Vorrichtung, die Daten verarbeitet, sein.
  • Dementsprechend beinhalten die hier beschriebenen Ausführungsformen Integrierter-Schaltkreis-Strukturen mit auskleidungslosen selbstbildenden Barrieren und Verfahren zum Fertigen 10 Integrierter-Schaltkreis-Strukturen mit auskleidungslosen selbstbildenden Barrieren.
  • Ausführungsbeispiel 1: Eine Integrierter-15 Schaltkreis-Struktur beinhaltet ein dielektrisches Material oberhalb eines Substrats. Eine Zwischenverbindungsstruktur befindet sich in einem Graben in dem dielektrischen Material. Die Zwischenverbindungsstruktur beinhaltet ein leitfähiges Füllmaterial und eine zweidimensionale (2D) kristalline Auskleidung. Die kristalline 2D-Auskleidung befindet sich in direktem Kontakt mit dem dielektrischen Material und mit dem leitfähigen Füllmaterial. Die kristalline 2D-Auskleidung beinhaltet eine gleiche Metallspezies wie das leitfähige Füllmaterial.
  • Ausführungsbeispiel 2: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1, wobei die kristalline 2D-Auskleidung eine Monoschicht ist.
  • Ausführungsbeispiel 3: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1 oder 2, wobei die kristalline 2D-Auskleidung eine Dicke von weniger als 5 Nanometer aufweist.
  • Ausführungsbeispiel 4: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1, 2 oder 3, wobei die Metallspezies Kupfer ist.
  • Ausführungsbeispiel 5: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1, 2 oder 3, wobei die Metallspezies Kobalt ist.
  • Ausführungsbeispiel 6: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1, 2 oder 3, wobei die Metallspezies Wolfram ist.
  • Ausführungsbeispiel 7: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1, 2, 3, 4, 5 oder 6, wobei sich die kristalline 2D-Auskleidung ferner auf einer oberen Oberfläche der Zwischenverbindungstruktur befindet.
  • Ausführungsbeispiel 8: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1, 2, 3, 4, 5, 6 oder 7, wobei die Zwischenverbindungsstruktur eine leitfähige Leitung oder einen leitfähigen Via beinhaltet.
  • Ausführungsbeispiel 9: Eine Integrierter-Schaltkreis-Struktur beinhaltet ein halbleitendes Oxidmaterial über einer Gate-Elektrode. Ein Paar leitfähiger Kontakte befindet sich auf einem ersten Gebiet des halbleitenden Oxidmaterials, wobei sich ein zweites Gebiet des halbleitenden Oxidmaterials zwischen dem Paar leitfähiger Kontakte befindet. Jeder des Paares leitfähiger Kontakte beinhaltet ein leitfähiges Füllmaterial und eine zweidimensionale (2D) kristalline Auskleidung. Die kristalline 2D-Auskleidung befindet sich in direktem Kontakt mit dem halbleitenden Oxidmaterial und mit dem leitfähigen Füllmaterial. Die kristalline 2D-Auskleidung beinhaltet eine gleiche Metallspezies wie das leitfähige Füllmaterial.
  • Ausführungsbeispiel 10: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 9, wobei die kristalline 2D-Auskleidung eine Monoschicht ist.
  • Ausführungsbeispiel 11: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 9 oder 10, wobei die kristalline 2D-Auskleidung eine Dicke von weniger als 5 Nanometer aufweist.
  • Ausführungsbeispiel 12: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 9, 10 oder 11, wobei die Metallspezies Kupfer ist.
  • Ausführungsbeispiel 13: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 9, 10 oder 11, wobei die Metallspezies Kobalt ist.
  • Ausführungsbeispiel 14: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 9, 10 oder 11, wobei die Metallspezies Wolfram ist.
  • Ausführungsbeispiel 15: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 9, 10, 11, 12, 13 oder 14, wobei das halbleitende Oxidmaterial ein Material beinhaltet, das aus der Gruppe ausgewählt ist, die aus Indiumgalliumzinkoxid, Zinnoxid, Antimonoxid, Indiumoxid, Indiumzinnoxid, Titanoxid, Zinkoxid, Indiumzinkoxid, Galliumoxid, Titanoxinitrid, Rutheniumoxid und Wolframoxid besteht.
  • Ausführungsbeispiel 16: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 9, 10, 11, 12, 13, 14 oder 15, die ferner eine Gate-Dielektrikum-Schicht zwischen der Gate-Elektrode und dem halbleitenden Oxidmaterial beinhaltet.
  • Ausführungsbeispiel 17: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 16, wobei die Gate-Dielektrikum-Schicht eine Schicht aus einem High-k-Dielektrikum-Material direkt auf dem halbleitenden Oxidmaterial umfasst.
  • Ausführungsbeispiel 18: Eine Integrierter-Schaltkreis-Struktur beinhaltet eine Halbleiterfinne. Eine Gate-Elektrode befindet sich über der Halbleiterfinne. Die Gate-Elektrode beinhaltet ein leitfähiges Füllmaterial und eine zweidimensionale (2D) kristalline Auskleidung. Die kristalline 2D-Auskleidung befindet sich in direktem Kontakt mit dem leitfähigen Füllmaterial. Die kristalline 2D-Auskleidung beinhaltet eine gleiche Metallspezies wie das leitfähige Füllmaterial. Die kristalline 2D-Auskleidung weist eine andere Austrittsarbeit als das leitfähige Füllmaterial auf.
  • Ausführungsbeispiel 19: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 18, wobei die kristalline 2D-Auskleidung eine Monoschicht ist.
  • Ausführungsbeispiel 20: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 18 oder 19, wobei die kristalline 2D-Auskleidung eine Dicke von weniger als 5 Nanometer aufweist.
  • Ausführungsbeispiel 21: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 18, 19 oder 20, wobei die Metallspezies Kupfer ist.
  • Ausführungsbeispiel 22: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 18, 19 oder 20, wobei die Metallspezies Kobalt ist.
  • Ausführungsbeispiel 23: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 18, 19 oder 20, wobei die Metallspezies Wolfram ist.

Claims (15)

  1. Integrierter-Schaltkreis-Struktur (300), die Folgendes umfasst: ein halbleitendes Oxidmaterial (302) über einer Gate-Elektrode (304); ein Paar leitfähiger Kontakte (308) auf einem ersten Gebiet des halbleitenden Oxidmaterials (302), wobei sich ein zweites Gebiet des halbleitenden Oxidmaterials (302) zwischen dem Paar leitfähiger Kontakte (308) befindet, wobei jeder des Paares leitfähiger Kontakte (308) ein leitfähiges Füllmaterial (308B) und eine zweidimensionale (2D) kristalline Auskleidung (308A) umfasst, die kristalline 2D-Auskleidung (308A) sich in direktem Kontakt mit dem halbleitenden Oxidmaterial (302) und mit dem leitfähigen Füllmaterial (308B) befindet, und die kristalline 2D-Auskleidung (308A) eine gleiche Metallspezies wie das leitfähige Füllmaterial umfasst.
  2. Integrierter-Schaltkreis-Struktur nach Anspruch 1, wobei die kristalline 2D-Auskleidung (308A) eine Monoschicht ist.
  3. Integrierter-Schaltkreis-Struktur nach Anspruch 1 oder 2, wobei die kristalline 2D-Auskleidung (308A) eine Dicke von weniger als 5 Nanometer aufweist.
  4. Integrierter-Schaltkreis-Struktur nach Anspruch 1, 2 oder 3, wobei die Metallspezies Kupfer ist.
  5. Integrierter-Schaltkreis-Struktur nach Anspruch 1, 2 oder 3, wobei die Metallspezies Kobalt ist.
  6. Integrierter-Schaltkreis-Struktur nach Anspruch 1, 2 oder 3, wobei die Metallspezies Wolfram ist.
  7. Integrierter-Schaltkreis-Struktur nach Anspruch 1, 2, 3, 4, 5 oder 6, wobei das halbleitende Oxidmaterial (302) ein Material umfasst, das aus der Gruppe ausgewählt ist, die aus Indiumgalliumzinkoxid, Zinnoxid, Antimonoxid, Indiumoxid, Indiumzinnoxid, Titanoxid, Zinkoxid, Indiumzinkoxid, Galliumoxid, Titanoxinitrid, Rutheniumoxid und Wolframoxid besteht.
  8. Integrierter-Schaltkreis-Struktur nach Anspruch 1, 2, 3, 4, 5, 6 oder 7, die ferner Folgendes umfasst: eine Gate-Dielektrikum-Schicht (306) zwischen der Gate-Elektrode (304) und dem halbleitenden Oxidmaterial (302).
  9. Integrierter-Schaltkreis-Struktur nach Anspruch 8, wobei die Gate-Dielektrikum-Schicht (306) eine Schicht aus einem High-k-Dielektrikum-Material (310) direkt auf dem halbleitenden Oxidmaterial (302) umfasst.
  10. Integrierter-Schaltkreis-Struktur (800), die Folgendes umfasst: eine Halbleiterfinne (804, 806); und eine Gate-Elektrode (850) über der Halbleiterfinne (804), wobei die Gate-Elektrode (850) ein leitfähiges Füllmaterial und eine zweidimensionale (2D) kristalline Auskleidung umfasst, die kristalline 2D-Auskleidung sich in direktem Kontakt mit dem leitfähigen Füllmaterial befindet, die kristalline 2D-Auskleidung eine gleiche Metallspezies wie das leitfähige Füllmaterial umfasst und die kristalline 2D-Auskleidung eine Austrittsarbeitseinstellungsschicht der Gate-Elektrode (850) ist.
  11. Integrierter-Schaltkreis-Struktur nach Anspruch 10, wobei die kristalline 2D-Auskleidung eine Monoschicht ist.
  12. Integrierter-Schaltkreis-Struktur nach Anspruch 10 oder 11, wobei die kristalline 2D-Auskleidung eine Dicke von weniger als 5 Nanometer aufweist.
  13. Integrierter-Schaltkreis-Struktur nach Anspruch 10, 11 oder 12, wobei die Metallspezies Kupfer ist.
  14. Integrierter-Schaltkreis-Struktur nach Anspruch 10, 11 oder 12, wobei die Metallspezies Kobalt ist.
  15. Integrierter-Schaltkreis-Struktur nach Anspruch 10, 11 oder 12, wobei die Metallspezies Wolfram ist.
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