JP2021052172A - ライナレスの自己形成バリアを有する集積回路構造 - Google Patents

ライナレスの自己形成バリアを有する集積回路構造 Download PDF

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Abstract

【課題】ライナレスの自己形成バリアを有する集積回路構造およびライナレスの自己形成バリアを有する集積回路構造を製造する方法を提供する。【解決手段】集積回路構造は、基板１５０より上に誘電体材料１５２を含む。インターコネクト構造１５４／１５６が誘電体材料１５２のトレンチにある。インターコネクト構造１５４Ａ／１５６Ａは、導電性充填材料１５８Ａおよび２次元（２Ｄ）結晶質ライナ１６０を含む。２Ｄ結晶質ライナ１６０は、誘電体材料１５２及び導電性充填材料１５８Ａと直接接触する。２Ｄ結晶質ライナ１６０は、導電性充填材料１５８Ａと同じ金属種を含む。【選択図】図２

Description

本開示の実施形態は、集積回路構造の分野にあり、特に、ライナレスの自己形成バリアを有する集積回路構造にある。
過去数十年にわたり、集積回路におけるフィーチャのスケーリングは、成長を続ける半導体産業を後押しする原動力であった。ますます微細なフィーチャへとスケーリングすることは、半導体チップの限定された面積上において機能ユニットの密度増大を可能にする。
例えば、トランジスタサイズを縮小することにより、数が増大したメモリまたはロジックデバイスをチップ上に組み込むことが可能となり、収容力を増大させた製品の製造をもたらす。しかしながら、これまでより大きな容量に推し進めるには、課題が無いわけではない。各デバイスの性能を最適化する必要性は、ますます重要になっている。集積回路デバイスの製造において、トライゲートトランジスタなどのマルチゲートトランジスタは、デバイス寸法が縮小を継続するにつれて、より広く用いられるようになった。従来のプロセスでは、トライゲートトランジスタは一般的に、バルクシリコン基板またはシリコン・オン・インシュレータ基板のいずれかの基板上に製造される。いくつかの例では、バルクシリコン基板は、それらのより低いコストと、既存の高歩留まりバルクシリコン基板のインフラストラクチャとの適合性とに起因して好ましい。しかしながら、影響を生じさせることなくマルチゲートトランジスタをスケーリングすることはできていない。マイクロエレクトロニクス回路のこれらの基本構成単位の寸法が減少するにつれて、および、所与の領域において製造される非常に多くの数の基本構成単位が増大するにつれて、これらの構成単位を製造するために使用される半導体プロセスに対する制約が大きくなってきている。
薄膜トランジスタ（ＴＦＴ）の性能は、要因の数によって異なり得る。例えば、ＴＦＴが動作可能な効率性は、ＴＦＴのサブスレッショルドスイング（ｓｕｂ ｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ）によって異なり得、ドレイン電流の所与の変化を達成するために必要とされるゲート・ソース間電圧の変化量を特徴づける。小さいサブスレッショルドスイングは、ゲート・ソース間電圧がＴＦＴの閾値電圧より下に降下したとき、より低いリーク値でＴＦＴがオフにされることを可能にする。従来の理論的なＴＦＴのサブスレッショルドスイングに関する室温での下限は、ドレイン電流の１０年分の変化につき６０ミリボルトである。
従来の、および、現行の公知の製造プロセスにおける変動性により、例えば１０ナノメートルノードまたはサブ１０ナノメートルノードの範囲までさらに進める可能性が制限され得る。その結果、将来の技術ノードに必要な機能コンポーネントの製造には、新しい方法の導入、または、現在の製造プロセスへの新しい技術の統合、または、現在の製造プロセスの置き換えが必要と成り得る。
インターコネクト構造の断面図を示す。
本開示の一実施形態による、ライナレス自己形成バリアを有するインターコネクト構造の形成の断面図を示す。
本開示の一実施形態による、ライナレス自己形成バリアを有する薄膜集積回路構造の断面を示す。
本開示の一実施形態による、ライナレス自己形成バリアを有する薄膜集積回路構造のアレイの斜視断面図を示し、ここでアレイはロジック領域に隣接する。
本開示の一実施形態による、ライナレス自己形成バリアを有するプレーナ型薄膜集積回路構造のゲート「幅」に沿って切断された断面図を示す。
本開示の一実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する薄膜集積回路構造のゲート「幅」に沿って切断された断面図を示す。
本開示の一実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する薄膜集積回路構造の、斜視断面図および直線断面図を示す。 本開示の一実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する薄膜集積回路構造の、斜視断面図および直線断面図を示す。 本開示の一実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する薄膜集積回路構造の、斜視断面図および直線断面図を示す。
本開示の別の実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する別の薄膜集積回路構造の、斜め３次元図を示す。
本開示の別の実施形態による、図５Ａの薄膜集積回路構造の部分平面図を示す。
本開示の別の実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する別の薄膜集積回路構造の、斜め３次元図を示す。
本開示の一実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する薄膜集積回路構造を製造する方法の、様々な段階の断面および平面図を示す。 本開示の一実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する薄膜集積回路構造を製造する方法の、様々な段階の断面および平面図を示す。 本開示の一実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する薄膜集積回路構造を製造する方法の、様々な段階の断面および平面図を示す。 本開示の一実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する薄膜集積回路構造を製造する方法の、様々な段階の断面および平面図を示す。 本開示の一実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する薄膜集積回路構造を製造する方法の、様々な段階の断面および平面図を示す。 本開示の一実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する薄膜集積回路構造を製造する方法の、様々な段階の断面および平面図を示す。 本開示の一実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する薄膜集積回路構造を製造する方法の、様々な段階の断面および平面図を示す。 本開示の一実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する薄膜集積回路構造を製造する方法の、様々な段階の断面および平面図を示す。
本開示の一実施形態による、非プレーナ型半導体デバイスの断面図を示す。
本開示の一実施形態による、図８Ａの半導体デバイスのａ‐ａ'軸に沿った切断平面図を示す。
埋め込みチャネル構造の形成の断面図を示す。
本開示の一実施形態による、保護的自己形成バリアを有する埋め込みチャネル構造の形成の断面図を示す。
本明細書に開示された実施形態の１または複数による、ライナレス自己形成バリアを有する１または複数の薄膜トランジスタを含む、ウェハおよびダイの上面図である。 本明細書に開示された実施形態の１または複数による、ライナレス自己形成バリアを有する１または複数の薄膜トランジスタを含む、ウェハおよびダイの上面図である。
本明細書に開示された実施形態の１または複数による、ライナレス自己形成バリアを有する１または複数の薄膜トランジスタを含み得る集積回路（ＩＣ）デバイスの側方断面図である。
本明細書に開示される実施形態の１または複数による、ライナレス自己形成バリアを有する１または複数の薄膜トランジスタを含み得る集積回路（ＩＣ）デバイスアセンブリの側方断面図である。
本開示の実施形態の一実施例に係るコンピューティングデバイスを示す。
ライナレスの自己形成バリアを有する集積回路構造、およびライナレスの自己形成バリアを有する集積回路構造の製造方法が説明される。以下の説明において、本開示の実施形態の十分な理解を提供すべく、具体的な材料およびツール技術のレジームなど、多数の具体的な詳細が説明される。当業者には、本開示の実施形態がこれらの具体的な詳細なしに実践され得ることは明らかであろう。他の例において、本開示の実施形態を不必要に不明瞭としないようにするべく、単一またはデュアルダマシン処理などのよく知られている特徴は、詳細には説明されていない。さらには、図に示される様々な実施形態は、例示的な表現であって、必ずしも縮尺通りに描かれるものではないことを理解されたい。いくつかの場合において、様々な工程が、複数の別個の工程として、次に、本開示の理解に大部分役に立つ方式で、説明されるであろうが、しかしながら、記載の順序は、必ずしもこれらの工程の順序に従うことを示唆するように解釈されるべきではない。特に、これらの工程が提示の順序で実行される必要はない。
以下の説明においては特定の用語を参照としてのみの目的で使用する場合もまたあり、したがってそれらは限定とは意図されない。例えば、「上」、「下」、「上方」、「下方」、「底部」および「頂部」などの用語は、参照された図面内での方向を指す。「前」、「後」、「裏」、および「側面」などの用語は、議論の対象とする構成要素について説明するテキストおよび関連の図面を参照することによって明らかとなる、一貫した任意の基準フレーム内における構成要素の各部分の向きおよび／または位置を説明するものである。そのような用語は、具体的に上記で述べられた語、これらの派生語、および類似の意味の語を含み得る。
本明細書において説明される実施形態は、基板工程（ＦＥＯＬ）の半導体処理および構造に関連し得る。ＦＥＯＬは、個別デバイス（例えば、トランジスタ、コンデンサ、抵抗器など）が半導体基板または層にパターンされる、集積回路（ＩＣ）製造の第１部分である。ＦＥＯＬは、一般的に、金属インターコネクト層の堆積まで（ただし、これを含まない）のすべてを包含する。最後のＦＥＯＬ工程の後、典型的には、分離された（例えば、いかなるワイヤも無い）トランジスタを有するウェハが結果として生じる。
本明細書において説明される実施形態は、配線工程（ＢＥＯＬ）の半導体処理および構造に関連し得る。ＢＥＯＬは、個別デバイス（例えば、トランジスタ、コンデンサ、抵抗器など）がウェハ上の配線、例えば、メタライゼーション層とインターコネクトされる、ＩＣ製造の第２部分である。ＢＥＯＬは、コンタクト、絶縁層（誘電体）、金属レベル、および、チップ‐パッケージ間接続のためのボンディング部位を含む。製造段階のＢＥＯＬ部分においては、コンタクト（パッド）、インターコネクトワイヤ、ビア、および、誘電体構造が形成される。現代のＩＣプロセスにおいて、１０より多くの金属層がＢＥＯＬにおいて追加され得る。
以下で説明される実施形態は、ＦＥＯＬ処理および構造、ＢＥＯＬ処理および構造、または、ＦＥＯＬ処理および構造とＢＥＯＬ処理および構造との両方に適用され得る。特に、例示的な処理スキームが、ＦＥＯＬ処理の状況を使用して示され得るが、そのようなアプローチは、ＢＥＯＬ処理にもまた適用され得る。同様に、例示的な処理スキームは、ＢＥＯＬ処理の状況を使用して示され得るが、そのようなアプローチは、ＦＥＯＬ処理にもまた適用され得る。
本明細書で説明される１または複数の実施形態は、自己形成バリア層を有する集積回路構造を製造するための構造およびアーキテクチャに関連する。実施形態は、１または複数のバックエンドトランジスタ、半導体性酸化物材料、薄膜トランジスタ、ゲート電極、およびシステムオンチップ（ＳｏＣ）技術を含み得、またはそれらに関し得る。１または複数の実施形態は、将来の技術ノードのＳｏＣにおけるバックエンドロジックプラスメモリのモノリシックな統合を潜在的に増大させる高性能バックエンドトランジスタを実現させるように実装され得る。
本開示の一実施形態によれば、ライナレス自己形成バリアは、銅（Ｃｕ）、タングステン（Ｗ）、および／またはコバルト（Ｃｏ）を含む導電性構造などの、導電性構造に関して説明される。本明細書で説明される実施形態は、インターコネクト構造（例えば、層間誘電体（ＩＬＤ）材料による直接接触におけるライナレス単一ダマシンまたはデュアルダマシン構造）、トランジスタ構造のためのコンタクト（例えば、半導体酸化物による直接接触における層として）、またはゲート電極（例えば、ゲート電極の仕事関数を変化させるための）を製造するように実装され得る。一実施形態において、本明細書で説明されるバリア層は、充填材料と同じ金属種を有する。本明細書で説明されるバリア層は、接着、エレクトロマイグレーション、および／または抵抗率のうち１または複数の恩恵を受け得る。
状況を示すように、導電性インターコネクトは、典型的には、基板または隣接するＩＬＤ材料へ銅（Ｃｕ）が拡散することを防止するように、ライナおよびバリアに依存する。しかしながら、そのような構造は、高い費用（例えば、抵抗およびスペース）に関連づけられ得る。従来のアプローチは、複数の最適化工程、例えば、ライナおよびバリアの最適化、および充填および研磨アプローチの最適化を必要とし得る。従来のアプローチは、また、薄いライナおよびバリア層を達成するように、時間を取り、実装の障害となるかもしれない、複数の堆積と関連し得る。
本明細書で説明される特定の実施形態において、例示的な実装として、原子的に薄い２次元（２Ｄ）結晶が形成されてＣｕ拡散を防止する。Ｃｕをフォーミングガス（Ｎ２／Ｈ２）などの気体へ露出することによって、２Ｄ材料が、Ｃｕインタフェースにおいて形成され得る。そのような自己形成バリアアプローチによって、ライナまたはバリアを別個に堆積する必要がなくなる、なぜなら、形成された２Ｄ Ｃｕ結晶はバリアとして使用できるからである。
本明細書で説明された実施形態を実装する利点は、ライナまたはバリアを堆積する必要を除去するように、自己形成バリアを使用する方法を含む。バリアは、フォーミングガスなどの気体に露出させる際に充填金属（例えば、Ｃｕ）を使用するのみで形成可能である。実施形態は、インターコネクトのビアおよび側壁の底部におけるスペースおよび抵抗を最小化するように実装され得る。実施形態は、薄い２Ｄバリアを形成するように実装され得る。
状況を示すように、図１はインターコネクト構造の断面図を示す。
図１を参照すると、ＩＬＤ材料１０２は基板１００より上にある。インターコネクト構造１０４／１０６は、ＩＬＤ材料１０２内にある。インターコネクト構造１０４／１０６は、導電性ビア１０６より上に導電線１０４を含み得る。インターコネクト構造１０４／１０６は、ライナ１０８、バリア１１０および導電性充填部１１２を含む。
図１と対照的に、図２は、本開示の一実施形態による、ライナレス自己形成バリアを有するインターコネクト構造の形成の断面図を示す。
図２の部分（ａ）を参照すると、ＩＬＤ材料１５２は基板１５０より上にある。インターコネクト構造１５４／１５６は、ＩＬＤ材料１５２内にある。インターコネクト構造１５４／１５６は、導電性ビア１５６より上に導電線１５４を含み得る。インターコネクト構造１５４／１５６は、導電性充填部１５８を含む。一実施形態において、導電性充填部１５８は銅充填部である。
図２の部分（ｂ）を参照すると、部分（ａ）の構造が処理され、処理された充填部１５８Ａと２Ｄ結晶質ライナまたはバリア１６０とを有するインターコネクト構造１５４Ａ／１５６Ａを形成する。例示的な実施形態において、２Ｄ結晶質ライナまたはバリア１６０は、図２の部分（ａ）の構造を成長気体でアニーリングすることによって（例えば、フォーミングガス（Ｎ２／Ｈ２））に約４５℃の温度と約１時間の持続時間で露出することによって）形成される。一実施形態において、２Ｄ結晶質ライナまたはバリア１６０は、存在するＣｕだけを使用して導電性充填部１５８に形成されるＣｕバリアである。
再び図２の部分（ｂ）を参照すると、本開示の一実施形態によれば、集積回路構造は、基板１５０より上に誘電体材料１５２を含む。インターコネクト構造１５４Ａ／１５６Ａは、誘電体材料１５２のトレンチにある。インターコネクト構造１５４Ａ／１５６Ａは、導電性充填材料１５８Ａおよび２次元（２Ｄ）結晶質ライナ１６０を含む。２Ｄ結晶質ライナ１６０は、誘電体材料１５２および導電性充填材料１５８Ａと直接接触する。２Ｄ結晶質ライナ１６０は、導電性充填材料１５８Ａと同じ金属種を含む。
一実施形態において、２Ｄ結晶質ライナ１６０は単層である。一実施形態において、２Ｄ結晶質ライナ１６０は５ナノメートルより小さい厚さを有する。
一実施形態において、金属種は銅である。一実施形態において、金属種はコバルトである。一実施形態において、金属種はタングステンである。
一実施形態において、図示されるように、２Ｄ結晶質ライナ１６０はさらに、インターコネクト構造１５４Ａ／１５６Ａの頂面上にある。一実施形態において、インターコネクト構造１５４Ａ／１５６Ａは、導電性ビア１５６Ａ上に導電線１５４Ａを含む。
別の態様において、２Ｄ結晶質ライナは導電性コンタクトに含まれる。例示的構造として、図３Ａは、本開示の一実施形態による、ライナレス自己形成バリアを有する薄膜集積回路構造の断面を示す。
図３Ａを参照すると、集積回路構造３００は、ゲート電極３０４の上方に半導体性酸化物材料３０２を含む。一対の導電性コンタクト３０８（破線ボックスに示されるような）が、半導体性酸化物材料３０２の第１の領域の直上にある。半導体性酸化物材料３０２の第２の領域が、一対の導電性コンタクト３０８の間にある。半導体性酸化物材料３０２の第２の領域は、薄膜トランジスタのチャネル領域を含み得るか、またはその領域に含まれ得る。
一実施形態において、集積回路構造３００はさらに、ゲート電極３０４と半導体性酸化物材料３０２との間にゲート誘電体層３０６を含む。そのような一実施形態において、図示されるように、ゲート誘電体層３０６は、半導体性酸化物材料３０２の直上の、高誘電率の誘電材料の層であるか、またはその層を含む。
層間誘電層などの絶縁構造３１０は、一対の導電性コンタクト３０８のそれぞれの間に含まれる。絶縁構造３１０は，半導体性酸化物材料３０２の第２の領域の上方にあり、その領域の直上にあってもよい。分離構造３１１は、図示されるように、一対の導電性コンタクト３０８のいずれかの側面上に含まれ得る。分離構造３１１は、１または複数の誘電層を含み得る。
一実施形態において、ゲート電極３０４は、インターコネクト線などの、導電線３１２の上方の底部ゲート電極である。一実施形態において、エッチング停止層３１４は、ゲート電極３０４と導電線３１２との間にある。導電性ビア３１６は、図示されるように、エッチング停止層３１４の開口部にあり、ゲート電極３０４を導電線３１２と電気的に結合する。導電線３１２は、追加のエッチング停止層３１８および／または低誘電率（ｌｏｗ−ｋ）ＩＬＤ層などの層間誘電（ＩＬＤ）層３２０より上に形成され得る。
本開示の一実施形態によれば、一対の導電性コンタクト３０８はそれぞれ、導電性充填材料３０８Ｂおよび２次元（２Ｄ）結晶質ライナ３０８Ａを含む。２Ｄ結晶質ライナ３０８Ａは、半導体性酸化物材料３０２および導電性充填材料３０８Ｂと直接接触する。２Ｄ結晶質ライナ３０８Ａは、導電性充填材料３０８Ｂと同じ金属種を含む。
一実施形態において、２Ｄ結晶質ライナ３０８Ａは単層である。一実施形態において、２Ｄ結晶質ライナ３０８Ａは、５ナノメートルより小さい厚さを有する。一実施形態において、図示されないが、２Ｄ結晶質ライナ３０８Ａはさらに、導電性充填材料３０８Ｂの頂面上にある。
一実施形態において、金属種は銅である。一実施形態において、金属種はコバルトである。一実施形態において、金属種はタングステンである。
一実施形態において、半導体性酸化物材料３０２は、インジウムガリウム亜鉛酸化物、酸化スズ、酸化アンチモン、酸化インジウム、酸化インジウムスズ、酸化チタン、酸化亜鉛、酸化亜鉛インジウム、酸化ガリウム、酸窒化チタン、酸化ルテニウムおよび酸化タングステンから成る群から選択された材料を含む。
図３Ａのタイプの複数の集積回路構造の例示的構成として、図３Ｂは、本開示の一実施形態による、ライナレス自己形成バリアを有する薄膜集積回路構造のアレイの斜視断面図を示し、ここでアレイはロジック領域に隣接する。図３Ｂを参照すると、レイアウト３５０は、ロジック領域３５４に隣接する薄膜トランジスタアレイ３５２を含む。薄膜トランジスタアレイ３５２の薄膜トランジスタのそれぞれは、図３Ａに関連づけて説明される集積回路構造３００と同様であるか、または類似し得る。
別の態様において、より高い金属層におけるロジック機能のためにＢＥＯＬトランジスタをモノリシックに統合するための、次世代型ＳｏＣの需要が増大している。そのようなＢＥＯＬトランジスタは典型的に、バックエンド材料の熱感度が高くなることに起因して、フロントエンドトランジスタより低いサーマルバジェットを有する。また、そのようなトランジスタの性能は、ＩＧＺＯ（インジウムガリウム亜鉛酸化物）などのＢＥＯＬ互換可能チャネル材料のチャネル移動度が低いことに起因して、大きく制限されることがある。
本明細書で説明される１または複数の実施形態によれば、非プレーナ型ＢＥＯＬ互換可能薄膜トランジスタ（ＴＦＴ）が、所与の計画面積に関して、トランジスタ幅を実効的に増大させる（かつ、このように駆動強さおよび性能を高める）ことによって製造される。そのようなアーキテクチャを使用して製造されたＴＦＴは、薄膜トランジスタのゲート制御、安定性、および性能の向上を示し得る。そのようなシステムの用途は、バックエンド（ＢＥＯＬ）ロジック、メモリ、またはアナログ用途を含み得るが、それらに限定されない。本明細書に説明された実施形態は、独自のアーキテクチャのデバイスを統合することによって、トランジスタ幅を（プレーナデバイスに対して）実効的に増大させる非プレーナ形構造を含み得る。
ベンチマークを提供するために、図４Ａは、本開示の一実施形態による、ライナレス自己形成バリアを有するプレーナ型薄膜集積回路構造のゲート「幅」に沿って切断された断面図を示す。
図４Ａを参照すると、プレーナ型ＴＦＴ４００は、示されるように、基板４０２より上に、例えば、基板より上の絶縁層４０４上に形成される。プレーナ型ＴＦＴ４００は、半導体性酸化物材料などの、チャネル材料４０６を含む。ゲート電極４０８は、チャネル材料４０６上に形成されるゲート誘電体層４１４上に形成される。ゲート電極４０８は、図示されるように、仕事関数層４１２上に充填材料４１０を含み得る。図示されるように、ゲート電極４０８は、チャネル材料４０６およびゲート誘電体層４１４の領域４１６を露出させ得る。あるいは、チャネル材料４０６およびゲート誘電体層４１４は、ゲート電極４０８と同じ横方向寸法を有する。ソース／ドレイン領域は、図４Ａの図のページの内側および外側にあることが、理解されるべきである。
図４Ａに図示されるように、プレーナ型ＴＦＴ４００は、位置ＡとＢ'の間のプレーナ型チャネル材料４０６の長さである、実効ゲート幅を有する。ＴＦＴ４００は、本明細書では、プレーナ型ＢＥＯＬ電界効果トランジスタ（ＦＥＴ）と呼ばれることがある。
トランジスタ幅が（例えば、図４Ａの構造に対して）相対的に増大した構造の第１の例として、図４Ｂは、本開示の一実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する薄膜集積回路構造のゲート「幅」に沿って切断された断面図を示す。
図４Ｂを参照すると、示されるように、非プレーナ型ＴＦＴ４５０は、基板４５２より上に、例えば、基板より上の絶縁層４５４上に形成される。一対の誘電体フィン４５５が、絶縁層４５４上にある。非プレーナ型ＴＦＴ４５０は、半導体性酸化物材料４５６、または同様に適したチャネル材料を含む。半導体性酸化物材料４５６は、一対の誘電体フィン４５５とコンフォーマルであり、かつ一対の誘電体フィン４５５の間の絶縁層４５４の露出部分とコンフォーマルである。ゲート電極４５８は、半導体性酸化物材料４５６上に形成されるゲート誘電体層４６４上に形成される。ゲート電極４５８は、図示されるように、仕事関数層４６２上に充填材料４６０を含み得る。ゲート電極４５８は、図示されるように、半導体性酸化物材料４５６およびゲート誘電体層４６４の領域４６６を露出させ得る。あるいは、半導体性酸化物材料４５６およびゲート誘電体層４６４は、ゲート電極４５８と同じ横方向寸法を有する。ソース／ドレイン領域は、図４Ｂの図のページの内側および外側にあることが、理解されるべきである。
図４Ｂに図示されるように、非プレーナ型ＴＦＴ４５０は、位置Ａ'とＢ'との間のコンフォーマルな半導体性酸化物材料４５６の長さ、すなわち、誘電体フィン４５５の頂部と側壁の上部の波型（ｕｎｄｕｌａｔｉｎｇ）の部分を含む完全な長さである、実効ゲート幅を有する。ＴＦＴ４５０は、本明細書では、プレーナ型ＢＥＯＬ電界効果トランジスタ（ＦＥＴ）と呼ばれることがある。図４Ａと比較すると、図４Ｂの構造は、本明細書では相対的に増大した幅と呼ばれる、増大した実効ゲート幅への非プレーナ型アーキテクチャの利点を強調する。
非プレーナ型ＴＦＴトポグラフィの他の態様を強調するように、図４Ｃ、図４Ｄおよび図４Ｅは、本開示の一実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する薄膜集積回路構造の斜視および直線断面図を示す。簡略化のために、１つの誘電体フィンが図４Ｃから４Ｅに示されることが理解されるべきである。実施形態は、１つの（図４Ｃ）、２つの（図４Ｂ）、またはより多くのそのような誘電体フィンの、上部に製造される単一のデバイスを含み得る。
図４Ｃから４Ｅを参照すると、集積回路構造４７０は、基板４５２より上の絶縁体層４５４上に誘電体フィン４５５を含む。誘電体フィン４５５は、頂部および側壁を有する。半導体性酸化物材料４５６、または同様に適したチャネル材料が、誘電体フィン４５５の頂部および側壁上にある。ゲート電極４５８は、誘電体フィン４５５の頂部および側壁上の、半導体性酸化物材料４５６の第１の部分の上方にある。ゲート電極４５８は、第２側面に対向する第１側面を有する。第１の導電性コンタクト（左の４７４）はゲート電極４５８の第１の側部に隣接し、誘電体フィン４５５の頂部および側壁上の半導体性酸化物材料４５６の第２の部分の上方にある。第２の導電性コンタクト（右の４７４）はゲート電極４５８の第２の側部に隣接し、誘電体フィン４５５の頂部および側壁上の半導体性酸化物材料４５６の第３の部分の上方にある。一実施形態において、第１および第２の導電性コンタクト４７４はそれぞれ、導電性充填材料および２次元（２Ｄ）結晶質ライナを含み、２Ｄ結晶質ライナは、図３Ａに関連づけて説明される構成などの、導電性充填材料と同じ金属種を含む。
一実施形態において、図４Ｃから４Ｅに図示されるように、集積回路構造４７０はさらに、ゲート電極４５８と、誘電体フィン４５５の頂部および側壁上の半導体性酸化物材料４５６の第１部分との間に、ゲート誘電体層４６４を含む。一実施形態において、集積回路構造４７０はさらに、第１の導電性コンタクト４７４とゲート電極４５８の第１側面との間に第１誘電体スペーサ（左の４７２）を含み、第１誘電体スペーサ４７２は誘電体フィン４５５の頂部および側壁上の半導体性酸化物材料４５６の第４部分の上方にある。図４Ｃおよび４Ｅに図示されるように、第２誘電体スペーサ（右の４７２）は、第２の導電性コンタクト４７４とゲート電極４５８の第２側面との間にあり、第２誘電体スペーサ４７２は誘電体フィン４５５の頂部および側壁上の第２の半導体性酸化物材料４５６の第５部分の上方にある。そのような一実施形態において、図４Ｃおよび４Ｅにもまた図示されるように、ゲート誘電体層４６４はさらに、第１および第２誘電体スペーサ４７２に沿っている。
図４Ｂから４Ｅをまとめて参照すると、本開示の一実施形態によれば、集積回路構造４５０または４７０は、基板４５２より上に絶縁体構造４５５を含む。絶縁体構造４５５は、基板４５２のグローバル平面に平行な面（ａｂ）に沿って変化するトポグラフィを有する。半導体性酸化物材料４５６は絶縁体構造４５５上にある。半導体性酸化物材料４５６は、絶縁体構造４５５のトポグラフィとコンフォーマルである。ゲート電極４５８は、絶縁体構造４５５上の半導体性酸化物材料４５６の第１の部分の上方にある。ゲート電極４５８は、第２側面に対向する第１側面を有する。第１の導電性コンタクト（左の４７４）は、ゲート電極４５８の第１の側部に隣接する。第１の導電性コンタクト４７４は、絶縁体構造４５５上の半導体性酸化物材料４５６の第２の部分の上方にある。第２の導電性コンタクト（右の４７４）はゲート電極４５８の第２の側部に隣接する。第２の導電性コンタクト４７４は、絶縁体構造４５５上の半導体性酸化物材料４５６の第３の部分の上方にある。
一実施形態において、絶縁体構造４５０または４７０は、１または複数の誘電体フィン４５５を含む。誘電体フィン４５５の個別のそれらは、頂部および側壁を有する。半導体性酸化物材料４５６は、誘電体フィン４５５の個別のそれらの頂部および側壁上にある。一実施形態において、絶縁体構造４５５（フィン４５５など）は、限定されないが、二酸化シリコン、酸窒化シリコン、窒化シリコン、または炭素ドーピング窒化シリコンなどの誘電体材料で構成される。一実施形態において、絶縁体構造４５５は低誘電率誘電材料で構成される。
一実施形態において、本明細書で説明される誘電体フィンは、格子構造として製造され得、用語「格子」は、本明細書では、密な間隔の格子構造を指すように使用される。そのような一実施形態において、従来のリソグラフィでは密なピッチを直接に可能とすることができない。例えば、従来のリソグラフィに基づくパターンがまず形成されてよいが、当分野において知られているように、スペーサマスクパターンを使用してピッチが２分割されてよい。またさらに、元のピッチは、２回目のスペーサマスクパターンによって４分割され得る。したがって、本明細書に説明される格子状パターンは、一定のピッチで離間され、かつ、一定の幅を有する、誘電体フィンを有し得る。パターンは、ピッチ２分割もしくはピッチ４分割によって、または、他のピッチ分割のアプローチによって製造され得る。一実施形態において、誘電体フィン４５５はそれぞれ、（示されるように）四角に区切られているか、またはより丸い隅角部を有する。
一実施形態において、図示されるように、ゲート誘電体層４６４は、ゲート電極４５８と、絶縁体構造４５５上の半導体性酸化物材料４５６の第１部分との間にある。そのような一実施形態において、ゲート誘電体層４６４は、半導体性酸化物材料４５６の直上の高誘電率の誘電材料層を含む。
一実施形態において、第１誘電体スペーサ（第１の４７２）は、第１の導電性コンタクト（第１の４７４）とゲート電極４５８の第１側面との間にあり、第１誘電体スペーサ（第１の４７２）は絶縁体構造４５５上の半導体性酸化物材料４５６の第４部分の上方にある。第２誘電体スペーサ（第２の４７２）は、第２の導電性コンタクト（第２の４７４）とゲート電極４５８の第２側面との間にあり、第２誘電体スペーサ（第２の４７２）は絶縁体構造４５５上の半導体性酸化物材料４５６の第５部分の上方にある。そのような一実施形態において、ゲート誘電体層４６４は、ゲート電極４５８と、絶縁体構造４５５上の半導体性酸化物材料４５６の第１部分との間にある。ゲート誘電体層４６４は、さらに、第１誘電体スペーサ（第１の４７２）と第２誘電体スペーサ（第２の４７２）に沿っている。特定のそのような実施形態において、ゲート誘電体層４６４は、半導体性酸化物材料４５６の直上の高誘電率の誘電材料層を含む。
一実施形態において、半導体性酸化物材料４５６は、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）を含む。一実施形態において、半導体性酸化物材料４５６は、酸化スズ、酸化アンチモン、酸化インジウム、酸化インジウムスズ、酸化チタン、酸化亜鉛、酸化亜鉛インジウム、酸化ガリウム、酸窒化チタン、酸化ルテニウムおよび酸化タングステンから成る群から選択された材料を含む。一実施形態において、ゲート誘電体層４６４は、半導体性酸化物材料４５６の直上の高誘電率の誘電材料層を含む。代替的な実施形態において、チャネル材料は半導体性酸化物材料ではなく、むしろ多結晶シリコン層である。
トランジスタ幅の相対的に増大した構造の第２の例として、図５Ａは、本開示の別の実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する別の薄膜集積回路構造の斜め３次元図を示す。図５Ｂは、図５Ａの薄膜集積回路構造の部分の平面図を示す。
図５Ａおよび５Ｂを参照すると、集積回路構造５００は、基板５０２より上に絶縁体構造５５０を含む。絶縁体構造５５０は、図示されるように、絶縁体層５０４上に形成され得る。絶縁体構造５５０はその中に第１トレンチ５５２を有し、第１トレンチ５５２は側壁および底部を有する。半導体性酸化物材料５０６、または同様に適したチャネル材料が、絶縁体構造５５０の第１トレンチ５５２にある。半導体性酸化物材料５０６は、第１トレンチ５５２の側壁および底部とコンフォーマルである。ゲート誘電体層５１４は、第１トレンチ５５２の半導体性酸化物材料５０６上にある。ゲート誘電体層５１４は、第１トレンチ５５２の側壁および底部とコンフォーマルな半導体性酸化物材料５０６とコンフォーマルである。ゲート電極５０８は、第１トレンチ５５２のゲート誘電体層５１４上にある。ゲート電極５０８は、第２側面と対向する第１側面を有し、露出された上面を有する。第１の導電性コンタクト（左の５５４）は、ゲート電極５０８の第１の側部に横方向に隣接する。第１の導電性コンタクト（左の５５４）は、第１トレンチ５５２の側壁とコンフォーマルな半導体性酸化物材料５０６の第１部分上にある。第２の導電性コンタクト（右の５５４）は、ゲート電極５０８の第２の側部に横方向に隣接する。第２の導電性コンタクト（右の５５４）は、第１トレンチ５５２の側壁とコンフォーマルな半導体性酸化物材料５０６の第２部分上にある。導電性コンタクト５５４は、図面の明確性のために、第１トレンチ５５２の前部分のみを示していることが、理解されるべきである。一実施形態において、導電性コンタクト５５４は、最大ソース／ドレインコンタクト領域のために第１トレンチ５５２に沿って全体に、または実質的に全体に延び、相対的に小さい有効的ゲート長さを保持する。一実施形態において、第１および第２の導電性コンタクト５５４はそれぞれ、導電性充填材料および２次元（２Ｄ）結晶質ライナを含み、２Ｄ結晶質ライナは、図３Ａに関連づけられて説明される構成などの、導電性充填材料と同じ金属種を含む。
一実施形態において、図示されるように、絶縁体構造５５０はＩＬＤ材料の単層である。別の実施形態において、絶縁体構造５５０は、図７Ａから７Ｈに関連づけられて説明されるものなどの、交互する誘電体層のスタックである。
一実施形態において、図示されるように、第３の導電性コンタクト５５８は、ゲート電極５０８の露出された上面の上方にあり、それと接触している。一実施形態において、図示されるように、第１の導電性コンタクト（左の５５４）は、絶縁体構造５５０の第２トレンチ５７０にあり、第３の導電性コンタクト（右の５５４）は、絶縁体構造５５０の第３トレンチ５７２にある。一実施形態において、図示されるように、第３の導電性コンタクト５５８は導電線５６０と結合され、それはワード線であり得る。一実施形態において、図示されるように、第１および第２の導電性コンタクト５５４は、対応する導電線５５６と結合される。
再び図５Ａから５Ｂを参照すると、一実施形態において、非プレーナ型バックエンドＦＥＴアーキテクチャは、トランジスタの実効的な幅を増大するように、第１トレンチ５５２の鉛直方向長さ（深度）を使用する。すなわち、第１トレンチ５５２の深度はＴＦＴのＺであり、実効的な幅（Ｗｅｆｆ）は、Ｚをトレンチの深度に設定することによって相対的に増大する。
一実施形態において、半導体性酸化物材料５０６はインジウムガリウム亜鉛酸化物（ＩＧＺＯ）を含む。一実施形態において、半導体性酸化物材料５０６は、酸化スズ、酸化アンチモン、酸化インジウム、酸化インジウムスズ、酸化チタン、酸化亜鉛、酸化亜鉛インジウム、酸化ガリウム、酸窒化チタン、酸化ルテニウムおよび酸化タングステンから成る群から選択される材料を含む。一実施形態において、ゲート誘電体層５１４は、半導体性酸化物材料５０６の直上の高誘電率の誘電材料の層を含む。代替的な実施形態において、チャネル材料は半導体性酸化物材料ではなく、むしろ多結晶シリコンの層である。
トランジスタ幅の相対的に増大した構造の第３の例として、図６は、本開示の別の実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する別の薄膜集積回路構造の斜め３次元図を示す。
図６を参照すると、集積回路構造６００は、基板６０２より上に絶縁体構造６５０を含む。絶縁体構造６５０は、図示されるように、絶縁体層６０４上に形成され得る。絶縁体構造６５０は、その中に第１トレンチ６５２を有し、第１トレンチ６５２は側壁および底部を有する。絶縁体構造６５０は、基板６０２のグローバル平面と垂直な平面に沿って変化するトポグラフィを有する。そのような一実施形態において、図示されるように、絶縁体構造６５０は、基板６０２のグローバル平面に垂直な平面に沿って変化する、波型（ｃｏｒｒｕｇａｔｅｄ）のトポグラフィを有する。特定のそのような実施形態において、図示されるように、波型のトポグラフィは、ＩＬＤ材料の単層内に存在する。別の特定のそのような実施形態において、波型のトポグラフィは、図７Ａから７Ｈに関連づけて説明されるものなどの、交互な誘電体層の構成内に存在する。
半導体性酸化物材料６０６、または同様に適したチャネル材料は、絶縁体構造６５０の第１トレンチ６５２にある。半導体性酸化物材料６０６は、第１トレンチ６５２の側壁および底部とコンフォーマルであり、すなわち、絶縁体構造６５０のトポグラフィとコンフォーマルである。ゲート誘電体層６１４は、第１トレンチ６５２の半導体性酸化物材料６０６上にある。ゲート誘電体層６１４は、第１トレンチ６５２の側壁および底部とコンフォーマルな半導体性酸化物材料６０６とコンフォーマルである。ゲート電極６０８は、第１トレンチ６５２のゲート誘電体層６１４上にある。ゲート電極６０８は、第２側面と対向する第１側面を有し、露出された上面を有する。第１の導電性コンタクト（左の６５４）は、ゲート電極６０８の第１の側部に横方向に隣接する。第１の導電性コンタクト（左の６５４）は、第１トレンチ６５２の側壁とコンフォーマルな半導体性酸化物材料６０６の第１部分上にある。第２の導電性コンタクト（右の６５４）は、ゲート電極６０８の第２の側部に横方向に隣接する。第２の導電性コンタクト（右の６５４）は、第１トレンチ６５２の側壁とコンフォーマルな半導体性酸化物材料６０６の第２部分上にある。一実施形態において、導電性コンタクト６５４は、最大ソース／ドレインコンタクト領域のために第１トレンチ６５２に沿って全体に、または実質的に全体に延び、相対的に小さい有効的ゲート長さを保持する。一実施形態において、第１および第２の導電性コンタクト６５４はそれぞれ、導電性充填材料および２次元（２Ｄ）結晶質ライナを含み、２Ｄ結晶質ライナは、図３Ａに関連づけられて説明される構成などの、導電性充填材料と同じ金属種を含む。
一実施形態において、図示されるように、第３の導電性コンタクト６５８は、ゲート電極６０８の露出された上面の上方にあり、それと接触している。一実施形態において、図示されるように、第１の導電性コンタクト（左の６５４）は、絶縁体構造６５０の第２トレンチ６７０にあり、第３の導電性コンタクト（右の６５４）は、絶縁体構造６５０の第３トレンチ６７２にある。一実施形態において、図示されるように、第３の導電性コンタクト６５８は導電線６６０と結合され、それはワード線であり得る。一実施形態において、図示されるように、第１および第２の導電性コンタクト６５４は、対応する導電線６５６と結合される。
再び図６を参照すると、一実施形態において、非プレーナ型バックエンドＦＥＴアーキテクチャは、トランジスタの実効的な幅を増大するように、波型によって提供される追加の長さを含む、第１トレンチ６５２の鉛直方向長さ（深度）を使用する。すなわち、第１トレンチ６５２の長さはＴＦＴのＺであり、実効的な幅（Ｗｅｆｆ）は、Ｚを波型の第１トレンチ６５２に沿った深度または長さに設定することによって相対的に増大する。
一実施形態において、半導体性酸化物材料６０６はインジウムガリウム亜鉛酸化物（ＩＧＺＯ）を含む。一実施形態において、半導体性酸化物材料６０６は、酸化スズ、酸化アンチモン、酸化インジウム、酸化インジウムスズ、酸化チタン、酸化亜鉛、酸化亜鉛インジウム、酸化ガリウム、酸窒化チタン、酸化ルテニウムおよび酸化タングステンから成る群から選択される材料を含む。一実施形態において、ゲート誘電体層６１４は、半導体性酸化物材料６０６の直上の高誘電率の誘電材料の層を含む。代替的な実施形態において、チャネル材料は半導体性酸化物材料ではなく、むしろ多結晶シリコンの層である。
本開示の一実施形態による、上記のＴＦＴ非プレーナ型アーキテクチャ４５０、４７０、５００および６００は、スケーリングされた計画面積に関するトランジスタのために、より実効的な幅を提供する。一実施形態において、そのようなトランジスタの駆動強さおよび性能は、最先端のプレーナ型ＢＥＯＬトランジスタを超えて改善される。
例示的な処理スキームとして、図７Ａから７Ｈは、本開示の一実施形態による、相対的に増大した幅およびライナレス自己形成バリアを有する薄膜集積回路構造の製造方法の、様々な段階の断面および平面図を示す。
図７Ａを参照すると、基板７００より上に、場合によっては、基板７００上または基板７００より上に形成される絶縁層７０２上に、誘電体層のスタック７０４が形成される。誘電体層のスタック７０４は、異なる組成の交互する誘電体層７０４Ａおよび７０４Ｂを含む。一実施形態において、誘電体層のスタック７０４は、交互する二酸化シリコン層と窒化シリコン層とのスタックである。
図７Ｂを参照すると、開口７０６が誘電体層のスタック７０４に形成され、誘電体層の一度パターン化されたスタック７０４'を形成する。一実施形態において、図７Ｂの構造は、ＴＦＴ３００などの構造に到達すべく、図７Ｃに関連づけて以下に説明されるプロセスなしで使用される。
図７Ｃを参照すると、波型の開口７０８を形成する波型が、層７０４Ａと選択的に層７０４Ｂを凹ませるエッチングプロセスに図７Ｂの構造を露出することによって、実現される。選択的エッチングプロセスは、誘電体層の二度パターン化されたスタック７０４''を提供する。誘電体層の二度パターン化されたスタック７０４''は、ＴＦＴ４００などの構造に到達すべく使用され得る。
図７Ｄを参照すると、ソース／ドレインコンタクトなどの導電性コンタクト７１０は、図７Ｃの構造の開口７０８において形成される。導電性コンタクトは、例えば、堆積または成長プロセスによって形成され得る。
図７Ｅを参照すると、誘電体層の三度パターン化されたスタック７０４'''を形成するように、導電性コンタクト７１０間に開口７１２が形成される。開口７１２は、導電性コンタクト７１０の波型面に露出する。
図７Ｆを参照すると、半導体酸化物層６０６、または他の適したチャネル材料が、導電性コンタクト７１０の露出した表面に沿って開口７１２において形成される。一実施形態において、半導体酸化物層６０６は、図示されるように、導電性コンタクト７１０の波型面とコンフォーマルに形成される。
図７Ｇを参照すると、ゲート誘電体層６１４が、開口７１２に形成される。ゲート誘電体層６１４は、半導体酸化物層６０６上にあり、それとコンフォーマルである。
図７Ｈを参照すると、ゲート電極６０８が、開口７１２内に形成される。ゲート電極６０８は、ゲート誘電体層６１４上にあり、それとコンフォーマルである。図７Ｇの構造は、図６に関連づけて説明されたＴＦＴ６００の部分として含まれ得る。
本明細書の実施形態によって説明される層および材料は、典型的には、下層半導体基板４０２、４５２、５０２、６０２、７００、または（例えば、ＦＥＯＬ層としての）ＩＬＤ層１２０の下の基板上に、または、より上に形成されることが、理解されるべきである。他の実施形態において、本明細書の実施形態によって説明される層および材料は、典型的には、下層半導体基板４０２、４５２、５０２、６０２、７００またはＩＬＤ層３２０の下の基板より上の、（例えば、ＢＥＯＬ層としての）集積回路の下層デバイス層上に、または、より上に形成される。一実施形態において、下層半導体基板は、集積回路を製造するために使用される一般的な加工対象物を表す。半導体基板は、多くの場合、シリコンもしくは他の半導体材料のウェハまたは他の部品を含む。適した半導体基板は、限定されるものではないが、単結晶シリコン、多結晶シリコンおよびシリコンオンインシュレータ（ＳＯＩ）、ならびに他の半導体材料で形成された類似の基板を含む。半導体基板は、製造段階に応じて、多くの場合、トランジスタ、集積回路、および同様のものを含む。基板は、半導体材料、金属、誘電体、ドーパント、および、一般に半導体基板に見られる他の材料もまた含み得る。さらに、図示されないが、本明細書に説明された構造は、下層低レベル配線工程（ＢＥＯＬ）インターコネクト層上で製造され得る。
絶縁体層４５４、５０４、６０４または７０２が任意選択的に使用される場合、絶縁体層４５４、５０４、６０４または７０２は、ゲート構造の複数の部分を下層バルク基板またはインターコネクト層から最終的に電気的に分離するために、または分離に寄与するために適した材料で構成され得る。例えば、一実施形態において、絶縁体層４５４、５０４、６０４または７０２は、限定されるものではないが二酸化シリコン、酸窒化シリコン、窒化シリコン、炭素ドーピング窒化シリコンなどの誘電体材料から構成される。特定の実施形態において、絶縁体層４５４、５０４、６０４または７０２は、下層ＢＥＯＬ層の低誘電率誘電体層である。
一実施形態において、半導体性酸化物材料３０２、４０６、４５６、５０６または６０６は、したがって、ＴＦＴのチャネル材料は、１：１のガリウム対インジウム比、１より大きいガリウム対インジウム比（例えば、２：１、３：１、４：１、５：１、６：１、７：１、８：１、９：１、または１０：１）、または１より小さいガリウム対インジウム比（例えば、１：２、１：３、１：４、１：５、１：６、１：７、１：８、１：９または１：１０）を有する、ＩＧＺＯ層を含む。低インジウム含有ＩＧＺＯは、インジウムより多くのガリウム（例えば、ガリウム対インジウム比が１：１より大きい）を含むＩＧＺＯを指し得、また、高ガリウム含有ＩＧＺＯともまた呼ばれ得る。同様に、低ガリウム含有ＩＧＺＯは、ガリウムより多くのインジウム（例えば、ガリウム対インジウム比が１：１より小さい）を含むＩＧＺＯを指し得、また、高インジウム含有ＩＧＺＯともまた呼ばれ得る。別の実施形態において、半導体性酸化物材料３０２、４０６、４５６、５０６または６０６は、酸化スズ、酸化アンチモン、酸化インジウム、酸化インジウムスズ、酸化チタン、酸化亜鉛、酸化亜鉛インジウム、酸化ガリウム、酸窒化チタン、酸化ルテニウムまたは酸化タングステンなどの材料であるか、材料を含む。代替的な実施形態において、多結晶シリコンが半導体性酸化物材料の代わりにチャネル材料として使用される。一実施形態において、組成がどうあろうと、チャネル材料は５ナノメートルと３０ナノメートルの間の厚さを有する。
一実施形態において、半導体性酸化物材料３０２、４０６、４５６、５０６または６０６は、アモルファス、結晶性、または準結晶性酸化物半導体ＩＧＺＯ層などの、アモルファス、結晶性、または準結晶性酸化物半導体である。半導体性酸化物材料３０２、４０６、４５６、５０６または６０６は、物理気相成長（ＰＶＤ）（例えば、スパッタリング）、原子層堆積（ＡＬＤ）、または化学気相成長（ＣＶＤ）などの低温堆積プロセスを使用して形成され得る。バックエンド製造プロセスに適合するのに十分に低い温度で半導体性酸化物材料３０２、４０６、４５６、５０６または６０６を堆積させる可能性は、特定の利点を示す。半導体性酸化物材料３０２、４０６、４５６、５０６または６０６は、側壁上で堆積し得、または、正確な厚さで任意の所望構造に整合し得、任意の所望の形状を有するトランジスタの製造を可能にする。
一実施形態において、ゲート電極３０４、４０８、４５８、５０８または６０８は、集積回路デバイス３００、４００、４５０、４７０、５００または６００がＰ型トランジスタかまたはＮ型トランジスタに含まれるかどうかに依存して、少なくとも１つのＰ型仕事関数金属、またはＮ型仕事関数金属を含む。Ｐ型トランジスタでは、ゲート電極３０４、４０８、４５８、５０８または６０８に使用され得る金属は、これらに限定されないが、ルテニウム、パラジウム、白金、コバルト、ニッケル、および、（例えば酸化ルテニウムなどの）導電性金属酸化物を含む。Ｎ型トランジスタでは、ゲート電極３０４、４０８、４５８、５０８または６０８に使用され得る金属は、限定されないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、ならびに（例えばハフニウム炭化物、ジルコニウム炭化物、チタン炭化物、タンタル炭化物、およびアルミニウム炭化物などの）これらの金属の炭化物を含む。いくつかの実施形態において、ゲート電極は、２またはより多くの金属層のスタックを含み得、１または複数の金属層は、仕事関数金属層であり、少なくとも１つの金属層は、充填金属層である。さらに、金属層はバリア層として作用するものなどの、他の目的のために含まれ得る。いくつかの実装において、ゲート電極３０４、４０８、４５８、５０８または６０８は、基板の頂面に対して実質的に平行な底部と、基板の表面に対して実質的に垂直な２つの側壁部分とを含む「Ｕ」字形構造で構成され得る。別の実装例において、ゲート電極を形成する金属層のうちの少なくとも１つは、基板の頂面に対して実質的に平行であり、基板の頂面に対して実質的に垂直な側壁部分を含まない単にプレーナ型の層であり得る。本開示のさらなる実装において、ゲート電極は、Ｕ字形構造およびプレーナ型の、非Ｕ字形構造の組み合わせで構成され得る。例えば、ゲート電極は、１または複数のプレーナ型の非Ｕ字形層の上に形成される１または複数のＵ字形金属層から成り得る。
一実施形態において、ゲート誘電体層３０６、４１４、４６４、５１４または６１４はｈｉｇｈ‐ｋ材料で構成される。例えば、一実施形態において、ゲート誘電体層３０６、４１４、４６４、５１４または６１４は、酸化ハフニウム、酸窒化ハフニウム、ハフニウムシリケート、酸化ランタン、酸化ジルコニウム、ジルコニウムシリケート、酸化タンタル、チタン酸バリウムストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、酸化タンタルスカンジウム鉛、亜鉛ニオブ酸鉛またはこれらの組み合わせなどの材料から構成されるが、これに限定されない。いくつかの実装において、図４Ｃおよび４Ｅに図示されるように、ゲート誘電体３０６、４１４、４６４、５１４または６１４は、基板の表面に対して実質的に平行な底部と、基板の頂面に対して実質的に垂直な２つの側壁部分とを含むＵ字形構造で構成され得る。
いくつかの実施形態において、半導体性酸化物材料３０２、４０６、４５６、５０６または６０６は、それぞれゲート誘電体層３０６、４１４、４６４、５１４または６１４と接触し、構成はｈｉｇｈ‐ｋ金属酸化物層と接触するＩＧＺＯ層を置き得る。他の実施形態において、中間材料が半導体性酸化物材料３０２、４０６、４５６、５０６または６０６と、ゲート誘電体層３０６、４１４、４６４、５１４または６１４との間に配置され得る。いくつかの実施形態において、ＩＧＺＯ層は異なる材料特性を有するＩＧＺＯの複数の領域を含む。例えば、ＩＧＺＯ層はｈｉｇｈ−ｋゲート誘電体層に近い（例えば、接触する）低インジウム含有ＩＧＺＯを含み得、高移動度半導体酸化物チャネル材料に近い（例えば、接触する）高インジウム含有ＩＧＺＯを含み得る。高インジウム含有ＩＧＺＯは、低インジウム含有ＩＧＺＯに対してより高い移動度と、より乏しいインタフェース特性を提供し得る一方、低インジウム含有ＩＧＺＯは、高インジウム含有ＩＧＺＯに対してより低い移動度であるが、より広い帯域ギャップ、より低いゲートリーク、およびより改善されたインタフェース特性を提供し得る。
一実施形態において、誘電体スペーサ４７２は、窒化シリコン、酸化シリコン、炭化シリコン、炭素ドーピング窒化シリコン、および酸窒化シリコンなどの材料から形成される。複数の側壁スペーサを形成するプロセスは、当分野において周知であり、一般的に、堆積およびエッチング処理の工程を含む。いくつかの実施形態において、複数のスペーサ対が使用され得る。例えば、側壁スペーサの２つの対、３つの対、または４つの対が、ゲート電極４７２の対向する側面上に形成され得る。
一実施形態において、導電性コンタクト３０８、４７４、５５４または６５４は、ＴＦＴのソース／ドレイン領域へのコンタクトとして作用し、または、ＴＦＴのソース／ドレイン領域として直接作用する。導電性コンタクト３０８、４７４、５５４または６５４は、トランジスタ３００、４００、４５０、４７０、５００または６００のゲート長である距離で別々に離間され得る。一実施形態において、導電性コンタクト５５８または６５８は、ゲート電極に直接コンタクトする。いくつかの実施形態において、ゲート長は７から３０ナノメートルの間である。一実施形態において、導電性コンタクト３０８、４７４、５５４、５５８、６５４または６５８は、１または複数の金属および／または金属合金の層を含み、その例は図３Ａに関連づけて上記で説明される。
一実施形態において、本明細書で説明されるインターコネクト線３１２（上層ビア３１４）、５５６、５６０、６５６または６６０などのインターコネクト線（および、場合によって、下層または上層ビア構造）は、１または複数の金属または金属を含む導電性構造で構成される。また、導電性インターコネクト線は、当分野において、配線、ワイヤ、ライン、金属、インターコネクト線、または単に、インターコネクトと呼ばれることがある。特定の実施形態において、インターコネクト線のそれぞれは、バリア層および導電性充填材料を含む。一実施形態において、バリア層は、タンタル窒化物またはチタン窒化物などの金属窒化物材料で構成される。一実施形態において、導電性充填材料は、これらに限定されないが、Ｃｕ、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｒｕ、Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｗ、Ａｇ、Ａｕ、または、それらの合金などの導電性材料から構成される。
本明細書で説明されるインターコネクト線は格子構造として製造され得、ここで用語「格子」は、本明細書では、密な間隔の格子構造を指すために使用される。そのような一実施形態において、従来のリソグラフィでは密なピッチを直接に可能にするすることができない。例えば、従来のリソグラフィに基づくパターンがまず形成されてよいが、当分野において知られているように、スペーサマスクパターンを使用してピッチが２分割されてよい。またさらに、元のピッチは、２回目のスペーサマスクパターンによって４分割され得る。したがって、本明細書に説明される格子状パターンは、一定のピッチで離間され、かつ、一定の幅を有する、導電線を有し得る。パターンは、ピッチ２分割若しくはピッチ４分割によって、または、他のピッチ分割のアプローチによって製造され得る。
一実施形態において、ＩＬＤ材料５５０または６５０などの、本明細書で説明されるＩＬＤ材料は、誘電体材料または絶縁体材料の層で構成されるか、またはそれを含む。適した誘電体材料の例は、限定されないが、シリコン酸化物（例えば二酸化シリコン（ＳｉＯ２））、ドーピングシリコン酸化物、フッ化シリコン酸化物、炭素ドーピングシリコン酸化物、当分野において知られている様々な低誘電率誘電材料、およびこれらの組み合わせを含む。層間誘電体材料は、例えば、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）のような従来技術、または他の堆積方法などによって形成されてよい。
一態様において、ゲート電極およびゲート誘電体層、例えば、ゲート電極３０４、４０８、４５８、５０８または６０８およびゲート誘電体層３０６、４１４、４６４、５１４または６１４は、リプレースメントゲートプロセスによって製造され得る。そのようなスキームにおいて、ポリシリコンまたは窒化シリコンピラー材料などのダミーゲート材料は除去され、恒久的なゲート電極材料に置き換えられ得る。そのような一実施形態において、恒久的なゲート誘電体層は、前の処理から持ち越されるのではなく、このプロセスにおいてもまた形成される。一実施形態において、ダミーゲートは、ドライエッチングまたはウェットエッチングプロセスによって除去される。一実施形態において、複数のダミーゲートは、多結晶シリコンまたは非晶質シリコンから構成され、ＳＦ６の使用を含むドライエッチングプロセスを用いて除去される。別の実施形態において、ダミーゲートは、多結晶シリコンまたは非晶質シリコンから構成され、含水ＮＨ４ＯＨまたは水酸化テトラメチルアンモニウムの使用を含むウェットエッチングプロセスで除去される。一実施形態において、ダミーゲートは窒化シリコンから構成され、含水リン酸を含むウェットエッチングで除去される。
一実施形態において、本明細書で説明された１または複数のアプローチは、本明細書で説明された構造に到達すべく、ダミーおよびリプレースメントコンタクトプロセスと組み合わせて、ダミーおよびリプレースメントゲートプロセスを基本的に意図している。そのような一実施形態において、恒久的なゲートスタックの少なくとも一部の高温アニールを可能にすべく、リプレースメントコンタクトプロセスは、リプレースメントゲートプロセスの後に実行される。例えば、特定のそのような実施形態において、恒久的なゲート構造、例えば、ゲート誘電体層の後の、少なくとも一部のアニールが形成される。アニールは、恒久的なコンタクトの形成前に実行される。
上記で説明されたプロセスのすべての態様が、本開示の実施形態の趣旨および範囲に収まるように実践される必要はないことは理解されるべきである。例えば、一実施形態において、ダミーゲートは、ゲートスタックの活性部分の上方にゲートコンタクトを製造する前に、形成される必要は全くない。上記で説明されたゲートスタックは、実際は最初に形成されたように恒久的なゲートスタックであり得る。また、本明細書に説明されるプロセスは、１つまたは複数の半導体デバイスを製造するべく使用され得る。１または複数の実施形態は、１０ナノメートル（１０ｎｍ）テクノロジーノード、または、より小さいテクノロジーノードでの半導体デバイスの製造に特に有用であり得る。
一実施形態において、本説明全体にわたっても使用されるように、リソグラフィ工程は、１９３ｎｍ液浸リソグラフィ（ｉ１９３）、極端紫外線（ＥＵＶ）および／または、電子ビーム直接描画（ＥＢＤＷ）リソグラフィ、または、同様のものを使用して実行される。ポジ型トーンレジストまたはネガ型トーンレジストが使用され得る。一実施形態において、リソグラフィマスクは、トポグラフィックマスキング部分、反射防止コーティング（ＡＲＣ）層、および、フォトレジスト層から構成される３層マスクである。特定のそのような実施形態において、トポグラフィックマスキング部分は、炭素ハードマスク（ＣＨＭ）層であり、反射防止コーティング層はシリコンＡＲＣ層である。
別の態様において、薄膜トランジスタ（ＴＦＴ）の性能は、ＴＦＴにおけるコンポーネントのキャリア移動度によって異なり得る。例えば、より高いキャリア移動度の材料は、より低いキャリア移動度の材料よりも、所与の電界に応じてより急速にキャリアを移動させることが可能である。したがって、高いキャリア移動度は、改善された性能に関連し得る。単一の半導体酸化物層として上記に示されて説明されてきたが、本明細書に説明された実施形態に従って、ＩＧＺＯの層などの半導体酸化物の層は、ｈｉｇｈ−ｋゲート誘電体材料と、高移動度半導体酸化物チャネル材料との間にある。ＩＧＺＯは相対的に低い移動度（約１０ｃｍ２／Ｖ−ｓ）を有するが、ＩＧＺＯのサブスレッショルドスイングは、従来の理論的な下限に近くなり得る。いくつかの実施形態において、ＩＧＺＯの薄層は、選択のチャネル材料の直接の境界となり得、チャネル材料とｈｉｇｈ‐ｋ誘電体との間に挟まれ得る。ゲートスタックとチャネルとの間のインタフェースにおけるＩＧＺＯの使用は、多数の利点のうちの１または複数を達成し得る。例えば、ＩＧＺＯインタフェースは、相対的に小さい数のインタフェーストラップを有し得、そこではキャリアがトラップされて解放され、性能を妨げる。第２の半導体性酸化物材料としてのＩＧＺＯ層を含むＴＦＴは、望ましくは低いゲートリークを示し得る。ＩＧＺＯが非ＩＧＺＯ半導体酸化物チャネル材料（例えば、ＩＧＺＯより高い移動度を有する薄膜酸化物半導体材料）へのインタフェースとして使用されるとき、より高い移動度のチャネル材料の恩恵は、ＩＧＺＯによって提供される良好なゲート酸化物インタフェース特性と同時に実現され得る。本明細書に説明される１または複数の実施形態によれば、デュアル半導体酸化物層チャネルに基づくゲートチャネル構成は、薄膜トランジスタチャネル材料のより広いアレイの使用を可能にし、一方で、従来のアプローチを使用して実現可能なものよりも望ましいゲート制御を実現する。
一実施形態において、第１ＴＦＴ材料の周囲への第２薄膜半導体の追加は、移動度の増強、特に第２の材料においてすべての伝導が発生する場合のショートチャネル効果（ＳＣＥ）の改善、のうち１または複数を提供し得る。第２ＴＦＴ材料は、下流処理に露出されたときにＴＦＴを安定させるべく、強い酸素ボンド能力のために選択され得る。一実施形態に従って、より高い移動度の半導体性酸化物材料は、より酸素安定である、より低い移動度の材料半導体酸化物に、事実上囲繞される。得られる構造は、高安定外側材料を有することによる、内部ＴＦＴ材料への下流高温処理工程またはアグレッシブ工程の否定的な効果を限定し得る。安定性および移動度を同時に最大化するように選択され得る、増大した材料の組は、そのようなデュアル材料アーキテクチャを使用して実現され得る。
別の態様において、例えば、ゲート電極構造の仕事関数層としての２Ｄ結晶質ライナが、ゲート電極構造に含まれる。単一のゲート線を通って切断されたものとして完成したデバイスの例として、図８Ａは、本開示の一実施形態による、非プレーナ型半導体デバイスの断面図を示す。図８Ｂは、本開示の一実施形態による、図８Ａの半導体デバイスのａ‐ａ'軸に沿って切断された平面図を示す。１つのゲート線のみが示されるが、複数のゲート線が集積回路構造に含まれ得ることが理解されるべきである。
図８Ａを参照すると、半導体構造またはデバイス８００は、基板８０２から形成され、かつ、分離領域８０６内に形成された非プレーナ型アクティブ領域（例えば、突出フィン部分８０４およびサブフィン領域８０５を含むフィン構造）を含む。ゲート線８０８は、非プレーナ型アクティブ領域の複数の突出部分８０４の上、同様に分離領域８０６の一部の上に配置される。図示されるように、ゲート線８０８は、ゲート電極８５０およびゲート誘電体層８５２を含む。一実施形態において、ゲート線８０８は、誘電体キャップ層８５４もまた含んでよい。ゲートコンタクト８１４および上層にあるゲートコンタクトビア８１６が、上層にある金属インターコネクト８６０と共に、この透視図からさらにわかり、これらの全ては、複数の層間誘電スタックまたは層８７０に配置される。ゲートコンタクト８１４は、誘電体キャップ層８５４において形成された開口内に形成される。図８Ａの透視図からまたわかるように、ゲートコンタクト８１４は、一実施形態において、分離領域８０６の上方に配置されるが、非プレーナ型アクティブ領域の上方には配置されない。他の実施形態において、ゲートコンタクト８１４は非プレーナ型アクティブ領域の上方に配置される。
一実施形態において、ゲート電極８５０は、導電性充填材料および２次元（２Ｄ）結晶質ライナを含む。２Ｄ結晶質ライナは、導電性充填材料と直接接触する。２Ｄ結晶質ライナは、導電性充填材料と同じ金属種を含む。そのような一実施形態において、２Ｄ結晶質ライナは、導電性充填材料と異なる仕事関数を有する。特定のそのような実施形態において、２Ｄ結晶質ライナは、ゲート電極８５０の仕事関数設定層である。一実施形態において、２Ｄ結晶質ライナは単層である。一実施形態において、２Ｄ結晶質ライナは５ナノメートルより小さい厚さを有する。一実施形態において、金属種は銅である。一実施形態において、金属種はコバルトである。一実施形態において、金属種はタングステンである。
図８Ｂを参照すると、ゲート線８０８は、複数の突出フィン部分８０４より上に配置されるものとして示される。複数の突出フィン部分８０４のソースおよびドレイン領域８０４Ａおよび８０４Ｂが、この透視図からわかる。一実施形態において、ソースおよびドレイン領域８０４Ａおよび８０４Ｂは、複数の突出フィン部分８０４の元の材料のドーピングされた部分である。別の実施形態において、複数の突出フィン部分８０４の材料は除去され、例えばエピタキシャル堆積によって、他の半導体材料に置き換えられる。いずれの場合においても、ソースおよびドレイン領域８０４Ａおよび８０４Ｂは、誘電層８０６の高さより下に、すなわちサブフィン領域８０５内に延在してよい。
一実施形態において、半導体構造またはデバイス８００は、限定されないが、フィンＦＥＴまたはトライゲートデバイスなどの非プレーナ型デバイスである。そのような一実施形態において、対応する半導体チャネル領域は、３次元物体から構成されるか、または３次元物体に形成される。そのような一実施形態において、複数のゲート線８０８のゲート電極スタックは、３次元物体の少なくとも頂面および側壁の対を包囲する。
図８Ａを再び参照すると、半導体構造またはデバイス８００の構成は、複数の分離領域上にゲートコンタクトを置く。そのような構成は、レイアウトスペースの非効率な使用と見なされる場合がある。しかしながら、別の実施形態において、半導体デバイスは、活性領域の上に形成されたゲート電極の複数の部分とコンタクトする複数のコンタクト構造を有する。一般的に、ゲートの活性部分の上方、かつトレンチコンタクトビアと同一の層に、ゲートコンタクト構造（ビアなど）を形成する前に（例えば、それを形成することに追加して）、本開示の１または複数の実施形態は、ゲート整合トレンチコンタクトプロセスをまず使用することを含む。そのようなプロセスは、半導体構造の製造、例えば、集積回路の製造のためのトレンチコンタクト構造を形成すべく、実装され得る。一実施形態において、トレンチコンタクトパターンは、既存のゲートパターンと整合するように形成される。対照的に、従来の複数のアプローチは、典型的には、選択性コンタクトエッチングと組み合わせた、既存のゲートパターンに対するリソグラフィコンタクトパターンの厳しい位置合わせを伴った追加のリソグラフィプロセスを含む。例えば、従来プロセスは、コンタクトフィーチャの別個のパターニングと共に、ポリ（ゲート）グリッドのパターニングを含み得る。
別の態様において、パッシベーションインターコネクトのための薄膜結晶形成が説明される。状況を示すように、図９は、埋め込みチャネル構造の形成の断面図を示す。
図９の部分（ａ）を参照すると、誘電体層９０２は基板９００より上にある。アクティブチャネル９０４は誘電体層９０２にある。銅コンタクトなどの導電性コンタクト９０６は、アクティブチャネル９０４に結合される。
図９の部分（ｂ）を参照すると、図９の部分（ａ）の構造の水素または酸素によるアニールの際、図９の部分（ｂ）の矢印９１０によって表されるように、アクティブチャネル領域９０４は、その中に損傷領域９０５を有する損傷活性領域９０４Ａになり得る。
図９を参照すると、埋め込みアクティブチャネル（例えば、半導体チャネル）は、コンタクト側面壁に沿って拡散するＨまたはＯ２に起因する様々な端線アニールを受けるときに劣化し得、損傷埋め込みアクティブチャネル材料につながる。ＨまたはＯ２拡散を防止し得る側壁によって完全な封止を作成して繰返し可能な完全Ｃｕ充填を実現することは、現実的ではないかもしれない。
図９と対照的に、図１０は、本開示の一実施形態による、保護的自己形成バリアを有する埋め込みチャネル構造の形成の断面図を示す。
図１０の部分（ａ）を参照すると、誘電体層１００２は基板１０００より上にある。アクティブチャネル１００４は誘電体層１００２にある。銅コンタクトなどの導電性コンタクト１００６は、アクティブチャネル１００４に結合される。
図１０の部分（ｂ）を参照すると、フォーミングガスアニールなどの処理は、頂部２Ｄ結晶層１００６Ｂ、および残る銅充填部１００６Ａを形成するように使用される。
図１０の部分（ｃ）を参照すると、図１０の部分（ｂ）の構造の水素または酸素によるアニールの最中に、図１０の部分（ｃ）の矢印１０１０によって表されるように、アクティブチャネル領域１００４が頂部２Ｄ結晶層１００６Ｂによる損傷から保護される。
図１０を参照すると、頂部２Ｄ結晶層１００６Ｂは原子的に薄く、アクティブチャネル１００４への要素の拡散を防止し得る。頂部２Ｄ結晶層１００６Ｂは、充填材料１００６を処理することによって、またはＢＥＯＬ処理に適合する温度で堆積することによって、形成され得る。さらに、そのような頂部２Ｄ結晶層１００６Ｂは、コンタクト１００６の側壁に沿った空の領域を充填することによって事実上拡大し得る。そのような原子的に薄いバリアは、（例えば、セルフパッシベーションによる）Ｃｕ領域の頂部を使用して成長させることができる。結晶は、任意のギャップを閉鎖するように拡張して（例えば、アモルファスから結晶性へと）、高品質のパッシベーションおよび／またはシールを提供する。
別の態様において、本明細書で説明された集積回路構造は、電子デバイスに含まれ得る。本明細書で開示されるＴＦＴの１または複数を含み得る装置の第１の例として、図１１Ａおよび１１Ｂは、本明細書で開示される実施形態のいずれか一項による、ライナレス自己形成バリアを有する１または複数の薄膜トランジスタを含むウェハおよびダイの上面図である。
図１１Ａおよび１１Ｂを参照すると、ウェハ１１００は、半導体材料で構成され得、ウェハ１１００の表面上に形成される集積回路（ＩＣ）構造を有する１または複数のダイ１１０２を含み得る。ダイ１１０２のそれぞれは、任意の好適なＩＣ（例えば、構造３００、４００、４５０、４７０、５００または６００などの１または複数の構造を含むＩＣ）を含む半導体製品の反復単位であり得る。半導体製品の製造が完成した後（例えば、構造３００、４００、４５０、４７０、５００または６００の製造の後）ウェハ１１００は、ダイ１１０２のそれぞれが半導体製品の別個の「チップ」を提供するように互いに隔離される、単体化プロセスを受け得る。特に、本明細書に開示されるＴＦＴを含むデバイスは、ウェハ１１００の形態（例えば、単体化されていない）、または、ダイ１１０２の形態（例えば、単体化されている）を取り得る。ダイ１１０２は、電気信号をトランジスタに伝送するための、１つまたは複数のトランジスタおよび／またはサポート回路と、同様に、その他任意のＩＣコンポーネントを含み得る。いくつかの実施形態において、ウェハ１１００またはダイ１１０２は、メモリデバイス（例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス、ロジックデバイス（例えば、ＡＮＤ、ＯＲ、ＮＡＮＤ、またはＮＯＲゲート）、または任意の他の好適な回路要素を含み得る。複数個のこれらのデバイスが、単一のダイ１１０２上で組み合わされ得る。例えば、複数のメモリデバイスによって形成されたメモリアレイは、処理デバイスとして、または、メモリデバイスに情報を格納するか、メモリアレイに格納される命令を実行するように構成される他のロジックとして、同一のダイ１１０２上に形成され得る。
図１２は、本明細書に開示された実施形態の１または複数による、ライナレス自己形成バリアを有する１または複数の薄膜トランジスタを含み得る集積回路（ＩＣ）デバイスの側方断面図である。
図１２を参照すると、ＩＣデバイス１２００が基板１２０２（例えば、図１１Ａのウェハ１１００）上に形成され、ダイ（例えば、図１１Ｂのダイ１１０２）に含まれ得、ダイは単体であり得、またはウェハに含まれ得る。基板１２０２が形成され得る材料のいくつかの例が、基板４０２、４５２、５０２、６０２、７００またはＩＬＤ層３２０の下の基板と関連づけて、上記で説明されるが、ＩＣデバイス１２００のための基礎として機能し得る任意の材料が、使用され得る。
ＩＣデバイス１２００は、基板１２０２上に配置される、デバイス層１２０４などの１または複数のデバイス層を含み得る。デバイス層１２０４は、基板１２０２上に形成された１つまたは複数のトランジスタ１２４０（例えば、上記で説明されたＴＦＴ）のフィーチャを含み得る。デバイス層１２０４は、例えば、１または複数のソースおよび／またはドレイン（Ｓ／Ｄ）領域１２２０、Ｓ／Ｄ領域１２２０間のトランジスタ１２４０の電流フローを制御するゲート１２２２、および、Ｓ／Ｄ領域１２２０間の電気信号を伝送する１または複数のＳ／Ｄコンタクト１２２４を含み得る。トランジスタ１２４０は、明確性の目的のために図示されないが、デバイス分離領域、ゲートコンタクト、および同様のものなどの、追加のフィーチャを含み得る。トランジスタ１２４０は、図１２に図示されたタイプおよび構成に限定されるものではなく、例えば、プレーナ型トランジスタ、非プレーナ型トランジスタ、または両方の組み合わせなどの、多種多様な他のタイプおよび構成を含み得る。非プレーナ型トランジスタは、ダブルゲートトランジスタまたはトライゲートトランジスタなどの、フィンベーストランジスタ、および、ナノリボンおよびナノワイヤトランジスタなどの、ラップアラウンドまたはオールアラウンドゲートトランジスタを含み得る。特に、１または複数のトランジスタ１２４０は、トランジスタ３００、４００、４５０、４７０、５００または６００の形態を取る。３００、４００、４５０、４７０、５００または６００などの薄膜トランジスタは、埋め込みダイナミックランダムアクセスメモリ（ＤＲＡＭ回路）、アナログ回路、ロジック回路、またはメモリ回路のためのマイクロプロセッサデバイスの金属層において使用されるとき、特に有利であり得、既存の相補的金属酸化物半導体（ＣＭＯＳ）プロセスに沿って形成され得る。
電力および／または入力／出力（Ｉ／Ｏ）信号などの電気信号は、デバイス層１２０４上に配置された（インターコネクト層１２０６−１２１０として図１２に示される）１または複数のインターコネクト層を介してデバイス層１２０４のトランジスタ１２４０へと、および／または、そこから、伝送され得る。例えば、デバイス層１２０４の電気的導電性フィーチャ（例えば、ゲート１２２２およびＳ／Ｄコンタクト１２２４）は、インターコネクト層１２０６−１２１０のインターコネクト構造１２２８と電気的に結合され得る。１または複数のインターコネクト層１２０６−１２１０は、ＩＣデバイス１２００の層間誘電体（ＩＬＤ）スタック１２１９を形成し得る。
インターコネクト構造１２２８は、（特に、構成は図１２に図示されるインターコネクト構造１２２８の特定構成に限定されない）多種多様な設計に従って、電気信号を伝送するようにインターコネクト層１２０６−１２１０内に配置され得る。特定数のインターコネクト層１２０６−１２１０が図１２に図示されるが、本開示の実施形態は、図示されるより多い、またはより少ないインターコネクト層を有するＩＣデバイスを含む。
いくつかの実施形態において、インターコネクト構造１２２８はトレンチ構造１２２８ａ（「線」と呼ばれることがある）、および／または、金属などの電気的導電性材料で充填されたビア構造１２２８ｂを含み得る。トレンチ構造１２２８ａは、デバイス層１２０４が形成される際に基板１２０２の表面と実質的に平行な面の方向に電気信号を伝送するように配置され得る。例えば、トレンチ構造１２２８ａは、図１２の視点からページの内側および外側への方向に電気信号を伝送し得る。ビア構造１２２８ｂは、デバイス層１２０４が形成される際に基板１２０２に表面に実質的に垂直である面の方向に電気信号を伝送するように配置され得る。いくつかの実施形態において、ビア構造１２２８ｂは、異なるインターコネクト層１２０６−１２１０のトレンチ構造１２２８ａを共に電気的に結合し得る。
インターコネクト層１２０６−１２１０は、図１２に示されるように、インターコネクト構造１２２８の間に配置される誘電体材料１２２６を含み得る。いくつかの実施形態において、インターコネクト層１２０６−１２１０の異なるもののインターコネクト構造１２２８の間に配置される誘電体材料１２２６は、異なる組成を有し得、他の実施形態において、異なるインターコネクト層１２０６−１２１０の間の誘電体材料１２２６の組成は、同一であり得る。いずれの場合にも、そのような誘電体材料は層間誘電（ＩＬＤ）材料と呼ばれ得る。
第１インターコネクト層１２０６（金属１または「Ｍ１」と呼ばれる）は、デバイス層１２０４の直上に形成され得る。いくつかの実施形態において、示されるように、第１インターコネクト層１２０６はトレンチ構造１２２８ａおよび／またはビア構造１２２８ｂを含み得る。第１インターコネクト層１２０６のトレンチ構造１２２８ａは、デバイス層１２０４のコンタクト（例えば、Ｓ／Ｄコンタクト１２２４）と結合され得る。
第２インターコネクト層１２０８（金属２または「Ｍ２」と呼ばれる）は、第１インターコネクト層１２０６の直上に形成され得る。いくつかの実施形態において、第２インターコネクト層１２０８は、第２インターコネクト層１２０８のトレンチ構造１２２８ａを、第１インターコネクト層１２０６のトレンチ構造１２２８ａと結合するビア構造１２２８ｂを含み得る。トレンチ構造１２２８ａおよびビア構造１２２８ｂは、明確の目的のため、各インターコネクト層内で線が構造上引かれているが（例えば、第２インターコネクト層１２０８内で）、いくつかの実施形態において、トレンチ構造１２２８ａおよびビア構造１２２８ｂは、構造上および／または物質的に連続であり得る（例えば、デュアルダマシンプロセスの最中に同時に充填される）。
第３インターコネクト層１２１０（金属３または「Ｍ３」と呼ぶ）（および、所望ならば追加のインターコネクト層）が、第２インターコネクト層１２０８または第１インターコネクト層１２０６に関連して説明された類似の技術および構成に従って、第２インターコネクト層１２０８上に連続的に形成され得る。
ＩＣデバイス１２００は、ソルダーレジスト材料１２３４（例えば、ポリイミドまたは類似の材料）、およびインターコネクト層１２０６−１２１０上に形成される１または複数のボンドパッド１２３６を含み得る。ボンドパッド１２３６は、インターコネクト構造１２２８と電気的に結合され得、トランジスタ１２４０の電気信号を他の外部デバイスへ伝送するように構成され得る。例えば、ソルダーボンドは、ＩＣデバイス１２００を含むチップを、別のコンポーネント（例えば、回路基板）と機械的および／または電気的に結合するように、１または複数のボンドパッド１２３６上に形成され得る。ＩＣデバイス１２００は、インターコネクト層１２０６−１２１０から電気信号を伝送するための、他の実施形態において図示されるものとは他の代替の構成を有し得る。例えば、ボンドパッド１２３６は、電気信号を外部コンポーネントに伝送する他の類似のフィーチャ（例えば、ポスト）に置き換えられ得るか、またはそれをさらに含み得る。
図１３は、本明細書に開示される実施形態の１または複数による、ライナレス自己形成バリアを有する１または複数の薄膜トランジスタを含み得る、集積回路（ＩＣ）デバイスアセンブリの側方断面図である。
図１３を参照すると、ＩＣデバイスアセンブリ１３００は、本明細書に説明される１または複数の集積回路構造を有するコンポーネントを含む。ＩＣデバイスアセンブリ１３００は、回路基板１３０２（例えば、マザーボードであり得る）上に配置される多数のコンポーネントを含む。ＩＣデバイスアセンブリ１３００は、回路基板１３０２の第１の面１３４０上に、および、回路基板１３０２の対向する第２の面１３４２上に配置されるコンポーネントを含む。一般的に、コンポーネントは、面１３４０および１３４２の１つまたは両方の上に配置され得る。特に、ＩＣデバイスアセンブリ１３００のコンポーネントの任意の好適なものは、本明細書で開示される多数のＴＦＴ構造３００、４００、４５０、４７０、５００または６００を含み得る。
いくつかの実施形態において、回路基板１３０２は、誘電体材料の層で互いから隔離され、かつ、導電性ビアによって電気的にインターコネクトされた複数の金属層を含むプリント回路基板（ＰＣＢ）であってよい。金属層の任意の１または複数が、所望の回路パターンにおいて、回路基板１３０２に結合されたコンポーネント間で電気信号を伝送するように（任意選択的、他の金属層と併せて）形成され得る。他の実施形態において、回路基板１３０２は非ＰＣＢ基板であり得る。
図１３に示されるＩＣデバイスアセンブリ１３００は、結合コンポーネント１３１６によって回路基板１３０２の第１の面１３４０に結合される、パッケージ‐オン‐インターポーザ構造１３３６を含む。結合コンポーネント１３１６は、パッケージ‐オン‐インターポーザ構造１３３６を、回路基板１３０２に電気的および機械的に結合し得、ソルダーボール（図１３に示されるように）、ソケットのオスおよびメスの部分、接着、アンダーフィル材料、および／または、任意の他の好適な電気的および／または機械的結合構造を含み得る。
パッケージ‐オン‐インターポーザ構造１３３６は、結合コンポーネント１３１８によってインターポーザ１３０４に結合されるＩＣパッケージ１３２０を含み得る。結合コンポーネント１３１８は、結合コンポーネント１３１６を参照して上記で説明された形態などの、適用のための任意の好適な形態を取り得る。単一のＩＣパッケージ１３２０が図１３に示されるが、複数のＩＣパッケージがインターポーザ１３０４に結合され得る。追加のインターポーザがインターポーザ１３０４に結合され得ることが理解されるべきである。インターポーザ１３０４は、回路基板１３０２とＩＣパッケージ１３２０とを架橋するように使用される介在基板を提供し得る。ＩＣパッケージ１３２０は、例えば、ダイ（図１１Ｂのダイ１１０２）、ＩＣデバイス（例えば、図１２のＩＣデバイス１２００）、または任意の他の好適なコンポーネントであり得、または含み得る。一般的に、インターポーザ１３０４は、より幅広のピッチに接続を広げてよく、または、異なる接続へと接続をリルートしてよい。例えば、インターポーザ１３０４は、回路基板１３０２への結合のために、結合コンポーネント１３１６のボールグリッドアレイ（ＢＧＡ）にＩＣパッケージ１３２０（例えば、ダイ）を結合し得る。図１３に示される実施形態において、ＩＣパッケージ１３２０および回路基板１３０２は、インターポーザ１３０４の対向する側面に取り付けられる。他の実施形態において、ＩＣパッケージ１３２０および回路基板１３０２は、インターポーザ１３０４の同一の側面に取り付けられ得る。いくつかの実施形態において、３またはよりくのコンポーネントが、インターポーザ１３０４によってインターコネクトされ得る。
インターポーザ１３０４は、エポキシ樹脂、グラスファイバ強化エポキシ樹脂、セラミック材料、またはポリイミドなどのポリマー材料で形成され得る。いくつかの実装において、インターポーザ１３０４は、シリコン、ゲルマニウム、並びに他のＩＩＩ‐Ｖ族およびＩＶ族材料などの、半導体基板に使用される上記で説明された材料と同一の材料を含み得る、交互に重なる強固または柔軟な材料で形成され得る。インターポーザ１３０４は、金属インターコネクト１３０８、および限定されないが、シリコン貫通ビア（ＴＳＶ）１３０６を含むビア１３１０を含み得る。インターポーザ１３０４は、受動デバイスおよび能動デバイスの両方を含む埋め込みデバイス１３１４をさらに含み得る。そのようなデバイスとしては、限定されるものではないが、コンデンサ、デカップリングコンデンサ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、静電気放電（ＥＳＤ）デバイス、およびメモリデバイスが含まれてよい。無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサ、および微小電気機械システム（ＭＥＭＳ）デバイスなどの、より複合するデバイスもまた、インターポーザ１３０４上に形成され得る。パッケージ‐オン‐インターポーザ構造１３３６は、当分野において知られているパッケージ‐オン‐インターポーザ構造のいずれかの形態を取り得る。
ＩＣデバイスアセンブリ１３００は、結合コンポーネント１３２２によって回路基板１３０２の第１の面１３４０に結合されるＩＣパッケージ１３２４を含み得る。結合コンポーネント１３２２は、結合コンポーネント１３１６を参照して上記で説明される実施形態のいずれかの形態を取り得、ＩＣパッケージ１３２４は、ＩＣパッケージ１３２０を参照して上記で説明される実施形態のいずれかの形態を取り得る。
図１３に示されるＩＣデバイスアセンブリ１３００は、結合コンポーネント１３２８によって回路基板１３０２の第２面１３４２に結合されるパッケージ‐オン‐パッケージ構造１３３４を含む。パッケージ‐オン‐パッケージ構造１３３４は、ＩＣパッケージ１３２６が回路基板１３０２とＩＣパッケージ１３３２との間に配置されるように、結合コンポーネント１３３０によって共に結合されるＩＣパッケージ１３２６およびＩＣパッケージ１３３２を含む。結合コンポーネント１３２８および１３３０は、上記で説明された結合コンポーネント１３１６の複数の実施形態のいずれかの形態を取り得、ＩＣパッケージ１３２６および１３３２は、上記で説明されたＩＣパッケージ１３２０の複数の実施形態のいずれかの形態を取り得る。パッケージ‐オン‐パッケージ構造１３３４は、当分野において知られているパッケージ‐オン‐パッケージ構造のいずれか一項による構成であり得る。
本明細書に開示される複数の実施形態は、多種多様な異なるタイプの集積回路および／またはマイクロエレクトロニクスデバイスを製造するために使用されてよい。そのような集積回路の例は、限定されないが、プロセッサ、チップセットコンポーネント、グラフィックスプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、および同様のものを含む。他の実施形態においては、半導体メモリが製造され得る。さらに、集積回路または他のマイクロエレクトロニクスデバイスは、当分野において知られている多種多様な電子デバイスにおいて使用され得る。例えば、コンピュータシステム（例えば、デスクトップ、ラップトップ、サーバ）、セルラー電話、パーソナル電子機器などである。集積回路は、バスおよびシステムの他のコンポーネントと結合され得る。例えば、プロセッサは、１または複数のバスによって、メモリ、チップセットなどと結合され得る。プロセッサ、メモリ、およびチップセットの各々は、潜在的に、本明細書で開示されるアプローチを使用し製造され得る。
図１４は、本開示の一実施例に係るコンピューティングデバイス１４００を示す。コンピューティングデバイス１４００は、基板１４０２を収容する。基板１４０２は、限定されるものではないが、プロセッサ１４０４および少なくとも１つの通信チップ１４０６を含む多数のコンポーネントを含んでよい。プロセッサ１４０４は、基板１４０２と物理的かつ電気的と結合される。いくつかの実装において、少なくとも１つの通信チップ１４０６もまた、基板１４０２と物理的かつ電気的と結合される。さらなる実装において、通信チップ１４０６は、プロセッサ１４０４の一部である。
その用途に応じて、コンピューティングデバイス１４００は、物理的かつ電気的に基板１４０２と結合されてもされなくてもよい複数の他のコンポーネントを含んでよい。これらの他のコンポーネントは、限定されるものではないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）などの）大容量記憶装置を含む。
通信チップ１４０６は、コンピューティングデバイス１４００との間でデータを転送するための無線通信を可能にする。「無線」という用語およびその派生語は、非ソリッド媒体を通して変調された電磁放射を使用してデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネルなどを説明するために使用されてよい。いくつかの実施形態においては関連するデバイスがワイヤを含まないこともあるだろうが、この用語は、それらのデバイスがいかなるワイヤも含まないということを示唆するものではない。通信チップ１４０６は、限定されないが、Ｗｉ‐Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ‐ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）、これらの派生物、ならびに、３Ｇ、４Ｇ、５Ｇおよびそれ以降の世代として指定されたその他任意の無線プロトコルを含む多数の無線規格またはプロトコルのいずれかを実装し得る。コンピューティングデバイス１４００は、複数の通信チップ１４０６を含んでよい。例えば、第１の通信チップ１４０６は、Ｗｉ−Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）などの近距離無線通信専用であってよく、第２の通信チップ１４０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ‐ＤＯなどのような長距離無線通信専用であってよい。
コンピューティングデバイス１４００のプロセッサ１４０４は、プロセッサ１４０４内にパッケージングされた集積回路ダイを含む。本開示のいくつかの実装において、プロセッサの集積回路ダイは、本開示の実施形態の実装例に応じたライナレス自己形成バリアを有する１または複数の薄膜トランジスタを含む。「プロセッサ」という用語は、複数のレジスタおよび／またはメモリからの電子データを処理し、当該電子データをレジスタおよび／またはメモリに格納可能な他の電子データに変換する任意のデバイスまたはデバイスの一部を指してよい。
通信チップ１４０６は、通信チップ１４０６内でパッケージングされた集積回路ダイもまた含む。本開示の実施形態の別の実装に従って、通信チップの集積回路ダイは、本開示の実施形態の実装例に応じたライナレス自己形成バリアを有する１または複数の薄膜トランジスタを含む。
さらなる実装例においては、コンピューティングデバイス１４００内に収容される別のコンポーネントが、本開示の実施形態の実装例に応じてライナレス自己形成バリアを有する１または複数の薄膜トランジスタを含む集積回路ダイを含み得る。
様々な実装形態において、コンピューティングデバイス１４００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメント制御ユニット、デジタルカメラ、ポータブルミュージックプレーヤ、またはデジタルビデオレコーダでよい。さらなる実装において、コンピューティングデバイス１４００は、データを処理するその他任意の電子デバイスであり得る。
したがって、本明細書に説明される実施形態は、ライナレスの自己形成バリアを有する集積回路構造、およびライナレスの自己形成バリアを有する集積回路構造を製造する方法を含む。
本開示の実施形態の示された実装の上記の記載は、要約で説明されるものを含み、網羅的であることも、開示された正確な形態に開示を限定することも、意図されない。本開示の具体的な実装例および例は、本明細書において、例示目的で説明されている一方、関連分野の当業者であれば理解するであろうように、様々な等価の変形が、本開示の範囲内で可能である。
これらの変形は、上記の詳細な説明に照らして本開示になされ得る。以下の請求項において使用される用語は、本明細書および請求項に開示される具体的な実装例に本開示を限定するものと解釈されるべきではない。むしろ、本開示の範囲は、請求項解釈の確立された原則に従って解釈されるべき以下の特許請求の範囲によって、全体的に判断されるべきである。
例示的実施形態１：集積回路構造は基板より上に誘電体材料を含む。インターコネクト構造は、誘電体材料のトレンチにある。インターコネクト構造は、導電性充填材料および２次元（２Ｄ）結晶質ライナを含む。２Ｄ結晶質ライナは、誘電体材料と直接接触し、導電性充填材料と直接接触する。２Ｄ結晶質ライナは、導電性充填材料と同じ金属種を含む。
例示的実施形態２：例示的実施形態１の集積回路構造において、２Ｄ結晶質ライナは単層である。
例示的実施形態３：例示的実施形態１または２の集積回路構造において、２Ｄ結晶質ライナは５ナノメートルより小さい厚さを有する。
例示的実施形態４：例示的実施形態１、２または３の集積回路構造において、金属種は銅である。
例示的実施形態５：例示的実施形態１、２または３の集積回路構造において、金属種はコバルトである。
例示的実施形態６：例示的実施形態１、２または３の集積回路構造において、金属種はタングステンである。
例示的実施形態７：例示的実施形態１、２、３、４、５または６の集積回路構造において、２Ｄ結晶質ライナはさらにインターコネクト構造の頂面上にある。
例示的実施形態８：例示的実施形態１、２、３、４、５、６または７の集積回路構造において、インターコネクト構造は導電性ビア上に導電線を含む。
例示的実施形態９：集積回路構造はゲート電極上方に半導体性酸化物材料を含む。導電性コンタクトの対が半導体性酸化物材料の第１の領域上にあり、半導体性酸化物材料の第２の領域が導電性コンタクトの対の間にある。導電性コンタクトの対のそれぞれは、導電性充填材料および２次元（２Ｄ）結晶質ライナを含む。２Ｄ結晶質ライナは、半導体性酸化物材料と直接接触し、導電性充填材料と直接接触する。２Ｄ結晶質ライナは、導電性充填材料と同じ金属種を含む。
例示的実施形態１０：例示的実施形態９の集積回路構造において、２Ｄ結晶質ライナは単層である。
例示的実施形態１１：例示的実施形態９または１０の集積回路構造において、２Ｄ結晶質ライナは５ナノメートルより小さい厚さを有する。
例示的実施形態１２：例示的実施形態９、１０または１１の集積回路構造において、金属種は銅である。
例示的実施形態１３：例示的実施形態９、１０または１１の集積回路構造において、金属種はコバルトである。
例示的実施形態１４：例示的実施形態９、１０または１１の集積回路構造において、金属種はタングステンである。
例示的実施形態１５：例示的実施形態９、１０、１１、１２、１３または１４の集積回路構造において、半導体性酸化物材料は、インジウムガリウム亜鉛酸化物、酸化スズ、酸化アンチモン、酸化インジウム、酸化インジウムスズ、酸化チタン、酸化亜鉛、酸化亜鉛インジウム、酸化ガリウム、酸窒化チタン、酸化ルテニウムおよび酸化タングステンから成る群から選択される材料を含む。
例示的実施形態１６：例示的実施形態９、１０、１１、１２、１３、１４または１５の集積回路構造において、ゲート電極と半導体性酸化物材料との間にゲート誘電体層をさらに含む。
例示的実施形態１７：例示的実施形態１６の集積回路構造において、ゲート誘電体層が半導体性酸化物材料の直上に高誘電率の誘電材料の層を含む。
例示的実施形態１８：集積回路構造は半導体フィンを含む。ゲート電極は、半導体フィンの上方にある。ゲート電極は、導電性充填材料および２次元（２Ｄ）結晶質ライナを含む。２Ｄ結晶質ライナは、導電性充填材料に直接接触する。２Ｄ結晶質ライナは、導電性充填材料と同じ金属種を含む。２Ｄ結晶質ライナは、導電性充填材料と異なる仕事関数を有する。
例示的実施形態１９：例示的実施形態１８の集積回路構造において、２Ｄ結晶質ライナは単層である。
例示的実施形態２０：例示的実施形態１８または１９の集積回路構造において、２Ｄ結晶質ライナは５ナノメートルより小さい厚さを有する。
例示的実施形態２１：例示的実施形態１８、１９または２０の集積回路構造において、金属種は銅である。
例示的実施形態２２：例示的実施形態１８、１９または２０の集積回路構造において、金属種はコバルトである。
例示的実施形態２３：例示的実施形態１８、１９または２０の集積回路構造において、金属種はタングステンである。

Claims (23)

  1. 基板より上にある誘電体材料と、
    前記誘電体材料のトレンチにあるインターコネクト構造とを含み、
    前記インターコネクト構造は導電性充填材料および２次元（２Ｄ）結晶質ライナを含み、前記２Ｄ結晶質ライナは前記誘電体材料および前記導電性充填材料と直接接触し、前記２Ｄ結晶質ライナは、前記導電性充填材料と同じ金属種を含む、
    集積回路構造。
  2. 前記２Ｄ結晶質ライナは単層である、請求項１に記載の集積回路構造。
  3. 前記２Ｄ結晶質ライナは５ナノメートルより小さい厚さを有する、請求項１または２に記載の集積回路構造。
  4. 前記金属種は銅である、請求項１から３のいずれか一項に記載の集積回路構造。
  5. 前記金属種はコバルトである、請求項１から３のいずれか一項に記載の集積回路構造。
  6. 前記金属種はタングステンである、請求項１から３のいずれか一項に記載の集積回路構造。
  7. 前記２Ｄ結晶質ライナはさらに前記インターコネクト構造の頂面上にある、請求項１から６のいずれか一項に記載の集積回路構造。
  8. 前記インターコネクト構造は導電性ビア上に導電線を含む、請求項１から７のいずれか一項に記載の集積回路構造。
  9. ゲート電極の上方にある半導体性酸化物材料と、
    前記半導体性酸化物材料の第１の領域上にある一対の導電性コンタクトとを含み、
    前記半導体性酸化物材料の第２の領域が前記一対の導電性コンタクトの間にあり、前記一対の導電性コンタクトのそれぞれが、導電性充填材料および２次元（２Ｄ）結晶質ライナを含み、前記２Ｄ結晶質ライナは前記半導体性酸化物材料および前記導電性充填材料と直接接触し、前記２Ｄ結晶質ライナは、前記導電性充填材料と同じ金属種を含む、
    集積回路構造。
  10. 前記２Ｄ結晶質ライナは単層である、請求項９に記載の集積回路構造。
  11. 前記２Ｄ結晶質ライナは５ナノメートルより小さい厚さを有する、請求項９または１０に記載の集積回路構造。
  12. 前記金属種は銅である、請求項９から１１のいずれか一項に記載の集積回路構造。
  13. 前記金属種はコバルトである、請求項９から１１のいずれか一項に記載の集積回路構造。
  14. 前記金属種はタングステンである、請求項９から１１のいずれか一項に記載の集積回路構造。
  15. 前記半導体性酸化物材料は、インジウムガリウム亜鉛酸化物、酸化スズ、酸化アンチモン、酸化インジウム、酸化インジウムスズ、酸化チタン、酸化亜鉛、酸化亜鉛インジウム、酸化ガリウム、酸窒化チタン、酸化ルテニウムおよび酸化タングステンから成る群から選択される材料を含む、請求項９から１４のいずれか一項に記載の集積回路構造。
  16. 前記ゲート電極と前記半導体性酸化物材料との間にゲート誘電体層をさらに含む、請求項９から１５のいずれか一項に記載の集積回路構造。
  17. 前記ゲート誘電体層が、前記半導体性酸化物材料の直上に高誘電率の誘電材料の層を含む、請求項１６に記載の集積回路構造。
  18. 半導体フィンと、
    前記半導体フィンの上方にあるゲート電極とを含み、
    前記ゲート電極は、導電性充填材料および２次元（２Ｄ）結晶質ライナを含み、前記２Ｄ結晶質ライナは前記導電性充填材料に直接接触し、前記２Ｄ結晶質ライナは前記導電性充填材料と同じ金属種を含み、前記２Ｄ結晶質ライナは前記導電性充填材料と異なる仕事関数を有する、
    集積回路構造。
  19. 前記２Ｄ結晶質ライナは単層である、請求項１８に記載の集積回路構造。
  20. 前記２Ｄ結晶質ライナは５ナノメートルより小さい厚さを有する、請求項１８に記載の集積回路構造。
  21. 前記金属種は銅である、請求項１８から２０のいずれか一項に記載の集積回路構造。
  22. 前記金属種はコバルトである、請求項１８から２０のいずれか一項に記載の集積回路構造。
  23. 前記金属種はタングステンである、請求項１８から２０のいずれか一項に記載の集積回路構造。
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