CN112635435A - 具有无衬层自形成阻挡部的集成电路结构 - Google Patents

具有无衬层自形成阻挡部的集成电路结构 Download PDF

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Abstract

本发明描述了具有无衬层自形成阻挡部的集成电路结构和制造具有无衬层自形成阻挡部的集成电路结构的方法。在示例中，集成电路结构包括衬底上方的电介质材料。互连结构在电介质材料中的沟槽中。互连结构包括导电填充材料和二维(2D)晶体衬层。2D晶体衬层与电介质材料以及与导电填充材料直接接触。2D晶体衬层包括与导电填充材料相同的金属物质。

Description

具有无衬层自形成阻挡部的集成电路结构
技术领域
本公开的实施例属于集成电路结构的领域，并且尤其是具有无衬层自形成阻挡部的集成电路结构。
背景技术
过去几十年来，集成电路中特征的缩放已经成为不断发展的半导体行业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限基板面上实现功能单元的增大的密度。
例如，缩小晶体管尺寸允许在芯片上并入增大数量的存储器或逻辑器件，从而为产品的制造带来增大的容量。然而，对越来越大的容量的驱动并非毫无问题。优化每个器件性能的必要性变得越来越重要。在集成电路器件的生产中，随着器件尺寸继续缩减，诸如三栅极晶体管的多栅极晶体管已经变得更加普及。在常规工艺中，三栅极晶体管通常是在体硅衬底或绝缘体上硅衬底上制造的。在一些实例中，因为体硅衬底的成本更低并且与现有的高产率的体硅衬底基础结构兼容，所以体硅衬底是优选的。然而，缩放多栅极晶体管并非没有后果。随着微电子电路的这些基础构建块的尺寸减小，并且随着在给定的区中制造的基础构建块的绝对数量增大，对用于制造这些构建块的半导体工艺的约束已经变得无法抗拒。
薄膜晶体管(TFT)的性能可以取决于若干因素。例如，TFT能够操作的效率可以取决于TFT的亚阈值摆幅，TFT的亚阈值摆幅表示了实现漏极电流中的给定变化所需的栅极-源极电压中的变化量。更小的亚阈值摆幅使得TFT能够在栅极-源极电压下降到TFT的阈值电压以下时关断到更低的泄漏值。TFT的亚阈值摆幅在室温下的常规理论下限为60毫伏每十倍漏极电流变化。
常规和现有的制造工艺中的变化性可能限制将它们进一步扩展到例如10nm或亚10nm范围的可能性。因此，未来的技术节点所需的功能部件的制造可能需要在当前的制造工艺中引入新方法或集成新技术或用新方法或新技术来取代当前的制造工艺。
附图说明
图1示出了互连结构的截面图。
图2示出了根据本公开的实施例的具有无衬层自形成阻挡部的互连结构的形成的截面图。
图3A示出了根据本公开的实施例的具有无衬层自形成阻挡部的薄膜集成电路结构的截面图。
图3B示出了根据本公开的实施例的具有无衬层自形成阻挡部的薄膜集成电路结构的阵列的斜截面图，所述阵列与逻辑区域相邻。
图4A示出了根据本公开的实施例的沿着具有无衬层自形成阻挡部的平面薄膜集成电路结构的栅极“宽度”截取的截面图。
图4B示出了根据本公开的实施例的沿着具有相对增大的宽度和无衬层自形成阻挡部的薄膜集成电路结构的栅极“宽度”截取的截面图。
图4C、图4D和图4E示出了根据本公开的实施例的具有相对增大的宽度和无衬层自形成阻挡部的薄膜集成电路结构的斜截面图和正截面图。
图5A示出了根据本公开的另一个实施例的具有相对增大的宽度和无衬层自形成阻挡部的另一个薄膜集成电路结构的斜三维视图。
图5B示出了根据本公开的另一个实施例的图5A的薄膜集成电路结构的一部分的俯视图。
图6示出了根据本公开的另一个实施例的具有相对增大的宽度和无衬层自形成阻挡部的另一个薄膜集成电路结构的斜三维视图。
图7A-图7H示出了根据本公开的实施例的制造具有相对增大的宽度和无衬层自形成阻挡部的薄膜集成电路结构的方法中的各种阶段的截面图和平面图。
图8A示出了根据本公开的实施例的非平面半导体器件的截面图。
图8B示出了根据本公开的实施例的沿图8A的半导体器件的a-a’轴截取的平面图。
图9示出了掩埋沟道结构的形成的截面图。
图10示出了根据本公开的实施例的具有保护性自形成阻挡部的掩埋沟道结构的形成的截面图。
图11A和图11B是根据本文公开的实施例中的一个或多个的包括一个或多个具有无衬层自形成阻挡部的薄膜晶体管的晶圆和管芯的顶视图。
图12是根据本文公开的实施例中的一个或多个的可以包括一个或多个具有无衬层自形成阻挡部的薄膜晶体管的集成电路(IC)器件的截面侧视图。
图13是根据本文公开的实施例中的一个或多个的可以包括一个或多个具有无衬层自形成阻挡部的薄膜晶体管的集成电路(IC)器件组装件的截面侧视图。
图14示出了根据本公开的实施例的一个实施方式的计算设备。
具体实施方式
描述了具有无衬层自形成阻挡部的集成电路结构和制造具有无衬层自形成阻挡部的集成电路结构的方法。在下面的描述中，为了提供对本公开的实施例的透彻理解，阐述了若干特定的细节，例如特定的材料和工具体系。对本领域中的技术人员将显而易见的是，可以在没有这些细节的情况下实践本公开的实施例。在其他实例中，为了不会不必要地使本公开的实施例难以理解，没有详细地描述诸如单或双镶嵌处理的公知特征。此外，要理解的是，在图中示出的各种实施例是示例性表示，并且未必按比例绘制。在一些情况下，以对理解本公开最有帮助的方式依次将各种操作描述为多个分立操作，然而，不应将描述的次序解释为暗示这些操作必然取决于次序。具体而言，不需要以表示的次序执行这些操作。
仅为了参考的目的，以下描述中还使用了某些术语，并且因此这些术语并非旨在是限制性的。例如，诸如“上部”、“下部”、“上方”、“下方”、“底部”和“顶部”的术语是指附图中进行参考的方向。诸如“前部”、“后部”、“后面”和“侧面”的术语描述在一致但任意的参考系内的部件的部分的取向和/或位置，通过参考描述所讨论的部件的文字和关联的附图可以清楚解释所述取向和/或位置。这种术语可以包括上文具体提及的词语、它们的衍生词以及类似含义的词语。
本文描述的实施例可以针对前端制程(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中图案化单个器件(例如，晶体管、电容器、电阻器等)。FEOL通常覆盖了直到(但不包括)金属互连层的沉积的每项操作。在最后的FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何线)的晶圆。
本文描述的实施例可以针对后端制程(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中用晶圆上的布线(例如一个或多个金属化层)将单个器件(例如，晶体管、电容器、电阻器等)互连。BEOL包括接触部、绝缘层(电介质)、金属层级和用于芯片到封装连接的接合位置。在制造阶段的BEOL部分中，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代IC工艺，可以在BEOL中添加超过10个金属层。
下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构或者FEOL和BEOL处理和结构两者。具体而言，尽管可以使用FEOL处理情形示出示例性处理方案，但这样的方式也可以适用于BEOL处理。同样，尽管可以使用BEOL处理情形示出示例性处理方案，但这样的方式也可以适用于FEOL处理。
本文描述的一个或多个实施例针对用于制造具有自形成阻挡层的集成电路结构的结构和架构。实施例可以包括或涉及后端晶体管、半导体氧化物材料、薄膜晶体管、栅电极和片上系统(SoC)技术中的一个或多个。可以实施一个或多个实施例以实现高性能的后端晶体管，以潜在地增大未来技术节点的SoC中的后端逻辑加存储器的单片集成。
根据本公开的实施例，描述了用于导电结构的无衬层自形成阻挡部，所述导电结构例如是包括铜(Cu)、钨(W)和/或钴(Co)的导电结构。可以实施本文描述的实施例，以制造互连结构(例如，与层间电介质(ILD)材料直接接触的无衬层单镶嵌或双镶嵌结构)、用于晶体管结构的接触部(例如，作为与半导体氧化物直接接触的层)或栅电极(例如，以改变栅电极的功函数)。在实施例中，本文描述的阻挡层具有与填充材料相同的金属物质。本文描述的阻挡层可以有益于粘合、电迁移和/或电阻率中的一个或多个。
为了提供上下文，导电互连通常依赖于衬层和阻挡部，以防止铜(Cu)扩散到衬底或相邻的ILD材料中。然而，这样的结构可以与高成本(例如，电阻和空间)相关联。先前的方式可能需要多个优化操作，例如，衬层和阻挡部的优化、以及填充和抛光方式的优化。先前的方式还可能与花费时间的多个沉积相关联，并且可能难以实施以实现薄衬层和阻挡层。
在本文描述的特定实施例中，作为示例性实施方式，形成原子薄的二维(2D)晶体以防止Cu扩散。通过将Cu暴露于诸如形成气体(N2/H2)的气体，可以在Cu界面处形成2D材料。通过这样的自形成阻挡部的方式，不需要单独地沉积衬层或阻挡部，因为所形成的2D Cu晶体可以用作阻挡部。
实施本文描述的实施例的优点包括使用自形成阻挡部方法以去除对沉积衬层或阻挡部的需要。在暴露于诸如形成气体的气体时，可以仅仅使用填充金属(例如，Cu)形成阻挡部。可以实施实施例，以最小化过孔的底部和互连的侧壁处的空间和电阻。可以实施实施例以生成薄的2D阻挡部。
为了提供上下文，图1示出了互连结构的截面图。
参考图1，ILD材料102在衬底100上方。互连结构104/106在ILD材料102中。互连结构104/106可以包括导电过孔106上方的导电线104。互连结构104/106包括衬层108、阻挡部110和导电填充112。
与图1相比，图2示出了根据本公开的实施例的具有无衬层自形成阻挡部的互连结构的形成的截面图。
参考图2的部分(a)，ILD材料152在衬底150上方。互连结构154/156在ILD材料152中。互连结构154/156可以包括导电过孔156上方的导电线154。互连结构154/156包括导电填充部158。在一个实施例中，导电填充部158是铜填充部。
参考图2的部分(b)，处理部分(a)的结构以形成具有处理的填充部158A和2D晶体衬层或阻挡部160的互连结构154A/156A。在示例性实施例中，通过在生长气体(例如，在大约45℃的温度下，暴露于形成气体(N2/H2)大约1小时的持续时间)中对图2的部分(a)的结构退火来形成2D晶体衬层或阻挡部160。在一个实施例中，2D晶体衬层或阻挡部160是仅使用存在于导电填充部158中的Cu来形成的Cu阻挡部。
再次参考图2的部分(b)，根据本公开的实施例，集成电路结构包括衬底150上方的电介质材料152。互连结构154A/156A在电介质材料152中的沟槽中。互连结构154A/156A包括导电填充材料158A和二维(2D)晶体衬层160。2D晶体衬层160与电介质材料152以及与导电填充材料158A直接接触。2D晶体衬层160包括与导电填充材料158A相同的金属物质。
在一个实施例中，2D晶体衬层160是单层的。在一个实施例中，2D晶体衬层160具有小于5纳米的厚度。
在一个实施例中，金属物质是铜。在一个实施例中，金属物质是钴。在一个实施例中，金属物质是钨。
在一个实施例中，2D晶体衬层160还在互连结构154A/156A的顶表面上，如图所示。在一个实施例中，互连结构154A/156A包括导电过孔156A上的导电线154A。
在另一个方面中，2D晶体衬层被包括在导电接触部中。作为示例性结构，图3A示出了根据本公开的实施例的具有无衬层自形成阻挡部的薄膜集成电路结构的截面图。
参考图3A，集成电路结构300包括栅电极304之上的半导体氧化物材料302。一对导电接触部308(如虚线框中所示)直接在半导体氧化物材料302的第一区上。半导体氧化物材料302的第二区在一对导电接触部308之间。半导体氧化物材料302的第二区可以包括用于薄膜晶体管的沟道区或可以被包括在用于薄膜晶体管的沟道区中。
在实施例中，集成电路结构300还包括栅电极304和半导体氧化物材料302之间的栅极电介质层306。在一个这样的实施例中，栅极电介质层306是或者包括直接在半导体氧化物材料302上的高k电介质材料层，如图所示。
诸如层间电介质层的绝缘结构310被包括在一对导电接触部308中的每个之间。绝缘结构310在半导体氧化物材料302的第二区之上，并且可以直接在半导体氧化物材料302的第二区上。如图所示，隔离结构311可以被包括在一对导电接触部308的任一侧上。隔离结构311可以包括一个或多个电介质层。
在实施例中，栅电极304是在诸如互连线的导电线312之上的底部栅电极。在一个实施例中，蚀刻停止层314在栅电极304和导电线312之间。如图所示，导电过孔316在蚀刻停止层314中的开口中，并且将栅电极304电耦合到导电线312。导电线312可以形成在额外的蚀刻停止层318和/或诸如低k ILD层的层间电介质(ILD)层320上方。
根据本公开的实施例，一对导电接触部308中的每个包括导电填充材料308B和二维(2D)晶体衬层308A。2D晶体衬层308A与半导体氧化物材料302以及与导电填充材料308B直接接触。2D晶体衬层308A包括与导电填充材料308B相同的金属物质。
在一个实施例中，2D晶体衬层308A是单层的。在一个实施例中，2D晶体衬层308A具有小于5纳米的厚度。在一个实施例中，尽管未示出，2D晶体衬层308A还在导电填充材料308B的顶表面上。
在一个实施例中，金属物质是铜。在一个实施例中，金属物质是钴。在一个实施例中，金属物质是钨。
在实施例中，半导体氧化物材料302包括选自由氧化铟镓锌、氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化镓、氮氧化钛、氧化钌和氧化钨构成的组的材料。
作为图3A的类型的多个集成电路结构的示例性布置，图3B示出了根据本公开的实施例的具有无衬层自形成阻挡部的薄膜集成电路结构的阵列的斜截面图，所述阵列与逻辑区域相邻。参考图3B，布局350包括与逻辑区域354相邻的薄膜晶体管阵列352。薄膜晶体管阵列352的薄膜晶体管中的每个可以如同或类似于结合图3A描述的集成电路结构300。
在另一个方面中，对高级SoC的需求增大，以包括用于在更高金属层处的逻辑功能的单片集成的BEOL晶体管。由于后端材料的热灵敏度增大，这样的BEOL晶体管典型地具有比前端晶体管更低的热预算。而且，由于用于诸如IGZO(氧化铟镓锌)的BEOL兼容的沟道材料的低沟道迁移率，这种晶体管的性能可能被严重限制。
根据本文描述的一个或多个实施例，通过有效增大针对给定的投影区域的晶体管宽度(并且从而增大驱动强度和性能)来制造非平面BEOL兼容的薄膜晶体管(TFT)。使用这样的架构制造的TFT可以呈现对薄膜晶体管的栅极控制、稳定性和性能的提高。这种系统的应用可以包括，但不限于后端(BEOL)逻辑、存储器或类似应用。本文描述的实施例可以包括通过在独特的架构中集成器件来有效增大晶体管宽度(相对于平面器件)的非平面结构。
为了提供基准，图4A示出了根据本公开的实施例的沿着具有无衬层自形成阻挡部的平面薄膜集成电路结构的栅极“宽度”截取的截面图。
参考图4A，平面TFT 400形成在衬底402上方，例如，在衬底上方的绝缘层404上，如图所示。平面TFT 400包括诸如半导体氧化物材料的沟道材料406。栅电极408形成在栅极电介质层414上，所述栅极电介质层414形成在沟道材料406上。如图所示，栅电极408可以包括功函数层412上的填充材料410。如图所示，栅电极408可以暴露沟道材料406和栅极电介质层414的区416。替代地，沟道材料406和栅极电介质层414具有与栅电极408相同的横向尺寸。应当认识到，源极/漏极区进入和离开图4A的视图的页面。
平面TFT 400具有的有效栅极宽度为平面沟道材料406在位置A和B’之间的长度，如图4A所示。TFT 400在本文中可以被称为平面BEOL场效应晶体管(FET)。
作为具有相对增大的晶体管宽度(例如，相对于图4A的结构)的结构的第一示例，图4B示出了根据本公开的实施例的沿着具有相对增大的宽度和无衬层自形成阻挡部的薄膜集成电路结构的栅极“宽度”截取的截面图。
参考图4B，非平面TFT 450形成在衬底452上方，例如，在衬底上方的绝缘层454上，如图所示。一对电介质鳍状物455在绝缘层454上。非平面TFT 450包括半导体氧化物材料456或类似合适的沟道材料。半导体氧化物材料456与一对电介质鳍状物455以及与绝缘层454在一对电介质鳍状物455之间的暴露部分共形。栅电极458形成在栅极电介质层464上，所述栅极电介质层464形成在半导体氧化物材料456上。如图所示，栅电极458可以包括功函数层462上的填充材料460。如图所示，栅电极458可以暴露半导体氧化物材料456和栅极电介质层464的区466。替代地，半导体氧化物材料456和栅极电介质层464具有与栅电极458相同的横向尺寸。应当认识到，源极/漏极区进入和离开图4B的视图的页面。
非平面TFT 450具有的有效栅极宽度为共形的半导体氧化物材料456在位置A’和B’之间的长度，即，包括电介质鳍状物455的顶部和侧壁之上的波状部分的完全长度，如图4B所示。TFT 450在本文中可以被称为非平面BEOL场效应晶体管(FET)。与图4A相比，图4B的结构突出了非平面架构增大有效栅极宽度的优点，所述有效栅极宽度在本文中被称为相对增大的宽度。
为了突出非平面TFT形貌的其他方面，图4C、图4D和图4E示出了根据本公开的实施例的具有相对增大的宽度和无衬层自形成阻挡部的薄膜集成电路结构的斜截面图和正截面图。应当认识到，为简化起见，图4C-图4E中示出了一个电介质鳍状物。实施例可以包括在一个(图4C)、两个(图4B)或更多这样的电介质鳍状物之上制造的单个器件。
参考图4C-图4E，集成电路结构470包括衬底452上方的绝缘体层454上的电介质鳍状物455。电介质鳍状物455具有顶部和侧壁。半导体氧化物材料456或类似合适的沟道材料在电介质鳍状物455的顶部和侧壁上。栅电极458在电介质鳍状物455的顶部和侧壁上的半导体氧化物材料456的第一部分之上。栅电极458具有与第二侧相对的第一侧。第一导电接触部(左474)与栅电极458的第一侧相邻，在电介质鳍状物455的顶部和侧壁上的半导体氧化物材料456的第二部分之上。第二导电接触部(右474)与栅电极458的第二侧相邻，在电介质鳍状物455的顶部和侧壁上的半导体氧化物材料456的第三部分之上。在实施例中，第一和第二导电接触部474均包括诸如结合图3A所述的布置的导电填充材料和二维(2D)晶体衬层，其中2D晶体衬层包括与导电填充材料相同的金属物质。
在实施例中，集成电路结构470还包括处于栅电极458与电介质鳍状物455的顶部和侧壁上的半导体氧化物材料456的第一部分之间的栅极电介质层464，如图4C-图4E所示。在实施例中，集成电路结构470还包括第一导电接触部474和栅电极458的第一侧之间的第一电介质间隔体(左472)，第一电介质间隔体472在电介质鳍状物455的顶部和侧壁上的半导体氧化物材料456的第四部分之上。第二电介质间隔体(右472)在第二导电接触部474和栅电极458的第二侧之间，第二电介质间隔体472在电介质鳍状物455的顶部和侧壁上的半导体氧化物材料456的第五部分之上，如图4C和图4E所示。在一个这样的实施例中，栅极电介质层464还沿着第一和第二电介质间隔体472，也如图4C和图4E所示。
共同参考图4B-图4E，根据本公开的实施例，集成电路结构450或470包括衬底452上方的绝缘体结构455。绝缘体结构455具有沿着与衬底452的全局平面平行的平面(ab)变化的形貌。半导体氧化物材料456在绝缘体结构455上。半导体氧化物材料456与绝缘体结构455的形貌共形。栅电极458在绝缘体结构455上的半导体氧化物材料456的第一部分之上。栅电极458具有与第二侧相对的第一侧。第一导电接触部(左474)与栅电极458的第一侧相邻。第一导电接触部474在绝缘体结构455上的半导体氧化物材料456的第二部分之上。第二导电接触部(右474)与栅电极458的第二侧相邻。第二导电接触部474在绝缘体结构455上的半导体氧化物材料456的第三部分之上。
在实施例中，集成电路结构450或470包括一个或多个电介质鳍状物455。电介质鳍状物455中的单独的一个具有顶部和侧壁。半导体氧化物材料456在电介质鳍状物455中的单独的一个的顶部和侧壁上。在实施例中，绝缘体结构455(例如一个或多个鳍状物455)由电介质材料组成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。在实施例中，绝缘体结构455由低k电介质材料组成。
在实施例中，本文描述的电介质鳍状物可以被制造成栅格结构，其中术语“栅格”在本文中用于指紧密间距的栅格结构。在一个这样的实施例中，紧密间距不能通过常规光刻直接实现。例如，可以首先形成基于常规光刻的图案，但可以通过利用间隔体掩模图案化使间距减半，如本领域中所公知的。再者，可以通过第二轮间隔体掩模图案化使初始间距四等分。因此，本文描述的栅格状图案可以具有以恒定间距间隔开并且具有恒定宽度的电介质鳍状物。可以通过使间距减半或使间距四等分或其他间距划分方式来制造图案。在实施例中，一个或多个电介质鳍状物455均具有方形(如图所示)或圆化的拐角。
在实施例中，栅极电介质层464在栅电极458和绝缘体结构455上的半导体氧化物材料456的第一部分之间，如图所示。在一个这样的实施例中，栅极电介质层464包括直接在半导体氧化物材料456上的高k电介质材料层。
在实施例中，第一电介质间隔体(第一472)在第一导电接触部(第一474)和栅电极458的第一侧之间，第一电介质间隔体(第一472)在绝缘体结构455上的半导体氧化物材料456的第四部分之上。第二电介质间隔体(第二472)在第二导电接触部(第二474)和栅电极458的第二侧之间，第二电介质间隔体(第二472)在绝缘体结构455上的半导体氧化物材料456的第五部分之上。在一个这样的实施例中，栅极电介质层464在栅电极458和绝缘体结构455上的半导体氧化物材料456的第一部分之间。栅极电介质层464还沿着第一电介质间隔体(第一472)和第二电介质间隔体(第二472)。在特定的这种实施例中，栅极电介质层464包括直接在半导体氧化物材料456上的高k电介质材料层。
在实施例中，半导体氧化物材料456包括氧化铟镓锌(IGZO)。在实施例中，半导体氧化物材料456包括选自由氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化镓、氮氧化钛、氧化钌和氧化钨构成的组的材料。在实施例中，栅极电介质层464包括直接在半导体氧化物材料456上的高k电介质材料层。在替代的实施例中，沟道材料不是半导体氧化物材料，而是多晶硅的层。
作为具有相对增大的晶体管宽度的结构的第二示例，图5A示出了根据本公开的另一个实施例的具有相对增大的宽度和无衬层自形成阻挡部的另一个薄膜集成电路结构的斜三维视图。图5B示出了图5A的薄膜集成电路结构的一部分的俯视图。
参考图5A和图5B，集成电路结构500包括衬底502上方的绝缘体结构550。绝缘体结构550可以形成在绝缘体层504上，如图所示。绝缘体结构550中具有第一沟槽552，所述第一沟槽552具有侧壁和底部。半导体氧化物材料506或类似合适的沟道材料在绝缘体结构550中的第一沟槽552中。半导体氧化物材料506与第一沟槽552的侧壁和底部共形。栅极电介质层514在第一沟槽552中的半导体氧化物材料506上。栅极电介质层514与半导体氧化物材料506共形，所述半导体氧化物材料506与第一沟槽552的侧壁和底部共形。栅电极508在第一沟槽552中的栅极电介质层514上。栅电极508具有与第二侧相对的第一侧，并且具有暴露的顶表面。第一导电接触部(左554)与栅电极508的第一侧横向相邻。第一导电接触部(左554)在与第一沟槽552的侧壁共形的半导体氧化物材料506的第一部分上。第二导电接触部(右554)与栅电极508的第二侧横向相邻。第二导电接触部(右554)在与第一沟槽552的侧壁共形的半导体氧化物材料506的第二部分上。应当认识到，为了附图的清晰，导电接触部554仅被示出在第一沟槽552的前部处。在实施例中，导电接触部554沿着第一沟槽552向所有方向或基本上向所有方向延伸以获得最大化的源极/漏极接触部区域，并且导电接触部554保持相对小的有效栅极长度。在实施例中，第一和第二导电接触部554均包括诸如结合图3A所述的布置的导电填充材料和二维(2D)晶体衬层，其中2D晶体衬层包括与导电填充材料相同的金属物质。
在实施例中，绝缘体结构550是单层ILD材料，如图所示。在另一个实施例中，绝缘体结构550是诸如结合图7A-图7H所述的交替电介质层的堆叠体。
在实施例中，第三导电接触部558在栅电极508的暴露的顶表面之上，并且与栅电极508的暴露的顶表面接触，如图所示。在实施例中，第一导电接触部(左554)在绝缘体结构550中的第二沟槽570中，并且第三导电接触部(右554)在绝缘体结构550中的第三沟槽572中，如图所示。在实施例中，第三导电接触部558耦合到导电线560，所述导电线560可以是字线，如图所示。在实施例中，第一和第二导电接触部554耦合到对应的导电线556，如图所示。
再次参考图5，在实施例中，非平面后端FET架构使用第一沟槽552的垂直长度(深度)，以增大晶体管的有效宽度。即，第一沟槽552的深度是TFT的Z，其中通过将Z设定为沟槽的深度而相对增大有效宽度(Weff)。
在实施例中，半导体氧化物材料506包括氧化铟镓锌(IGZO)。在实施例中，半导体氧化物材料506包括选自由氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化镓、氮氧化钛、氧化钌和氧化钨构成的组的材料。在实施例中，栅极电介质层514包括直接在半导体氧化物材料506上的高k电介质材料层。在替代的实施例中，沟道材料不是半导体氧化物材料，而是多晶硅层。
作为具有相对增大的晶体管宽度的结构的第三示例，图6示出了根据本公开的另一个实施例的具有相对增大的宽度和无衬层自形成阻挡部的另一个薄膜集成电路结构的斜三维视图。
参考图6，集成电路结构600包括衬底602上方的绝缘体结构650。绝缘体结构650可以形成在绝缘体层604上，如图所示。绝缘体结构650中具有第一沟槽652，所述第一沟槽652具有侧壁和底部。绝缘体结构650具有沿着与衬底602的全局平面正交的平面变化的形貌。在一个这样的实施例中，绝缘体结构650具有沿着与衬底602的全局平面正交的平面变化的波纹状形貌，如图所示。在特定的这种实施例中，波纹状形貌在单层ILD材料内，如图所示。在另一个特定的这种实施例中，波纹状形貌在诸如结合图7A-图7H所述的交替电介质层的布置内。
半导体氧化物材料606或类似合适的沟道材料在绝缘体结构650中的第一沟槽652中。半导体氧化物材料606与第一沟槽652的侧壁和底部共形，即，与绝缘体结构650的形貌共形。栅极电介质层614在第一沟槽652中的半导体氧化物材料606上。栅极电介质层614与半导体氧化物材料606共形，所述半导体氧化物材料606与第一沟槽652的侧壁和底部共形。栅电极608在第一沟槽652中的栅极电介质层614上。栅电极608具有与第二侧相对的第一侧，并且具有暴露的顶表面。第一导电接触部(左654)与栅电极608的第一侧横向相邻。第一导电接触部(左654)在与第一沟槽652的侧壁共形的半导体氧化物材料606的第一部分上。第二导电接触部(右654)与栅电极608的第二侧横向相邻。第二导电接触部(右654)在与第一沟槽652的侧壁共形的半导体氧化物材料606的第二部分上。在实施例中，导电接触部654沿着第一沟槽652向所有方向或基本上向所有方向延伸以获得最大化的源极/漏极接触部区域，并且导电接触部654保持相对小的有效栅极长度。在实施例中，第一和第二导电接触部654均包括诸如结合图3A所述的布置的导电填充材料和二维(2D)晶体衬层，其中2D晶体衬层包括与导电填充材料相同的金属物质。
在实施例中，第三导电接触部658在栅电极608的暴露的顶表面之上，并且与栅电极608的暴露的顶表面接触，如图所示。在实施例中，第一导电接触部(左654)在绝缘体结构650中的第二沟槽670中，并且第三导电接触部(右654)在绝缘体结构650中的第三沟槽672中，如图所示。在实施例中，第三导电接触部658耦合到导电线660，所述导电线660可以是字线，如图所示。在实施例中，第一和第二导电接触部654耦合到对应的导电线656，如图所示。
再次参考图6，在实施例中，非平面后端FET架构使用第一沟槽652的包括由波纹提供的额外长度的垂直长度(深度)，以增大晶体管的有效宽度。即，波纹状第一沟槽652的长度是TFT的Z，其中通过将Z设定为沿着波纹状第一沟槽652的深度或长度而相对增大有效宽度(Weff)。
在实施例中，半导体氧化物材料606包括氧化铟镓锌(IGZO)。在实施例中，半导体氧化物材料606包括选自由氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化镓、氮氧化钛、氧化钌和氧化钨构成的组的材料。在实施例中，栅极电介质层614包括直接在半导体氧化物材料606上的高k电介质材料层。在替代的实施例中，沟道材料不是半导体氧化物材料，而是多晶硅层。
根据本公开的实施例，以上TFT非平面架构450、470、500和600针对缩放的投影区域为晶体管提供了更高的有效宽度。在实施例中，相对于现有技术的平面BEOL晶体管改善了这种晶体管的驱动强度和性能。
作为示例性处理方案，图7A-图7H示出了根据本公开的实施例的制造具有相对增大的宽度和无衬层自形成阻挡部的薄膜集成电路结构的方法中的各种阶段的截面图和平面图。
参考图7A，电介质层的堆叠体704形成在衬底700上方，并且可能形成在绝缘层702上，所述绝缘层702形成在衬底700上或上方。电介质层的堆叠体704包括不同组分的交替的电介质层704A和704B。在一个实施例中，电介质层的堆叠体704是交替的二氧化硅和氮化硅层的堆叠体。
参考图7B，在电介质层的堆叠体704中形成开口706，以形成电介质层的一次图案化堆叠体704’。在一个实施例中，在没有下文结合图7C所述的工艺的情况下，使用图7B的结构，以便实现诸如TFT 300的结构。
参考图7C，实现波纹以通过将图7B的结构暴露于蚀刻工艺来形成波纹状开口708，所述蚀刻工艺使层704B相对于层704A选择性地凹陷。选择性蚀刻工艺提供了电介质层的二次图案化堆叠体704”。可以使用电介质层的二次图案化堆叠体704”，以便实现诸如TFT 400的结构。
参考图7D，在图7C的结构的开口708中形成诸如源极/漏极接触部的导电接触部710。例如，可以通过沉积或生长工艺来形成导电接触部。
参考图7E，在导电接触部710之间形成开口712，以形成电介质层的三次图案化堆叠体704”’。开口712暴露导电接触部710的波纹状表面。
参考图7F，在开口712中沿着导电接触部710的暴露表面形成半导体氧化物层606或其他合适的沟道材料。在实施例中，半导体氧化物层606形成为与导电接触部710的波纹状表面共形，如图所示。
参考图7G，在开口712中形成栅极电介质层614。栅极电介质层614在半导体氧化物层606上，并且与半导体氧化物层606共形。
参考图7H，在开口712内形成栅电极608。栅电极608在栅极电介质层614上，并且与栅极电介质层614共形。图7G的结构可以作为结合图6所述的TFT 600的一部分而被包括。
应当认识到，结合本文实施例描述的层和材料通常形成在在下面的半导体衬底402、452、502、602、700或ILD层102(例如作为(一个或多个)FEOL层)之下的衬底上或上方。在其他实施例中，结合本文实施例描述的层和材料通常形成在集成电路的在下面的(一个或多个)器件层(例如作为在下面的半导体衬底402、452、502、602、700或ILD层320之下的衬底上方的(一个或多个)BEOL层)上或上方。在实施例中，在下面的半导体衬底代表用于生产集成电路的一般工件对象。半导体衬底常常包括晶圆或硅或另一个半导体材料的物件。合适的半导体衬底包括，但不限于单晶硅、多晶硅和绝缘体上硅(SOI)以及由其他半导体材料形成的类似的衬底。根据生产的阶段，半导体衬底常常包括晶体管、集成电路等。衬底还可以包括半导体材料、金属、电介质、掺杂剂和在半导体衬底中常发现的其他材料。此外，尽管未示出，但可以在在下面的下级后端制程(BEOL)互连层上制造本文所述的结构。
在可选地使用绝缘体层454、504、604或702的情况下，绝缘体层454、504、604或702可以由如下材料组成，所述材料适合于最终将栅极结构的部分与在下面的体衬底或互连层电隔离，或对栅极结构的部分与在下面的体衬底或互连层的隔离有帮助。例如，在一个实施例中，绝缘体层454、504、604或702由电介质材料组成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。在特定的实施例中，绝缘体层454、504、604或702是在下面的BEOL层的低k电介质层。
在实施例中，半导体氧化物材料302、406、456、506或606，并且因此TFT的沟道材料包括IGZO层，所述IGZO层具有1:1的镓铟比、大于1的镓铟比(例如，2:1、3:1、4:1、5:1、6:1、7:1、8:1、9:1或10:1)或小于1的镓铟比(例如，1:2、1:3、1:4、1:5、1:6、1:7、1:8、1:9或1:10)。低铟含量IGZO可以指具有比铟多的镓的IGZO(例如，其中镓铟比大于1:1)，并且还可以指高镓含量IGZO。类似地，低镓含量IGZO可以指具有比镓多的铟的IGZO(例如，其中镓铟比小于1:1)，并且还可以指高铟含量IGZO。在另一个实施例中，半导体氧化物材料302、406、456、506或606是或包括诸如氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化镓、氮氧化钛、氧化钌或氧化钨的材料。在替代的实施例中，使用多晶硅而不是半导体氧化物材料来作为沟道材料。在实施例中，无论是什么组分，沟道材料具有5纳米和30纳米之间的厚度。
在实施例中，半导体氧化物材料302、406、456、506或606为非晶、晶体或半晶体氧化物半导体，例如非晶、晶体或半晶体氧化物半导体IGZO层。可以使用低温沉积工艺(例如物理气相沉积(PVD)(例如，溅射)、原子层沉积(ALD)或化学气相沉积(CVD))来形成半导体氧化物材料302、406、456、506或606。在足够低以兼容后端生产工艺的温度下沉积半导体氧化物材料302、406、456、506或606的能力代表了特定的优点。半导体氧化物材料302、406、456、506或606可以沉积在侧壁上，或共形地沉积在任何期望的结构上，以达到精确的厚度，从而允许生产具有任何期望的几何结构的晶体管。
在实施例中，取决于集成电路器件300、400、450、470、500或600将包括在P型晶体管还是N型晶体管中，栅电极304、408、458、508或608包括至少一种P型功函数金属或N型功函数金属。对于P型晶体管，可以用于栅电极304、408、458、508或608的金属可以包括，但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如氧化钌)。对于N型晶体管，可以用于栅电极304、408、458、508或608的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。在一些实施例中，栅电极包括两个或更多金属层的堆叠体，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。出于其他目的，可以包括另外的金属层，例如以充当阻挡层。在一些实施方式中，栅电极304、408、458、508或608可以由“U”形结构构成，所述“U”形结构包括基本平行于衬底的表面的底部部分以及基本垂直于衬底的顶表面的两个侧壁部分。在另一个实施方式中，形成栅电极的金属层中的至少一个可以简单地是基本平行于衬底的顶表面的平面层，并且不包括基本垂直于衬底的顶表面的侧壁部分。在本公开的另外的实施方式中，栅电极可以由U形结构和平面非U形结构的组合构成。例如，栅电极可以由形成在一个或多个平面非U形层的顶部的一个或多个U形金属层构成。
在实施例中，栅极电介质层306、414、464、514或614由高k材料组成。例如，在一个实施例中，栅极电介质层306、414、464、514或614由如下材料组成，所述材料例如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钛、铌酸铅锌或其组合。在一些实施方式中，栅极电介质306、414、464、514或614可以由“U”形结构构成，所述U形结构包括基本平行于衬底的表面的底部部分以及基本垂直于衬底的顶表面的两个侧壁部分，如图4C和图4E所示。
在一些实施例中，半导体氧化物材料302、406、456、506或606分别与栅极电介质层306、414、464、514或614接触，布置可以将IGZO层与高k金属氧化物层接触。在其他实施例中，中间材料设置在半导体氧化物材料302、406、456、506或606与栅极电介质层306、414、464、514或614之间。在一些实施例中，IGZO层包括具有不同材料属性的IGZO的多个区。例如，IGZO层可以包括接近(例如，接触)高k栅极电介质层的低铟含量IGZO、以及接近(例如，接触)更高迁移率的半导体氧化物沟道材料的高铟含量IGZO。高铟含量IGZO可以相对于低铟含量IGZO提供更高的迁移率和更差的界面属性，而低铟含量IGZO可以相对于高铟含量IGZO提供更宽的带隙、更低的栅极泄漏和更好的界面属性，尽管其提供了更低的迁移率。
在实施例中，电介质间隔体472由如下材料形成，所述材料例如氮化硅、氧化硅、碳化硅、碳掺杂氮化硅和氮氧化硅。用于形成侧壁间隔体的工艺是本领域中公知的，并且一般包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多个间隔体对。例如，可以在栅电极472的相对侧上形成两对、三对或四对侧壁间隔体。
在实施例中，导电接触部308、474、554或654充当用于TFT的源极/漏极区的接触部，或直接充当TFT的源极/漏极区。导电接触部308、474、554或654可以以一定距离间隔开，所述距离为晶体管300、400、450、470、500或600的栅极长度。在实施例中，导电接触部558或658直接接触栅电极。在一些实施例中，栅极长度在7和30纳米之间。在实施例中，导电接触部308、474、554、558、654或658包括金属和/或金属合金的一个或多个层，上文结合图3A描述了其示例。
在实施例中，本文描述的诸如互连线312(和上覆的过孔314)、556、560、656或660的互连线(可能以及在下面的或上覆的过孔结构)由一种或多种金属或包含金属的导电结构组成。在本领域中，有时也将导电互连线称为迹线、线、线路、金属、互连线或简称互连。在特定的实施例中，互连线中的每一个包括阻挡层和导电填充材料。在实施例中，阻挡层由诸如氮化钽或氮化钛的金属氮化物材料组成。在实施例中，导电填充材料由导电材料组成，所述导电材料例如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。
本文描述的互连线可以被制造成栅格结构，其中术语“栅格”在本文中用于指紧密间距的栅格结构。在一个这样的实施例中，紧密间距不能通过常规光刻直接实现。例如，可以首先形成基于常规光刻的图案，但可以通过利用间隔体掩模图案化使间距减半，如本领域中所公知的。再者，可以通过第二轮间隔体掩模图案化使初始间距四等分。因此，本文描述的栅格状图案可以具有以恒定间距间隔开并具有恒定宽度的导电线。可以通过使间距减半或使间距四等分或其他间距划分方式来制造图案。
在实施例中，本文描述的诸如ILD材料550或650的ILD材料由电介质或绝缘材料层组成，或包括电介质或绝缘材料层。合适的电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域中已知的各种低k电介质材料及其组合。层间电介质材料可以通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)的常规技术或通过其他沉积方法形成。
在一个方面中，可以通过替换栅极工艺来制造栅电极和栅极电介质层，例如栅电极304、408、458、508或608和栅极电介质层306、414、464、514或614。在这样的方案中，可以去除诸如多晶硅或氮化硅柱材料的虚设栅极材料，并且用永久栅电极材料替换虚设栅极材料。在一个这样的实施例中，与从更早的处理执行相反，永久栅极电介质层也在该工艺中形成。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅组成，并且用包括使用SF6的干法蚀刻工艺去除虚设栅极。在另一个实施例中，虚设栅极由多晶硅或非晶硅组成，并且用包括使用含水NH4OH或四甲基氢氧化铵的湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由氮化硅组成，并且用包括含水磷酸的湿法蚀刻去除虚设栅极。
在实施例中，本文描述的一个或多个方式实质上考虑了虚设和替换栅极工艺结合虚设和替换接触部工艺来实现本文所述的结构。在一个这样的实施例中，在替换栅极工艺之后执行替换接触部工艺，以允许永久栅极堆叠体的至少一部分的高温退火。例如，在特定的这样的实施例中，例如，在形成栅极电介质层之后，进行永久栅极结构的至少一部分的退火。在形成永久接触部之前执行退火。
应当认识到，并非需要实践上述工艺的所有方面才落在本公开的实施例的精神和范围内。例如，在一个实施例中，不需要始终在在栅极堆叠体的有源部分之上制造栅极接触部之前形成虚设栅极。上述栅极堆叠体可能实际是最初形成的永久栅极堆叠体。而且，可以使用本文所述的工艺制造一个或多个半导体器件。一个或多个实施例对于在10纳米(10nm)或更小的技术节点制造半导体器件可能是特别有用的。
在实施例中，也如贯穿本说明书所使用的，用193nm浸入式光刻(i193)、极紫外线(EUV)和/或电子束直写(EBDW)光刻等执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩摸部分、抗反射涂层(ARC)和光刻胶层组成的三层掩模。在特定的这样的实施例中，形貌掩摸部分是碳硬掩模(CHM)层，并且抗反射涂层是硅ARC层。
在另一个方面中，薄膜晶体管(TFT)的性能可以取决于TFT中的部件的载流子迁移率。例如，与具有较低载流子迁移率的材料相比，具有较高载流子迁移率的材料能够使载流子响应于给定电场而更快地移动。因此，较高的载流子迁移率可以与改善的性能相关联。尽管上文所示和所述的为单个半导体氧化物层，但根据本文描述的实施例，诸如IGZO层的半导体氧化物层在高k栅极电介质材料和较高迁移率半导体氧化物沟道材料之间。尽管IGZO具有相对低的迁移率(大约10cm2/V-s)，但IGZO的亚阈值摆幅可以接近常规理论下限。在一些实施例中，IGZO的薄层可以直接毗邻选择的沟道材料，并且可以夹在沟道材料和高k电介质之间。在栅极堆叠体和沟道之间的界面处使用IGZO可以实现若干优点中的一个或多个。例如，IGZO界面可以具有相对小的数量的界面陷阱、缺陷，载流子在所述界面陷阱、缺陷处被捕获和释放，这妨碍了性能。包括作为第二半导体氧化物材料的IGZO层的TFT可以呈现期望的低栅极泄漏。在使用IGZO作为与非IGZO半导体氧化物沟道材料(例如，具有比IGZO更高的迁移率的薄膜氧化物半导体材料)的界面时，更高迁移率沟道材料的益处可以与由IGZO提供的良好的栅极氧化物界面属性同时实现。根据本文描述的一个或多个实施例，与使用常规方式可实现的情况相比，基于双半导体氧化物层沟道的栅极-沟道布置能够使用更宽的薄膜晶体管沟道材料的阵列，同时实现期望的栅极控制。
在实施例中，尤其如果第二材料中发生导电，在第一TFT材料周围添加第二薄膜半导体能够提供迁移率增强、改善的短沟道效应(SCE)中的一个或多个。可以选择氧接合能力强的第二TFT材料，以便在暴露于下游处理时使TFT稳定。根据一个实施例，较高迁移率半导体氧化物材料被有效地包裹在更氧稳定的较低迁移率半导体氧化物材料中。所得的结构可以通过具有高度稳定的外部材料来限制下游高温处理操作或侵蚀性操作对内部TFT材料的负面影响。可以使用这样的双材料架构实现增大的材料集，所述增大的材料集可以被选择以同时最大化稳定性和迁移率。
在另一个方面中，2D晶体衬层包括在栅电极结构中，例如，作为栅电极结构的功函数层。作为通过单个栅极线截取的完整器件的示例，图8A示出了根据本公开的实施例的非平面半导体器件的截面图。图8B示出了根据本公开的实施例的沿着图8A的半导体器件的a-a’轴截取的平面图。尽管仅示出了一个栅极线，但要认识到，多个栅极线可以包括在集成电路结构中。
参考图8A，半导体结构或器件800包括从衬底802并且在隔离区806内形成的非平面有源区(例如，包括突出鳍状物部分804和子鳍状物区805的鳍状物结构)。栅极线808设置在非平面有源区的突出部分804之上以及隔离区806的一部分之上。如图所示，栅极线808包括栅电极850和栅极电介质层852。在一个实施例中，栅极线808还可以包括电介质帽盖层854。从这个透视图还可以看到栅极接触部814和上覆的栅极接触过孔816连同上覆的金属互连860，所有这些设置在层间电介质堆叠体或层870中。栅极接触部814形成在开口中，所述开口形成在电介质帽盖层854中。还参见图8A的透视图，在一个实施例中，栅极接触部814设置在隔离区806之上，但不在非平面有源区之上。在其他实施例中，栅极接触部814设置在非平面有源区之上。
在实施例中，栅电极850包括导电填充材料和二维(2D)晶体衬层。2D晶体衬层与导电填充材料直接接触。2D晶体衬层包括与导电填充材料相同的金属物质。在一个这样的实施例中，2D晶体衬层具有与导电填充材料不同的功函数。在特定的这种实施例中，2D晶体衬层是栅电极850的功函数设定层。在一个实施例中，2D晶体衬层是单层的。在一个实施例中，2D晶体衬层具有小于5纳米的厚度。在一个实施例中，金属物质是铜。在一个实施例中，金属物质是钴。在一个实施例中，金属物质是钨。
参考图8B，栅极线808被示为设置在突出鳍状物部分804之上。可以从这个透视图看出突出鳍状物部分804的源极和漏极区804A和804B。在一个实施例中，源极和漏极区804A和804B是突出鳍状物部分804的初始材料的掺杂部分。在另一个实施例中，突出鳍状物部分804的材料被去除，并且例如通过外延沉积用另一种半导体材料替换突出鳍状物部分804的材料。在任一情况下，源极和漏极区804A和804B可以在电介质层806的高度下方延伸，即，进入子鳍状物区805中。
在实施例中，半导体结构或器件800是非平面器件，例如但不限于鳍状物FET或三栅极器件。在这样的实施例中，对应的半导体沟道区由三维主体组成或形成在三维主体中。在一个这样的实施例中，栅极线808的栅电极堆叠体包围三维主体的至少顶表面和一对侧壁。
再次参考图8A，半导体结构或器件800的布置将栅极接触部放置在隔离区之上。可以将这样的布置视为对布局空间的不充分使用。然而，在另一个实施例中，半导体器件具有接触部结构，所述接触部结构接触形成在有源区之上的栅电极的部分。通常，在栅极的有源部分之上和在同一层中形成栅极接触部结构(例如过孔)作为沟槽接触部过孔之前(例如，除此之外)，本公开的一个或多个实施例包括首先使用栅极对准的沟槽接触部工艺。可以实施这样的工艺，以形成用于半导体结构制造(例如，用于集成电路制造)的沟槽接触部结构。在实施例中，沟槽接触部图案被形成为与现有的栅极图案对准。相反，常规方式通常涉及结合选择性接触部蚀刻的具有光刻接触部图案与现有栅极图案的紧密配准的额外的光刻工艺。例如，常规工艺可以包括具有接触部特征的单独图案化的多(栅极)网格的图案化。
在另一个方面中，描述了用于钝化互连的薄膜晶体的形成。为了提供上下文，图9示出了掩埋沟道结构的形成的截面图。
参考图9的部分(a)，电介质层902在衬底900上方。有源沟道904在电介质层902中。诸如铜接触部的导电接触部906耦合到有源沟道904。
参考图9的部分(b)，在对图9的部分(a)的结构进行氢或氧退火时，如图9的部分(b)的箭头910所代表的，有源沟道区904可能变成其中具有损伤区905的损伤的有源区904A。
参考图9，在经受各种制程退火时，由于H或O2沿着接触部侧壁扩散，掩埋有源沟道(例如，半导体沟道)可能会劣化，导致损伤的掩埋有源沟道材料。实现与侧壁生成能够防止H或O2扩散的完美密封的可重复的完美Cu填充部可能是不现实的。
与图9相比，图10示出了根据本公开的实施例的具有保护性自形成阻挡部的掩埋沟道结构的形成的截面图。
参考图10的部分(a)，电介质层1002在衬底1000上方。有源沟道1004在电介质层1002中。诸如铜接触部的导电接触部1006耦合到有源沟道1004。
参考图10的部分(b)，使用诸如形成气体退火的处理，以形成顶部2D晶体层1006B，并且保留铜填充部1006A。
参考图10的部分(c)，在对图10的部分(b)的结构进行氢或氧退火期间，如图10的部分(c)的箭头1010所代表的，有源沟道区1004被顶部2D晶体层1006B保护而不受损伤。
参考图10，顶部2D晶体层1006B为原子薄的，并且能够阻止元素扩散到有源沟道1004中。可以通过处理填充材料1006或通过在与BEOL处理兼容的温度下进行沉积，来形成顶部2D晶体层1006B。此外，这样的顶部2D晶体层1006B可以通过沿着接触部1006的侧壁填充空区而有效地扩展。可以使用Cu区的顶部(例如，通过自钝化)来生长这样的原子薄的阻挡部。晶体扩展(例如，从非晶到晶体)，从而堵塞任何间隙，以提供高质量的钝化和/或密封。
在另一个方面中，本文描述的集成电路结构可以被包括在电子器件中。作为可以包括本文所公开的TFT中的一个或多个的装置的第一示例，图11A和图11B是根据本文公开的实施例中的任一个的包括一个或多个具有无衬层自形成阻挡部的薄膜晶体管的晶圆和管芯的顶视图。
参考图11A和图11B，晶圆1100可以由半导体材料组成，并且可以包括具有形成在晶圆1100的表面上的集成电路(IC)结构的一个或多个管芯1102。管芯1102中的每个可以是包括任何合适的IC(例如，包括诸如结构300、400、450、470、500或600的一个或多个结构的IC)的半导体产品的重复单元。在完成半导体产品的制造之后(例如，在制造结构300、400、450、470、500或600之后)，晶圆1100可以经受单个化工艺，其中将管芯1102中的每个彼此分隔开，以提供半导体产品的分立“芯片”。具体而言，包括如本文所公开的TFT的器件可以采用晶圆1100(例如，未单个化)的形式或管芯1102(例如，单个化)的形式。管芯1102可以包括一个或多个晶体管和/或支持电路，以向晶体管以及任何其他IC部件路由电信号。在一些实施例中，晶圆1100或管芯1102可以包括存储器器件(例如，静态随机存取存储器(SRAM)器件)、逻辑器件(例如，AND、OR、NAND或NOR门)或任何其他合适的电路元件。可以在单个管芯1102上组合这些器件中的多个。例如，由多个存储器器件形成的存储器阵列可以与处理器件或被配置为在存储器器件中存储信息或执行存储器阵列中存储的指令的其他逻辑形成在相同的管芯1102上。
图12是根据本文公开的实施例中的一个或多个的可以包括一个或多个具有无衬层自形成阻挡部的薄膜晶体管的集成电路(IC)器件的截面侧视图。
参考图12，IC器件1200形成在衬底1202(例如，图11A的晶圆1100)上，并且可以包括在管芯(例如，图11B的管芯1102)中，所述管芯可以被单个化或包括在晶圆中。尽管上文结合衬底402、452、502、602、700或ILD层320之下的衬底描述了可以形成衬底1202的材料的数个示例，但可以使用可以充当用于IC器件1200的基础的任何材料。
IC器件1200可以包括设置在衬底1202上的诸如器件层1204的一个或多个器件层。器件层1204可以包括形成在衬底1202上的一个或多个晶体管1240(例如，上述TFT)的特征。器件层1204可以包括例如一个或多个源极和/或漏极(S/D)区1220、控制在晶体管1240中在S/D区1220之间的电流的栅极1222、以及向/从S/D区1220路由电信号的一个或多个S/D接触部1224。晶体管1240可以包括为了清晰起见未示出的额外特征，例如器件隔离区、栅极接触部等。晶体管1240不限于图12中所示的类型和构造，并且可以包括各种各样的其他类型和构造，例如，平面晶体管、非平面晶体管或两者的组合。非平面晶体管可以包括诸如双栅极晶体管或三栅极晶体管的基于鳍状物的晶体管、以及诸如纳米带和纳米线晶体管的包裹环绕或全环绕栅极晶体管。具体而言，晶体管1240中的一个或多个采取晶体管300、400、450、470、500或600的形式。诸如300、400、450、470、500或600的薄膜晶体管在被用在用于嵌入式动态随机存取存储器(DRAM)电路、模拟电路、逻辑电路或存储器电路的微处理器器件的金属层中时，可能是特别有利的，并且所述薄膜晶体管可以连同现有的互补金属氧化物半导体(CMOS)工艺一起形成。
可以通过设置在器件层1204上的一个或多个互连层(图12中示为互连层1206-1210)向和/或从器件层1204的晶体管1240路由诸如功率和/或输入/输出(I/O)信号的电信号。例如，器件层1204的导电特征(例如，栅极1222和S/D接触部1224)可以与互连层1206-1210的互连结构1228电耦合。一个或多个互连层1206-1210可以形成IC器件1200的层间电介质(ILD)堆叠体1219。
互连结构1228可以布置在互连层1206-1210内，以根据各种各样的设计路由电信号(具体而言，所述布置不限于图12中所示的互连结构1228的特定构造)。尽管图12中示出了特定数量的互连层1206-1210，但本公开的实施例包括具有比图示更多或更少的互连层的IC器件。
在一些实施例中，互连结构1228可以包括填充有诸如金属的导电材料的沟槽结构1228a(有时称为“线”)和/或过孔结构1228b。沟槽结构1228a可以布置为在基本平行于在其上形成器件层1204的衬底1202的表面的平面的方向上路由电信号。例如，沟槽结构1228a可以在从图12的视角进入和离开页面的方向上路由电信号。过孔结构1228b可以布置为在基本垂直于在其上形成器件层1204的衬底1202的表面的平面的方向上路由电信号。在一些实施例中，过孔结构1228b可以将不同互连层1206-1210的沟槽结构1228a电耦合在一起。
互连层1206-1210可以包括设置在互连结构1228之间的电介质材料1226，如图12所示。在一些实施例中，设置在互连层1206-1210中的不同的互连层中的互连结构1228之间的电介质材料1226可以具有不同的组分；在其他实施例中，不同的互连层1206-1210之间的电介质材料1226的组分可以是相同的。在任一情况下，这样的电介质材料可以被称为层间电介质(ILD)材料。
第一互连层1206(称为金属1或“M1”)可以直接形成在器件层1204上。在一些实施例中，第一互连层1206可以包括沟槽结构1228a和/或过孔结构1228b，如图所示。第一互连层1206的沟槽结构1228a可以与器件层1204的接触部(例如，S/D接触部1224)耦合。
第二互连层1208(称为金属2或“M2”)可以直接形成在第一互连层1206上。在一些实施例中，第二互连层1208可以包括过孔结构1228b，以将第二互连层1208的沟槽结构1228a与第一互连层1206的沟槽结构1228a耦合。尽管为了清晰起见，沟槽结构1228a和过孔结构1228b在结构上用线描绘在每个互连层内(例如，在第二互连层1208内)，在一些实施例中，沟槽结构1228a和过孔结构1228b可以在结构上和/或材料上是连续的(例如，在双镶嵌工艺期间同时填充)。
第三互连层1210(称为金属3或“M3”)(以及额外的互连层，如期望的)可以根据结合第二互连层1208或第一互连层1206描述的类似技术和构造而接连地形成在第二互连层1208上。
IC器件1200可以包括阻焊剂材料1234(例如，聚酰亚胺或类似的材料)和形成在互连层1206-1210上的一个或多个接合焊盘1236。接合焊盘1236可以与互连结构1228电耦合，并且被配置成向其他外部器件路由(一个或多个)晶体管1240的电信号。例如，焊料接合可以形成在一个或多个接合焊盘1236上，以将包括IC器件1200的芯片与另一个部件(例如，电路板)机械耦合和/或电耦合。IC器件1200可以具有其他替代的构造，以从除了在其他实施例中所示以外的互连层1206-1210路由电信号。例如，接合焊盘1236可以被其他类似特征(例如，杆)替换或还可以包括其他类似特征，所述其他类似特征向外部部件路由电信号。
图13是根据本文公开实施例中的一个或多个的可以包括一个或多个具有无衬层自形成阻挡部的薄膜晶体管的集成电路(IC)器件组装件的截面侧视图。
参考图13，IC器件组装件1300包括具有一个或多个本文所述的集成电路结构的部件。IC器件组装件1300包括设置在电路板1302(例如其可以是主板)上的若干部件。IC器件组装件1300包括设置在电路板1302的第一面1340和电路板1302的相对的第二面1342上的部件。通常，部件可以设置在面1340和1342中的一个或两个上。具体而言，IC器件组装件1300的部件中的任何合适的部件可以包括本文公开的若干TFT结构300、400、450、470、500或600。
在一些实施例中，电路板1302可以是印刷电路板(PCB)，所述印刷电路板(PCB)包括由电介质材料层彼此分隔开并且由导电过孔互连的多个金属层。金属层中的任何一个或多个可以形成为期望的电路图案，以(可选地结合其他金属层)在耦合到电路板1302的部件之间路由电信号。在其他实施例中，电路板1302可以是非PCB衬底。
图13中示出的IC器件组装件1300包括通过耦合部件1316耦合到电路板1302的第一面1340的内插器上封装结构1336。耦合部件1316可以将内插器上封装结构1336电耦合和机械耦合到电路板1302，并且可以包括焊料球(如图13所示)、插座的公和母部分、粘合剂、底部填充材料和/或任何其他合适的电耦合和/或机械耦合结构。
内插器上封装结构1336可以包括通过耦合部件1318耦合到内插器1304的IC封装1320。耦合部件1318可以针对应用采取任何合适的形式，例如上文参考耦合部件1316讨论的形式。尽管图13中示出了单个IC封装1320，但可以将多个IC封装耦合到内插器1304。应当认识到，额外的内插器可以耦合到内插器1304。内插器1304可以提供用于桥接电路板1302和IC封装1320的介入衬底。IC封装1320可以是或包括例如管芯(图11B的管芯1102)、IC器件(例如，图12的IC器件1200)或任何其他合适的部件。通常，内插器1304可以将连接扩展到更宽的间距，或将连接重新路由到不同的连接。例如，内插器1304可以将IC封装1320(例如，管芯)耦合到耦合部件1316的球栅阵列(BGA)，以用于耦合到电路板1302。在图13中所示的实施例中，IC封装1320和电路板1302附接到内插器1304的相对侧。在其他实施例中，IC封装1320和电路板1302可以附接到内插器1304的同一侧。在一些实施例中，可以通过内插器1304互连三个或更多部件。
内插器1304可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施方式中，内插器1304可以由交替的刚性或柔性的材料形成，所述刚性或柔性的材料可以包括上文描述为用于半导体衬底的相同材料，例如硅、锗和其他III-V族和IV族材料。内插器1304可以包括金属互连1308和过孔1310，所述过孔1310包括，但不限于穿硅过孔(TSV)1306。内插器1304还可以包括嵌入式器件所述嵌入式器件包括无源和有源器件两者。这样的器件可以包括，但不限于电容器、解耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器、静电放电(ESD)器件和存储器器件。还可以在内插器1304上形成更复杂的器件，例如，射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件。内插器上封装结构1336可以采取本领域中已知的内插器上封装结构中的任一个的形式。
IC器件组装件1300可以包括通过耦合部件1322耦合到电路板1302的第一面1340的IC封装1324。耦合部件1322可以采取上文参考耦合部件1316所述的实施例中的任一个的形式，并且IC封装1324可以采取上文参考IC封装1320所述的实施例中的任一个的形式。
图13中示出的IC器件组装件1300包括通过耦合部件1328耦合到电路板1302的第二面1342的封装上封装结构1334。封装上封装结构1334可以包括通过耦合部件1330耦合在一起的IC封装1326和IC封装1332，从而IC封装1326设置在电路板1302和IC封装1332之间。耦合部件1328和1330可以采取上文讨论的耦合部件1316的实施例中的任一个的形式，并且IC封装1326和1332可以采取上文讨论的IC封装1320的实施例中的任一个的形式。封装上封装结构1334可以根据领域中已知的封装上封装结构中的任一个来配置。
本文描述的实施例可以用于生产各种各样的不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以生产半导体存储器。此外，集成电路或其他微电子器件可以用于本领域中已知的各种各样的电子器件。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。可以将集成电路与系统中的总线和其他部件耦合。例如，处理器可以由一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每个可以潜在地使用本文公开的方式来制造。
图14示出了根据本公开的一个实施方式的计算设备1400。计算设备1400容纳板1402。板1402可以包括若干部件，所述部件包括但不限于处理器1404和至少一个通信芯片1406。处理器1404物理耦合和电耦合到板1402。在一些实施方式中，至少一个通信芯片1406也物理耦合和电耦合到板1402。在另外的实施方式中，通信芯片1406是处理器1404的一部分。
取决于计算设备1400的应用，计算设备1400可以包括可以或不可以物理耦合和电耦合到板1402的其他部件。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存存储器、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如，硬盘驱动器、紧凑盘(CD)、数字多用盘(DVD)等)。
通信芯片1406能够实现用于向和从计算设备1400传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固体介质通过使用调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示关联的设备不包含任何线，尽管在一些实施例中它们可以不包含。通信芯片1406可以实施若干无线标准或协议中的任一个，所述无线标准或协议包括但不限于，Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高版本的任何其他无线协议。计算设备1400可以包括多个通信芯片1406。例如，第一通信芯片1406可以专用于短距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1406可以专用于长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO或其他。
计算设备1400的处理器1404包括封装在处理器1404内的集成电路管芯。在本公开的一些实施方式中，处理器的集成电路管芯包括根据本公开的实施例的实施方式的一个或多个具有无衬层自形成阻挡部的薄膜晶体管。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。
通信芯片1406也包括封装在通信芯片1406内的集成电路管芯。根据本公开的实施例的另一个实施方式，通信芯片的集成电路管芯包括根据本公开的实施例的实施方式的一个或多个具有无衬层自形成阻挡部的薄膜晶体管。
在另外的实施方式中，容纳在计算设备1400内的另一个部件可以包含集成电路管芯，所述集成电路管芯包括根据本公开的实施例的实施方式的一个或多个具有无衬层自形成阻挡部的薄膜晶体管。
在各种实施方式中，计算设备1400可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、手机、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在另外的实施方式中，计算设备1400可以是处理数据的任何其他电子设备。
于是，本文描述的实施例包括具有无衬层自形成阻挡部的集成电路结构和制造具有无衬层自形成阻挡部的集成电路结构的方法。
本公开的实施例的所示出的实施方式的以上描述(包括摘要中所述内容)并非旨在穷举或将本公开限于公开的精确形式。尽管出于说明性目的在这里描述了本公开的特定实施方式和示例，但相关领域中的技术人员将认识到，在本公开的范围内，各种等价的修改都是可能的。
可以根据以上具体实施方式对本公开做出这些修改。以下权利要求中使用的术语不应被解释成将本公开限制到说明书和权利要求中公开的特定实施方式。相反，本公开的范围要完全由以下权利要求确定，所述权利要求将根据权利要求解释的既定原则来解释。
示例性实施例1：集成电路结构包括衬底上方的电介质材料。互连结构在电介质材料中的沟槽中。互连结构包括导电填充材料和二维(2D)晶体衬层。2D晶体衬层与电介质材料以及与导电填充材料直接接触。2D晶体衬层包括与导电填充材料相同的金属物质。
示例性实施例2：示例性实施例1的集成电路结构，其中，2D晶体衬层是单层的。
示例性实施例3：示例性实施例1或2的集成电路结构，其中，2D晶体衬层具有小于5纳米的厚度。
示例性实施例4：示例性实施例1、2或3的集成电路结构，其中，金属物质是铜。
示例性实施例5：示例性实施例1、2或3的集成电路结构，其中，金属物质是钴。
示例性实施例6：示例性实施例1、2或3的集成电路结构，其中，金属物质是钨。
示例性实施例7：示例性实施例1、2、3、4、5或6的集成电路结构，其中，2D晶体衬层还在互连结构的顶表面上。
示例性实施例8：示例性实施例1、2、3、4、5、6或7的集成电路结构，其中，互连结构包括导电过孔上的导电线。
示例性实施例9：集成电路结构包括栅电极之上的半导体氧化物材料。一对导电接触部在半导体氧化物材料的第一区上，其中半导体氧化物材料的第二区在一对导电接触部之间。一对导电接触部中的每个包括导电填充材料和二维(2D)晶体衬层。2D晶体衬层与半导体氧化物材料以及与导电填充材料直接接触。2D晶体衬层包括与导电填充材料相同的金属物质。
示例性实施例10：示例性实施例9的集成电路结构，其中，2D晶体衬层是单层的。
示例性实施例11：示例性实施例9或10的集成电路结构，其中，2D晶体衬层具有小于5纳米的厚度。
示例性实施例12：示例性实施例9、10或11的集成电路结构，其中，金属物质是铜。
示例性实施例13：示例性实施例9、10或11的集成电路结构，其中，金属物质是钴。
示例性实施例14：示例性实施例9、10或11的集成电路结构，其中，金属物质是钨。
示例性实施例15：示例性实施例9、10、11、12、13或14的集成电路结构，其中，半导体氧化物材料包括选自由氧化铟镓锌、氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化镓、氮氧化钛、氧化钌和氧化钨构成的组的材料。
示例性实施例16：示例性实施例9、10、11、12、13、14或15的集成电路结构，还包括栅电极和半导体氧化物材料之间的栅极电介质层。
示例性实施例17：示例性实施例16的集成电路结构，其中，栅极电介质层包括直接在半导体氧化物材料上的高k电介质材料层。
示例性实施例18：集成电路结构包括半导体鳍状物。栅电极在半导体鳍状物之上。栅电极包括导电填充材料和二维(2D)晶体衬层。2D晶体衬层与导电填充材料直接接触。2D晶体衬层包括与导电填充材料相同的金属物质。2D晶体衬层具有与导电填充材料不同的功函数。
示例性实施例19：示例性实施例18的集成电路结构，其中，2D晶体衬层是单层的。
示例性实施例20：示例性实施例18或19的集成电路结构，其中，2D晶体衬层具有小于5纳米的厚度。
示例性实施例21：示例性实施例18、19或20的集成电路结构，其中，金属物质是铜。
示例性实施例22：示例性实施例18、19或20的集成电路结构，其中，金属物质是钴。
示例性实施例23：示例性实施例18、19或20的集成电路结构，其中，金属物质是钨。

Claims (23)

1.一种集成电路结构，包括：
衬底上方的电介质材料；以及
所述电介质材料中的沟槽中的互连结构，所述互连结构包括导电填充材料和二维(2D)晶体衬层，所述2D晶体衬层与所述电介质材料以及与所述导电填充材料直接接触，并且所述2D晶体衬层包括与所述导电填充材料相同的金属物质。
2.根据权利要求1所述的集成电路结构，其中，所述2D晶体衬层是单层的。
3.根据权利要求1或2所述的集成电路结构，其中，所述2D晶体衬层具有小于5纳米的厚度。
4.根据权利要求1或2所述的集成电路结构，其中，所述金属物质是铜。
5.根据权利要求1或2所述的集成电路结构，其中，所述金属物质是钴。
6.根据权利要求1或2所述的集成电路结构，其中，所述金属物质是钨。
7.根据权利要求1或2所述的集成电路结构，其中，所述2D晶体衬层还在所述互连结构的顶表面上。
8.根据权利要求1或2所述的集成电路结构，其中，所述互连结构包括导电过孔上的导电线。
9.一种集成电路结构，包括：
栅电极之上的半导体氧化物材料；
所述半导体氧化物材料的第一区上的一对导电接触部，其中所述半导体氧化物材料的第二区在所述一对导电接触部之间，其中，所述一对导电接触部中的每个包括导电填充材料和二维(2D)晶体衬层，所述2D晶体衬层与所述半导体氧化物材料以及与所述导电填充材料直接接触，并且所述2D晶体衬层包括与所述导电填充材料相同的金属物质。
10.根据权利要求9所述的集成电路结构，其中，所述2D晶体衬层是单层的。
11.根据权利要求9或10所述的集成电路结构，其中，所述2D晶体衬层具有小于5纳米的厚度。
12.根据权利要求9或10所述的集成电路结构，其中，所述金属物质是铜。
13.根据权利要求9或10所述的集成电路结构，其中，所述金属物质是钴。
14.根据权利要求9或10所述的集成电路结构，其中，所述金属物质是钨。
15.根据权利要求9或10所述的集成电路结构，其中，所述半导体氧化物材料包括选自由氧化铟镓锌、氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化镓、氮氧化钛、氧化钌和氧化钨构成的组的材料。
16.根据权利要求9或10所述的集成电路结构，还包括：
所述栅电极与所述半导体氧化物材料之间的栅极电介质层。
17.根据权利要求16所述的集成电路结构，其中，所述栅极电介质层包括直接在所述半导体氧化物材料上的高k电介质材料层。
18.一种集成电路结构，包括：
半导体鳍状物；以及
所述半导体鳍状物之上的栅电极，所述栅电极包括导电填充材料和二维(2D)晶体衬层，所述2D晶体衬层与所述导电填充材料直接接触，所述2D晶体衬层包括与所述导电填充材料相同的金属物质，并且所述2D晶体衬层具有与所述导电填充材料不同的功函数。
19.根据权利要求18所述的集成电路结构，其中，所述2D晶体衬层是单层的。
20.根据权利要求18或19所述的集成电路结构，其中，所述2D晶体衬层具有小于5纳米的厚度。
21.根据权利要求18或19所述的集成电路结构，其中，所述金属物质是铜。
22.根据权利要求18或19所述的集成电路结构，其中，所述金属物质是钴。
23.根据权利要求18或19所述的集成电路结构，其中，所述金属物质是钨。
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