KR20210035732A - 라이너 없는 자기-형성 장벽들을 갖는 집적 회로 구조물들 - Google Patents

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KR20210035732A
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아브히셰크 에이. 샤르마
칼 네일러
우루사 아란
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인텔 코포레이션
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Abstract

라이너 없는 자기-형성 장벽들을 갖는 집적 회로 구조물들, 및 라이너 없는 자기-형성 장벽들을 갖는 집적 회로 구조물들을 제조하는 방법들이 설명된다. 일 예에서, 집적 회로 구조물은 기판 위에 유전체 재료를 포함한다. 상호접속 구조물이 유전체 재료 내의 트렌치 내에 있다. 상호접속 구조물은 전도성 충전 재료 및 이차원(2D) 결정질 라이너를 포함한다. 2D 결정질 라이너는 유전체 재료 및 전도성 충전 재료와 직접 접촉한다. 2D 결정질 라이너는 전도성 충전 재료와 동일한 금속 종을 포함한다.

Description

라이너 없는 자기-형성 장벽들을 갖는 집적 회로 구조물들{INTEGRATED CIRCUIT STRUCTURES HAVING LINERLESS SELF-FORMING BARRIERS}
본 개시내용의 실시예들은 집적 회로 구조물들의 분야에 관한 것으로, 특히, 라이너 없는 자기-형성 장벽들(linerless self-forming barriers)을 갖는 집적 회로 구조물들에 관한 것이다.
지난 수십 년 동안, 집적 회로들에서 피처들(features)의 스케일링(scaling)은 점점 더 성장하는 반도체 산업의 견인차였다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상에서의 기능 유닛들의 증가된 밀도들을 가능하게 한다.
예를 들어, 트랜지스터 크기를 축소하는 것은 증가된 개수의 메모리 또는 로직 디바이스들을 칩에 통합할 수 있게 하여, 용량(capacity)이 증가된 제품의 제조를 돕는다. 하지만, 점점 더 많은 용량에 대한 욕구가 쟁점이다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 중요해지고 있다. 집적 회로 디바이스들의 제조에 있어서, 디바이스 치수가 계속해서 축소됨에 따라 트라이-게이트 트랜지스터(tri-gate transistor)와 같은 멀티-게이트 트랜지스터가 더 보편적이 되고 있다. 종래의 프로세스들에서, 트라이-게이트 트랜지스터들은 일반적으로 벌크 실리콘 기판들 또는 실리콘-온-절연체(silicon-on-insulator) 기판들 중 하나 상에서 제조된다. 일부 경우에, 더 낮은 비용 및 기존의 고수율 벌크 실리콘 기판 인프라스트럭처와의 호환성으로 인해 벌크 실리콘 기판들이 선호된다. 하지만, 멀티-게이트 트랜지스터의 스케일링은 부작용이 있었다. 마이크로전자 회로의 이러한 기본 빌딩 블록들의 치수들이 감소됨에 따라 그리고 주어진 영역에 제조되는 기본 빌딩 블록들의 순 개수가 증가됨에 따라, 이 빌딩 블록들을 제조하는 데 사용되는 반도체 프로세스들에 대한 제약들이 압도적이게 되었다.
박막 트랜지스터(thin-film transistor, TFT)의 성능은 다수의 인자에 의존할 수 있다. 예를 들어, TFT가 동작할 수 있는 효율은, 드레인 전류의 주어진 변화를 달성하는데 필요한 게이트-소스 전압의 변화의 양을 나타내는, TFT의 임계 미만 스윙(sub threshold swing)에 의존할 수 있다. 더 작은 임계 미만 스윙은 게이트-소스 전압이 TFT의 임계 전압 아래로 떨어질 때 TFT가 더 낮은 누설 값으로 턴 오프(turn off)될 수 있게 한다. TFT의 임계 미만 스윙에 대한 실온에서의 종래의 이론적 하한은 드레인 전류의 10배 변화 당 60 밀리볼트(60 millivolts per decade of change in the drain current)이다.
종래의 그리고 최신 제조 프로세스들에서의 가변성은, 그것들을, 예를 들어, 10 nm 또는 10 nm 미만의 범위로 추가로 확장할 가능성을 제한할 수 있다. 결과적으로, 장래 기술의 노드들을 위해 필요한 기능 컴포넌트들의 제조는 새로운 방법론들의 도입 또는 현재의 제조 프로세스들에의 또는 현재의 제조 프로세스들 대신에 새로운 기술들의 통합을 필요로 할 수 있다.
도 1은 상호접속 구조물(interconnect structure)의 단면도를 도시한다.
도 2는 본 개시내용의 일 실시예에 따른, 라이너 없는 자기-형성 장벽(linerless self-forming barrier)을 갖는 상호접속 구조물의 형성의 단면도들을 도시한다.
도 3a는 본 개시내용의 일 실시예에 따른, 라이너 없는 자기-형성 장벽을 갖는 박막 집적 회로 구조물의 단면도를 도시한다.
도 3b는 본 개시내용의 일 실시예에 따른, 로직 영역에 인접한, 라이너 없는 자기-형성 장벽을 갖는 박막 집적 회로 구조물들의 어레이의 치우친 단면도(angled sectional view)를 도시한다.
도 4a는 본 개시내용의 일 실시예에 따른, 라이너 없는 자기-형성 장벽을 갖는 평면 박막 집적 회로 구조물의 게이트 "폭"을 따라 취해진 단면도를 도시한다.
도 4b는 본 개시내용의 일 실시예에 따른, 라이너 없는 자기-형성 장벽 및 비교적 증가된 폭을 갖는 박막 집적 회로 구조물의 게이트 "폭"을 따라 취해진 단면도를 도시한다.
도 4c, 도 4d, 및 도 4e는 본 개시내용의 일 실시예에 따른, 라이너 없는 자기-형성 장벽 및 비교적 증가된 폭을 갖는 박막 집적 회로 구조물의 치우친 및 똑바른 단면도들을 도시한다.
도 5a는 본 개시내용의 다른 실시예에 따른, 라이너 없는 자기-형성 장벽 및 비교적 증가된 폭을 갖는 다른 박막 집적 회로 구조물의 치우친 3차원 도면을 도시한다.
도 5b는 본 개시내용의 다른 실시예에 따른, 도 5a의 박막 집적 회로 구조물의 일부분의 평면도를 도시한다.
도 6은 본 개시내용의 다른 실시예에 따른, 라이너 없는 자기-형성 장벽 및 비교적 증가된 폭을 갖는 다른 박막 집적 회로 구조물의 치우친 3차원 도면을 도시한다.
도 7a 내지 도 7h는 본 개시내용의 일 실시예에 따른, 라이너 없는 자기-형성 장벽 및 비교적 증가된 폭을 갖는 박막 집적 회로 구조물을 제조하는 방법에서의 다양한 스테이지들의 단면도들 및 평면도들을 도시한다.
도 8a는 본 개시내용의 일 실시예에 따른, 비평면 반도체 디바이스의 단면도를 도시한다.
도 8b는 본 개시내용의 일 실시예에 따른, 도 8a의 반도체 디바이스의 a-a' 축을 따라 취해진 평면도를 도시한다.
도 9는 매립 채널 구조물(buried channel structure)의 형성의 단면도들을 도시한다.
도 10은 본 개시내용의 일 실시예에 따른, 보호 자기-형성 장벽(protective self-forming barrier)을 갖는 매립 채널 구조물의 형성의 단면도들을 도시한다.
도 11a 및 도 11b는 본 명세서에 개시된 실시예들 중 하나 이상에 따른, 라이너 없는 자기-형성 장벽을 갖는 하나 이상의 박막 트랜지스터를 포함하는 웨이퍼 및 다이들의 상면도들이다.
도 12는 본 명세서에 개시된 실시예들 중 하나 이상에 따른, 라이너 없는 자기-형성 장벽을 갖는 하나 이상의 박막 트랜지스터를 포함할 수 있는 집적 회로(IC) 디바이스의 측단면도이다.
도 13은 본 명세서에 개시된 실시예들 중 하나 이상에 따른, 라이너 없는 자기-형성 장벽을 갖는 하나 이상의 박막 트랜지스터를 포함할 수 있는 집적 회로(IC) 디바이스 어셈블리의 측단면도이다.
도 14는 본 개시내용의 실시예의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
라이너 없는 자기-형성 장벽들을 갖는 집적 회로 구조물들, 및 라이너 없는 자기-형성 장벽들을 갖는 집적 회로 구조물들을 제조하는 방법들이 설명된다. 다음의 설명에서는, 본 개시내용의 실시예들의 철저한 이해를 제공하기 위해, 특정 재료 및 툴링 요법들과 같은 다수의 특정 상세가 제시된다. 본 개시내용의 실시예들이 이 특정 상세들 없이 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게는 명백할 것이다. 다른 경우들에서, 단일 또는 듀얼 다마신 처리와 같은 잘 알려진 피처들은 본 개시내용의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이며, 반드시 비례에 맞춰 그려진 것은 아니라는 것이 이해되어야 한다. 일부 경우들에서, 다양한 동작들은 다수의 개별 동작으로서, 차례로, 본 개시내용을 이해하는데 가장 도움이 되는 방식으로 설명될 것이지만, 설명의 순서는 이들 동작이 반드시 순서 의존적인 것을 암시하는 것으로 해석되어서는 안 된다. 특히, 이러한 동작들은 제시의 순서로 수행될 필요는 없다.
특정 용어는 또한 참조의 목적만을 위해 이하의 설명에 사용될 수 있고, 따라서 제한적인 것으로 의도되지 않는다. 예를 들어, "상부(upper)", "하부(lower)", "위(above)", "아래(below)", "최하부(bottom)", 및 "최상부(top)"와 같은 용어들은 참조가 이루어지는 도면들에서의 방향들을 지칭한다. "앞(front)", "뒤(back)", "후방(rear)", 및 "측면(side)"과 같은 용어들은, 논의 중인 컴포넌트를 설명하는 텍스트 및 연관된 도면들을 참조하여 명확해지는 일관되지만 임의의 기준 프레임 내에서의 컴포넌트의 부분들의 배향 및/또는 위치를 설명한다. 이러한 용어는 앞서 특정하여 언급된 단어들, 그 파생어들, 및 유사한 의미의 단어들을 포함할 수 있다.
본 명세서에 설명된 실시예들은 FEOL(front-end-of-line) 반도체 처리 및 구조들에 관한 것일 수 있다. FEOL은 개개의 디바이스들(예를 들어, 트랜지스터들, 커패시터들, 저항기들 등)이 반도체 기판 또는 층에 패터닝되는 집적 회로(IC) 제조의 제1 부분이다. FEOL은 일반적으로 금속 상호접속 층들의 퇴적까지의 모든 것을 커버한다(그러나 퇴적은 포함하지 않음). 마지막 FEOL 동작 이후에, 결과는 전형적으로 격리된 트랜지스터들을 갖는 웨이퍼이다(예를 들어, 어떠한 와이어들도 갖지 않음).
본 명세서에 설명된 실시예들은 BEOL(back end of line) 반도체 처리 및 구조들에 관한 것일 수 있다. BEOL은 개개의 디바이스들(예를 들어, 트랜지스터들, 커패시터들, 저항기들 등)이 웨이퍼 상의 배선(wiring), 예를 들어, 금속화 층 또는 층들과 상호접속되는 IC 제조의 제2 부분이다. BEOL은 콘택들, 절연 층들(유전체들), 금속 레벨들, 및 칩-패키지 간(chip-to-package) 접속들을 위한 본딩 사이트(bonding site)들을 포함한다. 제조 스테이지의 BEOL 파트에서, 콘택들(패드들), 상호접속 와이어들, 비아들 및 유전체 구조물들이 형성된다. 최신의 IC 프로세스들의 경우, 10개 초과의 금속 층이 BEOL에서 추가될 수 있다.
이하에서 설명되는 실시예들은 FEOL 처리 및 구조들, BEOL 처리 및 구조들, 또는 FEOL 및 BEOL 처리 및 구조들 둘 다에 적용가능할 수 있다. 특히, 비록 예시적인 처리 방식이 FEOL 처리 시나리오를 사용하여 예시될 수 있지만, 이러한 접근법들은 또한 BEOL 처리에도 적용가능할 수 있다. 마찬가지로, 비록 예시적인 처리 방식이 BEOL 처리 시나리오를 사용하여 예시될 수 있지만, 이러한 접근법들은 또한 FEOL 처리에도 적용가능할 수 있다.
본 명세서에 설명된 하나 이상의 실시예는 자기-형성 장벽 층들을 갖는 집적 회로 구조물들을 제조하기 위한 구조물들 및 아키텍처들에 관한 것이다. 실시예들은 백 엔드 트랜지스터들(back end transistors), 반도체 산화물 재료들, 박막 트랜지스터들, 게이트 전극들, 및 시스템-온-칩(system-on-chip, SoC) 기술들 중 하나 이상을 포함하거나 그에 관한 것일 수 있다. 하나 이상의 실시예는 고성능 백엔드 트랜지스터들을 실현하여 미래 기술 노드들의 SoC들에서의 백엔드 로직 플러스 메모리(backend logic plus memory)의 모놀리식 집적을 잠재적으로 증가시키도록 구현될 수 있다.
본 개시내용의 실시예에 따르면, 구리(Cu), 텅스텐(W), 및/또는 코발트(Co)를 포함하는 전도성 구조물들과 같은 전도성 구조물들에 대한 라이너 없는 자기-형성 장벽들이 설명된다. 본 명세서에 설명된 실시예들은 상호접속 구조물들(예를 들어, 층간 유전체(interlayer dielectric, ILD) 재료와 직접 접촉하는 라이너 없는 단일 다마신 또는 듀얼 다마신 구조물들), 트랜지스터 구조물들을 위한 콘택들(예를 들어, 반도체 산화물과 직접 접촉하는 층으로서), 또는 게이트 전극들(예를 들어, 게이트 전극의 일함수를 변경하기 위한)을 제조하도록 구현될 수 있다. 일 실시예에서, 본 명세서에 설명된 장벽 층은 충전 재료와 동일한 금속 종을 갖는다. 본 명세서에 설명된 장벽 층들은 접착, 일렉트로마이그레이션, 및/또는 저항성 중 하나 이상에 도움이 될 수 있다.
컨텍스트를 제공하기 위해, 전도성 상호접속부들은 전형적으로 구리(Cu)가 기판 또는 인접한 ILD 재료로 확산하는 것을 방지하기 위해 라이너들 및 장벽들에 의존한다. 그러나, 이러한 구조물들은 높은 비용(예를 들어, 저항 및 공간)과 연관될 수 있다. 이전 접근법들은 다수의 최적화 동작들, 예를 들어, 라이너들 및 장벽들의 최적화, 및 충전 및 연마 접근법들의 최적화를 요구할 수 있다. 이전 접근법들은 또한 시간이 걸리는 다수의 퇴적들과 연관될 수 있고, 얇은 라이너 및 장벽 층들을 달성하도록 구현하기에 어려울 수 있다.
본 명세서에서 설명되는 특정 실시예들에서, 예시적인 구현으로서, Cu 확산을 방지하기 위해 원자적으로 얇은 2차원(2D) 결정들이 형성된다. Cu를 형성 가스(N2/H2)와 같은 가스에 노출시킴으로써, Cu 계면에서 2D 재료들이 형성될 수 있다. 이러한 자기-형성 장벽 접근법을 통해, 형성된 2D Cu 결정이 장벽으로서 사용될 수 있기 때문에, 라이너 또는 장벽을 별도로 퇴적할 필요가 없다.
본 명세서에 설명된 실시예들을 구현하는 이점들은 라이너 또는 장벽을 퇴적할 필요성을 제거하기 위해 자기-형성 장벽 방법을 사용하는 것을 포함한다. 장벽은 형성 가스와 같은 가스에 노출될 시에 충전 금속(예를 들어, Cu)만을 사용하여 형성될 수 있다. 실시예들은 상호접속부들의 측벽들 및 비아의 최하부에서의 공간 및 저항을 최소화하도록 구현될 수 있다. 실시예들은 얇은 2D 장벽을 생성하도록 구현될 수 있다.
컨텍스트를 제공하기 위해, 도 1은 상호접속 구조물의 단면도를 도시한다.
도 1을 참조하면, ILD 재료(102)가 기판(100) 위에 있다. 상호접속 구조물(104/106)은 ILD 재료(102) 내에 있다. 상호접속 구조물(104/106)은 전도성 비아(106) 위에 전도성 라인(104)을 포함할 수 있다. 상호접속 구조물(104/106)은 라이너(108), 장벽(110) 및 전도성 충전(conductive fill)(112)을 포함한다.
도 1과 대조적으로, 도 2는 본 개시내용의 일 실시예에 따른, 라이너 없는 자기-형성 장벽을 갖는 상호접속 구조물의 형성의 단면도들을 도시한다.
도 2의 부분 (a)를 참조하면, ILD 재료(152)가 기판(150) 위에 있다. 상호접속 구조물(154/156)은 ILD 재료(152) 내에 있다. 상호접속 구조물(154/156)은 전도성 비아(156) 위에 전도성 라인(154)을 포함할 수 있다. 상호접속 구조물(154/156)은 전도성 충전(158)을 포함한다. 일 실시예에서, 전도성 충전(158)은 구리 충전이다.
도 2의 부분 (b)를 참조하면, 부분 (a)의 구조는 처리된 충전(158A) 및 2D 결정질 라이너 또는 장벽(160)을 갖는 상호접속 구조물(154A/156A)을 형성하도록 처리된다. 예시적인 실시예에서, 2D 결정질 라이너 또는 장벽(160)은 도 2의 부분 (a)의 구조물을 성장 가스(예를 들어, 약 1시간의 지속기간 동안 약 45℃의 온도에서의 형성 가스(N2/H2) 노출)에서 어닐링함으로써 형성된다. 일 실시예에서, 2D 결정질 라이너 또는 장벽(160)은 전도성 충전(158)에 존재하는 Cu만을 사용하여 형성된 Cu 장벽이다.
도 2의 부분 (b)를 다시 참조하면, 본 개시내용의 실시예에 따르면, 집적 회로 구조물은 기판(150) 위에 유전체 재료(152)를 포함한다. 상호접속 구조물(154A/156A)은 유전체 재료(152) 내의 트렌치 내에 있다. 상호접속 구조물(154A/156A)은 전도성 충전 재료(158A) 및 이차원(2D) 결정질 라이너(160)를 포함한다. 2D 결정질 라이너(160)는 유전체 재료(152) 및 전도성 충전 재료(158A)와 직접 접촉한다. 2D 결정질 라이너(160)는 전도성 충전 재료(158A)와 동일한 금속 종을 포함한다.
일 실시예에서, 2D 결정질 라이너(160)는 단층이다. 일 실시예에서, 2D 결정질 라이너(160)는 5 나노미터 미만의 두께를 갖는다.
일 실시예에서, 금속 종은 구리이다. 일 실시예에서, 금속 종은 코발트이다. 일 실시예에서, 금속 종은 텅스텐이다.
일 실시예에서, 2D 결정질 라이너(160)는 도시된 바와 같이 상호접속 구조물(154A/156A)의 최상부 표면 상에 더 있다. 일 실시예에서, 상호접속 구조물(154A/156A)은 전도성 비아(156A) 상에 전도성 라인(154A)을 포함한다.
다른 양태에서, 2D 결정 라이너가 전도성 콘택에 포함된다. 예시적인 구조로서, 도 3a는 본 개시내용의 일 실시예에 따른, 라이너 없는 자기-형성 장벽을 갖는 박막 집적 회로 구조물의 단면도를 도시한다.
도 3a를 참조하면, 집적 회로 구조물(300)은 게이트 전극(304) 위에 반도체 산화물 재료(302)를 포함한다. (파선 박스들에 도시된 바와 같은) 한 쌍의 전도성 콘택들(308)은 반도체 산화물 재료(302)의 제1 영역 바로 위에 있다. 반도체 산화물 재료(302)의 제2 영역은 한 쌍의 전도성 콘택들(308) 사이에 있다. 반도체 산화물 재료(302)의 제2 영역은 박막 트랜지스터를 위한 채널 영역을 포함하거나 그에 포함될 수 있다.
일 실시예에서, 집적 회로 구조물(300)은 게이트 전극(304)과 반도체 산화물 재료(302) 사이에 게이트 유전체 층(306)을 추가로 포함한다. 하나의 이러한 실시예에서, 게이트 유전체 층(306)은 도시된 바와 같이 반도체 산화물 재료(302) 바로 위의 하이-k 유전체 재료의 층이거나 이를 포함한다.
층간 유전체 층과 같은 절연 구조물(310)이 한 쌍의 전도성 콘택들(308) 각각 사이에 포함된다. 절연 구조물(310)은 반도체 산화물 재료(302)의 제2 영역 위에 있고, 그 제2 영역 바로 위에 있을 수도 있다. 격리 구조물들(311)은 도시된 바와 같이 한 쌍의 전도성 콘택들(308)의 양측 상에 포함될 수 있다. 격리 구조물들(311)은 하나 이상의 유전체 층을 포함할 수 있다.
일 실시예에서, 게이트 전극(304)은 상호접속 라인과 같은 전도성 라인(312) 위의 하부 게이트 전극(bottom gate electrode)이다. 일 실시예에서, 에칭 정지 층(314)이 게이트 전극(304)과 전도성 라인(312) 사이에 있다. 도시된 바와 같이, 전도성 비아(316)가 에칭 정지 층(314) 내의 개구에 있고 게이트 전극(304)을 전도성 라인(312)에 전기적으로 결합시킨다. 전도성 라인(312)은 추가적인 에칭 정지 층들(318) 및/또는 층간 유전체(ILD) 층들(320), 예컨대 로우-k ILD 층들 위에 형성될 수 있다.
본 개시내용의 일 실시예에 따르면, 한 쌍의 전도성 콘택들(308) 각각은 전도성 충전 재료(308B) 및 2차원(2D) 결정질 라이너(308A)를 포함한다. 2D 결정질 라이너(308A)는 반도체 산화물 재료(302) 및 전도성 충전 재료(308B)와 직접 접촉한다. 2D 결정질 라이너(308A)는 전도성 충전 재료(308B)와 동일한 금속 종을 포함한다.
일 실시예에서, 2D 결정질 라이너(308A)는 단층이다. 일 실시예에서, 2D 결정질 라이너(308A)는 5 나노미터 미만의 두께를 갖는다. 일 실시예에서, 도시되지는 않았지만, 2D 결정질 라이너(308A)는 전도성 충전 재료(308B)의 최상부 표면 상에 더 있다.
일 실시예에서, 금속 종은 구리이다. 일 실시예에서, 금속 종은 코발트이다. 일 실시예에서, 금속 종은 텅스텐이다.
일 실시예에서, 반도체 산화물 재료(302)는 인듐 갈륨 아연 산화물, 주석 산화물, 안티몬 산화물, 인듐 산화물, 인듐 주석 산화물, 티타늄 산화물, 아연 산화물, 인듐 아연 산화물, 갈륨 산화물, 티타늄 산화질화물(titanium oxynitride), 루테늄 산화물 및 텅스텐 산화물로 이루어진 그룹으로부터 선택된 재료를 포함한다.
도 3a의 타입의 복수의 집적 회로 구조물의 예시적인 배열로서, 도 3b는 본 개시내용의 일 실시예에 따른, 로직 영역에 인접한, 라이너 없는 자기-형성 장벽을 갖는 박막 집적 회로 구조물들의 어레이의 치우친 단면도를 도시한다. 도 3b를 참조하면, 레이아웃(350)은 로직 영역(354)에 인접한 박막 트랜지스터 어레이(352)를 포함한다. 박막 트랜지스터 어레이(352)의 박막 트랜지스터들 각각은 도 3a와 관련하여 설명된 집적 회로 구조물(300)과 같거나 유사할 수 있다.
다른 양태에서, 고급 SoC들이 더 높은 금속 층들에서 로직 기능을 위한 모놀리식 집적된 BEOL 트랜지스터들을 포함할 필요성이 증가된다. 이러한 BEOL 트랜지스터들은 전형적으로 백엔드 재료들의 증가된 열 민감도(thermal sensitivity)로 인해 프론트-엔드 트랜지스터들보다 열 예산(thermal budget)이 낮다. 또한, 그러한 트랜지스터들의 성능은 IGZO(indium gallium zinc oxide)와 같은 BEOL 호환 채널 재료들에 대한 낮은 채널 이동도로 인해 심각하게 저해될 수 있다.
본 명세서에 설명된 하나 이상의 실시예에 따르면, 비평면 BEOL 호환 박막 트랜지스터들(TFT들)은 주어진 투영된 영역(given projected area)에 대해 트랜지스터 폭(및 따라서 구동 강도 및 성능)을 효과적으로 증가시킴으로써 제조된다. 이러한 아키텍처를 사용하여 제조된 TFT는 박막 트랜지스터들의 게이트 제어, 안정성, 및 성능의 증가를 나타낼 수 있다. 이러한 시스템들의 응용들은 백-엔드(BEOL) 로직, 메모리, 또는 아날로그 응용들을 포함할 수 있지만, 이들로 제한되지 않는다. 본 명세서에 설명된 실시예들은 고유 아키텍처들에서 디바이스들을 통합함으로써 (평면 디바이스에 대해) 트랜지스터 폭을 효과적으로 증가시키는 비평면 구조물들을 포함할 수 있다.
벤치마크를 제공하기 위해, 도 4a는 본 개시내용의 일 실시예에 따른, 라이너 없는 자기-형성 장벽을 갖는 평면 박막 집적 회로 구조물의 게이트 "폭"을 따라 취해진 단면도를 도시한다.
도 4a를 참조하면, 평면 TFT(400)는 도시된 바와 같이 기판(402) 위에, 예를 들어, 기판 위의 절연 층(404) 상에 형성된다. 평면 TFT(400)는 반도체 산화물 재료와 같은 채널 재료(406)를 포함한다. 게이트 전극(408)이 채널 재료(406) 상에 형성된 게이트 유전체 층(414) 상에 형성된다. 게이트 전극(408)은 도시된 바와 같이 일함수 층(412) 상에 충전 재료(410)를 포함할 수 있다. 게이트 전극(408)은, 도시된 바와 같이, 채널 재료(406) 및 게이트 유전체 층(414)의 영역들(416)을 노출시킬 수 있다. 대안적으로, 채널 재료(406) 및 게이트 유전체 층(414)은 게이트 전극(408)과 동일한 측방향 치수를 갖는다. 소스/드레인 영역들은 도 4a의 뷰의 페이지의 안팎으로 있다는 것을 알아야 한다.
평면 TFT(400)는 도 4a에 도시된 바와 같이 위치 A와 위치 B' 사이의 평면 채널 재료(406)의 길이인 유효 게이트 폭을 갖는다. TFT(400)는 본 명세서에서 평면 BEOL 전계 효과 트랜지스터(FET)로 지칭될 수 있다.
(예를 들어, 도 4a의 구조물에 대한) 트랜지스터 폭의 상대적인 증가를 갖는 구조물의 제1 예로서, 도 4b는 본 개시내용의 일 실시예에 따른, 라이너 없는 자기-형성 장벽 및 비교적 증가된 폭을 갖는 박막 집적 회로 구조물의 게이트 "폭"을 따라 취해진 단면도를 도시한다.
도 4b를 참조하면, 비평면 TFT(450)가 도시된 바와 같이 기판(452) 위에, 예를 들어, 기판 위의 절연 층(454) 상에 형성된다. 한 쌍의 유전체 핀(dielectric fin)들(455)이 절연 층(454) 상에 있다. 비평면 TFT(450)는 반도체 산화물 재료(456), 또는 유사하게 적합한 채널 재료를 포함한다. 반도체 산화물 재료(456)는 한 쌍의 유전체 핀(455)과, 그리고 한 쌍의 유전체 핀들(455) 사이의 절연 층(454)의 노출된 부분들과 등각(conformal)이다. 반도체 산화물 재료(456) 상에 형성된 게이트 유전체 층(464) 상에 게이트 전극(458)이 형성된다. 게이트 전극(458)은 도시된 바와 같이 일함수 층(462) 상에 충전 재료(460)를 포함할 수 있다. 게이트 전극(458)은, 도시된 바와 같이, 반도체 산화물 재료(456) 및 게이트 유전체 층(464)의 영역들(466)을 노출시킬 수 있다. 대안적으로, 반도체 산화물 재료(456) 및 게이트 유전체 층(464)은 게이트 전극(458)과 동일한 측방향 치수를 갖는다. 소스/드레인 영역들은 도 4b의 뷰의 페이지의 안팎으로 있다는 것을 알아야 한다.
도 4b에 도시된 바와 같이, 비평면 TFT(450)는 위치 A'와 위치 B' 사이의 등각 반도체 산화물 재료(456)의 길이인 유효 게이트 폭, 즉, 유전체 핀들(455)의 최상부들 및 측벽들 위의 물결 모양 부분들을 포함하는 전체 길이를 갖는다. TFT(450)는 본 명세서에서 비평면 BEOL 전계 효과 트랜지스터(FET)로 지칭될 수 있다. 도 4a와 비교하여, 도 4b의 구조는 본 명세서에서 비교적 증가된 폭으로 지칭되는 유효 게이트 폭을 증가시키기 위한 비평면 아키텍처의 이점을 강조한다.
비평면 TFT 토포그래피의 다른 양태들을 강조하기 위해, 도 4c, 도 4d, 및 도 4e는 본 개시내용의 일 실시예에 따른, 라이너 없는 자기-형성 장벽 및 비교적 증가된 폭을 갖는 박막 집적 회로 구조물의 치우친 및 똑바른 단면도들을 도시한다. 간략화를 위해 도 4c 내지 도 4e에서는 하나의 유전체 핀이 도시되어 있다는 것을 잘 알 것이다. 실시예들은 1개(도 4c), 2개(도 4b) 또는 그 이상의 그러한 유전체 핀 위에 제조된 단일 디바이스를 포함할 수 있다.
도 4c 내지 도 4e를 참조하면, 집적 회로 구조물(470)은 기판(452) 위의 절연체 층(454) 상에 유전체 핀(455)을 포함한다. 유전체 핀(455)은 최상부 및 측벽들을 갖는다. 반도체 산화물 재료(456) 또는 유사하게 적합한 채널 재료가 유전체 핀(455)의 최상부 및 측벽들 상에 있다. 게이트 전극(458)은 유전체 핀(455)의 최상부 및 측벽들 상의 반도체 산화물 재료(456)의 제1 부분 위에 있다. 게이트 전극(458)은 제2 측면에 대향하는 제1 측면을 갖는다. 제1 전도성 콘택(좌측 474)은 유전체 핀(455)의 최상부 및 측벽들 상의 반도체 산화물 재료(456)의 제2 부분 위에, 게이트 전극(458)의 제1 측면에 인접한다. 제2 전도성 콘택(우측 474)은 유전체 핀(455)의 최상부 및 측벽들 상의 반도체 산화물 재료(456)의 제3 부분 위에, 게이트 전극(458)의 제2 측면에 인접한다. 일 실시예에서, 제1 및 제2 전도성 콘택들(474) 각각은 전도성 충전 재료 및 2차원(2D) 결정질 라이너를 포함하고, 여기서 2D 결정질 라이너는 도 3a와 연관하여 설명된 배열과 같은, 전도성 충전 재료와 동일한 금속 종을 포함한다.
일 실시예에서, 집적 회로 구조물(470)은 도 4c 내지 도 4e에 도시된 바와 같이, 유전체 핀(455)의 최상부 및 측벽들 상의 반도체 산화물 재료(456)의 제1 부분과 게이트 전극(458) 사이에 게이트 유전체 층(464)을 추가로 포함한다. 일 실시예에서, 집적 회로 구조물(470)은 제1 전도성 콘택(474)과 게이트 전극(458)의 제1 측면 사이에 제1 유전체 스페이서(좌측 472)를 추가로 포함하고, 제1 유전체 스페이서(472)는 유전체 핀(455)의 최상부 및 측벽들 상의 반도체 산화물 재료(456)의 제4 부분 위에 있다. 도 4c 및 도 4e에 도시된 바와 같이, 제2 전도성 콘택(474)과 게이트 전극(458)의 제2 측면 사이에 제2 유전체 스페이서(우측 472)가 있고, 제2 유전체 스페이서(472)는 유전체 핀(455)의 최상부 및 측벽들 상의 제2 반도체 산화물 재료(456)의 제5 부분 위에 있다. 하나의 이러한 실시예에서, 게이트 유전체 층(464)은 추가로 도 4c 및 도 4e에 도시된 바와 같이 제1 및 제2 유전체 스페이서들(472)을 따라 있다.
도 4b 내지 도 4e를 집합적으로 참조하면, 본 개시내용의 실시예에 따르면, 집적 회로 구조물(450 또는 470)은 기판(452) 위에 절연체 구조물(455)을 포함한다. 절연체 구조물(455)은 기판(452)의 전역적 평면(global plane)과 평행한 평면(ab)을 따라 변하는 토포그래피를 갖는다. 반도체 산화물 재료(456)가 절연체 구조물(455) 상에 있다. 반도체 산화물 재료(456)는 절연체 구조물(455)의 토포그래피와 등각이다. 게이트 전극(458)이 절연체 구조물(455) 상의 반도체 산화물 재료(456)의 제1 부분 위에 있다. 게이트 전극(458)은 제2 측면에 대향하는 제1 측면을 갖는다. 제1 전도성 콘택(좌측 474)이 게이트 전극(458)의 제1 측면에 인접한다. 제1 전도성 콘택(474)은 절연체 구조물(455) 상의 반도체 산화물 재료(456)의 제2 부분 위에 있다. 제2 전도성 콘택(우측 474)이 게이트 전극(458)의 제2 측면에 인접한다. 제2 전도성 콘택(474)은 절연체 구조물(455) 상의 반도체 산화물 재료(456)의 제3 부분 위에 있다.
일 실시예에서, 절연체 구조물(450 또는 470)은 하나 이상의 유전체 핀(455)을 포함한다. 유전체 핀들(455) 중 개개의 것들은 최상부 및 측벽들을 갖는다. 반도체 산화물 재료(456)는 유전체 핀들(455) 중 개개의 것들의 최상부 및 측벽들 상에 있다. 일 실시예에서, 절연체 구조물(455)(예컨대, 핀 또는 핀들(455))은, 실리콘 이산화물, 실리콘 산화질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같은, 그러나 이에 제한되지 않는, 유전체 재료로 구성된다. 일 실시예에서, 절연체 구조물(455)은 로우-k 유전체 재료로 구성된다.
일 실시예에서, 본 명세서에 설명된 유전체 핀들은 격자 구조로서 제조될 수 있으며, 여기서 용어 "격자"는 본 명세서에서 타이트 피치 격자 구조(tight pitch grating structure)를 지칭하기 위해 사용된다. 하나의 이러한 실시예에서, 타이트 피치는 종래의 리소그래피를 통해 직접 달성가능하지 않다. 예를 들어, 종래의 리소그래피에 기초하는 패턴이 처음에 형성될 수 있지만, 피치는 본 기술분야에 알려진 바와 같이, 스페이서 마스크 패터닝의 사용에 의해 이등분될 수 있다. 더구나, 원래의 피치는 스페이서 마스크 패터닝의 두번째 라운드(second round)에 의해 사등분될 수 있다. 따라서, 본 명세서에 설명된 격자-유사 패턴(grating-like pattern)들은 일정한 피치로 이격되고 일정한 폭을 갖는 유전체 핀들을 가질 수 있다. 패턴은 피치 이등분 또는 피치 사등분, 또는 다른 피치 분할 접근법에 의해 제조될 수 있다. 일 실시예에서, 유전체 핀 또는 핀들(455) 각각은 직각화(도시된 바와 같음) 또는 둥근 코너들을 갖는다.
일 실시예에서, 게이트 유전체 층(464)은, 도시된 바와 같이, 절연체 구조물(455) 상의 반도체 산화물 재료(456)의 제1 부분과 게이트 전극(458) 사이에 있다. 하나의 이러한 실시예에서, 게이트 유전체 층(464)은 반도체 산화물 재료(456) 바로 위의 하이-k 유전체 재료의 층을 포함한다.
일 실시예에서, 제1 유전체 스페이서(제1의 472)가 제1 전도성 콘택(제1의 474)과 게이트 전극(458)의 제1 측면 사이에 있고, 제1 유전성 스페이서(제1의 472)는 절연체 구조물(455) 상의 반도체 산화물 재료(456)의 제4 부분 위에 있다. 제2 유전체 스페이서(제2의 472)가 제2 전도성 콘택(제2의 474)과 게이트 전극(458)의 제2 측면 사이에 있고, 제2 유전성 스페이서(제2의 472)는 절연체 구조물(455) 상의 반도체 산화물 재료(456)의 제5 부분 위에 있다. 하나의 이러한 실시예에서, 게이트 유전체 층(464)이 절연체 구조물(455) 상의 반도체 산화물 재료(456)의 제1 부분과 게이트 전극(458) 사이에 있다. 게이트 유전체 층(464)은 추가로 제1 유전체 스페이서(제1의 472) 및 제2 유전체 스페이서(제2의 472)를 따라 있다. 특정한 이러한 실시예에서, 게이트 유전체 층(464)은 반도체 산화물 재료(456) 바로 위의 하이-k 유전체 재료의 층을 포함한다.
일 실시예에서, 반도체 산화물 재료(456)는 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO)을 포함한다. 일 실시예에서, 반도체 산화물 재료(456)는 주석 산화물, 안티몬 산화물, 인듐 산화물, 인듐 주석 산화물, 티타늄 산화물, 아연 산화물, 인듐 아연 산화물, 갈륨 산화물, 티타늄 산화질화물, 루테늄 산화물 및 텅스텐 산화물로 이루어진 그룹으로부터 선택된 재료를 포함한다. 일 실시예에서, 게이트 유전체 층(464)은 반도체 산화물 재료(456) 바로 위에 하이-k 유전체 재료의 층을 포함한다. 대안적인 실시예에서, 채널 재료는 반도체 산화물 재료가 아니라 오히려 다결정 실리콘의 층이다.
트랜지스터 폭의 상대적 증가를 갖는 구조의 제2 예로서, 도 5a는 본 개시내용의 다른 실시예에 따른, 라이너 없는 자기-형성 장벽 및 비교적 증가된 폭을 갖는 다른 박막 집적 회로 구조물의 치우친 3차원 도면을 도시한다. 도 5b는 도 5a의 박막 집적 회로 구조물의 일부분의 평면도를 도시한다.
도 5a 및 도 5b를 참조하면, 집적 회로 구조물(500)은 기판(502) 위에 절연체 구조물(550)을 포함한다. 도시된 바와 같이, 절연체 구조물(550)은 절연체 층(504) 상에 형성될 수 있다. 절연체 구조물(550)은 그 내부에 제1 트렌치(552)를 갖고, 제1 트렌치(552)는 측벽들 및 최하부를 갖는다. 반도체 산화물 재료(506) 또는 유사하게 적합한 채널 재료가 절연체 구조물(550) 내의 제1 트렌치(552) 내에 있다. 반도체 산화물 재료(506)는 제1 트렌치(552)의 측벽들 및 최하부와 등각이다. 게이트 유전체 층(514)은 제1 트렌치(552) 내의 반도체 산화물 재료(506) 상에 있다. 게이트 유전체 층(514)은 제1 트렌치(552)의 측벽들 및 최하부와 등각인 반도체 산화물 재료(506)와 등각이다. 게이트 전극(508)은 제1 트렌치(552) 내의 게이트 유전체 층(514) 상에 있다. 게이트 전극(508)은 제2 측면에 대향하는 제1 측면을 가지며, 노출된 최상부 표면을 갖는다. 제1 전도성 콘택(좌측 554)이 게이트 전극(508)의 제1 측면에 측방향으로 인접한다. 제1 전도성 콘택(좌측 554)은 제1 트렌치(552)의 측벽들과 등각인 반도체 산화물 재료(506)의 제1 부분 상에 있다. 제2 전도성 콘택(우측 554)이 게이트 전극(508)의 제2 측면에 측방향으로 인접한다. 제2 전도성 콘택(우측 554)은 제1 트렌치(552)의 측벽들과 등각인 반도체 산화물 재료(506)의 제2 부분 상에 있다. 전도성 콘택들(554)은 도면의 명료성을 위해 제1 트렌치(552)의 앞 부분에만 도시되어 있다는 것을 이해할 것이다. 일 실시예에서, 전도성 콘택들(554)은 최대화된 소스/드레인 콘택 영역을 위해 제1 트렌치(552)를 따라 완전히(all the way) 또는 실질적으로 완전히 연장되고 비교적 작은 유효 게이트 길이를 유지한다. 일 실시예에서, 제1 및 제2 전도성 콘택들(554)은 각각 전도성 충전 재료 및 2차원(2D) 결정질 라이너를 포함하고, 여기서 2D 결정질 라이너는 도 3a와 연관하여 설명된 배열과 같은 전도성 충전 재료와 동일한 금속 종을 포함한다.
일 실시예에서, 절연체 구조물(550)은 도시된 바와 같이 ILD 재료의 단일 층이다. 다른 실시예에서, 절연체 구조물(550)은 도 7a 내지 도 7h와 연관하여 설명된 것과 같은 교대하는 유전체 층들의 스택이다.
일 실시예에서, 도시된 바와 같이, 제3 전도성 콘택(558)이 게이트 전극(508)의 노출된 최상부 표면 위에 있고 그와 접촉한다. 일 실시예에서, 도시된 바와 같이, 제1 전도성 콘택(좌측 554)은 절연체 구조물(550) 내의 제2 트렌치(570) 내에 있고, 제2 전도성 콘택(우측 554)은 절연체 구조물(550) 내의 제3 트렌치(572) 내에 있다. 일 실시예에서, 제3 전도성 콘택(558)은 도시된 바와 같이 워드 라인일 수 있는 전도성 라인(560)에 결합된다. 일 실시예에서, 제1 및 제2 전도성 콘택들(554)은 도시된 바와 같이 대응하는 전도성 라인들(556)에 결합된다.
다시 도 5를 참조하면, 일 실시예에서, 비평면 백-엔드 FET 아키텍처는 트랜지스터의 유효 폭을 증가시키기 위해 제1 트렌치(552)의 수직 길이(깊이)를 사용한다. 즉, 제1 트렌치(552)의 깊이는 TFT의 Z이고, 여기서 유효 폭(Weff)은 트렌치의 깊이로 Z를 설정함으로써 비교적 증가된다.
일 실시예에서, 반도체 산화물 재료(506)는 인듐 갈륨 아연 산화물(IGZO)을 포함한다. 일 실시예에서, 반도체 산화물 재료(506)는 주석 산화물, 안티몬 산화물, 인듐 산화물, 인듐 주석 산화물, 티타늄 산화물, 아연 산화물, 인듐 아연 산화물, 갈륨 산화물, 티타늄 산화질화물, 루테늄 산화물 및 텅스텐 산화물로 이루어진 그룹으로부터 선택된 재료를 포함한다. 일 실시예에서, 게이트 유전체 층(514)은 반도체 산화물 재료(506) 바로 위의 하이-k 유전체 재료의 층을 포함한다. 대안적인 실시예에서, 채널 재료는 반도체 산화물 재료가 아니라 오히려 다결정 실리콘의 층이다.
트랜지스터 폭의 상대적 증가를 갖는 구조의 제3 예로서, 도 6은 본 개시내용의 다른 실시예에 따른, 라이너 없는 자기-형성 장벽 및 비교적 증가된 폭을 갖는 다른 박막 집적 회로 구조물의 치우친 3차원 도면을 도시한다.
도 6을 참조하면, 집적 회로 구조물(600)은 기판(602) 위에 절연체 구조물(650)을 포함한다. 도시된 바와 같이, 절연체 구조물(650)은 절연체 층(604) 상에 형성될 수 있다. 절연체 구조물(650)은 그 내부에 제1 트렌치(652)를 갖고, 제1 트렌치(652)는 측벽들 및 최하부를 갖는다. 절연체 구조물(650)은 기판(602)의 전역적 평면과 수직인 평면을 따라 변하는 토포그래피를 갖는다. 하나의 이러한 실시예에서, 도시된 바와 같이, 절연체 구조물(650)은 기판(602)의 전역적 평면과 수직인 평면을 따라 변하는 주름형 토포그래피(corrugated topography)를 갖는다. 특정한 이러한 실시예에서, 도시된 바와 같이, 주름형 토포그래피는 ILD 재료의 단일 층 내에 있다. 다른 특정한 이러한 실시예에서, 주름형 토포그래피는 도 7a 내지 도 7h와 연관하여 설명된 것과 같은, 교대하는 유전체 층들의 배열 내에 있다.
반도체 산화물 재료(606) 또는 유사하게 적합한 채널 재료가 절연체 구조물(650) 내의 제1 트렌치(652) 내에 있다. 반도체 산화물 재료(606)는 제1 트렌치(652)의 측벽들 및 최하부와 등각이고, 즉, 절연체 구조물(650)의 토포그래피와 등각이다. 게이트 유전체 층(614)이 제1 트렌치(652) 내의 반도체 산화물 재료(606) 상에 있다. 게이트 유전체 층(614)은 제1 트렌치(652)의 측벽들 및 최하부와 등각인 반도체 산화물 재료(606)와 등각이다. 게이트 전극(608)이 제1 트렌치(652) 내의 게이트 유전체 층(614) 상에 있다. 게이트 전극(608)은 제2 측면에 대향하는 제1 측면을 가지며, 노출된 최상부 표면을 갖는다. 제1 전도성 콘택(좌측 654)이 게이트 전극(608)의 제1 측면에 측방향으로 인접한다. 제1 전도성 콘택(좌측 654)은 제1 트렌치(652)의 측벽들과 등각인 반도체 산화물 재료(606)의 제1 부분 상에 있다. 제2 전도성 콘택(우측 654)이 게이트 전극(608)의 제2 측면에 측방향으로 인접한다. 제2 전도성 콘택(우측 654)은 제1 트렌치(652)의 측벽들과 등각인 반도체 산화물 재료(606)의 제2 부분 상에 있다. 일 실시예에서, 전도성 콘택들(654)은 최대화된 소스/드레인 콘택 영역을 위해 제1 트렌치(652)를 따라 완전히 또는 실질적으로 완전히 연장되고 비교적 작은 유효 게이트 길이를 유지한다. 일 실시예에서, 제1 및 제2 전도성 콘택들(654) 각각은 전도성 충전 재료 및 2차원(2D) 결정질 라이너를 포함하고, 여기서 2D 결정질 라이너는 도 3a와 연관하여 설명된 배열과 같은, 전도성 충전 재료와 동일한 금속 종을 포함한다.
일 실시예에서, 도시된 바와 같이, 제3 전도성 콘택(658)이 게이트 전극(608)의 노출된 최상부 표면 위에 있고 그와 접촉한다. 일 실시예에서, 도시된 바와 같이, 제1 전도성 콘택(좌측 654)은 절연체 구조물(650) 내의 제2 트렌치(670) 내에 있고, 제2 전도성 콘택(우측 654)은 절연체 구조물(650) 내의 제3 트렌치(672) 내에 있다. 일 실시예에서, 제3 전도성 콘택(658)은 도시된 바와 같이 워드 라인일 수 있는 전도성 라인(660)에 결합된다. 일 실시예에서, 제1 및 제2 전도성 콘택들(654)은 도시된 바와 같이 대응하는 전도성 라인들(656)에 결합된다.
다시 도 6을 참조하면, 일 실시예에서, 비평면 백-엔드 FET 아키텍처는 트랜지스터의 유효 폭을 증가시키기 위해, 주름에 의해 제공되는 추가적인 길이를 포함하는, 제1 트렌치(652)의 수직 길이(깊이)를 사용한다. 즉, 주름형 제1 트렌치(652)의 길이는 TFT의 Z이고, 여기서 유효 폭(Weff)은 주름형 제1 트렌치(652)를 따르는 깊이 또는 길이로 Z를 설정함으로써 비교적 증가된다.
일 실시예에서, 반도체 산화물 재료(606)는 인듐 갈륨 아연 산화물(IGZO)을 포함한다. 일 실시예에서, 반도체 산화물 재료(606)는 주석 산화물, 안티몬 산화물, 인듐 산화물, 인듐 주석 산화물, 티타늄 산화물, 아연 산화물, 인듐 아연 산화물, 갈륨 산화물, 티타늄 산화질화물, 루테늄 산화물 및 텅스텐 산화물로 이루어진 그룹으로부터 선택된 재료를 포함한다. 일 실시예에서, 게이트 유전체 층(614)은 반도체 산화물 재료(606) 바로 위에 하이-k 유전체 재료의 층을 포함한다. 대안적인 실시예에서, 채널 재료는 반도체 산화물 재료가 아니라 오히려 다결정 실리콘의 층이다.
본 개시내용의 일 실시예에 따르면, 상기한 TFT 비평면 아키텍처들(450, 470, 500 및 600)은 스케일링된 투영된 영역에 대한 트랜지스터에 대해 더 높은 유효 폭들을 제공한다. 일 실시예에서, 이러한 트랜지스터들의 구동 강도 및 성능은 최신의 평면 BEOL 트랜지스터들에 비해 개선된다.
예시적인 처리 방식으로서, 도 7a 내지 도 7h는 본 개시내용의 일 실시예에 따른, 라이너 없는 자기-형성 장벽 및 비교적 증가된 폭을 갖는 박막 집적 회로 구조물을 제조하는 방법에서의 다양한 스테이지들의 단면도들 및 평면도들을 도시한다.
도 7a를 참조하면, 유전체 층들의 스택(704)이 기판(700) 위에, 그리고, 가능하게는 기판(700) 상에 또는 위에 형성된 절연 층(702) 상에 형성된다. 유전체 층들의 스택(704)은 상이한 조성의 교대하는 유전체 층들(704A 및 704B)을 포함한다. 일 실시예에서, 유전체 층들의 스택(704)은 교대하는 실리콘 이산화물 및 실리콘 질화물 층들의 스택이다.
도 7b를 참조하면, 유전체 층들의 스택(704) 내에 개구들(706)을 형성하여 1회-패터닝된 유전체 층들의 스택(704')을 형성한다. 일 실시예에서, 도 7b의 구조물은 TFT(300)와 같은 구조물에 도달하기 위해 도 7c와 연관하여 아래에 설명되는 프로세스 없이 사용된다.
도 7c를 참조하면, 층들(704A)에 대해 선택적인 층들(704B)을 리세스하는 에칭 프로세스에 도 7b의 구조물을 노출시킴으로써 주름형 개구들(708)을 형성하기 위해 주름이 달성된다. 선택적 에칭 프로세스는 2회-패터닝된 유전체 층들의 스택(704")을 제공한다. 2회-패터닝된 유전체 층들의 스택(704")은 TFT(400)와 같은 구조물에 도달하기 위해 사용될 수 있다.
도 7d를 참조하면, 소스/드레인 콘택들과 같은 전도성 콘택들(710)이 도 7c의 구조물의 개구들(708) 내에 형성된다. 전도성 콘택들은, 예를 들어, 퇴적 또는 성장 프로세스에 의해 형성될 수 있다.
도 7e를 참조하면, 전도성 콘택들(710) 사이에 개구(712)를 형성하여, 3회-패터닝된 유전체 층들의 스택(704''')을 형성한다. 개구(712)는 전도성 콘택들(710)의 주름형 표면을 노출시킨다.
도 7f를 참조하면, 반도체 산화물 층(606) 또는 다른 적절한 채널 재료가 전도성 콘택들(710)의 노출된 표면들을 따라 개구(712) 내에 형성된다. 일 실시예에서, 도시된 바와 같이, 반도체 산화물 층(606)은 전도성 콘택들(710)의 주름형 표면과 등각으로 형성된다.
도 7g를 참조하면, 게이트 유전체 층(614)이 개구(712) 내에 형성된다. 게이트 유전체 층(614)은 반도체 산화물 층(606) 상에 있고 그와 등각이다.
도 7h를 참조하면, 게이트 전극(608)이 개구(712) 내에 형성된다. 게이트 전극(608)은 게이트 유전체 층(614) 상에 있고 그와 등각이다. 도 7g의 구조물은 도 6과 연관하여 설명된 TFT(600)의 일부분로서 포함될 수 있다.
본 명세서의 실시예들과 연관하여 설명된 층들 및 재료들은 전형적으로 기저 반도체 기판(402, 452, 502, 602, 700) 또는 ILD 층(320) 아래의 기판 상에 또는 위에 예를 들어, FEOL 층(들)으로서 형성된다는 것이 이해될 것이다. 다른 실시예들에서, 본 명세서의 실시예들과 연관하여 설명된 층들 및 재료들은 전형적으로 기저 반도체 기판(402, 452, 502, 602, 700) 또는 ILD 층(320) 아래의 기판 위의 집적 회로의 기저 디바이스 층(들) 상에 또는 위에 예를 들어, BEOL 층(들)으로서 형성된다. 일 실시예에서, 기저 반도체 기판은 집적 회로들을 제조하는 데 사용되는 일반적인 워크피스 오브젝트(workpiece object)를 나타낸다. 반도체 기판은 종종 웨이퍼 또는 다른 피스(piece)의 실리콘 또는 다른 반도체 재료를 포함한다. 적합한 반도체 기판들은 단결정 실리콘, 다결정 실리콘 및 실리콘-온-절연체(silicon on insulator, SOI)뿐만 아니라, 다른 반도체 재료들로 형성된 유사한 기판들을 포함하지만, 이에 제한되지는 않는다. 반도체 기판은 제조 스테이지에 따라 종종 트랜지스터, 집적 회로 등을 포함한다. 기판은 또한 반도체 재료들, 금속들, 유전체들, 도펀트들, 및 반도체 기판들에서 흔히 발견되는 다른 재료들을 포함할 수 있다. 또한, 도시되지는 않았지만, 본 명세서에 설명되는 구조물들은 기저 하위 레벨 BEOL(back end of line) 상호접속 층들 상에 제조될 수 있다.
절연체 층(454, 504, 604 또는 702)이 선택적으로 사용되는 경우, 절연체 층(454, 504, 604 또는 702)은 기저 벌크 기판 또는 상호접속 층으로부터 게이트 구조물의 부분들을 궁극적으로 전기적으로 격리하거나 그의 격리에 기여하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 절연체 층(454, 504, 604 또는 702)은, 실리콘 이산화물, 실리콘 산화질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같은, 그러나 이에 제한되지 않는, 유전체 재료로 구성된다. 특정 실시예에서, 절연체 층(454, 504, 604 또는 702)은 기저 BEOL 층의 로우-k 유전체 층이다.
일 실시예에서, 반도체 산화물 재료(302, 406, 456, 506 또는 606), 및 따라서, TFT의 채널 재료는 1:1의 갈륨 대 인듐 비율, 1보다 큰 갈륨 대 인듐 비율(예를 들어, 2:1, 3:1, 4:1, 5:1, 6:1, 7:1, 8:1, 9:1, 또는 10:1), 또는 1보다 작은 갈륨 대 인듐 비율(예를 들어, 1:2, 1:3, 1:4, 1:5, 1:6, 1:7, 1:8, 1:9, 또는 1:10)을 갖는 IGZO 층을 포함한다. 낮은 인듐 함량 IGZO는 인듐보다 더 많은 갈륨을 갖는 IGZO(예를 들어, 1:1보다 큰 갈륨 대 인듐 비율을 가짐)를 지칭할 수 있고, 또한 높은 갈륨 함량 IGZO로도 지칭될 수 있다. 유사하게, 낮은 갈륨 함량 IGZO는 갈륨보다 더 많은 인듐을 갖는 IGZO(예를 들어, 1:1보다 작은 갈륨 대 인듐 비율을 가짐)를 지칭할 수 있고, 또한 높은 인듐 함량 IGZO로도 지칭될 수 있다. 다른 실시예에서, 반도체 산화물 재료(302, 406, 456, 506 또는 606)는 주석 산화물, 안티몬 산화물, 인듐 산화물, 인듐 주석 산화물, 티타늄 산화물, 아연 산화물, 인듐 아연 산화물, 갈륨 산화물, 티타늄 산화질화물, 루테늄 산화물, 또는 텅스텐 산화물과 같은 재료이거나 이를 포함한다. 대안적인 실시예에서, 다결정 실리콘은 반도체 산화물 재료 대신에 채널 재료로서 사용된다. 일 실시예에서, 조성에 관계없이, 채널 재료는 5 나노미터 내지 30 나노미터의 두께를 갖는다.
일 실시예에서, 반도체 산화물 재료(302, 406, 456, 506 또는 606)는 비정질, 결정질 또는 반결정질 산화물 반도체 IGZO 층과 같은 비정질, 결정질 또는 반결정질 산화물 반도체이다. 반도체 산화물 재료(302, 406, 456, 506 또는 606)는, PVD(physical vapor deposition)(예를 들어, 스퍼터링), ALD(atomic layer deposition), 또는 CVD(chemical vapor deposition)와 같은 저온 퇴적 프로세스를 사용하여 형성될 수 있다. 백-엔드 제조 프로세스들과 호환가능할 만큼 충분히 낮은 온도에서 반도체 산화물 재료(302, 406, 456, 506 또는 606)를 퇴적하는 능력은 특정 이점을 나타낸다. 반도체 산화물 재료(302, 406, 456, 506 또는 606)는 측벽들 상에 또는 임의의 원하는 구조 상에 정밀한 두께로 등각으로 퇴적되어, 임의의 원하는 기하구조를 갖는 트랜지스터들의 제조를 허용할 수 있다.
일 실시예에서, 게이트 전극(304, 408, 458, 508 또는 608)은 집적 회로 디바이스(300, 400, 450, 470, 500 또는 600)가 P-타입 트랜지스터 또는 N-타입 트랜지스터에 포함되는지에 따라 적어도 하나의 P-타입 일함수 금속 또는 N-타입 일함수 금속을 포함한다. P-타입 트랜지스터들의 경우, 게이트 전극(304, 408, 458, 508 또는 608)에 사용될 수 있는 금속들은 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물들(예를 들어, 루테늄 산화물)을 포함할 수 있지만, 이에 제한되지 않는다. N-타입 트랜지스터의 경우, 게이트 전극(304, 408, 458, 508 또는 608)에 사용될 수 있는 금속들은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이러한 금속들의 합금들, 및 이러한 금속들의 탄화물들(예를 들어, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 및 알루미늄 탄화물)을 포함하지만, 이에 제한되지 않는다. 일부 실시예들에서, 게이트 전극은 2개 이상의 금속 층들의 스택을 포함하고, 하나 이상의 금속 층은 일함수 금속 층들이고, 적어도 하나의 금속 층은 충전 금속 층이다. 다른 목적들을 위해, 예를 들어, 장벽 층으로서 작용하기 위해 추가의 금속 층들이 포함될 수 있다. 일부 구현들에서, 게이트 전극(304, 408, 458, 508 또는 608)은 기판의 표면에 실질적으로 평행한 최하부 부분 및 기판의 최상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U"자형 구조로 이루어질 수 있다. 다른 구현에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 단순히 기판의 최상부 표면에 실질적으로 평행한 평면 층일 수 있고 기판의 최상부 표면에 실질적으로 수직인 측벽 부분들을 포함하지 않는다. 본 개시내용의 추가 구현들에서, 게이트 전극은 U자형 구조들과 평면 비-U자형 구조들의 조합으로 이루어질 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면 비-U자형 층 위에 형성된 하나 이상의 U자형 금속 층으로 이루어질 수 있다.
일 실시예에서, 게이트 유전체 층(306, 414, 464, 514 또는 614)은 하이-k 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층(306, 414, 464, 514 또는 614)은, 하프늄 산화물, 하프늄 산화질화물, 하프늄 실리케이트, 란타늄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 탄탈륨 산화물, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오베이트, 또는 이들의 조합과 같은, 그러나 이에 제한되지 않는, 재료로 구성된다. 일부 구현들에서, 도 4c 및 도 4e에 도시된 바와 같이, 게이트 유전체(306, 414, 464, 514 또는 614)는 기판의 표면에 실질적으로 평행한 최하부 부분 및 기판의 최상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U"자형 구조로 이루어질 수 있다.
일부 실시예들에서, 반도체 산화물 재료(302, 406, 456, 506 또는 606)는 각각 게이트 유전체 층(306, 414, 464, 514 또는 614)과 접촉하고, 이는 IGZO 층을 하이-k 금속 산화물 층과 접촉시킬 수 있는 배열이다. 다른 실시예들에서, 반도체 산화물 재료(302, 406, 456, 506 또는 606)와 게이트 유전체 층(306, 414, 464, 514 또는 614) 사이에 중간 재료가 배치된다. 일부 실시예들에서, IGZO 층은 상이한 재료 속성들을 갖는 IGZO의 다수의 영역들을 포함한다. 예를 들어, IGZO 층은 하이-k 게이트 유전체 층에 근접한(예를 들어, 그와 접촉하는) 낮은 인듐 함량 IGZO, 및 더 높은 이동도 반도체 산화물 채널 재료에 근접한(예를 들어, 그와 접촉하는) 높은 인듐 함량 IGZO를 포함할 수 있다. 높은 인듐 함량 IGZO는 낮은 인듐 함량 IGZO에 비해 더 높은 이동도 및 더 불량한 계면 특성들을 제공할 수 있고, 낮은 인듐 함량 IGZO는 높은 인듐 함량 IGZO에 비해, 더 낮은 이동도를 제공하지만, 더 넓은 밴드 갭, 더 낮은 게이트 누설, 및 더 나은 계면 속성들을 제공할 수 있다.
일 실시예에서, 유전체 스페이서들(472)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 및 실리콘 산화질화물과 같은 재료로 형성된다. 측벽 스페이서들을 형성하기 위한 프로세스들은 본 기술분야에 잘 알려져 있으며, 일반적으로 퇴적 및 에칭 프로세스 단계들을 포함한다. 일부 실시예들에서, 복수의 스페이서 쌍들이 사용될 수 있다. 예를 들어, 게이트 전극(472)의 대향 측면들 상에 2쌍, 3쌍, 또는 4쌍의 측벽 스페이서들이 형성될 수 있다.
일 실시예에서, 전도성 콘택들(308, 474, 554 또는 654)은 TFT의 소스/드레인 영역들에의 콘택들로서 작용하거나, 또는 TFT의 소스/드레인 영역들로서 직접 작용한다. 전도성 콘택들(308, 474, 554 또는 654)은 트랜지스터(300, 400, 450, 470, 500 또는 600)의 게이트 길이인 거리만큼 이격될 수 있다. 일 실시예에서, 전도성 콘택들(558 또는 658)은 게이트 전극에 직접 접촉한다. 일부 실시예들에서, 게이트 길이는 7 내지 30 나노미터이다. 일 실시예에서, 전도성 콘택들(308, 474, 554, 558, 654 또는 658)은 금속 및/또는 금속 합금들의 하나 이상의 층을 포함하고, 그 예들은 도 3a와 연관하여 전술되어 있다.
일 실시예에서, 본 명세서에서 설명되는 상호접속 라인들(312(및 위에 놓인 비아(314)), 556, 560, 656 또는 660)과 같은 상호접속 라인들(및 가능하게는 밑에 놓이거나 위에 놓인 비아 구조물들)은 하나 이상의 금속 또는 금속-함유 전도성 구조물들로 이루어진다. 전도성 상호접속 라인들은 또한 때때로 본 기술분야에서 트레이스들, 와이어들, 라인들, 금속, 상호접속 라인들 또는 단순히 상호접속부들로 지칭된다. 특정 실시예에서, 상호접속 라인들 각각은 장벽 층 및 전도성 충전 재료를 포함한다. 일 실시예에서, 장벽 층은 탄탈륨 질화물 또는 티타늄 질화물과 같은 금속 질화물 재료로 구성된다. 일 실시예에서, 전도성 충전 재료는 Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au 또는 이들의 합금들과 같은, 그러나 이에 제한되지 않는, 전도성 재료로 구성된다.
본 명세서에 설명된 상호접속 라인들은 격자 구조로서 제조될 수 있으며, 여기서 용어 "격자"는 본 명세서에서 타이트 피치 격자 구조를 지칭하기 위해 사용된다. 하나의 이러한 실시예에서, 타이트 피치는 종래의 리소그래피를 통해 직접 달성가능하지 않다. 예를 들어, 종래의 리소그래피에 기초하는 패턴이 처음에 형성될 수 있지만, 피치는 본 기술분야에 알려진 바와 같이, 스페이서 마스크 패터닝의 사용에 의해 이등분될 수 있다. 더구나, 원래의 피치는 스페이서 마스크 패터닝의 두번째 라운드(second round)에 의해 사등분될 수 있다. 따라서, 본 명세서에 설명된 격자-유사 패턴들은 일정한 피치로 이격되고 일정한 폭을 갖는 전도성 라인들을 가질 수 있다. 패턴은 피치 이등분 또는 피치 사등분, 또는 다른 피치 분할 접근법에 의해 제조될 수 있다.
일 실시예에서, ILD 재료들(550 또는 650)과 같은, 본 명세서에 설명된 ILD 재료들은 유전체 또는 절연 재료의 층으로 구성되거나 또는 이를 포함한다. 적합한 유전체 재료들의 예들은 실리콘의 산화물들(예를 들어, 실리콘 이산화물(SiO2)), 실리콘의 도핑된 산화물들, 실리콘의 플루오르화된 산화물들, 실리콘의 탄소 도핑된 산화물들, 이 기술분야에 알려진 다양한 로우-k 유전체 재료들, 및 이들의 조합들을 포함하며, 이에 제한되는 것은 아니다. 층간 유전체 재료는, 예를 들어, CVD(chemical vapor deposition), PVD(physical vapor deposition), 또는 다른 퇴적 방법들과 같은 종래의 기법들에 의해 형성될 수 있다.
일 양태에서, 게이트 전극 및 게이트 유전체 층, 예를 들어, 게이트 전극(304, 408, 458, 508 또는 608) 및 게이트 유전체 층(306, 414, 464, 514 또는 614)은 대체 게이트 프로세스(replacement gate process)에 의해 제조될 수 있다. 그러한 방식에서, 폴리실리콘 또는 실리콘 질화물 필러(pillar) 재료와 같은 더미 게이트 재료(dummy gate material)는 제거되어 영구 게이트 전극 재료로 대체될 수 있다. 하나의 이러한 실시예에서는, 초기 처리에서 수행되는 것과는 반대로, 영구 게이트 유전체 층도 또한 이 프로세스에서 형성된다. 일 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되고 SF6의 사용을 포함한 건식 에칭 프로세스로 제거된다. 다른 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되고, 수성 NH4OH 또는 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide)의 사용을 포함한 습식 에칭 프로세스로 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 구성되고, 수성 인산(aqueous phosphoric acid)을 포함한 습식 에칭으로 제거된다.
일 실시예에서, 본 명세서에 설명된 하나 이상의 접근법은 본질적으로 본 명세서에 설명된 구조물들에 도달하기 위해 더미 및 대체 게이트 프로세스를 더미 및 대체 콘택 프로세스와 조합하여 고려한다. 하나의 이러한 실시예에서, 대체 콘택 프로세스는 영구 게이트 스택의 적어도 일부분의 고온 어닐링을 허용하기 위해 대체 게이트 프로세스 이후에 수행된다. 예를 들어, 특정한 이러한 실시예에서는, 예를 들어, 게이트 유전체 층이 형성된 후에, 영구 게이트 구조물들의 적어도 일부분의 어닐링이 수행된다. 어닐링은 영구 콘택들의 형성 이전에 수행된다.
위에서 설명한 프로세스들의 양태들 전부가 본 개시내용의 실시예들의 사상 및 범위 내에 속하도록 실시될 필요는 없다는 것을 이해할 것이다. 예를 들어, 일 실시예에서, 게이트 스택들의 활성 부분들 위에 게이트 콘택들을 제조하기 이전에 더미 게이트들이 항상 형성될 필요는 없다. 전술한 게이트 스택들은 실제로 초기에 형성된 바와 같은 영구 게이트 스택들일 수 있다. 또한, 본 명세서에 설명된 프로세스들은 하나의 또는 복수의 반도체 디바이스를 제조하는 데 사용될 수 있다. 하나 이상의 실시예는 10 나노미터(10 nm) 이하의 기술 노드에서 반도체 디바이스들을 제조하기 위해 특히 유용할 수 있다.
일 실시예에서, 또한 본 설명 전반에 걸쳐 사용되는 바와 같이, 리소그래피 동작들은 193nm 액침 리소그래피(i193), EUV(extreme ultra-violet) 및/또는 EBDW(electron beam direct write) 리소그래피, 또는 이와 유사한 것을 사용하여 수행된다. 포지티브 톤(positive tone) 또는 네거티브 톤(negative tone) 레지스트가 사용될 수 있다. 일 실시예에서, 리소그래피 마스크는 토포그래피 마스킹 부분(topographic masking portion), 반사 방지 코팅(anti-reflective coating, ARC) 층, 및 포토레지스트 층으로 구성되는 삼중층 마스크(trilayer mask)이다. 특정의 이러한 실시예에서, 토포그래피 마스킹 부분은 탄소 하드마스크(carbon hardmask, CHM) 층이고 반사 방지 코팅 층은 실리콘 ARC 층이다.
다른 양태에서, 박막 트랜지스터(TFT)의 성능은 TFT 내의 컴포넌트들의 캐리어 이동도에 의존할 수 있다. 예를 들어, 캐리어 이동도가 높은 재료는 캐리어 이동도가 낮은 재료보다 주어진 전기장에 응답하여 캐리어들이 더 빠르게 이동할 수 있게 한다. 따라서, 높은 캐리어 이동도들은 개선된 성능과 연관될 수 있다. 위에서는 단일 반도체 산화물 층으로서 도시되고 설명되었지만, 본 명세서에 설명된 실시예들에 따르면, IGZO의 층과 같은 반도체 산화물의 층이 하이-k 게이트 유전체 재료와 더 높은 이동도 반도체 산화물 채널 재료 사이에 있다. IGZO가 상대적으로 낮은 이동도(대략 10 cm2/V-s)를 갖지만, IGZO의 임계 미만 스윙은 종래의 이론적 하한에 가까울 수 있다. 일부 실시예들에서, IGZO의 얇은 층은 선택한 채널 재료와 직접 접할 수 있고, 채널 재료와 하이-k 유전체 사이에 개재(sandwich)될 수 있다. 게이트 스택과 채널 사이의 계면에서 IGZO의 사용은 다수의 이점들 중 하나 이상을 달성할 수 있다. 예를 들어, IGZO 계면은 비교적 적은 수의 계면 트랩(interface trap), 즉 결함들 - 캐리어들이 트래핑되고 릴리즈되어 성능을 저해함 - 을 가질 수 있다. 제2 반도체 산화물 재료로서 IGZO 층을 포함하는 TFT는 바람직하게 낮은 게이트 누설을 나타낼 수 있다. IGZO가 비-IGZO 반도체 산화물 채널 재료(예를 들어, IGZO보다 높은 이동도를 갖는 박막 산화물 반도체 재료)에 대한 계면으로서 사용될 때, 더 높은 이동도 채널 재료의 이점들은 IGZO에 의해 제공되는 양호한 게이트 산화물 계면 속성들과 동시에 실현될 수 있다. 본 명세서에 설명된 하나 이상의 실시예에 따르면, 듀얼 반도체 산화물 층 채널에 기초한 게이트-채널 배열은, 종래의 접근법들을 사용하여 실현가능한 것보다, 바람직한 게이트 제어를 달성하면서 더 광범위한 박막 트랜지스터 채널 재료들의 사용을 가능하게 한다.
일 실시예에서, 제1 TFT 재료 주위의 제2 박막 반도체의 추가는 이동도 향상, 특히 모든 전도가 제2 재료에서 발생하는 경우에 개선된 쇼트 채널 효과(short channel effect, SCE)들 중 하나 이상을 제공할 수 있다. 제2 TFT 재료는 다운스트림 처리에 노출될 때 TFT를 안정화하기 위해 강한 산소 결합 능력(strong oxygen bond capability)을 위해 선택될 수 있다. 일 실시예에 따르면, 더 높은 이동도 반도체 산화물 재료는 더 산소가 안정적인 더 낮은 이동도 재료 반도체 산화물 내에 효과적으로 래핑(wrap)된다. 결과적인 구조물은 고도로 안정적인 외부 재료를 가짐으로써 내부 TFT 재료에 대한 다운스트림 고온 처리 동작들 또는 공격적인 동작들의 부정적인 효과들을 제한할 수 있다. 안정성과 이동도를 동시에 최대화하도록 선택될 수 있는 재료들의 증가된 세트는 이러한 듀얼 재료 아키텍처를 사용하여 달성될 수 있다.
다른 양태에서, 2D 결정질 라이너는 게이트 전극 구조물 내에, 예를 들어, 게이트 전극 구조물의 일함수 층으로서 포함된다. 단일 게이트 라인을 통해 취해진 바와 같은 완성된 디바이스의 예로서, 도 8a는 본 개시내용의 일 실시예에 따른, 비평면 반도체 디바이스의 단면도를 도시한다. 도 8b는 본 개시내용의 일 실시예에 따른, 도 8a의 반도체 디바이스의 a-a' 축을 따라 취해진 평면도를 도시한다. 하나의 게이트 라인만이 도시되어 있지만, 복수의 게이트 라인이 집적 회로 구조물에 포함될 수 있다는 것을 이해할 것이다.
도 8a를 참조하면, 반도체 구조물 또는 디바이스(800)는 기판(802)으로부터 격리 영역(806) 내에 형성된 비평면 활성 영역(예를 들어, 돌출 핀 부분(804) 및 서브-핀 영역(805)을 포함하는 핀 구조물)을 포함한다. 게이트 라인(808)이 비평면 활성 영역의 돌출 부분들(804) 위에는 물론, 격리 영역(806)의 일부분 위에 배치된다. 도시된 바와 같이, 게이트 라인(808)은 게이트 전극(850) 및 게이트 유전체 층(852)을 포함한다. 일 실시예에서, 게이트 라인(808)은 또한 유전체 캡 층(854)을 포함할 수 있다. 게이트 콘택(814), 및 위에 놓인 게이트 콘택 비아(816)가 또한 위에 놓인 금속 상호접속부(860)와 함께, 이러한 관점에서 보여지며, 그 전부는 층간 유전체 스택들 또는 층들(870) 내에 배치된다. 게이트 콘택(814)은 유전체 캡 층(854)에 형성된 개구 내에 형성된다. 도 8a의 관점으로부터 또한 보여지는 바와 같이, 게이트 콘택(814)은 일 실시예에서 격리 영역(806) 위에 배치되지만, 비평면 활성 영역들 위에는 배치되지 않는다. 다른 실시예들에서, 게이트 콘택(814)은 비평면 활성 영역들 위에 배치된다.
일 실시예에서, 게이트 전극(850)은 전도성 충전 재료 및 2차원(2D) 결정질 라이너를 포함한다. 2D 결정질 라이너는 전도성 충전 재료와 직접 접촉한다. 2D 결정질 라이너는 전도성 충전 재료와 동일한 금속 종을 포함한다. 하나의 이러한 실시예에서, 2D 결정질 라이너는 전도성 충전 재료와 상이한 일함수를 갖는다. 특정한 이러한 실시예에서, 2D 결정질 라이너는 게이트 전극(850)의 일함수 설정 층이다. 일 실시예에서, 2D 결정질 라이너는 단층이다. 일 실시예에서, 2D 결정질 라이너는 5 나노미터 미만의 두께를 갖는다. 일 실시예에서, 금속 종은 구리이다. 일 실시예에서, 금속 종은 코발트이다. 일 실시예에서, 금속 종은 텅스텐이다.
도 8b를 참조하면, 게이트 라인(808)은 돌출 핀 부분들(804) 위에 배치된 것으로서 도시되어 있다. 돌출 핀 부분들(804)의 소스 및 드레인 영역들(804A 및 804B)이 이 관점에서 보일 수 있다. 일 실시예에서, 소스 및 드레인 영역들(804A 및 804B)은 돌출 핀 부분들(804)의 원래 재료의 도핑된 부분들이다. 다른 실시예에서, 돌출 핀 부분들(804)의 재료는 제거되고, 예를 들어, 에피택셜 퇴적에 의해 다른 반도체 재료로 대체된다. 어느 경우에도, 소스 및 드레인 영역들(804A 및 804B)은 유전체 층(806)의 높이 아래로, 즉, 서브-핀 영역(805) 내로 연장될 수 있다.
일 실시예에서, 반도체 구조물 또는 디바이스(800)는 fin-FET 또는 트라이-게이트 디바이스와 같은, 그러나 이에 제한되지 않는, 비평면 디바이스이다. 이러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 보디로 구성되거나 3차원 보디 내에 형성된다. 하나의 이러한 실시예에서, 게이트 라인들(808)의 게이트 전극 스택들은 3차원 보디의 적어도 최상부 표면 및 한 쌍의 측벽들을 둘러싼다.
다시 도 8a를 참조하면, 반도체 구조물 또는 디바이스(800)의 배열은 격리 영역들 위에 게이트 콘택을 배치한다. 이러한 배열은 레이아웃 공간의 비효율적인 사용으로 볼 수 있다. 그러나, 다른 실시예에서, 반도체 디바이스는 활성 영역 위에 형성된 게이트 전극의 부분들과 접촉하는 콘택 구조물들을 갖는다. 일반적으로, 게이트의 활성 부분 위에 그리고 트렌치 콘택 비아와 동일한 층에 (비아와 같은) 게이트 콘택 구조물을 형성하는 것 이전에(예를 들어, 그에 추가하여), 본 개시내용의 하나 이상의 실시예는 먼저 게이트 정렬 트렌치 콘택(gate aligned trench contact) 프로세스를 사용하는 것을 포함한다. 그러한 프로세스는 반도체 구조물 제조를 위해, 예를 들어, 집적 회로 제조를 위해 트렌치 콘택 구조물들을 형성하도록 구현될 수 있다. 일 실시예에서, 트렌치 콘택 패턴이 기존의 게이트 패턴에 정렬된 것으로서 형성된다. 대조적으로, 종래의 접근법들은, 선택적인 콘택 에칭들과 함께 기존의 게이트 패턴에 대한 리소그래피 콘택 패턴의 타이트한 정합(tight registration)을 갖는 추가적인 리소그래피 프로세스를 통상적으로 수반한다. 예를 들어, 종래의 프로세스는 콘택 피처들의 별도의 패터닝과 함께 폴리(게이트) 그리드의 패터닝을 포함할 수 있다.
다른 양태에서, 상호접속부들을 패시베이션(passivating)하기 위한 박막 결정 형성이 설명된다. 컨텍스트를 제공하기 위해, 도 9는 매립 채널 구조물의 형성의 단면도들을 도시한다.
도 9의 부분 (a)를 참조하면, 유전체 층(902)이 기판(900) 위에 있다. 활성 채널(904)이 유전체 층(902) 내에 있다. 구리 콘택들과 같은 전도성 콘택들(906)이 활성 채널(904)에 결합된다.
도 9의 부분 (b)를 참조하면, 도 9의 부분 (b)의 화살표들(910)로 나타낸 바와 같이, 도 9의 부분 (a)의 구조물의 수소 또는 산소 어닐링 시에, 활성 채널 영역(904)은 내부에 손상된 영역들(905)을 갖는 손상된 활성 영역(904A)이 될 수 있다.
도 9를 참조하면, H 또는 O2가 콘택 측벽을 따라 확산하는 것으로 인해 다양한 EOL(end of line) 어닐링들을 거칠 때 매립 활성 채널들(예를 들어, 반도체 채널들)이 열화될 수 있고, 이는 손상된 매립 활성 채널 재료로 이어진다. H 또는 O2 확산을 방지할 수 있는 측벽들로 완벽한 밀봉을 생성하는 반복가능한 완벽한 Cu 충전을 실현하는 것은 현실적이지 않을 수 있다.
도 9와 대조적으로, 도 10은 본 개시내용의 일 실시예에 따른, 보호 자기-형성 장벽을 갖는 매립 채널 구조물의 형성의 단면도들을 도시한다.
도 10의 부분 (a)를 참조하면, 유전체 층(1002)이 기판(1000) 위에 있다. 활성 채널(1004)이 유전체 층(1002) 내에 있다. 구리 콘택들과 같은 전도성 콘택들(1006)이 활성 채널(1004)에 결합된다.
도 10의 부분 (b)를 참조하면, 형성 가스 어닐링과 같은 처리를 사용하여 최상부 2D 결정 층(1006B) 및 나머지 구리 충전(1006A)을 형성한다.
도 10의 부분 (c)를 참조하면, 도 10의 부분 (c)의 화살표들(1010)로 나타낸 바와 같이, 도 10의 부분 (b)의 구조물의 수소 또는 산소 어닐링 동안, 활성 채널 영역(1004)은 최상부 2D 결정 층(1006B)에 의해 손상으로부터 보호된다.
도 10을 참조하면, 최상부 2D 결정 층(1006B)은 원자적으로 얇고, 활성 채널(1004) 내로의 요소들의 확산을 방지할 수 있다. 최상부 2D 결정 층(1006B)은 충전 재료(1006)를 처리함으로써 또는 BEOL 처리와 호환가능한 온도에서의 퇴적에 의해 형성될 수 있다. 또한, 그러한 최상부 2D 결정 층(1006B)은 콘택들(1006)의 측벽들을 따라 빈 영역들을 충전함으로써 효과적으로 확장될 수 있다. 이러한 원자적으로 얇은 장벽은 (예를 들어, 자기-패시베이션(self-passivation)에 의해) Cu 영역의 최상부를 사용하여 성장될 수 있다. 결정은 (예를 들어, 비정질에서 결정질로) 확장되어 임의의 갭들을 막아 고품질 패시베이션 및/또는 밀봉을 제공한다.
다른 양태에서, 본 명세서에 설명된 집적 회로 구조물들은 전자 디바이스에 포함될 수 있다. 본 명세서에 개시된 TFT들 중 하나 이상을 포함할 수 있는 장치의 제1 예로서, 도 11a 및 도 11b는 본 명세서에 개시된 실시예들 중 임의의 것에 따른, 라이너 없는 자기-형성 장벽을 갖는 하나 이상의 박막 트랜지스터를 포함하는 웨이퍼 및 다이들의 상면도들이다.
도 11a 및 도 11b를 참조하면, 웨이퍼(1100)는 반도체 재료로 구성될 수 있고, 웨이퍼(1100)의 표면 상에 형성된 집적 회로(IC) 구조물들을 갖는 하나 이상의 다이(1102)를 포함할 수 있다. 다이들(1102) 각각은 임의의 적절한 IC(예를 들어, 구조물들(300, 400, 450, 470, 500 또는 600)과 같은 하나 이상의 구조물을 포함하는 IC들)를 포함하는 반도체 제품의 반복 유닛일 수 있다. 반도체 제품의 제조가 완료된 후에(예를 들어, 구조물들(300, 400, 450, 470, 500 또는 600)의 제조 후에), 웨이퍼(1100)는 다이들(1102) 각각이 반도체 제품의 개별 "칩들"을 제공하기 위해 서로로부터 분리되는 싱귤레이션(singulation) 프로세스를 거칠 수 있다. 특히, 본 명세서에 개시된 바와 같은 TFT를 포함하는 디바이스들은 웨이퍼(1100)의 형태(예를 들어, 싱귤레이션되지 않음) 또는 다이(1102)의 형태(예를 들어, 싱귤레이션됨)를 취할 수 있다. 다이(1102)는 하나 이상의 트랜지스터 및/또는 전기 신호들을 트랜지스터들에 라우팅하는 지원 회로뿐만 아니라 임의의 다른 IC 컴포넌트들을 포함할 수 있다. 일부 실시예들에서, 웨이퍼(1100) 또는 다이(1102)는 메모리 디바이스(예를 들어, 정적 랜덤 액세스 메모리(SRAM) 디바이스), 로직 디바이스(예를 들어, AND, OR, NAND, 또는 NOR 게이트), 또는 임의의 다른 적합한 회로 요소를 포함할 수 있다. 이 디바이스들 중 다수의 디바이스들은 단일 다이(1102) 상에 조합될 수 있다. 예를 들어, 다수의 메모리 디바이스들에 의해 형성되는 메모리 어레이는 메모리 디바이스들에 정보를 저장하거나 메모리 어레이에 저장된 명령어들을 실행하도록 구성되는 처리 디바이스 또는 다른 로직과 동일한 다이(1102) 상에 형성될 수 있다.
도 12는 본 명세서에 개시된 실시예들 중 하나 이상에 따른, 라이너 없는 자기-형성 장벽을 갖는 하나 이상의 박막 트랜지스터를 포함할 수 있는 집적 회로(IC) 디바이스의 측단면도이다.
도 12를 참조하면, IC 디바이스(1200)는 기판(1202)(예를 들어, 도 11a의 웨이퍼(1100)) 상에 형성되고, 웨이퍼 내에 포함되거나 싱귤레이션될 수 있는 다이(예를 들어, 도 11b의 다이(1102))에 포함될 수 있다. 기판(1202)이 형성될 수 있는 재료들의 몇몇 예들이 기판(402, 452, 502, 602, 700) 또는 ILD 층(320) 아래의 기판과 연관하여 위에서 설명되지만, IC 디바이스(1200)에 대한 기초(foundation)로서의 역할을 할 수 있는 임의의 재료가 사용될 수 있다.
IC 디바이스(1200)는 기판(1202) 상에 배치된 디바이스 층(1204)과 같은 하나 이상의 디바이스 층을 포함할 수 있다. 디바이스 층(1204)은 기판(1202) 상에 형성된 하나 이상의 트랜지스터(1240)(예를 들어, 위에서 설명된 TFT들)의 피처들을 포함할 수 있다. 디바이스 층(1204)은, 예를 들어, 하나 이상의 소스 및/또는 드레인(S/D) 영역(1220), S/D 영역들(1220) 사이의 트랜지스터들(1240)에서의 전류 흐름을 제어하는 게이트(1222), 및 S/D 영역들(1220)로/로부터 전기 신호들을 라우팅하는 하나 이상의 S/D 콘택(1224)을 포함할 수 있다. 트랜지스터들(1240)은, 디바이스 격리 영역들, 게이트 콘택들 등과 같은, 명료성을 위해 도시되지 않은 추가적인 피처들을 포함할 수 있다. 트랜지스터들(1240)은 도 12에 도시된 타입 및 구성으로 제한되지 않고, 예를 들어, 평면 트랜지스터들, 비평면 트랜지스터들, 또는 둘 다의 조합과 같은 다양한 다른 타입들 및 구성들을 포함할 수 있다. 비평면 트랜지스터들은 더블-게이트 트랜지스터들 또는 트라이-게이트 트랜지스터들과 같은 핀-기반 트랜지스터들, 및 나노리본 및 나노와이어 트랜지스터들과 같은 랩-어라운드(wrap-around) 또는 올-어라운드(all-around) 게이트 트랜지스터들을 포함할 수 있다. 특히, 트랜지스터들(1240) 중 하나 이상은 트랜지스터들(300, 400, 450, 470, 500 또는 600)의 형태를 취한다. 300, 400, 450, 470, 500 또는 600과 같은 박막 트랜지스터들은 내장 동적 랜덤 액세스 메모리(DRAM) 회로, 아날로그 회로, 로직 회로, 또는 메모리 회로를 위한 마이크로프로세서 디바이스의 금속 층들에서 사용될 때 특히 유리할 수 있고, 기존의 상보형 금속 산화물 반도체(CMOS) 프로세스들과 함께 형성될 수 있다.
전력 및/또는 입력/출력(I/O) 신호들과 같은 전기 신호들은 디바이스 층(1204) 상에 배치된 하나 이상의 상호접속 층(도 12에 상호접속 층들(1206-1210)로서 예시됨)을 통해 디바이스 층(1204)의 트랜지스터들(1240)로 그리고/또는 이들로부터 라우팅될 수 있다. 예를 들어, 디바이스 층(1204)의 전기 전도성 피처들(예를 들어, 게이트(1222) 및 S/D 콘택들(1224))은 상호접속 층들(1206-1210)의 상호접속 구조물들(1228)과 전기적으로 결합될 수 있다. 하나 이상의 상호접속 층(1206-1210)은 IC 디바이스(1200)의 층간 유전체(ILD) 스택(1219)을 형성할 수 있다.
상호접속 구조물들(1228)은 광범위한 설계들에 따라 전기 신호들을 라우팅하기 위해 상호접속 층들(1206-1210) 내에 배열될 수 있다(특히, 배열은 도 12에 도시된 상호접속 구조물들(1228)의 특정 구성으로 제한되지 않는다). 특정 수의 상호접속 층들(1206-1210)이 도 12에 도시되어 있지만, 본 개시내용의 실시예들은 도시된 것보다 더 많거나 더 적은 상호접속 층들을 갖는 IC 디바이스들을 포함한다.
일부 실시예들에서, 상호접속 구조물들(1228)은 금속과 같은 전기 전도성 재료로 채워진 트렌치 구조물들(1228a)(때때로 "라인들"로 지칭됨) 및/또는 비아 구조물들(1228b)을 포함할 수 있다. 트렌치 구조물들(1228a)은 디바이스 층(1204)이 형성되는 기판(1202)의 표면과 실질적으로 평행한 평면의 방향으로 전기 신호들을 라우팅하도록 배열될 수 있다. 예를 들어, 트렌치 구조물들(1228a)은 도 12의 관점에서 페이지의 안팎으로의 방향으로 전기 신호들을 라우팅할 수 있다. 비아 구조물들(1228b)은 디바이스 층(1204)이 형성되는 기판(1202)의 표면과 실질적으로 수직인 평면의 방향으로 전기 신호들을 라우팅하도록 배열될 수 있다. 일부 실시예들에서, 비아 구조물들(1228b)은 상이한 상호접속 층들(1206-1210)의 트렌치 구조물들(1228a)을 함께 전기적으로 결합시킬 수 있다.
도 12에 도시된 바와 같이, 상호접속 층들(1206-1210)은 상호접속 구조물들(1228) 사이에 배치된 유전체 재료(1226)를 포함할 수 있다. 일부 실시예들에서, 상호접속 층들(1206-1210) 중 상이한 것들 내의 상호접속 구조물들(1228) 사이에 배치된 유전체 재료(1226)는 상이한 조성들을 가질 수 있고; 다른 실시예들에서, 상이한 상호접속 층들(1206-1210) 사이의 유전체 재료(1226)의 조성은 동일할 수 있다. 어느 경우에도, 그러한 유전체 재료들은 층간 유전체(ILD) 재료들로 지칭될 수 있다.
제1 상호접속 층(1206)(금속 1 또는 "M1"이라고 지칭됨)은 디바이스 층(1204) 바로 위에 형성될 수 있다. 일부 실시예들에서, 도시된 바와 같이, 제1 상호접속 층(1206)은 트렌치 구조물들(1228a) 및/또는 비아 구조물들(1228b)을 포함할 수 있다. 제1 상호접속 층(1206)의 트렌치 구조물들(1228a)은 디바이스 층(1204)의 콘택들(예를 들어, S/D 콘택들(1224))과 결합될 수 있다.
제2 상호접속 층(1208)(금속 2 또는 "M2"라고 지칭됨)이 제1 상호접속 층(1206) 바로 위에 형성될 수 있다. 일부 실시예들에서, 제2 상호접속 층(1208)은 제2 상호접속 층(1208)의 트렌치 구조물들(1228a)을 제1 상호접속 층(1206)의 트렌치 구조물들(1228a)과 결합하는 비아 구조물들(1228b)을 포함할 수 있다. 명료성을 위해 트렌치 구조물들(1228a) 및 비아 구조물들(1228b)은 각각의 상호접속 층 내에서(예를 들어, 제2 상호접속 층(1208) 내에서) 라인으로 구조적으로 묘사되지만, 일부 실시예들에서 트렌치 구조물들(1228a) 및 비아 구조물들(1228b)은 구조적으로 및/또는 물질적으로 연속적일 수 있다(예를 들어, 듀얼-다마신 프로세스 동안에 동시에 채워질 수 있다).
제3 상호접속 층(1210)(금속 3 또는 "M3"이라고 지칭됨)(및 원하는 대로, 추가적인 상호접속 층들)은 제2 상호접속 층(1208) 또는 제1 상호접속 층(1206)과 관련하여 설명된 유사한 기법들 및 구성들에 따라 제2 상호접속 층(1208) 상에서 연속하여 형성될 수 있다.
IC 디바이스(1200)는 상호접속 층들(1206-1210) 상에 형성된 솔더 레지스트 재료(1234)(예를 들어, 폴리이미드 또는 유사한 재료) 및 하나 이상의 본드 패드(1236)를 포함할 수 있다. 본드 패드들(1236)은 상호접속 구조물들(1228)과 전기적으로 결합되고, 트랜지스터(들)(1240)의 전기 신호들을 다른 외부 디바이스들에 라우팅하도록 구성될 수 있다. 예를 들어, 솔더 본드들(solder bonds)은 IC 디바이스(1200)를 포함하는 칩을 다른 컴포넌트(예를 들어, 회로 보드)와 기계적으로 및/또는 전기적으로 결합하기 위해 하나 이상의 본드 패드(1236) 상에 형성될 수 있다. IC 디바이스(1200)는 다른 실시예들에서 도시된 것 이외에 상호접속 층들(1206-1210)로부터 전기 신호들을 라우팅하는 다른 대안적인 구성들을 가질 수 있다. 예를 들어, 본드 패드들(1236)은 전기 신호들을 외부 컴포넌트들에 라우팅하는 다른 유사한 피처들(예를 들어, 포스트들)로 대체될 수 있거나 또는 이들을 추가로 포함할 수 있다.
도 13은 본 명세서에 개시된 실시예들 중 하나 이상에 따른, 라이너 없는 자기-형성 장벽을 갖는 하나 이상의 박막 트랜지스터를 포함할 수 있는 집적 회로(IC) 디바이스 어셈블리의 측단면도이다.
도 13을 참조하면, IC 디바이스 어셈블리(1300)가 본 명세서에 설명된 하나 이상의 집적 회로 구조물을 갖는 컴포넌트들을 포함한다. IC 디바이스 어셈블리(1300)는 회로 보드(1302)(예를 들어, 마더보드일 수 있음) 상에 배치된 다수의 컴포넌트를 포함한다. IC 디바이스 어셈블리(1300)는 회로 보드(1302)의 제1 면(1340) 및 회로 보드(1302)의 대향하는 제2 면(1342) 상에 배치된 컴포넌트들을 포함한다. 일반적으로, 컴포넌트들은 면들(1340 및 1342) 중 하나 또는 둘 다 상에 배치될 수 있다. 특히, IC 디바이스 어셈블리(1300)의 컴포넌트들 중 임의의 적합한 것들은 본 명세서에 개시된 다수의 TFT 구조물들(300, 400, 450, 470, 500 또는 600)을 포함할 수 있다.
일부 실시예들에서, 회로 보드(1302)는 유전체 재료의 층들에 의해 서로로부터 분리되고 전기 전도성 비아들에 의해 상호접속되는 다수의 금속 층들을 포함하는 인쇄 회로 보드(printed circuit board, PCB)일 수 있다. 금속 층들 중 임의의 하나 이상은 회로 보드(1302)에 결합된 컴포넌트들 사이에서 (선택적으로 다른 금속 층들과 함께) 전기 신호들을 라우팅하기 위해 원하는 회로 패턴으로 형성될 수 있다. 다른 실시예들에서, 회로 보드(1302)는 비-PCB 기판일 수 있다.
도 13에 도시된 IC 디바이스 어셈블리(1300)는 결합 컴포넌트들(1316)에 의해 회로 보드(1302)의 제1 면(1340)에 결합된 패키지-온-인터포저 구조물(package-on-interposer structure)(1336)을 포함한다. 결합 컴포넌트들(1316)은 패키지-온-인터포저 구조물(1336)을 회로 보드(1302)에 전기적으로 및 기계적으로 결합할 수 있고, 솔더 볼들(도 13에 도시된 바와 같음), 소켓의 암수 부분들, 접착제, 언더필 재료, 및/또는 임의의 다른 적합한 전기적 및/또는 기계적 결합 구조물을 포함할 수 있다.
패키지-온-인터포저 구조물(1336)은 결합 컴포넌트들(1318)에 의해 인터포저(1304)에 결합된 IC 패키지(1320)를 포함할 수 있다. 결합 컴포넌트들(1318)은, 결합 컴포넌트들(1316)을 참조하여 앞서 논의된 형태들과 같은, 응용을 위한 임의의 적합한 형태를 취할 수 있다. 단일 IC 패키지(1320)가 도 13에 도시되어 있지만, 다수의 IC 패키지들이 인터포저(1304)에 결합될 수 있다. 추가적인 인터포저들이 인터포저(1304)에 결합될 수 있다는 것을 이해할 것이다. 인터포저(1304)는 회로 보드(1302)와 IC 패키지(1320)를 브리지(bridge)하기 위해 사용되는 개재 기판을 제공할 수 있다. IC 패키지(1320)는, 예를 들어, 다이(도 11b의 다이(1102)), IC 디바이스(예를 들어, 도 12의 IC 디바이스(1200)), 또는 임의의 다른 적합한 컴포넌트일 수 있거나 이들을 포함할 수 있다. 일반적으로, 인터포저(1304)는 접속을 더 넓은 피치로 확산(spread)시키거나 접속을 상이한 접속으로 재라우팅(reroute)할 수 있다. 예를 들어, 인터포저(1304)는 IC 패키지(1320)(예를 들어, 다이)를, 회로 보드(1302)에 결합하기 위해 결합 컴포넌트들(1316)의 볼 그리드 어레이(ball grid array, BGA)에 결합할 수 있다. 도 13에 예시된 실시예에서, IC 패키지(1320)와 회로 보드(1302)는 인터포저(1304)의 대향 측면들에 부착된다. 다른 실시예들에서, IC 패키지(1320)와 회로 보드(1302)는 인터포저(1304)의 동일한 측면에 부착될 수 있다. 일부 실시예들에서, 3개 이상의 컴포넌트가 인터포저(1304)를 통해 상호접속될 수 있다.
인터포저(1304)는 에폭시 수지, 섬유유리-강화 에폭시 수지(fiberglass-reinforced epoxy resin), 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 일부 구현들에서, 인터포저(1304)는 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료들과 같이, 반도체 기판에 사용하기 위해 위에서 설명한 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 연성 재료들로 형성될 수 있다. 인터포저(1304)는, 실리콘-관통 비아(through-silicon via, TSV)들(1306)을 포함하지만 이에 제한되지 않는, 비아들(1310) 및 금속 상호접속부들(1308)을 포함할 수 있다. 인터포저(1304)는 수동 및 능동 디바이스들을 둘 다 포함하는 내장 디바이스들(1314)을 추가로 포함할 수 있다. 그러한 디바이스들은 커패시터들, 디커플링 커패시터들(decoupling capacitors), 저항기들, 인덕터들, 퓨즈들, 다이오드들, 트랜스포머들, 센서들, 및 정전기 방전(electrostatic discharge, ESD) 디바이스들, 및 메모리 디바이스들을 포함할 수 있지만, 이들로 제한되지 않는다. RF(radio-frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS(microelectromechanical systems) 디바이스들과 같은 보다 복잡한 디바이스들이 또한 인터포저(1304) 상에 형성될 수 있다. 패키지-온-인터포저 구조물(1336)은 본 기술분야에 알려진 패키지-온-인터포저 구조물들 중 임의의 것의 형태를 취할 수 있다.
IC 디바이스 어셈블리(1300)는 결합 컴포넌트들(1322)에 의해 회로 보드(1302)의 제1 면(1340)에 결합된 IC 패키지(1324)를 포함할 수 있다. 결합 컴포넌트들(1322)은 결합 컴포넌트들(1316)을 참조하여 앞서 논의된 실시예들 중 임의의 것의 형태를 취할 수 있고, IC 패키지(1324)는 IC 패키지(1320)를 참조하여 앞서 논의된 실시예들 중 임의의 것의 형태를 취할 수 있다.
도 13에 도시된 IC 디바이스 어셈블리(1300)는 결합 컴포넌트들(1328)에 의해 회로 보드(1302)의 제2 면(1342)에 결합된 패키지-온-패키지 구조물(package-on-package structure)(1334)을 포함한다. 패키지-온-패키지 구조물(1334)은 IC 패키지(1326)가 회로 보드(1302)와 IC 패키지(1332) 사이에 배치되도록 결합 컴포넌트들(1330)에 의해 함께 결합되는 IC 패키지(1326) 및 IC 패키지(1332)를 포함할 수 있다. 결합 컴포넌트들(1328 및 1330)은 위에서 논의된 결합 컴포넌트들(1316)의 실시예들 중 임의의 것의 형태를 취할 수 있고, IC 패키지들(1326 및 1332)은 위에서 논의된 IC 패키지(1320)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 패키지-온-패키지 구조물(1334)은 본 기술분야에 알려진 패키지-온-패키지 구조물들 중 임의의 것에 따라 구성될 수 있다.
본 명세서에 개시되는 실시예들은 매우 다양한 상이한 타입들의 집적 회로들 및/또는 마이크로전자 디바이스들을 제조하기 위해 사용될 수 있다. 이러한 집적 회로들의 예들은 프로세서들, 칩셋 컴포넌트들, 그래픽 프로세서들, 디지털 신호 프로세서들, 마이크로-컨트롤러들, 및 이와 유사한 것을 포함하지만, 이들로 제한되지 않는다. 다른 실시예들에서, 반도체 메모리가 제조될 수 있다. 더욱이, 집적 회로들 또는 다른 마이크로전자 디바이스들은 본 기술분야에 알려진 매우 다양한 전자 디바이스들에서 사용될 수 있다. 예를 들어, 컴퓨터 시스템들(예를 들어, 데스크톱, 랩톱, 서버), 셀룰러 폰들, 퍼스널 전자기기 등에서, 집적 회로들은 시스템들 내의 버스 및 다른 컴포넌트들과 결합될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스에 의해 메모리, 칩셋 등에 결합될 수 있다. 프로세서, 메모리, 및 칩셋 각각은 본 명세서에 개시된 접근법들을 사용하여 잠재적으로 제조될 수 있다.
도 14는 본 개시내용의 일 구현에 따른 컴퓨팅 디바이스(1400)를 도시한다. 컴퓨팅 디바이스(1400)는 보드(1402)를 하우징한다. 보드(1402)는 프로세서(1404) 및 적어도 하나의 통신 칩(1406)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(1404)는 보드(1402)에 물리적으로 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(1406)이 또한 보드(1402)에 물리적으로 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(1406)은 프로세서(1404)의 일부이다.
그 응용들에 따라, 컴퓨팅 디바이스(1400)는 보드(1402)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(global positioning system, GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함할 수 있지만, 이에 제한되지 않는다.
통신 칩(1406)은 컴퓨팅 디바이스(1400)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하는 데 이용될 수 있다. 이 용어는, 연관된 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(1406)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(long term evolution, LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스(Bluetooth), 그 파생어들뿐만 아니라, 3G, 4G, 5G 이상으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1400)는 복수의 통신 칩(1406)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1406)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신들(shorter range wireless communications)에 전용될 수 있고, 제2 통신 칩(1406)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신들(longer range wireless communications)에 전용될 수 있다.
컴퓨팅 디바이스(1400)의 프로세서(1404)는 프로세서(1404) 내에 패키징된 집적 회로 다이(integrated circuit die)를 포함한다. 본 개시내용의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 개시내용의 실시예들의 구현들에 따른, 라이너 없는 자기-형성 장벽을 갖는 하나 이상의 박막 트랜지스터를 포함한다. 용어 "프로세서"는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1406)은 또한 통신 칩(1406) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시내용의 실시예들의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 개시내용의 실시예들의 구현들에 따른, 라이너 없는 자기-형성 장벽을 갖는 하나 이상의 박막 트랜지스터를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(1400) 내에 하우징된 다른 컴포넌트는 본 개시내용의 실시예들의 구현들에 따른, 라이너 없는 자기-형성 장벽을 갖는 하나 이상의 박막 트랜지스터를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1400)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(1400)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 명세서에 설명된 실시예들은 라이너 없는 자기-형성 장벽들을 갖는 집적 회로 구조물들, 및 라이너 없는 자기-형성 장벽들을 갖는 집적 회로 구조물들을 제조하는 방법들을 포함한다.
요약서에 설명된 것을 포함하여, 본 개시내용의 실시예들의 예시된 구현들의 상기한 설명은, 본 개시내용을 개시된 정확한 형태들로 제한하거나 총망라하는 것으로 의도되지 않는다. 본 개시내용의 특정 구현들 및 본 개시내용에 대한 예들이 예시의 목적으로 본 명세서에 설명되어 있지만, 관련 기술분야의 통상의 기술자들이라면 인식할 수 있는 바와 같이, 본 개시내용의 범위 내에서 다양한 등가의 수정들이 가능하다.
이러한 수정들은 전술한 상세한 설명에 비추어 본 개시내용에 대해 행해질 수 있다. 다음의 청구항들에 사용되는 용어들은 본 개시내용을 명세서 및 청구항들에 개시되는 특정 구현들로 제한하는 것으로 해석되어서는 안 된다. 오히려, 본 개시내용의 범위는 청구항 해석의 확립된 원칙들에 따라 해석되어야 하는 다음의 청구항들에 의해 전적으로 결정되어야 한다.
예시적인 실시예 1: 집적 회로 구조물은 기판 위에 유전체 재료를 포함한다. 상호접속 구조물이 상기 유전체 재료 내의 트렌치 내에 있다. 상기 상호접속 구조물은 전도성 충전 재료 및 이차원(2D) 결정질 라이너를 포함한다. 상기 2D 결정질 라이너는 상기 유전체 재료 및 상기 전도성 충전 재료와 직접 접촉한다. 상기 2D 결정질 라이너는 상기 전도성 충전 재료와 동일한 금속 종을 포함한다.
예시적인 실시예 2: 예시적인 실시예 1의 집적 회로 구조물에 있어서, 상기 2D 결정질 라이너는 단층이다.
예시적인 실시예 3: 예시적인 실시예 1 또는 2의 집적 회로 구조물에 있어서, 상기 2D 결정질 라이너는 5 나노미터 미만의 두께를 갖는다.
예시적인 실시예 4: 예시적인 실시예 1, 2 또는 3의 집적 회로 구조물에 있어서, 상기 금속 종은 구리이다.
예시적인 실시예 5: 예시적인 실시예 1, 2 또는 3의 집적 회로 구조물에 있어서, 상기 금속 종은 코발트이다.
예시적인 실시예 6: 예시적인 실시예 1, 2 또는 3의 집적 회로 구조물에 있어서, 상기 금속 종은 텅스텐이다.
예시적인 실시예 7: 예시적인 실시예 1, 2, 3, 4, 5 또는 6의 집적 회로 구조물에 있어서, 상기 2D 결정질 라이너는 상기 상호접속 구조물의 최상부 표면 상에 더 있다.
예시적인 실시예 8: 예시적인 실시예 1, 2, 3, 4, 5, 6 또는 7의 집적 회로 구조물에 있어서, 상기 상호접속 구조물은 전도성 비아 상에 전도성 라인을 포함한다.
예시적인 실시예 9: 집적 회로 구조물은 게이트 전극 위에 반도체 산화물 재료를 포함한다. 한 쌍의 전도성 콘택들이 상기 반도체 산화물 재료의 제1 영역 상에 있고, 상기 한 쌍의 전도성 콘택들 사이에 상기 반도체 산화물 재료의 제2 영역이 있다. 한 쌍의 전도성 콘택들 각각은 전도성 충전 재료 및 2차원(2D) 결정질 라이너를 포함한다. 상기 2D 결정질 라이너는 상기 반도체 산화물 재료 및 상기 전도성 충전 재료와 직접 접촉한다. 상기 2D 결정질 라이너는 상기 전도성 충전 재료와 동일한 금속 종을 포함한다.
예시적인 실시예 10: 예시적인 실시예 9의 집적 회로 구조물에 있어서, 상기 2D 결정질 라이너는 단층이다.
예시적인 실시예 11: 예시적인 실시예 9 또는 10의 집적 회로 구조물에 있어서, 상기 2D 결정질 라이너는 5 나노미터 미만의 두께를 갖는다.
예시적인 실시예 12: 예시적인 실시예 9, 10 또는 11의 집적 회로 구조물에 있어서, 상기 금속 종은 구리이다.
예시적인 실시예 13: 예시적인 실시예 9, 10 또는 11의 집적 회로 구조물에 있어서, 상기 금속 종은 코발트이다.
예시적인 실시예 14: 예시적인 실시예 9, 10 또는 11의 집적 회로 구조물에 있어서, 상기 금속 종은 텅스텐이다.
예시적인 실시예 15: 예시적인 실시예 9, 10, 11, 12, 13 또는 14의 집적 회로 구조물에 있어서, 상기 반도체 산화물 재료는 인듐 갈륨 아연 산화물, 주석 산화물, 안티몬 산화물, 인듐 산화물, 인듐 주석 산화물, 티타늄 산화물, 아연 산화물, 인듐 아연 산화물, 갈륨 산화물, 티타늄 산화질화물, 루테늄 산화물 및 텅스텐 산화물로 이루어진 그룹으로부터 선택된 재료를 포함한다.
예시적인 실시예 16: 예시적인 실시예 9, 10, 11, 12, 13, 14 또는 15의 집적 회로 구조물에 있어서, 상기 게이트 전극과 상기 반도체 산화물 재료 사이에 게이트 유전체 층을 추가로 포함한다.
예시적인 실시예 17: 예시적인 실시예 16의 집적 회로 구조물에 있어서, 상기 게이트 유전체 층은 상기 반도체 산화물 재료 바로 위에 하이-k 유전체 재료의 층을 포함한다.
예시적인 실시예 18: 집적 회로 구조물은 반도체 핀을 포함한다. 게이트 전극이 상기 반도체 핀 위에 있다. 상기 게이트 전극은 전도성 충전 재료 및 2차원(2D) 결정질 라이너를 포함한다. 상기 2D 결정질 라이너는 상기 전도성 충전 재료와 직접 접촉한다. 상기 2D 결정질 라이너는 상기 전도성 충전 재료와 동일한 금속 종을 포함한다. 상기 2D 결정질 라이너는 상기 전도성 충전 재료와 상이한 일함수를 갖는다.
예시적인 실시예 19: 예시적인 실시예 18의 집적 회로 구조물에 있어서, 상기 2D 결정질 라이너는 단층이다.
예시적인 실시예 20: 예시적인 실시예 18 또는 19의 집적 회로 구조물에 있어서, 상기 2D 결정질 라이너는 5 나노미터 미만의 두께를 갖는다.
예시적인 실시예 21: 예시적인 실시예 18, 19 또는 20의 집적 회로 구조물에 있어서, 상기 금속 종은 구리이다.
예시적인 실시예 22: 예시적인 실시예 18, 19 또는 20의 집적 회로 구조물에 있어서, 상기 금속 종은 코발트이다.
예시적인 실시예 23: 예시적인 실시예 18, 19 또는 20의 집적 회로 구조물에 있어서, 상기 금속 종은 텅스텐이다.

Claims (23)

  1. 집적 회로 구조물(integrated circuit structure)로서,
    기판 위의 유전체 재료; 및
    상기 유전체 재료 내의 트렌치(trench) 내의 상호접속 구조물(interconnect structure)
    을 포함하고,
    상기 상호접속 구조물은 전도성 충전 재료(conductive fill material) 및 2차원(2D) 결정질 라이너(crystalline liner)를 포함하고, 상기 2D 결정질 라이너는 상기 유전체 재료 및 상기 전도성 충전 재료와 직접 접촉하고, 상기 2D 결정질 라이너는 상기 전도성 충전 재료와 동일한 금속 종을 포함하는, 집적 회로 구조물.
  2. 제1항에 있어서, 상기 2D 결정질 라이너는 단층인, 집적 회로 구조물.
  3. 제1항에 있어서, 상기 2D 결정질 라이너는 5 나노미터 미만의 두께를 갖는, 집적 회로 구조물.
  4. 제1항에 있어서, 상기 금속 종은 구리인, 집적 회로 구조물.
  5. 제1항에 있어서, 상기 금속 종은 코발트인, 집적 회로 구조물.
  6. 제1항에 있어서, 상기 금속 종은 텅스텐인, 집적 회로 구조물.
  7. 제1항에 있어서, 상기 2D 결정질 라이너는 상기 상호접속 구조물의 최상부 표면 상에 더 있는, 집적 회로 구조물.
  8. 제1항에 있어서, 상기 상호접속 구조물은 전도성 비아 상에 전도성 라인을 포함하는, 집적 회로 구조물.
  9. 집적 회로 구조물로서,
    게이트 전극 위의 반도체 산화물 재료; 및
    상기 반도체 산화물 재료의 제1 영역 상의 한 쌍의 전도성 콘택들(a pair of conductive contacts) - 상기 반도체 산화물 재료의 제2 영역은 상기 한 쌍의 전도성 콘택들 사이에 있음 -
    을 포함하고,
    상기 한 쌍의 전도성 콘택들 각각은 전도성 충전 재료 및 2차원(2D) 결정질 라이너를 포함하고, 상기 2D 결정질 라이너는 상기 반도체 산화물 재료 및 상기 전도성 충전 재료와 직접 접촉하고, 상기 2D 결정질 라이너는 상기 전도성 충전 재료와 동일한 금속 종을 포함하는, 집적 회로 구조물.
  10. 제9항에 있어서, 상기 2D 결정질 라이너는 단층인, 집적 회로 구조물.
  11. 제9항에 있어서, 상기 2D 결정질 라이너는 5 나노미터 미만의 두께를 갖는, 집적 회로 구조물.
  12. 제9항에 있어서, 상기 금속 종은 구리인, 집적 회로 구조물.
  13. 제9항에 있어서, 상기 금속 종은 코발트인, 집적 회로 구조물.
  14. 제9항에 있어서, 상기 금속 종은 텅스텐인, 집적 회로 구조물.
  15. 제9항에 있어서, 상기 반도체 산화물 재료는 인듐 갈륨 아연 산화물, 주석 산화물, 안티몬 산화물, 인듐 산화물, 인듐 주석 산화물, 티타늄 산화물, 아연 산화물, 인듐 아연 산화물, 갈륨 산화물, 티타늄 산화질화물(titanium oxynitride), 루테늄 산화물 및 텅스텐 산화물로 이루어진 그룹으로부터 선택된 재료를 포함하는, 집적 회로 구조물.
  16. 제9항에 있어서,
    상기 게이트 전극과 상기 반도체 산화물 재료 사이에 게이트 유전체 층을 추가로 포함하는, 집적 회로 구조물.
  17. 제16항에 있어서, 상기 게이트 유전체 층은 상기 반도체 산화물 재료 바로 위에 하이-k 유전체 재료의 층을 포함하는, 집적 회로 구조물.
  18. 집적 회로 구조물로서,
    반도체 핀(semiconductor fin); 및
    상기 반도체 핀 위의 게이트 전극
    을 포함하고,
    상기 게이트 전극은 전도성 충전 재료 및 2차원(2D) 결정질 라이너를 포함하고, 상기 2D 결정질 라이너는 상기 전도성 충전 재료와 직접 접촉하고, 상기 2D 결정질 라이너는 상기 전도성 충전 재료와 동일한 금속 종을 포함하고, 상기 2D 결정질 라이너는 상기 전도성 충전 재료와 상이한 일함수를 갖는, 집적 회로 구조물.
  19. 제18항에 있어서, 상기 2D 결정질 라이너는 단층인, 집적 회로 구조물.
  20. 제18항에 있어서, 상기 2D 결정질 라이너는 5 나노미터 미만의 두께를 갖는, 집적 회로 구조물.
  21. 제18항에 있어서, 상기 금속 종은 구리인, 집적 회로 구조물.
  22. 제18항에 있어서, 상기 금속 종은 코발트인, 집적 회로 구조물.
  23. 제18항에 있어서, 상기 금속 종은 텅스텐인, 집적 회로 구조물.
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