DE102020106736A1 - Source- oder drain-strukturen mit geringer resistivität - Google Patents

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Cory BOMBERGER
Anand Murthy
Suresh Vishwanath
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

Integrierte Schaltungsstrukturen mit Source- oder Drain-Strukturen mit niedriger Resistivität werden beschrieben. Bei einem Beispiel umfasst eine integrierte Schaltungsstruktur eine Finne, umfassend einen unteren Finnenabschnitt und einen oberen Finnenabschnitt. Ein Gate-Stapel ist über dem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste Source- oder Drain-Struktur umfasst eine epitaktische Struktur, eingebettet in die Finne an der ersten Seite des Gate-Stapels. Eine zweite Source- oder Drain-Struktur umfasst eine epitaktische Struktur, eingebettet in die Finne an der zweiten Seite des Gate-Stapels. Jede epitaktische Struktur der ersten und zweiten Source- oder Drain-Struktur umfasst Silizium, Germanium und Bor. Die erste und zweite Source- oder Drain-Struktur haben eine Resistivität kleiner oder gleich 0,3 mOhm·cm.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele der Offenbarung liegen im Bereich der Herstellung fortgeschrittener integrierter Schaltungsstrukturen und insbesondere werden integrierte Schaltungsstrukturen mit Source- oder Drain-Strukturen mit geringer Resistivität beschrieben.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen bei integrierten Schaltungen eine Antriebskraft hinter einer ständig wachsenden Halbleiterindustrie. Das Skalieren auf immer kleinere Merkmale ermöglicht erhöhte Dichten von funktionalen Einheiten auf der begrenzten Grundfläche von Halbleiterchips. Zum Beispiel erlaubt eine schrumpfende Transistorgröße die Einbringung einer erhöhten Anzahl von Speicher- oder Logik-Bauelementen auf einem Chip, was die Herstellung von Produkten mit erhöhter Kapazität ermöglicht. Das Streben nach immer höherer Kapazität ist jedoch nicht ohne Grund. Die Notwendigkeit zur Optimierung der Performance jedes Bauelements wird immer wichtiger.
  • Die Variabilität bei herkömmlichen und aktuell bekannten Herstellungsprozessen kann die Möglichkeit einschränken, sie weiter in den 10-Nanometer-Knoten- oder Unter-10-Nanometer-Knoten-Bereich auszudehnen. Folglich kann die Herstellung der funktionalen Komponenten, die für Knoten zukünftiger Technologie benötigt werden, die Einführung von neuen Methoden oder die Integration neuer Techniken in aktuelle Herstellungsprozesse oder anstelle von aktuellen Herstellungsprozessen erfordern.
  • Figurenliste
    • 1A-1D stellen Querschnittansichten verschiedener Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur mit Source- oder Drain-Strukturen mit geringer Resistivität gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 2A-2G stellen Querschnittansichten verschiedener Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur mit Source- oder Drain-Strukturen mit geringer Resistivität gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 2G' stellt eine Querschnittansicht einer anderen integrierten Schaltungsstruktur mit Source- oder Drain-Strukturen mit geringer Resistivität gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 2G" stellt eine Querschnittansicht einer anderen integrierten Schaltungsstruktur mit Source- oder Drain-Strukturen mit geringer Resistivität gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 3A stellt eine Draufsicht einer Mehrzahl von Gate-Leitungen über einem Paar aus Halbleiterfinnen gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 3B stellt eine Querschnittansicht entnommen entlang der Achse a-a' von 3A dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 4 stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit Grabenkontakten für ein PMOS-Bauelement gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 5 stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit einem leitfähigen Kontakt auf einer erhöhten Source- oder Drain-Region gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 6A und 6B stellen Querschnittansichten von verschiedenen integrierten Schaltungsstrukturen dar, jeweils mit Grabenkontakten umfassend eine darüberliegende isolierende Abdeckungsschicht und mit Gatestapeln umfassend eine darüberliegende isolierende Abdeckungsschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 7 stellt eine Rechenvorrichtung gemäß einer Implementierung der Offenbarung dar.
    • 8 stellt einen Interposer dar, der ein oder mehrere Ausführungsbeispiele der Offenbarung umfasst.
    • 9 ist eine isometrische Ansicht einer mobilen Rechenplattform, die eine IC einsetzt, hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 10 stellt eine Querschnittansicht eines an einem Flip-Chip befestigten Dies dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Integrierte Schaltungsstrukturen mit Source- oder Drain-Strukturen mit niedriger Resistivität und Verfahren zur Herstellung von Source- oder Drain-Strukturen mit niedriger Resistivität werden beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details ausgeführt, wie beispielsweise spezifische Integrations- und Material-Vorgaben, um ein tiefgreifendes Verständnis von Ausführungsbeispielen der vorliegenden Offenbarung bereitzustellen. Für einen Fachmann auf dem Gebiet ist es jedoch offensichtlich, dass Ausführungsbeispiele der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Merkmale, wie beispielsweise Entwurfslayouts integrierter Schaltungen, nicht detailliert beschrieben, um Ausführungsbeispiele der vorliegenden Offenbarung nicht unnötig unklar zu machen. Ferner wird darauf hingewiesen, dass die verschiedenen Ausführungsbeispiele, die in den Figuren gezeigt sind, veranschaulichende Darstellungen sind und nicht zwingend maßstabsgetreu gezeichnet sind.
  • Die folgende detaillierte Beschreibung ist in ihrem Wesen ausschließlich darstellend und soll die Ausführungsbeispiele des Gegenstands oder der Anmeldung und die Verwendungen solcher Ausführungsbeispiele nicht einschränken. Wie hierin verwendet, bedeutet das Wort „beispielhaft“ „dienend als Beispiel, Fall oder Darstellung“. Irgendeine Implementierung, die hierin als beispielhaft beschrieben wird, soll nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Implementierungen aufgefasst werden. Ferner besteht keine Absicht, sich an irgendeine ausgedrückte oder implizierte Theorie zu binden, die in dem vorangehenden technischen Gebiet, dem Hintergrund, der kurzen Zusammenfassung oder der nachfolgenden detaillierten Beschreibung präsentiert wird.
  • Diese Beschreibung umfasst Bezugnahmen auf „ein einzelnes Ausführungsbeispiel“ oder „ein Ausführungsbeispiel“. Das Auftreten der Phrasen „bei einem Ausführungsbeispiel“ oder „bei einem bestimmten Ausführungsbeispiel“ bezieht sich nicht notwendigerweise auf dasselbe Ausführungsbeispiel. Bestimmte Merkmale, Strukturen oder Charakteristika können in irgendeiner geeigneten Weise kombiniert werden, die dieser Offenbarung entspricht.
  • Terminologie. Die nachfolgenden Absätze geben Definitionen oder Kontext für Ausdrücke, die sich in dieser Offenbarung finden (einschließlich den beiliegenden Ansprüchen): „Aufweisen.“ Dieser Ausdruck ist offen. Wie er in den beigefügten Ansprüchen verwendet wird, schließt er keine zusätzliche Struktur oder Schritte aus.
  • „Ausgebildet.“ Verschiedene Einheiten oder Komponenten können als „ausgebildet zum“ Ausführen einer Aufgabe oder mehrerer Aufgaben beschrieben oder beansprucht sein. In solchen Kontexten wird „ausgebildet zum“ verwendet, um eine Struktur zu bezeichnen, durch Anzeigen, dass die Einheiten oder Komponenten eine Struktur umfassen, die diese Aufgabe oder Aufgaben während der Operation ausführen. Als solches kann die Einheit oder Komponente derart bezeichnet sein, um ausgebildet zu sein, um die Aufgabe auszuführen, sogar wenn die spezifizierte Einheit oder Komponente momentan nicht in Betrieb ist (z. B. nicht eingeschaltet oder aktiv ist). Die Angabe, dass eine Einheit oder Schaltung oder Komponente „ausgebildet“ ist zum Ausführen von einer oder mehreren Aufgaben soll ausdrücklich nicht 35 U.S.C. §112 Absatz sechs für diese Einheit oder Komponente aufrufen.
  • „Erster“, „zweiter“, etc. Wie hierin verwendet, werden diese Ausdrücke als Etiketten für Nomen verwendet, denen sie vorausgehen, und implizieren nicht irgendeine Art von Reihenfolge (z. B. räumlich, zeitlich, logisch, etc.).
  • „Gekoppelt“ - Die folgende Beschreibung bezieht sich auf Elemente oder Knoten oder Merkmale, die miteinander „gekoppelt“ sind. Wie hierin verwendet, außer ausdrücklich anders angegeben, bedeutet „gekoppelt“, dass ein Element oder Knoten oder Merkmal direkt oder indirekt mit einem anderen Element oder Knoten oder Merkmal verbunden ist (oder direkt oder indirekt mit demselben kommuniziert), und nicht notwendigerweise mechanisch.
  • Zusätzlich kann eine bestimmte Terminologie auch in der nachfolgenden Beschreibung ausschließlich zum Zweck der Referenz verwendet werden und soll nicht einschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „obere“, „untere“ und „oben“ und „unten“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie beispielsweise „vorne“, „hinten“, „Rück-“, „Seiten-“, „außen-“ und „innen-“ beschreiben die Ausrichtung oder eine Position oder beides von Abschnitten der Komponente innerhalb eines konsistenten aber beliebigen Bezugsrahmens, der Bezug nehmend auf den Text und die zugeordneten Zeichnungen deutlich gemacht wird, die die erörterte Komponente beschreiben. Eine solche Terminologie kann die Wörter umfassen, die vorangehend spezifisch erwähnt wurden, Ableitungen davon und Wörter ähnlicher Bedeutung.
  • „(Ver)Hindern“ - Wie hierin verwendet, wird hindern verwendet, um einen reduzierenden oder minimierenden Effekt zu beschreiben. Wenn eine Komponente oder ein Merkmal derart beschrieben wird, dass es eine Aktion, Bewegung oder einen Zustand (ver)hindert, kann es das Ergebnis oder Resultat oder den zukünftigen Zustand vollständig verhindern. Zusätzlich kann sich „(ver)hindern“ auch auf eine Reduzierung oder Verringerung des Ergebnisses, der Performance oder des Effekts beziehen, der anderweitig auftreten könnte. Wenn dementsprechend eine Komponente, ein Element oder ein Merkmal derart bezeichnet wird, dass es ein Ergebnis oder einen Zustand verhindert, muss es das Ergebnis oder den Zustand nicht vollständig verhindern oder eliminieren.
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Front-End-of-Line (FEOL) Halbleiter-Verarbeitung und -Strukturen beziehen. FEOL ist der erste Abschnitt der Herstellung einer integrierten Schaltung (IC; integrated circuit), wo die individuellen Bauelemente (z. B. Transistoren, Kondensatoren, Widerstände, etc.) in dem Halbleitersubstrat oder der -Schicht strukturiert werden. FEOL deckt im Allgemeinen alles ab bis zu (aber nicht einschließlich) der Abscheidung von Metall-Zwischenverbindungsschichten (interconnect layers). Nach der letzten FEOL-Operation ist das Ergebnis üblicherweise ein Wafer mit isolierten Transistoren (z. B. ohne jegliche Drähte).
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Back-End-of-Line (BEOL) Halbleiter-Verarbeitung und -Strukturen beziehen. BEOL ist der zweite Abschnitt einer IC-Herstellung, wo die individuellen Bauelemente (z. B. Transistoren, Kondensatoren, Widerstände, etc.) mit einer Verdrahtung auf dem Wafer verbunden werden, z. B. der Metallisierungsschicht oder -Schichten. BEOL umfasst Kontakte, Isolierschichten (Dielektrika), Metallebenen und Bond-Positionen für Chip-zu-Package-Verbindungen. Bei dem BEOL-Teil der Herstellungsstufe werden Kontakte (Anschlussflächen), Verbindungsdrähte (interconnect wires), Vias und dielektrische Strukturen gebildet. Für moderne IC-Prozesse können bei dem BEOL mehr als 10 Metallschichten hinzugefügt werden.
  • Nachstehend beschriebene Ausführungsbeispiele können an FEOL-Verarbeitung und - Strukturen, BEOL-Verarbeitung und -Strukturen oder sowohl FEOL- als auch BEOL-Verarbeitung und -Strukturen anwendbar sein. Genauer gesagt, obwohl ein exemplarisches Verarbeitungsschema dargestellt sein kann, das ein FEOL-Verarbeitungsszenario verwendet, können solche Ansätze auch an eine BEOL-Verarbeitung anwendbar sein. Gleichermaßen können, obwohl ein exemplarisches Verarbeitungsschema dargestellt sein kann, das ein BEOL-Verarbeitungsszenario verwendet, solche Ansätze auch an eine FEOL-Verarbeitung anwendbar sein.
  • Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung werden PMOS-Transistoren mit Source- oder Drain- (Source/Drain, S/D) Strukturen mit ultra-niedriger Resistivität beschrieben.
  • Um einen Kontext bereitzustellen, leiden typische PMOS-Source- oder Drain-Strukturen entweder darunter, dass sie einen hohen Widerstand aufweisen (z. B. größer als 0,4 mOhm cm) oder unter fehlender Selektivität. Lösungen gemäß dem Stand der Technik umfassen Versuche, mehr Dotierstoffatome einzubringen als benötigt werden und die Dotierstoffatome mit thermischem Tempern während nachgeschalteter Verarbeitung zu aktivieren. Eine übermäßige chemische Dotierung kann jedoch Defekte in einer Source- oder Drain-Struktur verursachen, wodurch die Fähigkeit der Source- oder Drain-Struktur, eine benachbarte Kanalregion zu spannen, verringert wird. Zusätzlich dazu muss solches thermische Tempern möglicherweise kontrolliert oder beschränkt werden, um eine Dotierstoffatom-Diffusion in einem Ausmaß zu verhindern, das für andere Merkmale einer integrierten Schaltung nicht geeignet sein kann. Außerdem können irgendwelche Dotierstoffe, die durch ein thermisches Tempern aktiviert werden, bei späteren Verarbeitungsoperationen einer Deaktivierung unterliegen.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung wird eine geeignete Auswahl von Präkursor- und Prozessbedingungen implementiert, um eine selektive PMOS-Source- oder Drain-Struktur mit einer Resistivität kleiner oder gleich 0,3 mOhm·cm, z. B. zwischen 0,2 und 0,3 mOhm·cm, zu erreichen. Hierin beschriebene Ausführungsbeispiele können eine Source- oder Drain-Struktur bereitstellen, die einen relativ viel geringeren externen Widerstand aufweist, was zu einer verbesserten Transistor-Performance führt. Bei einem Ausführungsbeispiel kann der externe Widerstand eines zugeordneten Transistors minimiert werden, was zu einem erhöhten Stromfluss im Kanal und einer Gesamt-Performance-Steigerung führt. Zusätzlich dazu können Ausführungsbeispiele ein hohes aktives Dotierungsniveau wie abgeschieden umfassen, um die Entfernung oder Reduzierung späteren Aktivierungstemperns zu erlauben. Ausführungsbeispiele können implementiert werden, um irgendeine Diffusion von Dotierstoff zu minimieren, was einen abrupteren Übergang erlaubt. Gemäß hierin beschriebenen Ausführungsbeispielen reduziert oder eliminiert eine Source- oder Drain-Struktur mit einer chemischen Konzentration, die gleich oder im Wesentlichen gleich der maximalen aktiven Dotierstoffkonzentration für das Source- oder Drain-Halbleitermaterial ist, das Risiko oder die Defektbildung in der Source- oder Drain-Struktur, was zu einer erhöhten Spannung in dem Kanal und einer erhöhten Kanalmobilität führt. Zusätzlich dazu wirken irgendwelche zusätzlichen nicht-aktiven Dotierstoffatome in der Source/Drain als Streuungsstelle in der Source/Drain und reduzieren die Mobilität innerhalb der Source oder Drain.
  • Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung kann die Herstellung von Source- oder Drain-Strukturen mit niedriger Resistivität in ein typisches PMOS-Transistor-Verarbeitungsschema eingebracht werden. Während der Source- oder Drain-Material-Abscheidung werden jedoch eine Präkursor-Auswahl und Prozessbedingungen so gewählt, dass eine selektive PMOS-Source-Drain-Abscheidung mit einer niedrigen Resistivität (z. B. weniger als 0,3 mOhm·cm) wie abgeschieden ermöglicht wird. Ausführungsbeispiele der vorliegenden Offenbarung können durch das Vorliegen einer PMOS-Source- oder Drain-Struktur mit ultra-niedriger Resistivität basierend auf der Kombination von SIMS und/oder APT detektierbar sein, die eine Source-Drain-Zusammensetzung von SiGe:B mit Ge im Bereich von 10 bis 85% und B von etwa 1E20 bis 3E21 cm3 in Kombination mit einem niedrigen externen Widerstand aus der Bauelement-Messung und einer Resistivität zwischen z. B. 0,2 und 0,3 mOhm·cm, gemessen durch eine Pico-Sonde, aufweist. Zusätzlich dazu kann eine XSEM- und XTEM-Analyse die Abwesenheit irgendwelcher von Knötchen aus dem PMOS-Source- oder Drain-Wachstum erkennen lassen.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung kann eine hierin beschriebene PMOS-Source- oder Drain-Struktur mit ultra-niedriger Resistivität als begleitende gespannte oder ungespannte Silizium- (Si) Kanäle, gespannte oder ungespannte Silizium-Germanium- (SiGe) Kanäle oder gespannte oder ungespannte Germanium- (Ge) Kanäle hergestellt werden. Verarbeitungsschemata, die die Herstellung einer hierin beschriebenen PMOS-Source- oder Drain-Struktur mit ultra-niedriger Resistivität einbringen, können Gate-Zuerst- oder Gate-Zuletzt-Ansätze sein. Ausführungsbeispiele können für die Verwendung mit Nanodrähten, Nanobändern, Finnen und planaren Transistoren anwendbar sein. Ausführungsbeispiele können für die Verwendung mit gestapelten CMOS oder Transistoren anwendbar sein, bei denen Backend-Kontakte von der Rückseite des Wafers durch ein Via hergestellt werden. Ausführungsbeispiele können die Herstellung einer begleitenden Höhere-Ge%- (z. B. bis zu 100% Ge) Abdeckung umfassen, die oben auf einen Film mit ultra-niedriger Resistivität abgeschieden wird, wenn bei der Grabenkontakt- (TCN; trench contact) Herstellung ein Via für einen Kontakt geöffnet wird, oder unmittelbar nach der Source- oder Drain-Abscheidung, um PMOS-Source- oder Drain-Strukturen mit ultra-niedriger Resistivität bereitzustellen, umfassend eine Abdeckungsschicht.
  • Als ein exemplarischer Prozessfluss stellen 1A-1D Querschnittansichten verschiedener Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur mit Source- oder Drain-Strukturen mit geringer Resistivität gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezug nehmend auf 1A umfasst eine Startstruktur 100 ein Substrat 102, wie beispielsweise ein Silizium-Substrat. Eine strukturierte Maske 106, umfassend einen Stapel von Maskierungsschichten 106A, 106B und 106C wird dann auf dem Substrat 102 gebildet, wie in 1B gezeigt ist. Die strukturierte Maske 106 wird verwendet, um Finnen 104 in das Substrat 102 zu strukturieren, wobei das strukturierte Substrat 102' gebildet wird. Bezug nehmend auf 1C wird eine Flache-Graben-Isolations- (STI; shallow trench isolation) Struktur 108 zwischen unteren Finnen- 104 Abschnitten gebildet. Eine Dummy-Gate-Struktur, umfassend ein Dummy-Gate-Dielektrikum 110, eine Dummy-Gate-Elektrode 112 und eine Hartmaskenschicht 114 wird über den oberen Abschnitten der Finnen 104 gebildet, die durch die STI-Struktur 108 hervorstehen. Abstandhalter 116 werden dann entlang Gate-Seitenwänden und über einigen Finnen-Abschnitten gebildet, während andere Finnen-Abschnitte freigelegt werden. Wie in 1D abgebildet. Die freigelegten Finnen-Abschnitte werden dann geätzt, um ein zweimal strukturiertes Substrat 102" mit Kanalregionen 104' und epitaktischen Source- oder Drain-Strukturen 118 mit ultra-niedriger Resistivität in denselben zu bilden. Die nachfolgende Verarbeitung kann den Austausch der Dummy-Gate-Struktur durch eine High-k-Gate-Dielektrikum-Schicht und Metall-Gate-Elektrode umfassen.
  • Eine Source- oder Drain- Struktur mit niedriger Resistivität, wie hierin beschrieben, kann auf oder innerhalb von planaren, Trigate-, FinFET-, Nanodraht- oder Nanoband-Strukturen mit minimaler Modifikation eines Basislinien-Prozessablaufs gewachsen werden. Bei einem Ausführungsbeispiel besteht eine gesamte epitaktische Struktur einer Source- oder Drain-Struktur aus einem einzelnen ultra-niedrigen Resistivitätsfilm, wofür nachfolgend ein Beispiel in Zuordnung zu 2G' beschrieben wird. Es wird jedoch darauf hingewiesen, dass ein Film mit ultra-niedriger Resistivität stattdessen nur in den Spitzen oder nur an einem niedrigeren Strukturabschnitt mit darauf gebildeter Bor-dotierter Füllung und/oder Abdeckung mit hohem Germaniumgehalt verwendet werden könnte, wofür nachfolgend in Zuordnung zu den 2G und 2G" Beispiele beschrieben sind.
  • Ein oder mehrere hierin beschriebene Ausführungsbeispiele sind auf Herstellungsprozesse und Strukturen gerichtet, umfassend Source- oder Drain-Strukturen mit niedriger Resistivität mit einer auf denselben gewachsenen Abdeckung, wofür Beispiele in Zuordnung zu den 2A-2G beschrieben sind. Ein oder mehrere hierin beschriebene Ausführungsbeispiele sind auf Herstellungsprozesse und Strukturen gerichtet, umfassend Source- oder Drain-Strukturen mit niedriger Resistivität ohne eine Abdeckungsschicht, wofür Beispiele in Zuordnung zu den 2A-2D und 2G' beschrieben sind. Ein oder mehrere hierin beschriebene Ausführungsbeispiele sind auf Herstellungsprozesse und Strukturen gerichtet, umfassend Source- oder Drain-Strukturen mit niedriger Resistivität mit einer auf denselben gewachsenen Abdeckung, wobei die Abdeckung während einer Kontaktöffnung hergestellt wird, wofür Beispiele in Zuordnung zu den 2A-2D und 2G" beschrieben sind.
  • Als ein exemplarischer Prozessfluss stellen 2A-2G Querschnittansichten verschiedener Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur mit Source- oder Drain-Strukturen mit geringer Resistivität gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar. 2G' stellt eine Querschnittansicht einer anderen integrierten Schaltungsstruktur mit Source- oder Drain-Strukturen mit geringer Resistivität gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar. 2G" stellt eine Querschnittansicht einer anderen integrierten Schaltungsstruktur mit Source- oder Drain-Strukturen mit geringer Resistivität gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezug nehmend auf 2A ist optional ein Kanalmaterial 204 auf ein Substrat 202 gewachsen, wie beispielsweise ein Silizium-Substrat. Bei einem Ausführungsbeispiel umfasst das Kanalmaterial 204 Silizium. Bei einem Ausführungsbeispiel umfasst das Kanalmaterial 204 Silizium und Germanium. Bei einem Ausführungsbeispiel umfasst das Kanalmaterial 204 Germanium. Bei einem Ausführungsbeispiel ist das Kanalmaterial 204 ein Gruppe III-V Material. Bei anderen Ausführungsbeispielen wird kein eigenes Kanalmaterial 204 gebildet, und die nachfolgend beschriebenen Prozessoperationen werden auf einer Oberfläche des Substrats 202 durchgeführt.
  • Unter Bezugnahme auf 2B ist das Kanalmaterial 204 in Finnen 206 strukturiert. Die Strukturierung kann, wie dargestellt, Aussparungen 208 in das Substrat 202 bilden.
  • Unter Bezugnahme auf 2C werden Gräben zwischen den Finnen 206 mit einem flachen Grabenisolationsmaterial gefüllt, das dann poliert und ausgespart wird, um Isolationsstrukturen 210 zu bilden. Der Prozess kann ferner das Abscheiden, Strukturieren und Aussparen einer dielektrischen Isolationsbarriere umfassen. Der Prozess wird fortgesetzt mit dem Abscheiden und Strukturieren von Gate-Oxid-Material und Gate-Elektroden-Material (was ein Dummy-Gate-Oxid-Material und ein Dummy-Gate-Elektroden-Material sein kann) und der Bildung von Gate-Abstandhaltern zum Bilden eines Gate-Stapels 212 und von Gate-Abstandhaltern 214.
  • Unter Bezugnahme auf 2D werden die Finnen 206 an benachbarten Seiten des Gate-Stapels 212 an Stellen 218 geätzt. Das Ätzen lässt Kanalregionen 216 unter dem Gatestapel 212.
  • Bezug nehmend auf 2E umfasst ein Bilden einer Source- oder Drain-Struktur das Aufwachsen eines unteren Source- oder Drain-Materials 220 und einer Abdeckungs-Halbleiterschicht 222 (die in situ gewachsen werden kann). Alternativ wird eine Abdeckungs-Halbleiterschicht 222 nicht gewachsen, für die eine beispielhafte resultierende Struktur in Zuordnung zu 2G' beschrieben wird. In jedem Fall umfassen bei einem Ausführungsbeispiel die Source- oder Drain-Strukturen Silizium, Germanium und Bor. Bei einem Ausführungsbeispiel bestehen die Source- oder Drain-Strukturen aus Siliziumgermanium, das während der Abscheidung (z. B. in situ) mit Boratomen dotiert wird. Bei einem solchen Ausführungsbeispiel werden die Boratome als Fremdatome aktiviert, z. B. während der in-situ-Abscheidung substituierend in ein Silizium-Germanium-Gitter eingebracht. Das heißt, eine hohe Konzentration an aktivierten Bor-Dotierstoffen wird bei der Abscheidung erreicht, was im Gegensatz steht zu einem typischen interstitiellen Boreinschluss mit einem Bedarf nach nachfolgendem Tempern, um ein Einbringen und eine Aktivierung auszuführen.
  • Bei einem Ausführungsbeispiel umfasst die in-situ-Abscheidung eines Silizium-Germanium-Source- oder Drain-Materials mit niedriger Resistivität mit während der Abscheidung in dasselbe eingebrachten aktivierten Bor-Dotierstoffen eine Verwendung eines Silizium-Präkursors, eines Germanium-Präkursors und eines Bor-Präkursors. Bei einem Ausführungsbeispiel ist der Silizium-Präkursor einer wie beispielsweise SiH4, Si2H6, CSiH6, C6H16Si, CH3SiH3,(Si(CH3)2)6, (Si(CH3)3)2, [(CH3)3C]2SiH2, [(CH3)2N]2Si(CH3)2, [NH(C4H9)]2SiH2, C8H22N2Si, C8H23NSi2, C7H19NSi, Dichlorsilan (DCS), Trichlorsilan (TCS), SiCl4, CH3(CH2)3SiCl3, (CH3)3SiNHSi(CH3)3, (CH3)3SiSi(CH3)2Cl, [ClSi(CH3)2]2, C2H6Cl2Si, C12H10Cl2Si, C2H5Cl3Si, CH3SiHCl2, CH3Cl3Si, oder SiBr4, muss aber nicht darauf beschränkt sein. Bei einem Ausführungsbeispiel ist der Germanium-Präkursor einer wie beispielsweise GeH4, Ge2H6, GeCl4, GeBr4, GeI2, C16H36Ge, (CH3)4Ge, (CH3)3GeGe(CH3)3, CH3(CH2)3]3GeH, (C2H5)3GeH, (C6H5)3GeH, (CH3)3GeCl, (CH3)2GeCl2, C2H5GeCl3, (C6H5)3GeCl, (CH3)3GeBr, oder GeF4, muss aber nicht darauf beschränkt sein. Bei einem Ausführungsbeispiel ist der Bor-Präkursor einer wie beispielsweise B2H6, B10H14, BBr3, BC13, BF3, B2F4, C18F15B, B3Cl3H3N3, Trimethylboran (TMB), Triethylboran, B(CD3)3, C3H9B, C6H15B, C18H15B, C12H24B2O4, [(CH3)2CHO]3B, [(CH3)3CO]3B, C10H19BClNSi, or [(CH3)2N]2BB[N(CH3)2]2, muss aber nicht darauf beschränkt sein. Bei einem bestimmen Ausführungsbeispiel wird BCl3 als der Bor-Präkursor verwendet, und das Source- oder Drain-Material wird bei einer Abscheidungstemperatur zwischen 400 - 850 Grad Celsius, und bei einem bestimmen Ausführungsbeispiel bei etwa 700 Grad Celsius gebildet, zusammen mit einem Silizium-Präkursor, einem Germanium-Präkursor und Chlorwasserstoff (HCl) als ein Co-Abscheidungsgas.
  • Bezug nehmend auf 2F wird ein Isolationsmaterial auf den Source- oder Drain-Strukturen von 2E gebildet. Das Isolationsmaterial wird dann strukturiert und ausgespart, um die Source- oder Drain-Strukturen freizulegen und sekundäre Abstandhalter 226 und Gräben 228 zu bilden. Bei einem Ausführungsbeispiel erfolgt die Aussparung des Isolationsmaterials unter Verwendung eines Ätzprozesses, der auf oder teilweise in der Abdeckungs-Halbleiterschicht 222 stoppt, wobei im letzteren Fall eine strukturierte Source- oder Drain- Abdeckungs-Halbleiterschicht 222' gebildet wird. Bei einem anderen Ausführungsbeispiel wird im Falle, dass eine Abdeckungs-Halbleiterschicht 222 nicht implementiert ist, ein Ätzprozess auf oder teilweise in ein Source- oder Drain-Material 220 gestoppt.
  • Bezug nehmend auf 2G wird die Abscheidung und Strukturierung von Source- oder Drain-Kontaktmaterial durchgeführt, um leitfähige Kontakte 230 zu bilden. Bei einem Ausführungsbeispiel sind die leitfähigen Kontakte 230 auf der Abdeckungs-Halbleiterschicht 222 oder 222' der ersten und zweiten Source- oder Drain-Struktur. Bei einem solchen Ausführungsbeispiel befinden sich der erste und zweite leitfähige Kontakt 230 in einer partiellen Aussparung in den Abdeckungs-Halbleiterschichten 222' der ersten und zweiten Source- oder Drain-Struktur. Es wird darauf hingewiesen, dass, obwohl nicht abgebildet, dann eine Back-End-Verarbeitung auf der Struktur aus 2G ausgeführt werden kann.
  • Bezug nehmend wiederum auf 2G umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur eine Finne (216 und strukturierten Abschnitt des Substrats 202). Die Finne weist einen unteren Finnenabschnitt (Abschnitt von 216 und strukturierter Abschnitt von 202 unter der oberen Oberfläche der Isolationsstruktur 210) und einen oberen Finnenabschnitt (Abschnitt von 216 über der oberen Oberfläche der Isolationsstruktur 210) auf. Ein Gate-Stapel 212 ist über dem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel 212 eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste Source- oder Drain-Struktur umfasst eine epitaktische Struktur, eingebettet in die Finne an der ersten Seite des Gate-Stapels (z. B. linke Seite des Gate-Stapels 212). Eine zweite Source- oder Drain-Struktur umfasst eine epitaktische Struktur, eingebettet in die Finne an der zweiten Seite des Gate-Stapels (z. B. rechte Seite des Gate-Stapels 212). Die epitaktische Struktur der ersten und zweiten Source- oder Drain-Struktur umfasst eine untere Halbleiterschicht 220 und eine Abdeckungs-Halbleiterschicht 222' (oder 222 aus 2E im Falle keiner Aussparung). Bei einem Ausführungsbeispiel umfasst die untere Halbleiterschicht 220 von jeder der epitaktischen Strukturen der ersten und zweiten Source- oder Drain-Strukturen Silizium, Germanium und Bor. Die Abdeckungs-Halbleiterschicht 222' oder 222 der epitaktischen Struktur von jeder der ersten und zweiten Source- oder Drain-Struktur weist eine Germaniumkonzentration größer als die untere Halbleiterschicht 220 auf. Die erste und zweite Source- oder Drain-Struktur weisen eine Resistivität kleiner oder gleich 0,3 mOhm·cm auf.
  • Bezug nehmend auf 2G weist bei einem Ausführungsbeispiel die untere Halbleiterschicht 220 jeder der epitaktischen Strukturen der ersten und zweiten Source- oder Drain-Struktur eine Atomkonzentration von Bor im Bereich von 1E20 Atomen/cm3 - 3E21 Atomen/cm3 und eine Germaniumkonzentration im Bereich von 10% bis 85% auf. Bei einem Ausführungsbeispiel weist die Abdeckungs-Halbleiterschicht 222' oder 222 eine Germaniumkonzentration größer als 50% auf. Bei einem Ausführungsbeispiel besteht die Abdeckungs-Halbleiterschicht 222' oder 222 im Wesentlichen aus Germanium.
  • Bezug nehmend auf 2G ist gemäß einem Ausführungsbeispiel die Resistivität der ersten und zweiten Source- oder Drain-Struktur in dem Bereich von 0,1 mOhm·cm bis 0,3 mOhm·cm. Bei einem solchen Ausführungsbeispiel induzieren die erste und zweite Source- oder Drain-Struktur eine uniaxiale Druckspannung auf die Finne. Bei einem Ausführungsbeispiel ist die untere Halbleiterschicht 220 der ersten und zweiten Source- oder Drain-Struktur benachbart zu der Isolationsstruktur 210. Bei einem solchen Ausführungsbeispiel weist die untere Halbleiterstruktur 220 der ersten und zweiten Source- oder Drain-Struktur eine untere Oberfläche unter einer oberen Oberfläche der Isolationsstruktur 210 auf.
  • Im Gegensatz zu 2G ist in 2G' ein Ausführungsbeispiel abgebildet, bei dem keine Abdeckungs-Halbleiterschicht verwendet wird. Genauer gesagt umfassen die Source- oder Drain-Strukturen nur ein einzelnes Source- oder Drain-Material 220'. Die leitfähigen Kontakte 230 sind auf dem einzelnen Source- oder Drain-Material 220' der ersten und zweiten Source- oder Drain-Struktur. Bei einem solchen Ausführungsbeispiel, obwohl nicht abgebildet, befinden sich der erste und zweite leitfähige Kontakt in einer partiellen Aussparung in dem einzelnen Source- oder Drain-Material 220' der ersten und zweiten Source- oder Drain-Struktur. Es wird darauf hingewiesen, dass, obwohl nicht abgebildet, dann eine Back-End-Verarbeitung auf der Struktur aus 2G' ausgeführt werden kann.
  • Bezug nehmend wiederum auf 2G', gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung, umfasst eine integrierte Schaltungsstruktur eine Finne (216 und strukturierter Abschnitt des Substrats 202), aufweisend einen unteren Finnenabschnitt (Abschnitt von 216 und strukturierter Abschnitt von 202 unter der oberen Oberfläche der Isolationsstruktur 210) und einen oberen Finnenabschnitt (Abschnitt von 216 über der oberen Oberfläche der Isolationsstruktur 210). Ein Gate-Stapel 212 ist über dem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel 212 eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste Source- oder Drain-Struktur umfasst eine epitaktische Struktur (links 220'), die in die Finne an der ersten Seite des Gate-Stapels 212 eingebettet ist. Eine zweite Source- oder Drain- Struktur umfasst eine epitaktische Struktur (rechts 220') eingebettet in die Finne an der zweiten Seite des Gate-Stapels 212. Bei einem Ausführungsbeispiel umfasst jede epitaktische Struktur der ersten und zweiten Source- oder Drain-Struktur Silizium, Germanium und Bor mit einer Atomkonzentration von Bor in dem Bereich von 1E20 Atome/cm3 - 3E21 Atome/cm3 und einer Germaniumkonzentration in dem Bereich von 10 % bis 85 %, und die erste und zweite Source- oder Drain-Struktur weisen eine Resistivität von weniger als oder gleich 0,3 mOhm·cm auf.
  • Bezug nehmend auf 2G' ist bei einem Ausführungsbeispiel die Resistivität der ersten und zweiten Source- oder Drain-Struktur in dem Bereich von 0,1 mOhm·cm bis 0,3 mOhm·cm. Bei einem Ausführungsbeispiel induzieren die erste und zweite Source- oder Drain- Struktur eine uniaxiale Druckspannung auf die Finne. Bei einem Ausführungsbeispiel sind die epitaktischen Strukturen 220' der ersten und zweiten Source- oder Drain-Struktur benachbart zu einer Isolationsstruktur 210. Bei einem solchen Ausführungsbeispiel weist die epitaktische Struktur 220' der ersten und zweiten Source- oder Drain-Struktur eine untere Oberfläche unter einer oberen Oberfläche der Isolationsstruktur 210 auf.
  • Im Gegensatz zu den 2G und 2G' ist in 2G" ein Ausführungsbeispiel abgebildet, bei dem eine Abdeckungs-Halbleiterschicht gebildet wird, nachdem sekundäre Abstandhalter 226 gebildet werden. Genauer gesagt umfassen die epitaktische Struktur der ersten und zweiten Source- oder Drain-Struktur jeweils eine Abdeckungs-Halbleiterschicht 225 auf einer unteren Halbleiterschicht 220". Die leitfähigen Kontakte 230 sind auf der Abdeckungs-Halbleiterschicht 225 der ersten und zweiten Source- oder Drain-Struktur. Es wird darauf hingewiesen, dass, obwohl nicht abgebildet, dann eine Back-End-Verarbeitung auf der Struktur aus 2G'' ausgeführt werden kann.
  • Bezug nehmend wiederum auf 2G", gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung, umfasst eine integrierte Schaltungsstruktur eine Finne (216 und strukturierter Abschnitt des Substrats 202), aufweisend einen unteren Finnenabschnitt (Abschnitt von 216 und strukturierter Abschnitt von 202 unter der oberen Oberfläche der Isolationsstruktur 210) und einen oberen Finnenabschnitt (Abschnitt von 216 über der oberen Oberfläche der Isolationsstruktur 210). Ein Gate-Stapel 212 ist über dem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel 212 eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste Source- oder Drain-Struktur umfasst eine epitaktische Struktur, eingebettet in die Finne an der ersten Seite des Gate-Stapels, die epitaktische Struktur umfassend eine untere Halbleiterschicht (links 220") und eine Abdeckungs-Halbleiterschicht (links 225). Eine zweite Source- oder Drain-Struktur umfasst eine epitaktische Struktur, eingebettet in die Finne an der zweiten Seite des Gate-Stapels, die epitaktische Struktur umfassend eine untere Halbleiterschicht (rechts 220") und eine Abdeckungs-Halbleiterschicht (rechts 225). Eine zweite Source- oder Drain-Struktur umfasst eine untere epitaktische Source- oder Drain-Struktur (rechts 220"), eingebettet in die Finne an der zweiten Seite des Gate-Stapels 212. Die erste und zweite Source- oder Drain-Struktur umfasst eine Abdeckungs-Halbleiterschicht 225, die zwischen dielektrischen Abstandhaltern 226 von leitfähigen Kontakten 230 begrenzt ist. Bei einem Ausführungsbeispiel umfasst die untere Halbleiterschicht jeder der epitaktischen Strukturen der ersten und zweiten Source- oder Drain-Struktur Silizium, Germanium und Bor, wobei die Abdeckungs-Halbleiterschicht der epitaktischen Struktur von jeder der ersten und zweiten Source- oder Drain-Struktur eine größere Germaniumkonzentration als die untere Halbleiterschicht aufweist, und wobei die erste und zweite Source- oder Drain-Struktur eine Resistivität von weniger als oder gleich 0,3 mOhm·cm aufweist.
  • Bei einem Ausführungsbeispiel, erneut Bezug nehmend auf 2G", befindet sich ein erster leitfähiger Kontakt (links 230) auf der Abdeckungs-Halbleiterschicht (links 225) der ersten Source- oder Drain-Struktur. Ein zweiter leitfähiger Kontakt (rechts 230) befindet sich auf der Abdeckungs-Halbleiterschicht (rechts 225) der zweiten Source- oder Drain-Struktur. Ein erster dielektrischer Abstandhalter (links 226) befindet sich entlang Seitenwänden des ersten leitfähigen Kontakts (links 230), und die Abdeckungs-Halbleiterschicht (links 225) der ersten Source- oder Drain-Struktur ist zwischen dem ersten dielektrischen Abstandhalter (links 226) begrenzt. Ein zweiter dielektrischer Abstandhalter (rechts 226) befindet sich entlang Seitenwänden des zweiten leitfähigen Kontakts (rechts 230), und die Abdeckungs-Halbleiterschicht (rechts 225) der zweiten Source- oder Drain-Struktur ist zwischen dem zweiten dielektrischen Abstandhalter (rechts 226) begrenzt. Bei einem Ausführungsbeispiel, nicht abgebildet, befindet sich die Abdeckungs-Halbleiterschicht 225 in einer partiellen Aussparung in der ersten und zweiten unteren Halbleiterschicht 220". Bei einem anderen Ausführungsbeispiel sind die erste und zweite untere Halbleiterschicht 220" nicht ausgespart, wie gezeigt ist.
  • Bezug nehmend auf 2G" weist bei einem Ausführungsbeispiel die untere Halbleiterschicht 220'' jeder der epitaktischen Strukturen der ersten und zweiten Source- oder Drain-Struktur eine Atomkonzentration von Bor im Bereich von 1E20 Atomen/cm3 - 3E21 Atomen/cm3 und eine Germaniumkonzentration im Bereich von 10% bis 85% auf. Bei einem Ausführungsbeispiel weist die Abdeckungs-Halbleiterschicht 225 eine Germaniumkonzentration größer als 60% auf. Bei einem Ausführungsbeispiel besteht die Abdeckungs-Halbleiterschicht 225 im Wesentlichen aus Germanium.
  • Bezug nehmend auf 2G" ist bei einem Ausführungsbeispiel die Resistivität der ersten und zweiten Source- oder Drain-Struktur in dem Bereich von 0,1 mOhm·cm bis 0,3 mOhm·cm. Bei einem solchen Ausführungsbeispiel induzieren die erste und zweite Source- oder Drain- Struktur eine uniaxiale Druckspannung auf die Finne. Bei einem Ausführungsbeispiel ist die untere Halbleiterschicht 220" der ersten und zweiten Source- oder Drain-Struktur benachbart zu der Isolationsstruktur 210. Bei einem solchen Ausführungsbeispiel weist die untere Halbleiterschicht 220'' der ersten und zweiten Source- oder Drain-Struktur eine untere Oberfläche unter einer oberen Oberfläche der Isolationsstruktur 210 auf.
  • Bei einem anderen Aspekt stellt 3A eine Draufsicht einer Mehrzahl von Gate-Leitungen über einem Paar aus Halbleiterfinnen gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezug nehmend auf 3A ist eine Mehrzahl von aktiven Gate-Leitungen 304 über einer Mehrzahl von Halbleiterfinnen 300 gebildet. Dummy-Gate-Leitungen 306 sind an den Enden der Mehrzahl von Halbleiterfinnen 300. Beabstandungen 308 zwischen den Gate-Leitungen 304/306 sind Orte, wo Grabenkontakte angeordnet sein können, um leitfähige Kontakte zu Source- und Drain-Regionen bereitzustellen, wie beispielsweise Source- und Drain-Regionen 351, 352, 353, und 354. Bei einem Ausführungsbeispiel ist die Struktur der Mehrzahl von Gate-Leitungen 304/306 oder die Struktur der Mehrzahl von Halbleiter-Finnen 300 als eine Gitterstruktur beschrieben. Bei einem Ausführungsbeispiel umfasst die Gitter-artige Struktur die Mehrzahl von Gate-Leitungen 304/306 und/oder die Struktur der Mehrzahl von Halbleiter-Finnen 300 beabstandet bei einem konstanten Abstand und mit einer konstanten Breite oder beidem.
  • 3B stellt eine Querschnittansicht entnommen entlang der Achse a-a' von 3A dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezug nehmend auf 3B ist eine Mehrzahl von aktiven Gate-Leitungen 364 über einer Halbleiterfinne 362 gebildet, die über einem Substrat 360 gebildet ist. Dummy-Gate-Leitungen 366 sind an den Enden der Halbleiterfinne 362. Eine dielektrische Schicht 370 ist außerhalb der Dummy-Gate-Leitungen 366. Ein Grabenkontaktmaterial 397 ist zwischen den aktiven Gate-Leitungen 364 und zwischen den Dummy-Gate-Leitungen 366 und den aktiven Gate-Leitungen 364. Eingebettete untere Source- oder Drain-Strukturen 368 und entsprechende Abdeckungs-Halbleiterschichten 369 sind in der Halbleiterfinne 362 zwischen den aktiven Gate-Leitungen 364 und zwischen den Dummy-Gate-Leitungen 366 und den aktiven Gate-Leitungen 364. Eingebettete untere Source- oder Drain-Strukturen 368 und entsprechende Source- oder Drain-Abdeckungs-Halbleiterschichten 369 können wie in Verbindung mit den Source- oder Drain-Strukturen von 2G beschrieben sein. Alternativ können Source- oder Drain-Strukturen, wie in Verbindung mit den 2G' und 2G" beschrieben, verwendet werden.
  • Die aktiven Gate-Leitungen 364 umfassen eine Gatedielektrikumsstruktur 398/399, einen Arbeitsfunktions-Gateelektroden-Abschnitt 374 und einen Füllungs-Gateelektroden-Abschnitt 376 und eine dielektrische Abdeckungsschicht 378. Dielektrische Abstandhalter 380 beschichten die Seitenwände der aktiven Gate-Leitungen 364 und der Dummy-Gate-Leitungen 366.
  • Bei einem anderen Aspekt werden Grabenkontaktstrukturen, z. B. für Source- oder Drain-Regionen, beschrieben. Bei einem Beispiel stellt 4 eine Querschnittansicht einer integrierten Schaltungsstruktur mit Grabenkontakten für ein PMOS-Bauelement gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezug nehmend auf 4 umfasst eine integrierte Schaltungsstruktur 450 eine Finne 452, wie beispielsweise eine Silizium-Germanium-Finne. Eine Gatedielektrikumsschicht 454 ist über der Finne 452. Eine Gateelektrode 456 befindet sich über der Gatedielektrikumsschicht 454. Bei einem Ausführungsbeispiel umfasst die Gateelektrode 456 eine konforme leitfähige Schicht 458 und ein leitfähiges Füllmaterial 460. Bei einem Ausführungsbeispiel ist eine dielektrische Abdeckung 462 über der Gateelektrode 456 und über der Gatedielektrikumsschicht 454 angeordnet. Die Gateelektrode weist eine erste Seite 456A und eine zweite Seite 456B gegenüberliegend zu der ersten Seite 456A auf. Dielektrische Abstandhalter sind entlang der Seitenwände der Gateelektrode 456. Bei einem Ausführungsbeispiel ist die Gatedielektrikumsschicht 454 ferner zwischen einem ersten der dielektrischen Abstandhalter 463 und der ersten Seite 456A der Gateelektrode 456 und zwischen einem zweiten der dielektrischen Abstandhalter 463 und der zweiten Seite 456B der Gateelektrode 456, wie gezeigt ist. Bei einem Ausführungsbeispiel, obgleich nicht dargestellt, ist eine dünne Oxidschicht, wie beispielsweise eine thermische oder chemische Siliziumoxid- oder Siliziumdioxidschicht zwischen der Finne 452 und der Gatedielektrikumsschicht 454.
  • Die erste 464 und zweite 466 Halbleiter-Source- oder Drain-Region sind benachbart zu der ersten 456A und/oder zweiten 456B Seite der Gate-Elektrode 456. Bei einem Ausführungsbeispiel umfassen die erste 464 und zweite 466 Halbleiter-Source- oder Drain-Region eingebettete epitaktische untere Regionen und eine entsprechende Source- oder Drain- Abdeckungs-Halbleiterschicht 495 oder 497 und sind gebildet jeweils in Aussparungen 465 und 467 der Finne 452, wie gezeigt ist. Eingebettete untere Source- oder Drain-Strukturen und entsprechende Abdeckungs-Halbleiterschichten 495 oder 497 können wie in Verbindung mit den Source- oder Drain-Strukturen von 2G beschrieben sein. Alternativ können Source- oder Drain-Strukturen, wie in Verbindung mit den 2G' und 2G" beschrieben, verwendet werden.
  • Die erste 468 und zweite 470 Grabenkontaktstruktur sind über der ersten 464 und zweiten 466 Halbleiter-Source- oder Drain-Region benachbart zu der ersten 456A und/oder zweiten 456B Seite der Gate-Elektrode 456. Die erste 468 und zweite 470 Grabenkontaktstruktur umfassen beide eine U-förmige Metallschicht 472 und eine T-förmige Metallschicht 474 auf und über der gesamten U-förmigen Metallschicht 472. Bei einem Ausführungsbeispiel unterscheiden sich die U-förmige Metallschicht 472 und die T-förmige Metallschicht 474 in ihrer Zusammensetzung. Bei einem solchen Ausführungsbeispiel umfasst die U-förmige Metallschicht 472 Titan und die T-förmige Metallschicht 474 umfasst Kobalt. Bei einem Ausführungsbeispiel umfassen die erste 468 und zweite 470 Grabenkontaktstruktur beide ferner eine dritte Metallschicht 476 auf der T-förmigen Metallschicht 474. Bei einem solchen Ausführungsbeispiel haben die dritte Metallschicht 476 und die U-förmige Metallschicht 472 dieselbe Zusammensetzung. Bei einem bestimmte Ausführungsbeispiel umfassen die dritte Metallschicht 476 und die U-förmige Metallschicht 472 Titan und die T-förmige Metallschicht 474 umfasst Kobalt.
  • Ein erstes Grabenkontakt-Via 478 ist elektrisch verbunden mit dem ersten Grabenkontakt 468. Bei einem bestimmten Ausführungsbeispiel ist das erste Grabenkontakt-Via 478 auf und gekoppelt mit der dritten Metallschicht 476 des ersten Grabenkontakts 468. Das erste Grabenkontakt-Via 478 ist ferner über und in Kontakt mit einem Abschnitt von einem der dielektrischen Abstandhalter 463 und über und in Kontakt mit einem Abschnitt der dielektrischen Abdeckung 462. Ein zweites Grabenkontakt-Via 480 ist elektrisch verbunden mit dem zweiten Grabenkontakt 470. Bei einem bestimmten Ausführungsbeispiel ist das zweite Grabenkontakt-Via 480 auf und gekoppelt mit der dritten Metallschicht 476 des zweiten Grabenkontakts 470. Das zweite Grabenkontakt-Via 480 ist ferner über und in Kontakt mit einem Abschnitt von einem anderen der dielektrischen Abstandhalter 463 und über und in Kontakt mit einem anderen Abschnitt der dielektrischen Abdeckung 462.
  • Bei einem Ausführungsbeispiel ist eine erste Metallsilizidschicht 482 direkt zwischen der ersten 468 und zweiten 470 Grabenkontaktstruktur und der ersten 464 und/oder zweiten 466 Halbleiter-Source- oder Drain-Region. Bei einem Ausführungsbeispiel sind die erste 464 und zweite 466 Halbleiter-Source- oder Drain-Region eine erste und zweite P-Typ-Halbleiter-Source- oder Drain-Region.
  • Ein oder mehrere, hierin beschriebene Ausführungsbeispiele richten sich auf die Verwendung von chemischer Metall-Gasphasenabscheidung zur Umwicklung von Halbleiterkontakten. Ausführungsbeispiele können anwendbar sein an oder umfassen eines oder mehrere einer chemischen Gasphasenabscheidung (CVD; Chemical Vapor Deposition), einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD; Plasma Enhanced Chemical Vapor Deposition), Atomschichtabscheidung (ALD), Leit-Kontakt-Herstellung oder Dünnfilme. Bestimmte Ausführungsbeispiele können die Herstellung einer Titan- oder ähnlichen metallischen Schicht unter Verwendung einer niedrigen Temperatur (z. B. weniger als 500 Grad Celsius oder in dem Bereich von 400-500 Grad Celsius) durch chemische Gasphasenabscheidung eines Kontaktmetalls umfassen, um einen konformen Source- oder Drain-Kontakt bereitzustellen. Die Implementierung eines solchen konformen Source- oder Drain-Kontakts kann die Performance eines dreidimensionalen (3D) komplementären Metall-Oxid- (CMOS = complementary metal oxide semiconductor) Halbleiter-Transistors verbessern.
  • Um einen Kontext zu geben, können Metall-zu-Halbleiter-Kontaktschichten unter Verwendung von Sputtern abgeschieden werden. Sputtern ist ein Sichtlinien-Prozess und ist möglicherweise nicht gut geeignet für eine 3D-Transistor-Herstellung. Bekannte Sputter-Lösungen haben schlechte oder unvollständige Metall-Halbleiter-Übergänge auf Bauelement-Kontaktoberflächen mit einem Winkel zu dem Einfall der Abscheidung. Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung wird ein chemischer Niedrigtemperatur-Gasphasenabscheidungsprozess zu Herstellung eines Kontaktmetalls implementiert, um eine Konformität in drei Dimensionen bereitzustellen und den Metall-Halbleiter-Übergang-Kontaktbereich zu maximieren. Der sich ergebende größere Kontaktbereich kann den Widerstandswert des Übergangs reduzieren. Ausführungsbeispiele können eine Abscheidung auf Halbleiteroberflächen mit nicht flacher Topographie umfassen, wobei die Topographie eines Bereichs sich auf die Oberflächenformen und Merkmale selbst bezieht, und eine nicht flache Topographie Oberflächenformen und Merkmale oder Abschnitte von Oberflächenformen und Merkmalen umfasst, die nicht flach sind, d. h. Oberflächenformen und Merkmale, die nicht vollständig flach sind. Bei einem Ausführungsbeispiel erfolgt die Abscheidung auf einer Halbleiteroberfläche einer Source- oder Drain-Struktur mit einem relativ hohen Germaniumgehalt.
  • Ausführungsbeispiele, die hierin beschrieben sind, können die Herstellung von Umwicklungs-Kontaktstrukturen umfassen. Bei einem solchen Ausführungsbeispiel wird die Verwendung von reinem Metall, konform abgeschieden auf Transistor-Source/Drain-Kontakte durch chemische Gasphasenabscheidung, plasmaunterstützte chemische Gasphasenabscheidung, Atomschichtabscheidung oder plasmaunterstützte Atomschichtabscheidung beschrieben. Eine solche konforme Abscheidung kann verwendet werden, um den verfügbaren Bereich eines Metall-Halbleiter-Kontakts zu vergrößern und den Widerstandswert zu reduzieren, wodurch die Performance des Transistorbauelements verbessert wird. Bei einem Ausführungsbeispiel führt die relativ niedrige Temperatur der Abscheidung zu einem minimierten Widerstandswert des Übergangs pro Einheitsbereich.
  • Es wird darauf hingewiesen, dass eine Vielzahl von integrierten Schaltungsstrukturen unter Verwendung eines Integrationsschemas hergestellt werden kann, umfassend einen Metallschicht-Abscheidungsprozess, wie hierin beschrieben ist. Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bereitstellen eines Substrats in einer Kammer für eine chemische Gasphasenabscheidung (CVD) mit einer RF-Quelle, wobei das Substrat ein Merkmal auf demselben aufweist. Das Verfahren umfasst ferner das Reagieren von Titantetrachlorid (TiCl4) und Wasserstoff (H2), um eine Titanschicht (Ti) auf dem Merkmal des Substrats zu bilden. Bei einem Ausführungsbeispiel weist die Titanschicht eine gesamte atomare Zusammensetzung umfassend 98% oder mehr Titan und 0,5-2% Chlor auf. Bei alternativen Ausführungsbeispielen wird ein ähnlicher Prozess verwendet, um eine hoch reine metallische Schicht aus Zirkonium (Zr), Hafnium (Hf), Tantal (Ta), Niobium (Nb), oder Vanadium (V) herzustellen.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung ist das Merkmal des Substrats ein Source- oder Drain-Kontakt-Graben, der eine Halbleiter-Source- oder Drain-Struktur freilegt. Die Titanschicht (oder andere hoch reine Metallschicht) ist eine leitfähige Kontaktschicht für die Halbleiter-Source- oder Drain-Struktur. Exemplarische Ausführungsbeispiele einer solchen Implementierung werden nachfolgend auch in Zuordnung zu 5 beschrieben.
  • 5 stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit einem leitfähigen Kontakt auf einer erhöhten Source- oder Drain-Region gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezug nehmend auf 5 umfasst eine Halbleiterstruktur 550 eine Gate-Struktur 552 über einem Substrat 554. Die Gate-Struktur 552 umfasst eine Gatedielektrikumsschicht 552A, eine Arbeitsfunktionsschicht 552B und eine Gate-Füllung 552C. Eine Source-Region 558 und eine Drain-Region 560 sind auf gegenüberliegenden Seiten der Gate-Struktur 552. Source- oder Drain-Kontakte 562 sind elektrisch mit der Source-Region 558 und der Drain-Region 560 verbunden und sind von der Gate-Struktur 552 durch eine oder beide einer Zwischenschicht-Dielektrikums-Schicht 564 oder Gate-Dielektrikums-Abstandhalter 566 beabstandet. Die Source-Region 558 und die Drain-Region 560 umfassen epitaktische oder eingebettete untere Materialregionen gebildet in ausgeätzten Regionen des Substrats 554 und entsprechenden Source- oder Drain-Abdeckungs-Halbleiterschichten 502. Eingebettete untere Source- oder Drain-Strukturen und entsprechende Abdeckungs-Halbleiterschichten 502 können wie in Verbindung mit den Source- oder Drain-Strukturen von 2G beschrieben sein. Alternativ können Source- oder Drain-Strukturen, wie in Verbindung mit den 2G' und 2G" beschrieben, verwendet werden.
  • Bei einem Ausführungsbeispiel umfassen die Source- oder Drain-Kontakte 562 eine metallische Schicht 562A hoher Reinheit, wie vorangehend beschrieben wurde, und ein leitfähiges Graben-Füllmaterial 562B. Bei einem Ausführungsbeispiel weist die hoch reine metallische Schicht 562A eine gesamte atomare Zusammensetzung umfassend 98% oder mehr Titan auf. Bei einem solchen Ausführungsbeispiel umfasst die gesamte atomare Zusammensetzung der hoch reinen metallischen Schicht 562A ferner 0,5-2% Chlor. Bei einem Ausführungsbeispiel weist die hoch reine metallische Schicht 562A eine Dickenabweichung von 30% oder weniger auf. Bei einem Ausführungsbeispiel besteht das leitfähige Graben-Füllmaterial 562B aus einem leitfähigen Material, wie beispielsweise aber nicht beschränkt auf Cu, Al, W, Co oder Legierungen derselben.
  • Bei einem anderen Aspekt werden Kontakt über aktivem Gate- (COAG-; contact over active gate) Strukturen beschrieben. Ein oder mehrere Ausführungsbeispielen der vorliegenden Offenbarung richten sich auf Halbleiter-Strukturen oder -Bauelemente mit einer oder mehreren Gate- Kontakt-Strukturen (z. B. Gate-Kontakt-Vias) angeordnet über aktiven Abschnitten von Gate-Elektroden der Halbleiter-Strukturen oder -Bauelemente. Ein oder mehrere Ausführungsbeispiele der vorliegenden Offenbarung richten sich auf Verfahren zum Herstellen von Halbleiter-Strukturen oder -Bauelementen mit einer oder mehreren Gate-Kontakt-Strukturen, gebildet über aktiven Abschnitten von Gate-Elektroden der Halbleiter-Strukturen oder -Bauelemente. Hierin beschriebene Ansätze können verwendet werden, um einen Standardzellenbereich durch Ermöglichen einer Gate-Kontakt-Bildung über aktiven Gate-Regionen zu reduzieren. Bei einem oder mehreren Ausführungsbeispielen sind die Gate-Kontakt-Strukturen, die hergestellt sind, um die Gate-Elektroden zu kontaktieren, selbst-ausgerichtete Via-Strukturen.
  • Bei einem Ausführungsbeispiel ist eine integrierte Schaltungsstruktur, Halbleiter-Struktur oder -Bauelement ein nicht planares Bauelement, wie beispielsweise aber nicht beschränkt auf ein Fin-FET- oder ein Trigate-Bauelement. Bei einem solchen Ausführungsbeispiel besteht eine entsprechende Halbleiterkanalregion aus einem dreidimensionalen Körper oder ist darin gebildet. Bei einem solchen Ausführungsbeispiel umgeben Gateelektrodenstapel der Gateleitungen zumindest eine obere Oberfläche und ein Paar aus Seitenwänden des dreidimensionalen Körpers. Bei einem anderen Ausführungsbeispiel ist zumindest die Kanalregion als ein diskreter dreidimensionaler Körper hergestellt, wie beispielsweise bei einem Gate-All-Around- (Gate-Rundum-) Bauelement. Bei einem solchen Ausführungsbeispiel umgibt ein Gate-Elektroden-Stapel einer Mehrzahl von Gate-Leitungen die Kanalregion jeweils vollständig.
  • Allgemeiner gesagt richten sich ein oder mehrere Ausführungsbeispiele auf Ansätze für und Strukturen gebildet durch das Landen eines Gate-Kontakt-Vias direkt auf einem aktiven Transistorgate. Solche Ansätze können den Bedarf nach einer Erweiterung einer Gate-Leitung auf einer Isolierung zu Kontaktzwecken beseitigen. Solche Ansätze können auch den Bedarf nach einer separaten Gate-Kontaktschicht (GCN; gate contact) zum Leiten von Signalen von einer Gate-Leitung oder -Struktur beseitigen. Bei einem Ausführungsbeispiel wird das Beseitigen der obigen Merkmale erreicht durch Aussparen von Kontaktmetallen in einem Grabenkontakt (TCN) und Einbringen eines zusätzlichen, dielektrischen Materials in den Prozessfluss (z. B. TILA). Das zusätzliche dielektrische Material ist als Grabenkontakt-Dielektrikums-Abdeckungsschicht mit Ätz-Charakteristika umfasst, die sich von der dielektrischen Gate-Material-Abdeckungsschicht unterscheiden, die bereits zur Grabenkontakt-Ausrichtung bei einem Verarbeitungsschema (z. B. GILA) eines Gate-ausgerichteten Kontaktprozesses (GAP; gate-aligned contact process) verwendet werden.
  • Bei einem Ausführungsbeispiel umfasst das Bereitstellen einer integrierten Schaltungsstruktur die Bildung einer Kontaktstruktur, die im Wesentlichen perfekt mit einer bestehenden Gate-Struktur ausgerichtet ist, während die Verwendung einer lithographischen Operation mit übermäßig engem Registrierungsbudget eliminiert wird. Bei einem solchen Ausführungsbeispiel ermöglicht dieser Ansatz die Verwendung eines intrinsisch hochselektiven Nassätzens (z. B. versus Trocken- oder Plasma-Ätzen), um Kontaktöffnungen zu erzeugen. Bei einem Ausführungsbeispiel wird eine Kontaktstruktur durch Verwenden einer existierenden Gatestruktur in Kombination mit einer Kontakt-Plug-Lithographieoperation gebildet. Bei einem solchen Ausführungsbeispiel ermöglicht der Ansatz die Beseitigung des Bedarfs nach einer ansonsten kritischen Lithographieoperation zum Erzeugen einer Kontaktstruktur, wie sie bei anderen Ansätzen verwendet wird. Bei einem Ausführungsbeispiel wird ein Graben-Kontaktgitter nicht separat strukturiert, sondern zwischen Poly- (Gate-) Leitungen gebildet. Zum Beispiel wird bei einem solchen Ausführungsbeispiel ein Graben-Kontaktgitter nach der Gate-Gitter-Strukturierung aber vor dem Gate-Gitter-Schneiden gebildet.
  • Ferner können Gatestapel-Strukturen durch einen Gate-Austausch-Prozess hergestellt werden. Bei einem solchen Schema kann ein Dummy-Gate-Material, wie z. B. Poly silizium- oder Siliziumnitrid-Säulenmaterial entfernt und durch permanentes Gate-Elektrodenmaterial ersetzt werden. Bei einem solchen Ausführungsbeispiel wird eine permanente Gate-Dielektrikum-Schicht auch bei diesem Prozess gebildet, und wird nicht aus einer vorangehenden Verarbeitung durchgetragen. Bei einem Ausführungsbeispiel werden Dummy-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. Bei einem Ausführungsbeispiel bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Trockenätzprozess entfernt, umfassend SF6. Bei einem anderen Ausführungsbeispiel bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Nassätzprozess entfernt, umfassend wässriges NH4OH oder Tetramethylammoniumhydroxid. Bei einem Ausführungsbeispiel umfassen Dummy-Gates Siliziumnitrid und werden mit einem Nassätzen entfernt, umfassend flüssige Phosphorsäure.
  • Bei einem Ausführungsbeispiel betrachten einer oder mehrere der hierin beschriebenen Ansätze im Wesentlichen einen Dummy- und Gate-Austausch-Prozess in Kombination mit einem Dummy- und Kontakt-Austausch-Prozess, um eine integrierte Schaltungsstruktur zu erhalten. Bei einem solchen Ausführungsbeispiel wird der Austausch-Kontakt-Prozess nach dem Austausch-Gate-Prozess ausgeführt, um ein Tempern bei hoher Temperatur von zumindest einem Abschnitt des permanenten Gate-Stapels zu erlauben. Zum Beispiel wird bei einem spezifischen Ausführungsbeispiel ein Tempern von zumindest einem Abschnitt der permanenten Gate-Strukturen, z. B. nachdem eine Gate-Dielektrikum-Schicht gebildet ist, bei einer höheren Temperatur als ungefähr 600 Grad Celsius ausgeführt. Das Tempern wird vor der Bildung der permanenten Kontakte ausgeführt.
  • Es wird darauf hingewiesen, dass unterschiedliche strukturelle Beziehungen zwischen einer isolierenden Gate-Abdeckungsschicht und einer isolierenden Grabenkontakt-Abdeckungsschicht hergestellt werden können. Als Beispiele stellen 6A und 6B Querschnittansichten von verschiedenen integrierten Schaltungsstrukturen dar, jeweils mit Grabenkontakten umfassend eine darüberliegende isolierende Abdeckungsschicht und mit Gatestapeln umfassend eine darüberliegende isolierende Abdeckungsschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezug nehmend auf 6A und 6B umfassen integrierte Schaltungsstrukturen 600A und 600B jeweils eine Finne 602, wie beispielsweise eine Silizium-Germanium-Finne. Obgleich als Querschnittansicht dargestellt, wird darauf hingewiesen, dass die Finne 602 eine Oberseite 602A und Seitenwände (in die und aus der Seite der gezeigten Perspektive) aufweist. Eine erste 604 und zweite 606 Gatedielektrikumsschicht sind über der Oberseite 602A der Finne 602 und lateral benachbart zu den Seitenwänden der Finne 602. Die erste 608 und zweite 610 Gateelektrode sind über der ersten 604 und/oder zweiten 606 Gatedielektrikumsschicht über der Oberseite 602A der Finne 602 und lateral benachbart zu den Seitenwänden der Finne 602. Die erste 608 und zweite 610 Gateelektrode umfassen jeweils eine konforme leitfähige Schicht 609A, wie beispielsweise eine Arbeitsfunktions-Einstellungsschicht, und ein leitfähiges Füllmaterial 609B über der konformen leitfähigen Schicht 609A. Die erste 608 und zweite 610 Gateelektrode weisen beide eine erste Seite 612 und eine zweite Seite 614 gegenüberliegend zu der ersten Seite 612 auf. Die erste 608 und zweite 610 Gateelektrode weisen beide ferner eine isolierende Abdeckung 616 mit einer oberen Oberfläche 618 auf.
  • Ein erster dielektrischer Abstandhalter 620 ist benachbart zu der ersten Seite 612 der ersten Gateelektrode 608. Ein zweiter dielektrischer Abstandhalter 622 ist benachbart zu der zweiten Seite 614 der zweiten Gateelektrode 610. Eine Halbleiter-Source- oder Drain-Region 624 ist benachbart zu dem ersten 620 und zweiten 622 dielektrischen Abstandhalter. Eine Grabenkontaktstruktur 626 ist über der Halbleiter-Source- oder Drain-Region 624 benachbart zu dem ersten 620 und zweiten 622 dielektrischen Abstandhalter. Bei einem Ausführungsbeispiel weist die Halbleiter-Source- oder Drain-Region 624 eine Struktur auf, wie sie vorstehend in Zuordnung zu 2G, 2G', 2G" und anderen hierin beschriebenen Ausführungsbeispielen beschrieben ist.
  • Die Grabenkontaktstruktur 626 umfasst eine isolierende Abdeckung 628 auf einer leitfähigen Struktur 630. Die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 weist eine obere Oberfläche 629 im Wesentlichen koplanar mit oberen Oberflächen 618 der isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gateelektrode auf. Bei einem Ausführungsbeispiel erstreckt sich die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 lateral in Aussparungen 632 in dem ersten 620 und zweiten 622 dielektrischen Abstandhalter. Bei einem solchen Ausführungsbeispiel hängt die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 über die leitfähige Struktur 630 der Grabenkontaktstruktur 626. Bei anderen Ausführungsbeispielen jedoch erstreckt sich die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 nicht lateral in Aussparungen 632 in dem ersten 620 und zweiten 622 dielektrischen Abstandhalter und hängt somit nicht über die leitfähige Struktur 630 der Grabenkontaktstruktur 626.
  • Es wird darauf hingewiesen, dass die leitfähige Struktur 630 der Grabenkontaktstruktur 626 möglicherweise nicht rechteckig ist, wie in 6A und 6B gezeigt ist. Zum Beispiel kann die leitfähige Struktur 630 der Grabenkontaktstruktur 626 eine Querschnitt-Geometrie aufweisen, die ähnlich oder gleich zu der Geometrie ist, die für die leitfähige Struktur 630A gezeigt ist, die in der Projektion von 6A dargestellt ist.
  • Bei einem Ausführungsbeispiel weist die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 eine unterschiedliche Zusammensetzung zu der Zusammensetzung der isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gateelektrode auf. Bei einem solchen Ausführungsbeispiel umfasst die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 ein Carbid-Material, wie beispielsweise ein Siliziumcarbid-Material. Die isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gateelektrode umfassen ein Nitrid-Material, wie beispielsweise ein Siliziumnitrid-Material.
  • Bei einem Ausführungsbeispiel umfassen die isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gateelektrode beide eine untere Oberfläche 617A unter einer unteren Oberfläche 628A der isolierenden Abdeckung 628 der Grabenkontaktstruktur 626, wie in 6A gezeigt ist. Bei einem anderen Ausführungsbeispiel umfassen die isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gateelektrode beide eine untere Oberfläche 617B im Wesentlichen koplanar zu einer unteren Oberfläche 628B der isolierenden Abdeckung 628 der Grabenkontaktstruktur 626, wie in 6B gezeigt ist. Bei einem anderen Ausführungsbeispiel, obwohl dies nicht gezeigt ist, umfassen die isolierenden Abdeckungen 616 der ersten 608 und zweiten 610 Gateelektrode beide eine untere Oberfläche über einer unteren Oberfläche einer isolierenden Abdeckung 628 einer Grabenkontaktstruktur 626.
  • Bei einem Ausführungsbeispiel umfasst die leitfähige Struktur 630 der Grabenkontaktstruktur 626 eine U-förmige Metallschicht 634, eine T-förmige Metallschicht 636 auf und über der Gesamtheit der U-förmigen Metallschicht 634, und eine dritte Metallschicht 638 auf der T-förmigen Metallschicht 636. Die isolierende Abdeckung 628 der Grabenkontaktstruktur 626 ist auf der dritten Metallschicht 638. Bei einem solchen Ausführungsbeispiel umfassen die dritte Metallschicht 638 und die U-förmige Metallschicht 634 Titan und die T-förmige Metallschicht 636 umfasst Kobalt. Bei einem bestimmten solchen Ausführungsbeispiel umfasst die T-förmige Metallschicht 636 ferner Kohlenstoff.
  • Bei einem Ausführungsbeispiel ist eine erste Metallsilizidschicht 640 direkt zwischen der leitfähigen Struktur 630 der Grabenkontaktstruktur 626 und der Halbleiter-Source- oder Drain-Region 624. Bei einem solchen Ausführungsbeispiel umfasst die Metallsilizidschicht 640 Titan und Silizium. Bei einem bestimmten solchen Ausführungsbeispiel ist die Halbleiter-Source- oder Drain-Region 624 eine P-Typ-Halbleiter-Source- oder Drain-Region.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben, kann ein Substrat aus einem Halbleitermaterial zusammengesetzt sein, das einem Herstellungsprozess widerstehen kann und in dem Ladung migrieren kann. Bei einem Ausführungsbeispiel ist ein hierin beschriebenes Substrat ein Bulk-Substrat, umfassend eine kristalline Silizium-, Silizium/Germanium- oder Germanium-Schicht dotiert mit einem Ladungsträger, wie beispielsweise aber nicht beschränkt auf Phosphor, Arsen oder Bor oder eine Kombination derselben, um die aktive Region zu bilden. Bei einem Ausführungsbeispiel ist die Konzentration von Silizium-Atomen in einem solchen Bulk-Substrat größer als 97%. Bei einem anderen Ausführungsbeispiel besteht ein Bulk-Substrat aus einer epitaktischen Schicht, gewachsen auf einem einzelnen kristallinen Substrat, z. B. einer epitaktischen Siliziumschicht, die auf einem Bor-dotierten monokristallinen Bulk-Silizium-Substrat gewachsen ist. Das Bulk-Substrat kann alternativ aus einem Material der Gruppe III-V bestehen. Bei einem Ausführungsbeispiel umfasst ein Bulk-Substrat ein III-V-Material, wie beispielsweise aber nicht beschränkt auf Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder eine Kombination derselben. Bei einem Ausführungsbeispiel umfasst ein Bulk-Substrat ein III-V-Material und die Ladungsträger-Dotierstoff-Verunreinigungsatome sind solche wie beispielsweise aber nicht beschränkt auf Kohlenstoff, Silizium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben ist, können Isolationsregionen, wie beispielsweise Flache-Graben-Isolationsregionen oder Teilfinnen-Isolationsregionen aus einem Material zusammengesetzt sein, das geeignet ist zum schließlichen elektrischen Isolieren, oder zum Beitragen zur Isolierung von Abschnitten einer permanenten Gate-Struktur von einem darunter liegenden Bulk-Substrat oder zum Isolieren aktiver Regionen, die innerhalb eines darunter liegenden Bulk-Substrat gebildet sind, wie beispielsweise Isolieren finnenaktiver Regionen. Zum Beispiel umfasst bei einem Ausführungsbeispiel eine Isolationsregion eine oder mehrere Schichten eines dielektrischen Materials, wie beispielsweise aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid, Kohlenstoff-dotiertes Siliziumnitrid oder eine Kombination derselben.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben ist, können Gate-Leitungen oder Gate-Strukturen aus einem Gate-Elektrodenstapel zusammengesetzt sein, der eine Gate-Dielektrikumsschicht und eine Gate-Elektrodenschicht umfasst. Bei einem Ausführungsbeispiel umfasst die Gate-Elektrode des Gate-Elektrodenstapels ein Metall-Gate und die Gate-Dielektrikumsschicht umfasst ein High-k-Material. Zum Beispiel umfasst bei einem Ausführungsbeispiel die Gate-Dielektrikumsschicht ein Material, wie beispielsweise aber nicht beschränkt auf Hafniumoxid, Hafniumoxynitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantaloxid, Barium-Strontium-Titanat, Barium-Titanat, Strontium-Titanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid, Blei-Zink-Niobat oder einer Kombination derselben. Ferner kann ein Abschnitt der Gate-Dielektrikumsschicht eine Schicht aus nativem Oxid umfassen, gebildet aus den oberen paar Schichten eines Halbleitersubstrats. Bei einem Ausführungsbeispiel umfasst die Gate-Dielektrikumsschicht einen oberen High-k-Abschnitt und einen unteren Abschnitt, umfassend ein Oxid aus einem Halbleitermaterial. Bei einem Ausführungsbeispiel umfasst die Gate-Dielektrikum-Schicht einen oberen Abschnitt aus Hafniumoxid und einen unteren Abschnitt aus Siliziumdioxid oder Siliziumoxinitrid. Bei einigen Implementierungen ist ein Abschnitt des Gate-Dielektrikums eine „U“-förmige Struktur, umfassend einen unteren Abschnitt im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind.
  • Bei einem Ausführungsbeispiel umfasst eine Gate-Elektrode eine Metallschicht, wie beispielsweise, aber nicht beschränkt auf Metallnitride, Metallcarbide, Metallsilizide, Metallaluminide, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähige Metalloxide. Bei einem spezifischen Ausführungsbeispiel umfasst die Gate-Elektrode ein Nicht-Arbeitsfunktions-Einstellung-Füllmaterial gebildet über einer Metall-Arbeitsfunktions-Einstellung-Schicht. Die Gate-Elektrodenschicht kann aus einem P-Typ-Arbeitsfunktionsmetall oder einem N-Typ-Arbeitsfunktionsmetall bestehen, abhängig davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll. Bei einigen Implementierungen kann die Gate-Elektrodenschicht aus einem Stapel von zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Arbeitsfunktions-Metallschichten sind und zumindest eine Metallschicht eine leitfähige Füllschicht ist. Für einen PMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Ruthenium, Palladium, Platin, Cobalt, Nickel und leitfähige Metalloxide, z. B. Rutheniumoxid, sind aber nicht darauf beschränkt. Eine P-Typ-Metallschicht ermöglicht die Bildung einer PMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen etwa 4,9 eV und etwa 5,2 eV ist. Für einen NMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie beispielsweise Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid, sind aber nicht darauf beschränkt. Eine N-Typ-Metallschicht ermöglicht die Bildung einer NMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen etwa 3,9 eV und etwa 4,2 eV ist. Bei einigen Implementierungen kann die Gate-Elektrode aus einer „U“-förmigen Struktur bestehen, die einen unteren Abschnitt, der im Wesentlichen parallel zu der Oberfläche des Substrats ist, und zwei Seitenwandabschnitte umfasst, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind. Bei einer anderen Implementierung kann zumindest eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandabschnitte im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats umfasst. Bei weiteren Implementierungen der Offenbarung kann die Gate-Elektrode aus einer Kombination aus U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren planaren, nicht U-förmigen Schichten gebildet sind.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben ist, können Abstandhalter, die Gateleitungen oder Elektrodenstapeln zugeordnet sind, ein Material umfassen, das geeignet ist zum schließlichen elektrischen Isolieren, oder zum Beitragen zur Isolierung von einer permanenten Gate-Struktur von benachbarten leitfähigen Kontakten, wie beispielsweise selbst-ausgerichtete Kontakten. Zum Beispiel umfassen bei einem Ausführungsbeispiel die Abstandhalter ein dielektrisches Material, wie beispielsweise aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder Kohlenstoff-dotiertes Siliziumnitrid.
  • Bei einem Ausführungsbeispiel können hierin beschriebene Ansätze das Bilden einer Kontaktstruktur umfassen, die im Wesentlichen sehr gut mit einer bestehenden Gate-Struktur ausgerichtet ist, während die Verwendung einer lithographischen Operation mit übermäßig engem Ausrichtungsbudget eliminiert wird. Bei einem solchen Ausführungsbeispiel ermöglicht dieser Ansatz die Verwendung eines intrinsisch hoch selektiven Nassätzens (z. B. versus Trocken- oder Plasma-Ätzen), um Kontaktöffnungen zu erzeugen. Bei einem Ausführungsbeispiel wird eine Kontaktstruktur durch Verwenden einer existierenden Gatestruktur in Kombination mit einer Kontakt-Plug-Lithographieoperation gebildet. Bei einem solchen Ausführungsbeispiel ermöglicht der Ansatz die Beseitigung des Bedarfs nach einer ansonsten kritischen Lithographieoperation zum Erzeugen einer Kontaktstruktur, wie sie bei anderen Ansätzen verwendet wird. Bei einem Ausführungsbeispiel wird ein Graben-Kontaktgitter nicht separat strukturiert, sondern zwischen Poly- (Gate-) Leitungen gebildet. Zum Beispiel wird bei einem solchen Ausführungsbeispiel ein Graben-Kontaktgitter nach der Gate-Gitter-Strukturierung aber vor dem Gate-Gitter-Schneiden gebildet.
  • Abstands-Teilungs-Verarbeitungs- und Strukturierungs-Schemata können implementiert sein, um hierin beschriebene Ausführungsbeispiele zu ermöglichen, oder können als Teil von hierin beschriebenen Ausführungsbeispielen umfasst sein. Abstandsteilungs-Strukturierung bezieht sich üblicherweise auf eine Abstands-Halbierung, Abstands-Viertelung, etc. Abstandsteilungs-Schemata können an eine FEOL-Verarbeitung, BEOL-Verarbeitung oder sowohl FEOL- (Bauelement) als auch BEOL- (Metallisierung) Verarbeitung anwendbar sein. Gemäß einem oder mehreren hierin beschriebenen Ausführungsbeispielen wird eine optische Lithographie zuerst implementiert, um unidirektionale Leitungen (z. B. entweder strikt unidirektional oder überwiegend unidirektional) in einem vordefinierten Abstand zu drucken. Abstandsteilungs-Verarbeitung wird dann als eine Technik zum Erhöhen der Leitungsdichte implementiert.
  • Bei einem Ausführungsbeispiel wird der Ausdruck „Gitterstruktur“ für Finnen, Gate-Leitungen, Metall-Leitungen, ILD-Leitungen oder Hartmasken-Leitungen hierin verwendet, um Bezug auf eine Gitterstruktur mit engem Abstand zu nehmen. Bei einem solchen Ausführungsbeispiel ist der enge Abstand nicht direkt durch eine ausgewählte Lithographie erreichbar. Zum Beispiel kann eine Struktur basierend auf einer ausgewählten Lithographie zuerst gebildet werden, aber der Abstand (pitch) kann durch die Verwendung einer Abstandhalter-Masken-Strukturierung halbiert werden, wie im Stand der Technik bekannt ist. Weiter kann der Originalabstand durch eine zweite Runde einer Abstandhalter-Masken-Strukturierung geviertelt werden. Dementsprechend können hierin beschriebene Gitter-artige Strukturen Metall-Leitungen, ILD-Leitungen oder Hartmasken-Leitungen aufweisen, die mit einem im Wesentlichen konsistenten Abstand beabstandet sind und eine im Wesentlichen konsistente Breite aufweisen. Zum Beispiel wäre bei einigen Ausführungsbeispielen die Abstands-Variation innerhalb zehn Prozent und die Breiten-Variation wäre innerhalb zehn Prozent, und bei einigen Ausführungsbeispielen wäre die Abstands-Variation innerhalb fünf Prozent und die Breiten-Variation wäre innerhalb fünf Prozent. Die Struktur kann durch einen Abstands-Halbierungs- oder Abstands-Viertelungs- oder einen anderen Abstandsteilungs-Ansatz hergestellt werden. Bei einem Ausführungsbeispiel ist die Gitterung nicht notwendigerweise mit einem einzelnen Abstand.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, besteht ein Zwischenschicht-Dielektrikums- (ILD) Material aus oder umfasst eine(r) Schicht eines dielektrischen oder isolierenden Materials. Beispiele von geeigneten dielektrischen Materialien umfassen, sind aber nicht beschränkt auf Oxide von Silizium (z. B. Siliziumdioxid (SiO2)), dotierte Oxide von Silizium, fluorierte Oxide von Silizium, Kohlenstoff-dotierte Oxide von Silizium, verschiedene Low-k-Dielektrikums-Materialien, die in der Technik bekannt sind und Kombinationen derselben. Das Zwischenschicht-Dielektrikumsmaterial kann anhand von Techniken gebildet werden, wie beispielsweise chemische Gasphasenabscheidung (CVD; chemical vapor deposition), physikalische Gasphasenabscheidung (PVD; physical vapor deposition) oder durch andere Abscheidungsverfahren.
  • Bei einem Ausführungsbeispiel, wie auch durchgehend in der vorliegenden Beschreibung verwendet, bestehen Metallleitungen oder Verbindungsleitungsmaterial (und Via-Material) aus einem oder mehreren Metallen oder anderen leitfähigen Strukturen. Ein übliches Beispiel ist die Verwendung von Kupfer-Leitungen und -Strukturen, die Barriereschichten zwischen dem Kupfer und dem umgebenden ILD-Material umfassen können oder nicht. Wie hierin verwendet umfasst der Ausdruck Metall Legierungen, Stapel und andere Kombinationen aus mehreren Metallen. Zum Beispiel können die Metall-Verbindungsleitungen Barriereschichten (z. B. Schichten umfassend eines oder mehrere aus Ta, TaN, Ti oder TiN), Stapel aus unterschiedlichen Metallen oder Legierungen etc. umfassen. Somit können die Verbindungsleitungen eine Einzelmaterialschicht sein oder können aus mehreren Schichten gebildet sein, umfassend leitfähige Liner-Schichten und Füllschichten. Jeglicher geeignete Abscheidungsprozess, wie beispielsweise Elektroplattieren, chemische Gasphasenabscheidung oder physikalische Gasphasenabscheidung, kann zum Bilden von Verbindungsleitungen verwendet werden. Bei einem Ausführungsbeispiel umfassen die Verbindungsleitungen ein leitfähiges Material, wie beispielsweise, aber nicht beschränkt auf Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen derselben. Die Verbindungsleitungen werden in der Technik manchmal auch bezeichnet als Leiterbahnen, Drähte, Leitungen, Metall oder einfach Verbindung.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, umfassen Hartmaskenmaterialien dielektrische Materialien, die sich von dem Zwischenschichtdielektrikumsmaterial unterscheiden. Bei einem Ausführungsbeispiel können unterschiedliche Hartmaskenmaterialien in unterschiedlichen Regionen verwendet werden, um unterschiedliche Wachstums- oder Ätz-Selektivität zueinander oder zu dem darunterliegenden Dielektrikum und den Metallschichten bereitzustellen. Bei einigen Ausführungsbeispielen umfasst eine Hartmaskenschicht eine Schicht aus einem Nitrid von Silizium (z. B. Siliziumnitrid) oder eine Schicht aus einem Oxid von Silizium oder beides oder eine Kombination derselben. Andere geeignete Materialien können Kohlenstoff-basierte Materialien umfassen. Bei einem anderen Ausführungsbeispiel umfasst ein Hartmaskenmaterial eine Metallspezies. Zum Beispiel kann eine Hartmaske oder ein anderes darüberliegendes Material eine Schicht aus einem Nitrid von Titan oder einem anderen Metall aufweisen (z. B. Titannitrid). Potenziell geringere Beträge anderer Materialien, wie beispielsweise Sauerstoff, können in einer oder mehreren dieser Schichten umfasst sein. Alternativ können im Stand der Technik bekannte, andere Hartmaskenschichten verwendet werden, abhängig von der bestimmten Implementierung. Die Hartmaskenschichten können durch CVD, PVD oder durch andere Abscheidungsverfahren gebildet werden.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, werden lithographische Operationen unter Verwendung einer 193nm Immersions-Lithographie (i193), Extrem-Ultraviolett- (EUV; extreme ultra-violet) Lithographie oder Elektronenstrahl-Direkt-Schreib- (EBDW; electron beam direct write) Lithographie oder ähnlichem ausgeführt. Ein Positiv-Ton- oder ein Negativ-Ton-Resist können verwendet werden. Bei einem Ausführungsbeispiel ist eine lithographische Maske eine dreischichtige Maske, die einen topographischen Maskierungsabschnitt, eine Schicht aus einem antireflektiven Überzug (ARC; anti-reflective coating) und eine Photoresistschicht umfasst. Bei einem bestimmten solchen Ausführungsbeispiel ist der topographische Maskierungsabschnitt eine Kohlenstoff-Hartmasken- (CHM; carbon hardmask) Schicht und die anti-reflektierende Beschichtungs-Schicht ist eine Silizium-ARC-Schicht.
  • Es wird darauf hingewiesen, dass nicht alle Aspekte der oben beschriebenen Prozesse praktiziert werden müssen, um in das Wesen und den Schutzbereich der Ausführungsbeispiele der vorliegenden Offenbarung zu fallen. Zum Beispiel müssen bei einem Ausführungsbeispiel Dummy-Gates nicht immer vor dem Herstellen der Gate-Kontakte über aktiven Abschnitten der Gate-Stapel gebildet werden. Die oben beschriebenen Gate-Stapel können tatsächlich permanente Gate-Stapel sein, wie sie anfänglich gebildet wurden. Auch können die hierin beschriebenen Prozesse verwendet werden, um ein oder eine Mehrzahl von Halbleiterbauelementen herzustellen. Die Halbleiterbauelemente können Transistoren oder ähnliche Bauelemente sein. Zum Beispiel sind bei einem Ausführungsbeispiel die Halbleiterbauelemente Metall-Oxid-Halbleiter- (MOS-; metal-oxide semiconductor) Transistoren für Logik oder Speicher, oder sind Bipolartransistoren. Auch bei einem Ausführungsbeispiel weisen die Halbleiterbauelemente eine dreidimensionale Architektur, wie beispielsweise ein Trigate-Bauelement, ein unabhängig zugegriffenes Doppel-Gate-Bauelement, einen FIN-FET, ein Nanodraht-Bauelement oder ein Nanoband-Bauelement auf. Ein oder mehrere Ausführungsbeispiele können insbesondere nützlich sein zum Herstellen von Halbleiterbauelementen bei einem 10-Nanometer- (10 nm) Technologie-Knoten oder Sub-10-Nanometer- (10 nm) Technologie-Knoten.
  • Zusätzliche oder dazwischenliegende Operationen für eine FEOL-Schicht- oder Struktur-Herstellung können mikroelektronische Standard-Herstellungsprozesse umfassen, wie beispielsweise Lithografie, Ätzen, Dünnfilm-Abscheidung, Planarisierung (wie beispielsweise chemisch mechanisches Polieren (CMP)), Diffusion, Metrologie, die Verwendung von Opferschichten, die Verwendung von Ätzstoppschichten, die Verwendung von Planarisierungsstoppschichten oder irgendeine andere zugeordnete Aktion mit mikroelektronischer Komponentenherstellung. Es wird ferner darauf hingewiesen, dass die für die vorangehenden Prozessflüsse beschriebenen Prozessoperationen in alternativen Sequenzen ausgeführt werden können, und nicht jede Operation ausgeführt werden muss oder zusätzliche Prozessoperationen ausgeführt werden können, oder beides.
  • Es wird darauf hingewiesen, dass bei den obigen beispielhaften FEOL-Ausführungsbeispielen bei einem Ausführungsbeispiel 10-Nanometer- oder Sub-10-Nanometer-Knotenverarbeitung direkt in die Herstellungsschemata und resultierende Strukturen als Technologie-Treiber implementiert ist. Bei einem anderen Ausführungsbeispiel können FEOL-Betrachtungen durch BEOL-10-Nanometer- oder Sub-10-Nanometer-Verarbeitungsanforderungen getrieben werden. Zum Beispiel muss Material-Auswahl und -Layout für FEOL-Schichten und -Bauelemente möglicherweise BEOL-Verarbeitung unterbringen. Bei einem solchen Ausführungsbeispiel werden Material-Auswahl und Gate-Stapel-Architekturen ausgewählt, um Hoch-Dichte-Metallisierung der BEOL-Schichten unterzubringen, z. B. um den Rand-Kapazitätswert bei Transistorstrukturen, die in den FEOL-Schichten gebildet sind aber miteinander gekoppelt sind, durch Hoch-Dichte-Metallisierung der BEOL-Schichten zu reduzieren.
  • Hierin offenbarte Ausführungsbeispiele können verwendet werden, um eine breite Vielzahl von unterschiedlichen Typen von integrierten Schaltungen oder mikroelektronischen Bauelementen herzustellen. Beispiele solcher integrierten Schaltungen umfassen, sind aber nicht beschränkt auf Prozessoren, Chipsatz-Komponenten, Graphik-Prozessoren, digitale Signalprozessoren, Microcontroller und ähnliches. Bei anderen Ausführungsbeispielen kann ein Halbleiterspeicher hergestellt werden. Ferner können die integrierten Schaltungen oder andere mikroelektronische Bauelemente in einer Vielzahl von elektronischen Bauelementen verwendet werden, die in der Technik bekannt sind. Zum Beispiel in Computer-Systemen (z. B. Desktop, Laptop, Server), Mobiltelefonen, persönlicher Elektronik, etc. Die integrierten Schaltungen können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz, etc. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann potenziell unter Verwendung der hierin offenbarten Ansätze hergestellt werden.
  • 7 stellt eine Rechenvorrichtung 700 gemäß einer Implementierung der Offenbarung dar. Die Rechenvorrichtung 700 häust eine Platine 702. Die Platine 702 kann eine Anzahl von Komponenten aufweisen, einschließlich, aber nicht beschränkt auf, einen Prozessor 704 und zumindest einen Kommunikationschip 706. Der Prozessor 704 ist physisch und elektrisch mit der Platine 702 gekoppelt. Bei einigen Implementierungen ist der zumindest eine Kommunikationschip 706 ferner physisch und elektrisch mit der Platine 702 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 706 Teil des Prozessors 704.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 700 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 702 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z. B. DRAM), einen nichtflüchtigen Speicher (z. B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, ein Display, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, einen Beschleunigungssensor, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk) usw.).
  • Der Kommunikationschip 706 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 700. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 706 kann jegliche Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich , aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie jeglichen anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Rechenvorrichtung 700 kann eine Mehrzahl von Kommunikationschips 706 umfassen. Zum Beispiel kann ein erster Kommunikationschip 706 zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 706 kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 704 der Rechenvorrichtung 700 umfasst einen Integrierte-Schaltung-Die, der innerhalb des Prozessors 704 gehäust ist. Bei einigen Implementierungen von Ausführungsbeispielen der Offenbarung umfasst der integrierte Schaltungs-Die des Prozessors eine oder mehrere Strukturen, wie integrierte Schaltungsstrukturen, aufgebaut gemäß Implementierungen der Offenbarung. Der Ausdruck „Prozessor“ kann sich auf irgendeine Vorrichtung oder einen Abschnitt einer Vorrichtung oder beides beziehen, die/der elektronische Daten aus Registern oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern oder Speicher oder beidem gespeichert werden können.
  • Der Kommunikationschip 706 umfasst auch einen Integrierte-Schaltung-Die, der innerhalb des Kommunikationschips 706 gehäust ist. Gemäß einer anderen Implementierung der Offenbarung ist der Integrierte-Schaltungs-Die des Kommunikationschips gemäß Implementierungen der Offenbarung gebaut.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 700 gehäust ist, einen integrierten Schaltungs-Die enthalten, der gemäß Implementierungen von Ausführungsbeispielen der Offenbarung eingebaut ist.
  • Bei verschiedenen Ausführungsbeispielen kann die Rechenvorrichtung 700 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 700 irgendein anderes elektronische Bauelement sein, das Daten verarbeitet.
  • 8 stellt einen Interposer 800 dar, der ein oder mehrere Ausführungsbeispiele der Offenbarung umfasst. Der Interposer 800 ist ein dazwischenliegendes Substrat, das verwendet wird, um ein erstes Substrat 802 zu einem zweiten Substrat 804 zu überbrücken. Das erste Substrat 802 kann zum Beispiel ein integrierter Schaltungs-Die sein. Das zweite Substrat 804 kann zum Beispiel ein Speichermodul, eine Computerhauptplatine oder ein anderer integrierter Schaltungs-Die sein. Im Allgemeinen ist der Zweck eines Interposers 800, eine Verbindung zu einem weiteren Abstand auszubreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 800 einen integrierten Schaltungschip mit einem Kugelgitterarray- (BGA; ball grid array) 806 koppeln, das nachfolgend mit dem zweiten Substrat 804 gekoppelt werden kann. Bei einigen Ausführungsbeispielen sind das erste und zweite Substrat 802/804 an gegenüberliegenden Seiten des Interposers 800 angebracht. Bei anderen Ausführungsbeispielen sind das erste und zweite Substrat 802/804 an derselben Seite des Interposers 800 angebracht. Und bei weiteren Ausführungsbeispielen sind drei oder mehr Substrate mittels des Interposers 800 verbunden.
  • Der Interposer 800 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie beispielsweise Polyimid, gebildet sein. Bei weiteren Implementierungen kann der Interposer 800 aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien aufweisen können, die oben zur Verwendung bei einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe 111-V und Gruppe IV Materialien.
  • Der Interposer 800 kann Metall-Verbindungen 808 und Vias 810 umfassen, umfassend aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSV; through-silicon via) 812. Der Interposer 800 kann ferner eingebettete Bauelemente 814 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren und ESD-Bauelemente (ESD = elektrostatische Entladung; electrostatic discharge). Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und MEMS-Bauelemente können ebenfalls auf dem Interposer 800 gebildet sein. Gemäß Ausführungsbeispielen der Offenbarung können hierin offenbarte Vorrichtungen oder Verfahren bei der Herstellung des Interposers 800 oder bei der Herstellung von Komponenten umfasst in dem Interposer 800 verwendet werden.
  • 9 ist eine isometrische Ansicht einer mobilen Rechenplattform 900, die eine integrierten Schaltung (IC) einsetzt, hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Die mobile Rechenplattform 900 kann irgendeine tragbare Vorrichtung sein, die für jede einer elektronischen Datenanzeige, elektronischen Datenverarbeitung und drahtlosen, elektronischen Datenübertragung ausgebildet ist. Zum Beispiel kann die mobile Rechenplattform 900 irgendeines von einem Tablet, einem Smartphone, einem Laptop-Computer, etc. sein und umfasst einen Anzeigebildschirm 905, bei dem das beispielhafte Ausführungsbeispiel ein Touchscreen (kapazitiv, induktiv, resistiv, etc.), ein integriertes System 910 auf Chipebene (SoC) oder Gehäuseebene und eine Batterie 913 ist. Wie dargestellt ist, je größer die Ebene der Integration in dem System 910 ist, ermöglicht durch die höhere Transistorpackdichte, desto größer der Abschnitt der mobilen Rechenplattform 900, der durch die Batterie 913 oder nichtflüchtige Speicherung belegt sein kann, wie beispielsweise ein Solid State Laufwerk, oder desto größer der Transistorgate-Zählwert für eine verbesserte Plattform-Funktionalität. Auf ähnliche Weise, je größer die Trägermobilität jedes Transistors in dem System 910, desto größer die Funktionalität. Als solches können hierin beschriebene Techniken Performance- und Formfaktor-Verbesserungen bei der mobilen Rechenplattform 900 ermöglichen.
  • Das integrierte System 910 ist ferner in der auseinandergezogenen Ansicht 920 dargestellt. Bei dem exemplarischen Ausführungsbeispiel umfasst die gehäuste Vorrichtung 977 zumindest einen Speicherchip (z. B. RAM) oder zumindest einen Prozessorchip (z. B. einen Multi-Kern-Mikroprozessor und/oder Graphikprozessor), hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale. Die gehäuste Vorrichtung 977 ist ferner mit der Platine 960 gekoppelt, zusammen mit einem oder mehreren von einer integrierten Leistungsmanagement-Schaltung (PMIC; power management integrated circuit) 915, einer integrierten RF-(drahtlos) Schaltung (RFIC; RF integrated circuit) 925 umfassend einen Breitband-RF-(Drahtlos-) Sender und/oder Empfänger (z. B. umfassend ein digitales Basisband- und ein analoges Front-End-Modul, das ferner einen Leistungsverstärker auf einem Sendepfad und einen rauscharmen Verstärker auf einem Empfangspfad aufweist), und einer Steuerung 911 derselben. Funktional führt der PMIC 915 eine Batterieregelung, DC-DC-Umwandlung, etc. aus und hat somit einen Eingang, der mit der Batterie 913 und mit einem Ausgang gekoppelt ist, was eine Stromversorgung an alle anderen funktionalen Module bereitstellt.
  • Wie weiter dargestellt ist, umfasst bei dem exemplarischen Ausführungsbeispiel der RFIC 925 einen Ausgang, der mit einer Antenne gekoppelt ist, um jegliche Anzahl von drahtlosen Standards oder Protokollen zu implementieren oder bereitzustellen, einschließlich aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie jegliche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Bei alternativen Implementierungen kann jedes dieser Platinenebenen-Module auf separaten ICs integriert sein, gekoppelt mit dem Gehäusesubstrat der gehäusten Vorrichtung 977 oder innerhalb einer einzelnen IC (SoC) gekoppelt mit dem Gehäusesubstrat der gehäusten Vorrichtung 977.
  • Bei einem anderen Aspekt werden die Halbleitergehäuse zum Schützen eines integrierten Schaltungs- (IC-) Chips oder Dies verwendet und auch, um dem Die eine elektrische Schnittstelle zu der externen Schaltungsanordnung bereitzustellen. Mit dem zunehmenden Bedarf nach kleineren elektronischen Bauelementen werden Halbleitergehäuse entworfen, um sogar noch kompakter zu sein und müssen eine größere Schaltungsdichte unterstützen. Ferner führt der Bedarf nach Bauelementen mit besserer Performance zu einem Bedarf an einem verbesserten Halbleitergehäuse, das ein dünnes Häusungsprofil und geringe Gesamt-Verwölbung ermöglicht, die kompatibel mit einer nachfolgenden Anordnungs-Verarbeitung ist.
  • Bei einem Ausführungsbeispiel wird ein Drahtbonden an ein Keramik- oder organisches Gehäuse-Substrat verwendet. Bei einem anderen Ausführungsbeispiel wird ein C4-Prozess verwendet, um einen Die an einem Keramik- oder organischen Gehäuse-Substrat zu befestigen. Genauer gesagt können C4-Lötkugel-Verbindungen implementiert werden, um Flip-Chip-Verbindungen zwischen Halbleiterbauelementen und Substraten bereitzustellen. Eine Flip-Chip- oder Controlled Collapse Chip Connection (C4) ist ein Typ einer Befestigung verwendet für Halbleiterbauelemente, wie beispielsweise integrierte Schaltungs- (IC) Chips, MEMS oder Komponenten, die Lötkugeln (solder bump) anstelle von Drahtbonden verwenden. Die Lötkugeln werden auf die C4-Anschlussflächen abgeschieden, die auf der oberen Seite des Substratgehäuses angeordnet sind. Um das Halbleiterbauelement an dem Substrat zu befestigen, wird es mit der aktiven Seite nach unten gewandt auf den Befestigungsbereich umgedreht. Die Lötkugeln werden verwendet, um das Halbleiterbauelement direkt mit dem Substrat zu verbinden.
  • 10 stellt eine Querschnittansicht eines an einem Flip-Chip befestigten Dies dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezug nehmend auf 10 umfasst eine Vorrichtung 1000 einen Die 1002, wie beispielsweise eine integrierte Schaltung (IC), hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Der Die 1002 umfasst metallisierte Anschlussflächen 1004 auf demselben. Ein Gehäusesubstrat 1006, wie beispielsweise ein Keramik- oder organisches Substrat, umfasst Verbindungen 1008 auf demselben. Der Die 1002 und das Gehäusesubstrat 1006 sind elektrisch durch Lötkugeln 1010 verbunden, die mit den metallisierten Anschlussflächen 1004 und den Verbindungen 1008 gekoppelt sind. Ein Unterfüllmaterial 1012 umgibt die Lötkugeln 1010.
  • Das Verarbeiten eines Flip-Chips kann ähnlich zu einer herkömmlichen IC-Herstellung sein, mit einigen zusätzlichen Operationen. Nahe dem Ende des Herstellungsprozesses werden die Befestigungsanschlussflächen metallisiert, um sie aufnahmebereiter für Lötmittel zu machen. Dies besteht üblicherweise aus mehreren Behandlungen. Ein kleiner Lötmittel-Punkt wird dann auf jede metallisierte Anschlussfläche abgeschieden. Die Chips werden dann wie üblich aus dem Wafer geschnitten. Um den Flip-Chip in eine Schaltung anzubringen, wird der Chip umgedreht, um die Lötkontaktstelle nach unten auf die Verbinder auf der darunterliegenden Elektronik oder Schaltungsplatine zu bringen. Das Lötmittel wird dann wieder aufgeschmolzen, um eine elektrische Verbindung zu erzeugen, üblicherweise unter Verwendung eines Ultraschall- oder alternativ eines Reflow-Löt-Prozesses. Dies hinterlässt auch einen kleinen Raum zwischen der Schaltungsanordnung des Chips und der darunterliegenden Befestigung. In den meisten Fällen wird dann ein elektrisch isolierendes Adhäsionsmittel „unterfüllt“, um eine stärkere mechanische Verbindung bereitzustellen, eine Wärmebrücke bereitzustellen und sicherzustellen, dass die Lötverbindungen nicht durch differentielle Erwärmung des Chips und des Rests des Systems belastet werden.
  • Bei anderen Ausführungsbeispielen werden neuere Häusungs- und Die-zu-Die-Verbindungs-Ansätze, wie beispielsweise Silizium-Durchkontaktierungen (TSV; through silicon via) und Silizium-Interposer implementiert, um Hochleistung-Mehrchipmodul (MCM; Multi-Chip Module) und System-im-Gehäuse (SiP; System in Package) herzustellen, das eine integrierte Schaltung (IC) einsetzt, hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Somit umfassen die Ausführungsbeispiele der vorliegenden Offenbarung integrierte Schaltungsstrukturen mit Source- oder Drain-Strukturen mit niedriger Resistivität und Verfahren zur Herstellung von integrierten Schaltungsstruktur mit Source- oder Drain-Strukturen mit niedriger Resistivität sind beschrieben.
  • Obwohl spezifische Ausführungsbeispiele oben beschrieben wurden, sollen diese Ausführungsbeispiele nicht den Schutzbereich der vorliegenden Offenbarung einschränken, auch wenn nur ein einzelnes Ausführungsbeispiel im Hinblick auf ein bestimmtes Merkmal beschrieben ist. Beispiele von Merkmalen, die in der Offenbarung bereitgestellt sind, sollen darstellend sein und nicht einschränkend, außer anderweitig angegeben. Die obige Beschreibung soll solche Alternativen, Modifikationen und Entsprechungen abdecken, wie sie für einen Fachmann auf dem Gebiet offensichtlich wären, der den Vorteil der vorliegenden Offenbarung hat.
  • Der Schutzbereich der vorliegenden Offenbarung umfasst jegliches Merkmal oder Kombination von Merkmalen, die hierin offenbart sind (entweder explizit oder implizit) oder irgendeine Verallgemeinerung davon, ob dadurch irgendwelche oder alle der hierin adressierten Probleme verringert werden oder nicht. Dementsprechend können neue Ansprüche während der Verfolgung der vorliegenden Anmeldung (oder einer Anmeldung, die die Priorität derselben beansprucht) für irgendeine solche Kombination von Merkmalen formuliert werden. Genauer gesagt, Bezug nehmend auf die beiliegenden Ansprüche, können Merkmale aus abhängigen Patentansprüchen mit jenen der unabhängigen Ansprüche kombiniert werden und Merkmale aus entsprechenden unabhängigen Ansprüchen können auf irgendeine geeignete Weise kombiniert werden und nicht nur in den spezifischen Kombinationen, die in den beigefügten Ansprüchen aufgezählt sind.
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsbeispiele. Die verschiedenen Merkmale der unterschiedlichen Ausführungsbeispiele können verschieden kombiniert werden, wobei einige Merkmale umfasst sind und andere ausgeschlossen sind, um für eine Vielzahl von unterschiedlichen Anwendungen zu passen.
  • Ausführungsbeispiel 1: Eine integrierte Schaltungsstruktur umfasst eine Finne umfassend einen unteren Finnenabschnitt und einen oberen Finnenabschnitt. Ein Gate-Stapel ist über dem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste Source- oder Drain-Struktur umfasst eine epitaktische Struktur, eingebettet in die Finne an der ersten Seite des Gate-Stapels. Eine zweite Source- oder Drain-Struktur umfasst eine epitaktische Struktur, eingebettet in die Finne an der zweiten Seite des Gate-Stapels. Jede epitaktische Struktur der ersten und zweiten Source- oder Drain-Struktur umfasst Silizium, Germanium und Bor mit einer Atomkonzentration von Bor in dem Bereich von 1E20 Atome/cm3 - 3E21 Atome/cm3 und einer Germaniumkonzentration in dem Bereich von 10 % bis 85 %, und die erste und zweite Source- oder Drain-Struktur weisen eine Resistivität von weniger als oder gleich 0,3 mOhm·cm auf.
  • Ausführungsbeispiel 2: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, wobei die Resistivität der ersten und zweiten Source- oder Drain-Struktur in dem Bereich von 0,1 mOhm·cm bis 0,3 mOhm·cm ist.
  • Ausführungsbeispiel 3: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1 oder 2, wobei die erste und zweite Source- oder Drain-Struktur eine uniaxiale Druckspannung auf die Finne ausübt.
  • Ausführungsbeispiel 4: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, 2 oder 3, wobei die erste und zweite Source- oder Drain-Struktur benachbart zu einer Isolationsstruktur sind.
  • Ausführungsbeispiel 5: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 4, wobei die erste und zweite Source- oder Drain-Struktur eine untere Oberfläche unter einer oberen Oberfläche der Isolationsstruktur aufweisen.
  • Ausführungsbeispiel 6: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, 2, 3, 4 oder 5, wobei der untere Finnenabschnitt einen Abschnitt eines darunter liegenden einkristallinen Bulk-Silizium-Substrats umfasst.
  • Ausführungsbeispiel 7: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, 2, 3, 4, 5 oder 6, ferner umfassend einen ersten und zweiten dielektrischen Gate-Seitenwandabstandshalter entlang der ersten und/oder zweiten Seite des Gate-Stapels.
  • Ausführungsbeispiel 8: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, 2, 3, 4, 5, 6 oder 7, ferner umfassend einen ersten leitfähigen Kontakt auf der epitaktischen Struktur der ersten Source- oder Drain-Struktur, und einen zweiten leitfähigen Kontakt auf der epitaktischen Struktur der zweiten Source- oder Drain-Struktur.
  • Ausführungsbeispiel 9: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 8, wobei der erste und zweite leitfähige Kontakt in einer partiellen Aussparung in den epitaktischen Strukturen der ersten bzw. zweiten Source- oder Drain-Struktur sind.
  • Ausführungsbeispiel 10: Eine integrierte Schaltungsstruktur umfasst eine Finne umfassend einen unteren Finnenabschnitt und einen oberen Finnenabschnitt. Ein Gate-Stapel ist über dem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste Source- oder Drain-Struktur umfasst eine epitaktische Struktur, eingebettet in die Finne an der ersten Seite des Gate-Stapels, die epitaktische Struktur umfassend eine untere Halbleiterschicht und eine Abdeckungs-Halbleiterschicht. Eine zweite Source- oder Drain-Struktur umfasst eine epitaktische Struktur, eingebettet in die Finne an der zweiten Seite des Gate-Stapels, die epitaktische Struktur umfassend eine untere Halbleiterschicht und eine Abdeckungs-Halbleiterschicht. Die untere Halbleiterschicht von jeder der epitaktischen Strukturen der ersten und zweiten Source- oder Drain-Struktur umfasst Silizium, Germanium und Bor. Die Abdeckungs-Halbleiterschicht der epitaktischen Struktur von jeder der ersten und zweiten Source- oder Drain-Struktur hat eine Germaniumkonzentration größer als die untere Halbleiterschicht. Die erste und zweite Source- oder Drain-Struktur haben eine Resistivität kleiner oder gleich 0,3 mOhm·cm.
  • Ausführungsbeispiel 11: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 10, wobei die untere Halbleiterschicht jeder der epitaktischen Strukturen der ersten und zweiten Source- oder Drain-Struktur eine Atomkonzentration von Bor im Bereich von 1E20 Atomen/cm3 - 3E21 Atomen/cm3 und eine Germaniumkonzentration im Bereich von 10% bis 85% aufweist.
  • Ausführungsbeispiel 12: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 10 oder 11, wobei die Resistivität der ersten und zweiten Source- oder Drain-Struktur in dem Bereich von 0,1 mOhm·cm bis 0,3 mOhm·cm ist.
  • Ausführungsbeispiel 13: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 10, 11 oder 12, wobei die erste und zweite Source- oder Drain-Struktur eine uniaxiale Druckspannung auf die Finne ausübt.
  • Ausführungsbeispiel 14: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 10, 11, 12 oder 13, wobei die Abdeckungs-Halbleiterschicht im Wesentlichen aus Germanium besteht.
  • Ausführungsbeispiel 15: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 10, 11, 12, 13 oder 14, wobei der untere Finnenabschnitt einen Abschnitt eines darunter liegenden einkristallinen Bulk-Silizium-Substrats umfasst.
  • Ausführungsbeispiel 16: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 10, 11, 12, 13, 14 oder 15, ferner umfassend einen ersten und zweiten dielektrischen Gate-Seitenwandabstandshalter entlang der ersten und/oder zweiten Seite des Gate-Stapels.
  • Ausführungsbeispiel 17: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 10, 11, 12, 13, 14, 15 oder 16, ferner umfassend einen ersten leitfähigen Kontakt auf der Abdeckungs-Halbleiterschicht der ersten Source- oder Drain-Struktur, und einen zweiten leitfähigen Kontakt auf der Abdeckungs-Halbleiterschicht der zweiten Source- oder Drain-Struktur.
  • Ausführungsbeispiel 18: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 17, wobei der erste und zweite leitfähige Kontakt in einer partiellen Aussparung in den Abdeckungs-Halbleiterschichten der ersten bzw. zweiten Source- oder Drain-Struktur sind.
  • Ausführungsbeispiel 19: Eine integrierte Schaltungsstruktur umfasst eine Finne umfassend einen unteren Finnenabschnitt und einen oberen Finnenabschnitt. Ein Gate-Stapel ist über dem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste Source- oder Drain-Struktur umfasst eine epitaktische Struktur, eingebettet in die Finne an der ersten Seite des Gate-Stapels, die epitaktische Struktur umfassend eine untere Halbleiterschicht und eine Abdeckungs-Halbleiterschicht. Eine zweite Source- oder Drain-Struktur umfasst eine epitaktische Struktur, eingebettet in die Finne an der zweiten Seite des Gate-Stapels, die epitaktische Struktur umfassend eine untere Halbleiterschicht und eine Abdeckungs-Halbleiterschicht. Die untere Halbleiterschicht von jeder der epitaktischen Strukturen der ersten und zweiten Source- oder Drain-Struktur umfasst Silizium, Germanium und Bor. Die Abdeckungs-Halbleiterschicht der epitaktischen Struktur von jeder der ersten und zweiten Source- oder Drain-Struktur hat eine Germaniumkonzentration größer als die untere Halbleiterschicht. Die erste und zweite Source- oder Drain-Struktur haben eine Resistivität kleiner oder gleich 0,3 mOhm·cm. Ein erster leitfähiger Kontakt ist auf der Abdeckungs-Halbleiterschicht der ersten Source- oder Drain-Struktur. Ein zweiter leitfähiger Kontakt ist auf der Abdeckungs-Halbleiterschicht der zweiten Source- oder Drain-Struktur. Ein erster dielektrischer Abstandhalter ist entlang von Seitenwänden des ersten leitfähigen Kontakts, und die Abdeckungs-Halbleiterschicht der ersten Source- oder Drain-Struktur ist zwischen dem ersten dielektrischen Abstandhalter begrenzt. Ein zweiter dielektrischer Abstandhalter ist entlang der Seitenwände des zweiten leitfähigen Kontakts, und die Abdeckungs-Halbleiterschicht der zweiten Source- oder Drain-Struktur ist zwischen dem zweiten dielektrischen Abstandhalter begrenzt.
  • Ausführungsbeispiel 20: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 19 umfasst ferner einen ersten und zweiten dielektrischen Seitenwandabstandshalter entlang der ersten und/oder zweiten Seite des Gate-Stapels.
  • Ausführungsbeispiel 21: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 19 oder 20, wobei die untere Halbleiterschicht jeder der epitaktischen Strukturen der ersten und zweiten Source- oder Drain-Struktur eine Atomkonzentration von Bor im Bereich von 1E20 Atomen/cm3 - 3E21 Atomen/cm3 und eine Germaniumkonzentration im Bereich von 10% bis 85% aufweist.
  • Ausführungsbeispiel 22: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 19, 20 oder 21, wobei die Resistivität der ersten und zweiten Source- oder Drain-Struktur in dem Bereich von 0,1 mOhm·cm bis 0,3 mOhm·cm ist.
  • Ausführungsbeispiel 23: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 19, 20, 21 oder 22, wobei die erste und zweite Source- oder Drain-Struktur eine uniaxiale Druckspannung auf die Finne ausübt.
  • Ausführungsbeispiel 24: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 19, 20, 21, 22 oder 23, wobei die Abdeckungs-Halbleiterschicht im Wesentlichen aus Germanium besteht.
  • Ausführungsbeispiel 25: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 19, 20, 21, 22, 23 oder 24, wobei der untere Finnenabschnitt einen Abschnitt eines darunter liegenden einkristallinen Bulk-Silizium-Substrats umfasst.

Claims (25)

  1. Eine integrierte Schaltungsstruktur, umfassend: eine Finne mit einem unteren Finnenabschnitt und einem oberen Finnenabschnitt; einen Gate-Stapel über dem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist; eine erste Source- oder Drain-Struktur, umfassend eine epitaktische Struktur, eingebettet in die Finne an der ersten Seite des Gate-Stapels; und eine zweite Source- oder Drain-Struktur, umfassend eine epitaktische Struktur, eingebettet in die Finne an der zweiten Seite des Gate-Stapels, wobei jede epitaktische Struktur der ersten und zweiten Source- oder Drain-Struktur Silizium, Germanium und Bor mit einer Atomkonzentration von Bor in dem Bereich von 1E20 Atome/cm3 - 3E21 Atome/cm3 und einer Germaniumkonzentration in dem Bereich von 10 % bis 85 % umfasst, und die erste und zweite Source- oder Drain-Struktur eine Resistivität von weniger als oder gleich 0,3 mOhm·cm aufweisen.
  2. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei die Resistivität der ersten und zweiten Source- oder Drain-Struktur in dem Bereich von 0,1 mOhm·cm bis 0,3 mOhm·cm ist.
  3. Die integrierte Schaltungsstruktur gemäß Anspruch 1 oder 2, wobei die erste und zweite Source- oder Drain-Struktur eine uniaxiale Druckspannung auf die Finne ausüben.
  4. Die integrierte Schaltungsstruktur gemäß Anspruch 1, 2 oder 3, wobei die erste und zweite Source- oder Drain-Struktur benachbart zu einer Isolationsstruktur sind.
  5. Die integrierte Schaltungsstruktur gemäß Anspruch 4, wobei die erste und zweite Source- oder Drain-Struktur eine untere Oberfläche unter einer oberen Oberfläche der Isolationsstruktur aufweisen.
  6. Die integrierte Schaltungsstruktur gemäß Anspruch 1, 2, 3, 4 oder 5, wobei der untere Finnenabschnitt einen Abschnitt eines darunter liegenden einkristallinen Bulk-Silizium-Substrats umfasst.
  7. Die integrierte Schaltungsstruktur gemäß Anspruch 1, 2, 3, 4, 5 oder 6, ferner umfassend: einen ersten und zweiten dielektrischen Gate-Seitenwand-Abstandhalter entlang jeweils der ersten und zweiten Seite des Gate-Stapels.
  8. Die integrierte Schaltungsstruktur gemäß Anspruch 1, 2, 3, 4, 5, 6 oder 7, ferner umfassend: einen ersten leitfähigen Kontakt auf der epitaktischen Struktur der ersten Source- oder Drain-Struktur, und einen zweiten leitfähigen Kontakt auf der epitaktischen Struktur der zweiten Source- oder Drain-Struktur.
  9. Die integrierte Schaltungsstruktur gemäß Anspruch 8, wobei der erste und zweite leitfähige Kontakt in einer partiellen Aussparung in den epitaktischen Strukturen der jeweiligen ersten und zweiten Source- oder Drain-Struktur sind.
  10. Eine integrierte Schaltungsstruktur, umfassend: eine Finne mit einem unteren Finnenabschnitt und einem oberen Finnenabschnitt; einen Gate-Stapel über dem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist; eine erste Source- oder Drain-Struktur, umfassend eine epitaktische Struktur, eingebettet in die Finne an der ersten Seite des Gate-Stapels, die epitaktische Struktur umfassend eine untere Halbleiterschicht und eine Abdeckungs-Halbleiterschicht, und eine zweite Source- oder Drain-Struktur, umfassend eine epitaktische Struktur, eingebettet in die Finne an der zweiten Seite des Gate-Stapels, die epitaktische Struktur umfassend eine untere Halbleiterschicht und eine Abdeckungs-Halbleiterschicht, wobei die untere Halbleiterschicht von jeder der epitaktischen Strukturen der ersten und zweiten Source- oder Drain-Struktur Silizium, Germanium und Bor aufweist, wobei die Abdeckungs-Halbleiterschicht der epitaktischen Struktur von jeder der ersten und zweiten Source- oder Drain-Struktur eine größere Germaniumkonzentration als die untere Halbleiterschicht aufweist, und wobei die erste und zweite Source- oder Drain-Struktur eine Resistivität von weniger als oder gleich 0,3 mOhm·cm aufweist.
  11. Die integrierte Schaltungsstruktur gemäß Anspruch 10, wobei die untere Halbleiterschicht jeder der epitaktischen Strukturen der ersten und zweiten Source- oder Drain-Struktur eine Atomkonzentration von Bor in dem Bereich von 1E20 Atomen/cm3 - 3E21 Atomen/cm3 und eine Germaniumkonzentration in dem Bereich von 10% bis 85% aufweist.
  12. Die integrierte Schaltungsstruktur gemäß Anspruch 10 oder 11, wobei die Resistivität der ersten und zweiten Source- oder Drain-Struktur in dem Bereich von 0,1 mOhm·cm bis 0,3 mOhm·cm ist.
  13. Die integrierte Schaltungsstruktur gemäß Anspruch 10, 11 oder 12, wobei die erste und zweite Source- oder Drain-Struktur eine uniaxiale Druckspannung auf die Finne ausüben.
  14. Die integrierte Schaltungsstruktur gemäß Anspruch 10, 11, 12 oder 13, wobei die Abdeckungs-Halbleiterschicht im Wesentlichen aus Germanium besteht.
  15. Die integrierte Schaltungsstruktur gemäß Anspruch 10, 11, 12, 13 oder 14, wobei der untere Finnenabschnitt einen Abschnitt eines darunter liegenden einkristallinen Bulk-Silizium-Substrats umfasst.
  16. Die integrierte Schaltungsstruktur gemäß Anspruch 10, 11, 12, 13, 14 oder 15, ferner umfassend: einen ersten und zweiten dielektrischen Gate-Seitenwand- Abstandhalter entlang jeweils der ersten und zweiten Seite des Gate-Stapels.
  17. Die integrierte Schaltungsstruktur gemäß Anspruch 10, 11, 12, 13, 14, 15 oder 16, ferner umfassend: einen ersten leitfähigen Kontakt auf der Abdeckungs-Halbleiterschicht der ersten Source- oder Drain-Struktur, und einen zweiten leitfähigen Kontakt auf der Abdeckungs-Halbleiterschicht der zweiten Source- oder Drain-Struktur.
  18. Die integrierte Schaltungsstruktur gemäß Anspruch 17, wobei der erste und zweite leitfähige Kontakt in einer partiellen Aussparung in den Abdeckungs-Halbleiterschichten jeweils der ersten und zweiten Source- oder Drain-Struktur sind.
  19. Eine integrierte Schaltungsstruktur, umfassend: eine Finne mit einem unteren Finnenabschnitt und einem oberen Finnenabschnitt; einen Gate-Stapel über dem oberen Finnenabschnitt der Finne, wobei der Gate-Stapel eine erste Seite gegenüber einer zweiten Seite aufweist; eine erste Source- oder Drain-Struktur, umfassend eine epitaktische Struktur, eingebettet in die Finne an der ersten Seite des Gate-Stapels, die epitaktische Struktur umfassend eine untere Halbleiterschicht und eine Abdeckungs-Halbleiterschicht; und eine zweite Source- oder Drain-Struktur umfassend eine epitaktische Struktur, eingebettet in die Finne an der zweiten Seite des Gate-Stapels, die epitaktische Struktur umfassend eine untere Halbleiterschicht und eine Abdeckungs-Halbleiterschicht, wobei die untere Halbleiterschicht von jeder der epitaktischen Strukturen der ersten und zweiten Source- oder Drain-Struktur Silizium, Germanium und Bor aufweist, wobei die Abdeckungs-Halbleiterschicht der epitaktischen Struktur von jeder der ersten und zweiten Source- oder Drain-Struktur eine größere Germaniumkonzentration als die untere Halbleiterschicht aufweist, und wobei die erste und zweite Source- oder Drain-Struktur eine Resistivität von weniger als oder gleich 0,3 mOhm·cm aufweist; einen ersten leitfähigen Kontakt auf der Abdeckungs-Halbleiterschicht der ersten Source- oder Drain-Struktur; einen zweiten leitfähigen Kontakt auf der Abdeckungs-Halbleiterschicht der zweiten Source- oder Drain-Struktur, einen ersten dielektrischen Abstandhalter entlang von Seitenwänden des ersten leitfähigen Kontakts, wobei die Abdeckungs-Halbleiterschicht der ersten Source- oder Drain-Struktur zwischen dem ersten dielektrischen Abstandhalter begrenzt ist; und einen zweiten dielektrischen Abstandhalter entlang von Seitenwänden des zweiten leitfähigen Kontakts, wobei die Abdeckungs-Halbleiterschicht der zweiten Source- oder Drain-Struktur zwischen dem zweiten dielektrischen Abstandhalter begrenzt ist.
  20. Die integrierte Schaltungsstruktur gemäß Anspruch 19, ferner umfassend: einen ersten und zweiten dielektrischen Gate-Seitenwand- Abstandhalter jeweils entlang der ersten und zweiten Seite des Gate-Stapels.
  21. Die integrierte Schaltungsstruktur gemäß Anspruch 19 oder 20, wobei die untere Halbleiterschicht jeder der epitaktischen Strukturen der ersten und zweiten Source- oder Drain-Struktur eine Atomkonzentration von Bor in dem Bereich von 1E20 Atomen/cm3 - 3E21 Atomen/cm3 und eine Germaniumkonzentration in dem Bereich von 10% bis 85% aufweist.
  22. Die integrierte Schaltungsstruktur gemäß Anspruch 19, 20 oder 21, wobei die Resistivität der ersten und zweiten Source- oder Drain-Struktur in dem Bereich von 0,1 mOhm·cm bis 0,3 mOhm·cm ist.
  23. Die integrierte Schaltungsstruktur gemäß Anspruch 19, 20, 21 oder 22, wobei die erste und zweite Source- oder Drain-Struktur eine uniaxiale Druckspannung auf die Finne ausüben.
  24. Die integrierte Schaltungsstruktur gemäß Anspruch 19, 20, 21, 22 oder 23, wobei die Abdeckungs-Halbleiterschicht im Wesentlichen aus Germanium besteht.
  25. Die integrierte Schaltungsstruktur gemäß Anspruch 19, 20, 21, 22, 23 oder 24, wobei der untere Finnenabschnitt einen Abschnitt eines darunter liegenden einkristallinen Bulk-Silizium-Substrats umfasst.
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