TW202038469A - 具有低電阻率的源極或汲極結構 - Google Patents

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Abstract

描述了具有低電阻率的源極或汲極結構的積體電路結構。在範例中，積體電路結構包含具有下鰭部和上鰭部的鰭。閘極堆疊係在所述鰭的所述上鰭部上方，所述閘極堆疊具有與第二側相對的第一側。第一源極或汲極結構包含嵌入在所述閘極堆疊的所述第一側的所述鰭中的磊晶結構。第二源極或汲極結構包含嵌入在所述閘極堆疊的所述第二側的所述鰭中的磊晶結構。所述第一源極或汲極結構和所述第二源極或汲極結構的每個磊晶結構包含矽、鍺和硼。所述第一源極或汲極結構和所述第二源極或汲極結構具有小於或等於0.3毫歐姆•公分的電阻率。

Description

具有低電阻率的源極或汲極結構
本發明的實施例在於先進積體電路結構製造的領域，並且特別是，在於具有低電阻率的源極或汲極結構的積體電路結構。
在過去數十年，積體電路中之特徵的縮放(scaling)已是不斷成長的半導體工業背後之驅動力。縮放至越來越小的特徵致使了半導體晶片之有限面積上的功能性單元之增加的密度。例如，縮小電晶體尺寸使得在晶片上結合增加數目的記憶體或邏輯裝置，導致增加容量之產品的製造。然而，對於越來越多的容量之驅動並不是沒有問題的。將各裝置之效能最佳化的需求變得越來越重要。
傳統及目前已知的製造程序中之變化性可能限制將其進一步延伸入10奈米節點或次10奈米節點範圍之可能性。因此，用於未來技術節點所需之功能元件的製造可能需要引入新的方法或者將新的技術整合於目前製造程序中或取代目前的製造程序。
與
描述了具有低電阻率的源極或汲極結構的積體電路結構，以及製造具有低電阻率的源極或汲極結構的方法。在以下描述中，闡述了許多具體細節，如具體的整合和材料方案，以提供對本發明的實施例的透徹理解。對於本領域技術人員將顯而易見的是，可以在沒有這些具體細節的情況下實踐本發明的實施例。在其它範例中，未詳細描述諸如積體電路設計佈局的眾所皆知特徵，以免不必要地模糊本發明的實施例。此外，要理解的是，圖式中所示的各種實施例是說明性的表示，並且不一定按比例繪製。
以下的詳細描述本質上僅是說明性，並不意於限制申請標的之實施例或此類實施例的應用以及使用。如本文中所使用的，詞語「範例性」是指「用作範例、例子或說明」。本文中描述為範例性的任何實現不一定被解釋為比其它實現較佳或有利。再者，並無意圖由先前技術領域、先前技術、簡單摘要或以下詳細說明中所提出之任何明確表達的或暗示性的理論所約束。
本說明書包含對「一個實施例」或「實施例」的參照。用語「在一個實施例中」或「在實施例中」的出現不一定指相同的實施例。可以按照與本發明一致的任何合適方式來組合特定特徵、結構或特性。
用語。以下段落為在本發明(包含所附請求項)中出現的用語提供了定義或上下文：
「包含」。此用語是開放式的。如在所附申請專利範圍中所使用的，此用語不排除額外的結構或操作。
「配置成」。各種單元或元件可以被描述或請求為「配置成」執行一或多個任務。在這種上下文中，「配置成」用於透過指出在操作期間包含執行這些一或多個任務的結構的單元或元件來表示結構。因此，即使指定的單元或元件當前並未工作(例如，未開啟或未啟用)，也可以說所述單元或元件被配置成執行任務。明確指出將單元或電路或元件「配置成」進行一或多個工作是明確地表示針對該單元或元件不要引用35 U.S.C. §112(第六段)。
「第一」、「第二」等。如本文中所使用，這些用語被使用為在其後方之名詞的標示，且並未暗示任何類型的排序(例如，空間、時間、邏輯等)。
「耦接」。下面的說明是指稱被「耦接」在一起的元件或節點或特徵。如本文中所使用，除非另有明確地聲明，「耦接」指的是一個元件或節點或特徵被直接地或間接地結合至另一元件或節點或特徵(或者直接地或間接地與另一元件或節點或特徵通訊)，並且不一定是機械地。
此外，某些用語也可被用於以下描述中以僅供參考之目的，而因此不意欲為限制性的。例如，諸如「較高」、「較低」、「上方」，及「下方」是指稱該參考所應用之圖形中的方向。諸如「前」、「後」、「後方」、「側面」、「外側」，及「內側」等用語係描述參考之恆定(但任意)框內的元件之部分的定向或位置或兩者，其係藉由參考描述討論中元件之文字及相關圖式而變得清楚明白。此種用語可包括以上所明確地提及之字詞、其衍生詞，及類似含義的字詞。
「禁止」。如本文中所使用，禁止被用來描述減少或最小化效果。當元件或特徵被描述為禁止行動、動作、或狀況時，其可完全地防止結果或後果或未來狀態。此外，「禁止」也可指稱可能另外地發生之後果、效能、或效果的減少或減輕。因此，當元件、元素、或特徵被指稱為禁止結果或狀態時，其無須完全地防止或去除該結果或狀態。
本文所描述的實施例可以關於前段(FEOL)半導體處理和結構。FEOL是積體電路(IC)製造的第一部分，其中各個裝置(例如，電晶體、電容器、電阻器等)在半導體基板或層中被圖案化。FEOL通常覆蓋直至(但不包含)金屬互連層的沉積的一切。在最後FEOL操作之後，結果通常是具有隔離電晶體的晶圓(例如，沒有任何導線)。
本文描述的實施例可以針對後段(BEOL)半導體處理和結構。BEOL是IC製造的第二部分，其中各個裝置(例如，電晶體、電容器、電阻器等)以晶圓上的佈線(例如，一或多個金屬化層)變成互連。BEOL包含接點、絕緣層(介電質)、金屬層和用於晶片至封裝連接的接合部位。在製造階段的BEOL部分中，接點(墊)、互連線、通孔和介電質結構被形成。對於當代IC製程，可以在BEOL中加入大於10層金屬層。
下面描述的實施例可以適用於FEOL處理和結構、BEOL處理和結構，或FEOL和BEOL處理和結構兩者。特別是，儘管可以使用FEOL處理方案來說明範例性處理方案，但是這種方法也可以適用於BEOL處理。同樣地，儘管可以使用BEOL處理方案來說明範例性處理方案，但是這種方法也可以適用於FEOL處理。
根據本發明的一或多個實施例，描述了具有超低電阻率的源極或汲極(源極/汲極，S/D)結構的PMOS電晶體。
為了提供上下文，一般PMOS源極或汲極結構遭受或具有高電阻(例如，大於0.4毫歐姆·公分)或缺乏選擇性。最先進的解決方案包含嘗試併入比所需更多的摻雜物原子，並且在下游處理期間以熱退火程序啟用所述摻雜物原子。然而，過量的化學摻雜可致使源極或汲極結構中的缺陷，降低了源極或汲極結構用以應變相鄰通道區域的能力。此外，可能必須控制或限制這種熱退火，以防止摻雜物原子擴散到可能不適合積體電路的其它特徵的程度。同樣地，任何透過熱退火啟用的摻雜物可能會在稍後的處理操作中停用。
根據本發明的實施例，實現了前驅物和製程條件的合適選擇，以實現具有電阻率小於或等於0.3毫歐姆·公分(例如，0.2至0.3毫歐姆·公分之間)的選擇性PMOS源極或汲極結構。本文描述的實施例可以提供具有相對低得多的外部電阻的源極或汲極結構，從而致使改善的電晶體效能。在實施例中，相關電晶體的外部電阻被最小化，從而致使在通道中增加的電流流動，和整體的效能提高。此外，實施例可以關於如沉積的高活性摻雜程度，以允許移除或減少稍後啟用退火。實施例可以被實現成最小化摻雜物的任何擴散，其允許更突變的接面。根據本文所述的實施例，具有等於或基本上等於用於源極或汲極半導體材料的最大活性摻雜濃度的化學濃度的源極或汲極結構減少或消除了在源極或汲極結構中的風險或缺陷形成，從而在通道中的應變增加，並且通道遷移率增加。此外，在源極汲極中任何額外的非活性摻雜物原子將作為源極/汲極的散射位點並且降低源極或汲極內的遷移率。
根據本發明的一或多個實施例，可以將低電阻率的源極或汲極結構製造結合到一般的PMOS電晶體處理方案中。在源極或汲極材料沉積期間，然而，前驅物的選擇和製程條件被選擇以使得在沉積時對於具有低電阻率(例如，小於0.3毫歐姆·公分)的選擇性PMOS源極汲極沉積。本發明的實施例可以是由超低電阻率的PMOS源極或汲極結構的存在而可檢測的，其係基於SIMS的組合和或表示具有10至85%的Ge的SiGe：B的源極汲極組成，以及約為1E20至3E21立方公分的B，並且結合從裝置測量得到的低外部電阻的APT，以及透過Pico探針測得的電阻率係介於例如0.2到0.3毫歐姆·公分之間。此外，XSEM和XTEM分析可能顯示PMOS源極或汲極生長沒有任何結節。
根據本發明的實施例，本文描述的超低電阻率的PMOS源極或汲極結構可以被製造為附隨的應變或無應變矽(Si)通道、應變或無應變矽鍺(SiGe)通道，或應變或無應變鍺(Ge)通道。本文描述的結合超低電阻率PMOS源極或汲極結構的製造的處理方案可以是先閘極或後閘極方法。實施例可以適用於使用奈米線、奈米帶、鰭和平面電晶體。實施例可以適用於使用堆疊的CMOS或電晶體，其中後端接點透過通孔從晶圓的背面製造。實施例可以包含當在溝槽接點(TCN)形成，或隨即在源極或汲極沉積之後，用於接點的通孔被打開時，沉積在超低電阻率膜的頂部上的伴隨的較高Ge%(例如，高達100%Ge)的蓋的製造，以提供包含覆蓋層的超低電阻率PMOS源極或汲極結構。
作為範例性程序流程，圖1A-1D顯示根據本發明的實施例的表示在製造具有低電阻率的源極或汲極結構的積體電路結構的方法中的各種操作的截面圖。
參考圖1A，起始結構100包含基板102，如矽基板。如圖1B所示，接著在基板102上形成包含掩模層106A、106B和106C的堆疊的經圖案化掩模106。經圖案化掩模106用於將鰭104圖案化到基板102中，從而形成經圖案化基板102’。參照圖1C，淺溝槽隔離(STI)結構108係在下部鰭104部分之間形成。包含虛設閘極介電質110、虛設閘極電極112和硬掩模層114的虛設閘極結構係形成在穿過STI結構108突出的鰭104的上部上方。接著沿著閘極側壁並且在一些鰭部分形成間隔件116，同時露出其它鰭部分。如圖1D所示。接著蝕刻暴露的鰭部分以形成具有通道區104’以及磊晶超低電阻率源極或汲極結構118在其中的兩次圖案化的基板102”。隨後的處理可以包含用高k閘極介電質層和金屬閘極電極代替虛設閘極結構。
如本文所描述的具有低電阻率的源極或汲極結構利用對於基線處理流程的最小修改在平面、三閘極、鰭式場效、奈米線或奈米帶結構之上或之內生長。在實施例中，源極或汲極結構的整個磊晶結構由單一超低電阻率膜組成，下面結合圖2G'描述其範例。可以理解的是，然而，超低電阻率膜可以代替地只在尖端使用，或者只在較低的結構部分使用，具有摻硼的高含量鍺填充和/或形成在其上的蓋，其範例在以下結合圖2G和2G”進行描述。
本文描述的一或多個實施例關於包含其上生長有具有蓋的低電阻率源極或汲極結構的製造程序和結構，其範例結合了圖2A-2G被描述。本文描述的一或多個實施例關於包含不具有蓋層的低電阻率源極或汲極結構的製造程序和結構，其範例結合了圖2A-2D和2G’被描述。本文描述的一或多個實施例關於包含其上生長有具有蓋的低電阻率源極或汲極結構的製造程序和結構，所述蓋在接點開口期間製造，其範例結合了圖2A-2D和圖2G”被描述。
在範例性程序流程中，圖2A-2G顯示根據本發明的實施例的表示在製造具有低電阻率的源極或汲極結構的積體電路結構的方法中的各種操作的截面圖。圖2G’顯示根據本發明的另一實施例的具有低電阻率的源極或汲極結構的另一積體電路結構的截面圖。圖2G”顯示根據本發明的另一實施例的具有低電阻率的源極或汲極結構的另一積體電路結構的截面圖。
參考圖2A，可選地，通道材料204係生長在基板202上，如矽基板。在實施例中，通道材料204包含矽。在實施例中，通道材料204包含矽和鍺。在實施例中，通道材料204包含鍺。在實施例中，通道材料204是III-V族材料。在其它實施例中，不形成獨特的通道材料204，並且在基板202的表面上進行以下描述的程序操作。
參照圖2B，將通道材料204圖案化為鰭206。所述圖案化可以形成進入基板202的凹部208，如圖所示。
參照圖2C，鰭206之間的溝槽填充有淺溝槽隔離材料，接著將其研磨並凹陷以形成隔離結構210。所述程序可以進一步涉及介電質隔離屏障的沉積、圖案化和凹陷。所述程序繼續進行閘極氧化物材料和閘極電極材料(其可以是虛設閘極氧化物材料和虛設閘極電極材料)的沉積以及圖案化，以及閘極間隔件的形成，以形成閘極堆疊212和閘極間隔件214。
參照圖2D，鰭206在位置218處與閘極堆疊212的相鄰側被蝕刻。蝕刻在閘極堆疊212下方留下通道區216。
參考圖2E，源極或汲極結構形成涉及下部源極或汲極材料220和覆蓋半導體層222(其可在原位生長)的生長。可替代地，不生長覆蓋半導體層222，其結合圖2G’描述了範例性的所得結構。在任一情況下，在實施例中，源極或汲極結構包含矽、鍺和硼。在實施例中，源極或汲極結構由在沉積期間(例如，原位)摻雜有硼原子的矽鍺組成。在一個這種實施例中，硼原子被活化作為雜質原子，例如，代替地在原位沉積程序中摻入矽鍺晶格。也就是說，在沉積時實現了高濃度的活化硼摻雜物，這對比於需要隨後的退火以實現結合和活化的一般間隙硼夾雜物。
在實施例中，在沉積程序中原位沉積低電阻率的矽鍺源極或汲極材料，其中結合有活化的硼摻雜物，其涉及使用矽前驅物、鍺前驅物和硼前驅物。在一個實施例中，所述矽前驅物是一種諸如(但不限於)SiH4 、Si2 H6 、CSiH6 、C6 H16 Si、CH3 SiH3 ,(Si(CH3 )2 )6 、(Si(CH3 )3 )2 、[(CH3 )3 C]2 SiH2 、[(CH3 )2 N]2 Si(CH3 )2 、[NH(C4 H9 )]2 SiH2 、C8 H22 N2 Si、C8 H23 NSi2 、C7 H19 NSi、二氯矽烷(DCS)、三氯矽烷(TCS)、SiCl4 、CH3 (CH2 )3 SiCl3 、(CH3 )3 SiNHSi (CH3 )3 、(CH3 )3 SiSi(CH3 )2 Cl、[ClSi(CH3 )2 ]2 、C2 H6 Cl2 Si、C12 H10 Cl2 Si、C2 H5 Cl3 Si、CH3 SiHCl2 、CH3 Cl3 Si、或SiBr4 。在一個實施例中，鍺前驅物是一種諸如(但不限於)GeH4 、Ge2 H6 、GeCl4 、GeBr4 、GeI2 、C16 H36 Ge、(CH3 )4 Ge、(CH3 )3 GeGe(CH3 )3 、CH3 (CH2 )3 ]3 GeH、(C2 H5 )3 GeH、(C6 H5 )3 GeH、(CH3 )3 GeCl、(CH3 )2 GeCl2 、C2 H5 GeCl3 、(C6 H5 )3 GeCl、(CH3 )3 GeBr或GeF4 。在一個實施例中，硼前驅物是一種諸如(但不限於)B2 H6 、B10 H14 、BBr3 、BCl3 、BF3 、B2 F4 、C18 F15 B、B3 Cl3 H3 N3 、三基硼烷(TMB)、三B基硼烷、B(CD3 )3 、C3 H9 B、C6 H15 B、C18 H15 B、C12 H24 B2 O4 、[(CH3 )2 CHO]3 B、[(CH3 )3 CO]3 B、C10 H19 BClNSi或[(CH3 )2 N]2 BB[N(CH3 )2 ]2 。在具體的實施例中，BCl3 被用作硼前驅物，並且源極或汲極材料在400至850度攝氏度之間(且在特定實施例中約為700度攝氏度)的沉積溫度下被形成，連同矽前驅物、鍺前驅物，和氯化氫(HCl)作為共沉積氣體。
參考圖2F，隔離材料係形成在圖2E的源極或汲極結構上。接著，隔離材料被圖案化和凹陷，以暴露所述源極或汲極結構和形成次要間隔件226和溝槽228。在一個實施例中，隔離材料的凹陷係使用蝕刻程序來進行，其停止在或部分地進入覆蓋半導體層222，在後者的情況下，形成了圖案化的源極或汲極覆蓋半導體層222’。在另一實施例中，在不實現覆蓋半導體層222的情況下，蝕刻程序停止在或部分地進入源極或汲極材料220。
參考圖2G，進行了源極或汲極接點材料沉積和圖案化，以形成導電接點230。在實施例中，導電接點230在第一和第二源極或汲極結構的覆蓋半導體層222或222’上。在一個這種實施例中，第一和第二導電接點230係在第一和第二源極或汲極結構的覆蓋半導體層222’中的局部凹陷中。應當理解，儘管未顯示，但是接著可以在圖2G的結構上進行後端處理。
再次參照圖2G，根據本發明的實施例，積體電路結構具有鰭(216和基板202的圖案化部分)。鰭具有下鰭部(216的部分和隔離結構210的頂面下方202的圖案化部分)和上鰭部(隔離結構210的頂面上方的216的部分)。閘極堆疊212係在鰭的上鰭部之上，閘極堆疊212具有與第二側相對的第一側。第一源極或汲極結構包含在閘極堆疊的第一側(例如，閘極堆疊212的左側側)處嵌入在鰭中的磊晶結構。第二源極或汲極結構包含在閘極堆疊的第二側(例如，閘極堆疊212的右側側)處嵌入在鰭中的磊晶結構。第一和第二源極或汲極結構的磊晶結構包含下部半導體層220和覆蓋半導體層222’(或者在沒有凹部的情況下為圖2E的222)。在實施例中，第一和第二源極或汲極結構中之各者的磊晶結構的下部半導體層220包含矽、鍺和硼。第一和第二源極或汲極結構中之各者的磊晶結構的覆蓋半導體層222’或222具有比下部半導體層220大的鍺濃度。第一和第二源極或汲極結構具有小於或等於0.3毫歐姆•公分的電阻率。
關於圖2G，在實施例中，第一和第二源極或汲極結構中之各者的磊晶結構的下部半導體層220具有1E20原子/立方公分至3E21原子/立方公分的範圍內的硼原子濃度，以及10%至85%的範圍內的鍺濃度。在實施例中，覆蓋半導體層222’或222具有大於50%的鍺濃度。在實施例中，覆蓋半導體層222’或222實質上由鍺組成。
關於圖2G，在實施例中，第一和第二源極或汲極結構的電阻率係在0.1毫歐姆•公分到0.3毫歐姆•公分的範圍內。在一個這種實施例中，第一和第二源極或汲極結構在鰭上致使單軸壓縮應變。在實施例中，第一和第二源極或汲極結構的下部半導體層220與隔離結構210相鄰。在一個這種實施例中，第一和第二源極或汲極結構的下部半導體層220具有在隔離結構210的上表面下方的下表面。
與圖2G相比，在圖2G’中，顯示不使用覆蓋半導體層的實施例。特別是，源極或汲極結構僅包含單一源極或汲極材料220’。導電接點230在第一和第二源極或汲極結構的單一源極或汲極材料220’上。在一個這種實施例中，儘管未顯示，但是第一和第二導電接點係在第一和第二源極或汲極結構的單一源極或汲極材料220’中的局部凹陷中。應當理解，儘管未顯示，但是接著可以在圖2G’的結構上進行後端處理。
再次參考圖2G’，根據本發明的實施例，積體電路結構包含鰭(216和基板202的圖案化部分)，所述鰭具有下鰭部(216的部分和隔離結構210的頂面下方202的圖案化部分)和上鰭部(隔離結構210的頂面上方的216的部分)。閘極堆疊212係在鰭的上鰭部之上，閘極堆疊212具有與第二側相對的第一側。第一源極或汲極結構包含在閘極堆疊212的第一側處嵌入在鰭中的磊晶結構(左側220’)。第二源極或汲極結構包含在閘極堆疊212的第二側處嵌入在鰭中的磊晶結構(右側220’)。在實施例中，第一和第二源極或汲極結構中的各磊晶結構包含矽、鍺和硼，其具有1E20原子/立方公分至3E21原子/立方公分的範圍內的硼原子濃度，以及10%至85%的範圍內的鍺濃度，以及第一和第二源極或汲極結構具有小於或等於0.3毫歐姆•公分的電阻率。
關於圖2G’，在實施例中，第一和第二源極或汲極結構的電阻率係在0.1毫歐姆•公分到0.3毫歐姆•公分的範圍內。在一個這種實施例中，第一和第二源極或汲極結構在鰭上致使單軸壓縮應變。在實施例中，第一和第二源極或汲極結構的磊晶結構220’與隔離結構210相鄰。在一個這種實施例中，第一和第二源極或汲極結構的磊晶結構220’具有在隔離結構210的上表面下方的下表面。
與圖2G和2G’相比，在圖2G”中，顯示在形成次要間隔件226之後形成覆蓋半導體層的實施例。特別是，第一和第二源極或汲極結構的磊晶結構各包含在下部半導體層220”上的覆蓋半導體層225。導電接點230係在第一和第二源極或汲極結構的覆蓋半導體層225上。應當理解，儘管未顯示，但是接著可以在圖2G”的結構上進行後端處理。
再次參照圖2G”，根據本發明的實施例，積體電路結構包含鰭(216和基板202的圖案化部分)，所述鰭具有下鰭部(216的部分和隔離結構210的頂面下方202的圖案化部分)和上鰭部(隔離結構210的頂面上方的216的部分)。閘極堆疊212係在鰭的上鰭部之上，閘極堆疊212具有與第二側相對的第一側。第一源極或汲極結構包含在閘極堆疊的第一側處嵌入在鰭中的磊晶結構，所述磊晶結構具有下部半導體層(左側220”)和覆蓋半導體層(左側225)。第二源極或汲極結構包含嵌入在閘極堆疊的第二側的鰭中的磊晶結構，所述磊晶結構具有下部半導體層(右側220”)和覆蓋半導體層(右側225)。第二源極或汲極結構包含嵌入在閘極堆疊212的第二側的鰭中的下部磊晶源極或汲極結構(右側220”)。第一和第二源極或汲極結構包含限制在導電接點230的介電質間隔件226之間的覆蓋半導體層225。在實施例中，第一和第二源極或汲極結構的每個磊晶結構的下部半導體層包含矽、鍺和硼，第一和第二電極或汲極結構中之各者的磊晶結構的覆蓋半導體層具有比下部半導體層大的鍺濃度，並且第一和第二電極或汲極結構具有小於或等於0.3毫歐姆•公分的電阻率。
在實施例中，再次參考圖2G”，第一導電接點(左側230)係在第一源極或汲極結構的覆蓋半導體層上(左側225)。第二導電接點(右側230)係在第二源極或汲極結構的覆蓋半導體層上(右側225)。第一介電質間隔件(左側226)沿著第一導電接點的側壁(左側230)，並且第一源極或汲極結構的覆蓋半導體層(左側225)被限制在第一介電質間隔件之間(左側226)。第二介電質間隔件(右側226)沿著第二導電接點的側壁(右側230)，並且第二源極或汲極結構的覆蓋半導體層(右側225)被限制在第二介電質間隔件之間(右側226)。在未顯示的一個實施例中，覆蓋半導體層225在第一和第二下部半導體層220”中的局部凹陷中。在另一個實施例中，如圖所示，第一和第二下部半導體層220”未被凹陷。
關於圖2G”，在實施例中，第一和第二源極或汲極結構的每個磊晶結構的下部半導體層220”具有1E20原子/立方公分至3E21原子/立方公分的範圍內的硼原子濃度，以及10%至85%的範圍內的鍺濃度。在實施例中，覆蓋半導體層225具有大於60%的鍺濃度。在實施例中，覆蓋半導體層225實質上由鍺組成。
相對於圖2G”，在實施例中，第一和第二源極或汲極結構的電阻率係在0.1毫歐姆·公分到0.3毫歐姆·公分的範圍內。在一個這種實施例中，第一和第二源極或汲極結構在鰭上致使單軸壓縮應變。在實施例中，第一和第二源極或汲極結構的下部半導體層220”與隔離結構210相鄰。在一個這種實施例中，第一和第二源極或汲極結構的下部半導體層220”具有在隔離結構210的上表面下方的下表面。
在另一個態樣中，圖3A顯示根據本發明另一個實施例的在一對半導體鰭上的複數個閘極線的平面圖。
參考圖3A，複數個主動閘極線304係形成在複數個半導體鰭300上。虛設閘極線306係在複數個半導體鰭300的端部。閘極線304/306之間的間距308是其中溝槽接點可被配置以提供導電接點給源極或汲極區域(如源極或汲極區域351、352、353以及354)的位置。在實施例中，所述複數個閘極線304/306的圖案或複數個半導體鰭300的圖案被描述為光柵結構。在一個實施例中，所述光柵狀圖案包含所述複數個閘極線304/306和/或所述複數個半導體鰭300的圖案，其以一定的間距間隔開並且具有恆定寬度，或兩者。
圖3B顯示根據本發明一個實施例的沿著圖3A的a-a’軸截取的橫截面圖。
參考圖3B，複數個主動閘極線364係形成在半導體鰭362上方，而半導體鰭362係形成在基板360上方。虛設閘極線366係在半導體鰭362的端部。介電質層370係在虛設閘極線366的外部。溝槽接點材料397係在主動閘極線364之間，並且在虛設閘極線366和主動閘極線364之間。嵌入式下部源極或汲極結構368和對應的覆蓋半導體層369係在主動閘極線364之間並且在虛設閘極線366與主動閘極線364之間的半導體鰭362中。嵌入式下部源極或汲極結構368和對應的源極或汲極覆蓋半導體層369可以如結合圖2G的源極或汲極結構所描述的。可替代地，可以使用諸如結合圖2G’和2G”所描述的源極或汲極結構。
主動閘極線364包含閘極介電質結構398/399、功函數閘極電極部374和填充閘極電極部376，以及介電質覆蓋層378。介電質間隔件380在主動閘極線364和虛設閘極線366的側壁上排列。
在另一態樣中，描述了例如用於源極或汲極區域的溝槽接點結構。在範例中，圖4顯示根據本發明的另一實施例的具有用於PMOS裝置的溝槽接點的積體電路結構的截面圖。
參照圖4，積體電路結構450包含鰭452，如矽鍺鰭。閘極介電質層454係在鰭452上。閘極電極456係在閘極介電質層454之上。在實施例中，閘極電極456包含共形導電層458和導電填充物460。在實施例中，介電質蓋462係在閘極電極456之上並且在閘極介電質層454之上。閘極電極具有第一側456A和與第一側456A相對的第二側456B。介電質間隔件係沿著閘極電極456的側壁。在一個實施例中，閘極介電質層454進一步位於介電質間隔件463中的第一者和閘極電極456的第一側456A之間，並且在介電質間隔件463中的第二者和閘極電極456的第二側456B之間，如所描繪。在實施例中，儘管未顯示，但是薄的氧化物層，如熱或化學氧化矽或二氧化矽層，係位於鰭452和閘極介電質層454之間。
第一半導體源極或汲極區域464和第二半導體源極或汲極區域466分別與閘極電極456的第一側456A和第二側456B相鄰。在一個實施例中，第一半導體源極或汲極區域464和第二半導體源極或汲極區域466包含嵌入磊晶下部區域和對應的源極或汲極覆蓋半導體層495或497，以及分別被形成在鰭452的凹部465和467中，如圖所示。嵌入下部源極或汲極結構及對應的覆蓋半導體層495或497可以是如結合圖2G的源極或汲極結構所描述的那樣。可替代地，可以使用諸如結合圖2G’和2G”所描述的源極或汲極結構。
第一溝槽接點結構468和第二溝槽接點結構470係分別在相鄰於閘極電極456的第一側456A和第二側456B的第一半導體源極或汲極區域464和第二半導體源極或汲極區域466之上。第一溝槽接點結構468和第二溝槽接點結構470皆包含U形金屬層472和在整個U形金屬層472之上的T形金屬層474。在一個實施例中，U形金屬層472和T形金屬層474的成分不同。在一個這種實施例中，U形金屬層472包含鈦，而T形金屬層474包含鈷。在一個實施例中，第一溝槽接點結構468和第二溝槽接點結構470皆進一步包含T形金屬層474上的第三金屬層476。在一個這種實施例中，第三金屬層476和U形金屬層472具有相同的組成。在特定實施例中，第三金屬層476和U形金屬層472包含鈦，並且T形金屬層474包含鈷。
第一溝槽接點通孔478係電連接到第一溝槽接點468。在具體的實施例中，第一溝槽接點通孔478係在第一溝槽接點468的第三金屬層476上並且與其耦接。第一溝槽接點通孔478進一步在介電質間隔件463中的一個的一部分上並且與其接觸，並在介電質蓋462的一部分上且與其接觸。第二溝槽接點通孔480係電連接到第二溝槽接點470。在具體的實施例中，第二溝槽接點通孔480係在第二溝槽接點470的第三金屬層476上並且與其耦接。第二溝槽接點通孔480進一步在介電質間隔件463中的另一個的一部分上且與其接觸，並在介電質蓋462的另一部分上並且與其接觸。
在實施例中，金屬矽化物層482分別直接在第一溝槽接點結構468和第二溝槽接點結構470以及第一半導體源極或汲極區域464和第二半導體源極或汲極區域466之間。在實施例中，第一半導體源極或汲極區域464和第二半導體源極或汲極區域466是第一和第二P型半導體源極或汲極區域。
本文所述的一或多個實施例關於用於環繞式半導體接點的金屬化學氣相沉積的使用。實施例可適用於或包含化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、導電接點製造或薄膜中的一或多種。特定實施例可包含使用接點金屬的低溫(例如，小於500攝氏度，或在400至500攝氏度的範圍內)的化學氣相沉積的鈦或類似金屬層的製造，以提供共形源極或汲極接點。這種共形源極或汲極接點的實現可以改善三維(3D)電晶體互補金屬氧化物半導體(CMOS)效能。
為了提供上下文，可以使用濺鍍來沉積金屬與半導體的接點層。濺鍍是一種視線程序，並且可能不太適合3D電晶體製造。已知的濺鍍溶液在裝置接點表面上具有較差或不完整的金屬-半導體接面，其與沈積的發生成一定角度。根據本發明的一或多個實施例，實現了低溫化學氣相沉積程序以製造接點金屬，以提供三維共形性並最大化金屬半導體接面接點面積。所得到的較大接點面積可以減少接面的電阻。實施例可包含在具有非平坦形貌的半導體表面上沉積，其中區域的形貌指本身的表面形狀和特徵，並且非平坦形貌包含非平坦的表面形狀和特徵或表面形狀和特徵的部分，即不完全平坦的表面形狀和特徵。在實施例中，沉積係在具有相對高的鍺含量的源極或汲極結構的半導體表面上。
本文所述的實施例可以包含環繞接點結構的製造。在一個這種實施例中，描述了透過化學氣相沉積、電漿增強的化學氣相沉積、原子層沉積或電漿增強的原子層沉積而共形沉積在電晶體源極-汲極接點上的純金屬的使用。這種共形沉積可用於增加金屬半導體接點的可用面積並減少電阻，從而改善電晶體裝置的效能。在實施例中，相對較低溫度的沉積致使最小的每單位面積接面電阻。
應當理解，可以使用關於如本文所述的金屬層沉積程序的整合方案來製造各種積體電路結構。根據本發明的實施例，一種製造積體電路結構的方法包含：在具有RF來源的化學氣相沉積(CVD)腔室中提供基板，所述基板在其上具有特徵。所述方法還包含使四氯化鈦(TiCl4 )與氫(H2 )反應，以在基板的特徵上形成鈦(Ti)層。在實施例中，鈦層具有包含98%或更多的鈦和0.5至2%的氯的總原子組成。在替代實施例中，使用相似的程序來製造鋯(Zr)、鉿(Hf)、鉭(Ta)、鈮(Nb)或釩(V)的高純度金屬層。
根據本發明的實施例，基板的特徵是暴露半導體源極或汲極結構的源極或汲極接點溝槽。鈦層(或其它高純度金屬層)是用於半導體源極或汲極結構的導電接點層。下面結合圖5描述這種實現的範例性實施例。
圖5顯示根據本發明實施例的在升高的源極或汲極區域上具有導電接點的積體電路結構的截面圖。
參考圖5，半導體結構550包含在基板554上方的閘極結構552。閘極結構552包含閘極介電質層552A、功函數層552B和閘極填充物552C。源極區域558和汲極區域560在閘極結構552的相對側上。源極或汲極接點562係電連接到源極區域558和汲極區域560，並透過層間介電質層564或閘極介電質間隔件566中的一者或兩者與閘極結構552間隔開。源極區域558和汲極區域560包含形成在基板554的被蝕刻出區域的磊晶或嵌入下部材料區域，和對應的源極或汲極覆蓋半導體層502。嵌入下部源極或汲極結構和對應的覆蓋半導體層502可以是諸如結合圖2G所描述的源極或汲極結構。可替代地，可以使用諸如結合圖2G’和2G”所描述的源極或汲極結構。
在實施例中，源極或汲極接點562包含如上所述的高純度金屬層562A和導電溝槽填充材料562B。在一個實施例中，高純度金屬層562A具有包含98%或更多鈦的總原子組成。在一個這種實施例中，高純度金屬層562A的總原子組成還包含0.5至2%的氯。在實施例中，高純度金屬層562A具有30%或更小的厚度變化。在實施例中，導電溝槽填充材料562B是由諸如(但不限於)銅、鋁、鎢、鈷或其合金的導電材料組成。
在另一態樣中，描述了主動閘極上的接點(COAG)結構和製程。本發明的一或多個實施例涉及具有設置在半導體結構或裝置的閘極電極的主動部分上方的一或多個閘極接點結構(例如，作為閘極接點通孔)的半導體結構或裝置。本發明的一或多個實施例涉及製造具有形成在半導體結構或裝置的閘極電極的主動部分上方的一或多個閘極接點結構的半導體結構或裝置的方法。透過在主動閘極區域上形成閘極接點，本文描述的方法可用於減少標準單元面積。在一或多個實施例中，被製造為接觸閘極電極的閘極接點結構是自對準的通孔結構。
在實施例中，積體電路結構、半導體結構或裝置是非平面裝置，諸如(但不限於)鰭式FET或三閘極裝置。在這種實施例中，對應的半導體通道區域由三維主體組成或形成在三維主體中。在一個這種實施例中，閘極線的閘極電極堆疊至少圍繞三維主體的頂面和一對側壁。在另一個實施例中，至少在諸如閘極全環繞裝置中，將通道區製成為個別的三維主體。在一個這種實施例中，複數個閘極線的每個閘極電極堆疊完全圍繞通道區。
更一般地，一或多個實施例涉及用於直接在主動電晶體閘極上降落閘極接點通孔的方法以及由其形成的結構。這種方法可以消除出於接點目的在隔離上延伸閘極線的需要。這種方法還可以消除對從閘極線或結構傳導訊號的獨立的閘極接點(GCN)層的需要。在實施例中，透過在溝槽接點(TCN)中使接點金屬凹陷並在程序流程中引入額外的介電質材料(例如，TILA)來實現消除上述特徵。包含額外的介電質材料作為溝槽接點介電質蓋層，其蝕刻特性不同於在閘極對準接點程序(GAP)處理方案(例如，GILA)中已經用於溝槽接點對準的閘極介電質材料蓋層。
在實施例中，提供積體電路結構涉及形成一接點圖案，其係極佳地對準一現存的閘極圖案，而同時免除使用一種具有極度嚴格的對準餘裕之微影操作。在一個這種實施例中，此方式致使了本質上高度選擇性的濕式蝕刻(例如，相對於乾式或電漿蝕刻)之使用，以產生接點開口。在實施例中，接點圖案係藉由利用現存的閘極圖案結合接點插塞微影操作來形成。在一個這種實施例中，該方式致使免除了用以產生接點圖案之關鍵微影操作(如其他方式中所使用者)的需求。在實施例中，溝槽接點柵格未被分離地圖案化，而是被形成於多晶(閘極)線之間。例如，在一個這種實施例中，溝槽接點柵格在閘極光柵圖案化之後但在閘極光柵切割之前被形成。
此外，可以透過替換閘極程序來製造閘極堆疊結構。在這種方案中，可以移除虛設閘極材料，如多晶矽或氮化矽柱材料，並用永久閘極電極材料代替。在一個這種實施例中，相對於從較早的處理中進行，在此程序中還形成了永久閘極介電質層。在實施例中，透過乾式蝕刻或濕式蝕刻程序來移除虛設閘極。在一個實施例中，虛設閘極由多晶矽或非晶矽組成，並透過包含SF6 的乾式刻蝕程序來移除。在另一個實施例中，虛設閘極由多晶矽或非晶矽組成，並透過包含NH4 OH水溶液或氫氧化四基銨的濕式蝕刻程序來移除。在一個實施例中，虛設閘極由氮化矽組成，並用包含水磷酸的濕式蝕刻來移除。
在實施例中，本文描述的一或多種方法實質上設想了虛設和替換閘極程序與虛設和替換接點程序的組合，以完成積體電路結構。在一個這種實施例中，在替換閘極程序之後執行替換接點程序，以允許永久閘極堆疊的至少一部分的高溫退火。例如，在特定的這種實施例中，例如在形成閘極介電質層之後，對永久閘極結構的至少一部分進行的退火在大於約600攝氏度的溫度下進行。退火在形成永久性接點之前進行。
應當理解，可以製造絕緣閘極蓋層和絕緣溝槽接點蓋層之間的不同結構關係。舉例而言，圖6A和圖6B顯示根據本發明的實施例的各種積體電路結構的截面圖，每個積體電路結構具有包含上覆絕緣蓋層的溝槽接點並且具有包含上覆絕緣蓋層的閘極堆疊。
參考圖6A和圖6B，積體電路結構600A和600B分別包含鰭602，如矽鍺鰭。儘管以截面圖顯示，但是應當理解，鰭602具有頂部602A和側壁(進入和離開所示透視圖的頁面)。第一閘極介電質層604和第二閘極介電質層606係在鰭602的頂部602A之上並且橫向相鄰於鰭602的側壁。第一閘極電極608和第二閘極電極610係分別在第一閘極介電質層604和第二閘極介電質層606之上，其在鰭602的頂部602A之上並且橫向相鄰於鰭602的側壁。第一閘極電極608和第二閘極電極610各包含共形導電層609A，諸如功函數設定層，以及在共形導電層609A上方的導電填充材料609B。第一閘極電極608和第二閘極電極610都具有第一側612和與第一側612相對的第二側614。第一閘極電極608和第二閘極電極610也都具有含有頂面618的絕緣蓋616。
第一介電質間隔件620係相鄰於第一閘極電極608的第一側612。第二介電質間隔件622係相鄰於第二閘極電極610的第二側614。半導體源極或汲極區域624係相鄰於第一介電質間隔件620和第二介電質間隔件622。溝槽接點結構626係在相鄰於第一介電質間隔件620和第二介電質間隔件622的半導體源極或汲極區域624之上。在實施例中，半導體源極或汲極區域624具有諸如以上結合圖2G、2G’、2G”描述，和本文中所描述的其它實施例的結構。
溝槽接點結構626包含導電結構630上的絕緣蓋628。溝槽接點結構626的絕緣蓋628具有實質上與第一閘極電極608和第二閘極電極610的絕緣蓋616的頂面618共平面的頂面629。在實施例中，溝槽接點結構626的絕緣蓋628側向延伸到第一介電質間隔件620和第二介電質間隔件622中的凹部632中。在這種實施例中，溝槽接點結構626的絕緣蓋628懸垂於溝槽接點結構626的導電結構630。然而，在其它實施例中，溝槽接點結構626的絕緣蓋628並未側向延伸到第一介電質間隔件620和第二介電質間隔件622中的凹部632中，因此並未懸垂於接點結構626的導電結構630。
應當理解，溝槽接點結構626的導電結構630可以不是矩形的，如圖6A和6B所示。例如，溝槽接點結構626的導電結構630可以具有與圖6A的投影圖中所示的導電結構630A所示的幾何形狀相似或相同的橫截面幾何形狀。
在實施例中，溝槽接點結構626的絕緣蓋628具有不同於第一閘極電極608和第二閘極電極610的絕緣蓋616的成分。在一個這種實施例中，溝槽接點結構626的絕緣蓋628包含碳化物材料，例如碳化矽材料。第一閘極電極608和第二閘極電極610的絕緣蓋616包含氮化物材料，例如氮化矽材料。
在實施例中，第一閘極電極608和第二閘極電極610的絕緣蓋616都具有溝槽接點結構626的絕緣蓋628的底面628A下方的底面617A，如在圖6A中所描繪的。在其它實施例中，第一閘極電極608和第二閘極電極610的絕緣蓋616都具有實質上與溝槽接點結構626的絕緣蓋628的底面628B共平面的底面617B，如在圖6B中描繪的。在另一個實施例中，儘管未顯示，第一閘極電極608和第二閘極電極610的絕緣蓋616都具有在溝槽接點結構626的絕緣蓋628的底面上方的底面。
在實施例中，溝槽接點結構626的導電結構630包含U形金屬層634、在整個U形金屬層634之上和上面的T形金屬層636以及在T形金屬層636上的第三金屬層638。溝槽接點結構626的絕緣蓋628係在第三金屬層638上。在一個這種實施例中，第三金屬層638和U形金屬層634包含鈦，而T形金屬層636包含鈷。在特定的此類實施例中，T形金屬層636進一步包含碳。
在實施例中，金屬矽化物層640直接在溝槽接點結構626的導電結構630與半導體源極或汲極區域624之間。在一個這種實施例中，金屬矽化物層640包含鈦和矽。在特定的此類實施例中，半導體源極或汲極區域624是P型半導體源極或汲極區域。
如貫穿本申請案全文所描述的，基板可以由能夠經受製造程序並且電荷可以在其中遷移的半導體材料組成。在實施例中，基板在此被描述為本體基板，其由結晶矽、矽/鍺或摻雜有電荷載子的鍺層組成，諸如(但不限於)磷、砷或硼或其組合，以形成一個主動區。在一個實施例中，在這種塊狀基板中的矽原子的濃度大於97%。在另一實施例中，本體基板是由生長在不同的結晶基板頂上的磊晶層組成，例如生長在摻雜硼的本體矽單晶基板頂上的矽磊晶層。本體基板可以選擇性地由III-V族材料組成。在實施例中，本體基板是由III-V材料組成，諸如(但不限於)氮化鎵、磷化鎵、砷化鎵、銦化磷、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵，或其組合。在一個實施例中，本體基板是由III-V族材料組成並且電荷載子摻雜物雜質原子是諸如(但不限於)碳、矽、鍺、氧、硫、硒或碲中的一些。
如遍及本申請案所述，諸如淺溝槽隔離區或子鰭隔離區的隔離區域可以由適於最終電隔離或有助於將永久閘極結構的部分與底層本體基板隔離或隔離在底層本體基板內形成的主動區，諸如隔離鰭式主動區的材料組成。例如，在一個實施例中，隔離區是由一或多層的介電質材料組成，諸如(但不限於)二氧化矽、氧氮化矽、氮化矽、摻雜碳的氮化矽，或其組合。
如遍及本申請案所述，閘極線或閘極結構可以由閘極電極堆疊組成，其包含閘極介電質層和閘極電極層。在實施例中，閘極電極堆疊的閘極電極由金屬閘極組成，而閘極介電質層由高k材料組成。例如，在一個實施例中，閘極介電質層由下列材料組成，諸如(但不限於)氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅，或其組合。再者，閘極介電質層的一部分可包括從半導體基板之頂部數層所形成的本質氧化物之層。在實施例中，閘極介電質層係由頂部高k部分及下部(由半導體材料之氧化物所組成)所組成。在一個實施例中，閘極介電質層係由氧化鉿之頂部部分及二氧化矽或氮氧化矽之底部部分所組成。在某些實現中，閘極介電質的一部分為「U」形結構，其包括實質上平行於基板之表面的底部部分及實質上垂直於基板之頂部表面的兩個側壁部分。
在一個實施例中，閘極電極係由一種金屬層所組成，諸如(但不限於)金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在特定實施例中，閘極電極係由一種形成在金屬功函數設定層之上的非功函數設定填充材料所組成。閘極電極層可由P型功函數金屬或N型功函數金屬所組成，其取決於電晶體將是PMOS或NMOS電晶體。在某些實現中，閘極電極層可包括二或多個金屬層之堆疊，其中一或多個金屬層為功函數金屬層且至少一金屬層為導電填充層。對於PMOS電晶體，可用於閘極電極之金屬包括(但不限於)釕、鈀、鉑、鈷、鎳，及導電金屬氧化物，例如，氧化釕。P型金屬層將致使一種具有介於約4.9 eV與約5.2 eV之間的功函數的PMOS閘極電極之形成。對於NMOS電晶體，可用於閘極電極之金屬包括(但不限於)鉿、鋯、鈦、鉭、鋁、這些金屬之合金，及這些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭，及碳化鋁。N型金屬層將致使一種具有介於約3.9 eV與約4.2 eV之間的功函數的NMOS閘極電極之形成。在某些實現中，閘極電極可包括「U」形結構，其包括實質上平行於基板之表面的底部部分及實質上垂直於基板之頂部表面的兩個側壁部分。在另一種實現中，形成閘極電極之金屬層的至少一者可僅為平面層，其係實質上平行於基板之頂部表面，而不包括實質上垂直於基板之頂部表面的側壁部分。在本發明的進一步實現中，閘極電極可包括U形結構及平面、非U形結構之組合。例如，閘極電極可包括一或多個U形金屬層，其係形成在一或多個平面、非U形層之頂部上。
如遍及本申請案所述，與閘極線或電極堆疊關聯之間隔件可由一種材料所組成，該種材料適於最終地將永久閘極結構與相鄰的導電接點(諸如自對準接點)電隔離(或有助於隔離)。例如，在一個實施例中，間隔件係由一種介電質材料所組成，諸如(但不限於)二氧化矽、氮氧化矽、氮化矽、或碳摻雜的氮化矽。
在實施例中，本文中所述的方式可涉及形成一接點圖案，其係極佳地對準一現存的閘極圖案，而同時免除使用一種具有極度嚴格的對準餘裕之微影操作。在一個這種實施例中，此方式致使了本質上高度選擇性的濕式蝕刻(例如，相對於乾式或電漿蝕刻)之使用，以產生接點開口。在實施例中，接點圖案係藉由利用現存的閘極圖案結合接點插塞微影操作來形成。在一個這種實施例中，該方式致使免除了用以產生接點圖案之關鍵微影操作(如其他方式中所使用者)的需求。在實施例中，溝槽接點柵格未被分離地圖案化，而是被形成於多晶(閘極)線之間。例如，在一個這種實施例中，溝槽接點柵格在閘極光柵圖案化之後但在閘極光柵切割之前被形成。
間距分割處理及圖案化方案可被實現以致使本文中所述的實施例或可被包括作為本文中所述的實施例的部分。間距分割圖案化通常是指稱間距減半、間距四分法等。間距分割方案可被應用於FEOL處理、BEOL處理、或FEOL(裝置)和BEOL(金屬化)處理兩者。依據本文中所述的一或多個實施例，光學微影被首先實現，而以預定義的間距來列印單向線(例如，嚴格地單向或主要是單向)。間距分割處理接著被實現為一種用以增加線密度之技術。
在實施例中，用於鰭、閘極線、金屬線、ILD線或硬掩模線之用語「光柵結構」，在本文中被用來指稱緊密間距光柵結構。在一個這種實施例中，緊密間距無法直接透過選定的微影來獲得。例如，如本領域中已知的，根據選定微影之圖案可首先被形成，但該間距可藉由使用間隔件掩模圖案化來減半。甚至，原始間距可藉由第二輪的間隔件掩模圖案化來四等分。因此，本文中所述的光柵狀圖案可具有以實質上恆定間距來分隔並具有實質上恆定寬度之金屬線、ILD線或硬掩模線。例如，在一些實施例中，間距變化可在百分之十以內，而寬度變化可在百分之十以內，以及在一些實施例中，間距變化可在百分之五以內，而寬度變化可在百分之五以內。圖案可藉由間距減半或間距四分法(或其他間距分割)方式來製造。在實施例中，光柵不一定是單一間距。
在實施例中，如貫穿本說明書所使用的，層間介電質(ILD)材料係由介電質或絕緣材料層組成或包含介電質或絕緣材料層。合適的介電質材料的範例包含(但不限於)矽的氧化物(例如，二氧化矽(SiO2 ))、摻雜的矽的氧化物、矽的氟化氧化物，矽的碳摻雜的氧化物、本領域中已知的各種低k介電質材料，以及其組合。層間介電質材料可以藉由諸如化學氣相沉積(CVD)、物理氣相沉積(PVD)或其它沉積方法的技術形成。
在實施例中，如也遍及本說明書所使用的，金屬線或互連線材料(及通孔材料)係由一或多個金屬或其他導電結構所組成。一種常見的範例是使用銅線以及其可或可不包括介於銅與周圍ILD材料之間的障壁層之結構。如本文中所使用的，用語金屬包括數個金屬之合金、堆疊，及其他組合。例如，金屬互連線可包括障壁層(例如，包括Ta、TaN、Ti或TiN之一或多者的層)、不同金屬或合金之堆疊等。因此，互連線可以是單一材料層、或可被形成自數個層，包括導電襯墊層及填充層。任何合適的沉積程序(諸如電鍍、化學氣相沉積或物理氣相沉積)可被用來形成互連線。在實施例中，互連線係由導電材料所組成，諸如(但不限於)Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。在本領域中，互連線有時也被稱為跡線、佈線、線、金屬、或僅為互連。
在實施例中，如也遍及本說明書所使用的，硬掩模材料係由不同於層間介電質材料的介電質材料所組成。在一個實施例中，不同的硬掩模材料可被使用於不同的區域，以提供彼此不同且不同於下方介電質及金屬層的生長或蝕刻選擇性。在一些實施例中，硬掩模層包括矽之氮化物(例如氮化矽)的層或矽之氧化物的層、或兩者、或其組合。其他合適的材料可包括碳基的材料。在另一個實施例中，硬掩模材料包括金屬類。例如硬掩模或其他上覆材料可包括鈦或其他金屬之氮化物(例如，氮化鈦)的層。潛在地較少量之其他材料(諸如氧)可被包括在這些層之一或多者中。替代地，本領域中所已知的其他硬掩模層可根據特定實現來使用。硬掩模層可藉由CVD、PVD、或藉由其他沉積方法來形成。
在實施例中，如也遍及本說明書所使用的，微影操作係使用193nm浸潤式微影(i193)、極紫外線(EUV)微影或電子束直接寫入(EBDW)微影等來進行。正色調或負色調光阻可被使用。在一個實施例中，微影掩模是一種由地形遮蔽部分、抗反射塗層(ARC)，及光阻層所組成的三層掩模。在特定的這種實施例中，地形遮蔽部分為碳硬掩模(CHM)層，而抗反射塗層為矽ARC層。
應當理解，並非上述程序之所有態樣均需被實行以落入本發明的實施例的精神及範圍內。例如，在一個實施例中，虛設閘極無須在製造閘極堆疊的主動部分之上的閘極接點之前曾被形成。如起初所形成的，上述閘極堆疊可實際上為永久閘極堆疊。同時，本文中所述的程序可被用來製造一或複數個半導體裝置。半導體裝置可以是電晶體或類似的裝置。例如，在實施例中，半導體裝置係用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體，或者為雙極性電晶體。同時，在實施例中，半導體裝置具有三維架構，諸如三閘極裝置、獨立存取的雙閘極裝置、FIN-FET、奈米線裝置或奈米帶裝置。一或多個實施例可特別有用於製造10奈米(10 nm)技術節點或次10奈米(10 nm)技術節點的半導體裝置。
用於FEOL層或結構製造之額外或中間操作可包括標準微電子製造程序，諸如微影、蝕刻、薄膜沉積、平坦化(諸如化學機械拋光(CMP))、擴散、度量、犧牲層之使用、蝕刻停止層之使用、平坦化停止層之使用、或與微電子元件製造相關之任何其他動作。同時，應當理解，針對之前程序流程所述的程序操作可用替代的順序被施行，不是每一操作均需被執行或者額外的程序操作可被執行、或兩者。
應當理解，在上述範例性FEOL實施例中，在實施例中，10奈米或次10奈米節點處理被直接地實現於製造方案以及所得結構中以作為技術驅動者。在其它實施例中，FEOL考量可由BEOL 10奈米或次10奈米處理需求所驅動。例如，用於FEOL層及裝置之材料選擇和佈局可能需要適應BEOL處理。在一個這種實施例中，材料選擇性及閘極堆疊架構被選擇以適應BEOL層之高密度金屬化，例如，用以減少形成於FEOL層中的電晶體結構中之邊緣電容，但藉由BEOL層之高密度金屬化來耦接在一起。
本文中所揭露之實施例可被用來製造多種不同類型的積體電路或微電子裝置。此等積體電路之範例包括(但不限於)處理器、晶片組元件、圖形處理器、數位信號處理器、微控制器等。在其它實施例中，半導體記憶體可被製造。此外，積體電路或其他微電子裝置可被用於本領域中已知的多種電子裝置。例如，在電腦系統(例如，桌上型、膝上型、伺服器)、行動電話、個人電子裝置等中。積體電路可與系統中之匯流排或其他元件耦接。例如，處理器可藉由一或多個匯流排來耦接至記憶體、晶片組等。處理器、記憶體、晶片組中之各者可潛在地使用本文中所揭露之方式來製造。
圖7顯示根據本發明的一種實現的計算裝置700。計算裝置700容納板702。板702可以包含多個元件，包含但不限於處理器704和至少一個通訊晶片706。處理器704實體地電耦接至板702。在一些實現中，至少一個通訊晶片706也實體地電耦接至板702。在其它實現中，通訊晶片706是處理器704的一部分。
根據其應用，計算裝置700可以包含可能或可能並未實體地電耦接至板702的其它元件。這些其它元件包含但不限於揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、電源放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、相機和大容量儲存裝置(諸如硬碟、光碟(CD)、數位多功能光碟(DVD)等)。
通訊晶片706致使往來計算裝置700之間的資料傳輸進行無線通訊。用語「無線」及其衍生詞用於描述電路、裝置、系統、方法、技術、通訊頻道等，其可藉由非固態媒體、藉由使用調變的電磁輻射來傳送資料。該用語不暗示相關的裝置不包含任何導線，儘管在一些實施例中它們可能沒有。通訊晶片706可以實現任何數目的無線標準或協議，其包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽，其衍生物以及那些被指定為3G、4G、5G和之後的任何其它無線協定。計算裝置700可以包括複數個通訊晶片706。例如，第一通訊晶片706可專用於短範圍無線通訊，如Wi-Fi和藍芽，而第二通訊晶片706可專用於長範圍無線通訊，如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其它。
計算裝置700的處理器704包含封裝在處理器704內的積體電路晶粒。在本發明的一些實現中，處理器的積體電路晶粒包含一或多個結構，諸如根據本發明的實現構建的積體電路結構。用語「處理器」可以指處理來自暫存器和/或記憶體的電子資料，以將該電子資料轉換成可儲存在暫存器和/或記憶體或兩者中的其它電子資料的任何裝置或裝置的部分。
通訊晶片706也可以包括封裝在通訊晶片706內的積體電路晶粒。根據本發明的其它實現，通訊晶片的積體電路晶粒是根據本發明的實現構建的。
在進一步的實現中，容納在計算裝置700中的另一元件可以包含根據本發明的實施例的實現構建的積體電路晶片。
在各個實施例中，計算裝置700可以是膝上型電腦、小筆電、筆記型電腦、超輕薄筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位錄影機。在進一步的實現中，計算裝置700可以是處理資料的任何其它電子裝置。
圖8顯示包括本發明的一或多個實施例的中介層800。中介層800是用於將第一基板802橋接到第二基板804的居間基板。第一基板802可以是，例如，積體電路晶粒。第二基板804可以是，例如，記憶體模組、電腦主機板，或另一積體電路晶粒。通常，中介層800的目的是將連接散佈到更寬的間距和/或將連接重新路由到不同的連接。例如，中介層800可以將積體電路晶粒耦接到可以隨後被耦接到第二基板804的球柵陣列(BGA)806。在一些實施例中，第一和第二基板802/804被附接到中介層800的相對側。在其它實施例中，第一和第二基板802/804被附接到中介層800的相同側。並且在進一步的實施例中，三個或更多的基板係藉由中介層800的方式被互連。
中介層800可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料或聚合物材料，如聚醯亞胺形成。在進一步的實現中，中介層800可以由替代的可以包括在半導體基板中使用的上述相同材料，如矽、鍺以及其它III-V族和IV族的材料的剛性或柔性材料來形成。
中介層800可以包括金屬互連808和通孔810，其包含但不限於穿矽通孔(TSV)812。中介層800可以進一步包括嵌入式裝置814，其包括被動和主動裝置。這樣的裝置包括但不限於電容器、解耦電容器、電阻器、電感器、熔斷器、二極體、變壓器、感測器和靜電放電(ESD)裝置。更複雜的裝置，如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器和MEMS裝置也可以在中介層800上形成。根據本發明的實施例，本文揭露的設備或程序可以用於製造中介層800或用於製造中介層800中包含的元件。
圖9為根據本發明的實施例的一種利用依據本文中所述的一或多個程序所製造的積體電路(IC)或者包括本文中所述的一或多個特徵的行動計算平台900之等角視圖。
行動計算平台900可以是任何可攜式裝置，其係針對電子資料顯示、電子資料處理，及無線電子資料傳輸之各者而被組態。例如，行動計算平台900可以是平板、智慧型手機、膝上型電腦等之任一者，並包括顯示螢幕905，其於範例實施例中為觸控螢幕(電容式、電感式、電阻式等)、晶片級(SoC)或封裝級整合系統910，及電池913。如圖所示，由較高電晶體封裝密度所致使之系統910中的整合等級越大，則可能由電池913或非揮發性儲存(諸如固態硬碟)所佔據之行動計算平台900的部分越大，或者用於改良的平台功能性之電晶體閘極數越大。類似地，系統910中之各電晶體的載子移動率越大，則功能性越大。因此，本文中所述的技術可致使行動計算平台900中之效能及形狀因數改善。
整合系統910被進一步顯示於放大圖920中。在範例實施例中，封裝裝置977包括依據本文中所述的一或多個程序所製造或包括本文中所述的一或多個特徵的至少一個記憶體晶片(例如，RAM)、或至少一個處理器晶片(例如，多核心微處理器及/或圖形處理器)。封裝裝置977進一步耦接至電路板960，連同一或多個電力管理積體電路(PMIC)915、RF(無線)積體電路(RFIC)925，其包括寬頻RF(無線)傳輸器及/或接收器(例如，包括數位寬頻，並且類比前端模組進一步包含在傳輸路徑上之功率放大器以及在接收路徑上之低雜訊放大器)，及其控制器911。功能上，PMIC 915執行電池電力調節、DC至DC轉換等，而因此具有耦接至電池913之輸入，並具有提供電流供應給所有其他功能模組之輸出。如進一步所示的，在範例實施例中，RFIC 925具有耦接至天線之輸出以提供實現數種無線標準或協定之任一者，包括(但不限於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G，及之後的任何其他無線協定。在替代實現中，這些板階層模組各可被整合至耦接至封裝裝置977之封裝基板的分離IC上，或者在被耦接至封裝裝置977之封裝基板的單一IC(SoC)內。
在另一個態樣中，半導體封裝被用來保護積體電路(IC)晶片或晶粒，並且也用來提供至外部電路之電介面給晶粒。隨著對於更小電子裝置之漸增需求，半導體封裝被設計成甚至更為簡潔且必須支援更大的電路密度。再者，對於更高效能裝置之需求導致對致使薄封裝輪廓以及與後續組裝處理相容之低總翹曲的改良的半導體封裝之需求。
在實施例中，接合至陶瓷或有機封裝基板之佈線被使用。在另一個實施例中，C4程序被用於將晶粒安裝至陶瓷或有機封裝基板。特別是，C4焊球連接可被實現以提供介於半導體裝置與基板之間的覆晶互連。覆晶或受控制的崩潰晶片連接(C4)為一種用於半導體裝置之安裝類型，諸如積體電路(IC)晶片、MEMS或元件，其係利用焊料凸塊取代佈線接合。焊料凸塊係沉積在C4墊上，其被置於基板封裝之頂部側上。為了將半導體裝置安裝至基板，其被翻轉以具有在安裝區域上的主動側面朝下。焊料凸塊被用來將半導體裝置直接地連接至基板。
圖10顯示根據本發明的實施例的一種覆晶安裝的晶粒之截面圖。
參考圖10，一種設備1000包括根據本發明的實施例的諸如依據本文中所述的一或多個程序所製造的積體電路(IC)或者包括本文中所述的一或多個特徵的晶粒1002。晶粒1002包括金屬化墊1004於其上。封裝基板1006(諸如陶瓷或有機基板)包括連接1008於其上。晶粒1002及封裝基板1006係藉由被耦接至金屬化墊1004及連接1008之焊球1010而電連接。下填材料1012係圍繞焊球1010。
處理覆晶可類似於傳統IC製造，其具有一些額外操作。接近製造程序之末尾，裝附墊被金屬化以使其更容易被焊料接受。這通常由數個處置所組成。小點的焊料接著被沉積在各金屬化墊上。晶片接著如往常自晶圓切除。為了將覆晶安裝到電路中，該晶片被反轉以將焊料點向下帶至下方電子裝置或電路板上之連接器上。該焊料接著被再融化以產生電連接，其通常使用超音波或替代地回流焊料程序。這也在晶片的電路與下方安裝之間留下小空間。在大部分情況下，電絕緣黏著劑接著被「下填」以提供更強的機械連接、提供熱橋，及確保焊料接點不會由於晶片與系統之其它者的差異化加熱而受應力。
在其它實施例中，根據本發明的實施例，更新的封裝及晶粒至晶粒互連方式(諸如穿矽通孔(TSV)及矽中介層)被實現以製造結合依據本文中所述的一或多個程序所製造的積體電路(IC)或者包括本文中所述的一或多個特徵之高效能多晶片模組(MCM)及系統級封裝(SiP)。
因此，本發明的實施例包含具有低電阻率的源極或汲極結構的積體電路結構，並且描述了製造具有低電阻率的源極或汲極結構的積體電路結構的方法。
雖然特定實施例已於上面被描述，但這些實施例並非意圖限制本發明的範圍，即使其中僅有單一實施例係針對特定特徵被描述。除非另有聲明，本發明中所提供之特徵的範例意欲成為說明性的而非限制性的。以上描述意欲涵蓋此等替代方式、修改，及同等物，如熟悉本領域人士將理解其具有本發明的優點。
本發明的範圍包括本文中所揭露之任何特徵或特徵的組合(無論是明確地或暗示地)、或其任何的概括，無論其是否減輕本文中所處理之任何或所有問題。因此，新的申請專利範圍可在本申請案(或請求其優先權之申請案)的專利申請過程期間被構想至任何此等特徵的組合。特別是，參考後附申請專利範圍，來自附屬項之特徵可與獨立項的那些特徵結合，且來自個別獨立項之特徵可用任何適當方式被結合而非僅用後附申請專利範圍中所列舉的特定組合來結合。
下列範例係有關進一步的實施例。不同實施例的各種特徵可與所包括的某些特徵多樣地結合，而將其他特徵排除以適合多種不同應用。
範例實施例1：一種積體電路結構，包含具有下鰭部和上鰭部的鰭。閘極堆疊係在所述鰭的所述上鰭部上方，所述閘極堆疊具有與第二側相對的第一側。第一源極或汲極結構包含嵌入在所述閘極堆疊的所述第一側的所述鰭中的磊晶結構。第二源極或汲極結構包含嵌入在所述閘極堆疊的所述第二側的所述鰭中的磊晶結構。所述第一源極或汲極結構和所述第二源極或汲極結構的每個磊晶結構包含矽、鍺和硼，其具有1E20原子/立方公分至3E21原子/立方公分的範圍內的硼原子濃度，以及10%至85%的範圍內的鍺濃度，並且所述第一源極或汲極結構和所述第二源極或汲極結構具有小於或等於0.3毫歐姆•公分的電阻率。
範例實施例2：範例實施例1的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構的所述電阻率係在0.1毫歐姆•公分至0.3毫歐姆•公分的範圍內。
範例實施例3：範例實施例1或2的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構誘發在所述鰭上的單軸壓縮應變。
範例實施例4：範例實施例1、2或3的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構與隔離結構相鄰。
範例實施例5：範例實施例4的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構具有在所述隔離結構的上表面下方的下表面。
範例實施例6：範例實施例1、2、3、4或5的積體電路結構，其中所述下鰭部包含底層塊狀單晶矽基板的一部分。
範例實施例7：範例實施例1、2、3、4、5或6的積體電路結構，還包含分別沿著所述閘極堆疊的所述第一側和所述第二側的第一介電質閘極側壁間隔件和第二介電質閘極側壁間隔件。
範例實施例8：範例實施例1、2、3、4、5、6或7的積體電路結構，還包含所述第一源極或汲極結構的所述磊晶結構上的第一導電接點；以及所述第二源極或汲極結構的所述磊晶結構上的第二導電接點。
範例實施例9：範例實施例8的積體電路結構，其中所述第一導電接點和所述第二導電接點分別在所述第一源極或汲極結構和所述第二源極或汲極結構的所述磊晶結構中的局部凹陷中。
範例實施例10：一種積體電路結構，包含具有下鰭部和上鰭部的鰭。閘極堆疊係在所述鰭的所述上鰭部上方，所述閘極堆疊具有與第二側相對的第一側。第一源極或汲極結構包含嵌入在所述閘極堆疊的所述第一側的所述鰭中的磊晶結構，所述磊晶結構包含下部半導體層和覆蓋半導體層。第二源極或汲極結構包含嵌入在所述閘極堆疊的所述第二側的所述鰭中的磊晶結構，所述磊晶結構包含下部半導體層和覆蓋半導體層。所述第一源極或汲極結構和所述第二源極或汲極結構的所述磊晶結構中之各者的所述下部半導體層包含矽、鍺和硼。所述第一源極或汲極結構和所述第二源極或汲極結構中之各者的所述磊晶結構的所述覆蓋半導體層具有大於所述下部半導體層的鍺濃度。所述第一源極或汲極結構和所述第二源極或汲極結構具有小於或等於0.3毫歐姆•公分的電阻率。
範例實施例11：範例實施例10的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構的所述磊晶結構中之各者的所述下部半導體層具有1E20原子/立方公分至3E21原子/立方公分的範圍內的硼原子濃度，以及10%至85%的範圍內的鍺濃度。
範例實施例12：範例實施例10或11的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構的所述電阻率係在0.1毫歐姆•公分至0.3毫歐姆•公分的範圍內。
範例實施例13：範例實施例10、11或12的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構誘發在所述鰭上的單軸壓縮應變。
範例實施例14：範例實施例10、11、12或13的積體電路結構，其中所述覆蓋半導體層主要由鍺組成。
範例實施例15：範例實施例10、11、12、13或14的積體電路結構，其中所述下鰭部包含底層塊狀單晶矽基板的一部分。
範例實施例16：範例實施例10、11、12、13、14或15的積體電路結構，還包含分別沿著所述閘極堆疊的所述第一側和所述第二側的第一介電質閘極側壁間隔件和第二介電質閘極側壁間隔件。
範例實施例17：範例實施例10、11、12、13、14、15或16的積體電路結構，還包含所述第一源極或汲極結構的所述覆蓋半導體層上的第一導電接點；以及所述第二源極或汲極結構的所述覆蓋半導體層上的第二導電接點。
範例實施例18：範例實施例17的積體電路結構，其中所述第一導電接點和所述第二導電接點分別在所述第一源極或汲極結構和所述第二源極或汲極結構的所述磊晶結構中的局部凹陷中。
範例實施例19：一種積體電路結構，包含具有下鰭部和上鰭部的鰭。閘極堆疊係在所述鰭的所述上鰭部上方，所述閘極堆疊具有與第二側相對的第一側。第一源極或汲極結構包含嵌入在所述閘極堆疊的所述第一側的所述鰭中的磊晶結構，所述磊晶結構包含下部半導體層和覆蓋半導體層。第二源極或汲極結構包含嵌入在所述閘極堆疊的所述第二側的所述鰭中的磊晶結構，所述磊晶結構具有下部半導體層和覆蓋半導體層。所述第一源極或汲極結構和所述第二源極或汲極結構的所述磊晶結構中之各者的所述下部半導體層包含矽、鍺和硼。所述第一源極或汲極結構和所述第二源極或汲極結構中之各者的所述磊晶結構的所述覆蓋半導體層具有大於所述下部半導體層的鍺濃度。所述第一源極或汲極結構和所述第二源極或汲極結構具有小於或等於0.3毫歐姆•公分的電阻率。第一導電接點係在所述第一源極或汲極結構的所述覆蓋半導體層上。第二導電接點係在所述第二源極或汲極結構的所述覆蓋半導體層上。第一介電質間隔件係沿著所述第一導電接點的側壁，並且所述第一源極或汲極結構的所述覆蓋半導體層被限制在所述第一介電質間隔件之間。第二介電質間隔件係沿著所述第二導電接點的側壁，並且所述第二源極或汲極結構的所述覆蓋半導體層被限制在所述第二介電質間隔件之間。
範例實施例20：範例實施例19的積體電路結構，還包含分別沿著所述閘極堆疊的所述第一側和所述第二側的第一介電質閘極側壁間隔件和第二介電質閘極側壁間隔件。
範例實施例21：範例實施例19或20的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構的所述磊晶結構中之各者的所述下部半導體層具有1E20原子/立方公分至3E21原子/立方公分的範圍內的硼原子濃度，以及10%至85%的範圍內的鍺濃度。
範例實施例22：範例實施例19、20或21的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構的所述電阻率係在0.1毫歐姆•公分至0.3毫歐姆•公分的範圍內。
範例實施例23：範例實施例19、20、21或22的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構誘發在所述鰭上的單軸壓縮應變。
範例實施例24：範例實施例19、20、21、22或23的積體電路結構，其中所述覆蓋半導體層主要由鍺組成。
範例實施例25：範例實施例19、20、21、22、23或24的積體電路結構，其中所述下鰭部包含底層塊狀單晶矽基板的一部分。
100:起始結構 102:基板 102’:經圖案化基板 104:鰭 104’:通道區 106:圖案化掩模 106A:掩模層 106B:掩模層 106C:掩模層 108:淺溝槽隔離(STI)結構 110:虛設閘極介電質 112:虛設閘極電極 114:硬掩模層 116:間隔件 118:磊晶超低電阻率源極或汲極結構 202:基板 204:通道材料 206:鰭 208:凹部 210:隔離結構 212:閘極堆疊 214:閘極間隔件 216:通道區 218:位置 220:下部源極或汲極材料 222:覆蓋半導體層 222’:覆蓋半導體層 226:次要間隔件 228:溝槽 230:導電接點 300:半導體鰭 304:閘極線 306:虛設閘極線 308:間距 351:源極或汲極區域 352:源極或汲極區域 353:源極或汲極區域 354:源極或汲極區域 360:基板 362:半導體鰭 364:主動閘極線 366:虛設閘極線 368:嵌入式下部源極或汲極結構 369:覆蓋半導體層 370:介電質層 374:功函數閘極電極部 376:填充閘極電極部 378:介電質覆蓋層 380:介電質間隔件 397:溝槽接點材料 398:閘極介電結構 399:閘極介電結構 450:積體電路結構 452:鰭 454:閘極介電質層 456:閘極電極 456A:第一側 456B:第二側 458:共形導電層 460:導電填充物 462:介電質蓋 463:介電質間隔件 464:第一半導體源極或汲極區域 465:凹部 466:第二半導體源極或汲極區域 467:凹部 468:第一溝槽接點結構 470:第二溝槽接點結構 472:U形金屬層 474:T形金屬層 476:第三金屬層 478:第一溝槽接點通孔 480:第二溝槽接點通孔 482:金屬矽化物層 495:覆蓋半導體層 497:覆蓋半導體層 502:覆蓋半導體層 550:半導體結構 552:閘極結構 552A:閘極介電質層 552B:功函數層 552C:閘極填充物 554:基板 558:源極區域 560:汲極區域 562:源極或汲極接點 564:層間介電質層 566:閘極介電質間隔件 600A:積體電路結構 600B:積體電路結構 602:鰭 602A:頂部 604:第一閘極介電質層 606:第二閘極介電質層 608:第一閘極電極 610:第二閘極電極 612:第一側 614:第二側 616:絕緣蓋 617A:底面 617B:底面 618:頂面 620:第一介電質間隔件 622:第二介電質間隔件 624:半導體源極或汲極區域 626:溝槽接點結構 628:絕緣蓋 628A:底面 629:頂面 630:導電結構 632:凹部 634:U形金屬層 636:T形金屬層 638:第三金屬層 640:金屬矽化物層 700:計算裝置 702:板 704:處理器 706:通訊晶片 800:中介層 802:第一基板 804:第二基板 806:球柵陣列(BGA) 808:金屬互連 810:通孔 812:穿矽通孔(TSV) 814:嵌入式裝置 900:行動計算平台 905:顯示螢幕 910:晶片級(SoC)或封裝級整合系統 911:控制器 913:電池 915:電力管理積體電路(PMIC) 920:放大圖 925:RF(無線)積體電路(RFIC) 960:電路板 977:封裝裝置 1000:設備 1002:晶粒 1004:金屬化墊 1006:封裝基板 1008:連接 1010:焊球 1012:下填材料
[圖1A-1D]顯示根據本發明的實施例的表示在製造具有低電阻率的源極或汲極結構的積體電路結構的方法中的各種操作的截面圖。
[圖2A-2G]顯示根據本發明的實施例的表示在製造具有低電阻率的源極或汲極結構的積體電路結構的方法中的各種操作的截面圖。
[圖2G’]顯示根據本發明的另一實施例的具有低電阻率的源極或汲極結構的另一積體電路結構的截面圖。
[圖2G”]顯示根據本發明的另一實施例的具有低電阻率的源極或汲極結構的另一積體電路結構的截面圖。
[圖3A]顯示根據本發明的另一實施例的在一對半導體鰭上方的複數個閘極線的平面圖。
[圖3B]顯示根據本發明的實施例的沿著圖3A的a-a’軸截取的截面圖。
[圖4]顯示根據本發明的另一實施例的具有用於PMOS裝置的溝槽接點的積體電路結構的截面圖。
[圖5]顯示根據本發明的實施例的在升高的源極或汲極區域上具有導電接點的積體電路結構的截面圖。
[圖6A]和[圖6B]顯示根據本發明的實施例的各種積體電路結構的截面圖，每個積體電路結構具有包含上覆絕緣蓋層的溝槽接點並且具有包含上覆絕緣蓋層的閘極堆疊。
[圖7]顯示根據本發明的一種實現的計算裝置。
[圖8]顯示包含本發明的一或多個實施例的中介層。
[圖9]是根據本發明的實施例的採用根據本文描述的一或多種程序製造或包含本文描述的一或多個特徵的IC的行動計算平台的等角視圖。
[圖10]顯示根據本發明的實施例的倒裝晶片安裝的晶粒的截面圖。
202:基板
210:隔離結構
212:閘極堆疊
214:閘極間隔件
216:通道區
218:位置
220:下部源極或汲極材料
222:覆蓋半導體層

Claims (25)

  1. 一種積體電路結構，包含： 鰭，其具有下鰭部和上鰭部； 閘極堆疊，其在所述鰭的所述上鰭部上方，所述閘極堆疊具有與第二側相對的第一側； 第一源極或汲極結構，其包含嵌入在所述閘極堆疊的所述第一側的所述鰭中的磊晶結構，以及 第二源極或汲極結構，其包含嵌入在所述閘極堆疊的所述第二側的所述鰭中的磊晶結構，所述第一源極或汲極結構和所述第二源極或汲極結構的每個磊晶結構包含矽、鍺和硼，其具有1E20原子/立方公分至3E21原子/立方公分的範圍內的硼原子濃度，以及10%至85%的範圍內的鍺濃度，並且所述第一源極或汲極結構和所述第二源極或汲極結構具有小於或等於0.3毫歐姆•公分的電阻率。
  2. 如請求項1的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構的所述電阻率係在0.1毫歐姆•公分至0.3毫歐姆•公分的範圍內。
  3. 如請求項1的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構誘發在所述鰭上的單軸壓縮應變。
  4. 如請求項1的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構與隔離結構相鄰。
  5. 如請求項4的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構具有在所述隔離結構的上表面下方的下表面。
  6. 如請求項1的積體電路結構，其中所述下鰭部包含底層塊狀單晶矽基板的一部分。
  7. 如請求項1的積體電路結構，還包含： 分別沿著所述閘極堆疊的所述第一側和所述第二側的第一介電質閘極側壁間隔件和第二介電質閘極側壁間隔件。
  8. 如請求項1的積體電路結構，還包含： 所述第一源極或汲極結構的所述磊晶結構上的第一導電接點；以及 所述第二源極或汲極結構的所述磊晶結構上的第二導電接點。
  9. 如請求項8的積體電路結構，其中所述第一導電接點和所述第二導電接點分別在所述第一源極或汲極結構和所述第二源極或汲極結構的所述磊晶結構中的局部凹陷中。
  10. 一種積體電路結構，包含： 鰭，其具有下鰭部和上鰭部； 閘極堆疊，其在所述鰭的所述上鰭部上方，所述閘極堆疊具有與第二側相對的第一側； 第一源極或汲極結構，其包含嵌入在所述閘極堆疊的所述第一側的所述鰭中的磊晶結構，所述磊晶結構包含下部半導體層和覆蓋半導體層；以及 第二源極或汲極結構，其包含嵌入在所述閘極堆疊的所述第二側的所述鰭中的磊晶結構，所述磊晶結構包含下部半導體層和覆蓋半導體層，所述第一源極或汲極結構和所述第二源極或汲極結構的所述磊晶結構中之各者的所述下部半導體層包含矽、鍺和硼，所述第一源極或汲極結構和所述第二源極或汲極結構中之各者的所述磊晶結構的所述覆蓋半導體層具有大於所述下部半導體層的鍺濃度，並且所述第一源極或汲極結構和所述第二源極或汲極結構具有小於或等於0.3毫歐姆•公分的電阻率。
  11. 如請求項10的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構的所述磊晶結構中之各者的所述下部半導體層具有1E20原子/立方公分至3E21原子/立方公分的範圍內的硼原子濃度，以及10%至85%的範圍內的鍺濃度。
  12. 如請求項10的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構的所述電阻率係在0.1毫歐姆•公分至0.3毫歐姆•公分的範圍內。
  13. 如請求項10的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構誘發在所述鰭上的單軸壓縮應變。
  14. 如請求項10的積體電路結構，其中所述覆蓋半導體層主要由鍺組成。
  15. 如請求項10的積體電路結構，其中所述下鰭部包含底層塊狀單晶矽基板的一部分。
  16. 如請求項10的積體電路結構，還包含： 分別沿著所述閘極堆疊的所述第一側和所述第二側的第一介電質閘極側壁間隔件和第二介電質閘極側壁間隔件。
  17. 如請求項10的積體電路結構，還包含： 所述第一源極或汲極結構的所述覆蓋半導體層上的第一導電接點；以及 所述第二源極或汲極結構的所述覆蓋半導體層上的第二導電接點。
  18. 如請求項17的積體電路結構，其中所述第一導電接點和所述第二導電接點分別在所述第一源極或汲極結構和所述第二源極或汲極結構的所述磊晶結構中的局部凹陷中。
  19. 一種積體電路結構，包含： 鰭，其具有下鰭部和上鰭部； 閘極堆疊，其在所述鰭的所述上鰭部上方，所述閘極堆疊具有與第二側相對的第一側； 第一源極或汲極結構，其包含嵌入在所述閘極堆疊的所述第一側的所述鰭中的磊晶結構，所述磊晶結構包含下部半導體層和覆蓋半導體層；以及 第二源極或汲極結構，其包含嵌入在所述閘極堆疊的所述第二側的所述鰭中的磊晶結構，所述磊晶結構包含下部半導體層和覆蓋半導體層，所述第一源極或汲極結構和所述第二源極或汲極結構的所述磊晶結構中之各者的所述下部半導體層包含矽、鍺和硼，所述第一源極或汲極結構和所述第二源極或汲極結構中之各者的所述磊晶結構的所述覆蓋半導體層具有大於所述下部半導體層的鍺濃度，並且所述第一源極或汲極結構和所述第二源極或汲極結構具有小於或等於0.3毫歐姆•公分的電阻率； 所述第一源極或汲極結構的所述覆蓋半導體層上的第一導電接點； 所述第二源極或汲極結構的所述覆蓋半導體層上的第二導電接點； 沿著所述第一導電接點的側壁的第一介電質間隔件，其中所述第一源極或汲極結構的所述覆蓋半導體層被限制在所述第一介電質間隔件之間；以及 沿著所述第二導電接點的側壁的第二介電質間隔件，其中所述第二源極或汲極結構的所述覆蓋半導體層被限制在所述第二介電質間隔件之間。
  20. 如請求項19的積體電路結構，還包含： 分別沿著所述閘極堆疊的所述第一側和所述第二側的第一介電質閘極側壁間隔件和第二介電質閘極側壁間隔件。
  21. 如請求項19的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構的所述磊晶結構中之各者的所述下部半導體層具有1E20原子/立方公分至3E21原子/立方公分的範圍內的硼原子濃度，以及10%至85%的範圍內的鍺濃度。
  22. 如請求項19的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構的所述電阻率係在0.1毫歐姆•公分至0.3毫歐姆•公分的範圍內。
  23. 如請求項19的積體電路結構，其中所述第一源極或汲極結構和所述第二源極或汲極結構誘發在所述鰭上的單軸壓縮應變。
  24. 如請求項19的積體電路結構，其中所述覆蓋半導體層主要由鍺組成。
  25. 如請求項19的積體電路結構，其中所述下鰭部包含底層塊狀單晶矽基板的一部分。
TW109105438A 2019-03-28 2020-02-20 具有低電阻率的源極或汲極結構 TWI839469B (zh)

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US16/368,097 US11621325B2 (en) 2019-03-28 2019-03-28 Source or drain structures with low resistivity
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