CN111755444A - 具有低电阻率的源极结构或漏极结构 - Google Patents

具有低电阻率的源极结构或漏极结构 Download PDF

Info

Publication number
CN111755444A
CN111755444A CN202010199120.4A CN202010199120A CN111755444A CN 111755444 A CN111755444 A CN 111755444A CN 202010199120 A CN202010199120 A CN 202010199120A CN 111755444 A CN111755444 A CN 111755444A
Authority
CN
China
Prior art keywords
source
drain
integrated circuit
semiconductor layer
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010199120.4A
Other languages
English (en)
Inventor
C·邦伯格
A·默西
S·维什瓦纳特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN111755444A publication Critical patent/CN111755444A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

描述了具有带有低电阻率的源极结构或漏极结构的集成电路结构。在示例中，集成电路结构包括具有下部鳍状物部分和上部鳍状物部分的鳍状物。栅极堆叠体处于鳍状物的上部鳍状物部分上方，所述栅极堆叠体具有相对的第一侧和第二侧。第一源极结构或漏极结构包括在栅极堆叠体的第一侧嵌入到鳍状物中的外延结构。第二源极结构或漏极结构包括在栅极堆叠体的第二侧嵌入到鳍状物中的外延结构。第一和第二源极结构或漏极结构中的每一外延结构包括硅、锗和硼。第一和第二源极结构或漏极结构具有小于或等于0.3mOhm·cm的电阻率。

Description

具有低电阻率的源极结构或漏极结构
技术领域
本公开的实施例涉及先进集成电路结构制作领域，并且特别地，涉及具有带有低电阻率的源极结构和漏极结构的集成电路结构。
背景技术
过去几十年来，集成电路中特征的缩放已经成为了持续增长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限芯片面积上实现增大密度的功能单元。例如，缩小晶体管的尺寸允许将增多数量的存储器或逻辑器件结合到芯片上，从而制造出具有增大的容量的产品。但是，对越来越高的容量的驱动并非不存在问题。优化每一器件的性能的必要性变得越来越重要。
常规的和目前已知的制作工艺中的变化性可能限制将这些工艺进一步扩展到10nm节点或亚10nm节点范围中的可能性。因此，未来技术节点所需要的功能部件的制作可能要求引入新的方法，或者将新的技术集成到当前制作工艺中，或者以新的技术代替当前制作工艺。
附图说明
图1A-图1D示出了表示根据本公开的实施例的制作具有带有低电阻率的源极结构或漏极结构的集成电路结构的方法中的各种操作的截面图。
图2A-图2G示出了表示根据本公开的实施例的制作具有带有低电阻率的源极结构或漏极结构的集成电路结构的方法中的各种操作的截面图。
图2G’示出了根据本公开的另一个实施例的具有带有低电阻率的源极结构或漏极结构的另一个集成电路结构的截面图。
图2G”示出了根据本公开的另一个实施例的具有带有低电阻率的源极结构或漏极结构的另一个集成电路结构的截面图。
图3A示出了根据本公开的另一个实施例的处于半导体鳍状物对上方的多条栅极线的平面图。
图3B示出了根据本公开的实施例的沿图3A的a-a’轴截取的截面图。
图4示出了根据本公开的另一个实施例的具有用于PMOS器件的沟槽接触部的集成电路结构的截面图。
图5示出了根据本公开的实施例的具有处于升高的源极区或漏极区上的导电接触部的集成电路结构的截面图。
图6A和图6B示出了根据本公开的实施例的各种集成电路结构的截面图，所述集成电路结构均具有包括上覆绝缘帽盖层的沟槽接触部并且具有包括上覆绝缘帽盖层的栅极堆叠体。
图7示出了根据本公开的一种实施方式的计算装置。
图8示出了包括本公开的一个或多个实施例的内插器。
图9是根据本公开的实施例的移动计算平台的等距视图，所述移动计算平台采用根据本文描述的一种或多种工艺制作的IC或包括本文描述的一个或多个特征。
图10示出了根据本公开的实施例的倒装芯片式安装的管芯的截面图。
具体实施方式
描述了具有带有低电阻率的源极结构或漏极结构的集成电路结构以及制作具有低电阻率的源极结构或漏极结构的方法。在以下描述中，阐述了诸如具体集成和材料体系的许多具体细节，以便提供对本公开的实施例的透彻理解。对于本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，没有详细地描述诸如集成电路设计布局的公知的特征，以避免不必要地使本公开的实施例难以理解。此外，应当认识到，附图中所示出的各种实施例是说明性的表示方式，并且未必是按比例绘制的。
以下的具体实施方式本质上只是说明性的，并非旨在限制本主题的实施例或这样的实施例的应用和用途。如本文所使用的，词语“示例性的”是指“起示例、实例或例式的作用”。本文描述为示例性的任何实施方式不必理解为相比其他实施方式是优选的或有利的。此外，并不旨在受到前述技术领域、背景技术、发明内容或以下具体实施方式中提出的任何明示或暗示的理论的约束。
本说明书包括对“一个实施例”或“实施例”的参考。短语“在一个实施例中”或“在实施例中”的出现不一定是指同一个实施例。可以以与本公开一致的任何适当的方式来将特定的特征、结构或特性加以组合。
术语。以下段落为存在于本公开(包括所附权利要求)中的术语提供定义或语境：
“包括”。该术语是开放式的。如在所附权利要求中所使用的，该术语并不排除额外的结构或操作。
“被配置为”。可以将各种单元或部件描述或主张为“被配置为”执行一项或多项任务。在这样的语境下，“被配置为”用于通过指示所述单元或部件包括在操作期间执行一项或多项那些任务的结构来暗示结构。照此，即使当指定的单元或部件当前不操作(例如，未开启或激活)时，也可以将所述单元或部件说成是被配置为执行所述任务。将单元或电路或部件记载为“被配置为”执行一项或多项任务明确地旨在对该单元或部件而言不援用35U.S.C.§112第六段。
“第一”、“第二”等。如本文所使用的，这些术语用作其后的名词的标记，并且不暗示任何类型的顺序(例如，空间、时间和逻辑等)。
“耦合”。以下描述是指元件或节点或特征“耦合”在一起。如本文所使用的，除非另外明确指明，否则“耦合”意味着一个元件或节点或特征直接或间接接合至另一元件或节点或特征(或者直接或间接与之通信)，并且不一定是机械耦合。
此外，以下描述中还仅出于参考的目的使用了某些术语，并且因此这些术语并非旨在进行限制。例如，诸如“上部”、“下部”、“之上”或“之下”等术语是指附图中提供参考的方向。诸如“正面”、“背面”、“后面”、“侧面”、“板外”和“板内”等术语描述在一致但任意的参照系内部件的部分的取向或位置或两者，通过参考描述所讨论的部件的文字和相关的附图可以清楚地了解所述取向或位置或两者。这样的术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
“抑制”。如本文所使用的，抑制用于描述减小影响或使影响最小化。当部件或特征被描述为抑制动作、运动或条件时，它可以完全防止结果或后果或未来状态。另外，“抑制”还可以指减少或减弱可能以其他方式发生的后果、表现或影响。因此，当部件、元件或结构被称为抑制结果或状态时，它不一定完全防止或消除该结果或状态。
本文描述的实施例可以涉及前道工序(FEOL)半导体处理和结构。FEOL是集成电路(IC)制作的第一部分，在FEOL中，在半导体衬底或半导体层中图案化出各个器件(例如，晶体管、电容器、电阻器等)。FEOL一般涵盖直至(但不包括)金属互连层的沉积的所有操作。在紧随最后的FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何连线)的晶圆。
本文描述的实施例可以涉及后道工序(BEOL)半导体处理和结构。BEOL是IC制作的第二部分，在BEOL中，用晶圆上的布线(例如，一个或多个金属化层)使各个器件(例如，晶体管、电容器、电阻器等)互连。BEOL包括用于芯片到封装连接的接触部、绝缘层(电介质)、金属层级和接合部位。在制作阶段的BEOL部分中，形成接触部(焊盘)、互连线、过孔和电介质结构。对于现代化的IC工艺而言，可以在BEOL中添加10个以上的金属层。
下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构或者既适用于FEOL处理和结构又适用于BEOL处理和结构。特别地，尽管示例性处理方案可以是使用FEOL处理场景示出的，但是这样的方式也可以适用于BEOL处理。同样地，尽管示例性处理方案可以是使用BEOL处理场景示出，但是这样的方式也可以适用于FEOL处理。
根据本公开的一个或多个实施例，描述了具有超低电阻率源极或漏极(源极/漏极，S/D)结构的PMOS晶体管。
为了提供语境，典型的PMOS源极结构或漏极结构存在具有高电阻(例如，大于0.4mOhm·cm)或缺乏选择性的困扰。现有技术解决方案包括尝试结合比所需的更多的掺杂剂原子，并且在下游处理期间用热退火来激活掺杂剂原子。然而，过多的化学掺杂可能在源极结构或漏极结构中引起缺陷，从而降低源极结构或漏极结构使相邻的沟道区产生应变的能力。此外，必须对这样的热退火进行控制或限制，以防止掺杂剂原子扩散到可能不适于集成电路的其他特征的范围。而且，通过热退火来激活的任何掺杂剂在后面的处理操作中可能被去激活。
根据本公开的实施例，实施对前体和工艺条件的适当选择，以实现具有小于或等于0.3mOhm·cm(例如，处于0.2和0.3mOhm·cm之间)的电阻率的选择性PMOS源极结构或漏极结构。本文描述的实施例可以提供具有相对低得多的外部电阻的源极结构或漏极结构，从而导致改善的晶体管性能。在实施例中，使相关联的晶体管的外部电阻最小化，从而导致沟道中的增大的电流以及整体性能提高。此外，实施例可以涉及沉积时(as-deposited)的高有效掺杂水平，以允许后面的激活退火的去除或降低。实施例可以被实施以使掺杂剂的任何扩散最小化，从而允许实现更加陡变的结。根据文本描述的实施例，具有等于或者基本等于源极或漏极半导体材料的最大有效掺杂剂浓度的化学浓度的源极结构或漏极结构，降低或者消除了源极结构或漏极结构中的风险或缺陷的形成，从而导致沟道中的增大的应变以及提高的沟道迁移率。此外，源极/漏极中的任何多余的非有效掺杂剂原子将在该源极/漏极中充当散射位点并且降低该源极或漏极内的迁移率。
根据本公开的一个或多个实施例，可以将低电阻率源极结构或漏极结构制作结合到典型的PMOS晶体管处理方案中。然而，在源极或漏极材料沉积期间，选择前体选项和工艺条件，从而使选择性PMOS源极漏极沉积能够具有沉积时的低电阻率(低于0.3mOhm·cm)。本公开的实施例可以是通过基于SIMS和/或APT的组合的超低电阻率PMOS源极结构或漏极结构的存在、结合来自器件测量的低外部电阻、以及通过Pico探针测量的处于(例如)0.2mOhm·cm和0.3mOhm·cm之间的电阻率而检测到的，SIMS和/或APT的组合示出了SiGe:B的源极漏极成分(其中，Ge处于10％到85％的范围内，并且B处于大约1E20cm3到3E21cm3的范围内)。此外，XSEM和XTEM分析可以揭示没有来自PMOS源极或漏极生长的任何节瘤。
根据本公开的实施例，本文描述的超低电阻率PMOS源极结构或漏极结构可以被制作为附带应变的或无应变的硅(Si)沟道、应变的或无应变的硅锗(SiGe)沟道、或者应变的或无应变的锗(Ge)沟道。结合了本文描述的超低电阻率PMOS源极结构或漏极结构的制作的处理方案可以是先栅极方式或后栅极方式。实施例可以适于与纳米线、纳米带、鳍状物和平面晶体管一起使用。实施例可以适于与堆叠的CMOS或晶体管一起使用，其中可以通过过孔从晶圆的背面制成后端接触部。实施例可以包括，当在形成沟槽接触部(TCN)时打开用于接触部的过孔时(或者在源极或漏极沉积之后立即)，制作沉积在超低电阻率膜的顶部上的附带的较高Ge％(例如，可达100％的Ge)的帽盖，以提供包括帽盖层的超低电阻率PMOS源极结构或漏极结构。
作为示例性工艺流程，图1A-图1D示出了表示根据本公开的实施例的制作具有带有低电阻率的源极结构或漏极结构的集成电路结构的方法中的各种操作的截面图。
参考图1A，起始结构100包括衬底102，例如，硅衬底。如图1B所示，然后，在衬底102上形成包括掩模层106A、106B和106C的堆叠体的图案化掩模106。图案化掩模106用于向衬底102中图案化出鳍状物104，从而形成图案化的衬底102’。参考图1C，在下部的鳍状物104部分之间形成浅沟槽隔离(STI)结构108。在穿过STI结构108伸出的鳍状物104的上部部分上方形成包括虚设栅极电介质110、虚设栅电极112和硬掩模层114的虚设栅极结构。然后，沿栅极侧壁以及在一些鳍状物部分上方形成间隔体116，同时暴露其他鳍状物部分。如图1D中所示。然后，蚀刻暴露的鳍状物部分以形成两次图案化的衬底102”，并且在其内具有沟道区104’以及外延超低电阻率源极结构或漏极结构118。后续的处理可以包括以高k栅极电介质层和金属栅电极替换虚设栅极结构。
可以在平面、三栅极、FinFET、纳米线或纳米带结构上或内生长如本文描述的具有低电阻率的源极结构或漏极结构，只需对基线工艺流程做出最低程度的修改。在实施例中，源极结构或漏极结构的整个外延结构由单个超低电阻率膜构成，下文将联系图2G’描述其示例。然而，应当认识到，代替地，超低电阻率膜可以仅被用在尖端中，或者仅被用在下部结构化部分，在其上形成硼掺杂的高含量锗填充物和/或帽盖，下文将联系图2G和图2G”描述其示例。
本文描述的一个或多个实施例涉及包括有在其上生长的帽盖的低电阻率源极结构或漏极结构的制作工艺和结构，将联系图2A-图2G描述其示例。本文描述的一个或多个实施例涉及包括无帽盖层的低电阻率源极结构或漏极结构的制作工艺和结构，将联系图2A-图2D和图2G’描述其示例。本文描述的一个或多个实施例涉及包括有在其上生长的帽盖的低电阻率源极结构或漏极结构的制作工艺和结构，将联系图2A-图2D和图2G”描述其示例。
作为示例性工艺流程，图2A-图2G示出了表示根据本公开的实施例的制作具有带有低电阻率的源极结构或漏极结构的集成电路结构的方法中的各种操作的截面图。图2G’示出了根据本公开的另一个实施例的具有带有低电阻率的源极结构或漏极结构的另一个集成电路结构的截面图。图2G”示出了根据本公开的另一个实施例的具有带有低电阻率的源极结构或漏极结构的另一个集成电路结构的截面图。
参考图2A，任选地，在衬底202(例如，硅衬底)上生长沟道材料204。在实施例中，沟道材料204包括硅。在实施例中，沟道材料204包括硅和锗。在实施例中，沟道材料204包括锗。在实施例中，沟道材料204为III-V族材料。在其他实施例中，不形成有区别的沟道材料204，并且在衬底202的表面上执行下文描述的工艺操作。
参考图2B，将沟道材料204图案化成鳍状物206。图案化可以在衬底202中形成凹陷208，如图所示。
参考图2C，用浅沟槽隔离材料填充鳍状物206之间的沟槽，然后对所述浅沟槽隔离材料进行抛光，并使其凹陷，以形成隔离结构210。该工艺还可以涉及电介质隔离阻挡层的沉积、图案化和凹陷。该工艺继续到栅极氧化物材料和栅电极材料(其可以是虚设栅极氧化物材料和虚设栅电极材料)的沉积和图案化以及栅极间隔体的形成，从而形成栅极堆叠体212和栅极间隔体214。
参考图2D，在位置218处蚀刻与栅极堆叠体212的侧面相邻的鳍状物206。该蚀刻留下处于栅极堆叠体212下面的沟道区216。
参考图2E，源极结构或漏极结构的形成涉及生长下部源极或漏极材料220以及帽盖半导体层222(其可以是原位生长的)。替代地，不生长帽盖半导体层222，将联系图2G’描述其示例性所得到的结构。在任一种情况下，在实施例中，源极结构或漏极结构包括硅、锗和硼。在实施例中，源极结构或漏极结构由在沉积(例如，原位)期间掺杂有硼原子的硅锗构成。在一个这样的实施例中，在原位沉积期间，硼原子被激活为杂质原子，例如，以置换方式结合到硅锗晶格中。也就是说，在沉积时实现了高浓度的激活的硼掺杂剂，其与需要后续的退火以实现结合和激活的典型的填隙硼包体形成了对照。
在实施例中，具有在沉积期间结合于其中的激活的硼掺杂剂的低电阻率硅锗源极或漏极材料的原位沉积涉及硅前体、锗前体和硼前体的使用。在一个实施例中，硅前体是诸如但不需要限于SiH4、Si2H6、CSiH6、C6H16Si、CH3SiH3、(Si(CH3)2)6、(Si(CH3)3)2、[(CH3)3C]2SiH2、[(CH3)2N]2Si(CH3)2、[NH(C4H9)]2SiH2、C8H22N2Si、C8H23NSi2、C7H19NSi、二氯硅烷(DCS)、三氯硅烷(TCS)、SiCl4、CH3(CH2)3SiCl3、(CH3)3SiNHSi(CH3)3、(CH3)3SiSi(CH3)2Cl、[ClSi(CH3)2]2、C2H6Cl2Si、C12H10Cl2Si、C2H5Cl3Si、CH3SiHCl2、CH3Cl3Si或SiBr4的前体。在一个实施例中，锗前体是诸如但不需要限于GeH4、Ge2H6、GeCl4、GeBr4、GeI2、C16H36Ge、(CH3)4Ge、(CH3)3GeGe(CH3)3、[CH3(CH2)3]3GeH、(C2H5)3GeH、(C6H5)3GeH、(CH3)3GeCl、(CH3)2GeCl2、C2H5GeCl3、(C6H5)3GeCl、(CH3)3GeBr或GeF4的前体。在一个实施例中，硼前体是诸如但不需要限于B2H6、B10H14、BBr3、BCl3、BF3、B2F4、C18F15B、B3Cl3H3N3、三甲基硼烷(TMB)、三乙基硼烷、B(CD3)3、C3H9B、C6H15B、C18H15B、C12H24B2O4、[(CH3)2CHO]3B、[(CH3)3CO]3B、C10H19BClNSi或[(CH3)2N]2BB[N(CH3)2]2的前体。在特定实施例中，BCl3被用作硼前体，并且源极或漏极材料是在400-850摄氏度之间(并且在特定实施例中在大约700摄氏度)的沉积温度下与硅前体、锗前体一起形成的，并且氯化氢(HCl)作为共沉积气体。
参考图2F，在图2E的源极结构或漏极结构上形成隔离材料。然后，对隔离材料进行图案化并且使其凹陷以暴露源极结构或漏极结构，并且形成辅助间隔体226和沟槽228。在一个实施例中，隔离材料的凹陷是使用蚀刻工艺来执行的，所述蚀刻工艺停止在帽盖半导体层222上或者部分地进入帽盖半导体层222中而停止，其中，在后一种情况下，形成图案化的源极或漏极帽盖半导体层222’。在另一个实施例中，在未实施帽盖半导体层222的情况下，蚀刻工艺停止在源极或漏极材料220上或者部分地进入源极或漏极材料220而停止。
参考图2G，执行源极或漏极接触部材料沉积和图案化，以形成导电接触部230。在实施例中，导电接触部230处于第一和第二源极结构或漏极结构的帽盖半导体层222或222’上。在一个这样的实施例中，第一和第二导电接触部230处于第一和第二源极结构或漏极结构的帽盖半导体层222’中的局部凹陷中。应当认识到，尽管未描绘出，但是然后可以对图2G的结构执行后端处理。
再次参考图2G，根据本公开的实施例，集成电路结构具有鳍状物(216和衬底202的图案化的部分)。该鳍状物具有下部鳍状物部分(处于隔离结构210的顶部表面下方的216的部分和202的图案化的部分)和上部鳍状物部分(处于隔离结构210的顶部表面上方的216的部分)。栅极堆叠体212处于鳍状物的上部鳍状物部分上方，栅极堆叠体212具有相对的第一侧和第二侧。第一源极结构或漏极结构包括在栅极堆叠体的第一侧(例如，栅极堆叠体212的左侧)嵌入到鳍状物中的外延结构。第二源极结构或漏极结构包括在栅极堆叠体的第二侧(例如，栅极堆叠体212的右侧)嵌入到鳍状物中的外延结构。第一和第二源极结构或漏极结构的外延结构包括下部半导体层220和帽盖半导体层222’(或者在无凹陷的情况下图2E的222)。在实施例中，第一和第二源极结构或漏极结构的外延结构中的每一个的下部半导体层220包括硅、锗和硼。第一和第二源极结构或漏极结构中的每一个的外延结构的帽盖半导体层222’或222具有大于下部半导体层220的锗浓度。第一和第二源极结构或漏极结构具有小于或等于0.3mOhm·cm的电阻率。
关于图2G，在实施例中，第一和第二源极结构或漏极结构的外延结构中的每一个的下部半导体层220具有处于1E20原子/cm3-3E21原子/cm3的范围内的硼原子浓度，以及处于10％到85％的范围内的锗浓度。在实施例中，帽盖半导体层222’或222具有大于50％的锗浓度。在实施例中，帽盖半导体层222’或222基本上由锗构成。
关于图2G，在实施例中，第一和第二源极结构或漏极结构的电阻率处于0.1mOhm·cm到0.3mOhm·cm的范围内。在一个这样的实施例中，第一和第二源极结构或漏极结构在鳍状物上引起单轴压缩应变。在实施例中，第一和第二源极结构或漏极结构的下部半导体层220与隔离结构210相邻。在一个这样的实施例中，第一和第二源极结构或漏极结构的下部半导体层220具有处于隔离结构210的上表面下方的下表面。
与图2G形成对照的是，在图2G’中，描绘了不使用帽盖半导体层的实施例。特别地，该源极结构或漏极结构仅包括单一的源极或漏极材料220’。导电接触部230处于第一和第二源极结构或漏极结构的单一的源极或漏极材料220’上。在一个这样的实施例中，尽管未描绘出，但是第一和第二导电接触部处于第一和第二源极结构或漏极结构的单一的源极或漏极材料220’中的局部凹陷中。应当认识到，尽管未描绘出，但是然后可以对图2G’的结构执行后端处理。
再次参考图2G’，根据本公开的实施例，集成电路结构包括鳍状物(216和衬底202的图案化的部分)，该鳍状物具有下部鳍状物部分(处于隔离结构210的顶部表面下方的216的部分和202的图案化的部分)和上部鳍状物部分(处于隔离结构210的顶部表面上方的216的部分)。栅极堆叠体212处于鳍状物的上部鳍状物部分上方，栅极堆叠体212具有相对的第一侧和第二侧。第一源极结构或漏极结构包括在栅极堆叠体212的第一侧嵌入到鳍状物中的外延结构(例如，左侧220’)。第二源极结构或漏极结构包括在栅极堆叠体212的第二侧嵌入到鳍状物中的外延结构(例如，右侧220’)。在实施例中，第一和第二源极结构或漏极结构的每个外延结构包括硅、锗和硼，其中，硼的原子浓度处于1E20原子/cm3-3E21原子/cm3的范围内，并且锗浓度处于10％到85％的范围内，并且第一和第二源极结构或漏极结构具有小于或等于0.3mOhm·cm的电阻率。
关于图2G’，在实施例中，第一和第二源极结构或漏极结构的电阻率处于0.1mOhm·cm到0.3mOhm·cm的范围内。在一个这样的实施例中，第一和第二源极结构或漏极结构在鳍状物上引起单轴压缩应变。在实施例中，第一和第二源极结构或漏极结构的外延结构220’与隔离结构210相邻。在一个这样的实施例中，第一和第二源极结构或漏极结构的外延结构220’具有处于隔离结构210的上表面下方的下表面。
与图2G和图2G’形成对照的是，在图2G”中，描绘了在形成辅助间隔体226之后形成帽盖半导体层的实施例。特别地，第一和第二源极结构或漏极结构的外延结构均包括处于下部半导体层220”上的帽盖半导体层225。导电接触部230处于第一和第二源极结构或漏极结构的帽盖半导体层225上。应当认识到，尽管未描绘出，但是然后可以对图2G”的结构执行后端处理。
再次参考图2G”，根据本公开的实施例，集成电路结构包括鳍状物(216和衬底202的图案化部分)，该鳍状物具有下部鳍状物部分(处于隔离结构210的顶部表面下方的216的部分和202的图案化部分)和上部鳍状物部分(处于隔离结构210的顶部表面上方的216的部分)。栅极堆叠体212处于鳍状物的上部鳍状物部分上方，栅极堆叠体212具有相对的第一侧和第二侧。第一源极结构或漏极结构包括在栅极堆叠体的第一侧嵌入到鳍状物中的外延结构，该外延结构具有下部半导体层(左侧220”)和帽盖半导体层(左侧225)。第二源极结构或漏极结构包括在栅极堆叠体的第二侧嵌入到鳍状物中的外延结构，该外延结构具有下部半导体层(右侧220”)和帽盖半导体层(右侧225)。第二源极结构或漏极结构包括在栅极堆叠体212的第二侧嵌入到鳍状物中的下部外延源极结构或漏极结构(例如，右侧220”)。第一和第二源极结构或漏极结构包括局限于导电接触部230的电介质间隔体226之间的帽盖半导体层225。在实施例中，第一和第二源极结构或漏极结构的外延结构中的每一个的下部半导体层包括硅、锗和硼，第一和第二源极结构或漏极结构中的每一个的外延结构的帽盖半导体层具有大于下部半导体层的锗浓度，并且第一和第二源极结构或漏极结构具有小于或等于0.3mOhm·cm的电阻率。
在实施例中，再次参考图2G”，第一导电接触部(左侧230)处于第一源极结构或漏极结构的帽盖半导体层(左侧225)上。第二导电接触部(右侧230)处于第二源极结构或漏极结构的帽盖半导体层(右侧225)上。第一电介质间隔体(左侧226)沿第一导电接触部(左侧230)的侧壁，并且第一源极结构或漏极结构的帽盖半导体层(左侧225)局限于第一电介质间隔体(左侧226)之间。第二电介质间隔体(右侧226)沿第二导电接触部(右侧230)的侧壁，并且第二源极结构或漏极结构的帽盖半导体层(右侧225)局限于第二电介质间隔体(右侧226)之间。在未描绘出的一个实施例中，帽盖半导体层225处于第一和第二下部半导体层220”中的局部凹陷中。在另一个实施例中，如图所描绘的，不使第一和第二下部半导体层220”凹陷。
关于图2G”，在实施例中，第一和第二源极结构或漏极结构的外延结构中的每一个的下部半导体层220”具有处于1E20原子/cm3-3E21原子/cm3的范围内的硼原子浓度以及处于10％到85％的范围内的锗浓度。在实施例中，帽盖半导体层225具有大于60％的锗浓度。在实施例中，帽盖半导体层225基本上由锗构成。
关于图2G”，在实施例中，第一和第二源极结构或漏极结构的电阻率处于0.1mOhm·cm到0.3mOhm·cm的范围内。在一个这样的实施例中，第一和第二源极结构或漏极结构在鳍状物上引起单轴压缩应变。在实施例中，第一和第二源极结构或漏极结构的下部半导体层220”与隔离结构210相邻。在一个这样的实施例中，第一和第二源极结构或漏极结构的下部半导体层220”具有处于隔离结构210的上表面下方的下表面。
在另一方面，图3A示出了根据本公开的另一个实施例的处于半导体鳍状物对上方的多条栅极线的平面图。
参考图3A，在多个半导体鳍状物300上方形成多条有效栅极线304。虚设栅极线306处于多个半导体鳍状物300的端部处。栅极线304/306之间的间隔308是可以定位沟槽接触部以提供到源极区或漏极区(例如，源极区或漏极区351、352、353和354)的导电接触部的位置。在实施例中，多条栅极线304/306的图案或者多个半导体鳍状物300的图案被描绘为栅格结构。在一个实施例中，该栅格状图案包括以恒定的间距隔开并且具有恒定的宽度或兼具两者的多个半导体鳍状物300的图案和/或多条栅极线304/306。
图3B示出了根据本公开的实施例的沿图3A的a-a’轴截取的截面图。
参考图3B，在形成于衬底360之上的半导体鳍状物362上方形成多条有效栅极线364。虚设栅极线366处于半导体鳍状物362的端部处。电介质层370处于虚设栅极线366的外部。沟槽接触部材料397处于有效栅极线364之间并且处于虚设栅极线366和有效栅极线364之间。嵌入的下部源极结构或漏极结构368和对应的帽盖半导体层369在半导体鳍状物362中处于有效栅极线364之间并且处于虚设栅极线366和有效栅极线364之间。嵌入的下部源极结构或漏极结构368和对应的源极或漏极帽盖半导体层369可以是如联系图2G的源极结构或漏极结构所描述的。替代地，可以使用诸如联系图2G’和图2G”描述的源极结构或漏极结构的源极结构或漏极结构。
有效栅极线364包括栅极电介质结构398/399、功函数栅电极部分374和填充栅电极部分376以及电介质帽盖层378。电介质间隔体380作为有效栅极线364和虚设栅极线366的衬层(line)。
在另一方面，描述了例如用于源极区或漏极区的沟槽接触部结构。在示例中，图4示出了根据本公开的另一个实施例的具有用于PMOS器件的沟槽接触部的集成电路结构的截面图。
参考图4，集成电路结构450包括鳍状物452，例如，硅锗鳍状物。栅极电介质层454处于鳍状物452上方。栅电极456处于栅极电介质层454上方。在实施例中，栅电极456包括共形导电层458和导电填充物460。在实施例中，电介质帽盖462处于栅电极456上方并且处于栅极电介质层454上方。栅电极具有第一侧456A和与第一侧456A相对的第二侧456B。电介质间隔体沿栅电极456的侧壁。在一个实施例中，栅极电介质层454还处于电介质间隔体463中的第一个与栅电极456的第一侧456A之间，并且处于电介质间隔体463中的第二个与栅电极456的第二侧456B之间，如图所描绘的。在实施例中，尽管未描绘出，但是诸如热或化学氧化硅或二氧化硅层的薄氧化物层处于鳍状物452和栅极电介质层454之间。
第一464和第二466半导体源极区或漏极区分别与栅电极456的第一侧456A和第二侧456B相邻。在一个实施例中，第一464和第二466半导体源极区或漏极区包括嵌入的外延下部区域以及对应的源极或漏极帽盖半导体层495或497，并且第一464和第二466半导体源极区或漏极区分别形成于鳍状物452的凹陷465和467中，如所描绘的。嵌入的下部源极结构或漏极结构和对应的帽盖半导体层495或497可以如联系图2G的源极结构或漏极结构描述的。替代地，可以使用诸如联系图2G’和图2G”描绘的源极结构或漏极结构的源极结构或漏极结构。
第一468和第二470沟槽接触部结构分别处于与栅电极456的第一侧456A和第二侧456B相邻的第一464和第二466半导体源极区或漏极区上方。第一468和第二470沟槽接触部结构都包括U形金属层472以及处于整个U形金属层472上和上方的T形金属层474。在一个实施例中，U形金属层472和T形金属层474在成分上是不同的。在一个这样的实施例中，U形金属层472包括钛，并且T形金属层474包括钴。在一个实施例中，第一468和第二470沟槽接触部结构都还包括处于T形金属层474上的第三金属层476。在一个这样的实施例中，第三金属层476和U形金属层472具有相同的成分。在特定实施例中，第三金属层476和U形金属层472包括钛，并且T形金属层474包括钴。
第一沟槽接触部过孔478电连接至第一沟槽接触部468。在特定实施例中，第一沟槽接触部过孔478处于第一沟槽接触部468的第三金属层476上并与之耦合。第一沟槽接触部过孔478还处于电介质间隔体463中的一个的一部分上方并与之接触，并且处于电介质帽盖462的一部分上方并与之接触。第二沟槽接触部过孔480电连接至第二沟槽接触部470。在特定实施例中，第二沟槽接触部过孔480处于第二沟槽接触部470的第三金属层476上并与之耦合。第二沟槽接触部过孔480还处于电介质间隔体463中的另一个的一部分上方并与之接触，并且处于电介质帽盖462的另一部分上方并与之接触。
在实施例中，金属硅化物层482分别直接处于第一468和第二470沟槽接触部结构与第一464和第二466半导体源极区或漏极区之间。在实施例中，第一464和第二466半导体源极区或漏极区是第一和第二P型半导体源极区或漏极区。
本文描述的一个或多个实施例涉及将金属化学气相沉积用于包绕式半导体接触部。实施例可以适用于或者包括化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、导电接触部制作或薄膜中的一个或多个。特定实施例可以包括使用接触部金属的低温(例如，低于500摄氏度或者处于400-500摄氏度的范围内)化学气相沉积制作钛等金属层，以提供共形的源极或漏极接触部。这样的共形的源极或漏极接触部的实施方式可以提高三维(3D)晶体管互补金属氧化物半导体(CMOS)性能。
为了提供语境，可以使用溅射来沉积金属到半导体接触层。溅射是瞄准线工艺，因而不是很适合3D晶体管制作。已知的溅射解决方案在相对于沉积的入射成一定角度的器件接触表面上具有不良的或者不完整的金属-半导体结。根据本公开的一个或多个实施例，实施低温化学气相沉积工艺来制作接触部金属，以提供三维共形并且使金属半导体结接触面积最大化。所得到的更大接触面积可以降低结电阻。实施例可以包括在具有非平直拓扑结构的半导体表面上的沉积，其中，具有一定面积的所述拓扑结构是指表面形状和特征本身，并且非平直拓扑结构包括非平直的表面形状和特征或者表面形状和特征的部分，即非完全平直的表面形状和特征。在实施例中，沉积是在具有相对较高的锗含量的源极结构或漏极结构的半导体表面上。
本文描述的实施例可以包括包绕式接触部结构的制作。在一个这样的实施例中，描述了通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积或等离子体增强原子层沉积而共形沉积到晶体管源极-漏极接触部上的纯金属的使用。这样的共形沉积可以用于提高金属半导体接触的可用面积并降低电阻，从而提高晶体管器件的性能。在实施例中，相对较低的沉积温度带来最小化的每单位面积的结电阻。
应当认识到，可以使用涉及本文描述的金属层沉积工艺的集成方案来制作各种各样的集成电路结构。根据本公开的实施例，一种制作集成电路结构的方法包括在具有RF源的化学气相沉积(CVD)腔中提供衬底，所述衬底在其上具有特征。所述方法包括使四氯化钛(TiCl4)和氢气(H2)发生反应，从而在衬底的特征上形成钛(Ti)层。在实施例中，钛层具有包括98％或更高的钛以及0.5％-2％的氯的总原子成分。在替代实施例中，使用类似的工艺制作锆(Zr)、铪(Hf)、钽(Ta)、铌(Nb)或钒(V)的高纯度金属层。
根据本公开的实施例，衬底的特征是暴露半导体源极结构或漏极结构的源极或漏极接触部沟槽。钛层(或其他高纯度金属层)是用于半导体源极结构或漏极结构的导电接触层。下文将联系图5描述这样的实施方式的示例性实施例。
图5示出了根据本公开的实施例的具有处于升高的源极区或漏极区上的导电接触部的集成电路结构的截面图。
参考图5，半导体结构550包括处于衬底554之上的栅极结构552。栅极结构552包括栅极电介质层552A、功函数层552B和栅极填充物552C。源极区558和漏极区560处于栅极结构552的相对侧上。源极或漏极接触部562电连接至源极区558和漏极区560，并且通过层间电介质层564或栅极电介质间隔体566之一或两者与栅极结构552隔开。源极区558和漏极区560包括形成于衬底554的被蚀刻掉的区域中的外延或嵌入的下部材料区以及对应的源极或漏极帽盖半导体层502。嵌入的下部源极结构或漏极结构和对应的帽盖半导体层502可以如联系图2G的源极结构或漏极结构描述的。替代地，可以使用如联系图2G’和图2G”描述的源极结构或漏极结构的源极结构或漏极结构。
在实施例中，源极或漏极接触部562包括高纯度金属层562A(例如上文描述的)和导电沟槽填充材料562B。在一个实施例中，高纯度金属层562A具有包括98％或更高的钛的总原子成分。在一个这样的实施例中，高纯度金属层562A的总原子成分还包括0.5％-2％的氯。在实施例中，高纯度金属层562A具有30％或更小的厚度变化。在实施例中，导电沟槽填充材料562B由诸如但不限于Cu、Al、W、Co或其合金的导电材料构成。
在另一方面，描述了有效栅极上接触部(COAG)结构和工艺。本公开的一个或多个实施例涉及半导体结构或器件，所述半导体结构或器件具有设置在所述半导体结构或器件的栅电极的有效部分上方的一个或多个栅极接触部结构(例如，作为栅极接触部过孔)。本公开的一个或多个实施例涉及制作半导体结构或器件的方法，所述半导体结构或器件具有形成在所述半导体结构或器件的栅电极的有效部分上方的一个或多个栅极接触部结构。本文描述的方式可以用于通过实现在有效栅极区上方形成栅极接触部来降低标准单元面积。在一个或多个实施例中，被制作为接触栅电极的栅极接触部结构是经由结构自对准的。
在实施例中，集成电路结构、半导体结构或器件是非平面器件，例如但不限于fin-FET或者三栅极器件。在这样的实施例中，对应的半导电沟道区由三维主体构成或者形成于三维主体中。在一个这样的实施例中，栅极线的栅电极堆叠体至少包围所述三维主体的顶部表面和一对侧壁。在另一个实施例中，例如，在全环栅器件中，至少沟道区被制成为分立的三维主体。在一个这样的实施例中，多条栅极线的每个栅电极堆叠体完全包围沟道区。
更一般地，一个或多个实施例涉及用于使栅极接触部过孔直接落在有效晶体管栅极上的方式以及由其形成的结构。这样的方式可以消除对在隔离部上延伸栅极线以达到接触目的的需要。这样的方式还可以消除对用于传导来自栅极线或结构的信号的单独栅极接触部(GCN)层的需要。在实施例中，消除上述特征是通过使沟槽接触部(TCN)中的接触金属凹陷并且在工艺流程(例如，TILA)中引入额外的电介质材料来实现的。该额外的电介质材料被包括作为沟槽接触部电介质帽盖层，其蚀刻特性不同于已经在栅极对准接触部工艺(GAP)处理方案(例如，GILA)中用于进行沟槽接触部对准的栅极电介质材料帽盖层的蚀刻特性。
在实施例中，提供集成电路结构涉及形成与现有的栅极图案基本上理想地对准的接触部图案，同时消除了具有极为严格的配准预算的光刻操作的使用。在一个这样的实施例中，这种方式能够使用具有固有的高度选择性的湿法蚀刻(例如，对比干法或等离子体蚀刻)来生成接触部开口。在实施例中，可以通过利用与接触部插塞光刻操作结合的现有栅极图案来形成接触部图案。在一个这样的实施例中，所述方式能够消除对用于生成接触部图案的其他严格的光刻操作(如其他方式中所使用的)的需要。在实施例中，沟槽接触部网格不是单独地被图案化，而是形成在多(栅极)线之间。例如，在一个这样的实施例中，沟槽接触部网格是在栅极栅格图案化之后但是在栅极栅格切割之前形成的。
此外，栅极堆叠体结构可以是通过替换栅极工艺制作的。在这样的方案中，可以去除并用永久栅电极材料来代替诸如多晶硅或者氮化硅柱状材料的虚设栅极材料。在一个这样的实施例中，还可以在这个工艺中形成永久栅极电介质层，与通过从早前的处理来执行该层的形成相反。在实施例中，通过干法蚀刻或者湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或者非晶硅构成，并且用包括SF6的干法蚀刻工艺去除。在另一个实施例中，虚设栅极由多晶硅或者非晶硅构成，并且用包括含水的NH4OH或者四甲基氢氧化铵的湿法蚀刻工艺去除。在一个实施例中，虚设栅极由氮化硅构成，并且用包括含水的磷酸的湿法蚀刻去除。
在实施例中，本文描述的一个或多个方式主要设想将虚设和替换栅极工艺与虚设和替换接触部工艺相结合，从而得到集成电路结构。在一个这样的实施例中，替换接触部工艺是在替换栅极工艺之后执行的，以允许对永久栅极堆叠体的至少一部分进行高温退火。例如，在具体的这样的实施例中，例如，在形成栅极电介质层之后，在高于大约600摄氏度的温度下执行对永久栅极结构的至少一部分的退火。所述退火是在形成永久接触部之前执行的。
应当认识到，可以建立绝缘栅极帽盖层和绝缘沟槽接触部帽盖层之间的有区别的结构关系。作为示例，图6A和图6B示出了根据本公开的实施例的各种集成电路结构的截面图，所述集成电路结构均具有包括上覆绝缘帽盖层的沟槽接触部并且具有包括上覆绝缘帽盖层的栅极堆叠体。
参考图6A和图6B，集成电路结构600A和集成电路结构600B分别包括鳍状物602，例如，硅锗鳍状物。尽管被描绘为截面图，但是应当认识到鳍状物602具有顶部602A和侧壁(进出具有所示视角的页面)。第一604和第二606栅极电介质层处于鳍状物602的顶部602A上方，并且在横向上与鳍状物602的侧壁相邻。第一608和第二610栅电极分别处于第一604和第二606栅极电介质层上方，第一604和第二606栅极电介质层处于鳍状物602的顶部602A上方并且在横向上与鳍状物602的侧壁相邻。第一608和第二610栅电极均包括共形导电层609A(例如，功函数设定层)以及处于共形导电层609A之上的导电填充材料609B。第一608和第二610栅电极都具有第一侧612和与第一侧612相对的第二侧614。第一608和第二610栅电极还均具有绝缘帽盖616，绝缘帽盖616具有顶部表面618。
第一电介质间隔体620与第一栅电极608的第一侧612相邻。第二电介质间隔体622与第二栅电极610的第二侧614相邻。半导体源极区或漏极区624与第一620和第二622电介质间隔体相邻。沟槽接触部结构626处于半导体源极区或漏极区624上方，与第一620和第二622电介质间隔体相邻。在实施例中，半导体源极区或漏极区624具有诸如上文联系图2G、图2G’、图2G”以及本文描述的其他实施例所描述的结构。
沟槽接触部结构626包括处于导电结构630上的绝缘帽盖628。沟槽接触部结构626的绝缘帽盖628具有与第一608和第二610栅电极的绝缘帽盖616的顶部表面618基本上共平面的顶部表面629。在实施例中，沟槽接触部结构626的绝缘帽盖628在横向上延伸到第一620和第二622电介质间隔体中的凹陷632中。在这样的实施例中，沟槽接触部结构626的绝缘帽盖628悬突到沟槽接触部结构626的导电结构630之外。然而，在其他实施例中，沟槽接触部结构626的绝缘帽盖628在横向上不延伸到第一620和第二622电介质间隔体中的凹陷632中，并且因而不悬突到沟槽接触部结构626的导电结构630之外。
应当认识到，沟槽接触部结构626的导电结构630可以不是矩形的，如图6A和图6B所示。例如，沟槽接触部结构626的导电结构630可以具有与图6A的投影图中所示的导电结构630A的所示的几何结构类似或相同的截面几何结构。
在实施例中，沟槽接触部结构626的绝缘帽盖628具有不同于第一608和第二610栅电极的绝缘帽盖616的成分的成分。在一个这样的实施例中，沟槽接触部结构626的绝缘帽盖628包括碳化物材料，例如，碳化硅材料。第一608和第二610栅电极的绝缘帽盖616包括氮化物材料，例如，氮化硅材料。
在实施例中，如图6A所示，第一608和第二610栅电极的绝缘帽盖616都具有处于沟槽接触部结构626的绝缘帽盖628的底部表面628A下方的底部表面617A。在另一个实施例中，如图6B所示，第一608和第二610栅电极的绝缘帽盖616都具有与沟槽接触部结构626的绝缘帽盖628的底部表面628B基本上共平面的底部表面617B。在另一个实施例中，尽管未描绘出，但是第一608和第二610栅电极的绝缘帽盖616都具有处于沟槽接触部结构626的绝缘帽盖628的底部表面上方的底部表面。
在实施例中，沟槽接触部结构626的导电结构630包括U形金属层634、处于整个U形金属层634上和上方的T型金属层636、以及处于T形金属层636上的第三金属层638。沟槽接触部结构626的绝缘帽盖628处于第三金属层638上。在一个这样的实施例中，第三金属层638和U形金属层634包括钛，并且T形金属层636包括钴。在特定的这样的实施例中，T形金属层636还包括碳。
在实施例中，金属硅化物层640直接处于沟槽接触部结构626的导电结构630与半导体源极区或漏极区624之间。在一个这样的实施例中，金属硅化物层640包括钛和硅。在特定的这样的实施例中，半导体源极区或漏极区624是P型半导体源极区或漏极区。
如本申请通篇描述的，衬底可以由能够承受制造工艺并且电荷能够在其中迁移的半导体材料构成。在实施例中，本文描述的衬底是由晶体硅、硅/锗或锗层构成的体衬底，其掺杂有诸如但不限于磷、砷或硼或其组合的电荷载流子，以形成有源区。在一个实施例中，这样的体衬底中的硅原子的浓度大于97％。在另一个实施例中，体衬底由在生长在有区别的晶体衬底的顶上的外延层构成，例如，由生长在硼掺杂的体硅单晶衬底的顶上的硅外延层构成。替代地，体衬底可以由III-V族材料构成。在实施例中，体衬底由诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化镓铟、砷化镓铝、磷化镓铟或其组合的III-V族材料构成。在一个实施例中，体衬底由III-V族材料构成，并且电荷载流子掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
如本申请通篇描述的，诸如浅沟槽隔离区或子鳍状物隔离区的隔离区可以由适于将永久栅极结构的部分与下方体衬底最终电隔离或促进所述隔离，或者适于隔离形成于下方体衬底内的有源区(例如，隔离鳍状物有源区)的材料构成。例如，在一个实施例中，隔离区由一个或多个电介质材料层构成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅、碳掺杂的氮化硅或其组合。
如本申请通篇描述的，栅极线或栅极结构可以由包括栅极电介质层和栅电极层的栅电极堆叠体构成。在实施例中，栅电极堆叠体的栅电极由金属栅极和由高k材料构成栅极电介质层构成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合的材料构成。此外，栅极电介质层的一部分可以包括由半导体衬底的顶部的几个层形成的原生氧化物层。在实施例中，栅极电介质层由顶部高k部分以及由半导体材料的氧化物构成的下部部分构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分以及二氧化硅或氮氧化硅的底部部分构成。在一些实施方式中，栅极电介质的一部分是“U”形结构，所述“U”形结构包括基本上平行于衬底的表面的底部部分以及两个基本上垂直于衬底的顶部表面的侧壁部分。
在一个实施例中，栅电极由金属层构成，所述金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或者导电金属氧化物。在具体实施例中，栅电极由形成于金属功函数设定层之上的非功函数设定填充材料构成。取决于所述晶体管是PMOS晶体管还是NMOS晶体管，所述栅电极层可以由P型功函数金属或者N型功函数金属组成。在一些实施方式中，栅电极层可以由两个或更多金属层的堆叠体组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于PMOS晶体管而言，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)。P型金属层将能够形成具有处于大约4.9eV和大约5.2eV之间的功函数的PMOS栅电极。对于NMOS晶体管而言，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物，例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将能够形成具有处于大约3.9eV和大约4.2eV之间的功函数的NMOS栅电极。在一些实施方式中，栅电极可以由“U”形结构组成，所述“U”形结构包括基本上平行于衬底的表面的底部部分以及两个基本上垂直于衬底的顶部表面的侧壁部分。在另一种实施方式中，形成栅电极的金属层中的至少一个可以简单地是基本上平行于衬底的顶部表面的平面层，并且不包括基本上垂直于衬底的顶部表面的侧壁部分。在本公开的其他实施方式中，栅电极可以由U形结构以及平面、非U形结构的组合组成。例如，栅电极可以由形成在一个或多个平面、非U形层顶上的一个或多个U形金属层组成。
如本申请通篇描述的，与栅极线或电极堆叠体相关联的间隔体可以由适于最终使永久栅极结构与相邻的导电接触部(例如，自对准接触部)电隔离(或者促进所述隔离)的材料构成。例如，在一个实施例中，所述间隔体由电介质材料构成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或者碳掺杂的氮化硅。
在实施例中，本文描述的方式可以涉及形成与现有栅极图案非常好地对准的接触部图案，同时消除了对具有极为严格的配准预算的光刻操作的使用。在一个这样的实施例中，该方式能够使用具有固有的高度选择性的湿法蚀刻(例如，对比干法或等离子体蚀刻)来生成接触部开口。在实施例中，可以通过将现有栅极图案与接触部插塞光刻操作结合使用来形成接触部图案。在一个这样的实施例中，该方式能够消除对用于生成接触部图案的其他严格的光刻操作(如其他方式中所使用的)的需要。在实施例中，沟槽接触部网格不是单独地被图案化，而是形成于多(栅极)线之间。例如，在一个这样的实施例中，沟槽接触部网格是在栅极栅格图案化之后但是在栅极栅格切割之前形成的。
可以实施间距划分处理和图案化方案，以实现本文描述的实施例，或者可以包括间距划分处理和图案化方案作为本文描述的实施例的一部分。间距划分图案化通常是指间距减半、间距四分等。间距划分方案可以适用于FEOL处理、BEOL处理或者FEOL(器件)和BEOL(金属化)处理两者。根据本文描述的一个或多个实施例，首先实施光刻，以按照预先定义的间距打印出单向线(例如，严格单向的或主要单向的)。然后，实施作为提高线密度的技术的间距划分处理。
在实施例中，针对鳍状物、栅极线、金属线、ILD线或硬掩模线的术语“栅格结构”在本文中用来指紧密间距栅格结构。在一个这样的实施例中，紧密间距不可直接通过所选择的光刻实现。例如，可以首先形成基于所选择的光刻的图案，但是通过使用间隔体掩模图案化使所述间距减半，这是本领域已知的。更进一步地，可以通过第二轮间隔体掩模图案化使初始的间距四分。相应地，本文描述的栅格状图案可以具有以基本一致的间距隔开并且具有基本一致的宽度的金属线、ILD线或硬掩模线。例如，在一些实施例中，间距变化将处于百分之十以内并且宽度变化将处于百分之十以内；并且在一些实施例中，间距变化将处于百分之五以内并且宽度变化将处于百分之五以内。可以通过使间距减半或四分或者通过其他间距划分方式制作所述图案。在实施例中，栅格未必是单一间距的。
在实施例中，如本说明书通篇使用的，层间电介质(ILD)材料由电介质或绝缘材料层构成或者包括电介质或绝缘材料层。适当的电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、掺杂的硅的氧化物、氟化的硅的氧化物、碳掺杂的硅的氧化物、本领域已知的各种低k电介质材料及其组合。例如，层间电介质材料可以通过诸如化学气相沉积(CVD)、物理气相沉积(PDV)或者其他沉积方法的技术形成。
在实施例中，还是如本说明书通篇使用的，金属线或者互连线材料(以及过孔材料)由一种或多种金属或者其他导电结构构成。常见的示例是使用铜线以及在铜和周围ILD材料之间可以或可以不包括阻挡层的结构。如本文所使用的，术语“金属”包括多种金属的合金、堆叠体以及其他组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN中的一个或多个的层)、不同金属或合金的堆叠体等等。因而，互连线可以是单个材料层或者可以由几个层(包括导电衬层和填充层)形成。可以使用任何适当的沉积工艺(例如，电镀、化学气相沉积或者物理气相沉积)来形成互连线。在实施例中，互连线由诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金的导电材料构成。互连线在本领域有时被称为迹线、引线、线、金属或者简称为互连。
在实施例中，还是如本说明书通篇使用的，硬掩模材料由不同于层间电介质材料的电介质材料构成。在一个实施例中，可以在不同的区域中使用不同的硬掩模材料，以便提供相对于彼此以及相对于下方的电介质层和金属层的不同的生长或蚀刻选择性。在一些实施例中，硬掩模层包括硅的氮化物(例如，氮化硅)层或硅的氧化物层，或者包其两者，或者包括其组合。其他适当的材料可以包括碳基的材料。在另一个实施例中，硬掩模材料包括金属物类。例如，硬掩模或其他上覆材料可以包括钛或其他金属的氮化物(例如，氮化钛)层。潜在地，可以在这些层中的一个或多个中包括较少量的其他材料，例如，氧。替代地，可以根据特定的实施方式使用本领域已知的其他硬掩模层。可以通过CVD、PVD或者其他沉积方法形成硬掩模层。
在实施例中，还是如本说明书通篇使用的，使用193nm浸润式光刻(i193)、远紫外线(EUV)光刻或电子束直写(EBDW)光刻等来执行光刻操作。可以使用正性或者负性抗蚀剂。在一个实施例中，光刻掩模是由形貌掩模部分、抗反射涂层(ARC)层和光致抗蚀剂层构成的三层掩模。在特定的这样的实施例中，形貌掩模部分是碳硬掩模(CHM)层，并且抗反射涂覆层是硅ARC层。
应当认识到，不需要实践上文描述的工艺的所有方面才能落在本公开的实施例的实质和范围内。例如，在一个实施例中，在制作处于栅极堆叠体的有效部分上方的栅极接触部之前不需要形成虚设栅极。上文描述的栅极堆叠体实际上可以在最初形成时就是永久栅极堆叠体。而且，文中描述的工艺可以用于制作一个或者多个半导体器件。所述半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，例如，三栅极器件、独立存取双栅极器件、FIN-FET、纳米线器件或纳米带器件。一个或多个实施例特别可以用于制作处于10纳米(10nm)技术节点或者亚10纳米(10nm)技术节点的半导体器件。
用于FEOL层或结构制作的额外或中间操作可以包括标准微电子制作工艺(例如，光刻、蚀刻、薄膜沉积、平面化(例如，化学机械抛光(CMP))、扩散、计量、牺牲层的使用、蚀刻停止层的使用、平面化停止层的使用或者任何其他与微电子部件制作相关联的工艺。而且，应当认识到，可以以替代的顺序来实践针对前述工艺流程描述的工艺操作，可以不需要执行每个操作，或者可以执行额外的操作，或者两者。
应当认识到，在上文的示例性FEOL实施例中，在实施例中，直接将10纳米节点处理或者亚10纳米节点处理实施到制作方案中，并且以所得的结构作为技术驱动力。在其他实施例中，FEOL考虑事项可以受到BEOL 10纳米或亚10纳米处理要求的驱动。例如，FEOL层和器件的材料选择和布局可能需要适应BEOL处理。在一个这样的实施例中，对材料选项和栅极堆叠体架构进行选择，以适应BEOL层的高密度金属化，从而(例如)降低形成于FEOL层中但是通过BEOL层的高密度金属化耦合到一起的晶体管结构中的边缘电容。
本文公开的实施例可以用于制造宽范围的各种不同类型的集成电路或微电子器件。这样的集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器和微控制器等。在其他实施例中，可以制造半导体存储器。此外，所述集成电路或者其他微电子器件可以被用到宽范围的各种本领域已知的电子装置中。例如，在计算机系统(例如，台式、膝上型、服务器)、蜂窝电话、个人电子设备等中。所述集成电路可以与系统中的总线以及其他部件耦合。例如，处理器可以通过一条或多条总线耦合到存储器、芯片组等。潜在地，使用本文公开的方式制造处理器、存储器和芯片组中的每一个。
图7示出了根据本公开的一种实施方式的计算装置700。计算装置700容纳板702。板702可以包括若干部件，所述部件包括但不限于处理器704以及至少一个通信芯片706。处理器704物理和电耦合到板702。在一些实施方式中，所述至少一个通信芯片706也可以物理和电耦合到板702。在其他实施方式中，通信芯片706是处理器704的一部分。
根据其应用，计算装置700可以包括可以或可以不物理和电耦合到板702的其他部件。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编译码器、视频编译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储装置(例如，硬盘驱动器、紧凑磁盘(CD)、数字通用盘(DVD)等)。
通信芯片706能够实现从计算装置700传输数据和将数据传输到计算装置700的无线通信。术语“无线”及其派生词可以用来描述可以通过使用调制电磁辐射通过非固态介质来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关装置不包含任何引线，但是在一些实施例中它们可能不包含任何引线。通信芯片706可以实施很多无线标准或协议中的任何无线标准或协议，其包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生产物以及任何其他被指定为3G、4G、5G和更高代的无线协议。计算装置700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，并且第二通信芯片706可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
计算装置700的处理器704包括封装在处理器704内的集成电路管芯。在本公开的一些实施方式中，处理器的集成电路管芯包括一个或多个结构，例如，根据本公开的实施方式构建的集成电路结构。术语“处理器”可以指处理来自寄存器或存储器或两者的电子数据以将该电子数据变换成可以存储于寄存器或存储器或两者中的其他电子数据的任何装置或装置的部分。
通信芯片706也包括封装在通信芯片706内的集成电路管芯。根据本公开的另一种实施方式，通信芯片的集成电路管芯是根据本公开的实施方式构建的。
在其他实施方式中，计算装置700内容纳的另一部件可以包含根据本公开的实施例的实施方式构建的集成电路管芯。
在各种实施例中，计算装置700可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、手机、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其他实施方式中，计算装置700可以是任何其他处理数据的电子装置。
图8示出了包括本公开的一个或多个实施例的内插器800。内插器800是用于将第一衬底802桥接至第二衬底804的居间衬底。第一衬底802可以是(例如)集成电路管芯。第二衬底804可以是(例如)存储模块、计算机母板或者另一集成电路管芯。一般而言，内插器800的目的在于将连接扩展至更宽的间距或者将连接重新路由至不同的连接。例如，内插器800可以将集成电路管芯耦合到球栅阵列(BGA)806，球栅阵列806接下来可以耦合到第二衬底804。在一些实施例中，第一和第二衬底802/804附接在内插器800的相对侧。在其他实施例中，第一和第二衬底802/804附接在内插器800的同一侧。并且在其他实施例中，三个或更多衬底通过内插器800互连。
内插器800可以由环氧树脂、玻璃纤维强化环氧树脂、陶瓷材料或者诸如聚酰亚胺的聚合物材料形成。在其他实施方式中，内插器800可以由交替的刚性或柔性材料形成，所述材料可以包括与上文描述的用在半导体衬底中的材料相同的材料，例如，硅、锗、以及其他III-V族和IV族材料。
内插器800可以包括金属互连808和过孔810，过孔810包括但不限于穿硅过孔(TSV)812。内插器800还可以包括嵌入式器件814，嵌入式器件814包括无源器件和有源器件两者。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器以及静电放电(ESD)器件。也可以在内插器800上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件的更为复杂的器件。根据本公开的实施例，本文公开的设备或工艺可以用在内插器800的制作中或者内插器800中包括的部件的制作中。
图9是根据本公开的实施例的移动计算平台900的等距视图，移动计算平台900采用了根据本文描述的一种或多种工艺制作的或者包括本文描述的一个或多个特征的集成电路(IC)。
移动计算平台900可以是被配置为用于电子数据显示、电子数据处理和无线电子数据传输中的每一个的任何便携式装置。例如，移动计算平台900可以是平板电脑、智能电话、膝上型计算机等中的任何一个，并且可以包括显示屏905、芯片级(SoC)或封装级集成系统910和电池913，显示屏905在示例性实施例中为触摸屏(电容式、电感式、电阻式等)。如图所示，如图所示，通过更高的晶体管封装密度在系统910中实现的集成度越高，则移动计算平台900可以被电池913或非易失性存储器(例如，固态驱动器)占据的部分就越大，或者用于实现改善的平台功能性的晶体管栅极数量就越大。类似地，系统910中的每一晶体管的载流子迁移率越大，功能性就越强。照此，本文描述的技术可以实现移动计算平台900中的性能和外形因数的改善。
在放大图902中进一步示出了集成系统910。在示例性实施例中，封装器件977包括根据本文描述的一种或多种工艺制作或者包括本文描述的一个或多个特征的至少一个存储器芯片(例如，RAM)、或者至少一个处理器芯片(例如，多核微处理器和/或图形处理器)。封装器件977还连同功率管理集成电路(PMIC)915、包括宽带RF(无线)发射器和/或接收器的RF(无线)集成电路(RFIC)925(例如，包括数字基带，并且模拟前端模块还包括处于发射路径上的功率放大器和处于接收路径上的低噪声放大器)和其控制器911中的一个或多个一起耦合到板960。从功能上来讲，PMIC915执行电池功率调节、DC到DC转换等，并且因而具有耦合到电池913的输入端，并且具有向所有其他功能模块提供电流供应的输出端。进一步如图所示，在示例性实施例中，RFIC 925具有耦合到天线的输出端，以提供用于实施很多无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生产物以及任何其他被指定为3G、4G、5G和更高代的无线协议。在替代实施方式中，这些板级模块中的每一个可以被集成到耦合到封装器件977的封装衬底的单独的IC上，或者被集成到耦合到封装器件977的封装衬底的单个IC(SoC)内。
在另一方面中，半导体封装用于保护集成电路(IC)芯片或管芯，并且还为管芯提供通往外部电路的电接口。随着对更小的电子器件的需求的增加，半导体封装被设计得更加紧凑并且必须支持更大的电路密度。此外，对更高性能器件的需要导致需要能够实现薄封装外形并实现与后续组装处理兼容的低总翘曲的改善的半导体封装。
在实施例中，使用与陶瓷或有机封装衬底的引线接合。在另一个实施例中，使用C4工艺将管芯安装到陶瓷或有机封装衬底。特别地，可以实施C4焊料球连接以在半导体器件和衬底之间提供倒装芯片式互连。倒装芯片或受控塌陷芯片连接(C4)是一种用于半导体器件(例如集成电路(IC)芯片、MEMS或部件)的安装类型，所述安装类型采用焊料凸块而非引线接合。焊料凸块被沉积到位于衬底封装的顶侧上的C4焊盘上。为了将半导体器件安装到衬底，使该半导体器件翻转过来，从而使有源侧在安装区域上面朝下。使用焊料凸块将半导体器件直接连接到衬底。
图10示出了根据本公开的实施例的倒装芯片式安装的管芯的截面图。
参考图10，根据本公开的实施例，设备1000包括管芯1002，例如，根据本文描述的一种或多种工艺制作的或者包括本文描述的一个或多个特征的集成电路(IC)。管芯1002在其上包括金属化焊盘1004。封装衬底1006(诸如陶瓷或有机衬底)在其上包括连接部1008。管芯1002和封装衬底1006通过耦合到金属化焊盘1004和连接部1008的焊料球1010电连接。底部填充材料1012包围焊料球1010。
对倒装芯片的处理可以类似于常规IC制作，只是具有几项附加的操作。在制造工艺接近结束时，使附接焊盘金属化，从而使其更易于接受焊料。这通常由几项处理组成。然后在每个金属化焊盘上沉积小的焊料点。然后如正常情况那样从晶圆切割下芯片。为了将倒装芯片附接到电路，将该芯片倒置，以将焊料点向下放到下方的电子器件或电路板上的连接器上。然后通常使用超声波或替代地使用回流焊工艺来重新熔化焊料以产生电连接。这样还在芯片的电路和下方安装之间留下了小的空间。在大部分情况下，然后“底部填充”电绝缘粘合剂以提供更强的机械连接，提供热桥，并且以确保焊料接点不会由于芯片和系统其余部分的加热不同而受到应力。
在其他实施例中，根据本公开的实施例，实施更新的封装及管芯到管芯互连方式(例如穿硅过孔(TSV)和硅内插器)，以制作结合了根据本文描述的一种或多种工艺制作的或者包括本文描述的一个或多个特征的集成电路(IC)的高性能多芯片模块(MCM)和封装级系统(SiP)。
因而，描述了：本公开的实施例包括具有带有低电阻率的源极结构或漏极结构的集成电路结构以及制作具有带有低电阻率的源极结构或漏极结构的集成电路的方法。
尽管上面已经描述了具体实施例，但是这些实施例并非旨在限制本公开的范围，即使在相对于特定特征仅描述了单个实施例情况下亦如此。除非另有说明，否则本公开中所提供的特征的示例旨在是说明性的而非限制性的。以上的描述旨在涵盖对于本领域技术人员将显而易见的、具有本公开的有益效果的那些替代形式、修改形式和等效形式。
本公开的范围包括本文所公开的任何特征或特征组合(明示或暗示)，或其任何概括，不管它是否减轻本文所解决的任何或全部问题。因此，在本申请(或要求享有其优先权的申请)的申请过程期间可以对任何这样的特征组合提出新的权利要求。具体而言，参考所附权利要求，可以将来自从属权利要求的特征与独立权利要求的那些特征相结合，并且可以以任何适当方式而不是仅仅以所附权利要求中列举的具体组合来组合来自相应的独立权利要求的特征。
下面的示例涉及其他实施例。不同实施例的各种特征可以以各种方式与一些包括的特征和排除的其他特征组合以适应多种不同应用。
示例性实施例1：一种集成电路结构，包括具有下部鳍状物部分和上部鳍状物部分的鳍状物。栅极堆叠体处于鳍状物的上部鳍状物部分上方，所述栅极堆叠体具有相对的第一侧和第二侧。第一源极结构或漏极结构包括在栅极堆叠体的第一侧嵌入到鳍状物中的外延结构。第二源极结构或漏极结构包括在栅极堆叠体的第二侧嵌入到鳍状物中的外延结构。第一和第二源极结构或漏极结构的每一外延结构包括硅、锗和硼，其中，硼的原子浓度处于1E20原子/cm3-3E21原子/cm3的范围内，并且锗浓度处于10％到85％的范围内，并且第一和第二源极结构或漏极结构具有小于或等于0.3mOhm·cm的电阻率。
示例性实施例2：示例性实施例1的集成电路结构，其中，第一和第二源极结构或漏极结构的电阻率处于0.1mOhm·cm到0.3mOhm·cm的范围内。
示例性实施例3：示例性实施例1或2的集成电路结构，其中，第一和第二源极结构或漏极结构在鳍状物上引起单轴压缩应变。
示例性实施例4：示例性实施例1、2或3的集成电路结构，其中，第一和第二源极结构或漏极结构与隔离结构相邻。
示例性实施例5：示例性实施例4的集成电路结构，其中，第一和第二源极结构或漏极结构具有处于隔离结构的上表面下方的下表面。
示例性实施例6：示例性实施例1、2、3、4或5的集成电路结构，其中，下部鳍状物部分包括下方体单晶硅衬底的一部分。
示例性实施例7：示例性实施例1、2、3、4、5或6的集成电路结构，还包括分别沿栅极堆叠体的第一侧和第二侧的第一和第二电介质栅极侧壁间隔体。
示例性实施例8：示例性实施例1、2、3、4、5、6或7的集成电路结构，还包括处于第一源极结构或漏极结构的外延结构上的第一导电接触部以及处于第二源极结构或漏极结构的外延结构上的第二导电接触部。
示例性实施例9：示例性实施例8的集成电路结构，其中，第一导电接触部和第二导电接触部分别处于第一和第二源极结构或漏极结构的外延结构中的局部凹陷中。
示例性实施例10：一种集成电路结构，包括具有下部鳍状物部分和上部鳍状物部分的鳍状物。栅极堆叠体处于鳍状物的上部鳍状物部分上方，所述栅极堆叠体具有相对的第一侧和第二侧。第一源极结构或漏极结构包括在栅极堆叠体的第一侧嵌入到鳍状物中的外延结构，所述外延结构具有下部半导体层和帽盖半导体层。第二源极结构或漏极结构包括在栅极堆叠体的第二侧嵌入到鳍状物中的外延结构，所述外延结构具有下部半导体层和帽盖半导体层。第一和第二源极结构或漏极结构的外延结构中的每一个的下部半导体层包括硅、锗和硼。第一和第二源极结构或漏极结构的外延结构中的每一个的帽盖半导体层具有大于下部半导体层的锗浓度。第一和第二源极结构或漏极结构具有小于或等于0.3mOhm·cm的电阻率。
示例性实施例11：示例性实施例10的集成电路结构，其中，第一和第二源极结构或漏极结构的外延结构中的每一个的下部半导体层具有处于1E20原子/cm3-3E21原子/cm3的范围内的硼原子浓度以及处于10％到85％的范围内的锗浓度。
示例性实施例12：示例性实施例10或11的集成电路结构，其中，第一和第二源极结构或漏极结构的电阻率处于0.1mOhm·cm到0.3mOhm·cm的范围内。
示例性实施例13：示例性实施例10、11或12的集成电路结构，其中，第一和第二源极结构或漏极结构在鳍状物上引起单轴压缩应变。
示例性实施例14：示例性实施例10、11、12或13的集成电路结构，其中，帽盖半导体层基本上由锗构成。
示例性实施例15：示例性实施例10、11、12、13或14的集成电路结构，其中，下部鳍状物部分包括下方体单晶硅衬底的一部分。
示例性实施例16：示例性实施例10、11、12、13、14或15的集成电路结构，还包括分别沿栅极堆叠体的第一侧和第二侧的第一和第二电介质栅极侧壁间隔体。
示例性实施例17：示例性实施例10、11、12、13、14、15或16的集成电路结构，还包括处于第一源极结构或漏极结构的帽盖半导体层上的第一导电接触部以及处于第二源极结构或漏极结构的帽盖半导体层上的第二导电接触部。
示例性实施例18：示例性实施例17的集成电路结构，其中，第一导电接触部和第二导电接触部分别处于第一和第二源极结构或漏极结构的帽盖半导体层中的局部凹陷中。
示例性实施例19：一种集成电路结构，包括具有下部鳍状物部分和上部鳍状物部分的鳍状物。栅极堆叠体处于鳍状物的上部鳍状物部分上方，所述栅极堆叠体具有相对的第一侧和第二侧。第一源极结构或漏极结构包括在栅极堆叠体的第一侧嵌入到鳍状物中的外延结构，所述外延结构具有下部半导体层和帽盖半导体层。第二源极结构或漏极结构包括在栅极堆叠体的第二侧嵌入到鳍状物中的外延结构，所述外延结构具有下部半导体层和帽盖半导体层。第一和第二源极结构或漏极结构的外延结构中的每一个的下部半导体层包括硅、锗和硼。第一和第二源极结构或漏极结构的外延结构中的每一个的帽盖半导体层具有大于下部半导体层的锗浓度。第一和第二源极结构或漏极结构具有小于或等于0.3mOhm·cm的电阻率。第一导电接触部处于第一源极结构或漏极结构的帽盖半导体层上。第二导电接触部处于第二源极结构或漏极结构的帽盖半导体层上。第一电介质间隔体沿第一导电接触部的侧壁，并且第一源极结构或漏极结构的帽盖半导体层局限于第一电介质间隔体之间。第二电介质间隔体沿第二导电接触部的侧壁，并且第二源极结构或漏极结构的帽盖半导体层局限于第二电介质间隔体之间。
示例性实施例20：示例性实施例19的集成电路结构，还包括分别沿栅极堆叠体的第一侧和第二侧的第一和第二电介质栅极侧壁间隔体。
示例性实施例21：示例性实施例19或20的集成电路结构，其中，第一和第二源极结构或漏极结构的外延结构中的每一个的下部半导体层具有处于1E20原子/cm3-3E21原子/cm3的范围内的硼原子浓度以及处于10％到85％的范围内的锗浓度。
示例性实施例22：示例性实施例19、20或21的集成电路结构，其中，第一和第二源极结构或漏极结构的电阻率处于0.1mOhm·cm到0.3mOhm·cm的范围内。
示例性实施例23：示例性实施例19、20、21或22的集成电路结构，其中，第一和第二源极结构或漏极结构在鳍状物上引起单轴压缩应变。
示例性实施例24：示例性实施例19、20、21、22或23的集成电路结构，其中，帽盖半导体层基本上由锗构成。
示例性实施例25：示例性实施例19、20、21、22、23或24的集成电路结构，其中，下部鳍状物部分包括下方体单晶硅衬底的一部分。

Claims (25)

1.一种集成电路结构，包括：
鳍状物，其具有下部鳍状物部分和上部鳍状物部分；
栅极堆叠体，其处于所述鳍状物的所述上部鳍状物部分上方，所述栅极堆叠体具有相对的第一侧和第二侧；
第一源极结构或漏极结构，其包括在所述栅极堆叠体的所述第一侧嵌入到所述鳍状物中的外延结构；以及
第二源极结构或漏极结构，其包括在所述栅极堆叠体的所述第二侧嵌入到所述鳍状物中的外延结构，所述第一源极结构或漏极结构和所述第二源极结构或漏极结构的每一外延结构包括硅、锗和硼，其中，硼的原子浓度处于1E20原子/cm3-3E21原子/cm3的范围内，并且锗浓度处于10％到85％的范围内，并且所述第一源极结构或漏极结构和所述第二源极结构或漏极结构具有小于或等于0.3mOhm·cm的电阻率。
2.根据权利要求1所述的集成电路结构，其中，所述第一源极结构或漏极结构和所述第二源极结构或漏极结构的电阻率处于0.1mOhm·cm到0.3mOhm·cm的范围内。
3.根据权利要求1或2所述的集成电路结构，其中，所述第一源极结构或漏极结构和所述第二源极结构或漏极结构在所述鳍状物上引起单轴压缩应变。
4.根据权利要求1或2所述的集成电路结构，其中，所述第一源极结构或漏极结构和所述第二源极结构或漏极结构与隔离结构相邻。
5.根据权利要求4所述的集成电路结构，其中，所述第一源极结构或漏极结构和所述第二源极结构或漏极结构具有处于所述隔离结构的上表面下方的下表面。
6.根据权利要求1或2所述的集成电路结构，其中，所述下部鳍状物部分包括下方体单晶硅衬底的一部分。
7.根据权利要求1或2所述的集成电路结构，还包括：
第一电介质栅极侧壁间隔体和第二电介质栅极侧壁间隔体，分别沿所述栅极堆叠体的所述第一侧和所述第二侧。
8.根据权利要求1或2所述的集成电路结构，还包括：
第一导电接触部，其处于所述第一源极结构或漏极结构的所述外延结构上；以及
第二导电接触部，其处于所述第二源极结构或漏极结构的所述外延结构上。
9.根据权利要求8所述的集成电路结构，其中，所述第一导电接触部和所述第二导电接触部分别处于所述第一源极结构或漏极结构和所述第二源极结构或漏极结构的所述外延结构中的局部凹陷中。
10.一种集成电路结构，包括：
鳍状物，其具有下部鳍状物部分和上部鳍状物部分；
栅极堆叠体，其处于所述鳍状物的所述上部鳍状物部分上方，所述栅极堆叠体具有相对的第一侧和第二侧；
第一源极结构或漏极结构，其包括在所述栅极堆叠体的所述第一侧嵌入到所述鳍状物中的外延结构，所述外延结构包括下部半导体层和帽盖半导体层；以及
第二源极结构或漏极结构，其包括在所述栅极堆叠体的所述第二侧嵌入到所述鳍状物中的外延结构，所述外延结构包括下部半导体层和帽盖半导体层，所述第一源极结构或漏极结构和所述第二源极结构或漏极结构的所述外延结构中的每一个的所述下部半导体层包括硅、锗和硼，所述第一源极结构或漏极结构和所述第二源极结构或漏极结构中的每一个的所述外延结构的所述帽盖半导体层具有大于所述下部半导体层的锗浓度，并且所述第一源极结构或漏极结构和所述第二源极结构或漏极结构具有小于或等于0.3mOhm·cm的电阻率。
11.根据权利要求10所述的集成电路结构，其中，所述第一源极结构或漏极结构和所述第二源极结构或漏极结构的所述外延结构中的每一个的所述下部半导体层具有处于1E20原子/cm3-3E21原子/cm3的范围内的硼原子浓度以及处于10％到85％的范围内的锗浓度。
12.根据权利要求10或11所述的集成电路结构，其中，所述第一源极结构或漏极结构和所述第二源极结构或漏极结构的所述电阻率处于0.1mOhm·cm到0.3mOhm·cm的范围内。
13.根据权利要求10或11所述的集成电路结构，其中，所述第一源极结构或漏极结构和所述第二源极结构或漏极结构在所述鳍状物上引起单轴压缩应变。
14.根据权利要求10或11所述的集成电路结构，其中，所述帽盖半导体层基本上由锗构成。
15.根据权利要求10或11所述的集成电路结构，其中，所述下部鳍状物部分包括下方体单晶硅衬底的一部分。
16.根据权利要求10或11所述的集成电路结构，还包括：
第一电介质栅极侧壁间隔体和第二电介质栅极侧壁间隔体，分别沿所述栅极堆叠体的所述第一侧和所述第二侧。
17.根据权利要求10或11所述的集成电路结构，还包括：
第一导电接触部，其处于所述第一源极结构或漏极结构的所述帽盖半导体层上；以及
第二导电接触部，其处于所述第二源极结构或漏极结构的所述帽盖半导体层上。
18.根据权利要求17所述的集成电路结构，其中，所述第一导电接触部和所述第二导电接触部分别处于所述第一源极结构或漏极结构和所述第二源极结构或漏极结构的所述帽盖半导体层中的局部凹陷中。
19.一种集成电路结构，包括：
鳍状物，其具有下部鳍状物部分和上部鳍状物部分；
栅极堆叠体，其处于所述鳍状物的所述上部鳍状物部分上方，所述栅极堆叠体具有相对的第一侧和第二侧；
第一源极结构或漏极结构，其包括在所述栅极堆叠体的所述第一侧嵌入到所述鳍状物中的外延结构，所述外延结构包括下部半导体层和帽盖半导体层；以及
第二源极结构或漏极结构，其包括在所述栅极堆叠体的所述第二侧嵌入到所述鳍状物中的外延结构，所述外延结构包括下部半导体层和帽盖半导体层，所述第一源极结构或漏极结构和所述第二源极结构或漏极结构的所述外延结构中的每一个的所述下部半导体层包括硅、锗和硼，所述第一源极结构或漏极结构和所述第二源极结构或漏极结构中的每一个的所述外延结构的所述帽盖半导体层具有大于所述下部半导体层的锗浓度，并且所述第一源极结构或漏极结构和所述第二源极结构或漏极结构具有小于或等于0.3mOhm·cm的电阻率；
第一导电接触部，其处于所述第一源极结构或漏极结构的所述帽盖半导体层上；
第二导电接触部，其处于所述第二源极结构或漏极结构的所述帽盖半导体层上；
第一电介质间隔体，其沿所述第一导电接触部的侧壁，其中，所述第一源极结构或漏极结构的所述帽盖半导体层局限于所述第一电介质间隔体之间；以及
第二电介质间隔体，其沿所述第二导电接触部的侧壁，其中，所述第二源极结构或漏极结构的所述帽盖半导体层局限于所述第二电介质间隔体之间。
20.根据权利要求19所述的集成电路结构，还包括：
第一电介质栅极侧壁间隔体和第二电介质栅极侧壁间隔体，分别沿所述栅极堆叠体的所述第一侧和所述第二侧。
21.根据权利要求19或20所述的集成电路结构，其中，所述第一源极结构或漏极结构和所述第二源极结构或漏极结构的所述外延结构中的每一个的所述下部半导体层具有处于1E20原子/cm3-3E21原子/cm3的范围内的硼原子浓度以及处于10％到85％的范围内的锗浓度。
22.根据权利要求19或20所述的集成电路结构，其中，所述第一源极结构或漏极结构和所述第二源极结构或漏极结构的电阻率处于0.1mOhm·cm到0.3mOhm·cm的范围内。
23.根据权利要求19或20所述的集成电路结构，其中，所述第一源极结构或漏极结构和所述第二源极结构或漏极结构在所述鳍状物上引起单轴压缩应变。
24.根据权利要求19或20所述的集成电路结构，其中，所述帽盖半导体层基本上由锗构成。
25.根据权利要求19或20所述的集成电路结构，其中，所述下部鳍状物部分包括下方体单晶硅衬底的一部分。
CN202010199120.4A 2019-03-28 2020-03-20 具有低电阻率的源极结构或漏极结构 Pending CN111755444A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/368,097 2019-03-28
US16/368,097 US11621325B2 (en) 2019-03-28 2019-03-28 Source or drain structures with low resistivity

Publications (1)

Publication Number Publication Date
CN111755444A true CN111755444A (zh) 2020-10-09

Family

ID=72604907

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010199120.4A Pending CN111755444A (zh) 2019-03-28 2020-03-20 具有低电阻率的源极结构或漏极结构

Country Status (3)

Country Link
US (2) US11621325B2 (zh)
CN (1) CN111755444A (zh)
DE (1) DE102020106736A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230420456A1 (en) * 2022-06-27 2023-12-28 Intel Corporation Sige:gab source or drain structures with low resistivity

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130011984A1 (en) * 2011-07-07 2013-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Using Hexachlorodisilane as a Silicon Precursor for Source/Drain Epitaxy
US9608116B2 (en) * 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US10032873B2 (en) * 2015-09-15 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
KR102593707B1 (ko) * 2016-10-05 2023-10-25 삼성전자주식회사 반도체 장치
US10950725B2 (en) * 2018-09-28 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial source/drain structure and method of forming same
US10937876B2 (en) * 2018-10-26 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain feature to contact interfaces
US11164944B2 (en) * 2018-11-30 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device

Also Published As

Publication number Publication date
US20230197785A1 (en) 2023-06-22
US11621325B2 (en) 2023-04-04
US20200312959A1 (en) 2020-10-01
DE102020106736A1 (de) 2020-10-01
TW202038469A (zh) 2020-10-16

Similar Documents

Publication Publication Date Title
US11552169B2 (en) Source or drain structures with phosphorous and arsenic co-dopants
CN111668188A (zh) 具有栅极插塞或接触部插塞的自对准栅极端盖（sage）架构
US20200006491A1 (en) Source or drain structures with relatively high germanium content
US20240170484A1 (en) Source or drain structures with vertical trenches
US11973143B2 (en) Source or drain structures for germanium N-channel devices
US11984449B2 (en) Channel structures with sub-fin dopant diffusion blocking layers
US11374100B2 (en) Source or drain structures with contact etch stop layer
US20240014268A1 (en) High aspect ratio source or drain structures with abrupt dopant profile
EP3913685A1 (en) Source or drain structures with high phosphorous dopant concentration
US20230343826A1 (en) Integrated circuit structures with source or drain dopant diffusion blocking layers
US20230197785A1 (en) Source or drain structures with low resistivity
US20230275157A1 (en) Fin smoothing and integrated circuit structures resulting therefrom
US20210408275A1 (en) Source or drain structures with high surface germanium concentration
TWI839469B (zh) 具有低電阻率的源極或汲極結構
US20240063274A1 (en) Source or drain structures with phosphorous and arsenic dopants
US20230420456A1 (en) Sige:gab source or drain structures with low resistivity
US20230317789A1 (en) Source or drain structures with selective silicide contacts thereon
US20210407851A1 (en) Source or drain structures with high germanium concentration capping layer
EP4203063A1 (en) Contact over active gate structures with trench contact layers for advanced integrated circuit structure fabrication

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination