TW202247391A - 具有正面訊號線及背面供電之積體電路結構 - Google Patents

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蘇克魯 葉門尼斯
馬尼 納伯斯
尼科雷 利藍科
新寧 王
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Abstract

描述了具有正面訊號線及背面供電之積體電路結構。在一範例中，積體電路結構包含在單元邊界內的複數半導體奈米線堆疊或鰭狀通道結構上方延伸的複數閘極線。複數溝槽接點在該單元邊界內的複數源極或汲極結構上方延伸，該等溝槽接點中的個別多者與該等閘極線中的個別多者相交替。第一訊號線、第二訊號線、第三訊號線及第四訊號線在該單元邊界內的該等閘極線及該等溝槽接點上方。背面供電線耦合至該單元邊界內的該等溝槽接點其中之一。

Description

具有正面訊號線及背面供電之積體電路結構
本發明的實施例屬於先進積體電路結構製造領域，尤其是具有正面訊號線及背面供電之積體電路結構。
在過去數十年中，縮小積體電路的特徵尺寸一直是半導體產業不斷成長背後的驅動力。縮小至越來越小的特徵尺寸能夠在半導體晶片的有限空間上增加功能單元密度。舉例而言，縮小電晶體尺寸允許在晶片上納入更多數量的記憶體或邏輯元件，使得可製造能力增加的產品。然而，追求越來越多的能力並非未存在問題。對每個裝置的性能進行最佳化的必要性變得越來越重要。
傳統及目前已知的製程的可變性可能會限制將製程進一步擴展到10奈米節點或10奈米以下節點範圍的可能性。因此，未來技術節點所需之功能組件的製造可能需要引入新方法或在當前製程中整合新技術或取代當前製程。
在積體電路裝置的製造中，隨著裝置尺寸不斷縮小，多閘極電晶體(諸如三閘極電晶體)變得更加普遍。三閘極電晶體通常製造在塊狀矽基板(bulk silicon substrate)或絕緣體上矽基板(silicon-on-insulator substrate)上。在某些情況下，由於塊狀矽基板的成本較低且與現有的高產率(high-yielding)塊狀矽基板基礎結構相容，故塊狀矽基板為首選的。
然而，縮小多閘極電晶體並非沒有造成影響。隨著微電子電路的這些基本結構單元(fundamental building block)的尺寸減小以及在給定區域中製造的基本結構單元的絕對數量增加，用於製造這些結構單元的半導體製程的限制已經變得不堪重負。
及
描述了具有正面訊號線及背面供電之積體電路結構。在以下描述中，闡述了許多具體細節(例如，具體的整合及材料體系(regime))，以提供徹底理解本發明之實施例。對於所屬技術領域中具有通常知識者來說可清楚瞭解的是，可在沒有這些具體細節的情況下實施本發明的實施例。在其他情況下，為了避免不必要地模糊本發明的實施例，故不詳細描述諸如積體電路設計布局之類的習知特徵。此外，應當理解，圖式中所示的各個實施例係為說明性的表示，且不一定按比例繪製。
以下詳細說明在本質上僅是起說明作用的，並非旨在限制實施例的標的或這些實施例的應用及使用。如本文中所使用，「例示性」一詞的意思是「作為範例、實例或說明」。任何本文所述作為例示性的實現不一定被解釋為比其他實現更佳或更有利。此外，在此無意以前述技術領域、先前技術、發明內容或以下實施方式中呈現的任何明示或隱含的理論來侷限範圍。
此說明書包含對「一個實施例」或「一實施例」的引用。「在一個實施例中」或「在一實施例中」用詞之出現不一定指相同的實施例。特定特徵、結構或特性可以與本文一致的任何適當的方式組合。
關於術語。以下段落針對本文(包含所附申請專利範圍)中出現的術語提供定義或上下文。
關於「包含」。這個術語是開放式的。如所附申請專利範圍中所使用，此術語不排除有額外的結構或操作的可能性。
關於「被配置以」。各種單元或組件可被描述或主張為「被配置以」執行一個任務或多個任務。在這樣的上下文中，「被配置以」用以暗示結構，以表示單元或組件包含在運作期間執行該任務或該等任務的結構。據此，即使當指定的單元或組件當前未運行(例如，未處於開啟或活動的狀態)時，亦可稱單元或組件被配置以執行任務。記載一單元、電路或組件「被配置以」執行一項或多項任務，係明確地意指不援引35 U.S.C. §112第六項於該單元或組件。
關於「第一」、「第二」等。如本文中所使用，這些術語作為它們前面的名詞的標籤，並不隱含任何類型的排序(例如，空間的、時間的、邏輯的等)。
「耦合」－以下描述指元件或節點或特徵被「耦合」在一起。如本文中所使用，除非另有特意地說明，「耦合」係指一個元件或節點或特徵直接或間接地接合至另一元件或節點或特徵(或直接或間接地與其通訊)，且不一定是機械地。
此外，某些術語亦可能在以下描述中使用以僅供參考目的，因此並非旨在作為限制。舉例而言，諸如「上」、「下」、「上方」和「下方」之類的術語係指所參考之圖式中的方向。諸如「前」、「後」、「背面」、「側面」、「外側」和「內側」等術語描述組件的多個部分在一致但任意的參考坐標內的方向或位置或兩者，其可藉由參考描述所討論的組件的文字敘述和相關聯的圖式而為明確。此類術語可包含上述具體提及的詞、其派生詞以及類似含義的詞。
「抑制」－如本文中所使用，抑制用於描述降低或最小化影響。當一個組件或特徵被描述為抑制一個動作、移動或條件時，它可能完全防止結果或後果或未來狀態。此外，「抑制」亦可指降低或減少本來可能發生的後果、性能或影響。因此，當組件、元件或特徵被認為是抑制一結果或一狀態時，它不需要完全防止或消除該結果或該狀態。
本文所述的實施例可涉及前段製程(front-end-of-line，FEOL)半導體處理及結構。FEOL係積體電路(integrated circuit，IC)製造的第一部分，其中多個單獨的元件(例如，電晶體、電容器、電阻器等)在半導體基板或層中圖案化。FEOL通常涵蓋一直到(但不包含)金屬互連層沉積的一切。在最後一個FEOL操作之後，產物通常為具有多個隔離電晶體(例如，沒有任何導線)的晶圓。
本文所述的實施例可涉及後段製程(back end of line，BEOL)半導體處理及結構。BEOL係IC製造的第二部分，其中多個單獨的元件(例如，電晶體、電容器、電阻器等)與晶圓上的布線(例如，一個或多個金屬層)互連。BEOL包含用於晶片至封裝連接的多個接點、多個絕緣層(介電質)、多個金屬層和多個接合部位(bonding site)。在製造階段的BEOL部分中，形成多個接點(墊片)、多個互連線、多個通孔和多個介電結構。對於現代IC製程，BEOL中可添加超過10個金屬層。
下述實施例可適用於FEOL處理及結構、BEOL處理及結構、或FEOL和BEOL處理及結構兩者。詳細地，雖然可使用FEOL處理情境來說明例示性處理方案，但這樣的方式亦可適用於BEOL處理。同樣地，雖然可使用BEOL處理情境來說明例示性處理方案，但這樣的方式亦可適用於FEOL處理。
一個或多個實施例涉及邊界深通孔(boundary deep via)標準單元架構。一個或多個實施例涉及具有背面供電的四線金屬0(four line metal 0，4 M0)軌跡架構。可實行一個或多個實施例，以實現更短的單元高度、達成最小面積和支持製程的縮小。
根據本發明之一實施例，描述了具有4條訊號布線M0軌跡的架構，其支持適用於FinFET和全環繞閘極電晶體的最小面積設計。以前的技術節點中的庫(Library)在任何給定單元高度內使用5個或更多訊號布線M0軌跡，以便將標準單元面積減少到最小面積設計。本文所述的架構提供節點層級的功率/性能/面積縮小(node level power/performance/area scaling)，同時保持M0/M1/M2間距為寬鬆的。
為了提供上下文，水平訊號布線軌跡可為達成最小標準單元面積的最關鍵因素。因此，從設計角度來看，在任何給定的標準單元高度內具有更多水平(金屬0，M0)軌跡可能更好，以達成最小面積。對於任何給定的單元高度，這可能需要更緊密的M0間距，這會增加製程成本、風險及預期產品上市時間。因此，從製程開發的角度來看，具有較少水平布線軌跡(從而M0間距較寬鬆)的架構可能更好。此外，較寬鬆的金屬間距可使製程更好地取捨互連電阻及電容，從而獲得更好的性能及/或降低功率。
為了提供上下文，第一代EUV技術的使用需要保守的金屬圖案化方法。與其定義金屬間距(其需要間距分半法(pitch halving)或微影-蝕刻-微影-蝕刻(Litho-Etch-Litho-Etch)的方法)，直接印刷方法已被認為更安全且具有成本效益。早期的技術節點運用固定寬度和間隔的緊密M0間距。在後來的技術節點高密度和高性能庫中，M0間距有所放寬鬆。在一實施例中，為了以反向比例金屬間距(reverse scaling metal pitch)達到面積縮小，將金屬0架構從大於或等於5個訊號軌跡更新為4條訊號軌跡，其金屬寬度和間隔靈活性高於最小間距。
與早期製程相比，有三項可實現高布線效率並同時減少單元層級上的金屬軌跡數量，其包含：(1)M0停止點靈活性(例如，金屬邊緣可停止在多晶/閘極或溝槽接點/TCN處)，(2)M0最小長度減少到1.5xPoly間距-M0 ETE，及/或(3)邊界深通孔，其從晶圓或基板背面供應電力，以消除單元設計中為電源/GND網路保留的規定。與具有更高軌跡數的早期架構相比，上述三項可實現相同或更好的單元布線能力。
為了提供上下文，可實行主動閘極上方接點(contact-over-active-gate，COAG)特徵，以在單元層級上實現比同類競爭對手的4條軌跡庫架構更高的布線效率。以前的4條軌跡庫具有低布線效率的複雜電路(諸如傳送閘)。對於同類的時序單元家族(comparable sequential cell families)，這缺點導致軌跡計數要求更高。使用COAG特徵可達到更高的布線效率，其中閘極連接不限於遠離擴散區的2個中心金屬軌跡。於是，與鄰近具有較簡單的金屬0/金屬1之擴散區的要求無關，所有訊號軌跡都可用於閘極連接。此外，COAG特徵不需要在靠近閘極通孔時切斷TCN(擴散接點)。因此，COAG允許寬鬆的金屬0和金屬1間距，或者換句話說，減少軌跡數以達到相同或更高的布線效率。
傳統上，電力是從正面互連供應的。在標準單元層級，電力可直接在電晶體頂部或從頂部和底部單元邊界供應。從頂部和底部單元邊界供應電力能夠實現相對較短的標準單元高度及略高的電力網路電阻。然而，正面電力網路與訊號布線共享互連堆疊，並減少訊號布線軌跡。此外，對於高性能設計，頂部和底部單元邊界電力金屬線必須足夠寬，以降低電力網路電阻並提高性能。這通常會導致單元高度增加。根據本發明之一個或多個實施例，可實現從晶圓或基板背面供應電力以解決面積和性能的問題。在單元層級上，頂部和底部單元邊界處更寬的金屬0的電力可能不再需要，從而可降低單元高度。此外，電力網路電阻可顯著降低，從而改進性能。在區塊(block)和晶片層級上，由於移除電力布線，增加了正面訊號布線軌跡，且由於非常寬的導線、大的通孔及減少的互連層，故電力網路電阻顯著降低。
在早期技術中，從凸塊至電晶體的供電網路需要大量的區塊資源(block resource)。在金屬堆疊上的這種資源的使用在某些製程節點中體現為標準單元架構，其在區塊層級具有布局版本管理或單元放置限制。在一實施例中，從正面金屬堆疊消除供電網路允許在區塊中自由滑動單元放置(free sliding cell placement)，而無供電難題及與放置相關的延遲時序變化。
作為比較，圖1A繪示根據本發明之一實施例，具有正面供電的互連堆疊和具有背面供電的互連堆疊的橫截面圖。
參考圖1A，具有正面供電的互連堆疊100包含電晶體102以及訊號與供電金屬層(signal and power delivery metallization)104。電晶體102包含塊狀基板106、半導體鰭部108、端子110和裝置接點112。訊號與供電金屬層104包含導電通孔114、導線116和金屬凸塊118。
再次參考圖1A，具有背面供電的互連堆疊150包含電晶體152、正面訊號金屬層154A及供電金屬層154B。電晶體152包含半導體奈米線或奈米帶158、端子160、裝置接點162及邊界深通孔163。正面訊號金屬層154A包含導電通孔164A及導線166A。供電金屬層154B包含導電通孔164B、導線166B及金屬凸塊168。
作為比較，圖1B繪示根據本發明之一實施例，分別具有正面供電(例如，基於互連堆疊，諸如互連堆疊100)的標準單元182及具有背面供電(例如，基於互連堆疊，諸如互連堆疊150)的標準單元192的示意平面圖180及190。
根據本發明之一實施例，4 M0訊號布線軌跡架構係結合從背面供應的頂部和底部單元邊界電源。舉例而言，圖2繪示根據本發明之實施例，在頂部和底部單元邊界處具有深通孔邊界(deep via boundary，DVB)功率的標準單元架構的多種布局的示意平面圖。
參考圖2，閘極層級布局200A包含N型擴散區202、P型擴散區204、溝槽接點206、多晶/閘極208、閘極通孔218、背面通孔224(深通孔邊界或矽穿孔)及背面金屬0(226)。金屬1布局(metal 1 layout)200B包含多個金屬0線(metal 0 line)210、多個金屬1線(metal 1 line)212及通孔0(220)。金屬2布局(metal 2 layout)200C包含多個金屬1線212、多個金屬2線(metal 2 line)214及通孔1(222)。
再次參考圖2，在一實施例中，該架構及對應的設計規則能夠實現在任何給定單元高度及電晶體閘極間距下，具有非常低的電力網路電阻的最小標準單元面積的設計。這可得到最小面積、更低功率及更高性能的標準單元庫。此外，從正面互連堆疊中移除供電網路，從而產生更多的訊號布線軌跡，因此即使是在相同的標準單元面積下，仍可減少區塊/晶片面積(block/chip area)。在一特定實施例中，標準單元架構具有4條水平m0訊號布線軌跡之特徵，能夠以1.5*閘極間距(相當於m0插塞最小間距(m0 plug minimum pitch))停止在多晶邊緣及TCN邊緣。從晶圓背面供應電力，其消除從正面金屬堆疊在單元層級上對電力網路供應資源的需求。使用閘極與金屬1之比例為1:1以及最小長度為2*M0節距-M1 ETE。實行諸如本文所述的標準單元的好處包含以下一個或多個：最小單元面積、更高性能、低功率且易於使用的庫、改善的接腳著點(pin hit-point)和更多用於晶片設計的布線資源、低製程成本、風險以及更簡單的製程流程和更快的上市時間。
圖3A係繪示根據本發明之實施例的標準單元之橫截面的示意圖，該標準單元在單元內部具有四線金屬0(four line metal 0，4 M0)訊號布線軌跡以及通過DVB(矽穿孔(through-silicon-via))至頂部和底部單元邊界的背面供電。
參考圖3A，積體電路結構300包含N型擴散區302、P型擴散區304、溝槽接點306、金屬0線308、背面通孔310(深通孔邊界或矽穿孔)及背面金屬0(312)。積體電路結構300包含：在單元高度內之ETE以多晶或TCN軌跡為中心且最小間距為1.5 PP(多晶間距(poly pitch))的4條訊號金屬0布線軌跡，從背面且從具有矽穿孔(DVB)的頂部和底部單元邊界供應的電力、閘極間距金屬1(gate pitch metal 1)(金屬1具有閘極間距)、允許由任何訊號金屬0軌跡製成閘極連接的COAG特徵，以及以多晶軌跡為中心的左右單元邊界。
再次參考圖3A，一種積體電路結構包含：在單元邊界(cell boundary)內的複數半導體奈米線堆疊通道結構或半導體鰭狀通道結構上方延伸的複數閘極線，該等閘極線具有間距(pitch)。複數溝槽接點在該單元邊界內的複數源極或汲極結構上方延伸，該等溝槽接點中的個別多者與該等閘極線中的個別多者相交替。第一訊號線、第二訊號線、第三訊號線及第四訊號線在該單元邊界內的該等閘極線及該等溝槽接點上方，該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線具有該間距之1.5倍的最小間距。
在一個實施例中，背面供電線在該等半導體奈米線堆疊通道結構或半導體鰭狀通道結構及該等源極或汲極結構下方，該背面供電線耦合至該單元邊界內的該等溝槽接點其中之一。在一特定的此類實施例中，該背面供電線藉由矽穿孔耦合至該等溝槽接點其中之一或多者。
在一個實施例中，從平面圖的角度觀之，該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線其中之一在該等半導體奈米線堆疊通道結構或半導體鰭狀通道結構其中之一上方耦合至該等閘極線其中之一。在一個實施例中，積體電路結構更包含在該單元邊界內之該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線上方的複數導線。在一個這樣的實施例中，該等導線具有該間距。
在一個實施例中，該單元邊界的端至端(end-to-end，ETE)以該等閘極線為中心。在另一實施例中，該單元邊界的端至端(ETE)以該等溝槽接點為中心。
圖3B繪示根據本發明之實施例，M0和M2軌跡之選項的示意平面圖。參考圖3B，布局330包含多個金屬0線332以及多個金屬2線334。該等金屬0線332具有固定的寬度(regular width)及可變的間隔(variable space)。該等金屬2線334具有固定的寬度及固定的間隔。布局350包含多個金屬0線352及多個金屬2線354。金屬0線342具有固定的寬度及固定的間隔。金屬2線354具有固定的寬度及固定的間隔。
在一實施例中，標準單元中的邊界深通孔可藉由以下的一個或多個特徵來偵測：(1)在IP區塊中，不會有從前端凸塊供應的電力/接地供應網路(power/ground delivery network)。於是，至標準單元的電力係通過頂部和底部單元邊界上的通孔來配給，該通孔連接至晶圓背面金屬網路。這藉由延伸擴散接點(TCN)以接觸邊界通孔來達到；(2)通常，在早期架構中，電力/接地網路可在頂部/底部單元邊界m0和m2軌跡上觀察到。另一方面，除了訊號屏蔽目的之外，單元邊界上的m0/m2不會承載大部分單元的電力/接地網路。通常情况下，若其被使用，則將用於區塊層級訊號布線；(3)深邊界通孔可且會用於兩種不同的製程。一種這樣的製程可基於FinFET裝置，而另一種製程可基於全環繞閘極(例如，奈米線或奈米帶)裝置；(4)架構使用M0圖案，其中一m0軌跡(其對準單元邊界且主要針對區塊層級布線)，以及4 M0軌跡(其位於單元內部且係用於訊號布線)。具有將插塞中心對準至多晶和TCN軌跡之能力的主動金屬0(具有通孔，長度短至(1.5*多晶間距)-(金屬0端至端))為該架構的特點。此特徵使得這些架構能夠僅使用包含在單一單元高度內的4 M0訊號軌跡，就將複雜結構(例如，在單一高度單元中的傳送閘結構)以小至2個多晶間距進行布線。然而，該架構不限於僅在單元內的4 M0訊號軌跡和以頂部/底部單元邊界為中心的M0軌跡。可將單元設計得更高，或者可緊縮後端堆疊，以使單一高度包含5條或更多條M0訊號軌跡；(5)架構具有金屬1與閘極(多晶)間距之間之1:1的齒數比(gear ratio)。具有通孔的主動金屬1長度可短至(2*M0間距)-(M1端對端)。此特徵提供區塊階級的高可布線性(routability)，同時在金屬1與閘極(多晶)間距之間使用1:1的齒數比。另一方面，在早期技術中金屬1與閘極(多晶)間距之間的3:2齒數比對於給定數量的多晶軌跡造成更多的M1軌跡是常見的。該架構不僅限於1:1的齒數比。它可與3:2或更高的齒數比相容。
在一實施例中，標準單元架構具有4條訊號金屬0布線軌跡之特徵，其可停止在多晶或TCN軌跡處，其中頂部和底部單元邊界電力TSV連接至TCN和背面金屬。頂部和底部單元邊界上的額外M0軌跡不被標準單元設計所使用，而可作為區塊層級和晶片層級設計中的布線軌跡使用。在一實施例中，一種架構具有四條金屬0軌跡(4 metal 0 tracks)，擁有在單元高度內停止在多晶和TCN處以進行訊號布線的能力。多個頂部和底部單元邊界DVB連接至TCN和BM0以供應電力。左右單元邊界以多晶軌跡為中心。使用閘極間距作為金屬1間距(metal 1 pitch)。COAG特徵允許由任何訊號金屬0軌跡(signal metal 0 track)進行閘極連接。
圖4繪示根據本發明之實施例，反相器的示意平面圖。參考圖4，布局400包含N型擴散區402、P型擴散區404、溝槽接點406、多晶/閘極408、多個金屬0線410、溝槽通孔412、閘極通孔414、背面通孔416(深通孔邊界或矽穿孔)、背面金屬0(backside metal 0)(418)、通孔0(420)及多個金屬1線(metal 1 line)422。在一個實施例中，DVB是對準頂部和底部單元邊界的大矽穿孔(TSV)。當TCN與DVB重疊時，它們是連接的。訊號TCN及多晶與DVB隔開。寬的背面BM0層的方向座落在DVB上以提供供電。基本裝置可基於鰭狀或帶狀。
在一實施例中，頂部和底部單元邊界處的金屬0不被單元設計使用，而可由區塊層級設計作為布線層使用。然而，在兩倍和更多倍單元高度中，如果在多個單一單元高度位置處的金屬0不在頂部和底部單元邊界處，則可用於單元層級設計。在只有4條金屬0用於訊號布線的情況下，設計需要超過4條水平布線軌跡的單元會非常具有挑戰性。先前幾代的庫最多支持7條金屬0軌跡。以下部分描述如何設計需要超過4條金屬0軌跡的單元，最常見的是傳送閘MUX結構。通常，必須使用多條金屬2軌跡(metal 2 track)。然而，具有這些結構的單元通常為低接腳密度單元。一些金屬2的使用通常不會影響區塊層級布線，這已經由許多已布線的區塊所證明。
圖5繪示根據本發明之實施例，傳送閘(passgate)MUX結構的示意平面圖。參考圖5，布局500包含N型擴散區502、P型擴散區504、溝槽接點506、多晶/閘極508、多個金屬0線510、溝槽通孔512及閘極通孔514。M0可在多晶和TCN軌跡上停止。這允許相同的金屬0軌跡共享以座落(land)所需的閘極和擴散接點。
圖6繪示根據本發明之實施例，一種具有一金屬2的使用(1 metal 2 usage)之結構(例如：XOR結構)的4 M0實現之示意平面圖。參考圖6，布局600A及600B共同地包含N型擴散區602、P型擴散區604、溝槽接點606、多晶/閘極608、多個金屬0線610、多個金屬1線612、溝槽通孔614、閘極通孔616、通孔0(618)、通孔1(620)及多個金屬2線(622)。在雙向金屬1的支持下(受益於由直接印刷EUV支持之寬鬆的間距金屬1)，該結構設計成一金屬2的使用(1 metal 2 usage)。然而，這個解決方案有自己的一套設計規則要求。它們當中的大多數都可在沒有任何影響的情況下達到，並由先前幾代所支持，除了背面供電。
在一實施例中，為了達到最小單元面積，閘極接點被放置在所有4條訊號金屬軌跡下方。這允許直接擴散至閘極連接，而無需變更金屬軌跡。所需的製程特徵為主動閘極上方接點(Contact Over Active Gate，COAG)。圖7繪示根據本發明之實施例，COAG特徵說明的示意平面圖。參考圖7，布局包含N型擴散區702、P型擴散區704、溝槽接點706、多晶/閘極708、多個金屬0線710、溝槽通孔712、閘極通孔714以及背面通孔716(深通孔邊界或矽穿孔)。
在一實施例中，如上結合圖5所述，為了在4 M0軌跡架構下的緊密傳送閘MUX結構下放置閘極和擴散接點，將金屬0軌跡共享。這可能需要在多晶(poly)或TCN軌跡上破壞金屬0。圖8繪示根據本發明之實施例，m0停止及多晶和擴散接點(TCN)軌跡以及1.5PP最小端至端(ETE)間距的示意平面圖。參考圖8，布局800包含溝槽接點802、多晶/閘極804、多個金屬0線806、溝槽通孔808以及閘極通孔810。
再次參考圖8，在一實施例中，為了達到最小單元面積並同時減少寄生以提高性能和降低功率，較短的金屬0為首選的。先前幾代產品支持最小2PP M0 ETE間距，1PP間距僅在虛擬/填充金屬0(dummy/fill metal0)上支持。在一個實施例中，本文描述的架構需要1.5PP最小金屬ETE間距。
在一實施例中，4條金屬0軌跡專用於訊號布線。電力係使用附加金屬0軌跡從正面或背面互連堆疊供應。除了降低單元高度之外，針對高性能設計，背面供電在區塊層級上提供了顯著的面積和性能優勢。DVB為矽穿孔層，位於頂部和底部單元邊界，並連接至TCN和BM0以向標準單元供應電力。圖9繪示根據本發明之實施例，通過在頂部和底部單元邊界處的DVB(矽穿孔)供應電力至單元的示意平面圖。參考圖9，布局900包含N型擴散區902、P型擴散區904、溝槽接點906、多晶/閘極908、多個金屬0線910、溝槽通孔912、閘極通孔914、背面通孔916(深通孔邊界或矽穿孔)以及背面金屬0(918)。背面通孔916連接至溝槽接點906和背面金屬0(918)(例如在位置920處)。
在一實施例中，在上述設計規則支持下，通常在高性能和高密度庫中的所有標準單元都可被設計成具有最少金屬2的使用(minimum metal 2 usage)之理論上的最小多晶間距。
在另一態樣中，描述了主動閘極上方接點(COAG)結構和製程。本發明之一個或多個實施例涉及半導體結構或裝置，其具有設置在半導體結構或裝置的閘極電極的主動部分上方的一個或多個閘極接點結構(例如，作為閘極接點通孔)。本發明之一個或多個實施例涉及製造半導體結構或裝置的方法，該半導體結構或裝置具有形成在半導體結構或裝置的閘極電極的主動部分上方的一個或多個閘極接點結構。本文所述的方法可用於藉由使閘極接點形成在主動閘極區域上方，來減小標準單元面積。根據一個或多個實施例，實現錐形閘極和溝槽接點，以使得COAG製造成為可能。可實行多個實施例以實現以緊密間距進行圖案化。
針對COAG處理方案的重要性提供進一步的背景，在空間和布局限制與當前一代空間和布局限制相比稍些寬鬆的技術中，可藉由使接觸設置在隔離區上方的閘極電極的一部分來製造閘極結構的接點。舉例而言，圖10A繪示具有設置在閘極電極的非主動部分上方之閘極接點(gate contact)的半導體裝置的平面圖。
參考圖10A，半導體結構或裝置1000A包含擴散區或主動區1004，其設置在基板1002中以及在隔離區1006內。一條或多條閘極線(亦稱為多晶線)(諸如閘極線1008A、1008B和1008C)設置在擴散或主動區1004上方以及隔離區1006的一部分上方。源極或汲極接點(亦稱為溝槽接點)(諸如接點1010A及1010B)設置在半導體結構或裝置1000A的源極區和汲極區上方。溝槽接點通孔1012A及1012B分別提供至溝槽接點1010A及1010B的接觸。單獨的閘極接點1014及上覆的閘極接點通孔1016提供與閘極線1008B的接觸。與源極或汲極溝槽接點1010A或1010B相比，從平面圖的角度觀之，閘極接點1014設置在隔離區1006上方，而不是擴散或主動區1004上方。此外，閘極接點1014和閘極接點通孔1016均未設置在源極或汲極溝槽接點1010A和1010B之間。
圖10B繪示具有設置在閘極電極的非主動部分上方之閘極接點的非平面半導體裝置的橫截面圖。參考圖10B，半導體結構或裝置1000B(例如，圖10A的裝置1000A的非平面版本)包含由基板1002形成且在隔離區1006內的非平面擴散或主動區1004B(例如，鰭狀結構)。閘極線1008B設置在非平面擴散或主動區1004B上方以及在隔離區1006的一部分上方。如圖所示，閘極線1008B包含閘極電極1050及閘極介電層1052與介電蓋層(dielectric cap layer)1054。從這個角度亦可看到閘極接點1014及上覆的閘極接點通孔1016與上覆的金屬互連1060，所有這些皆設置在層間介電堆疊或層1070中。此外，從圖10B的角度觀之，閘極接點1014設置在隔離區1006上方，但不設置在非平面擴散或主動區1004B上方。
再次參考圖10A和10B，半導體結構或裝置1000A和1000B的配置分別將閘極接點置於隔離區上方。這樣的配置浪費了布局空間。然而，將閘極接點置於主動區域上方將需要非常嚴格的對準預算(extremely tight registration budget)，或者閘極尺寸必須增加，以提供足夠的空間來座落閘極接觸。此外，從歷史的角度來看，鑒於存在鑽穿其他閘極材料(例如，多晶矽)而接觸到下層的主動區的風險，故避免與擴散區上方的閘極接觸。本文所述的一個或多個實施例藉由提供可行的方法及所產生的結構來製造接點結構(其中，閘極電極的接點部分形成在擴散區或主動區上方)，從而解決了上述問題。
舉例而言，圖11A繪示根據本發明之實施例，具有設置在閘極電極的主動部分上方之閘極接點通孔(gate contact via)的半導體裝置的平面圖。參考圖11A，半導體結構或裝置1100A包含擴散區或主動區1104，其設置在基板1102中以及在隔離區1106內。一條或多條閘極線(諸如閘極線1108A、1108B及1108C)設置在擴散或主動區1104上方以及隔離區1106的一部分上方。源極或汲極溝槽接點(諸如溝槽接點1110A及1110B)，設置在半導體結構或裝置1100A的源極和汲極區上方。溝槽接點通孔1112A及1112B分別提供至溝槽接點1110A及1110B的接觸。沒有中介分離的閘極接觸層的閘極接點通孔1116提供與閘極線1108B的接觸。與圖10A相比，從平面圖的角度觀之，閘極接點1116設置在擴散區或主動區1104上方以及在源極或汲極接點1110A及1110B之間。
圖11B繪示根據本發明之實施例，具有設置在閘極電極的主動部分上方之閘極接點通孔的非平面半導體裝置的橫截面圖。參考圖11B，半導體結構或裝置1100B(例如，圖11A的裝置1100A的非平面版本)包含由基板1102形成且在隔離區1106內的非平面擴散或主動區1104B(例如，鰭狀結構)。閘極線1108B設置在非平面擴散或主動區1104B上方以及在隔離區1106的一部分上方。如圖所示，閘極線1108B包含閘極電極1150及閘極介電層1152與介電蓋層(dielectric cap layer)1154。從這個角度亦可看到閘極接點通孔1116與上覆的金屬互連1160，它們都設置在層間介電堆疊或層1170中。此外，從圖11B的角度觀之，閘極接點通孔1116設置在非平面擴散或主動區1104B上方。
因此，再次參考圖11A及11B，在一實施例中，溝槽接點通孔1112A、1112B及閘極接點通孔1116形成在同一層中且基本上是共平面的。與圖10A及10B相比，與閘極線的接觸將另外包含額外的閘極接觸層(例如，其可垂直於對應的閘極線走線)。然而，在結合圖11A及11B所描述的結構中，結構1100A及1100B的製造分別能夠使接點直接從金屬互連層座落在主動閘極部分上，而不會與相鄰的源極和汲極區域短路。在一實施例中，這種配置藉由消除在隔離區上延伸電晶體閘極以形成可靠接點的需要，在電路布局上提供了大量面積的減少。如本文各處所用，在一實施例中，論及閘極的主動部分係指設置在下層的基板的主動或擴散區域上方(從平面圖的角度觀之)之閘極線或結構的那個部分。在一實施例中，論及閘極的非主動部分係指設置在下層的基板的隔離區上方(從平面圖的角度觀之)之閘極線或結構的那個部分。
在一實施例中，半導體結構或裝置1100為非平面裝置，例如但不限於fin-FET或三閘極裝置。在這樣的實施例中，對應的半導體通道區由三維體組成或形成在三維體中。在一個此類的實施例中，閘極線1108A及1108B的閘極電極堆疊至少圍繞三維體的頂面和一對側壁。在另一實施例中，至少該通道區被製成離散的三維體，例如在全環繞閘極裝置中。在一個此類的實施例中，閘極線1108A與1108B的閘極電極堆疊各者皆完全地圍繞通道區。
一般而言，一個或多個實施例涉及用於將閘極接點通孔直接連接座落在主動電晶體閘極上的方法和由其形成的結構。這樣的方法可消除為了接觸目的而在隔離區上延伸閘極線的需要。這樣的方法亦可消除需要單獨的閘極接點(GCN)層以傳導來自閘極線或結構的訊號。在一實施例中，消除上述特徵是藉由在溝槽接點(TCN)中凹陷接點金屬並在製程的流程中引入額外的介電材料(例如，溝槽絕緣層(trench insulating layer，TILA))來達成的。額外的介電材料作為溝槽接點介電蓋層而包含在內，其蝕刻特性與在閘極對準接觸製程(gate aligned contact process，GAP)處理方案中用於溝槽接點對準的閘極介電材料蓋層(例如，使用閘極絕緣層(gate insulating layer，GILA))不同。
作為例示性製造方案，最初的結構包含設置在基板上方的一個或多個閘極堆疊結構。閘極堆疊結構可包含閘極介電層及閘極電極。溝槽接點(例如，與基板的擴散區或形成在基板內的磊晶區的接點)藉由介電間隔物而與閘極堆疊結構隔開。絕緣蓋層可設置在閘極堆疊結構(例如，GILA)上。在一個實施例中，可由層間介電材料製造的接點阻絕區或「接點插塞」包含於要阻絕接點形成的區域中。
在一實施例中，接點圖案(contact pattern)基本上與現有閘極圖案完全對齊，同時消除了使用具有極其極度嚴格的對準預算的微影操作。在一個此類的實施例中，該方法能夠使用本質上高選擇性的濕蝕刻(或多種非等向性乾蝕刻製程，其中的若干為非電漿、氣相等向性蝕刻(例如，相對於經典的乾或電漿蝕刻)來產生接點開口。在一實施例中，藉由利用現有的閘極圖案結合接點插塞微影操作來形成接點圖案。在一個此類的實施例中，該方案能夠消除對於如使用於其他方案中用以產生接點圖案的其他關鍵微影操作的需要。這亦使得完美或因具有較大邊緣放置誤差裕度而接近完美的自對準成為可能。在一實施例中，溝槽接點格柵(trench contact grid)不是單獨地圖案化的，而是形成在多晶(閘極)線之間。舉例而言，在一個這樣的實施例中，在閘極光柵圖案化之後但在閘極光柵切割之前形成溝槽接點格柵。
此外，閘極堆疊結構可藉由替換閘極(replacement gate)製程製造。在這樣的方案中，可以移除諸如多晶矽或氮化矽柱材料的假性閘極材料(dummy gate material)，並用永久閘極電極材料取代。在一個此類的實施例中，永久閘極介電層亦在該製程中形成，而非從早期處理來實現。在一實施例中，藉由乾蝕刻或濕蝕刻製程移除假性閘極。在一個實施例中，假性閘極由多晶矽或非晶矽組成，並利用包含SF 6的乾蝕刻製程來移除。在另一實施例中，假性閘極由多晶矽或非晶矽組成，並利用包含水性NH 4OH或氫氧化四甲銨的濕蝕刻製程來移除。在一個實施例中，假性閘極由氮化矽組成，並利用包含水性磷酸的濕蝕刻來移除。
在一實施例中，本文所述的一種或多種方案本質上係考慮將假性和替換接點製程與假性和替換閘極製程結合。在一個此類的實施例中，在替換閘極製程之後執行替換接點製程以使得永久閘極堆疊的至少一部分能夠高溫退火。舉例而言，在這樣特定的實施例中，例如在形成閘極介電層之後，在大於約攝氏600度的溫度下執行永久閘極結構的至少一部分的退火。在形成永久接點之前執行退火。
接下來，可使溝槽接點凹陷以提供凹陷的溝槽接點，其高度低於相鄰間隔物的頂面。然後，在凹陷的溝槽接點(例如，TILA)上形成絕緣蓋層。根據本發明之一實施例，凹陷的溝槽接點上的絕緣蓋層由具有與閘極堆疊結構上的絕緣蓋層不同的蝕刻特性的材料構成。
可藉由對間隔物和閘極絕緣蓋層的材料有選擇性的製程使溝槽接點凹陷。舉例而言，在一個實施例中，溝槽接點藉由蝕刻製程(諸如濕蝕刻製程或乾蝕刻製程)而凹陷。溝槽接點絕緣蓋層可藉由適合於在溝槽接點的暴露部分上方提供一保形且密封層(conformal and sealing layer)的製程來形成。舉例而言，在一個實施例中，溝槽接點絕緣蓋層藉由化學氣相沉積(chemical vapor deposition，CVD)製程形成，以作為整個結構上方的保形層(conformal layer)。然後，平坦化保形層(例如，藉由化學機械拋光(chemical mechanical polishing，CMP))，以僅在凹陷的溝槽接點上方提供溝槽接點絕緣蓋層材料。
關於閘極或溝槽接點絕緣蓋層的適合材料組合，在一個實施例中，一對閘極與溝槽接點絕緣蓋層材料其中之一由氧化矽組成，而另一由氮化矽組成。在另一實施例中，該對閘極與溝槽接點絕緣蓋材料其中之一由氧化矽組成，而另一由碳摻雜的氮化矽組成。在另一實施例中，該對閘極與溝槽接點絕緣蓋材料其中之一由氧化矽組成，而另一由碳化矽組成。在另一實施例中，該對閘極對溝槽接點絕緣蓋材料其中之一由氮化矽組成，而另一由碳摻雜的氮化矽組成。在另一實施例中，該對閘極與溝槽接點絕緣蓋材料其中之一由氮化矽組成，而另一由碳化矽組成。在另一實施例中，該對閘極與溝槽接點絕緣蓋材料其中之一由碳摻雜的氮化矽組成，而另一由碳化矽組成。
在另一態樣中，描述了奈米線或奈米帶結構。奈米線或奈米帶釋放處理(release processing)可透過替換的閘極溝槽來執行。這樣的釋放過程的範例如下所述。此外，另一方面，後端(backend，BE)互連縮小會因圖案化複雜度而導致較低的性能及較高的製造成本。本文所述的實施例可實現，以使奈米線電晶體的正面和背面互連整合。本文所述的實施例可提供一種獲得相對較寬的互連間距的方法。該結果可具有改進的產品性能及更低的圖案化成本。實施例可被實現，以使得具有低功率和高性能的縮小奈米線或奈米帶電晶體的穩健功能。
本文所述的一個或多個實施例係關於奈米線或奈米帶電晶體的定向雙磊晶(directed dual epitaxial，EPI)連接，其使用部分源極或汲極(source or drain，SD)和不對稱的溝槽接點(TCN)深度。在一實施例中，藉由形成部分填充有SD磊晶的奈米線/奈米帶電晶體的源極-汲極開口來製造積體電路結構。開口的其餘部分填充有導電材料。在源極或汲極側其中之一上形成深溝槽能夠直接接觸到背面互連層。
作為用於製造另一全環繞閘極裝置的例示性製程流程，圖12A~12J繪示根據本發明之實施例，製造全環繞閘極積體電路結構之方法中的多個操作的橫截面圖。
參考圖12A，製造積體電路結構的方法包含形成起始堆疊，該起始堆疊包含在鰭部1202(例如，矽鰭部)上方之交替的多個犧牲層1204與多個奈米線1206。該等奈米線1206可被稱為奈米線的垂直配置(vertical arrangement)。如所描繪的，可在交替的該等犧牲層1204與該等奈米線1206上方形成保護蓋1208。寬鬆的緩衝層(relaxed buffer layer)1252和缺陷修飾層(defect modification layer)1250可形成在交替的該等犧牲層1204與該等奈米線1206下方，亦如所描繪的。
參考圖12B，閘極堆疊1210形成在垂直配置之該等水平奈米線1206上方。接著，藉由移除犧牲層1204的多個部分來釋放垂直配置之該等水平奈米線1206的多個部分，以提供凹陷的犧牲層1204’及腔體1212，如圖12C所描繪。
應當理解，圖12C的結構可在不先執行下述的深度蝕刻及不對稱接點處理的情況下被製造完成。在任一情況下(例如，具有或不具有不對稱接點處理)，在一實施例中，製程涉及使用提供具有多個磊晶小塊(epitaxial nub)的全環繞閘極積體電路結構的製程方案，該等磊晶小塊可為垂直離散的源極或汲極結構。
參考圖12D，上閘極間隔件1214形成在閘極結構1210的側壁處。腔體間隔件1216形成在上閘極間隔體1214下方的腔體1212中。然後，可選地執行深溝槽接點蝕刻，以形成溝槽1218並形成凹陷的奈米線1206’。如所描繪的，亦可存在圖案化之寬鬆的緩衝層1252’及圖案化之缺陷修飾層1250’。
接著，在溝槽1218中形成犧牲材料1220，如圖12E所描繪。在其他製程方案中，可使用隔離的溝槽底部或矽溝槽底部。
參考圖12F，第一磊晶源極或汲極結構(例如，左側的特徵1222)形成在水平奈米線1206’的垂直配置的第一端。第二磊晶源極或汲極結構(例如，右側的特徵1222)形成在水平奈米線1206’的垂直配置的第二端。在一實施例中，如所描繪的，磊晶源極或汲極結構1222為垂直離散的源極或汲極結構，且可被稱為磊晶小塊。
接著，在閘極電極1210的側面並鄰近源極或汲極結構1222處形成層間介電(ILD)材料1224，如圖12G所描繪。參考圖12H，替換閘極製程用於形成永久閘極介電質1228及永久閘極電極1226。接著，移除ILD材料1224，如圖12I所描繪。然後，犧牲材料1220從源極汲極位置其中之一(例如，右邊)移除以形成溝槽1232，但不從源極汲極位置其中之另一移除以形成溝槽1230。
參考圖12J，形成耦合至第一磊晶源極或汲極結構(例如，左側的特徵1222)的第一導電接點結構1234。形成耦合至第二磊晶源極或汲極結構(例如，右側的特徵1222)的第二導電接點結構1236。第二導電接點結構1236比第一導電接觸結構1234沿著鰭部1202形成得更深。在一實施例中，儘管未在圖12J中描繪，但該方法更包含在鰭部1202的底部形成第二導電接點結構1236的暴露表面。導電接點可包含接點電阻降低層及主要接點電極層，其中範例可包含Ti、Ni、Co(對於前者)以及W、Ru、Co(對於後者)。
在一實施例中，第二導電接點結構1236比第一導電接觸結構1234沿著鰭部1202的深度更深，如圖所描繪。在一個此類的實施例中，第一導電接點結構1234不沿著鰭部1202，如所描繪的。在另一此類的實施例中(未描繪出)，第一導電接點結構1234部分地沿著鰭部1202。
在一實施例中，第二導電接點結構1236沿著整個鰭部1202。在一實施例中，儘管未描繪出，在鰭部1202的底部因背面基板移除製程而暴露的情況下，第二導電接點結構1236在鰭部1202的底部具有暴露的表面。
在另一態樣中，為了能夠接觸到一對不對稱源極和汲極接點結構的兩個導電接點結構，本文所述的積體電路結構可使用正面結構之背面顯露的製造方法(back-side reveal of front-side structures fabrication approach)來製造。在若干例示性實施例中，電晶體或其他裝置結構的背面的顯露需要晶圓層級的背面處理。與傳統的TSV型技術相比，本文所述的電晶體之背面的顯露可以裝置單元的密度進行，甚至在裝置的子區域內進行。此外，可執行此類的電晶體的背面之顯露以實質上移除在正面裝置處理期間在其上設置裝置層的所有施體基板(donor substrate)。據此，由於電晶體的背面之顯露後裝置單元中的半導體厚度可能只有幾十或幾百奈米，故微米深的TSV變得不必要。
本文所述的顯露技術可使從「由下往上」裝置製造(“bottom-up” device fabrication)至「中心向外」製造(“center-out” fabrication)的典範轉移(paradigm shift)，其中「中心」為任何層，其在正面製造中被採用，從背面顯露，且再次用於背面製造。裝置結構的正面和顯露的背面的處理可解決在主要依賴正面處理的情況下與製造3D IC相關聯的許多挑戰。
舉例而言，可採用電晶體的背面之顯露方法移除載體層的至少一部分以及施體-宿主基板總成的中介層。製程流程以施體-宿主基板總成的輸入開始。施體-宿主基板中的載體層的厚度被拋光(例如，CMP)及/或用濕式或乾式(例如，電漿)蝕刻製程蝕刻。可採用已知適用於載體層的組成的任何研磨、拋光及/或濕式/乾式蝕刻製程。舉例而言，在載體層係IV族半導體(例如，矽)的情況下，可採用已知適合於使半導體變薄的CMP漿料。同樣地，亦可採用任何已知適用於變薄IV族半導體的濕式蝕刻劑或電漿蝕刻製程。
在若干實施例中，在上述操作中，先沿著與中介層大致上平行的斷裂平面劈開載體層。劈開(cleaving)或斷裂(fracture)製程可用於將載體層的大部分如同大塊體(bulk mass)般移除，從而減少移除載體層所需的拋光或蝕刻時間。舉例而言，在載體層的厚度為400~ 900μm的情況下，可藉由執行任何已知的促使晶圓層級斷裂的全面性植入來劈掉100~700μm。在若干例示性實施例中，將輕元素(例如，H、He或Li)植入至期望的斷裂平面所在的載體層內之一致的目標深度。在這樣的劈開製程之後，在施體層-宿主基板總成中所剩餘的載體層之厚度可接著被拋光或蝕刻，以完全移除。或者，在載體層沒有斷裂的情況下，可採用研磨、拋光及/或蝕刻操作來卸除更大厚度的載體層。
接著，偵測中介層的暴露。偵測用於識別當施體基板的背面表面已經前進到接近裝置層時的一個點。可實施已知的適用於偵測載體層與中介層所採用的材料之間的轉變的任何端點偵測技術。在若干實施例中，一個或多個端點基準係基於在執行的拋光或蝕刻期間偵測施體基板的背面表面的光吸收或發射的變化。在若干其他實施例中，端點基準與在拋光或蝕刻施體基板背面表面之期間的副產物的光吸收或發射的變化相關聯。舉例而言，與載體層蝕刻副產物相關聯的吸收或發射波長可能隨著載體層和中介層的不同組成而改變。在其他實施例中，端點基準與拋光或蝕刻施體基板的背面表面的副產物中的物種的質量變化相關聯。舉例而言，處理的副產物可通過四極質量分析儀進行取樣，且物種質量的變化可與載體層及中介層的不同組成相關。在另一例示性實施例中，端點基準係相關聯於施體基板的背面表面與接觸施體基板的背面表面的拋光表面之間的摩擦變化。
在移除製程相對於中介層對載體層具有選擇性的情況下，可增強中間層的偵測，因為載體移除製程中的不均勻性可藉由載體層與中間層之間的蝕刻速率差得以減輕。如果研磨、拋光及/或蝕刻操作移除中介層的速率足夠低於移除載體層的速率，則甚至可略過偵測。如果不採用端點基準，則若中介層的厚度足以滿足蝕刻的選擇性，則預定的固定時間長度的研磨、拋光及/或蝕刻操作可在中介層材料上停止。在若干範例中，載體蝕刻速率：中介層蝕刻速率為3:1~10:1或更高。
在暴露中介層時，可移除中間層的至少一部分。舉例而言，可移除中介層的一個或多個組件層(component layer)。舉例而言，可藉由拋光均勻地移除中介層的厚度。或者，可使用遮罩或全面性蝕刻製程移除中介層的厚度。該製程可採用與用來使載體變薄之相同的拋光或蝕刻製程，或者可為具有不同製程參數的不同製程。舉例而言，在中介層為載體移除製程設置蝕刻停止的情況下，後者的操作可採用不同的拋光或蝕刻製程，其比起移除裝置層更有利於移除中介層。當要移除的中介層厚度小於幾百奈米時，移除製程可相對較慢，並針對跨晶圓均勻性(across-wafer uniformity)最佳化，且比採用移除載體層的製程更精確地控制。舉例而言，所採用的CMP製程可採用在半導體(例如，矽)與圍繞裝置層並嵌入中介層內的介電材料(例如，SiO)之間提供非常高的選擇性(例如，100:1~300:1或更高)的漿料，例如，作為相鄰裝置區域之間的電隔離。
對於透過完全移除中介層而顯露裝置層的實施例，可在裝置層的暴露背面或其中的特定裝置區域上開始背面處理。在若干實施例中，背面裝置層處理包含透過設置在中介層與裝置層中先前製造的裝置區域(例如源極或汲極區域)之間的裝置層厚度的進一步拋光或濕/乾蝕刻。
在若干實施例中，載體層、中介層或裝置層背面用濕式及/或電漿蝕刻進行凹陷，此類的蝕刻可為圖案化蝕刻或材料選擇性蝕刻，其賦予裝置層背面表面具有顯著非平面性或形貌。如下文進一步描述，圖案化可在裝置單元內(即，「單元內(intra-cell)」圖案化)或可跨裝置單元(即，「單元間(inter-cell)」圖案化)。在一些圖案化蝕刻實施例中，中介層的至少部分厚度被用來作為背面裝置層圖案化的硬遮罩。因此，遮罩蝕刻製程可在對應地遮罩的裝置層蝕刻之前進行。
上述處理方案可產生包含IC裝置的施體-宿主基板總成，其具有中介層的背面、裝置層的背面及/或在裝置層內的一個或多個半導體區域的背面，及/或顯露正面金屬層。然後，在下游處理期間中，可對這些顯露區域中的任何一個進行額外的背面處理。
如遍及本案各處所述，基板可由半導體材料構成，可承受製程且電荷能在其中遷移。在一實施例中，本文所述的基板為塊狀基板，其由以電荷載子(例如但不限於磷、砷、硼或其組合)摻雜的晶體矽、矽/鍺或鍺層組成，以形成主動區。在一個實施例中，這種塊狀基板中的矽原子的濃度大於97%。在另一實施例中，塊狀基板由在不同的晶體基板上生長的磊晶層組成，例如硼摻雜的塊狀矽單晶基板(boron-doped bulk silicon mono-crystalline substrate)上生長的矽磊晶層。塊狀基板可替代地由III-V族材料組成。在一實施例中，塊狀基板由III-V族材料組成，例如但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵或其組合。在一個實施例中，塊狀基板由III-V族材料組成，且電荷載子摻雜雜質原子為例如但不限於碳、矽、鍺、氧、硫、硒或碲。
如遍及本案各處所述，隔離區例如淺溝槽隔離區或子鰭部隔離區可由一材料組成，該材料適合將永久性閘極結構的部分與下層塊狀基板根本地電性隔離或有助於隔離，或適合隔離形成在下層塊狀基板內的主動區(例如，隔離鰭部主動區)。舉例而言，在一個實施例中，隔離區由一或多層介電材料組成，介電材料例如但不限於二氧化矽、氮氧化矽、氮化矽、碳摻雜氮化矽或其組合。
如遍及本案各處所述，閘極線或閘極結構可由閘極電極堆疊組成，閘極電極堆疊包含閘極介電層和閘極電極層。在一實施例中，閘極電極堆疊的閘極電極由金屬閘極組成，以及閘極介電層由高k材料組成。舉例而言，在一個實施例中，閘極介電層由一材料組成，該材料例如但不限於氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅或其組合。此外，閘極介電層的一部分可包含由半導體基板的頂部一些層形成之一層原生氧化物(native oxide)。在一實施例中，閘極介電層由頂部高k部分及下部(lower portion)組成，該下部由半導體材料的氧化物組成。在一個實施例中，閘極介電層由氧化鉿之頂部及二氧化矽或氮氧化矽之底部組成。在若干實現中，閘極介電質的一部分為「U」形結構，其包含實質上平行於基板之表面的底部及實質上垂直於基板之頂面的兩個側壁部分。
在一個實施例中，閘極電極由金屬層組成，例如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在特定實施例中，閘極電極由形成在金屬功函數設定層(workfunction-setting layer)上方的非功函數設定填充材料(non-workfunction-setting fill material)組成。取決於電晶體是PMOS電晶體還是NMOS電晶體，閘極電極層可由P型功函數金屬或N型功函數金屬組成。在若干實現中，閘極電極層可由兩個或更多個金屬層的堆疊組成，其中一個或多個金屬層為功函數金屬層且至少一個金屬層為導電填充層。針對PMOS電晶體，可用於閘極電極的金屬包含但不限於釕、鈀、鉑、鈷、鎳和導電金屬氧化物(例如，氧化釕)。P型金屬層能夠形成具有功函數介於約4.9 eV與約5.2 eV之間的PMOS閘極電極。針對NMOS電晶體，可用於閘極電極的金屬包含但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金以及這些金屬的碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭及碳化鋁)。N型金屬層能夠形成功函數介於約3.9 eV與約4.2 eV之間的NMOS閘極電極。在若干實現中，閘極電極可以由「U」形結構組成，該「U」形結構包含實質上平行於基板之表面的底部及實質上垂直於基板之頂面的兩個側壁部分。在另一實現中，形成閘極電極的該等金屬層至少其中之一可單純地為一平面層，其實質上平行於基板的頂面且不包含實質上垂直於基板的頂面的側壁部分。在本發明的進一步實現中，閘極電極可由U形結構和平面非U形結構的組合組成。舉例而言，閘極電極可由形成在一個或多個平面非U形層頂上的一個或多個U形金屬層組成。
如遍及本案各處所述，與閘極線或電極堆疊相關聯的間隔物可由適合於將永久閘極結構與相鄰導電接點(例如自對準接點)根本地電性隔離或有助於隔離的材料組成。舉例而言，在一個實施例中，間隔物由介電材料組成，例如但不限於二氧化矽、氮氧化矽、氮化矽或碳摻雜氮化矽。
在一實施例中，如遍及本說明書各處所使用的，層間介電質(ILD)材料由一層介電或絕緣材料組成，或包含介電或絕緣材料層。適當的介電材料的範例包含但不限於矽的氧化物(例如，二氧化矽(SiO 2))、矽的摻雜氧化物、矽的氟化氧化物、矽的碳摻雜氧化物、本領域中已知的各種的低k介電材料及其組合。層間介電材料可藉由技術形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)或藉由其他沉積方法。
在一實施例中，亦如遍及本說明書中各處所使用的，金屬線或互連線材料(及通孔材料)由一個或多個金屬或其他導電結構組成。一個常見的範例為使用銅線以及在銅與周圍ILD材料之間可能包含或可能不包含阻障層的結構。如本文中所使用，術語金屬包含合金、堆疊和多種金屬的其他組合。舉例而言，金屬互連線可包含阻障層(例如，包含Ta、TaN、Ti或TiN其中之一或多者的層)、不同金屬或合金的堆疊等。因此，互連線可為單一材料層，或者可由數個層形成，包含多個導電襯墊層(conductive liner layer)和多個填充層(fill layer)。任何適當的沉積製程(例如，電鍍、化學氣相沉積或物理氣相沉積)皆可用以形成互連線。在一實施例中，互連線由導電材料組成，例如但不限於Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互連線在本領域中有時亦稱為跡線、導線、線、金屬或簡稱互連。
在一實施例中，亦如遍及本說明書中各處所使用的，硬遮罩材料由不同於層間介電材料的介電材料組成。在一個實施例中，可在不同區中使用不同的硬遮罩材料，以便為彼此以及下層的介電層和金屬層提供不同的生長或蝕刻選擇性。在若干實施例中，硬遮罩層包含一層矽氮化物(例如，氮化矽)或一層矽氧化物，或兩者，或其組合。其他適合的材料可包含碳基材料。在另一實施例中，硬遮罩材料包含金屬物種(metal species)。舉例而言，硬遮罩或其他上覆材料(overlying material)可包含一層鈦或另一金屬的氮化物(例如，氮化鈦)。在一個或多個這些層中可包含可能更少量的其他材料，例如氧。或者，可根據特定實現使用本領域已知的其他硬遮罩層。硬遮罩層可能藉由CVD、PVD或其他沉積方法形成。
在一實施例中，亦如本說明書各處所使用的，使用193 nm浸漬微影(i193)、極紫外(extreme ultra-violet，EUV)微影或電子束直寫(EBDW)微影或諸如此類來執行微影操作。可以使用正性(positive tone)或負性(negative tone)阻劑(resist)。在一個實施例中，微影遮罩係由形貌遮罩部分、抗反射塗(anti-reflective coating，ARC)層及光阻層組成的三層遮罩。在特定的這樣的實施例中，形貌遮罩部分為碳硬遮罩(carbon hardmask，CHM)層，且抗反射塗層為矽ARC層。
在一實施例中，本文所述的方案可涉及形成與現有閘極圖案十分匹配的接點圖案，同時消除使用具有極度嚴格的對準預算(exceedingly tight registration budget)的微影操作。在一個這樣的實施例中，這種方案能夠使用本質上高度選擇性的濕蝕刻(例如，相對於乾蝕刻或電漿蝕刻)來產生接點開口。在一實施例中，藉由利用現有的閘極圖案結合接點插塞微影操作來形成接點圖案。在一個此類的實施例中，該方案能夠消除對於如使用於其他方案中用以產生接點圖案的其他關鍵微影操作的需要。在一實施例中，溝槽接點格柵(trench contact grid)不是單獨地圖案化的，而是形成在多晶(閘極)線之間。舉例而言，在一個這樣的實施例中，在閘極光柵圖案化之後但在閘極光柵切割之前形成溝槽接點格柵。
此外，閘極堆疊結構可藉由替換閘極(replacement gate)製程製造。在這樣的方案中，可以移除諸如多晶矽或氮化矽柱材料的假性閘極材料(dummy gate material)，並用永久閘極電極材料取代。在一個此類的實施例中，永久閘極介電層亦在該製程中形成，而非從早期處理來實現。在一實施例中，藉由乾蝕刻或濕蝕刻製程移除假性閘極。在一個實施例中，假性閘極由多晶矽或非晶矽組成，並利用包含使用SF 6的乾蝕刻製程來移除。在另一實施例中，假性閘極由多晶矽或非晶矽組成，並利用包含使用水性NH 4OH或氫氧化四甲銨的濕蝕刻製程來移除。在一個實施例中，假性閘極由氮化矽組成，並利用包含水性磷酸的濕蝕刻來移除。
在一實施例中，本文所述的一種或多種方案在本質上設想與假性和替換接點製程結合的假性和替換閘極製程，以達成結構。在一個此類的實施例中，在替換閘極製程之後執行替換接點製程以使得永久閘極堆疊的至少一部分能夠高溫退火。舉例而言，在這樣特定的實施例中，例如在形成閘極介電層之後，在大於約攝氏600度的溫度下執行永久閘極結構的至少一部分的退火。在形成永久接點之前執行退火。
在若干實施例中，半導體結構或裝置的配置係將閘極接點放置在隔離區上方的閘極線或閘極堆疊的部分上方。然而，這種配置可能會被視為布局空間的使用效率低。在另一實施例中，半導體裝置具有接點結構，其接點形成在主動區上方之閘極電極的部分。一般而言，於(例如，除了)在閘極的主動部分上方且在與溝槽接點通孔相同的層中形成閘極接點結構(例如，通孔)之前，本發明的一個或多個實施例包含先使用閘極對準的溝槽接點製程。此製程可被實現以形成用於半導體結構製造(例如，用於積體電路製造)的溝槽接點結構。在一實施例中，形成與現有閘極圖案匹配的溝槽接點圖案。相比之下，其他方案通常涉及額外的微影製程，結合選擇性接點蝕刻，將微影接點圖案與現有閘極圖案嚴格對準。舉例而言，另一製程可包含利用單獨圖案化接點特徵來圖案化多晶(閘極)格柵(grid)。
應當理解，可執行間距劃分處理及圖案化方案以實現本文所述的實施例，或者間距劃分處理及圖案化方案可作為本文描述的實施例的一部分而包含於其中。間距劃分圖案化(Pitch division patterning)典型上係指間距分半法(pitch halving)、間距四分法(pitch quartering)等。間距劃分方案可適用於FEOL處理、BEOL處理或同時FEOL(裝置)和BEOL(金屬化)處理。根據本文所述的一個或多個實施例，首先執行光學微影以預定間距印刷多個單向線(例如，嚴格單向的(strictly unidirectional)或主要單向的(predominantly unidirectional))。然後，作為一種增加線密度的技術執行距間距劃分處理。
在一實施例中，用於鰭部、閘極線、金屬線、ILD線或硬遮罩線的術語「光柵結構」在本文中用於指緊密間距光柵結構(tight pitch grating structure)。在一個此類的實施例中，緊密間距不能透過選定的微影直接達成。舉例而言，如本領域已知的，基於選定的微影的圖案可先形成，但可藉由使用間隔件遮罩圖案化將間距減半。甚至更進一步，原始間距可藉由第二輪間隔件遮罩圖案化而四等分。因此，本文所述的光柵狀圖案可具有以實質上一致的間距間隔開並具有實質上一致的寬度的金屬線、ILD線或硬遮罩線。舉例而言，在若干實施例中，間距變化將在百分之十以內且寬度變化將在百分之十以內，以及在若干實施例中，間距變化將在百分之五以內且寬度變化將在百分之五以內。該圖案可藉由間距分半法或間距四分法或其他間距劃分方法來製造。在一實施例中，光柵不一定是單一間距。
在一實施例中，使用微影及蝕刻處理對覆蓋膜進行圖案化，這可能涉及例如基於間隔件的雙圖案化(spacer-based-double-patterning，SBDP)或間距分半法，或基於間隔件的四重圖案化(spacer-based-quadruple-patterning，SBQP)或間距四分法。應當理解，亦可實現其他間距劃分方法。在任何情況下，在一實施例中，格柵狀布局(gridded layout)可藉由選定的微影方法製造，例如193 nm浸漬微影(193i)。可實現間距劃分以將格柵狀布局中的線密度增加n倍。使用193i微影形成格柵狀布局，再加上「n」倍的間距劃分可名為193i+P/n間距劃分。在一個這樣的實施例中，193 nm浸漬縮小可擴展至多世代，並具有成本效益的間距劃分。
亦應當理解，並非上述製程的所有態樣都需要被實施才落入本發明的實施例的精神和範圍內。舉例而言，在一個實施例中，在閘極堆疊的主動部分上方製造閘極接點之前，不需要形成假性閘極。上述閘極堆疊實際上可為最初形成的永久閘極堆疊。此外，本文所述的製程可用於製造一個或複數個半導體裝置。半導體裝置可為電晶體或類似裝置。舉例而言，在一實施例中，半導體裝置係用於邏輯或記憶體的金屬氧化物半導體(metal-oxide semiconductor，MOS)電晶體，或者是雙極性電晶體(bipolar transistor)。此外，在一實施例中，半導體元件具有三維架構，例如三閘極裝置、獨立接入的雙閘極裝置、FIN-FET、奈米線或奈米帶。一個或多個實施例可特別有用於在10奈米(10 nm)技術節點或10奈米(10 nm)以下技術節點上製造半導體裝置。
FEOL層或結構製造的附加或中間操作可能包含標準微電子製造製程，例如微影、蝕刻、薄膜沉積、平面化(例如，化學機械拋光(CMP))、擴散、計量(metrology)、犧牲層的使用、蝕刻停止層的使用、平面化停止層的使用或任何其他與微電子組件製造相關聯的步驟。此外，應當理解，針對前述製程流程描述的製程操作可以其他的順序實施，且不是每個操作都需要執行或可執行額外的製程操作，抑或兩者。
本文所揭露的實施例可用於製造各種各樣的不同類型的積體電路或微電子裝置。此類的積體電路的範例包含但不限於處理器、晶片組組件、圖形處理器、數位訊號處理器、微控制器等。在其他實施例中，可製造半導體記憶體。再者，積體電路或其他微電子裝置可用於本領域已知的各種各樣的電子裝置中。舉例而言，在電腦系統(例如，桌上型電腦、膝上型電腦、伺服器)、行動電話、個人電子設備等中。積體電路可與系統中的匯流排及其他組件耦合。舉例而言，處理器可藉由一個或多個匯流排耦合至記憶體、晶片組等。處理器、記憶體和晶片組中的每一者皆可能使用本文所揭露的方案製造。
圖13繪示根據本發明之一個實現的計算裝置1300。計算裝置1300容置板體1302。板體1302可包含一些組件，包含但不限於處理器1304及至少一通訊晶片1306。處理器1304實體及電性耦合至板體1302。在若干實現中，至少一個通訊晶片1306亦實體及電性耦合至板體1302。在另一實現中，通訊晶片1306為處理器1304的一部分。
取決於其應用，計算裝置1300可包含其他組件，其可能或可不實體及電性耦合至板體1302。這些其他組件包含但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器(crypto processor)、晶片組(chipset)、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、指南針(compass)、加速度計、陀螺儀、揚聲器、相機以及大容量儲存裝置(例如，硬碟、光碟(CD)、數位光碟(DVD)等等)。
通訊晶片1306能夠實現無線通訊，用於向及從計算裝置1300傳輸資料。術語「無線」及其派生詞可用於描述電路、裝置、系統、方法、技術、通訊通道等，其可通過非固體介質使用調變的電磁輻射來傳送資料。該術語並不暗示相關聯的裝置不包含任何導線，儘管在若干實施例中它們可能不包含。通訊晶片1306可實現許多無線標準或協定中的任何一者，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙及其衍生，以及任何其他指定作為3G、4G、5G及更高世代的無線協定。計算裝置1300可包含複數個通訊晶片1306。舉例而言，第一通訊晶片1306可專用於諸如Wi-Fi及藍牙之類的較短距離無線通訊，而第二通訊晶片1306可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等之類的較長距離無線通訊。
計算裝置1300的處理器1304包含封裝在處理器1304內的積體電路晶粒。在本發明實施例的若干實現中，處理器的積體電路晶粒包含一個或多個結構，例如根據本發明的實現構建的積體電路結構。術語「處理器」可指處理來自暫存器或記憶體或兩者的電子資料以將該電子資料轉換成可儲存在暫存器或記憶體或兩者中的其他電子資料的任何裝置或裝置的一部分。
通訊晶片1306亦包含封裝在通訊晶片1306內的積體電路晶粒。根據本發明的另一實現，通訊晶片的積體電路晶粒係根據本發明的實施方式構建。
在另一實現中，容置在計算裝置1300內的另一組件可包含根據本發明實施例之實現所構建的積體電路晶粒。
在各種實施例中，計算裝置1300可為膝上型電腦、輕省筆電(netbook)、筆記型電腦、超輕薄筆電(ultrabook)、智慧型手機、平板、個人數位助理(PDA)、超行動電腦(ultramobile PC)、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒(set-top box)、娛樂控制單元、數位相機、可攜式音樂播放器或數位錄影機。在另一實現中，計算裝置1300可為處理資料的任何其他電子裝置。
圖14繪示包含本發明之一個或多個實施例的中介層1400。中介層1400係用於將第一基板1402橋接至第二基板1404的中介基板。第一基板1402可例如為積體電路晶粒。第二基板1404可例如為記憶體模組、電腦主機板或另外的積體電路晶粒。一般而言，中介層1400的目的是將連接展延成更寬的間距或將連接重新布線至不同的連接。舉例而言，中介層1400可將積體電路晶粒耦合至球柵陣列(BGA)1406，其後續可耦合至第二基板1404。在若干實施例中，第一和第二基板1402/1404附接到中介層1400的相對側。在其他實施例中，第一和第二基板1402/1404附接到中介層1400的同一側。此外，在其他實施例中，三個或更多個基板經由中介層1400互連。
中介層1400可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料或聚合物材料(例如，聚醯亞胺)形成。在進一步的實現中，中介層1400可由交替的剛性或可撓性材料形成，其可包含與上述用於半導體基板的材料相同的材料，例如矽、鍺和其他III-V族和IV族材料。
中介層1400可包含金屬互連1408及通孔1410，包含但不限於矽穿孔(through-silicon via，TSV) 1412。中介層1400更可包含嵌入式元件1414，包含被動和主動元件。此類元件包含但不限於電容器、去耦合電容器、電阻器、電感器、熔斷器、二極體、變壓器、感測器和靜電放電(electrostatic discharge，ESD)元件。亦可在中介層1400上形成更複雜的裝置，例如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器和MEMS設備。根據本發明的實施例，本文所揭露的設備或製程可用於製造中介層1400或製造包含在中介層1400中的組件。
圖15係根據本發明之一實施例之採用根據本文所述的一種或多種製程製造的積體電路(IC)或包含本文所述的一種或多種特徵的行動計算平台1500的等角視圖。
行動計算平台1500可為配置用以電子資料顯示、電子資料處理及無線電子資料傳輸中的每一者的任何可攜式裝置。舉例而言，行動計算平台1500可為平板電腦、智慧型手機、膝上型電腦等中的任一者，且包含顯示螢幕1505(其在例示性實施例中為觸控螢幕(電容式、電感式、電阻式等))、晶片層級(SoC)或封裝層級的整合系統1510以及電池1513。如圖所示，更高的電晶體封裝密度使得系統1510的整合程度越高，則行動計算平台1500中可被電池1513或非揮發性儲存器(例如，固態硬碟)所佔據的部分就越大，或者電晶體閘極數越大以提升平台功能性。類似地，系統1510中每個電晶體的載子遷移率越大則功能性越強大。據此，本文所述的技術可能夠改進行動計算平台1500的性能和形狀因數。
整合系統1510在展開圖1520中進一步繪示。在例示性實施例中，封裝裝置1577包含根據本文所述的一種或多種製程製造的至少一個記憶體晶片(例如，RAM)或至少一個處理器晶片(例如，多核心微處理器及/或圖形處理器)或包含本文所述的一個或多個特徵。封裝裝置1577更與電源管理積體電路(PMIC)1515、RF(無線)積體電路(RFIC)1525(包含寬頻RF(無線)傳送器及/或接收器(例如，包含數位基頻和類比前端模組，更包含傳送路徑上的功率放大器和接收路徑上的低雜訊放大器))及其控制器1511其中之一或多者耦合至板體1560。在功能上，PMIC 1515執行電池功率調節、DC-DC轉換等，因此具有耦合至電池1513的輸入和向所有其他功能模組提供電流供應的輸出。如進一步說明的，在例示性實施例中，RFIC 1525具有耦合至天線的輸出以提供實現許多無線標準或協定中的任一個，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙及其衍生，以及任何其他指定作為3G、4G、5G及更高世代的無線協定。在其他的實現中，這些板等級(board-level)的模組中的每一者可整合到耦合至封裝裝置1577的封裝基板的單獨IC上或耦合至封裝元件1577的封裝基板的單一IC(SoC)內。
在另一態樣中，半導體封裝用於保護積體電路(IC)晶片或晶粒，並亦為晶粒提供到外部電路的電子介面。隨著對小型電子裝置的需求不斷增加，半導體封裝被設計得更加緊密，且必須支持更大的電路密度。此外，對更高性能裝置的需求導致需要改進的半導體封裝，其能夠實現與後續組裝處理兼容的薄封裝輪廓(packaging profile)和低整體翹曲度(warpage)。
在一實施例中，使用導線接合至陶瓷或有機封裝基板。在另一實施例中，C4製程用於將晶粒安裝到陶瓷或有機封裝基板。特別地，C4焊球連接可被實現以提供半導體裝置與基板之間的倒裝晶片(flip chip)互連。倒裝晶片或受控崩潰晶片連接(Controlled Collapse Chip Connection，C4)是一種用於半導體裝置(例如，積體電路(IC)晶片、MEMS或組件)的安裝型式，其使用焊料凸塊而不是導線接合。焊料凸塊沉積在C4墊片上，其位於基板封裝的頂側。為了將半導體裝置安裝至基板上，將其翻轉，使主動側朝下置於安裝區上。焊料凸塊用於將半導體裝置直接連接至基板。
圖16繪示根據本發明之一實施例的覆晶安裝晶粒(flip-chip mounted die)的橫截面圖。
參考圖16，設備1600包含晶粒1602，其例如為依照本發明之一實施例，根據本文所述的一種或多種製程製造或包含本文所述的一種或多種特徵的積體電路(IC)。晶粒1602包含其上的金屬化墊片1604。諸如陶瓷或有機基板的封裝基板1606包含其上的連接1608。晶粒1602及封裝基板1606藉由耦合至金屬化墊片1604及連接1608之焊球1610電性連接。底部填充材料1612圍繞焊球1610。
處理倒裝晶片可能類似於傳統的IC製造，但有一些額外的操作。在製程接近結束時，附接墊片被金屬化，使它們更易於接受焊接。這通常包含幾種處理。接著，在各個金屬化墊片上沉積一小點的焊料。然後，按慣例從晶圓上切下晶片。為了將倒裝晶片附接至電路中，將晶片倒置以使焊點向下至下面的電子設備或電路板上的連接器上。然後，將焊料重新熔化以產生電連接，通常使用超音波或替代地回流(reflow)焊料製程。這亦在晶片的電路與下層的安裝之間留下了一個小空間。在大多數情況下，電絕緣黏著劑接著「被底部填充(underfilled)」，以提供更強的機械聯結，提供熱橋(heat bridge)，並確保焊點(solder joint)不會因晶片和系統其餘部分的不同發熱而受壓。
根據本發明的實施例，在其他實施例中，較新的封裝及晶粒至晶粒互連方案(例如矽穿孔(TSV)和矽中介層)被實現以製造高性能多晶片模組(MCM)及系統級封裝(SiP)，其將根據本文所述的一種或多種製程所製造的積體電路(IC)併入其中或包含本文所述的一種或多種特徵。
因此，本發明的實施例包含具有正面訊號線及背面供電的積體電路結構。
儘管以上已描述多個特定實施例，但這些實施例並非旨在限制本發明的範圍，即使其中僅針對特定特徵描述單一實施例。除非另有說明，本發明提供的特徵的範例旨在說明而非限制。以上敘述旨在涵蓋對於受益於本發明的所屬技術領域中具有通常知識者而言可清楚地明白的此類替代方案、修改和均等物。
本發明的範圍包含本文所揭露的任何特徵或特徵的組合(明確地或隱含地)或其任何概括，無論其是否緩解本文所解決的任何或所有問題。因此，在本案(或主張其優先權的申請案)的審查期間可針對任何這樣的特徵組合提出新的請求項。特別地，關於所附申請專利範圍，附屬請求項的特徵可與獨立請求項的特徵組合，並且獨立請求項各自的特徵可以任何適當的方式組合，而不僅僅是所附申請專利範圍中所列舉的特定組合。
以下範例有關其他實施例。不同實施例之各種特徵可與所包含之若干特徵以各種方式結合，且其它特徵可被排除以適用於各種不同應用。
例示性實施例1：一種積體電路結構包含：複數閘極線，在單元邊界(cell boundary)內的複數半導體奈米線堆疊通道結構上方延伸，該等閘極線具有間距(pitch)。複數溝槽接點在該單元邊界內的複數源極或汲極結構上方延伸，該等溝槽接點中的個別多者與該等閘極線中的個別多者相交替。第一訊號線、第二訊號線、第三訊號線及第四訊號線在該單元邊界內的該等閘極線及該等溝槽接點上方，該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線具有該間距之1.5倍的最小間距。背面供電線在該等半導體奈米線堆疊通道結構及該等源極或汲極結構下方，該背面供電線耦合至該單元邊界內的該等溝槽接點其中之一。
例示性實施例2：如例示性實施例1之積體電路結構，其中，該背面供電線藉由矽穿孔耦合至該等溝槽接點其中之一或多者。
例示性實施例3：如例示性實施例1或2之積體電路結構，其中，從平面圖的角度觀之，該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線其中之一在該等半導體奈米線堆疊通道結構其中之一上方耦合至該等閘極線其中之一。
例示性實施例4：如例示性實施例1、2或3之積體電路結構，更包含在該單元邊界內之該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線上方的複數導線，該等導線具有該間距。
例示性實施例5：如例示性實施例1、2、3或4之積體電路結構，其中，該單元邊界的端至端(end-to-end，ETE)以該等閘極線為中心。
例示性實施例6：如例示性實施例1、2、3或4之積體電路結構，其中該單元邊界的端至端(ETE)以該等溝槽接點為中心。
例示性實施例7：一種積體電路結構包含：在複數閘極線，在單元邊界(cell boundary)內的複數半導體鰭狀通道結構上方延伸，該等閘極線具有間距(pitch)。複數溝槽接點在該單元邊界內的複數源極或汲極結構上方延伸，該等溝槽接點中的個別多者與該等閘極線中的個別多者相交替。第一訊號線、第二訊號線、第三訊號線及第四訊號線在該單元邊界內的該等閘極線及該等溝槽接點上方，該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線具有該間距之1.5倍的最小間距。背面供電線在該等半導體鰭狀通道結構及該等源極或汲極結構下方，該背面供電線耦合至該單元邊界內的該等溝槽接點其中之一。
例示性實施例8：如例示性實施例7之積體電路結構，其中，該背面供電線藉由矽穿孔耦合至該等溝槽接點其中之一或多者。
例示性實施例9：如例示性實施例7或8之積體電路結構，其中，從平面圖的角度觀之，該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線其中之一在該等半導體鰭狀通道結構其中之一上方耦合至該等閘極線其中之一。
例示性實施例10：如例示性實施例7、8或9之積體電路結構，更包含在該單元邊界內之該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線上方的複數導線，該等導線具有該間距。
例示性實施例11：如例示性實施例7、8、9或10之積體電路結構，其中，該單元邊界的端至端(end-to-end，ETE)以該等閘極線為中心。
例示性實施例12：如例示性實施例7、8、9或10之積體電路結構，其中，該單元邊界的端至端(ETE)以該等溝槽接點為中心。
例示性實施例13：一種計算裝置，包含板體以及耦合至該板體之組件。該組件包含積體電路結構，該積體電路結構包含：複數閘極線，在單元邊界(cell boundary)內的複數半導體奈米線堆疊通道結構上方延伸，該等閘極線具有間距(pitch)。複數溝槽接點在該單元邊界內的複數源極或汲極結構上方延伸，該等溝槽接點中的個別多者與該等閘極線中的個別多者相交替。第一訊號線、第二訊號線、第三訊號線及第四訊號線在該單元邊界內的該等閘極線及該等溝槽接點上方，該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線具有該間距之1.5倍的最小間距。背面供電線在該等半導體奈米線堆疊通道結構及該等源極或汲極結構下方，該背面供電線耦合至該單元邊界內的該等溝槽接點其中之一。
例示性實施例14：如例示性實施例13之計算裝置，更包含耦合至該板體之記憶體。
例示性實施例15：如例示性實施例13或14之計算裝置，更包含耦合至該板體之通訊晶片。
例示性實施例16：如例示性實施例13、14或15之計算裝置，更包含耦合至該板體之相機。
例示性實施例17：如例示性實施例13、14、15或16之計算裝置，其中，該組件為封裝的積體電路晶粒。
例示性實施例18：一種計算裝置，包含板體以及耦合至該板體之組件。該組件包含積體電路結構，該積體電路結構包含：複數閘極線，在單元邊界(cell boundary)內的複數半導體鰭狀通道結構上方延伸，該等閘極線具有間距(pitch)。複數溝槽接點在該單元邊界內的複數源極或汲極結構上方延伸，該等溝槽接點中的個別多者與該等閘極線中的個別多者相交替。第一訊號線、第二訊號線、第三訊號線及第四訊號線在該單元邊界內的該等閘極線及該等溝槽接點上方，該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線具有該間距之1.5倍的最小間距。背面供電線在該等半導體鰭狀通道結構及該等源極或汲極結構下方，該背面供電線耦合至該單元邊界內的該等溝槽接點其中之一。
例示性實施例19：如例示性實施例18之計算裝置，更包含耦合至該板體之記憶體。
例示性實施例20：如例示性實施例18或19之計算裝置，更包含耦合至該板體之通訊晶片。
例示性實施例21：如例示性實施例18、19或20之計算裝置，更包含耦合至該板體之相機。
例示性實施例22：如例示性實施例18、19、20或21之計算裝置，其中，該組件為封裝的積體電路晶粒。
100:互連堆疊 102:電晶體 104:訊號與供電金屬層 106:塊狀基板 108:半導體鰭部 110:端子 112:裝置接點 114:導電通孔 116:導線 118:金屬凸塊 150:互連堆疊 152:電晶體 154A:正面訊號金屬層 154B:供電金屬層 158:半導體奈米線或奈米帶 160:端子 162:裝置接點 163:邊界深通孔 164A:導電通孔 164B:導電通孔 166A:導線 166B:導線 168:金屬凸塊 180:示意平面圖 182:標準單元 190:示意平面圖 192:標準單元 200A:閘極層級布局 200B:金屬1布局 200C:金屬2布局 202:N型擴散區 204:P型擴散區 206:溝槽接點 208:多晶/閘極 210:金屬0線 212:金屬1線 214:金屬2線 218:閘極通孔 220:通孔0 222:通孔1 224:背面通孔 226:背面金屬0 300:積體電路結構 302:N型擴散區 304:P型擴散區 306:溝槽接點 308:金屬0線 310:背面通孔 312:背面金屬0 330:布局 332:金屬0線 334:金屬2線 350:布局 352:金屬0線 354:金屬2線 400:布局 402:N型擴散區 404:P型擴散區 406:溝槽接點 408:多晶/閘極 410:金屬0線 412:溝槽通孔 414:閘極通孔 416:背面通孔 418:背面金屬0 420:通孔0 422:金屬1線 500:布局 502:N型擴散區 504:P型擴散區 506:溝槽接點 508:多晶/閘極 510:金屬0線 512:溝槽通孔 514:閘極通孔 600A:布局 600B:布局 602:N型擴散區 604:P型擴散區 606:溝槽接點 608:多晶/閘極 610:金屬0線 612:金屬1線 614:溝槽通孔 616:閘極通孔 618:通孔0 620:通孔1 622:金屬2線 702:N型擴散區 704:P型擴散區 706:溝槽接點 708:多晶/閘極 710:金屬0線 712:溝槽通孔 714:閘極通孔 716:背面通孔 800:布局 802:溝槽接點 804:多晶/閘極 806:金屬0線 808:溝槽通孔 810:閘極通孔 900:布局 902:N型擴散區 904:P型擴散區 906:溝槽接點 908:多晶/閘極 910:金屬0線 912:溝槽通孔 914:閘極通孔 916:背面通孔 918:背面金屬0 920:位置 1000A:半導體結構或裝置 1000B:半導體結構或裝置 1002:基板 1004:擴散區或主動區 1004B:非平面擴散或主動區 1006:隔離區 1008A:閘極線 1008B:閘極線 1008C:閘極線 1010A:接點 1010B:接點 1012A:溝槽接點通孔 1012B:溝槽接點通孔 1014:閘極接點 1016:閘極接點通孔 1050:閘極電極 1052:閘極介電層 1054:介電蓋層 1060:金屬互連 1070:層間介電堆疊或層 1100A:半導體結構或裝置 1100B:半導體結構或裝置 1102:基板 1104:擴散區或主動區 1104B:非平面擴散或主動區 1106:隔離區 1108A:閘極線 1108B:閘極線 1108C:閘極線 1110A:溝槽接點 1110B:溝槽接點 1112A:溝槽接點通孔 1112B:溝槽接點通孔 1116:閘極接點通孔 1150:閘極電極 1152:閘極介電層 1154:介電蓋層 1160:金屬互連 1170:層間介電堆疊或層 1202:鰭部 1204:犧牲層 1204’:凹陷的犧牲層 1206:奈米線 1206’:凹陷的奈米線 1208:保護蓋 1210:閘極堆疊 1212:腔體 1214:上閘極間隔件 1216:腔體間隔件 1218:溝槽 1220:犧牲材料 1222:特徵 1224:層間介電材料 1226:永久閘極電極 1228:永久閘極介電質 1230:溝槽 1232:溝槽 1234:第一導電接點結構 1236:第二導電接點結構 1250:缺陷修飾層 1250’:圖案化之缺陷修飾層 1252:寬鬆的緩衝層 1252’:圖案化之寬鬆的緩衝層 1300:計算裝置 1302:板體 1304:處理器 1306:通訊晶片 1400:中介層 1402:第一基板 1404:第二基板 1406:球柵陣列 1408:金屬互連 1410:通孔 1412:矽穿孔 1414:嵌入式元件 1500:行動計算平台 1505:顯示螢幕 1510:晶片層級(SoC)或封裝層級的整合系統 1511:控制器 1513:電池 1515:電源管理積體電路 1520:展開圖 1525:RF(無線)積體電路 1560:板體 1577:封裝元件 1600:設備 1602:晶粒 1604:金屬化墊片 1606:封裝基板 1608:連接 1610:焊球 1612:底部填充材料
[圖1A]繪示根據本發明之一實施例，具有正面供電之互連堆疊和具有背面供電之互連堆疊的橫截面圖。
[圖1B]繪示根據本發明之一實施例，具有正面供電之標準單元和具有背面供電之標準單元的示意平面圖。
[圖2]繪示根據本發明之實施例，在頂部和底部單元邊界處具有深通孔邊界(deep via boundary，DVB)功率的標準單元架構的多種布局的示意平面圖。
[圖3A]係繪示根據本發明之實施例的標準單元之橫截面的示意圖，該標準單元在單元內部具有四線金屬0(four line metal 0，4 M0)訊號布線軌跡以及通過DVB(矽穿孔(through-silicon-via))至頂部和底部單元邊界的背面供電。
[圖3B]繪示根據本發明之實施例，M0和M2軌跡之選項的示意平面圖。
[圖4]繪示根據本發明之實施例，反相器的示意平面圖。
[圖5]繪示根據本發明之實施例，傳送閘(passgate)MUX結構的示意平面圖。
[圖6]繪示根據本發明之實施例，一種具有一金屬2的使用(1 metal 2 usage)之結構的4 M0實現之示意平面圖。
[圖7]繪示根據本發明之實施例，COAG特徵說明的示意平面圖。
[圖8]繪示根據本發明之實施例，m0停止及多晶和擴散接點(TCN)軌跡以及1.5PP最小端至端(ETE)間距的示意平面圖。
[圖9]繪示根據本發明之實施例，通過在頂部和底部單元邊界處的DVB(矽穿孔)供應電力至單元的示意平面圖。
[圖10A]繪示具有設置在閘極電極的非主動部分上方之閘極接點(gate contact)的半導體裝置的平面圖。
[圖10B]繪示具有設置在閘極電極的非主動部分上方之閘極接點的非平面半導體裝置的橫截面圖。
[圖11A]繪示根據本發明之實施例，具有設置在閘極電極的主動部分上方之閘極接點通孔(gate contact via)的半導體裝置的平面圖。
[圖11B]繪示根據本發明之實施例，具有設置在閘極電極的主動部分上方之閘極接點通孔的非平面半導體裝置的橫截面圖。
[圖12A~12J]繪示根據本發明之實施例，製造全環繞閘極積體電路結構之方法中的多個操作的橫截面圖。
[圖13]繪示根據本發明之一個實現的計算裝置。
[圖14]繪示包含本發明之一個或多個實施例的中介層。
[圖15]係根據本發明之一實施例之採用根據本文所述的一種或多種製程製造的IC或包含本文所述的一種或多種特徵的行動計算平台的等角視圖。
[圖16]繪示根據本發明之一實施例的覆晶安裝晶粒(flip-chip mounted die)的橫截面圖。
300:積體電路結構
302:N型擴散區
304:P型擴散區
306:溝槽接點
308:金屬0線
310:背面通孔
312:背面金屬0

Claims (22)

  1. 一種積體電路結構，包含： 複數閘極線，在單元邊界(cell boundary)內的複數半導體奈米線堆疊通道結構上方延伸，該等閘極線具有間距(pitch)； 複數溝槽接點，在該單元邊界內的複數源極或汲極結構上方延伸，該等溝槽接點中的個別多者與該等閘極線中的個別多者相交替； 第一訊號線、第二訊號線、第三訊號線及第四訊號線，在該單元邊界內的該等閘極線及該等溝槽接點上方，該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線具有該間距之1.5倍的最小間距；以及 背面供電線，在該等半導體奈米線堆疊通道結構及該等源極或汲極結構下方，該背面供電線耦合至該單元邊界內的該等溝槽接點其中之一。
  2. 如請求項1之積體電路結構，其中，該背面供電線藉由矽穿孔耦合至該等溝槽接點其中之該一或多者。
  3. 如請求項1或2之積體電路結構，其中，從平面圖的角度觀之，該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線其中之一在該等半導體奈米線堆疊通道結構其中之一上方耦合至該等閘極線其中之一。
  4. 如請求項1或2之積體電路結構，更包含： 在該單元邊界內之該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線上方的複數導線，該等導線具有該間距。
  5. 如請求項1或2之積體電路結構，其中，該單元邊界的端至端(end-to-end，ETE)以該等閘極線為中心。
  6. 如請求項1或2之積體電路結構，其中，該單元邊界的端至端(ETE)以該等溝槽接點為中心。
  7. 一種積體電路結構，包含： 複數閘極線，在單元邊界(cell boundary)內的複數半導體鰭狀通道結構上方延伸，該等閘極線具有間距(pitch)； 複數溝槽接點，在該單元邊界內的複數源極或汲極結構上方延伸，該等溝槽接點中的個別多者與該等閘極線中的個別多者相交替； 第一訊號線、第二訊號線、第三訊號線及第四訊號線，在該單元邊界內的該等閘極線及該等溝槽接點上方，該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線具有該間距之1.5倍的最小間距；以及 背面供電線，在該等半導體鰭狀通道結構及該等源極或汲極結構下方，該背面供電線耦合至該單元邊界內的該等溝槽接點其中之一。
  8. 如請求項7之積體電路結構，其中，該背面供電線藉由矽穿孔耦合至該等溝槽接點其中之該一或多者。
  9. 如請求項7或8之積體電路結構，其中，從平面圖的角度觀之，該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線其中之一在該等半導體鰭狀通道結構其中之一上方耦合至該等閘極線其中之一。
  10. 如請求項7或8之積體電路結構，更包含： 在該單元邊界內之該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線上方的複數導線，該等導線具有該間距。
  11. 如請求項7或8之積體電路結構，其中，該單元邊界的端至端(end-to-end，ETE)以該等閘極線為中心。
  12. 如請求項7或8之積體電路結構，其中，該單元邊界的端至端(ETE)以該等溝槽接點為中心。
  13. 一種計算裝置，包含： 一板體；以及 耦合至該板體的組件，該組件包含積體電路結構，該積體電路結構包含： 複數閘極線，在單元邊界(cell boundary)內的複數半導體奈米線堆疊通道結構上方延伸，該等閘極線具有間距(pitch)； 複數溝槽接點，在該單元邊界內的複數源極或汲極結構上方延伸，該等溝槽接點中的個別多者與該等閘極線中的個別多者相交替； 第一訊號線、第二訊號線、第三訊號線及第四訊號線，在該單元邊界內的該等閘極線及該等溝槽接點上方，該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線具有該間距之1.5倍的最小間距；以及 背面供電線，在該等半導體奈米線堆疊通道結構及該等源極或汲極結構下方，該背面供電線耦合至該單元邊界內的該等溝槽接點其中之一。
  14. 如請求項13之計算裝置，更包含： 耦合至該板體之記憶體。
  15. 如請求項13或14之計算裝置，更包含： 耦合至該板體之通訊晶片。
  16. 如請求項13或14之計算裝置，更包含： 耦合至該板體之相機。
  17. 如請求項13或14之計算裝置，其中，該組件為封裝的積體電路晶粒。
  18. 一種計算裝置，包含： 一板體；以及 耦合至該板體的組件，該組件包含積體電路結構，該積體電路結構包含： 複數閘極線，在單元邊界(cell boundary)內的複數半導體鰭狀通道結構上方延伸，該等閘極線具有間距(pitch)； 複數溝槽接點，在該單元邊界內的複數源極或汲極結構上方延伸，該等溝槽接點中的個別多者與該等閘極線中的個別多者相交替； 第一訊號線、第二訊號線、第三訊號線及第四訊號線，在該單元邊界內的該等閘極線及該等溝槽接點上方，該第一訊號線、該第二訊號線、該第三訊號線及該第四訊號線具有該間距之1.5倍的最小間距；以及 背面供電線，在該等半導體鰭狀通道結構及該等源極或汲極結構下方，該背面供電線耦合至該單元邊界內的該等溝槽接點其中之一。
  19. 如請求項18之計算裝置，更包含： 耦合至該板體之記憶體。
  20. 如請求項18或19之計算裝置，更包含： 耦合至該板體之通訊晶片。
  21. 如請求項18或19之計算裝置，更包含： 耦合至該板體之相機。
  22. 如請求項18或19之計算裝置，其中，該組件為封裝的積體電路晶粒。
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