KR20220117129A - 전면측 신호 라인들 및 후면측 전력 전달을 갖는 집적 회로 구조체 - Google Patents
전면측 신호 라인들 및 후면측 전력 전달을 갖는 집적 회로 구조체 Download PDFInfo
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Abstract
전면측 신호 라인들 및 후면측 전력 전달을 갖는 집적 회로 구조체들이 설명된다. 예에서, 집적 회로 구조체가 셀 경계 내에서의 복수의 반도체 나노와이어 스택 또는 핀 채널 구조체 위에서 연장되는 복수의 게이트 라인을 포함한다. 복수의 트렌치 콘택트가 셀 경계 내에서의 복수의 소스 또는 드레인 구조체 위에서 연장되고, 복수의 트렌치 콘택트 중 개개의 것들이 복수의 게이트 라인 중 개개의 것들과 교번한다. 셀 경계 내에서의 복수의 게이트 라인 및 복수의 트렌치 콘택트 위에 제1 신호 라인, 제2 신호 라인, 제3 신호 라인, 및 제4 신호 라인이 있다. 후면측 전력 전달 라인이 셀 경계 내에서의 복수의 트렌치 콘택트 중 하나에 결합된다.
Description
본 개시내용의 실시예들은 진보된 집적 회로 구조체 제조의 분야에 관한 것으로, 특히, 전면측 신호 라인들 및 후면측 전력 전달을 갖는 집적 회로 구조체들에 관한 것이다.
지난 수십년 동안, 집적 회로에서의 피처(feature)들의 스케일링(scaling)은 끊임없이 발전하는 반도체 산업 배후의 원동력이었다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate)상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기의 축소는 증가된 개수의 메모리 또는 로직 디바이스들을 칩에 통합할 수 있게 하여, 용량이 증가된 제품의 제조를 이끌어낸다. 그러나, 점점 더 큰 용량에 대한 추구가 문제가 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 중요해지고 있다.
종래의 그리고 현재 공지된 제조 공정에서의 변동성은 이들을 10 나노미터 노드 또는 10 나노미터 이하의 노드 범위로 추가로 확장시킬 가능성을 제한할 수 있다. 결과적으로, 장래 기술 노드를 위해 필요한 기능 컴포넌트들의 제조는 새로운 방법론의 도입 또는 현재의 제조 공정에 대한 또는 현재의 제조 공정을 대신하는 새로운 기술의 통합을 필요로 할 수 있다.
집적 회로 디바이스들의 제조에 있어서, 디바이스 치수가 계속해서 축소됨에 따라 트라이게이트 트랜지스터(tri-gate transistor)와 같은 다중 게이트 트랜지스터가 더 보편적이 되고 있다. 트라이게이트 트랜지스터들은 일반적으로 벌크 실리콘 기판들 또는 실리콘-온-인슐레이터(silicon-on-insulator) 기판들 중 어느 하나 상에 제조된다. 일부 예들에서, 벌크 실리콘 기판들은 이들의 낮은 비용과 기존의 고 수율 벌크 실리콘 기판 인프라스트럭처와의 양립성 때문에 선호된다.
그러나, 다중 게이트 트랜지스터의 스케일링은 부작용이 있었다. 마이크로전자 회로의 이들 기본 빌딩 블록들의 치수들이 감소함에 따라 그리고 주어진 영역에 제조되는 기본 빌딩 블록들의 순수 개수가 증가함에 따라, 이들 빌딩 블록들을 제조하기 위해 사용되는 반도체 공정들에 대한 제약 조건들이 압도적이게 되었다.
도 1a는 본 개시내용의 실시예에 따른, 전면측 전력 전달을 갖는 인터커넥트 스택 및 후면측 전력 전달을 갖는 인터커넥트 스택의 단면도들을 예시한다.
도 1b는 본 개시내용의 실시예에 따른, 전면측 전력 전달을 갖는 표준 셀 및 후면측 전력 전달을 갖는 표준 셀의 개략적인 평면도들을 예시한다.
도 2는 본 개시내용의 실시예에 따른, 상단 및 하단 셀 경계에서 DVB(deep via boundary) 전력을 갖는 표준 셀 아키텍처의 다양한 레이아웃의 개략 평면도를 예시한다.
도 3a는, 본 개시내용의 실시예에 따른, DVB(through-silicon-via)를 통한 상단 및 하단 셀 경계로의 후면측 전력 전달 및 셀 내부의 4 M0 신호 라우팅 트랙들을 갖는 표준 셀의 단면을 예시하는 개략도이다.
도 3b는 본 개시내용의 실시예에 따른, M0 및 M2 트랙들에 대한 옵션들의 개략적인 평면도들을 예시한다.
도 4는 본 개시내용의 실시예에 따른 인버터의 개략적인 평면도를 예시한다.
도 5는 본 개시내용의 실시예에 따른 패스게이트 MUX 구조체의 개략적인 평면도를 예시한다.
도 6은 본 개시내용의 실시예에 따른, 1 금속 2 사용을 갖는 구조체의 4 M0 구현의 개략 평면도를 예시한다.
도 7은 본 개시내용의 실시예에 따른 COAG 피처 예시의 개략적인 평면도를 예시한다.
도 8은 본 개시내용의 실시예에 따른, m0 스톱들 및 폴리 및 TCN 트랙 및 1.5PP 최소 ETE 피치의 개략적인 평면도를 예시한다.
도 9는 본 개시내용의 실시예에 따른, 상단 및 하단 셀 경계에서 DVB(through-silicon-via)를 통해 셀에 전달되는 전력의 개략 평면도를 예시한다.
도 10a는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택트를 갖는 반도체 디바이스의 평면도를 예시한다.
도 10b는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택트를 갖는 비평면 반도체 디바이스의 단면도를 예시한다.
도 11a는 본 개시내용의 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택트 비아를 갖는 반도체 디바이스의 평면도를 예시한다.
도 11b는 본 개시내용의 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택트 비아를 갖는 비평면 반도체 디바이스의 단면도를 예시한다.
도 12a 내지 도 12j는 본 개시내용의 실시예에 따른, 게이트-올-어라운드 집적 회로 구조체를 제조하는 방법에서의 다양한 동작의 단면도들을 예시한다.
도 13은 본 개시내용의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
도 14는 본 개시내용의 하나 이상의 실시예를 포함하는 인터포저를 예시한다.
도 15는 본 개시내용의 실시예에 따른, 본 명세서에 설명된 하나 이상의 프로세스에 따라 제조된 또는 본 명세서에 설명된 하나 이상의 피처를 포함하는 IC를 채택한 모바일 컴퓨팅 플랫폼의 등각투영도이다.
도 16은 본 개시내용의 실시예에 따른 플립 칩 장착 다이의 단면도를 예시한다.
도 1b는 본 개시내용의 실시예에 따른, 전면측 전력 전달을 갖는 표준 셀 및 후면측 전력 전달을 갖는 표준 셀의 개략적인 평면도들을 예시한다.
도 2는 본 개시내용의 실시예에 따른, 상단 및 하단 셀 경계에서 DVB(deep via boundary) 전력을 갖는 표준 셀 아키텍처의 다양한 레이아웃의 개략 평면도를 예시한다.
도 3a는, 본 개시내용의 실시예에 따른, DVB(through-silicon-via)를 통한 상단 및 하단 셀 경계로의 후면측 전력 전달 및 셀 내부의 4 M0 신호 라우팅 트랙들을 갖는 표준 셀의 단면을 예시하는 개략도이다.
도 3b는 본 개시내용의 실시예에 따른, M0 및 M2 트랙들에 대한 옵션들의 개략적인 평면도들을 예시한다.
도 4는 본 개시내용의 실시예에 따른 인버터의 개략적인 평면도를 예시한다.
도 5는 본 개시내용의 실시예에 따른 패스게이트 MUX 구조체의 개략적인 평면도를 예시한다.
도 6은 본 개시내용의 실시예에 따른, 1 금속 2 사용을 갖는 구조체의 4 M0 구현의 개략 평면도를 예시한다.
도 7은 본 개시내용의 실시예에 따른 COAG 피처 예시의 개략적인 평면도를 예시한다.
도 8은 본 개시내용의 실시예에 따른, m0 스톱들 및 폴리 및 TCN 트랙 및 1.5PP 최소 ETE 피치의 개략적인 평면도를 예시한다.
도 9는 본 개시내용의 실시예에 따른, 상단 및 하단 셀 경계에서 DVB(through-silicon-via)를 통해 셀에 전달되는 전력의 개략 평면도를 예시한다.
도 10a는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택트를 갖는 반도체 디바이스의 평면도를 예시한다.
도 10b는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택트를 갖는 비평면 반도체 디바이스의 단면도를 예시한다.
도 11a는 본 개시내용의 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택트 비아를 갖는 반도체 디바이스의 평면도를 예시한다.
도 11b는 본 개시내용의 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택트 비아를 갖는 비평면 반도체 디바이스의 단면도를 예시한다.
도 12a 내지 도 12j는 본 개시내용의 실시예에 따른, 게이트-올-어라운드 집적 회로 구조체를 제조하는 방법에서의 다양한 동작의 단면도들을 예시한다.
도 13은 본 개시내용의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
도 14는 본 개시내용의 하나 이상의 실시예를 포함하는 인터포저를 예시한다.
도 15는 본 개시내용의 실시예에 따른, 본 명세서에 설명된 하나 이상의 프로세스에 따라 제조된 또는 본 명세서에 설명된 하나 이상의 피처를 포함하는 IC를 채택한 모바일 컴퓨팅 플랫폼의 등각투영도이다.
도 16은 본 개시내용의 실시예에 따른 플립 칩 장착 다이의 단면도를 예시한다.
전면측 신호 라인들 및 후면측 전력 전달을 갖는 집적 회로 구조체들이 설명된다. 이하 설명에서, 본 개시내용의 실시예들의 철저한 이해를 제공하기 위해, 특정 집적 및 재료 체제(regime)들과 같은, 수많은 특정 상세 사항들이 제시된다. 본 개시내용의 실시예들이 이 특정 상세 사항들 없이 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게는 명백할 것이다. 다른 경우들에서, 집적 회로 설계 레이아웃들과 같은, 공지된 특징들은 본 개시내용의 실시예들을 불필요하게 불명료하게 하지 않기 위해서 상세히 설명되지 않는다. 더욱이, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이고 반드시 축척에 따라 그려지지는 않았다는 점을 알아야 한다.
이하 상세한 설명은 사실상 단지 예시적인 것이고 발명의 주제 또는 응용의 실시예들 및 이러한 실시예들의 사용을 제한하고자 하는 것은 아니다. 본 명세서에서 사용되는 바와 같이, "예시적인"이라는 단어는 "예, 사례, 또는 예시로서 역할하는"을 의미한다. 본 명세서에서 예시적인 것으로 설명된 임의의 구현이 반드시 다른 구현들보다 바람직하거나 유리한 것으로 해석되는 것은 아니다. 더욱이, 선행하는 기술 분야, 배경기술, 간략한 요약 또는 이하의 상세한 설명에 제시되는 임의의 표현된 또는 암시된 이론에 의해 구속되려는 의도는 전혀 없다.
본 명세서는 "일 실시예" 또는 "실시예"에 대한 참조들을 포함한다. "일 실시예에서" 또는 "실시예에서"라는 문구들의 출현은 반드시 동일한 실시예를 가리키는 것은 아니다. 특정한 특징들, 구조들, 또는 특성들은 본 개시내용과 일치하는 임의의 적절한 방식으로 조합될 수 있다.
용어. 이하의 단락들은 본 개시내용(첨부된 청구항들을 포함함)에서 발견되는 용어들에 대한 정의 또는 맥락을 제공한다.
"포함하는(Comprising)." 이 용어는 개방형이다. 첨부된 청구항들에서 사용되는 바로는, 이 용어는 부가의 구조 또는 동작들을 방해하지 않는다.
"하도록 구성되는(Configured To)." 다양한 유닛들 또는 컴포넌트들이 태스크 또는 태스크들을 수행 "하도록 구성되는(configured to)" 것으로서 설명되거나 주장될 수 있다. 이러한 맥락에서, "하도록 구성된"은 유닛들 또는 컴포넌트들이 동작 동안 그 태스크 또는 태스크들을 수행하는 구조를 포함한다는 것을 나타냄으로써 구조를 암시하기 위해 사용된다. 이와 같이, 유닛 또는 컴포넌트는 특정된 유닛 또는 컴포넌트가 현재 동작하지 않을 (예컨대, 온이 아니거나 활성이 아닐) 때에도 태스크를 수행하도록 구성되는 것으로 말해질 수 있다. 유닛 또는 회로 또는 컴포넌트가 하나 이상의 태스크를 수행 "하도록 구성되어" 있다는 언급은 그 유닛 또는 컴포넌트에 대해 35 USC §112, 여섯 번째 단락을 적용하지 않는 것으로 명시적으로 의도되어 있다.
"제1", "제2" 등. 본 명세서에서 사용되는 바로는, 이 용어들은 그 뒤에 나오는 명사들에 대한 라벨들로서 사용되며, 임의 유형의 순서부여(ordering)(예컨대, 공간적, 시간적, 논리적, 기타)를 함의하지 않는다.
"결합된(Coupled)" - 이하의 설명은 서로 "결합된" 요소들 또는 노드들 또는 피처들을 지칭한다. 본 명세서에서 사용되는 바로는, 명시적으로 달리 언급되지 않는 한, "결합된"은 하나의 요소 또는 노드 또는 피처가 또 다른 요소 또는 노드 또는 피처에, 꼭 기계적으로가 아니라, 직접적으로 또는 간접적으로 조인(join)되어 있다(또는 그와 직접적으로 또는 간접적으로 통신한다)는 것을 의미한다.
그에 부가하여, 특정 용어가 또한 이하의 설명에서 참조 목적으로만 사용될 수 있으며, 따라서 제한하는 것으로 의도되어 있지 않다. 예를 들어, "상부(upper)", "하부(lower)", "위에(above)", 및 "아래에(below)"와 같은 용어들은 참조가 이루어지는 도면들에서의 방향들을 가리킨다. "전방(front)", "후방(back)", "배면(rear)", "측면(side)", "외측(outboard)" 및 "내측(inboard)"과 같은 용어들은 논의 중인 컴포넌트를 기술하는 텍스트 및 연관된 도면들을 참조하여 분명하게 되는 일관성 있지만 임의적인 참조 프레임 내에서의 컴포넌트의 부분들의 오리엔테이션 또는 위치 또는 둘 다를 기술한다. 이러한 용어는 앞서 특정적으로 언급된 단어들, 그 파생어들, 및 유사한 의미의 단어들을 포함할 수 있다.
"억제(Inhibit)" - 본 명세서에서 사용되는 바와 같이, 억제는 효과를 감소시키거나 최소화하는 것을 설명하기 위해 사용된다. 컴포넌트 또는 피처가 액션, 모션, 또는 조건을 억제하는 것으로서 설명될 때, 그것은 결과 또는 성과 또는 미래 상태를 완전히 방지할 수 있다. 부가적으로, "억제"는 또한 그렇지 않으면 발생할 수 있는 성과, 성능, 또는 효과의 감소 또는 줄임을 지칭할 수 있다. 따라서, 컴포넌트, 요소, 또는 피처가 결과 또는 상태를 억제하는 것으로서 지칭될 때, 그것은 결과 또는 상태를 완전히 방지하거나 제거할 필요는 없다.
본 명세서에 설명된 실시예들은 FEOL(front-end-of-line) 반도체 처리 및 구조체들에 관한 것일 수 있다. FEOL은 개개의 디바이스들(예컨대, 트랜지스터들, 커패시터들, 저항기들, 기타)이 반도체 기판 또는 층에 패터닝되는 집적 회로(IC) 제조의 전반부이다. FEOL은 일반적으로 금속 인터커넥트 층들의 퇴적까지의 모든 것을 커버한다(그러나 퇴적은 포함하지 않음). 마지막 FEOL 동작 후에, 결과는 전형적으로 격리된 트랜지스터들을 갖는 웨이퍼이다(예컨대, 어떠한 와이어들도 갖지 않음).
본 명세서에 설명된 실시예들은 BEOL(back end of line) 반도체 처리 및 구조체들에 관한 것일 수 있다. BEOL은 개개의 디바이스들(예컨대, 트랜지스터들, 커패시터들, 저항기들, 기타)이 웨이퍼 상의 배선(wiring), 예컨대, 금속화 층 또는 층들에 의해 인터커넥트되는 IC 제조의 후반부이다. BEOL은 콘택트들, 절연 층들(유전체들), 금속 레벨들, 및 칩-투-패키지 간(chip-to-package) 연결들을 위한 본딩 사이트(bonding site)들을 포함한다. 제조 국면의 BEOL 부분에서, 콘택트들(패드들), 인터커넥트 와이어들, 비아들 및 유전체 구조체들이 형성된다. 현대적 IC 공정들의 경우, 10개를 넘는 금속 층이 BEOL에서 추가될 수 있다.
이하에서 설명되는 실시예들은 FEOL 처리 및 구조체들, BEOL 처리 및 구조체들, 또는 FEOL 및 BEOL 처리 및 구조체들 둘 다에 적용가능할 수 있다. 특히, 비록 예시적인 처리 스킴이 FEOL 처리 시나리오를 사용하여 예시될 수 있지만, 이러한 접근법이 또한 BEOL 처리에 적용가능할 수 있다. 마찬가지로, 비록 예시적인 처리 스킴이 BEOL 처리 시나리오를 사용하여 예시될 수 있지만, 이러한 접근법이 또한 FEOL 처리에 적용가능할 수 있다.
하나 이상의 실시예는 바운더리 디프 비아(boundary deep via) 표준 셀 아키텍처들에 관한 것이다. 하나 이상의 실시예는 후면측 전력 전달을 갖는 4 라인 금속 0(4 M0) 트랙 아키텍처에 관한 것이다. 하나 이상의 실시예는 더 짧은 셀 높이들을 가능하게 하고, 최소 면적을 달성하며, 공정 스케일링을 지원하도록 구현될 수 있다.
본 개시내용의 실시예에 따르면, FinFET 및 게이트-올-어라운드(Gate-All-Around) 트랜지스터들 둘 다에 적용가능한 최소 면적 설계를 지원하는 4개의 신호 라우팅 M0 트랙을 갖는 아키텍처가 설명된다. 이전 기술 노드들에서의 라이브러리들은 표준 셀 면적을 최소 면적 설계로 감소시키기 위해 임의의 주어진 셀 높이 내에서 5개 이상의 신호 라우팅 M0 트랙을 사용한다. 본 명세서에 설명된 아키텍처는 M0/M1/M2 피치들을 느슨하게 유지하면서 노드 레벨 전력/성능/면적 스케일링을 허용한다.
정황을 제공하기 위해, 수평 신호 라우팅 트랙들이 최소 표준 셀 면적을 달성하기 위한 가장 중요한 인자들일 수 있다. 따라서, 최소 면적을 달성하기 위한 설계 관점에서 임의의 주어진 표준 셀 높이 내에 더 많은 수평(metal0, M0) 트랙들을 갖는 것이 바람직할 수 있다. 이는 임의의 주어진 셀 높이에 대해 더 타이트한 M0 피치를 요구할 수 있고, 이는 공정 비용, 위험 및 잠재적으로 제품 출시 시간을 증가시킨다. 따라서, 공정 개발 관점에서, 더 적은 수평 라우팅 트랙들, 따라서 더 느슨한 M0 피치를 갖는 아키텍처들이 바람직할 수 있다. 또한, 더 느슨한 금속 피치는 공정이 인터커넥트 저항과 커패시턴스를 더 잘 절충할 수 있게 하여, 더 양호한 성능 및/또는 전력 감소를 낳는다.
정황을 제공하기 위해, 1세대 EUV 기술 사용은 금속 패터닝에 대한 보수적인 접근법을 요구한다. 피치 이등분 또는 리소-에칭-리소-에칭(Litho-Etch-Litho-Etch) 접근법들을 요구하는 금속 피치들을 정의하기보다는, 직접 인쇄 접근방식이 더 안전하고 비용 절감적인 것으로 간주되어 왔다. 초기의 기술 노드들은 고정된 폭 및 공간을 갖는 타이트한 M0 피치를 실행한다. M0 피치는 나중의 기술 노드 고밀도 및 고성능 라이브러리들에서 완화되었다. 실시예에서, 역방향 스케일링 금속 피치에서 면적 스케일링을 달성하기 위해서, 금속 0 아키텍처는 5개 이상의 신호 트랙으로부터 최소 피치를 넘는 금속 폭 및 공간 유연성을 갖는 4개의 신호 트랙으로 갱신된다.
초기의 공정 과정들과 비교하여, 셀 레벨에서 금속 트랙 카운트를 감소시키면서 높은 라우팅 효율을 가능하게 해줄 수 있는 3개의 항목은 (1) M0 정지점 유연성(예컨대, 금속 에지가 폴리/게이트 또는 트렌치 콘택트/tcn에서 정지될 수 있음), (2) 1.5xPoly 피치로 감소된 M0 최소 길이 - M0 ETE, 및/또는 (3) 셀 설계 상의 Power/GND 네트워크에 대해 예비된 제공들을 제거하기 위해 웨이퍼 또는 기판 후면측으로부터 전력을 전달하는 바운더리 디프 비아를 포함할 수 있다. 상기 3개의 항목은 더 높은 트랙 카운트를 갖는 초기의 아키텍처들과 비교하여 동일하거나 더 나은 셀 라우팅 능력을 가능하게 할 수 있다.
정황을 제공하기 위해, COAG(contact-over-active-gate) 피처가 셀 레벨에서 비교할만한 경쟁자 4 트랙 라이브러리 아키텍처들보다 더 높은 라우팅 효율을 가능하게 하도록 구현될 수 있다. 패스게이트들과 같은 복잡한 회로의 낮은 라우팅 효율을 갖는 이전의 4 트랙 라이브러리들. 이 결점은 비교할만한 순차적 셀 패밀리들에 대한 보다 큰 트랙 카운트 요구사항으로 이어졌다. 더 높은 라우팅 효율이 게이트 연결이 확산으로부터 떨어진 2개의 중심 금속 트랙에 제한되지 않는 COAG 피처로 달성될 수 있다. 대신에, 모든 신호 트랙이 더 간단한 금속 0/금속 1 요건들을 가지며 확산에 대한 근접성에 독립적인 게이트 연결을 위해 사용될 수 있다. 또한, COAG 피처는 TCN(diffusion contact)이 게이트 비아 옆에 있을 때 커팅될 것을 요구하지 않는다. 그러므로, COAG는 완화된 metal0 및 metal1 피치, 또는 다시 말해서, 동일하거나 우수한 라우팅 효율을 달성하기 위한 더 낮은 트랙 카운트를 허용한다.
전통적으로, 전력은 전면측 인터커넥트로부터 전달된다. 표준 셀 레벨에서, 전력은 트랜지스터들 바로 위에서 또는 상단 및 하단 셀 경계로부터 전달될 수 있다. 상단 및 하단 셀 경계로부터 전달되는 전력은 약간 더 높은 전력 네트워크 저항으로 상대적으로 더 짧은 표준 셀 높이를 가능하게 한다. 그러나, 전면측 전력 네트워크는 신호 라우팅과 인터커넥트 스택을 공유하고 신호 라우팅 트랙들을 감소시킨다. 또한, 고성능 설계를 위해, 상단 및 하단 셀 경계 전력 금속 와이어들은 전력 네트워크 저항을 감소시키고 성능을 개선하기 위해서 충분히 넓어야만 한다. 이는 보통은 셀 높이 증가를 초래한다. 본 개시내용의 하나 이상의 실시예에 따르면, 웨이퍼 또는 기판 후면측으로부터 전력을 전달하는 것이 면적 및 성능 문제들을 해결하기 위해 구현될 수 있다. 셀 레벨에서, 상단 및 하단 셀 경계에서의 보다 넓은 금속 0 전력이 더 이상 필요하지 않을 수 있고, 따라서 셀 높이가 감소될 수 있다. 추가로, 전력 네트워크 저항이 상당히 감소되어 성능 개선이라는 결과를 낳을 수 있다. 블록 및 칩 레벨에서, 전면측 신호 라우팅 트랙들은 제거된 전력 라우팅으로 인해 증가되고, 전력 네트워크 저항은 매우 넓은 와이어들, 큰 비아들 및 감소된 인터커넥트 층들로 인해 상당히 감소된다.
초기의 기술에서, 범프로부터 트랜지스터로의 전력 전달 네트워크는 상당한 블록 자원들을 요구하였다. 금속 스택에 대한 이러한 자원 사용은 블록 레벨에서 레이아웃 버저닝(layout versioning) 또는 셀 배치 제한들을 갖는 표준 셀 아키텍처들로서 일부 공정 노드들에서 분명히 나타났다. 실시예에서, 전면측 금속 스택으로부터 전력 전달 네트워크를 제거하는 것은 전력 전달 복잡성 및 배치 관련 지연 타이밍 변동 없이 블록에서의 자유 슬라이딩 셀 배치를 허용한다.
비교로서, 도 1a는 본 개시내용의 실시예에 따른, 전면측 전력 전달을 갖는 인터커넥트 스택 및 후면측 전력 전달을 갖는 인터커넥트 스택의 단면도들을 예시한다.
도 1a를 참조하면, 전면측 전력 전달을 갖는 인터커넥트 스택(100)은 트랜지스터(102) 및 신호 및 전력 전달 금속화부(104)를 포함한다. 트랜지스터(102)는 벌크 기판(106), 반도체 핀들(108), 단자(110), 및 디바이스 콘택트(112)를 포함한다. 신호 및 전력 전달 금속화부(104)는 전도성 비아들(114), 전도성 라인들(116), 및 금속 범프(118)를 포함한다.
다시 도 1a를 참조하면, 후면측 전력 전달을 갖는 인터커넥트 스택(150)이 트랜지스터(152), 전면측 신호 금속화부(154A), 및 전력 전달 금속화부(154B)를 포함한다. 트랜지스터(152)는 반도체 나노와이어들 또는 나노리본들(158), 단자(160), 및 디바이스 콘택트(162), 및 바운더리 디프 비아(163)를 포함한다. 전면측 신호 금속화부(154A)는 전도성 비아들(164A) 및 전도성 라인들(166A)을 포함한다. 전력 전달 금속화부(154B)는 전도성 비아들(164B), 전도성 라인들(166B), 및 금속 범프(168)를 포함한다.
비교로서, 도 1b는 본 개시내용의 실시예에 따른, (예를 들어, 인터커넥트 스택(150)과 같은 인터커넥트 스택에 기초하는) 후면측 전력 전달을 갖는 표준 셀(192)의 개략적인 평면도(190) 및 (예를 들어, 인터커넥트 스택(100)과 같은 인터커넥트 스택에 기초하는) 전면측 전력 전달을 갖는 표준 셀(182)의 개략적인 평면도(180)를 예시한다.
본 개시내용의 실시예에 따르면, 4 M0 신호 라우팅 트랙 아키텍처가 후면측으로부터 전달되는 상단 및 하단 셀 경계 전원과 조합된다. 예로서, 도 2는 본 개시내용의 실시예에 따른, 상단 및 하단 셀 경계에서 DVB(deep via boundary) 전력을 갖는 표준 셀 아키텍처의 다양한 레이아웃의 개략적인 평면도들을 예시한다.
도 2를 참조하면, 게이트 레벨 레이아웃(200A)은 N 확산부(202), P 확산부(204), 트렌치 콘택트(206), 폴리/게이트(208), 게이트 비아(218), 후면측 비아(224)(DVB(deep via boundary), 또는 TSV(through-silicon via)), 및 후면측 금속 0(226)을 포함한다. 금속 1 레이아웃(200B)은 금속 0 라인들(210), 금속 1 라인들(212), 및 비아 0(220)을 포함한다. 금속 2 레이아웃(200C)은 금속 1 라인들(212), 금속 2 라인들(214), 및 비아 1(222)을 포함한다.
다시 도 2를 참조하면, 실시예에서, 아키텍처 및 대응하는 설계 규칙들은 임의의 주어진 셀 높이 및 트랜지스터 게이트 피치 하에서 매우 낮은 전력 네트워크 저항을 갖는 최소 표준 셀 면적 설계를 가능하게 한다. 이는 최소 면적, 더 낮은 전력 및 더 높은 성능의 표준 셀 라이브러리들이라는 결과를 낳을 수 있다. 또한, 전력 전달 네트워크가 전면측 인터커넥트 스택으로부터 제거되어, 더 많은 신호 라우팅 트랙들이라는 결과를 낳고 따라서 동일한 표준 셀 면적에서도 블록/칩 면적 감소라는 결과를 낳는다. 특정 실시예에서, 표준 셀 아키텍처는 1.5*게이트 피치 등가 m0 플러그 최소 피치에서 폴리 에지 및 TCN 에지에서 정지하는 능력을 갖는 4개의 수평 m0 신호 라우팅 트랙을 특징으로 한다. 전력이 웨이퍼 후면측으로부터 전달되어, 전면측 금속 스택으로부터의 셀 레벨에서의 전력 네트워크 전달 자원들에 대한 필요성을 제거한다. 1:1의 게이트 대 금속 1 비율이 2* M0 피치들의 최소 길이 - M1 ETE와 함께 사용된다. 본 명세서에 설명된 것과 같은 표준 셀을 구현하는 것의 이점들은 최소 셀 면적, 더 높은 성능, 저전력 및 사용 용이한 라이브러리, 칩 설계를 위한 개선된 핀 히트-포인트(hit-point)들 및 더 많은 라우팅 자원, 낮은 공정 비용과 위험, 및 더 간단한 공정 흐름 및 더 빠른 시장 출시 시간 중 하나 이상을 포함한다.
도 3a는, 본 개시내용의 실시예에 따른, DVB(through-silicon-via)를 통한 상단 및 하단 셀 경계로의 후면측 전력 전달 및 셀 내부의 4개의 M0 신호 라우팅 트랙을 갖는 표준 셀의 단면을 예시하는 개략도이다.
도 3a를 참조하면, 집적 회로 구조체(300)는 N 확산부(302), P 확산부(304), 트렌치 콘택트들(306), 금속 0 라인들(308), 후면측 비아(310)(DVB(deep via boundary) 또는 TSV(through-silicon via)), 및 후면측 금속 0(312)을 포함한다. 집적 회로 구조체(300)는 ETE가 폴리 또는 TCN 트랙 상에 중심을 두고 최소 피치가 1.5PP(poly pitch)인 셀 높이 내에서의 4개의 신호 금속 0 라우팅 트랙, DVB(through-silicon-via)에 의해 후면측으로부터 상단 및 하단 셀 경계로 전달되는 전력, 게이트 피치 금속 1(게이트 피치를 갖는 금속 1), 임의의 신호 금속 0 트랙으로부터 이루어진 게이트 연결을 허용하는 COAG 피처, 및 폴리 트랙 상에 중심을 둔 좌측 및 우측 셀 경계를 포함한다.
다시 도 3a를 참조하면, 집적 회로 구조체는 셀 경계 내의 복수의 반도체 나노와이어 스택 채널 구조체 또는 반도체 핀 채널 구조체 위에서 연장되는 복수의 게이트 라인을 포함하고, 복수의 게이트 라인은 피치를 갖는다. 복수의 트렌치 콘택트가 셀 경계 내에서의 복수의 소스 또는 드레인 구조체 위에서 연장되고, 복수의 트렌치 콘택트의 개개의 것들이 복수의 게이트 라인의 개개의 것들과 교번한다. 셀 경계 내에서의 복수의 게이트 라인 및 복수의 트렌치 콘택트 위에 제1 신호 라인, 제2 신호 라인, 제3 신호 라인, 및 제4 신호 라인이 있고, 제1, 제2, 제3 및 제4 신호 라인들은 피치의 1.5배의 최소 피치를 갖는다.
일 실시예에서, 후면측 전력 전달 라인은 복수의 반도체 나노와이어 스택 채널 구조체 또는 반도체 핀 채널 구조체 및 복수의 소스 또는 드레인 구조체 아래에 있고, 후면측 전력 전달 라인은 셀 경계 내에서의 복수의 트렌치 콘택트 중 하나에 결합된다. 그러한 특정 실시예에서, 후면측 전력 전달 라인은 TSV(through-silicon via)에 의해 복수의 트렌치 콘택트 중 하나 이상에 결합된다.
일 실시예에서, 제1, 제2, 제3 및 제4 신호 라인들 중 하나는 평면도 관점에서 복수의 반도체 나노와이어 스택 채널 구조체 또는 반도체 핀 채널 구조체 중 하나 위의 복수의 게이트 라인 중 하나에 결합된다. 일 실시예에서, 집적 회로 구조체는 셀 경계 내에서의 제1, 제2, 제3 및 제4 신호 라인들 위의 복수의 전도성 라인을 추가로 포함한다. 그러한 하나의 실시예에서, 복수의 전도성 라인은 피치를 갖는다.
일 실시예에서, 셀 경계의 ETE(end-to-end)는 복수의 게이트 라인에 중심을 둔다. 또 다른 실시예에서, 셀 경계의 ETE(end-to-end)는 복수의 트렌치 콘택트에 중심을 둔다.
도 3b는 본 개시내용의 실시예에 따른, M0 및 M2 트랙들에 대한 옵션들의 개략적인 평면도들을 예시한다. 도 3b를 참조하면, 레이아웃(330)은 금속 0 라인들(332) 및 금속 2 라인들(334)을 포함한다. 금속 0 라인들(332)은 규칙적인 폭 및 가변 공간을 갖는다. 금속 2 라인들(334)은 규칙적인 폭 및 규칙적인 공간을 갖는다. 레이아웃(350)은 금속 0 라인들(352) 및 금속 2 라인들(354)을 포함한다. 금속 0 라인들(342)은 규칙적인 폭 및 규칙적인 공간을 갖는다. 금속 2 라인들(354)은 규칙적인 폭 및 규칙적인 공간을 갖는다.
실시예에서, 표준 셀에서의 바운더리 디프 비아는 하기 특징들 중 하나 이상에 의해 검출될 수 있다: (1) IP 블록에서, 프론트 엔드 범프로부터 전달되는 어떤 전력/접지 전달 네트워크도 없을 것이다. 대신에, 표준 셀들에 대한 전력은 웨이퍼 후면측 금속 네트워크에 연결되는 상단 및 하단 셀 경계 상의 비아를 통해 분배된다. 이는 확산 콘택트(TCN)를 연장시켜 경계 비아에 터치하게 함으로써 달성된다; (2) 통상적으로, 전력/접지 네트워크는 초기의 아키텍처들에서 상단/하단 셀 경계 m0 및 m2 트랙들 상에서 관찰될 수 있다. 다른 한편, 셀 경계 상의 m0/m2는 신호 차폐 목적 이외에, 대부분의 셀에 대해 전력/접지 네트(net)를 운반하지 않을 것이다. 종종, 이것이 사용되는 경우, 블록 레벨 신호 라우팅을 위한 것일 것이다; (3) 디프 바운더리 비아(Deep Boundary Via)가 양쪽 상이한 공정에서 이용될 수 있고 이용될 것이다. 하나의 그러한 공정이 FinFET 디바이스들에 기초할 수 있는 한편, 또 다른 공정은 게이트 올 어라운드(Gate All Around)(예를 들어, 나노와이어 또는 나노리본) 디바이스들에 기초할 수 있다; (4) 아키텍처들은, 주로 블록 레벨 라우팅을 위해 의도된 셀 경계에 정렬된 m0 트랙 및 셀 내부에 있고 신호 라우팅을 위해 사용되도록 의도된 4개의 M0 트랙이 있는 M0 패턴을 사용한다. 플러그 중심들을 폴리 및 TCN 트랙들 둘 다에 정렬하는 능력을 갖는 (1.5*폴리 피치) - (Metal0 단부 대 단부)만큼 짧은 길이의 - 비아들을 갖는 - 활성 metal0은 아키텍처의 특징이다. 이 특징은 단일 셀 높이 내에 포함된 4개의 M0 신호 트랙만을 사용하여 2 폴리 피치 정도로 작은 단일 높이 셀들에서 패스게이트 구조체들과 같은 복잡한 구조체들을 라우팅하는 능력을 이러한 아키텍처들에게 허용한다. 그러나, 이러한 아키텍처는 셀 내의 4개의 M0 신호 트랙에만 그리고 상단/하단 셀 경계에 중심을 둔 M0 트랙에 제한되지 않는다. 5개 이상의 M0 신호 트랙이 단일 높이에 포함될 수 있도록 셀들이 더 높도록 설계될 수 있거나 또는 백엔드 스택이 타이트하게 될 수 있다; (5) 아키텍처들은 금속 1과 게이트(폴리) 피치 사이에 1:1 기어비(gear ratio)를 갖는다. 비아들을 갖는 활성 Metal1 길이는 (2*M0 피치들) - (M1 단부 대 단부)만큼 짧을 수 있다. 이 특징은 금속 1과 게이트(폴리) 피치 사이의 1:1 기어비를 이용하면서 블록 레벨에서 높은 라우팅가능성을 허용한다. 다른 한편, 주어진 개수의 폴리 트랙에 대해 더 많은 개수의 M1 트랙을 생성하는, Metal1과 게이트(폴리) 피치 사이의 3:2 기어비는 초기의 기술에서 흔히 보이는 것이다. 아키텍처는 1:1 기어비로만 제한되지 않는다. 이것은 3:2 기어비 또는 더 높은 기어비와 양립될 수 있다.
실시예에서, 표준 셀 아키텍처는 상단 및 하단 셀 경계 전력 TSV가 TCN 및 후면측 금속에 연결되면서 폴리 또는 TCN 트랙들에서 정지할 수 있는 4개의 신호 금속 0 라우팅 트랙을 특징으로 한다. 상단 및 하단 셀 경계 상의 여분의 M0 트랙들은 표준 셀 설계에 의해 이용되지 않고, 블록 및 칩 레벨 설계에서 라우팅 트랙들로서 이용될 수 있다. 실시예에서, 아키텍처는 신호 라우팅을 위해 셀 높이 내에서의 폴리 및 TCN에서 정지하는 능력을 갖는 4개의 금속 0 트랙을 갖는다. 상단 및 하단 셀 경계 DVB들은 전력을 전달하기 위해 TCN 및 BM0에 연결된다. 좌측 및 우측 셀 경계는 폴리 트랙 상에 중심을 둔다. 게이트 피치는 금속 1 피치로서 사용된다. COAG 특징은 임의의 신호 금속 0 트랙으로부터 이루어진 게이트 연결을 허용한다.
도 4는 본 개시내용의 실시예에 따른 인버터의 개략적인 평면도를 예시한다. 도 4를 참조하면, 레이아웃(400)은 N 확산부(402), P 확산부(404), 트렌치 콘택트(406), 폴리/게이트(408), 금속 0 라인들(410), 트렌치 비아(412), 게이트 비아(414), 후면측 비아(416)(DVB(deep via boundary) 또는 TSV(through-silicon via)), 후면측 금속 0(418), 비아 0(420), 및 금속 1 라인들(422)을 포함한다. 일 실시예에서, DVB는 상단 및 하단 셀 경계에 정렬된 큰 TSV이다. TCN이 DVB와 중첩될 때, 이들은 연결된다. 신호 TCN 및 폴리는 DVB로부터 이격된다. 넓은 후면측 BM0 층 방향은 DVB 상에 랜딩하여 전력 전달을 제공한다. 기본 디바이스는 핀 또는 리본에 기초할 수 있다.
실시예에서, 상단 및 하단 셀 경계에서의 금속 0은 셀 설계에 의해 사용되지 않고 라우팅 층으로서 블록 레벨 설계에 의해 사용될 수 있다. 그러나, 이중 및 다중 셀 높이에서, 다중 단일 셀 높이 위치에서의 금속 0은 그들이 상단 및 하단 셀 경계에 있지 않은 경우 셀 레벨 설계에 의해 사용될 수 있다. 신호 라우팅을 위한 4개의 금속 0만을 이용하면, 4개보다 많은 수평 라우팅 트랙을 요구하는 셀들을 설계하는 것은 매우 도전적 과제일 수 있다. 이전 세대에서의 라이브러리들은 7개까지의 금속 0 트랙을 지원하였다. 다음의 섹션은 4개를 초과하는 금속 0 트랙을 요구하는 셀들, 가장 흔하게는 패스게이트 MUX 구조체들을 설계하는 방법을 설명한다. 일반적으로, 금속 2 트랙들이 사용되어야 한다. 그러나, 이러한 구조체들을 갖는 셀들은 일반적으로 낮은 핀 밀도의 셀들이다. 몇몇 금속 2 사용은 일반적으로 많은 라우팅된 블록에 의해 보여진 블록 레벨 라우팅에 영향을 미치지 않는다.
도 5는 본 개시내용의 실시예에 따른 패스게이트 MUX 구조체의 개략적인 평면도를 예시한다. 도 5를 참조하면, 레이아웃(500)은 N 확산부(502), P 확산부(504), 트렌치 콘택트(506), 폴리/게이트(508), 금속 0 라인들(510), 트렌치 비아(512), 및 게이트 비아(514)를 포함한다. M0은 폴리 및 TCN 트랙들 둘 다에서 정지할 수 있다. 이는 동일한 금속 0 트랙이 요구된 게이트 및 확산 콘택트들에 공유 랜딩하는 것을 허용한다.
도 6은 본 개시내용의 실시예에 따른, XOR 구조체와 같은, 1 금속 2 사용을 갖는 구조체의 4 M0 구현의 개략적인 평면도를 예시한다. 도 6을 참조하면, 레이아웃들(600A 및 600B)은 집합적으로 N 확산부(602), P 확산부(604), 트렌치 콘택트(606), 폴리/게이트(608), 금속 0 라인들(610), 금속 1 라인들(612), 트렌치 비아(614), 게이트 비아(616), 비아 0(618), 비아 1(620), 및 금속 2 라인들(622)을 포함한다. 양방향 금속 1의 지원(직접 인쇄 EUV에 의해 지원되는 완화된 피치 금속 1의 이익)에 의해, 구조체는 1 금속 2 사용을 갖도록 설계된다. 그러나, 이 해결책은 그 자신의 설계 규칙 요건들의 세트를 가졌다. 이들 중 대부분은 어떠한 영향도 없이 달성가능하고, 후면측 전력 전달을 제외하고 이전 세대들에서 지원된다.
실시예에서, 최소 셀 면적을 달성하기 위해, 게이트 콘택트들이 모든 4개의 신호 금속 트랙 아래에 배치된다. 이는 금속 트랙들을 스위칭할 필요 없이 게이트 연결로의 직접 확산을 허용한다. 요구되는 공정 특징은 COAG(Contact Over Active Gate)이다. 도 7은 본 개시내용의 실시예에 따른 COAG 피처 예시의 개략적인 평면도를 예시한다. 도 7을 참조하면, 레이아웃은 N 확산부(702), P 확산부(704), 트렌치 콘택트(706), 폴리/게이트(708), 금속 0 라인들(710), 트렌치 비아(712), 게이트 비아(714), 및 후면측 비아(716)(DVB(deep via boundary), 또는 TSV(through-silicon via))를 포함한다.
실시예에서, 4 M0 트랙 아키텍처 아래의 콤팩트한 패스게이트 MUX 구조체 아래에 게이트 및 확산 콘택트들을 배치하기 위해, 금속 0 트랙들이 도 5와 연관되어 전술한 바와 같이 공유된다. 이는 금속 0이 폴리 또는 TCN 트랙들에서 중단될 것을 요구할 수 있다. 도 8은 본 개시내용의 실시예에 따른, m0 스톱들 및 폴리 및 TCN 트랙 및 1.5PP 최소 ETE 피치의 개략적인 평면도를 예시한다. 도 8을 참조하면, 레이아웃(800)은 트렌치 콘택트(802), 폴리/게이트(804), 금속 0 라인들(806), 트렌치 비아(808), 및 게이트 비아(810)를 포함한다.
다시 도 8을 참조하면, 실시예에서, 최소 셀 면적을 달성하기 위해 그리고 동시에 기생 성분을 감소시켜 성능을 개선하고 전력을 감소시키기 위해, 더 짧은 금속 0이 바람직하다. 이전 세대들은 최소 2PP M0 ETE 피치를 지원하고, 1PP 피치는 더미/충전 metal0들 상에서만 지원되었다. 일 실시예에서, 본 명세서에 설명된 아키텍처는 1.5PP 최소 금속 ETE 피치를 요구한다.
실시예에서, 4개의 금속 0 트랙이 신호 라우팅을 위해 전용된다. 전력은 전면측 또는 후면측 인터커넥트 스택으로부터 추가적인 금속 0 트랙들에 의해 전달된다. 후면측 전력 전달은 셀 높이 감소에 더하여 고성능 설계들에 대해 블록 레벨에서 상당한 면적 및 성능 이익들을 제공한다. DVB는 상단 및 하단 셀 경계에 위치하고 또한 표준 셀에 전력을 전달하기 위해 TCN 및 BM0에 연결되는 TSV(through silicon via) 층이다. 도 9는 본 개시내용의 실시예에 따른, 상단 및 하단 셀 경계에서 DVB(through-silicon-via)를 통해 셀에 전달되는 전력의 개략 평면도를 예시한다. 도 9를 참조하면, 레이아웃(900)은 N 확산부(902), P 확산부(904), 트렌치 콘택트(906), 폴리/게이트(908), 금속 0 라인들(910), 트렌치 비아(912), 게이트 비아(914), 후면측 비아(916)(DVB(deep via boundary) 또는 TSV(through-silicon via), 및 후면측 금속 0(918)을 포함한다. 후면측 비아(916)는, 예컨대, 위치(920)에서, 트렌치 콘택트(906) 및 후면측 금속 0(918)에 연결된다.
실시예에서, 상기 설계 규칙 지원에 의해, 일반적으로 고성능 및 고밀도 라이브러리들에서의 모든 표준 셀은 최소 금속 2 사용을 갖는 이론적 최소 폴리 피치들로 설계될 수 있다.
또 다른 양태에서, COAG(contact over active gate) 구조체들 및 공정들이 설명된다. 본 개시내용의 하나 이상의 실시예는 반도체 구조체들 또는 디바이스들의 게이트 전극들의 활성 부분들 위에 배치된 (예를 들어, 게이트 콘택트 비아들로서의) 하나 이상의 게이트 콘택트 구조체를 갖는 반도체 구조체들 또는 디바이스들에 관한 것이다. 본 개시내용의 하나 이상의 실시예는 반도체 구조체들 또는 디바이스들의 게이트 전극들의 활성 부분들 위에 형성된 하나 이상의 게이트 콘택트 구조체를 갖는 반도체 구조체들 또는 디바이스들을 제조하는 방법들에 관한 것이다. 본 명세서에 설명된 접근법들은 활성 게이트 영역들 위에서 게이트 콘택트 형성을 가능하게 함으로써 표준 셀 면적을 감소시키는 데 사용될 수 있다. 하나 이상의 실시예에 따르면, 테이퍼링된 게이트 및 트렌치 콘택트들은 COAG 제조를 가능하게 하도록 구현된다. 실시예들은 타이트 피치(tight pitch)들에서의 패터닝을 가능하게 하도록 구현될 수 있다.
COAG 처리 스킴의 중요성에 대한 추가의 배경을 제공하기 위해, 공간 및 레이아웃 제약조건들이 현 세대의 공간 및 레이아웃 제약조건들과 비교하여 얼마간 완화되는 기술에서, 격리 영역 위에 배치된 게이트 전극의 일부분에 접촉함으로써 게이트 구조체에 대한 콘택트가 제조될 수 있다. 예로서, 도 10a는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택트를 갖는 반도체 디바이스의 평면도를 예시한다.
도 10a를 참조하면, 반도체 구조체 또는 디바이스(1000A)는 기판(1002)에, 그리고 격리 영역(1006) 내에 배치되는 확산 또는 활성 영역(1004)을 포함한다. 게이트 라인들(1008A, 1008B 및 1008C)과 같은 하나 이상의 게이트 라인(폴리 라인들로도 알려짐)은 확산 또는 활성 영역(1004) 위에 뿐만 아니라 격리 영역(1006)의 일부분 위에 배치된다. 콘택트들(1010A 및 1010B)과 같은 소스 또는 드레인 콘택트들(트렌치 콘택트들로도 알려짐)은 반도체 구조체 또는 디바이스(1000A)의 소스 및 드레인 영역들 위에 배치된다. 트렌치 콘택트 비아들(1012A 및 1012B)은 제각기 트렌치 콘택트들(1010A 및 1010B)에 접촉을 제공한다. 별도의 게이트 콘택트(1014) 및 위에 놓인 게이트 콘택트 비아(1016)는 게이트 라인(1008B)에 대한 접촉을 제공한다. 소스 또는 드레인 트렌치 콘택트들(1010A 또는 1010B)과는 대조적으로, 게이트 콘택트(1014)는 평면도 관점에서 격리 영역(1006) 위에 배치되지만, 확산 또는 활성 영역(1004) 위에는 배치되지 않는다. 또한, 게이트 콘택트(1014)도 게이트 콘택트 비아(1016)도 소스 또는 드레인 트렌치 콘택트들(1010A 및 1010B) 사이에 배치되지 않는다.
도 10b는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택트를 갖는 비평면 반도체 디바이스의 단면도를 예시한다. 도 10b를 참조하면, 반도체 구조체 또는 디바이스(1000B), 예를 들어, 도 10a의 디바이스(1000A)의 비평면 버전은 기판(1002)으로부터 형성되고 격리 영역(1006) 내에 있는 비평면 확산 또는 활성 영역(1004B)(예를 들어, 핀 구조체)을 포함한다. 게이트 라인(1008B)은 비평면 확산 또는 활성 영역(1004B) 위뿐만 아니라 격리 영역(1006)의 일부분 위에 배치된다. 도시된 바와 같이, 게이트 라인(1008B)은 유전체 캡 층(1054)과 함께, 게이트 전극(1050) 및 게이트 유전체 층(1052)을 포함한다. 게이트 콘택트(1014), 및 위에 놓인 게이트 콘택트 비아(1016)는 또한, 위에 놓인 금속 인터커넥트(1060)와 함께, 이 관점에서 보이며, 이들 둘 다는 층간 유전체 스택들 또는 층들(1070)에 배치된다. 또한 도 10b의 관점에서 볼 때, 게이트 콘택트(1014)는 격리 영역(1006) 위에 배치되지만, 비평면 확산 또는 활성 영역(1004B) 위에는 배치되지 않는다.
다시 도 10a 및 도 10b를 참조하면, 반도체 구조체 또는 디바이스(1000A 및 1000B)의 배열은 제각기 격리 영역들 위에 게이트 콘택트를 배치한다. 이러한 배열은 레이아웃 공간을 낭비한다. 그러나, 활성 영역들 위에 게이트 콘택트를 배치하는 것은 매우 엄격한 위치맞춤 버짓(registration budget)을 요구할 것이거나 또는 게이트 치수들이 게이트 콘택트를 랜딩하기에 충분한 공간을 제공하기 위해 증가해야 할 것이다. 더욱이, 역사적으로, 다른 게이트 재료(예를 들어, 폴리실리콘)를 통해 드릴링하고 아래에 놓인 활성 영역과 접촉할 위험 때문에 확산 영역들 위의 게이트에 대한 접촉이 회피되었다. 본 명세서에 설명된 하나 이상의 실시예는 확산 또는 활성 영역 위에 형성된 게이트 전극의 부분들과 접촉하는 콘택트 구조체들을 제조하는 것에 대한 실현가능한 접근법들 및 결과적인 구조체들을 제공함으로써 상기 문제들을 해결한다.
예로서, 도 11a는 본 개시내용의 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택트 비아를 갖는 반도체 디바이스의 평면도를 예시한다. 도 11a를 참조하면, 반도체 구조체 또는 디바이스(1100A)는 기판(1102)에 그리고 격리 영역(1106) 내에 배치된 확산 또는 활성 영역(1104)을 포함한다. 게이트 라인들(1108A, 1108B 및 1108C)과 같은 하나 이상의 게이트 라인이 확산 또는 활성 영역(1104) 위뿐만 아니라 격리 영역(1106)의 일부분 위에 배치된다. 트렌치 콘택트들(1110A 및 1110B)과 같은 소스 또는 드레인 트렌치 콘택트들이 반도체 구조체 또는 디바이스(1100A)의 소스 및 드레인 영역들 위에 배치된다. 트렌치 콘택트 비아들(1112A 및 1112B)은 제각기 트렌치 콘택트들(1110A 및 1110B)에 접촉을 제공한다. 개재하는 별도의 게이트 콘택트 층 없이, 게이트 콘택트 비아(1116)가 게이트 라인(1108B)에 접촉을 제공한다. 도 10a와는 대조적으로, 게이트 콘택트(1116)는, 평면도 관점에서, 확산 또는 활성 영역(1104) 위에 그리고 소스 또는 드레인 콘택트들(1110A 및 1110B) 사이에 배치된다.
도 11b는 본 개시내용의 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택트 비아를 갖는 비평면 반도체 디바이스의 단면도를 예시한다. 도 11b를 참조하면, 반도체 구조체 또는 디바이스(1100B), 예를 들어, 도 11a의 디바이스(1100A)의 비평면 버전은 기판(1102)으로부터 형성되고 격리 영역(1106) 내에 있는 비평면 확산 또는 활성 영역(1104B)(예를 들어, 핀 구조체)을 포함한다. 게이트 라인(1108B)은 비평면 확산 또는 활성 영역(1104B) 위뿐만 아니라 격리 영역(1106)의 일부분 위에 배치된다. 도시된 바와 같이, 게이트 라인(1108B)은 유전체 캡 층(1154)과 함께, 게이트 전극(1150) 및 게이트 유전체 층(1152)을 포함한다. 게이트 콘택트 비아(1116)는 또한, 위에 놓인 금속 인터커넥트(1160)와 함께, 이 관점에서 보이며, 이들 둘 다는 층간 유전체 스택들 또는 층들(1170)에 배치된다. 또한 도 11b의 관점에서 볼 때, 게이트 콘택트 비아(1116)는 비평면 확산 또는 활성 영역(1104B) 위에 배치된다.
따라서, 다시 도 11a 및 도 11b를 참조하면, 실시예에서, 트렌치 콘택트 비아들(1112A, 1112B) 및 게이트 콘택트 비아(1116)는 동일한 층에 형성되고 본질적으로 동일 평면 상에 있다. 도 10a 및 도 10b와 비교하여, 게이트 라인에 대한 콘택트는, 그렇지 않으면, 예를 들어, 대응하는 게이트 라인에 대해 수직으로 뻗어갈 수 있었던 추가적인 게이트 콘택트 층을 포함할 것이다. 그러나, 도 11a 및 도 11b와 연관되어 설명된 구조체(들)에서, 구조체들(1100A 및 1100B)의 제조는, 제각기, 인접한 소스 드레인 영역들에 단락하지 않고서 활성 게이트 부분 상의 금속 인터커넥트 층으로부터 직접적으로 콘택트의 랜딩을 가능하게 한다. 실시예에서, 이러한 배열은 신뢰성 있는 콘택트를 형성하기 위해 격리부 상에 트랜지스터 게이트들을 연장시킬 필요성을 제거함으로써 회로 레이아웃에서의 큰 면적 감소를 제공한다. 전반적으로 사용되는 바와 같이, 실시예에서, 게이트의 활성 부분에 대한 언급은 (평면도 관점에서) 아래에 놓인 기판의 활성 또는 확산 영역 위에 배치되는 게이트 라인 또는 구조체의 해당 부분을 지칭한다. 실시예에서, 게이트의 비활성 부분에 대한 언급은 (평면도 관점에서) 아래에 놓인 기판의 격리 영역 위에 배치되는 게이트 라인 또는 구조체의 해당 부분을 지칭한다.
실시예에서, 반도체 구조체 또는 디바이스(1100)는, 이에 제한되는 것은 아니지만, fin-FET 또는 트라이-게이트 디바이스와 같은 비평면 디바이스이다. 그러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 보디로 구성되거나 3차원 보디에 형성된다. 그러한 일 실시예에서, 게이트 라인들(1108A 및 1108B)의 게이트 전극 스택들은 3차원 보디의 적어도 상단 표면 및 한 쌍의 측벽을 둘러싼다. 또 다른 실시예에서, 적어도 채널 영역은 게이트-올-어라운드(gate-all-around) 디바이스에서와 같이, 별개의 3차원 보디가 되도록 만들어진다. 그러한 일 실시예에서, 게이트 라인들(1108A 및 1108B)의 게이트 전극 스택들 각각은 채널 영역을 완전히 둘러싼다.
일반적으로, 하나 이상의 실시예는 활성 트랜지스터 게이트 바로 위에 게이트 콘택트 비아를 랜딩시키기 위한 접근법들 및 그로부터 형성된 구조체들에 관한 것이다. 이러한 접근법들은 접촉 목적을 위해 격리부 상에 게이트 라인을 연장시킬 필요성을 제거할 수 있다. 이러한 접근법들은 또한 게이트 라인 또는 구조체로부터 신호들을 전도하기 위한 별도의 GCN(gate contact) 층에 대한 필요성을 제거할 수 있다. 실시예에서, 상기 피처들을 제거하는 것은, TCN(trench contact)에서 콘택트 금속들을 리세싱하고 공정 흐름에 추가 유전체 재료(예를 들어, TILA(trench insulating layer))를 도입함으로써 달성된다. 추가 유전체 재료는, GAP(gate aligned contact process) 처리 스킴(예를 들어, GILA(gate insulating layer)의 이용)에서 트렌치 콘택트 정렬을 위해 이용되는 게이트 유전체 재료 캡 층과는 상이한 에칭 특성을 갖는 트렌치 콘택트 유전체 캡 층으로서 포함된다.
예시적인 제조 스킴으로서, 시작 구조체는 기판 위에 배치된 하나 이상의 게이트 스택 구조체를 포함한다. 게이트 스택 구조체들은 게이트 유전체 층 및 게이트 전극을 포함할 수 있다. 트렌치 콘택트들, 예를 들어, 기판의 확산 영역들에 대한 또는 기판 내에 형성된 에피택셜 영역에 대한 콘택트들은 유전체 스페이서들에 의해 게이트 스택 구조체들로부터 이격된다. 절연 캡 층은 게이트 스택 구조체들(예를 들어, GILA) 상에 배치될 수 있다. 일 실시예에서, 층간 유전체 재료로부터 제조될 수 있는 콘택트 차단 영역들 또는 "콘택트 플러그들"은 콘택트 형성이 차단될 영역들에 포함된다.
실시예에서, 콘택트 패턴은 본질적으로 기존의 게이트 패턴에 완벽하게 정렬되면서, 대단히 엄격한 위치맞춤 버짓(registration budget)을 갖는 리소그래피 동작의 사용을 제거한다. 그러한 일 실시예에서, 이러한 접근법은 본질적으로 고도로 선택적인 습식 에칭(또는 이방성 건식 에칭 공정들 - 그 중 일부는 비-플라즈마, 가스상 등방성 에칭들임(예를 들어, 고전적인 건식 또는 플라즈마 에칭에 비해))을 이용하여 콘택트 개구들을 생성하는 것을 가능하게 한다. 실시예에서, 콘택트 플러그 리소그래피 동작과 조합하여 기존의 게이트 패턴을 활용함으로써 콘택트 패턴이 형성된다. 그러한 일 실시예에서, 이 접근법은, 다른 접근법들에서 사용되는 바와 같이, 콘택트 패턴을 생성하기 위해 그렇지 않은 경우의 중대한 리소그래피 동작의 필요성을 없애는 것을 가능하게 한다. 이것은 또한 더 큰 에지 배치 오류 마진을 갖는 완벽한 또는 거의 완벽한 자기 정렬을 허용한다. 실시예에서, 트렌치 콘택트 그리드가 별도로 패터닝되지 않고, 오히려 폴리(게이트) 라인들 사이에 형성된다. 예를 들어, 그러한 일 실시예에서, 트렌치 콘택트 그리드가 게이트 그레이팅 패터닝(gate grating patterning)에 후속하여 그러나 게이트 그레이팅 컷(cut)들 이전에 형성된다.
게다가, 게이트 스택 구조체들이 대체 게이트 공정에 의해 제조될 수 있다. 이러한 스킴에서, 폴리실리콘 또는 실리콘 질화물 기둥 재료와 같은 더미 게이트 재료는 제거되어 영구 게이트 전극 재료로 대체될 수 있다. 그러한 일 실시예에서, 초기의 처리로부터 쭉 수행되는 것과는 대조적으로, 영구 게이트 유전체 층이 또한 이 공정에서 형성된다. 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 공정에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 구성되고, SF6을 포함하는 건식 에칭 공정으로 제거된다. 또 다른 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 구성되고, 수성 NH4OH 또는 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide)을 포함하는 습식 에칭 공정으로 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 구성되며 수성 인산(aqueous phosphoric acid)을 포함한 습식 에칭으로 제거된다.
실시예에서, 본 명세서에 설명된 하나 이상의 접근법은 본질적으로 더미 및 대체 게이트 공정을 더미 및 대체 콘택트 공정과 조합하여 생각하고 있다. 그러한 일 실시예에서, 대체 콘택트 공정은 대체 게이트 공정 이후에 수행되어 영구 게이트 스택의 적어도 일부분의 고온 어닐링을 허용한다. 예를 들어, 그러한 특정 실시예에서, 예를 들어, 게이트 유전체 층이 형성된 이후의 영구 게이트 구조체들의 적어도 일부분의 어닐링은 대략 섭씨 600도보다 높은 온도에서 수행된다. 어닐링은 영구 콘택트들의 형성 이전에 수행된다.
다음으로, 트렌치 콘택트들은 인접한 스페이서들의 상단 표면 아래의 높이를 갖는 리세싱된 트렌치 콘택트들을 제공하도록 리세싱될 수 있다. 그 후, 리세싱된 트렌치 콘택트들(예를 들어, TILA) 상에 절연 캡 층이 형성된다. 본 개시내용의 실시예에 따르면, 리세싱된 트렌치 콘택트들 상의 절연 캡 층은 게이트 스택 구조체들 상의 절연 캡 층과 상이한 에칭 특성을 갖는 재료로 구성된다.
트렌치 콘택트들은 스페이서들 및 게이트 절연 캡 층의 재료들에 선택적인 공정에 의해 리세싱될 수 있다. 예를 들어, 일 실시예에서, 트렌치 콘택트들은 습식 에칭 공정 또는 건식 에칭 공정과 같은 에칭 공정에 의해 리세싱된다. 트렌치 콘택트 절연 캡 층은 트렌치 콘택트들의 노출된 부분들 위에 등각 밀봉 층을 제공하기에 적합한 공정에 의해 형성될 수 있다. 예를 들어, 일 실시예에서, 트렌치 콘택트 절연 캡 층은 전체 구조체 위의 등각 층으로서 CVD(chemical vapor deposition) 공정에 의해 형성된다. 이 후, 등각 층은, 예컨대, CMP(chemical mechanical polishing)에 의해 평탄화되어, 리세싱된 트렌치 콘택트들 위에만 트렌치 콘택트 절연 캡 층 재료를 제공한다.
게이트 또는 트렌치 콘택트 절연 캡 층들에 대한 적절한 재료 조합들에 관하여, 일 실시예에서, 게이트 대 트렌치 콘택트 절연 캡 재료의 쌍 중 하나는 실리콘 산화물로 구성되는 한편 다른 하나는 실리콘 질화물로 구성된다. 또 다른 실시예에서, 게이트 대 트렌치 콘택트 절연 캡 재료의 쌍 중 하나는 실리콘 산화물로 구성되는 한편 다른 하나는 탄소 도핑된 실리콘 질화물로 구성된다. 또 다른 실시예에서, 게이트 대 트렌치 콘택트 절연 캡 재료의 쌍 중 하나는 실리콘 산화물로 구성되는 한편 다른 하나는 실리콘 탄화물로 구성된다. 또 다른 실시예에서, 게이트 대 트렌치 콘택트 절연 캡 재료의 쌍 중 하나는 실리콘 질화물로 구성되는 한편 다른 하나는 탄소 도핑된 실리콘 질화물로 구성된다. 또 다른 실시예에서, 게이트 대 트렌치 콘택트 절연 캡 재료의 쌍 중 하나는 실리콘 질화물로 구성되는 한편 다른 하나는 실리콘 탄화물로 구성된다. 또 다른 실시예에서, 게이트 대 트렌치 콘택트 절연 캡 재료의 쌍 중 하나는 탄소 도핑된 실리콘 질화물로 구성되는 한편 다른 하나는 실리콘 탄화물로 구성된다.
또 다른 양태에서, 나노와이어 또는 나노리본 구조체들이 설명된다. 나노와이어 또는 나노리본 릴리즈 처리는 대체 게이트 트렌치를 통해 수행될 수 있다. 그러한 릴리즈 공정들의 예들이 아래에 설명된다. 추가적으로, 또 다른 양태에서, BE(backend) 인터커넥트 스케일링은 패터닝 복잡성으로 인해 더 낮은 성능 및 더 높은 제조 비용을 초래할 수 있다. 본 명세서에 설명된 실시예들은 나노와이어 트랜지스터들에 대한 전면측 및 후면측 인터커넥트 통합을 가능하게 하도록 구현될 수 있다. 본 명세서에 설명된 실시예들은 비교적 더 넓은 인터커넥트 피치를 달성하기 위한 접근법을 제공할 수 있다. 그 결과는 향상된 제품 성능 및 더 낮은 패터닝 비용일 수 있다. 실시예들은 저전력 및 고성능을 갖는 스케일링된 나노와이어 또는 나노리본 트랜지스터들의 강건한 기능성을 가능하게 하도록 구현될 수 있다.
본 명세서에 설명된 하나 이상의 실시예는 부분 소스 또는 드레인(SD) 및 비대칭 트렌치 콘택트(TCN) 깊이를 이용하는 나노와이어 또는 나노리본 트랜지스터들에 대한 지향된 듀얼 에피택셜(EPI) 연결들이다. 실시예에서, 집적 회로 구조체는 SD 에피택시에 의해 부분적으로 채워지는 나노와이어/나노리본 트랜지스터들의 소스-드레인 개구들을 형성함으로써 제조된다. 개구의 나머지는 전도성 재료로 채워진다. 소스 또는 드레인 측 중 하나 상의 깊은 트렌치 형성은 후면측 인터커넥트 레벨에의 직접 접촉을 가능하게 한다.
또 다른 게이트-올-어라운드 디바이스를 제조하기 위한 예시적인 공정 흐름으로서, 도 12a 내지 도 12j는 본 개시내용의 실시예에 따른, 게이트-올-어라운드 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들의 단면도들을 예시한다.
도 12a를 참조하면, 집적 회로 구조체를 제조하는 방법은 실리콘 핀과 같은 핀(1202) 위에 교번하는 희생 층들(1204) 및 나노와이어들(1206)을 포함하는 시작 스택을 형성하는 단계를 포함한다. 나노와이어들(1206)은 나노와이어들의 수직 배열로서 지칭될 수 있다. 묘사된 바와 같이, 교번하는 희생 층들(1204) 및 나노와이어들(1206) 위에 보호 캡(1208)이 형성될 수 있다. 완화된 버퍼 층(1252) 및 결함 수정 층(1250)이 또한 묘사된 바와 같이, 교번하는 희생 층들(1204) 및 나노와이어들(1206) 아래에 형성될 수 있다.
도 12b를 참조하면, 수평 나노와이어들(1206)의 수직 배열 위에 게이트 스택(1210)이 형성된다. 그 후, 도 12c에 묘사된 바와 같이, 희생 층들(1204)의 부분들을 제거함으로써 수평 나노와이어들(1206)의 수직 배열의 부분들을 릴리즈하여 리세스된 희생 층들(1204') 및 공동들(1212)을 제공한다.
도 12c의 구조체는 이하 설명되는 깊은 에칭 및 비대칭 콘택트 처리를 먼저 수행하지 않고서 완성되도록 제조될 수 있다는 점을 알 것이다. 어느 경우든(예를 들어, 비대칭 콘택트 처리를 갖거나 갖지 않음), 실시예에서, 제조 공정은 수직으로 이산된 소스 또는 드레인 구조체들일 수 있는, 에피택셜 너브(epitaxial nub)들을 갖는 게이트-올-어라운드 집적 회로 구조체를 제공하는 공정 스킴의 사용을 수반한다.
도 12d를 참조하면, 상부 게이트 스페이서들(1214)이 게이트 구조체(1210)의 측벽들에 형성된다. 공동 스페이서들(1216)이 상부 게이트 스페이서들(1214) 아래의 공동들(1212)에 형성된다. 트렌치들(1218)을 형성하고 리세싱된 나노와이어들(1206')을 형성하기 위해 깊은 트렌치 콘택트 에칭이 그 후 선택적으로 수행된다. 묘사된 것처럼, 패터닝된 완화된 버퍼 층(1252') 및 패터닝된 결함 수정 층(1250')이 또한 존재할 수 있다.
도 12e에 묘사된 바와 같이, 그 후 희생 재료(1220)가 트렌치들(1218)에 형성된다. 다른 공정 스킴들에서, 격리된 트렌치 하단 또는 실리콘 트렌치 하단이 사용될 수 있다.
도 12f를 참조하면, 제1 에피택셜 소스 또는 드레인 구조체(예를 들어, 좌측 피처들(1222))가 수평 나노와이어들(1206')의 수직 배열의 제1 단부에 형성된다. 제2 에피택셜 소스 또는 드레인 구조체(예를 들어, 우측 피처들(1222))는 수평 나노와이어들(1206')의 수직 배열의 제2 단부에 형성된다. 실시예에서, 묘사된 바와 같이, 에피택셜 소스 또는 드레인 구조체들(1222)은 수직으로 이산적인 소스 또는 드레인 구조체들이고 에피택셜 너브(epitaxial nub)들이라고 지칭될 수 있다.
도 12g에 묘사된 바와 같이, 그 후 층간 유전체(inter-layer dielectric, ILD) 재료(1224)가 게이트 전극(1210)의 측면들에 그리고 소스 또는 드레인 구조체들(1222)에 인접하여 형성된다. 도 12h를 참조하면, 대체 게이트 공정을 이용하여 영구 게이트 유전체(1228) 및 영구 게이트 전극(1226)을 형성한다. 도 12i에 묘사된 바와 같이, 그 후 ILD 재료(1224)가 제거된다. 그 후 희생 재료(1220)가 트렌치(1232)를 형성하기 위해 소스 드레인 위치들 중 하나(예컨대, 우측)로부터는 제거되지만, 트렌치(1230)를 형성하기 위해 소스 드레인 위치들 중 다른 것으로부터는 제거되지 않는다.
도 12j를 참조하면, 제1 전도성 콘택트 구조체(1234)가 제1 에피택셜 소스 또는 드레인 구조체(예컨대, 좌측 피처들(1222))에 결합되어 형성된다. 제2 전도성 콘택트 구조체(1236)가 제2 에피택셜 소스 또는 드레인 구조체(예컨대, 우측 피처들(1222))에 결합되어 형성된다. 제2 전도성 콘택트 구조체(1236)가 제1 전도성 콘택트 구조체(1234)보다 핀(1202)을 따라 더 깊게 형성된다. 실시예에서, 비록 도 12j에 묘사되어 있지는 않지만, 방법은 핀(1202)의 하단에 제2 전도성 콘택트 구조체(1236)의 노출된 표면을 형성하는 단계를 추가로 포함한다. 전도성 콘택트들은 콘택트 저항 감소 층 및 주 콘택트 전극 층을 포함할 수 있고, 여기서 예들은 Ti, Ni, Co(전자의 경우 및 후자의 경우 W, Ru, Co)를 포함할 수 있다.
실시예에서, 묘사된 바와 같이, 제2 전도성 콘택트 구조체(1236)는 제1 전도성 콘택트 구조체(1234)보다 핀(1202)을 따라 더 깊다. 하나의 이러한 실시예에서, 묘사된 바와 같이, 제1 전도성 콘택트 구조체(1234)는 핀(1202)을 따라 있지 않다. 묘사되지 않은 또 다른 이러한 실시예에서, 제1 전도성 콘택트 구조체(1234)는 부분적으로 핀(1202)을 따라 있다.
실시예에서, 제2 전도성 콘택트 구조체(1236)는 핀(1202) 전체를 따라 있다. 실시예에서, 비록 묘사되지는 않았지만, 핀(1202)의 하단이 후면측 기판 제거 공정에 의해 노출되는 경우에, 제2 전도성 콘택트 구조체(1236)는 핀(1202)의 하단에서 노출된 표면을 갖는다.
또 다른 양태에서, 한 쌍의 비대칭 소스 및 드레인 콘택트 구조체들의 전도성 콘택트 구조체들 둘 다에 대한 액세스를 가능하게 하기 위해, 본 명세서에 설명된 집적 회로 구조체들은 전면측 구조체 제조 접근법의 후면측 노정(reveal)을 사용하여 제조될 수 있다. 일부 예시적인 실시예들에서, 트랜지스터 또는 다른 디바이스 구조체의 후면측의 노정은 웨이퍼-레벨 후면측 처리를 수반한다. 종래의 TSV 타입 기술과는 대조적으로, 본 명세서에 설명되는 바와 같은 트랜지스터의 후면측의 노정은 디바이스 셀들의 밀도로 그리고 심지어 디바이스의 하위 영역들 내에서 수행될 수 있다. 게다가, 전면측 디바이스 처리 동안 디바이스 층이 그 상에 배치된 도너 기판의 실질적으로 전부를 제거하기 위해 트랜지스터의 후면측의 이러한 노정이 수행될 수 있다. 이와 같이, 마이크로미터 깊이의 TSV는 불필요하게 되며, 디바이스 셀들에서의 반도체의 두께는 잠재적으로 단지 수십 또는 수백 나노미터인 트랜지스터의 후면측의 노정을 따른다.
본 명세서에 설명되는 노정 기술은 "상향식(bottom-up)" 디바이스 제조로부터 "센터 아웃(center-out)" 제조로의 패러다임 전환을 가능하게 할 수 있으며, 여기서 "센터"는 전면측 제조에서 이용되고, 후면측으로부터 노정되며, 후면측 제조에서 다시 이용되는 임의의 층이다. 디바이스 구조체의 전면측 및 노정된 후면측 둘 다의 처리는 전면측 처리에 주로 의존할 때 3D IC들을 제조하는 것과 연관된 도전과제들 중 다수를 해결할 수 있다.
트랜지스터 접근법의 후면측의 노정은, 예를 들어, 도너-호스트 기판 어셈블리의 캐리어 층 및 개재 층의 적어도 일부분을 제거하는 데 이용될 수 있다. 공정 흐름은 도너-호스트 기판 어셈블리의 투입으로 시작한다. 도너-호스트 기판에서의 캐리어 층의 두께는 습식 또는 건식(예컨대, 플라즈마) 에칭 공정에 의해 연마(예컨대, CMP) 및/또는 에칭된다. 캐리어 층의 조성에 적합한 것으로 알려진 임의의 연삭, 연마, 및/또는 습식/건식 에칭 공정이 이용될 수 있다. 예를 들어, 캐리어 층이 IV족 반도체(예를 들어, 실리콘)인 경우, 반도체를 박형화(thinning)하기에 적합한 것으로 알려진 CMP 슬러리가 이용될 수 있다. 마찬가지로, IV족 반도체를 박형화하기에 적합한 것으로 알려진 임의의 습식 에천트 또는 플라즈마 에칭 공정이 또한 이용될 수 있다.
일부 실시예들에서, 상기에 앞서서 개재 층에 실질적으로 평행한 파단면(fracture plane)을 따라 캐리어 층을 절단하는(cleaving) 것이 이루어진다. 절단(cleaving) 또는 파단(fracture) 공정은 캐리어 층의 상당 부분을 벌크 덩어리(bulk mass)로서 제거하는데 이용되어, 캐리어 층을 제거하는 데 필요한 연마 또는 에칭 시간을 감소시킬 수 있다. 예를 들어, 캐리어 층이 400-900μm 두께인 경우, 웨이퍼-레벨 파단을 촉진하는 것으로 알려진 임의의 블랭킷 주입을 실시함으로써 100-700μm가 절단될 수 있다. 일부 예시적인 실시예들에서, 경 원소(예를 들어, H, He, 또는 Li)가 파단면이 요구되는 캐리어 층 내에 균일한 타깃 깊이로 주입된다. 이러한 절단 공정 이후에, 도너-호스트 기판 어셈블리에 남아 있는 캐리어 층의 두께가 그 후 제거를 완료하기 위해 연마 또는 에칭될 수 있다. 대안으로서, 캐리어 층이 파단되지 않는 경우, 캐리어 층의 더 큰 두께를 제거하기 위해 연삭, 연마 및/또는 에칭 동작이 이용될 수 있다.
다음으로, 개재 층의 노출이 검출된다. 도너 기판의 후면측 표면이 거의 디바이스 층까지 전진했을 때의 지점을 식별하기 위해 검출이 사용된다. 캐리어 층과 개재 층에 이용되는 재료들 사이의 전이를 검출하기에 적합한 것으로 알려진 임의의 종료점 검출 기법이 실시될 수 있다. 일부 실시예들에서, 하나 이상의 종료점 기준들은 수행되는 연마 또는 에칭 동안 도너 기판의 후면측 표면의 광학 흡광도 또는 방출에서의 변화를 검출하는 것에 기초한다. 일부 다른 실시예들에서, 종료점 기준들은 도너 기판 후면측 표면의 연마 또는 에칭 동안 부산물들의 광학 흡광도 또는 방출에서의 변화와 연관된다. 예를 들어, 캐리어 층 에칭 부산물들과 연관된 흡광도 또는 방출 파장들은 캐리어 층 및 개재 층의 상이한 조성들의 함수로서 변할 수 있다. 다른 실시예들에서, 종료점 기준들은 도너 기판의 후면측 표면을 연마 또는 에칭하는 것의 부산물들에서의 종들의 질량에서의 변화와 연관된다. 예를 들어, 처리의 부산물들은 사중극자 질량 분석기를 통해 샘플링될 수 있고, 종 질량의 변화는 캐리어 층 및 개재 층의 상이한 조성들에 상관될 수 있다. 또 다른 예시적인 실시예에서, 종료점 기준들은 도너 기판의 후면측 표면과 도너 기판의 후면측 표면과 접촉하는 연마 표면 사이의 마찰에서의 변화와 연관된다.
캐리어 제거 공정에서의 비균일성이 캐리어 층과 개재 층 사이의 에칭 레이트 델타(etch rate delta)에 의해 완화될 수 있기 때문에, 제거 공정이 개재 층에 비해 캐리어 층에 대해 선택적인 경우 개재 층의 검출이 향상될 수 있다. 연삭, 연마 및/또는 에칭 동작이 캐리어 층이 제거되는 레이트보다 충분히 낮은 레이트로 개재 층을 제거하는 경우 검출이 심지어 스킵될 수 있다. 종료점 기준들이 이용되지 않는 경우, 개재 층의 두께가 에칭의 선택성을 위해 충분한 경우, 미리 결정된 고정된 지속기간의 연삭, 연마 및/또는 에칭 동작이 개재 층 재료 상에서 중단될 수 있다. 일부 예들에서, 캐리어 에칭 레이트: 개재 층 에칭 레이트는 3:1 내지 10:1 또는 그 이상이다.
개재 층을 노출시킬 때, 개재 층의 적어도 일부분이 제거될 수 있다. 예를 들어, 개재 층의 하나 이상의 컴포넌트 층이 제거될 수 있다. 개재 층의 두께는 예를 들어, 연마에 의해 균일하게 제거될 수 있다. 대안적으로, 개재 층의 두께는 마스킹된 또는 블랭킷 에칭 공정으로 제거될 수 있다. 공정은 캐리어를 박형화하기 위해 이용되는 것과 동일한 연마 또는 에칭 공정을 이용할 수 있거나, 또는 별개의 공정 파라미터들을 갖는 별개의 공정일 수 있다. 예를 들어, 개재 층이 캐리어 제거 공정을 위한 에칭 스톱을 제공하는 경우, 후자의 동작은 디바이스 층의 제거보다 개재 층의 제거에 유리한 상이한 연마 또는 에칭 공정을 이용할 수 있다. 수백 나노미터 미만의 개재 층 두께가 제거될 경우, 제거 공정은 캐리어 층의 제거를 위해 이용되는 것보다 비교적 느리고, 웨이퍼에 걸친 균일성을 위해 최적화되고, 더 정밀하게 제어될 수 있다. 이용되는 CMP 공정은, 예를 들어, 인접한 디바이스 영역들 사이의 전기적 격리부로서, 반도체(예컨대, 실리콘)와 디바이스 층을 둘러싸고 개재 층 내에 매립된 유전체 재료(예컨대, SiO) 사이에 매우 높은 선택도(예컨대, 100:1 내지 300:1, 또는 그 이상)를 제공하는 슬러리를 예를 들어 이용할 수 있다.
디바이스 층이 개재 층의 완전한 제거를 통해 노정되는 실시예들에 있어서, 후면측 처리는 디바이스 층의 노출된 후면측 또는 그 안의 특정 디바이스 영역들에 대해 시작될 수 있다. 일부 실시예들에서, 후면측 디바이스 층 처리는 개재 층과 소스 또는 드레인 영역과 같은 디바이스 층에 이전에 제조된 디바이스 영역 사이에 배치된 디바이스 층의 두께를 통한 추가의 연마 또는 습식/건식 에칭을 포함한다.
캐리어 층, 개재 층, 또는 디바이스 층 후면측이 습식 및/또는 플라즈마 에칭으로 리세싱되는 일부 실시예들에서, 그러한 에칭은 디바이스 층 후면측 표면 내에 상당한 비평면성 또는 토포그래피를 부여하는 패터닝된 에칭 또는 재료 선택적 에칭일 수 있다. 이하에서 추가로 설명되는 바와 같이, 패터닝은 디바이스 셀 내에 있을 수 있거나(즉, "셀 내" 패터닝), 또는 디바이스 셀들에 걸쳐 있을 수 있다(즉, "셀 간" 패터닝). 일부 패터닝된 에칭 실시예들에서, 개재 층의 적어도 일부분 두께는 후면측 디바이스 층 패터닝을 위한 하드 마스크로서 이용된다. 따라서, 마스킹된 에칭 공정은 대응하여 마스킹된 디바이스 층 에칭의 서두를 이룰 수 있다.
앞서 설명된 처리 스킴은 개재 층의 후면측, 디바이스 층의 후면측, 및/또는 디바이스 층 내에서의 하나 이상의 반도체 영역의 후면측을 갖는 IC 디바이스들, 및/또는 노정된 전면측 금속화부를 포함하는 도너-호스트 기판 어셈블리로 귀결될 수 있다. 이 노정된 영역들 중 임의의 것의 부가적인 후면측 처리가 그 후 다운스트림 처리 동안 수행될 수 있다.
본 출원 전반에 걸쳐 설명된 바와 같이, 기판은 제조 공정을 견딜 수 있고 전하가 이주(migrate)할 수 있는 반도체 재료로 구성될 수 있다. 실시예에서, 본 명세서에 설명된 기판은 활성 영역을 형성하기 위해 인, 비소, 붕소 또는 이들의 조합 - 이들로 제한되지는 않음 - 과 같은 전하 캐리어로 도핑된 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 구성된 벌크 기판이다. 일 실시예에서, 이러한 벌크 기판에서의 실리콘 원자들의 농도는 97%를 초과한다. 또 다른 실시예에서, 벌크 기판은 별개의 결정질 기판 꼭대기에 성장된 에피택셜 층, 예컨대, 붕소 도핑된 벌크 실리콘 단결정질 기판 꼭대기에 성장된 실리콘 에피택셜 층으로 구성된다. 벌크 기판은 대안적으로 III-V족 재료로 구성될 수 있다. 실시예에서, 벌크 기판은 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 또는 이들의 조합 - 이들로 제한되지는 않음 - 과 같은 III-V족 재료로 구성된다. 일 실시예에서, 벌크 기판은 Ⅲ-Ⅴ족 재료로 구성되어 있고, 전하 캐리어 도펀트 불순물 원자들은 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨 - 이들로 제한되지는 않음 - 과 같은 것들이다.
본 출원 전반에 걸쳐 설명된 바와 같이, 얕은 트렌치 격리 영역들 또는 서브-핀 격리 영역들과 같은 격리 영역들은 아래에 놓인 벌크 기판으로부터 영구 게이트 구조체 부분들을 궁극적으로 전기적으로 격리시키거나 그의 격리에 기여하는 데, 또는 핀 활성 영역들을 격리시키는 것과 같이, 아래에 놓인 벌크 기판 내에 형성된 활성 영역들을 격리시키는 데 적절한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 격리 영역은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 탄소 도핑된 실리콘 질화물, 또는 이들의 조합 - 이들로 제한되지는 않음 - 과 같은 유전체 재료의 하나 이상의 층으로 구성되어 있다.
본 출원 전반에 걸쳐 설명된 바와 같이, 게이트 라인들 또는 게이트 구조체들은 게이트 유전체 층 및 게이트 전극 층을 포함하는 게이트 전극 스택으로 구성될 수 있다. 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 구성되고, 게이트 유전체 층은 하이-k 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 실리케이트(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티탄산염(barium strontium titanate), 바륨 티탄산염(barium titanate), 스트론튬 티탄산염(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate), 또는 이들의 조합과 같은 것이지만 이것들에만 국한되지는 않는 재료로 구성된다. 게다가, 게이트 유전체 층의 부분은 반도체 기판의 상단 몇 개의 층으로부터 형성된 자연 산화물의 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층은 상부 하이-k 부분 및 반도체 재료의 산화물로 구성되는 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상단 부분과 실리콘 이산화물 또는 실리콘 산질화물의 하단 부분으로 구성된다. 일부 구현들에서, 게이트 유전체의 부분은 기판의 표면에 실질적으로 평행한 하단 부분 및 기판의 상단 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U"자 형상의 구조체이다.
일 실시예에서, 게이트 전극은, 이에 제한되지는 않지만, 금속 질화물(metal nitrides), 금속 탄화물(metal carbides), 금속 규화물(metal silicides), 금속 알루미나이드(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 전도성 금속 산화물과 같은 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수 설정 층 위에 형성되는 비일함수 설정 충전 재료(non-workfunction-setting fill material)로 구성된다. 게이트 전극 층은, 트랜지스터가 PMOS 트랜지스터인지 NMOS 트랜지스터인지에 좌우되어, P형 일함수 금속 또는 N형 일함수 금속으로 구성될 수 있다. 일부 구현에서, 게이트 전극 층은 2개 이상의 금속 층의 스택으로 구성될 수 있는데, 여기서 하나 이상의 금속 층이 일함수 금속 층들이고 적어도 하나의 금속 층이 전도성 충전 층이다. PMOS 트랜지스터에 있어서, 게이트 전극에 대해 이용될 수 있는 금속들은 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물들, 예를 들어, 루테늄 산화물을 포함하지만, 이에 제한되지는 않는다. P형 금속 층은 약 4.9eV 내지 약 5.2eV의 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 할 것이다. NMOS 트랜지스터에 있어서, 게이트 전극에 대해 이용될 수 있는 금속들은 하프늄, 지르코늄, 티타늄, 탄탈룸, 알루미늄, 이러한 금속들의 합금, 및 이러한 금속들의 탄화물, 예컨대 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈룸 탄화물, 및 알루미늄 탄화물을 포함하지만, 이에 제한되지는 않는다. N형 금속 층은 약 3.9eV 내지 약 4.2eV의 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 할 것이다. 일부 구현들에서, 게이트 전극은, 기판의 표면에 실질적으로 평행한 하단 부분을 포함하는 "U"자 형상의 구조체, 및 기판의 상단 표면에 실질적으로 수직인 2개의 측벽 부분으로 구성될 수 있다. 또 다른 구현에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 단순히 기판의 상단 표면에 실질적으로 평행한 평면 층일 수 있으며, 기판의 상단 표면에 실질적으로 수직인 측벽 부분들은 포함하지 않는다. 본 개시내용의 추가 구현들에서, 게이트 전극은 U자 형상의 구조체들과 평면인 비-U자 형상의 구조체들의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은, 하나 이상의 평면, 비-U자 형상인 층의 꼭대기에 형성된 하나 이상의 U자 형상의 금속 층으로 구성될 수 있다.
본 출원 전반에 걸쳐 설명된 바와 같이, 게이트 라인들 또는 전극 스택들과 연관된 스페이서들은, 자기 정렬 콘택트들과 같은 인접한 전도성 콘택트들로부터 영구 게이트 구조체를 궁극적으로 전기적으로 격리시키는 데 또는 그의 격리에 기여하는 데 적절한 재료로 구성될 수 있다. 예로서, 일 실시예에서, 스페이서들은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같은 것이지만 이것들에만 한정되지는 않는 유전체 재료로 구성된다.
실시예에서, 본 설명 전체에 걸쳐 이용되는 바와 같이, 층간 유전체(ILD) 재료는 유전체 또는 절연 재료의 층으로 구성되거나 이러한 층을 포함한다. 적합한 유전체 재료들의 예들은, 이에 제한되는 것은 아니지만, 실리콘의 산화물들(예를 들어, SiO2(silicon dioxide)), 실리콘의 도핑된 산화물들, 실리콘의 플루오르화된 산화물들, 실리콘의 탄소 도핑된 산화물들, 관련분야에 알려진 다양한 로우-k 유전체 재료들, 및 이들의 조합을 포함한다. 층간 유전체 재료는, 예를 들어, 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD)과 같은 기술들에 의해, 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
실시예에서, 또한 본 설명 전체에 걸쳐 사용되는 바와 같이, 금속 라인들 또는 인터커넥트 라인 재료(및 비아 재료)는 하나 이상의 금속 또는 다른 전도성 구조체로 구성된다. 공통적인 예는 구리와 주변 ILD 재료 사이에 장벽 층들을 포함하거나 포함하지 않을 수 있는 구리 라인들 및 구조체들의 사용이다. 본 명세서에서 이용되는 바와 같이, 금속이라는 용어는 다중의 금속의 합금들, 스택들, 및 다른 조합들을 포함한다. 예를 들어, 금속 인터커넥트 라인들은 장벽 층들(예컨대, Ta, TaN, Ti 또는 TiN 중 하나 이상을 포함하는 층들), 상이한 금속들 또는 합금들의 스택들 등을 포함할 수 있다. 따라서, 인터커넥트 라인들은 단일 재료 층일 수 있거나, 또는 전도성 라이너 층들 및 충전 층들을 포함한, 몇 개의 층으로 형성될 수 있다. 전기 도금, 화학적 기상 퇴적 또는 물리적 기상 퇴적과 같은 임의의 적합한 퇴적 공정이 인터커넥트 라인들을 형성하기 위해 사용될 수 있다. 실시예에서, 인터커넥트 라인들은 Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au 또는 이들의 합금들 - 이들로 제한되지는 않음 - 과 같은 전도성 재료로 구성되어 있다. 인터커넥트 라인들이 또한 때때로 본 기술분야에서 트레이스(trace)들, 와이어들, 라인들, 금속, 또는 단순히 인터커넥트라고 지칭된다.
실시예에서, 본 설명 전체에 걸쳐 또한 이용되는 바와 같이, 하드마스크 재료들은 층간 유전체 재료와는 상이한 유전체 재료들로 구성된다. 일 실시예에서, 상이한 하드마스크 재료들은, 서로에게 그리고 아래에 놓인 유전체 및 금속 층들에게 상이한 성장 또는 에칭 선택성을 제공하기 위해 상이한 영역들에서 사용될 수 있다. 일부 실시예들에서, 하드마스크 층은 실리콘의 질화물(예를 들어, 실리콘 질화물)의 층 또는 실리콘의 산화물의 층 또는 둘 다, 또는 이들의 조합을 포함한다. 다른 적합한 재료들은 탄소계 재료들을 포함할 수 있다. 또 다른 실시예에서, 하드마스크 재료는 금속 종들(metal species)을 포함한다. 예를 들어, 하드마스크 또는 다른 위에 놓인 재료는 티타늄이나 또 다른 금속의 질화물(예를 들어, 티타늄 질화물)의 층을 포함할 수 있다. 잠재적으로 더 적은 양의 다른 재료들, 예컨대 산소가 이러한 층들 중 하나 이상에 포함될 수 있다. 대안적으로, 본 기술분야에 알려진 다른 하드마스크 층들이 특정 구현에 좌우되어 이용될 수 있다. 하드마스크층들은 CVD, PVD, 또는 다른 퇴적 방법에 의해 형성될 수 있다.
실시예에서, 또한 본 설명 전체에 걸쳐 사용되는 바와 같이, 리소그래피 동작들은 193nm 액침 리소그래피(i193), EUV(extreme ultra-violet) 리소그래피 또는 EBDW(electron beam direct write) 리소그래피, 또는 이와 유사한 것을 사용하여 수행된다. 포지티브 톤(positive tone) 또는 네거티브 톤(negative tone) 레지스트가 사용될 수 있다. 일 실시예에서, 리소그래피 마스크는 토포그래피 마스킹 부분(topographic masking portion), 반사 방지 코팅(anti-reflective coating, ARC) 층, 및 포토레지스트 층으로 구성된 3층 마스크(trilayer mask)이다. 특정의 이러한 실시예에서, 토포그래피 마스킹 부분은 탄소 하드마스크(CHM) 층이고 반사 방지 코팅층은 실리콘 ARC 층이다.
실시예에서, 본 명세서에 설명된 접근법들은 대단히 엄격한 위치맞춤 버짓(registration budget)을 갖는 리소그래피 동작의 사용을 없애면서 기존의 게이트 패턴에 매우 잘 정렬되는 콘택트 패턴의 형성을 수반할 수 있다. 그러한 일 실시예에서, 이 접근법은 콘택트 개구들을 생성하기 위해 (예컨대, 건식 또는 플라스마 에칭에 비해) 본질적으로 고도로 선택적인 습식 에칭을 사용하는 것을 가능하게 한다. 실시예에서, 콘택트 플러그 리소그래피 동작과 조합하여 기존의 게이트 패턴을 활용함으로써 콘택트 패턴이 형성된다. 그러한 일 실시예에서, 이 접근법은, 다른 접근법들에서 사용되는 바와 같이, 콘택트 패턴을 생성하기 위해 그렇지 않은 경우의 중대한 리소그래피 동작의 필요성을 없애는 것을 가능하게 한다. 실시예에서, 트렌치 콘택트 그리드가 별도로 패터닝되지 않고, 오히려 폴리(게이트) 라인들 사이에 형성된다. 예를 들어, 그러한 일 실시예에서, 트렌치 콘택트 그리드가 게이트 그레이팅 패터닝(gate grating patterning)에 후속하여 그러나 게이트 그레이팅 컷(cut)들 이전에 형성된다.
게다가, 게이트 스택 구조체가 대체 게이트 공정에 의해 제조될 수 있다. 이러한 스킴에서, 폴리실리콘 또는 실리콘 질화물 기둥 재료와 같은 더미 게이트 재료는 제거되어 영구 게이트 전극 재료로 대체될 수 있다. 그러한 일 실시예에서, 초기의 처리로부터 쭉 수행되는 것과는 대조적으로, 영구 게이트 유전체 층이 또한 이 공정에서 형성된다. 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 공정에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 구성되고, SF6의 사용을 포함하는 건식 에칭 공정으로 제거된다. 또 다른 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 구성되고, 수성 NH4OH 또는 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide)의 사용을 포함하는 습식 에칭 공정으로 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 구성되며 수성 인산(aqueous phosphoric acid)을 포함한 습식 에칭으로 제거된다.
실시예에서, 본 명세서에 설명된 하나 이상의 접근법은 구조체에 도달하기 위해 본질적으로 더미 및 대체 게이트 공정을 더미 및 대체 콘택트 공정과 조합하여 생각하고 있다. 그러한 일 실시예에서, 대체 콘택트 공정은 대체 게이트 공정 이후에 수행되어 영구 게이트 스택의 적어도 일부분의 고온 어닐링을 허용한다. 예를 들어, 그러한 특정 실시예에서, 예를 들어, 게이트 유전체 층이 형성된 이후의 영구 게이트 구조체들의 적어도 일부분의 어닐링은 대략 섭씨 600도보다 높은 온도에서 수행된다. 어닐링은 영구 콘택트들의 형성 이전에 수행된다.
일부 실시예들에서, 반도체 구조체 또는 디바이스의 배열은 격리 영역들 위의 게이트 라인 또는 게이트 스택의 부분들 위에 게이트 콘택트를 배치한다. 그러나, 그러한 배열은 레이아웃 공간의 비효율적인 사용으로 간주될 수 있다. 다른 실시예에서, 반도체 디바이스는 활성 영역 위에 형성된 게이트 전극의 부분들과 접촉하는 콘택트 구조체들을 갖는다. 일반적으로, 게이트의 활성 부분 위에 그리고 트렌치 콘택트 비아와 동일한 층에 (비아와 같은) 게이트 콘택트 구조체를 형성하는 것 이전에(예컨대, 그에 부가하여), 본 개시내용의 하나 이상의 실시예는 먼저 게이트 정렬 트렌치 콘택트(gate aligned trench contact) 공정을 사용하는 것을 포함한다. 그러한 공정은 반도체 구조체 제조를 위해, 예를 들어, 집적 회로 제조를 위해 트렌치 콘택트 구조체들을 형성하도록 구현될 수 있다. 실시예에서, 트렌치 콘택트 패턴은 기존의 게이트 패턴과 정렬되어 형성된다. 대조적으로, 다른 접근법들은 통상적으로 선택적 콘택트 에칭들과 조합되어 기존의 게이트 패턴에 대한 리소그래피 콘택트 패턴의 엄격한 위치맞춤(tight registration)을 갖는 부가의 리소그래피 공정을 수반한다. 예를 들어, 또 다른 공정은 콘택트 피처들을 별도로 패터닝하는 것에 의해 폴리(게이트) 그리드를 패터닝하는 것을 포함할 수 있다.
피치 분할 처리 및 패터닝 스킴들이 본 명세서에 설명된 실시예들을 가능하게 하도록 구현될 수 있거나 또는 본 명세서에 설명된 실시예들의 일부로서 포함될 수 있다. 피치 분할 패터닝은 전형적으로 피치 이등분, 피치 사등분, 기타를 지칭한다. 피치 분할 스킴들은 FEOL 처리, BEOL 처리, 또는 FEOL(디바이스) 및 BEOL(금속화) 처리 둘 다에 적용가능할 수 있다. 본 명세서에 설명된 하나 이상의 실시예에 따르면, 단방향 라인들(예컨대, 엄격하게 단방향 또는 주로 단방향)을 미리 정의된 피치로 인쇄하기 위해 광학 리소그래피가 먼저 구현된다. 이어서 피치 분할 처리가 라인 밀도를 증가시키기 위한 기술로서 구현된다.
실시예에서, 핀들, 게이트 라인들, 금속 라인들, ILD 라인들 또는 하드마스크 라인들에 대한 "그레이팅 구조체(grating structure)"라는 용어는 본 명세서에서 타이트 피치 그레이팅 구조체(tight pitch grating structure)를 지칭하기 위해 사용된다. 그러한 일 실시예에서, 타이트 피치가 선택된 리소그래피를 통해 직접적으로 달성가능하지는 않다. 예를 들어, 선택된 리소그래피에 기초한 패턴이 먼저 형성될 수 있지만, 본 기술분야에 공지된 바와 같이, 스페이서 마스크 패터닝의 사용에 의해 피치가 이등분될 수 있다. 더구나, 원래의 피치는 스페이서 마스크 패터닝의 제2 라운드에 의해 사등분될 수 있다. 그에 따라, 본 명세서에 설명된 그레이팅 유사 패턴(grating-like pattern)들은 실질적으로 일관된 피치로 이격되고 실질적으로 일관된 폭을 갖는 금속 라인들, ILD 라인들 또는 하드마스크 라인들을 가질 수 있다. 예를 들어, 일부 실시예들에서는, 피치 변동이 10% 이내일 것이고 폭 변동이 10% 이내일 것이며, 일부 실시예들에서는, 피치 변동이 5% 이내일 것이고 폭 변동이 5% 이내일 것이다. 패턴은 피치 이등분 또는 피치 사등분 접근법, 또는 다른 피치 분할 접근법에 의해 제조될 수 있다. 실시예에서, 그레이팅이 반드시 단일 피치일 필요는 없다.
일 실시예에서, 블랭킷 막은, 예를 들어, SBDP(spacer-based-double-patterning) 또는 피치 이등분(pitch halving), 또는 SBQP(spacer-based-quadruple-patterning) 또는 피치 사등분(pitch quartering)을 수반할 수 있는 리소그래피 및 에칭 처리를 사용하여 패터닝된다. 다른 피치 분할 접근법들도 또한 구현될 수 있다는 점을 알아야 한다. 어느 경우든, 실시예에서, 그리드형 레이아웃(gridded layout)은, 193nm 액침 리소그래피(immersion lithography)(193i)와 같은 선택된 리소그래피 접근법에 의해 제조될 수 있다. 피치 분할은 n의 인수(a factor of n)만큼 그리드형 레이아웃에서의 라인들의 밀도를 증가시키기 위해 구현될 수 있다. 193i 리소그래피에 'n'의 인수에 의한 피치 분할을 더한 것을 이용한 그리드형 레이아웃 형성은 193i + P/n 피치 분할로서 지정될 수 있다. 그러한 일 실시예에서, 193nm 액침 스케일링(immersion scaling)이 비용 효율이 높은 피치 분할을 갖는 많은 세대에 대해 확장될 수 있다.
앞서 설명된 공정들의 양태들 모두가 본 개시내용의 실시예들의 사상 및 범위 내에 속하기 위해 실시될 필요는 없다는 점을 또한 알아야 한다. 예를 들어, 일 실시예에서, 더미 게이트들이, 게이트 스택들의 활성 부분들 위에 게이트 콘택트들을 제조하기 이전에 반드시 형성될 필요가 있는 것은 아니다. 앞서 설명된 게이트 스택들은 실제로 초기에 형성되는 대로의 영구 게이트 스택들일 수 있다. 또한, 본 명세서에서 설명되는 공정들은 하나 또는 복수의 반도체 디바이스를 제조하기 위해 사용될 수 있다. 반도체 디바이스들은 트랜지스터들 또는 그와 유사한 디바이스들일 수 있다. 예를 들어, 실시예에서, 반도체 디바이스들은 로직 또는 메모리용 MOS(metal-oxide semiconductor) 트랜지스터, 또는 바이폴라 트랜지스터이다. 또한, 실시예에서, 반도체 디바이스들은 트라이게이트 디바이스, 독립적으로 액세스되는 더블게이트 디바이스, FIN-FET, 나노와이어, 또는 나노리본과 같은 3차원 아키텍처를 갖는다. 하나 이상의 실시예는 10 나노미터(10 nm) 기술 노드 또는 10 나노미터(10 nm) 이하 기술 노드에서 반도체 디바이스들을 제조하는 데 특히 유용할 수 있다.
FEOL 층 또는 구조체 제조를 위한 부가의 또는 중간 동작들은 리소그래피, 에칭, 박막 퇴적, (CMP(chemical mechanical polishing)와 같은) 평탄화, 확산, 계측(metrology), 희생 층들의 사용, 에칭 정지 층들의 사용, 평탄화 정지 층들의 사용, 또는 마이크로전자 컴포넌트 제조와의 임의의 다른 연관된 액션과 같은 표준 마이크로전자 제조 공정들을 포함할 수 있다. 또한, 선행하는 공정 흐름들에 대해 기술된 공정 동작들이 대안의 시퀀스들로 실시될 수 있다는 것, 모든 동작이 수행될 필요는 없다는 것 또는 부가의 공정 동작들이 수행될 수 있다는 것, 또는 둘 다가 그럴 수 있다는 것을 알아야 한다.
본 명세서에 개시된 실시예들은 매우 다양하고 상이한 유형들의 집적 회로들 또는 마이크로전자 디바이스들을 제조하기 위해 사용될 수 있다. 이러한 집적 회로들의 예들은 프로세서, 칩셋 컴포넌트, 그래픽 프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등을 포함하지만, 이에 제한되지는 않는다. 다른 실시예들에서, 반도체 메모리가 제조될 수 있다. 또한, 집적 회로들 또는 다른 마이크로전자 디바이스들은 본 기술분야에 알려진 매우 다양한 전자 디바이스들에서 이용될 수 있다. 예를 들어, 컴퓨터 시스템(예를 들어, 데스크톱, 랩톱, 서버), 셀룰러폰, 개인용 전자 장치(personal electronics) 등에서. 집적 회로들은 시스템들에서의 버스 및 다른 컴포넌트들과 결합될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스에 의해 메모리, 칩셋 등에 결합될 수 있다. 프로세서, 메모리, 및 칩셋 각각은 본 명세서에 개시된 접근법들을 이용하여 잠재적으로 제조될 수 있다.
도 13은 본 개시내용의 일 구현에 따른 컴퓨팅 디바이스(1300)를 예시한다. 컴퓨팅 디바이스(1300)는 보드(1302)를 하우징한다. 보드(1302)는 프로세서(1304) 및 적어도 하나의 통신 칩(1306)을 포함하지만 이에 제한되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(1304)는 보드(1302)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(1306)도 보드(1302)에 물리적으로 그리고 전기적으로 결합된다. 추가 구현들에서, 통신 칩(1306)은 프로세서(1304)의 일부이다.
그 응용에 의존하여, 컴퓨팅 디바이스(1300)는 보드(1302)에 물리적으로 그리고 전기적으로 결합될 수 있거나 또는 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스[예컨대, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등]를 포함하지만, 이에 한정되지는 않는다.
통신 칩(1306)은 컴퓨팅 디바이스(1300)로의 및 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 복사(modulated electromagnetic radiation)의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 그 용어는 관련 디바이스들이 임의의 배선을 포함하지 않음을 내포하지는 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(1306)은 Wi-Fi[IEEE 802.11 계열(family)], WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 그에 한정되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1300)는 복수의 통신 칩(1306)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1306)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신(shorter range wireless communications)에 전용될 수 있고 제2 통신 칩(1306)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신(longer range wireless communications)에 전용될 수 있다.
컴퓨팅 디바이스(1300)의 프로세서(1304)는 프로세서(1304) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시내용의 실시예들의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 개시내용의 구현들에 따라 제작된 집적 회로 구조체들과 같은, 하나 이상의 구조체를 포함한다. "프로세서"라는 용어는 레지스터들 또는 메모리로부터의 전자 데이터를 처리하여, 그 전자 데이터 또는 둘 다를 레지스터들 또는 메모리, 또는 둘 다에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
통신 칩(1306)은 또한 통신 칩(1306) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시내용의 또 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 개시내용의 구현들에 따라 제작된다.
추가의 구현들에서, 컴퓨팅 디바이스(1300) 내에 하우징된 또 다른 컴포넌트는 본 개시내용의 실시예들의 구현들에 따라 제작된 집적 회로 다이를 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(1300)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(1300)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
도 14는 본 개시내용의 하나 이상의 실시예를 포함하는 인터포저(1400)를 예시한다. 인터포저(1400)는 제1 기판(1402)을 제2 기판(1404)에 브리징(bridge)하기 위해 사용되는 개재 기판(intervening substrate)이다. 제1 기판(1402)은 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(1404)은 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 또 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(1400)의 목적은 더 넓은 피치로의 연결의 확장 또는 상이한 연결로의 연결의 리라우팅이다. 예를 들어, 인터포저(1400)는 제2 기판(1404)에 차후에 결합될 수 있는 BGA(ball grid array)(1406)에 집적 회로 다이를 결합시킬 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(1402/1404)은 인터포저(1400)의 대향 측들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(1402/1404)은 인터포저(1400)의 동일한 측에 부착된다. 그리고 추가 실시예에서, 3개 이상의 기판이 인터포저(1400)에 의해 인터커넥트된다.
인터포저(1400)는 에폭시 수지, 유리섬유-강화(fiberglass-reinforced) 에폭시 수지, 세라믹 재료, 또는 폴리이미드(polyimide)와 같은 폴리머 재료로 형성될 수 있다. 추가적 구현들에서, 인터포저(1400)는 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료와 같은, 반도체 기판에 사용하기 위한 상술한 동일 재료들을 포함할 수 있는 대안적인 단단하거나 탄력적인 재료로 형성될 수 있다.
인터포저(1400)는 금속 인터커넥트들(1408) 및 TSV들(through-silicon vias)(1412)을 포함하지만 이에 제한되지는 않는 비아들(1410)을 포함할 수 있다. 인터포저(1400)는 수동 및 능동 디바이스들 둘 다를 포함하는 임베디드 디바이스들(1414)을 추가로 포함할 수 있다. 그러한 디바이스들은 커패시터, 디커플링 커패시터, 저항기, 인덕터, 퓨즈, 다이오드, 변압기, 센서, 및 ESD(electrostatic discharge) 디바이스를 포함하지만, 이들로 한정되지는 않는다. 무선 주파수(RF) 디바이스, 전력 증폭기, 전력 관리 디바이스, 안테나, 어레이, 센서, 및 MEMS 디바이스와 같은 더 복잡한 디바이스가 인터포저(1400) 상에 또한 형성될 수 있다. 본 개시내용의 실시예들에 따르면, 본 명세서에 개시된 장치들 또는 공정들은 인터포저(1400)의 제조에서 또는 인터포저(1400)에 포함된 컴포넌트들의 제조에서 사용될 수 있다.
도 15는 본 개시내용의 실시예에 따른, 본 명세서에 설명된 하나 이상의 공정에 따라 제조된 또는 본 명세서에 설명된 하나 이상의 피처를 포함하는 집적 회로(IC)를 이용하는 모바일 컴퓨팅 플랫폼(1500)의 등각투상도(isometric view)이다.
모바일 컴퓨팅 플랫폼(1500)은 전자 데이터 디스플레이, 전자 데이터 처리, 및 무선 전자 데이터 전송 각각을 위해 구성된 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(1500)은, 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있고, 예시적인 실시예에서 터치스크린(용량성, 유도성, 저항성 등)인 디스플레이 스크린(1505), 칩 레벨(SoC) 또는 패키지 레벨 집적 시스템(1510), 및 배터리(1513)를 포함한다. 예시된 바와 같이, 보다 높은 트랜지스터 패킹 밀도에 의해 가능하게 되는 시스템(1510)에서의 집적 레벨이 더 커질수록, 배터리(1513) 또는 솔리드 스테이트 드라이브와 같은 비휘발성 스토리지에 의해 점유될 수 있는 모바일 컴퓨팅 플랫폼(1500)의 부분이 더 커지거나, 개선된 플랫폼 기능을 위한 트랜지스터 게이트 수가 더 많아진다. 유사하게, 시스템(1510)에서의 각각의 트랜지스터의 캐리어 이동도가 더 클수록, 기능이 더 좋다. 이에 따라, 본 명세서에 설명된 기법들은 모바일 컴퓨팅 플랫폼(1500)에서의 성능 및 폼 팩터 개선들을 가능하게 해 줄 수 있다.
집적 시스템(1510)이 확대도(1520)에 추가로 예시되어 있다. 예시적인 실시예에서, 패키징된 디바이스(1577)는 본 명세서에 설명된 하나 이상의 공정에 따라 제조된 또는 본 명세서에 설명된 하나 이상의 피처를 포함하는 적어도 하나의 메모리 칩(예컨대, RAM) 또는 적어도 하나의 프로세서 칩(예컨대, 멀티코어 마이크로프로세서 및/또는 그래픽 프로세서)을 포함한다. 패키징된 디바이스(1577)는, 전력 관리 집적 회로(power management integrated circuit, PMIC)(1515), 광대역 RF(무선) 송신기 및/또는 수신기를 포함하는 RF(무선) 집적 회로(RFIC)(1525)(예컨대, 디지털 베이스밴드를 포함하고, 아날로그 프론트 엔드 모듈은 송신 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 추가로 포함함), 및 이들의 제어기(1511) 중 하나 이상과 함께 보드(1560)에 추가로 결합될 수 있다. 기능적으로, PMIC(1515)는 배터리 전력 조절, DC-DC 변환 등을 수행하고, 따라서 배터리(1513)에 결합된 입력을 갖고 다른 기능 모듈들 전부에의 전류 공급을 제공하는 출력을 구비한다. 추가로 예시되는 대로, 예시적인 실시예에서, RFIC(1525)는, 이에 제한되지는 않지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜을 포함하는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현하기 위해 제공된 안테나에 결합된 출력을 갖는다. 대안의 구현들에서, 이 보드-레벨 모듈들 각각은 패키징된 디바이스(1577)의 패키지 기판에 결합된 개별적인 IC들 상에 또는 패키징된 디바이스(1577)의 패키지 기판에 결합된 단일 IC(SoC) 내에 집적될 수 있다.
또 다른 양태에서, 집적 회로(IC) 칩 또는 다이를 보호하기 위해 그리고 또한 외부 회로에의 전기 인터페이스를 다이에 제공하기 위해 반도체 패키지들이 사용된다. 더 작은 전자 디바이스들에 대한 수요 증가에 따라, 반도체 패키지들은 훨씬 더 콤팩트하게 설계되고 더 큰 회로 밀도를 지원해야만 한다. 게다가, 더 높은 성능의 디바이스에 대한 요구는 후속의 어셈블리 처리와 양립가능한 얇은 패키징 프로파일 및 낮은 전체 뒤틀림(warpage)을 가능하게 하는 개선된 반도체 패키지에 대한 필요성을 낳는다.
실시예에서, 세라믹 또는 유기 패키지 기판에의 와이어 본딩이 사용된다. 또 다른 실시예에서, C4 공정이 다이를 세라믹 또는 유기 패키지 기판에 마운팅하기 위해 사용된다. 특히, C4 솔더 볼 연결부들은 반도체 디바이스들과 기판들 사이에 플립 칩 인터커넥션들을 제공하도록 구현될 수 있다. 플립 칩 또는 C4(Controlled Collapse Chip Connection)는 와이어 본드들 대신에 솔더 범프들을 이용하는, 집적 회로(IC) 칩들, MEMS 또는 컴포넌트들과 같은 반도체 디바이스들에 대해 사용되는 일종의 마운팅(mounting)이다. 솔더 범프들은 기판 패키지의 상단 측에 위치된 C4 패드들 상에 퇴적된다. 반도체 디바이스를 기판에 마운팅하기 위해, 반도체 디바이스가 그 활성 측면이 마운팅 영역과 아래로 마주하게 뒤집힌다. 솔더 범프들은 반도체 디바이스를 기판에 직접 연결하기 위해 사용된다.
도 16은 본 개시내용의 실시예에 따른 플립 칩 장착 다이의 단면도를 예시한다.
도 16을 참조하면, 장치(1600)는 본 개시내용의 실시예에 따른, 본 명세서에 설명된 하나 이상의 공정에 따라 제조된 또는 본 명세서에 설명된 하나 이상의 피처를 포함하는 집적 회로(IC)와 같은 다이(1602)를 포함한다. 다이(1602)는 그 상에 금속화된 패드들(1604)을 포함한다. 세라믹 또는 유기 기판과 같은 패키지 기판(1606)은 그 상에 연결부들(1608)을 포함한다. 다이(1602)와 패키지 기판(1606)이 금속화된 패드들(1604) 및 연결부들(1608)에 결합된 솔더 볼들(1610)에 의해 전기적으로 연결된다. 언더필 재료(underfill material)(1612)가 솔더 볼들(1610)을 둘러싼다.
플립 칩을 처리하는 것은 종래의 IC 제조와 유사할 수 있으며, 몇 개의 부가 동작을 갖는다. 제조 공정의 거의 끝에서, 부착 패드들이 금속화되어 이들이 솔더를 더 많이 수용하도록 한다. 이것은 전형적으로 몇 가지 처리로 구성된다. 이어서 작은 솔더 도트(dot of solder)가 각각의 금속화된 패드 상에 퇴적된다. 이어서 칩들이 평상시와 같이 웨이퍼로부터 커팅 아웃된다. 플립 칩을 회로에 부착하기 위하여, 칩이 뒤집혀 솔더 도트들이 아래에 놓인 전자 회로 또는 회로 보드 상의 커넥터들 상에 놓인다. 이어서, 전형적으로 초음파 또는 대안적으로 리플로우(reflow) 솔더 공정을 이용하여 솔더가 재용융되어 전기 연결부를 생성한다. 이것은 또한 칩의 회로와 아래에 놓인 마운팅 사이에 작은 공간을 남긴다. 대부분의 경우, 이어서, 전기 절연 접착제가 "언더필(underfill)"되어 더 강한 기계적 연결부를 제공하고, 히트 브리지를 제공하고, 칩 및 시스템의 나머지의 차별적인 가열로 인해 솔더 조인트가 스트레스 받게 되지 않도록 보장한다.
다른 실시예들에서, TSV(through silicon via) 및 실리콘 인터포저와 같은 보다 새로운 패키징 및 다이-다이간(die-to-die) 인터커넥트 접근법들이, 본 개시내용의 실시예에 따른, 본 명세서에 설명된 하나 이상의 공정에 따라 제조된 또는 본 명세서에 설명된 하나 이상의 피처를 포함하는 집적 회로(IC)를 통합하는 고성능 멀티-칩 모듈(Multi-Chip Module, MCM) 및 시스템 인 패키지(System in Package, SiP)를 제조하도록 구현된다.
따라서, 본 개시내용의 실시예들은 전면측 신호 라인들 및 후면측 전력 전달을 갖는 집적 회로 구조체들을 포함한다.
특정 실시예들이 위에서 설명되었지만, 이들 실시예들은 본 개시내용의 범위를 한정하도록 의도되지 않으며, 단일 실시예만이 특정 특징과 관련하여 설명되는 경우에도 그러하다. 본 개시내용에 제공된 특징들의 예들은 별도 언급이 없는 한 제한이라기보다는 예시인 것으로 의도된다. 이상의 설명은, 본 개시내용의 이점을 갖는 본 기술분야의 통상의 기술자에게 명백할 것인 바와 같이, 이러한 대안들, 수정들, 및 등가물들을 커버하는 것으로 의도되어 있다.
본 개시내용의 범위는, 그것이 본 명세서에서 다뤄진 문제들 중 임의의 것 또는 전부를 완화하든 그렇지 않든지 간에, 본 명세서에 (명시적으로 또는 함축적으로) 개시된 임의의 특징 또는 특징들의 결합, 또는 그의 임의의 일반화를 포함한다. 그에 따라, 본 출원(또는 그에 대한 우선권을 주장하는 출원)의 심사 동안 임의의 이러한 특징들의 조합에 대한 새로운 청구항들이 작성될 수 있다. 특히, 첨부된 청구항들을 참조하면, 종속 청구항들로부터의 특징들이 독립 청구항들의 특징들과 조합될 수 있고, 각자의 독립 청구항들로부터의 특징들이 단순히 첨부된 청구항들에 열거된 특정 조합들만이 아니라 임의의 적절한 방식으로 조합될 수 있다.
하기 예는 추가 실시예들과 관련된다. 상이한 실시예들의 다양한 특징들은 다양하고 상이한 응용에 적합하도록 포함된 일부 특징들 및 배제된 다른 특징들과 다양하게 조합될 수 있다.
예시적인 실시예 1: 집적 회로 구조체가 셀 경계 내에서의 복수의 반도체 나노와이어 스택 채널 구조체 위에 연장되는 복수의 게이트 라인을 포함하고, 복수의 게이트 라인은 피치를 갖는다. 복수의 트렌치 콘택트가 셀 경계 내에서의 복수의 소스 또는 드레인 구조체 위에서 연장되고, 복수의 트렌치 콘택트의 개개의 것들이 복수의 게이트 라인의 개개의 것들과 교번한다. 셀 경계 내에서의 복수의 게이트 라인 및 복수의 트렌치 콘택트 위에 제1 신호 라인, 제2 신호 라인, 제3 신호 라인, 및 제4 신호 라인이 있고, 제1, 제2, 제3 및 제4 신호 라인들은 피치의 1.5배의 최소 피치를 갖는다. 후면측 전력 전달 라인은 복수의 반도체 나노와이어 스택 채널 구조체 및 복수의 소스 또는 드레인 구조체 아래에 있고, 후면측 전력 전달 라인은 셀 경계 내에서의 복수의 트렌치 콘택트 중 하나에 결합된다.
예시적인 실시예 2: 예시적인 실시예 1의 집적 회로 구조체로서, 여기서 후면측 전력 전달 라인은 TSV(through-silicon via)에 의해 복수의 트렌치 콘택트 중 하나 이상에 결합된다.
예시적인 실시예 3: 예시적인 실시예 1 또는 2의 집적 회로 구조체로서, 제1, 제2, 제3 및 제4 신호 라인들 중 하나가 평면도 관점에서 복수의 반도체 나노와이어 스택 채널 구조체 중 하나 위의 복수의 게이트 라인 중 하나에 결합된다.
예시적인 실시예 4: 예시적인 실시예 1, 2 또는 3의 집적 회로 구조체로서, 셀 경계 내에서의 제1, 제2, 제3 및 제4 신호 라인들 위에 복수의 전도성 라인을 추가로 포함하고, 복수의 전도성 라인은 피치를 갖는다.
예시적 실시예 5: 예시적 실시예 1, 2, 3 또는 4의 집적 회로 구조체로서, 셀 경계의 ETE(end-to-end)가 복수의 게이트 라인에 중심을 둔다.
예시적 실시예 6: 예시적 실시예 1, 2, 3 또는 4의 집적 회로 구조체로서, 셀 경계의 ETE(end-to-end)가 복수의 트렌치 콘택트에 중심을 둔다.
예시적인 실시예 7: 집적 회로 구조체가 셀 경계 내에서의 복수의 반도체 핀 채널 구조체 위에 연장되는 복수의 게이트 라인을 포함하고, 복수의 게이트 라인은 피치를 갖는다. 복수의 트렌치 콘택트가 셀 경계 내에서의 복수의 소스 또는 드레인 구조체 위에서 연장되고, 복수의 트렌치 콘택트의 개개의 것들이 복수의 게이트 라인의 개개의 것들과 교번한다. 셀 경계 내에서의 복수의 게이트 라인 및 복수의 트렌치 콘택트 위에 제1 신호 라인, 제2 신호 라인, 제3 신호 라인, 및 제4 신호 라인이 있고, 제1, 제2, 제3 및 제4 신호 라인들은 피치의 1.5배의 최소 피치를 갖는다. 후면측 전력 전달 라인은 복수의 반도체 핀 채널 구조체 및 복수의 소스 또는 드레인 구조체 아래에 있고, 후면측 전력 전달 라인은 셀 경계 내에서의 복수의 트렌치 콘택트 중 하나에 결합된다.
예시적인 실시예 8: 예시적인 실시예 7의 집적 회로 구조체로서, 여기서 후면측 전력 전달 라인은 TSV(through-silicon via)에 의해 복수의 트렌치 콘택트 중 하나 이상에 결합된다.
예시적인 실시예 9: 예시적인 실시예 7 또는 8의 집적 회로 구조체로서, 제1, 제2, 제3 및 제4 신호 라인들 중 하나가 평면도 관점에서 복수의 반도체 핀 채널 구조체 중 하나 위의 복수의 게이트 라인 중 하나에 결합된다.
예시적인 실시예 10: 예시적인 실시예 7, 8 또는 9의 집적 회로 구조체로서, 셀 경계 내에서의 제1, 제2, 제3 및 제4 신호 라인들 위에 복수의 전도성 라인을 추가로 포함하고, 복수의 전도성 라인은 피치를 갖는다.
예시적 실시예 11: 예시적 실시예 7, 8, 9 또는 10의 집적 회로 구조체로서, 셀 경계의 ETE(end-to-end)가 복수의 게이트 라인에 중심을 둔다.
예시적 실시예 12: 예시적 실시예 7, 8, 9 또는 10의 집적 회로 구조체로서, 셀 경계의 ETE(end-to-end)가 복수의 트렌치 콘택트에 중심을 둔다.
예시적인 실시예 13: 컴퓨팅 디바이스는 보드, 및 보드에 결합된 컴포넌트를 포함한다. 컴포넌트가 셀 경계 내에서의 복수의 반도체 나노와이어 스택 채널 구조체 위에 연장되는 복수의 게이트 라인을 포함하는 집적 회로 구조체를 포함하고, 복수의 게이트 라인은 피치를 갖는다. 복수의 트렌치 콘택트가 셀 경계 내에서의 복수의 소스 또는 드레인 구조체 위에서 연장되고, 복수의 트렌치 콘택트의 개개의 것들이 복수의 게이트 라인의 개개의 것들과 교번한다. 셀 경계 내에서의 복수의 게이트 라인 및 복수의 트렌치 콘택트 위에 제1 신호 라인, 제2 신호 라인, 제3 신호 라인, 및 제4 신호 라인이 있고, 제1, 제2, 제3 및 제4 신호 라인들은 피치의 1.5배의 최소 피치를 갖는다. 후면측 전력 전달 라인은 복수의 반도체 나노와이어 스택 채널 구조체 및 복수의 소스 또는 드레인 구조체 아래에 있고, 후면측 전력 전달 라인은 셀 경계 내에서의 복수의 트렌치 콘택트 중 하나에 결합된다.
예시적인 실시예 14: 예시적인 실시예 13의 컴퓨팅 디바이스로서, 보드에 결합된 메모리를 추가로 포함한다.
예시적인 실시예 15: 예시적인 실시예 13 또는 예시적인 실시예 14의 컴퓨팅 디바이스로서, 보드에 결합된 통신 칩을 추가로 포함한다.
예시적인 실시예 16: 예시적인 실시예 13, 14 또는 15의 컴퓨팅 디바이스로서, 보드에 결합된 카메라를 추가로 포함한다.
예시적인 실시예 17: 예시적인 실시예 13, 14, 15 또는 16의 컴퓨팅 디바이스로서, 여기서 컴포넌트는 패키징된 집적 회로 다이이다.
예시적인 실시예 18: 컴퓨팅 디바이스는 보드, 및 보드에 결합된 컴포넌트를 포함한다. 컴포넌트가 셀 경계 내에서의 복수의 반도체 핀 채널 구조체 위에 연장되는 복수의 게이트 라인을 포함하는 집적 회로 구조체를 포함하고, 복수의 게이트 라인은 피치를 갖는다. 복수의 트렌치 콘택트가 셀 경계 내에서의 복수의 소스 또는 드레인 구조체 위에서 연장되고, 복수의 트렌치 콘택트의 개개의 것들이 복수의 게이트 라인의 개개의 것들과 교번한다. 셀 경계 내에서의 복수의 게이트 라인 및 복수의 트렌치 콘택트 위에 제1 신호 라인, 제2 신호 라인, 제3 신호 라인, 및 제4 신호 라인이 있고, 제1, 제2, 제3 및 제4 신호 라인들은 피치의 1.5배의 최소 피치를 갖는다. 후면측 전력 전달 라인은 복수의 반도체 핀 채널 구조체 및 복수의 소스 또는 드레인 구조체 아래에 있고, 후면측 전력 전달 라인은 셀 경계 내에서의 복수의 트렌치 콘택트 중 하나에 결합된다.
예시적인 실시예 19: 예시적인 실시예 18의 컴퓨팅 디바이스로서, 보드에 결합된 메모리를 추가로 포함한다.
예시적인 실시예 20: 예시적인 실시예 18 또는 예시적인 실시예 19의 컴퓨팅 디바이스로서, 보드에 결합된 통신 칩을 추가로 포함한다.
예시적인 실시예 21: 예시적인 실시예 18, 19 또는 20의 컴퓨팅 디바이스로서, 보드에 결합된 카메라를 추가로 포함한다.
예시적인 실시예 22: 예시적인 실시예 18, 19, 20 또는 21의 컴퓨팅 디바이스로서, 여기서 컴포넌트는 패키징된 집적 회로 다이이다.
Claims (22)
- 집적 회로 구조체로서:
셀 경계 내에서의 복수의 반도체 나노와이어 스택 채널 구조체 위에서 연장되는 복수의 게이트 라인 - 상기 복수의 게이트 라인은 피치를 가짐 -;
상기 셀 경계 내에서의 복수의 소스 또는 드레인 구조체 위에서 연장되는 복수의 트렌치 콘택트 - 상기 복수의 트렌치 콘택트 중 개개의 것들이 상기 복수의 게이트 라인 중 개개의 것들과 교번함 -;
상기 셀 경계 내에서의 상기 복수의 게이트 라인 및 상기 복수의 트렌치 콘택트 위의 제1 신호 라인, 제2 신호 라인, 제3 신호 라인, 및 제4 신호 라인 - 상기 제1, 제2, 제3 및 제4 신호 라인들은 상기 피치의 1.5배의 최소 피치를 가짐 -; 및
상기 복수의 반도체 나노와이어 스택 채널 구조체 및 상기 복수의 소스 또는 드레인 구조체 아래에 있는 후면측 전력 전달 라인 - 상기 후면측 전력 전달 라인은 상기 셀 경계 내에서의 상기 복수의 트렌치 콘택트 중 하나에 결합됨 - 을 포함하는 집적 회로 구조체. - 제1항에 있어서,
상기 후면측 전력 전달 라인은 TSV(through-silicon via)에 의해 상기 복수의 트렌치 콘택트 중 하나 이상에 결합된 집적 회로 구조체. - 제1항 또는 제2항에 있어서,
상기 제1, 제2, 제3 및 제4 신호 라인들 중 하나는 평면도 관점에서 상기 복수의 반도체 나노와이어 스택 채널 구조체 중 하나 위의 상기 복수의 게이트 라인 중 하나에 결합된 집적 회로 구조체. - 제1항 또는 제2항에 있어서,
상기 셀 경계 내에서의 상기 제1, 제2, 제3 및 제4 신호 라인들 위의 복수의 전도성 라인 - 상기 복수의 전도성 라인은 상기 피치를 가짐- 을 추가로 포함하는 집적 회로 구조체. - 제1항 또는 제2항에 있어서,
상기 셀 경계의 ETE(end-to-end)는 상기 복수의 게이트 라인에 중심을 둔 집적 회로 구조체. - 제1항 또는 제2항에 있어서,
상기 셀 경계의 ETE(end-to-end)는 상기 복수의 트렌치 콘택트에 중심을 둔 집적 회로 구조체. - 집적 회로 구조체로서:
셀 경계 내에서의 복수의 반도체 핀 채널 구조체 위에서 연장되는 복수의 게이트 라인 - 상기 복수의 게이트 라인은 피치를 가짐 -;
상기 셀 경계 내에서의 복수의 소스 또는 드레인 구조체 위에서 연장되는 복수의 트렌치 콘택트 - 상기 복수의 트렌치 콘택트 중 개개의 것들이 상기 복수의 게이트 라인 중 개개의 것들과 교번함 -;
상기 셀 경계 내에서의 상기 복수의 게이트 라인 및 상기 복수의 트렌치 콘택트 위의 제1 신호 라인, 제2 신호 라인, 제3 신호 라인, 및 제4 신호 라인 - 상기 제1, 제2, 제3 및 제4 신호 라인들은 상기 피치의 1.5배의 최소 피치를 가짐 -; 및
상기 복수의 반도체 핀 채널 구조체 및 상기 복수의 소스 또는 드레인 구조체 아래에 있는 후면측 전력 전달 라인 - 상기 후면측 전력 전달 라인은 상기 셀 경계 내에서의 상기 복수의 트렌치 콘택트 중 하나에 결합됨 - 을 포함하는 집적 회로 구조체. - 제7항에 있어서,
상기 후면측 전력 전달 라인은 TSV(through-silicon via)에 의해 상기 복수의 트렌치 콘택트 중 하나 이상에 결합된 집적 회로 구조체. - 제7항 또는 제8항에 있어서,
상기 제1, 제2, 제3 및 제4 신호 라인들 중 하나는 평면도 관점에서 상기 복수의 반도체 핀 채널 구조체 중 하나 위의 상기 복수의 게이트 라인 중 하나에 결합된 집적 회로 구조체. - 제7항 또는 제8항에 있어서,
상기 셀 경계 내에서의 상기 제1, 제2, 제3 및 제4 신호 라인들 위의 복수의 전도성 라인 - 상기 복수의 전도성 라인은 상기 피치를 가짐- 을 추가로 포함하는 집적 회로 구조체. - 제7항 또는 제8항에 있어서,
상기 셀 경계의 ETE(end-to-end)는 상기 복수의 게이트 라인에 중심을 둔 집적 회로 구조체. - 제7항 또는 제8항에 있어서,
상기 셀 경계의 ETE(end-to-end)는 상기 복수의 트렌치 콘택트에 중심을 둔 집적 회로 구조체. - 컴퓨팅 디바이스로서:
보드; 및
상기 보드에 결합된 컴포넌트를 포함하고, 상기 컴포넌트는 집적 회로 구조체를 포함하고, 상기 집적 회로 구조체는:
셀 경계 내에서의 복수의 반도체 나노와이어 스택 채널 구조체 위에서 연장되는 복수의 게이트 라인 - 상기 복수의 게이트 라인은 피치를 가짐 -;
상기 셀 경계 내에서의 복수의 소스 또는 드레인 구조체 위에서 연장되는 복수의 트렌치 콘택트 - 상기 복수의 트렌치 콘택트 중 개개의 것들이 상기 복수의 게이트 라인 중 개개의 것들과 교번함 -;
상기 셀 경계 내에서의 상기 복수의 게이트 라인 및 상기 복수의 트렌치 콘택트 위의 제1 신호 라인, 제2 신호 라인, 제3 신호 라인, 및 제4 신호 라인 - 상기 제1, 제2, 제3 및 제4 신호 라인들은 상기 피치의 1.5배의 최소 피치를 가짐 -; 및
상기 복수의 반도체 나노와이어 스택 채널 구조체 및 상기 복수의 소스 또는 드레인 구조체 아래에 있는 후면측 전력 전달 라인 - 상기 후면측 전력 전달 라인은 상기 셀 경계 내에서의 상기 복수의 트렌치 콘택트 중 하나에 결합됨 - 을 포함하는 컴퓨팅 디바이스. - 제13항에 있어서,
상기 보드에 결합된 메모리를 추가로 포함하는 컴퓨팅 디바이스. - 제13항 또는 제14항에 있어서,
상기 보드에 결합된 통신 칩을 추가로 포함하는 컴퓨팅 디바이스. - 제13항 또는 제14항에 있어서,
상기 보드에 결합된 카메라를 추가로 포함하는 컴퓨팅 디바이스. - 제13항 또는 제14항에 있어서,
상기 컴포넌트는 패키징된 집적 회로 다이인 컴퓨팅 디바이스. - 컴퓨팅 디바이스로서:
보드; 및
상기 보드에 결합된 컴포넌트를 포함하고, 상기 컴포넌트는 집적 회로 구조체를 포함하고, 상기 집적 회로 구조체는:
셀 경계 내에서의 복수의 반도체 핀 채널 구조체 위에서 연장되는 복수의 게이트 라인 - 상기 복수의 게이트 라인은 피치를 가짐 -;
상기 셀 경계 내에서의 복수의 소스 또는 드레인 구조체 위에서 연장되는 복수의 트렌치 콘택트 - 상기 복수의 트렌치 콘택트 중 개개의 것들이 상기 복수의 게이트 라인 중 개개의 것들과 교번함 -;
상기 셀 경계 내에서의 상기 복수의 게이트 라인 및 상기 복수의 트렌치 콘택트 위의 제1 신호 라인, 제2 신호 라인, 제3 신호 라인, 및 제4 신호 라인 - 상기 제1, 제2, 제3 및 제4 신호 라인들은 상기 피치의 1.5배의 최소 피치를 가짐 -; 및
상기 복수의 반도체 핀 채널 구조체 및 상기 복수의 소스 또는 드레인 구조체 아래에 있는 후면측 전력 전달 라인 - 상기 후면측 전력 전달 라인은 상기 셀 경계 내에서의 상기 복수의 트렌치 콘택트 중 하나에 결합됨 - 을 포함하는 컴퓨팅 디바이스. - 제18항에 있어서,
상기 보드에 결합된 메모리를 추가로 포함하는 컴퓨팅 디바이스. - 제18항 또는 제19항에 있어서,
상기 보드에 결합된 통신 칩을 추가로 포함하는 컴퓨팅 디바이스. - 제18항 또는 제19항에 있어서,
상기 보드에 결합된 카메라를 추가로 포함하는 컴퓨팅 디바이스. - 제18항 또는 제19항에 있어서,
상기 컴포넌트는 패키징된 집적 회로 다이인 컴퓨팅 디바이스.
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