CN114944377A - 具有前侧信号线和背侧功率输送的集成电路结构 - Google Patents

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CN114944377A CN202210040960.5A CN202210040960A CN114944377A CN 114944377 A CN114944377 A CN 114944377A CN 202210040960 A CN202210040960 A CN 202210040960A CN 114944377 A CN114944377 A CN 114944377A
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Abstract

描述了具有前侧信号线和背侧功率输送的集成电路结构。在示例中，集成电路结构包括在单元边界内的多个半导体纳米线堆叠体沟道结构或鳍状物沟道结构上方延伸的多条栅极线。多个沟槽触点在单元边界内的多个源极或漏极结构上方延伸，多个沟槽触点中的各个沟槽触点与多条栅极线中的各条栅极线交替。第一信号线、第二信号线、第三信号线和第四信号线在单元边界内的多条栅极线和多个沟槽触点上方。背侧功率输送线耦接到单元边界内的多个沟槽触点中的一个沟槽触点。

Description

具有前侧信号线和背侧功率输送的集成电路结构
技术领域
本公开内容的实施例属于高级集成电路结构制造领域，并且特别地，是具有前侧信号线和背侧功率输送的集成电路结构。
背景技术
在过去的几十年里，集成电路中特征的缩放已经成为不断增长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限基板面积(real estate)上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上并入更多数量的存储器或逻辑器件，从而有助于制造具有增加容量的产品。然而，对越来越大容量的驱动并不是没有问题。优化每个器件的性能的必要性变得日益重要。
常规和当前已知的制造工艺中的变化性可能会限制将它们进一步扩展到10纳米节点或亚10纳米节点范围的可能性。因此，未来技术节点所需的功能部件的制造可能要求在当前制造工艺中引入新方法或整合新技术，或者用其取代当前制造工艺。
在集成电路器件的制造中，随着器件尺寸持续按比例缩放，多栅极晶体管(例如，三栅极晶体管)已经变得更加普遍。三栅极晶体管一般地制造在体硅衬底或绝缘体上硅衬底上。在一些情况下，优选体硅衬底，因为它们的成本较低并且与现有的高产量的体硅衬底基础设施兼容。
然而，缩放多栅极晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小，以及随着在给定区域中制造的基本构建块的绝对数量增加，对用于制造这些构建块的半导体工艺的约束已变得难以承受。
附图说明
图1A示出了根据本公开内容的实施例的具有前侧功率输送的互连堆叠体和具有背侧功率输送的互连堆叠体的截面图。
图1B示出了根据本公开内容的实施例的具有前侧功率输送的标准单元和具有背侧功率输送的标准单元的示意性平面图。
图2示出了根据本公开内容的实施例的在顶部和底部单元边界处具有深过孔边界(DVB)功率的标准单元架构的各种布局的示意性平面图。
图3A是示出根据本公开内容的实施例的标准单元的截面的示意图，该标准单元在单元内部具有4个M0信号布线轨道并且通过DVB(穿硅过孔)向顶部和底部单元边界进行背侧功率输送。
图3B示出了根据本公开内容的实施例的M0和M2轨道的选项的示意性平面图。
图4示出了根据本公开内容的实施例的逆变器的示意性平面图。
图5示出了根据本公开内容的实施例的传输门MUX结构的示意性平面图。
图6示出了根据本公开内容的实施例的具有1金属2使用的结构的4M0实施方式的示意性平面图。
图7示出了根据本公开内容的实施例的COAG特征图示的示意性平面图。
图8示出了根据本公开内容的实施例的m0停止和多晶硅和TCN轨道以及1.5PP最小ETE间距的示意性平面图。
图9示出了根据本公开内容的实施例的在顶部和底部单元边界处通过DVB(穿硅过孔)输送到单元的功率的示意性平面图。
图10A示出了具有设置在栅极电极的非有源部分上方的栅极触点的半导体器件的平面图。
图10B示出了具有设置在栅极电极的非有源部分上方的栅极触点的非平面半导体器件的截面图。
图11A示出了根据本公开内容的实施例的具有设置在栅极电极的有源部分上方的栅极触点过孔的半导体器件的平面图。
图11B示出了根据本公开内容的实施例的具有设置在栅极电极的有源部分上方的栅极触点过孔的非平面半导体器件的截面图。
图12A-图12J示出了根据本公开内容的实施例的制造全环栅集成电路结构的方法中的各种操作的截面图。
图13示出了根据本公开内容的一个实施方式的计算设备。
图14示出了包括本公开内容的一个或多个实施例的中介层。
图15是根据本公开内容的实施例的移动计算平台的等距视图，该移动计算平台采用了根据本文所述的一个或多个工艺制造或包括本文所述的一个或多个特征的IC。
图16示出了根据本公开内容的实施例的倒装芯片式安装的管芯的截面图
具体实施方式
描述了具有前侧信号线和背侧功率输送的集成电路结构。在下面的描述中，阐述了许多具体细节，例如具体集成及材料体系，以便提供对本公开内容的实施例的深入了解。对本领域的技术人员将显而易见的是可以在没有这些具体细节的情况下实践本公开内容的实施例。在其他实例中，没有详细地描述诸如集成电路设计布局的公知特征，以避免不必要地使本公开内容的实施例难以理解。此外，应当理解，在附图中示出的各种实施例是说明性的表示并且未必按比例绘制。
以下具体实施方式本质上仅是说明性的，并且并非旨在限制本主题的实施例或这种实施例的应用和用途。如本文所用，词语“示例性”意味着“用作示例、实例或说明”。本文描述为示例性的任何实施方式未必被理解为相比其他实施方式是优选的或有利的。此外，并非旨在受到前述技术领域、背景技术、发明内容或以下具体实施方式中呈现的任何明示或暗示的理论的约束。
本说明书包括对“一个实施例”或“实施例”的引用。短语“在一个实施例中”或“在实施例中”的出现不一定是指同一实施例。特定特征、结构或特性可以以与本公开内容一致的任何合适的方式组合。
术语。以下段落提供在本公开内容(包括所附权利要求书)中发现的术语的定义或上下文：
“包括”。该术语是开放式的。如在所附权利要求书中所使用的，该术语并不排除附加的结构或操作。
“被配置为”。各种单元或部件可以被描述或主张为“被配置为”执行一项或多项任务。在这种上下文中，“被配置为”用于通过指示该单元或部件包括在操作期间执行一项或多项那些任务的结构而隐含结构。这样，即使当指定的单元或部件目前不在操作(例如，未开启或活动)时，也可以将该单元或部件说成是被配置为执行任务。详述单元或电路或部件“被配置为”执行一项或多项任务明确地旨在不为该单元或部件援引35 U.S.C.§112第六段。
“第一”、“第二”等。如本文所用，这些术语用作其之后的名词的标记，而并不暗示任何类型的顺序(例如，空间、时间、逻辑等)。
“耦接”——以下描述是指“耦接”在一起的元件或节点或特征。如本文所用，除非另外明确指明，否则“耦接”意味着一个元件或节点或特征直接或间接连接到另一元件或节点或特征(或直接或间接与其通信)，并且不一定是机械方式。
另外，某些术语在以下描述中也可以仅用于参考的目的，并且因此这些术语并非旨在进行限制。例如，诸如“上部”、“下部”、“之上”和“下方”等术语是指附图中提供参考的方向。诸如“正”、“背”、“后”、“侧”、“外侧”和“内侧”等术语描述在一致但任意的参照系内部件的部分的取向或位置或两者，其通过参考描述所讨论部件的文字和相关联附图而被清楚地了解。这种术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
“抑制”——如本文所用，抑制用于描述减小影响或使影响最小化。当部件或特征被描述为抑制行为、运动或条件时，它可以完全防止结果或后果或未来的状态。另外，“抑制”还可以指减小或降低在其他情况下可能会发生的后果、性能或效应。因此，当部件、元件或特征被称为抑制结果或状态时，它不一定完全防止或消除所述结果或状态。
本文描述的实施例可以涉及前段工艺(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中图案化出各个器件(例如，晶体管、电容器、电阻器等)。FEOL一般地覆盖了直到(但不包括)金属互连层的沉积的每项内容。在最后的FEOL操作之后，结果通常是具有隔离的晶体管(例如，没有任何线路)的晶圆。
本文描述的实施例可以涉及后段工艺(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中利用晶圆上的例如一个或多个金属化层的线路将各个器件(例如，晶体管、电容器、电阻器等)互连。BEOL包括触点、绝缘层(电介质)、金属层级、以及用于芯片到封装连接的接合部位。在制造阶段的BEOL部分中，形成触点(焊盘)、互连线、过孔和电介质结构。对于现代IC工艺而言，可以在BEOL中添加超过10个金属层。
下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构或者FEOL和BEOL处理和结构两者。特别地，尽管可以使用FEOL处理情形示出示例性处理方案，但这样的方法也可以适用于BEOL处理。同样，尽管可以使用BEOL处理情形示出示例性处理方案，但这样的方法也可以适用于FEOL处理。
一个或多个实施例涉及边界深过孔标准单元架构。一个或多个实施例涉及具有背侧功率输送的四线金属0(4M0)轨道架构。可以实施一个或多个实施例以实现更短的单元高度，实现最小面积并且支持工艺缩放。
根据本公开内容的实施例，描述了具有4个信号布线M0轨道的架构，其支持适用于FinFET和全环栅晶体管两者的最小面积设计。先前技术节点中的库在任何给定单元高度内使用5个或更多个信号布线M0轨道，以便将标准单元面积减小到最小面积设计。本文描述的架构允许节点级功率/性能/面积缩放，同时保持M0/M1/M2间距松散。
为了提供上下文，水平信号布线轨道可以是实现最小标准单元面积的最关键因素。因此，从设计角度来看，在任何给定标准单元高度内具有更多的水平(金属0，M0)轨道以实现最小面积可能是优选的。对于任何给定单元高度，这可能需要更紧密的M0间距，这增加了工艺成本、风险和潜在的产品上市时间。因此，从工艺开发的角度来看，具有较少的水平布线轨道(因此更松散的M0间距)的架构可能是优选的。另外，更松散的金属间距可以使工艺能够更好地权衡互连电阻和电容，从而导致更好的性能和/或功率降低。
为了提供上下文，第一代EUV技术使用需要保守的方法来进行金属图案化。不是限定需要间距减半或光刻-蚀刻-光刻-蚀刻方法的金属间距，而是直接印刷方法被认为是更安全和成本有效的。早期的技术节点在固定宽度和空间的情况下采用紧密的M0间距。M0间距在后来的技术节点高密度和高性能库中被放宽。在实施例中，为了以反向缩放金属间距实现面积缩放，金属0架构从大于或等于5个信号轨道更新为4个信号轨道，其中金属宽度和空间灵活性高于最小间距。
与较早的工艺过程相比，可以实现高布线效率同时减少单元级上的金属轨道计数的三个项目可以包括(1)M0停止点灵活性(例如，金属边缘可以在多晶硅/栅极或沟槽触点/tcn处停止)，(2)M0最小长度减小到1.5×多晶硅间距-M0 ETE，和/或(3)边界深过孔，其从晶圆或衬底背侧输送功率以消除为单元设计上的功率/GND网络保留的规定。与具有更高轨道计数的早期架构相比，上述三个项目可以实现相等或更好的单元布线能力。
为了提供上下文，可以实施有源栅极上触点(COAG)特征，以在单元级上实现比可比较的竞争对手4轨道库架构更高的布线效率。先前的4轨道库具有复杂电路的低布线效率，例如传输门。这种缺陷导致对可比较的顺序单元族的更大的轨道计数要求。利用COAG特征可以实现更高的布线效率，其中栅极连接不限于远离扩散的2个中心金属轨道。相反，所有信号轨道可以用于栅极连接，而与具有更简单的金属0/金属1要求的扩散的接近度无关。另外，COAG特征在紧挨着栅极过孔时不需要切割TCN(扩散触点)。因此，COAG允许宽松的金属0和金属1间距，或者换句话说，允许较低的轨道计数以实现相同或更优的布线效率。
传统上，从前侧互连输送功率。在标准单元级，功率可以正好在晶体管的顶部上或从顶部和底部单元边界输送。从顶部和底部单元边界输送的功率使得能够实现具有略高的功率网络电阻的相对较短的标准单元高度。然而，前侧功率网络与信号布线共享互连堆叠体并且减少信号布线轨道。另外，对于高性能设计，顶部和底部单元边界功率金属线必须足够宽以降低功率网络电阻并且提高性能。这通常导致单元高度增加。根据本公开内容的一个或多个实施例，可以实施从晶圆或衬底背侧输送功率以解决面积和性能问题。在单元级，可能不再需要顶部和底部单元边界处的较宽金属0功率，并且因此可以减小单元高度。另外，可以显著降低功率网络电阻，从而提高性能。在块和芯片级，前侧信号布线轨道由于去除的电源布线而增加，并且功率网络电阻由于非常宽的导线、大的过孔和减少的互连层而显著降低。
在早期技术中，从凸块到晶体管的功率输送网络需要大量的块资源。金属堆叠体上的这种资源使用在一些工艺节点中将其自身表示为在块级中具有布局版本化或单元放置限制的标准单元架构。在实施例中，从前侧金属堆叠体消除功率输送网络允许块中的自由滑动单元放置，而没有功率输送复杂性和放置相关的延迟定时变化。
作为比较，图1A示出了根据本公开内容的实施例的具有前侧功率输送的互连堆叠体和具有背侧功率输送的互连堆叠体的截面图。
参考图1A，具有前侧功率输送的互连堆叠体100包括晶体管102以及信号和功率输送金属化104。晶体管102包括体衬底106、半导体鳍状物108、端子110和器件触点112。信号和功率输送金属化104包括导电过孔114、导电线116和金属凸块118。
再次参考图1A，具有背侧功率输送的互连堆叠体150包括晶体管152、前侧信号金属化154A和功率输送金属化154B。晶体管152包括半导体纳米线或纳米带158、端子160和器件触点162以及边界深过孔163。前侧信号金属化154A包括导电过孔164A和导电线166A。功率输送金属化154B包括导电过孔164B、导电线166B和金属凸块168。
作为比较，图1B分别示出了根据本公开内容的实施例的具有前侧功率输送(例如，基于诸如互连堆叠体100的互连堆叠体)的标准单元182和具有背侧功率输送(例如，基于诸如互连堆叠体150的互连堆叠体)的标准单元192的示意性平面图180和190。
根据本公开内容的实施例，4M0信号布线轨道架构与从背侧输送的顶部和底部单元边界电源组合。作为示例，图2示出了根据本公开内容的实施例的在顶部和底部单元边界处具有深过孔边界(DVB)功率的标准单元架构的各种布局的示意性平面图。
参考图2，栅极级布局200A包括N扩散部202、P扩散部204、沟槽触点206、多晶硅/栅极208、栅极过孔218、背侧过孔224(深过孔边界或穿硅过孔)和背侧金属0(226)。金属1布局200B包括金属0线210、金属1线212和过孔0(220)。金属2布局200C包括金属1线212、金属2线214和过孔1(222)。
再次参考图2，在实施例中，架构和对应的设计规则实现在任何给定单元高度和晶体管栅极间距下具有非常低的功率网络电阻的最小标准单元面积设计。这可以导致最小面积、更低功率和更高性能的标准单元库。另外，从前侧互连堆叠体去除功率输送网络，从而导致更多的信号布线轨道，并且因此即使在相同的标准单元面积的情况下也减小了块/芯片面积。在特定实施例中，标准单元架构的特征在于4个水平M0信号布线轨道，其具有在1.5*栅极间距等效m0插头最小间距处在多晶硅边缘和TCN边缘处停止的能力。功率从晶圆背侧输送，消除了对来自前侧金属堆叠体的单元级上的功率网络输送资源的需要。使用1:1的栅极与金属1比率，其中最小长度为2*M0间距-M1 ETE。实施诸如本文所述的标准单元的益处包括以下中的一个或多个：最小单元面积、更高性能、低功率和易于使用库、改进的引脚命中点和用于芯片设计的更多布线资源、低工艺成本、风险、以及更简单的工艺流程和更快的上市时间。
图3A是示出根据本公开内容的实施例的标准单元的截面的示意图，该标准单元在单元内部具有4个M0信号布线轨道并且通过DVB(穿硅过孔)向顶部和底部单元边界进行背侧功率输送。
参考图3A，集成电路结构300包括N扩散部302、P扩散部304、沟槽触点306、金属0线308、背侧过孔310(深过孔边界或穿硅过孔)和背侧金属0(312)。集成电路结构300包括单元高度内的4个信号金属0布线轨道，其中ETE以多晶硅或TCN轨道为中心并且最小间距为1.5PP(多晶硅间距)，从具有穿硅过孔(DVB)的顶部和底部单元边界从背侧输送的功率，栅极间距金属1(具有栅极间距的金属1)，COAG特征以允许从任何信号金属0轨道进行栅极连接，以及以多晶硅轨道为中心的左和右单元边界。
再次参考图3A，集成电路结构包括在单元边界内的多个半导体纳米线堆叠体沟道结构或半导体鳍状物沟道结构上方延伸的多条栅极线，多条栅极线具有间距。多个沟槽触点在单元边界内的多个源极或漏极结构上方延伸，多个沟槽触点中的各个沟槽触点与多条栅极线中的各条栅极线交替。第一信号线、第二信号线、第三信号线和第四信号线在单元边界内的多条栅极线和多个沟槽触点上方，第一信号线、第二信号线、第三信号线和第四信号线具有间距的1.5倍的最小间距。
在一个实施例中，背侧功率输送线在多个半导体纳米线堆叠体沟道结构或半导体鳍状物沟道结构以及多个源极或漏极结构下方，背侧功率输送线耦接到单元边界内的多个沟槽触点中的一个沟槽触点。在特定的这样的实施例中，背侧功率输送线通过穿硅过孔耦接到多个沟槽触点中的一个或多个沟槽触点。
在一个实施例中，从平面图角度来看，第一信号线、第二信号线、第三信号线和第四信号线中的一条信号线在多个半导体纳米线堆叠体沟道结构或半导体鳍状物沟道结构中的一个上方耦接到多条栅极线中的一条栅极线。在一个实施例中，集成电路结构还包括在单元边界内的第一信号线、第二信号线、第三信号线和第四信号线之上的多条导电线。在一个这样的实施例中，多条导电线具有间距。
在一个实施例中，单元边界的端到端(ETE)以多条栅极线为中心。在另一个实施例中，单元边界的端对端(ETE)以多个沟槽触点为中心。
图3B示出了根据本公开内容的实施例的M0和M2轨道的选项的示意性平面图。参考图3B，布局330包括金属0线332和金属2线334。金属0线332具有规则的宽度和可变的间隔。金属2线334具有规则的宽度和规则的间隔。布局350包括金属0线352和金属2线354。金属0线352具有规则的宽度和规则的间隔。金属2线354具有规则的宽度和规则的间隔。
在实施例中，可以通过以下特征中的一个或多个来检测标准单元中的边界深过孔：(1)在IP块中，将不存在从前端凸块输送的功率/接地输送网络。相反，到标准单元的功率通过连接到晶圆背侧金属网络的顶部和底部单元边界上的过孔来分配。这是通过扩展扩散触点(TCN)以接触边界过孔来实现的；(2)通常，在早期架构中，可以在顶部/底部单元边界m0和m2轨道上观察到功率/接地网络。另一方面，除了信号屏蔽目的之外，对于大多数单元，单元边界上的m0/m2将不承载功率/接地网络。更常见的是，如果使用它，则它将用于块级信号布线；(3)深边界过孔可以并且将用于两种不同的工艺中。一种这样的工艺可以基于FinFET器件，而另一种工艺可以基于全环栅(例如，纳米线或纳米带)器件；(4)架构使用M0模式，其中存在与单元边界对准的m0轨道(其主要意图用于块级布线)，以及在单元内部并且意图用于信号布线的4个M0轨道。有源金属0(具有过孔，长度短至(1.5*多晶硅间距)-(金属0端对端))具有将插头中心与多晶硅和TCN轨道两者对准的能力是该架构的标志。该特征允许这些架构具有仅使用包含在单个单元高度内的4个M0信号轨道以小至2个多晶硅间距在单个高度单元中布线复杂结构(诸如传输门结构)的能力。然而，该架构不限于仅在单元内的4个M0信号轨道和以顶部/底部单元边界为中心的M0轨道。单元可以被设计为更高，或者可以使后端堆叠体紧密以使5个或更多个M0信号轨道包含在单个高度中；(5)架构在金属1与栅极(多晶硅)间距之间具有1:1的传动比。具有过孔的有源金属1长度可以短至(2*M0间距)-(M1端到端)。该特征允许块级的高布线性，同时在金属1与栅极(多晶硅)间距之间使用1:1的传动比。另一方面，在较早的技术中常见的是，金属1与栅极(多晶硅)间距之间的3:2传动比，其对于给定数量的多晶硅轨道，产生更高数量的M1轨道。该架构不仅限于1:1的传动比。它可以与3:2传动比或更高的传动比兼容。
在实施例中，标准单元架构的特征在于4个信号金属0布线轨道，其可以在多晶硅或TCN轨道处停止，其中顶部和底部单元边界功率TSV连接到TCN和背侧金属。顶部和底部单元边界上的额外M0轨道不被标准单元设计使用，并且可以用作块和芯片级设计的布线轨道。在实施例中，架构具有4个金属0轨道，其具有在单元高度内的多晶硅和TCN处停止以用于信号布线的能力。顶部和底部单元边界DVB连接到TCN和BM0以输送功率。左单元边界和右单元边界以多晶硅轨道为中心。栅极间距用作金属1间距。COAG特征允许从任何信号金属0轨道进行栅极连接。
图4示出了根据本公开内容的实施例的逆变器的示意性平面图。参考图4，布局400包括N扩散部402、P扩散部404、沟槽触点406、多晶硅/栅极408、金属0线410、沟槽过孔412、栅极过孔414、背侧过孔416(深过孔边界或穿硅过孔)、背侧金属0(418)、过孔0(420)和金属1线422。在一个实施例中，DVB是与顶部和底部单元边界对准的大穿硅过孔(TSV)。当TCN与DVB重叠时，它们被连接。信号TCN和多晶硅与DVB间隔开。宽的背侧BM0层方向落在DVB上以提供功率输送。基本器件可以基于鳍状物或带。
在实施例中，顶部和底部单元边界处的金属0不被单元设计使用，并且可以被块级设计用作布线层。然而，在双倍和多个单元高度中，如果多个单个单元高度位置处的金属0不在顶部和底部单元边界处，则它们可以由单元级设计使用。在仅4个金属0用于信号布线的情况下，设计需要多于4个水平布线轨道的单元可能是非常具有挑战性的。前几代中的库支持多达7个金属0轨道。以下部分描述了如何设计需要多于4个金属0轨道的单元，最常见的是传输门MUX结构。通常，必须使用金属2轨道。然而，具有这些结构的单元通常是低引脚密度单元。一些金属2的使用通常不影响块级布线，块级布线已经由许多布线块示出。
图5示出了根据本公开内容的实施例的传输门MUX结构的示意性平面图。参考图5，布局500包括N扩散部502、P扩散部504、沟槽触点506、多晶硅/栅极508、金属0线510、沟槽过孔512和栅极过孔514。M0可以在多晶硅和TCN轨道两者处停止。这允许相同的金属0轨道共享以着陆所需的栅极和扩散触点。
图6示出了根据本公开内容的实施例的具有1金属2使用的结构(例如，XOR结构)的4M0实施方式的示意性平面图。参考图6，布局600A和600B共同包括N扩散部602、P扩散部604、沟槽触点606、多晶硅/栅极608、金属0线610、金属1线612、沟槽过孔614、栅极过孔616、过孔0(618)、过孔1(620)和金属2线622。在双向金属1的支撑(由直接印刷EUV支撑的松弛间距金属1的益处)的情况下，结构被设计成具有1金属2使用。然而，该解决方案具有其自己的一组设计规则要求。除了背侧功率输送之外，它们中的大多数可以在没有任何影响的情况下获得，并且在前几代中得到支持。
在实施例中，为了实现最小单元面积，栅极触点被放置在所有4个信号金属轨道下。这允许直接扩散到栅极连接，而不需要切换金属轨道。所需的工艺特征是有源栅极上触点(COAG)。图7示出了根据本公开内容的实施例的COAG特征图示的示意性平面图。参考图7，布局包括N扩散部702、P扩散部704、沟槽触点706、多晶硅/栅极708、金属0线710、沟槽过孔712、栅极过孔714和背侧过孔716(深过孔边界或穿硅过孔)。
在实施例中，为了将栅极和扩散触点放置在4M0轨道架构下的紧凑传输门MUX结构下，如上面结合图5所述共享金属0轨道。这可能需要金属0在多晶硅或TCN轨道处断裂。图8示出了根据本公开内容的实施例的m0停止和多晶硅和TCN轨道以及1.5PP最小ETE间距的示意性平面图。参考图8，布局800包括沟槽触点802、多晶硅/栅极804、金属0线806、沟槽过孔808和栅极过孔810。
再次参考图8，在实施例中，为了实现最小单元面积并且同时减少寄生以提供性能并且降低功率，较短的金属0是优选的。前几代支持最小2PP M0 ETE间距，1PP间距仅在虚设/填充金属0上受支持。在一个实施例中，本文描述的架构需要1.5PP最小金属ETE间距。
在实施例中，4个金属0轨道专用于信号布线。利用来自前侧或背侧互连堆叠体的附加金属0轨道来输送功率。除了单元高度减小之外，背侧功率输送还为高性能设计提供了块级的显著面积和性能益处。DVB是穿硅过孔层，其位于顶部和底部单元边界处，并且连接到TCN和BM0以将功率输送到标准单元。图9示出了根据本公开内容的实施例的在顶部和底部单元边界处通过DVB(穿硅过孔)输送到单元的功率的示意性平面图。参考图9，布局900包括N扩散部902、P扩散部904、沟槽触点906、多晶硅/栅极908、金属0线910、沟槽过孔912、栅极过孔914、背侧过孔916(深过孔边界或穿硅过孔)和背侧金属0(918)。背侧过孔916例如在位置920处连接到沟槽触点906和背侧金属0(918)。
在实施例中，利用上述设计规则支持，通常高性能和高密度库中的所有标准单元可以以具有最小金属2使用的理论最小多晶硅间距来设计。
在另一方面，描述了有源栅极上触点(COAG)结构和工艺。本公开内容的一个或多个实施例涉及半导体结构或器件，该半导体结构或器件具有设置在该半导体结构或器件的栅极电极的有源部分上方的一个或多个栅极触点结构(例如，作为栅极触点过孔)。本公开内容的一个或多个实施例涉及制造半导体结构或器件的方法，该半导体结构或器件具有形成在该半导体结构或器件的栅极电极的有源部分上方的一个或多个栅极触点结构。本文所述的方法可以用于通过在有源栅极区域上方实现栅极触点形成来减小标准单元面积。根据一个或多个实施例，实施锥形栅极和沟槽触点，以实现COAG制造。可以实施实施例以能够以紧密的间距进行图案化。
为了提供用于COAG处理方案的重要性的进一步背景，在空间和布局约束与当前一代空间和布局约束相比有些宽松的技术中，可以通过形成到设置在隔离区域上方的栅极电极的一部分的触点来制造到栅极结构的触点。作为示例，图10A示出了具有设置在栅极电极的非有源部分上方的栅极触点的半导体器件的平面图。
参考图10A，半导体结构或器件1000A包括设置在衬底1002中并且在隔离区域1006内的扩散或有源区域1004。一条或多条栅极线(又称为多晶硅线)(例如，栅极线1008A、1008B和1008C)设置在扩散或有源区域1004上方以及隔离区域1006的一部分上方。源极或漏极触点(又称为沟槽触点)(例如，触点1010A和1010B)设置在半导体结构或器件1000A的源极和漏极区域上方。沟槽触点过孔1012A和1012B分别提供到沟槽触点1010A和1010B的接触。单独的栅极触点1014和上面的栅极触点过孔1016提供到栅极线1008B的接触。与源极沟槽触点1010A或漏极沟槽触点1010B相对比，栅极触点1014从平面图角度来看设置在隔离区域1006上方而非扩散或有源区域1004上方。此外，栅极触点1014和栅极触点过孔1016两者均未设置在源极沟槽触点1010A或漏极沟槽触点1010B之间。
图10B示出了具有设置在栅极电极的非有源部分上方的栅极触点的非平面半导体器件的截面图。参考图10B，半导体结构或器件1000B(例如，图10A的器件1000A的非平面版本)包括由衬底1002形成的并且在隔离区域1006内的非平面扩散或有源区域1004B(例如，鳍状物结构)。栅极线1008B设置在该非平面扩散或有源区域1004B上方以及隔离区域1006的一部分上方。如图所示，栅极线1008B包括栅极电极1050和栅极电介质层1052，以及电介质帽盖层1054。从这一角度还可以看到栅极触点1014和上面的栅极触点过孔1016，以及上面的金属互连1060，它们全部设置在层间电介质堆叠体或层1070中。从图10B的角度还可以看出，栅极触点1014设置在隔离区域1006上方，而非设置在非平面扩散或有源区域1004B上方。
再次参考图10A和图10B，半导体结构或器件1000A和1000B的布置分别将栅极触点置于隔离区域上方。这样的布置浪费了布局空间。然而，将栅极触点置于有源区域上方将需要极严格的配准预算，或者必须增加栅极尺寸以提供足够的空间来着陆栅极触点。此外，历史上，由于钻孔穿过其他栅极材料(例如，多晶硅)并且接触下面的有源区域的风险，已经避免了扩散区域上方的到栅极的触点。本文所述的一个或多个实施例通过提供可行的方法和所得结构来制造接触在扩散或有源区域上方形成的栅极电极的部分的触点结构，从而解决上述问题。
作为示例，图11A示出了根据本公开内容的实施例的具有设置在栅极电极的有源部分上方的栅极触点过孔的半导体器件的平面图。参考图11A，半导体结构或器件1100A包括设置在衬底1102中并且在隔离区域1106内的扩散或有源区域1104。一条或多条栅极线(例如，栅极线1108A、1108B和1108C)设置在扩散或有源区域1104上方以及隔离区域1106的一部分上方。源极或漏极沟槽触点(例如，沟槽触点1110A和1110B)设置在半导体结构或器件1100A的源极和漏极区域上方。沟槽触点过孔1112A和1112B分别提供到沟槽触点1110A和1110B的接触。没有居间的单独栅极触点层的栅极触点过孔1116提供到栅极线1108B的接触。与图10A相对比，栅极触点1116从平面图的角度来看设置在扩散或有源区域1104上方并且在源极触点1110A与漏极触点1110B之间。
图11B示出了根据本公开内容的实施例的具有设置在栅极电极的有源部分上方的栅极触点过孔的非平面半导体器件的截面图。参考图11B，半导体结构或器件1100B(例如，图11A的器件1100A的非平面版本)包括由衬底1102形成的并且在隔离区域1106内的非平面扩散或有源区域1104B(例如，鳍状物结构)。栅极线1108B设置在该非平面扩散或有源区域1140B上方以及隔离区域1106的一部分上方。如图所示，栅极线1108B包括栅极电极1150和栅极电介质层1152，以及电介质帽盖层1154。从这一角度还可以看到栅极触点过孔1116以及上面的金属互连1160，这两者均设置在层间电介质堆叠体或层1170中。从图11B的角度还可以看出，栅极触点过孔1116设置在非平面扩散或有源区域1104B上方。
因此，再次参考图11A和图11B，在实施例中，沟槽触点过孔1112A、1112B和栅极触点过孔1116形成在同一层中并且基本上共平面。与图10A和图10B相比，到栅极线的触点将另外包括附加的栅极触点层，例如，其可以垂直于对应的栅极线延伸。然而，在结合图11A和图11B描述的(一个或多个)结构中，结构1100A和1100B的制造分别使得能够在有源栅极部分上直接从金属互连层着陆触点，而不会与相邻的源漏区域短路。在实施例中，通过消除在隔离上延伸晶体管栅极以形成可靠触点的需要，这种布置提供了电路布局的大面积减小。如通篇所使用的，在实施例中，对栅极的有源部分的提及是指栅极线或结构的设置在下面的衬底的有源或扩散区域上方(从平面图角度来看)的部分。在实施例中，对栅极的非有源部分的提及是指栅极线或结构的设置在下面的衬底的隔离区域上方(从平面图的角度)的部分。
在实施例中，半导体结构或器件1100是非平面器件，例如但不限于fin-FET或三栅极器件。在这样的实施例中，对应的半导体沟道区域由三维主体构成或形成在三维主体中。在一个这样的实施例中，栅极线1108A和1108B的栅极电极堆叠体至少围绕三维主体的顶表面和一对侧壁。在另一实施例中，至少沟道区域被制成为分立的三维主体，例如在全环栅器件中。在一个这样的实施例中，栅极线1108A和1108B的栅极电极堆叠体各自完全围绕沟道区域。
一般地，一个或多个实施例涉及用于将栅极触点过孔直接着陆在有源晶体管栅极上的方法和由其形成的结构。这种方法可以消除为了接触目的而在隔离上延伸栅极线的需要。这种方法还可以消除对用于从栅极线或结构传导信号的单独的栅极触点(GCN)层的需要。在实施例中，通过使触点金属凹陷在沟槽触点(TCN)中并且在工艺流程中引入附加的电介质材料(例如，沟槽绝缘层(TILA))来实现消除上述特征。包括附加电介质材料作为沟槽触点电介质帽盖层，其具有与用于栅极对准触点工艺(GAP)处理方案(例如，使用栅极绝缘层(GILA))中的沟槽触点对准的栅极电介质材料帽盖层不同的蚀刻特性。
作为示例性制造方案，起始结构包括设置在衬底之上的一个或多个栅极堆叠体结构。栅极堆叠体结构可以包括栅极电介质层和栅极电极。沟槽触点(例如，到衬底的扩散区域或到形成在衬底内的外延区域的触点)通过电介质间隔体与栅极堆叠体结构间隔开。绝缘帽盖层可以设置在栅极堆叠体结构上(例如，GILA)。在一个实施例中，可以由层间电介质材料制造的触点阻挡区域或“触点插塞”包括在要阻挡触点形成的区域中。
在实施例中，触点图案基本上完美地与现有的栅极图案对准，同时消除了具有非常严格的配准预算的光刻操作的使用。在一个这样的实施例中，该方法使得能够使用固有的高选择性的湿法蚀刻(或各向异性干法蚀刻工艺，其中一些是非等离子体，气相各向同性蚀刻(例如，与经典干法或等离子体蚀刻相比))来生成触点开口，在实施例中，通过利用现有的栅极图案结合触点插塞光刻操作来形成触点图案，在一个这样的实施例中，该方法使得能够消除对如在其他方法中使用的用于生成触点图案的其他关键光刻操作的需要。这也允许具有较大边缘放置误差容限的完美或接近完美的自对准。在实施例中，沟槽触点栅格不是单独图案化的，而是形成在多晶硅(栅极)线之间。例如，在一个这样的实施例中，在栅极光栅图案化之后但在栅极光栅切割之前形成沟槽触点栅格。
此外，栅极堆叠体结构可以通过替换栅极工艺来制造。在这种方案中，可以去除虚设栅极材料(例如，多晶硅或氮化硅柱材料)，并且用永久栅极电极材料替换虚设栅极材料。在一个这样的实施例中，在该工艺中还形成永久栅极电介质层，而不是从较早的处理中进行。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括SF6的干法蚀刻工艺去除。在另一实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括含水NH4OH或四甲基氢氧化铵的湿法蚀刻工艺去除。在一个实施例中，虚设栅极由氮化硅构成，并且利用包括含水磷酸的湿法蚀刻去除。
在实施例中，本文描述的一个或多个方法实质上考虑了与虚设和替换触点工艺结合的虚设和替换栅极工艺。在一个这样的实施例中，在替换栅极工艺之后执行替换触点工艺，以允许永久栅极堆叠体的至少一部分的高温退火。例如，在特定的这种实施例中，例如在形成栅极电介质层之后，在大于大约600摄氏度的温度下执行对永久栅极结构的至少一部分的退火。在形成永久触点之前执行退火。
接着，可以使沟槽触点凹陷，以提供凹陷的沟槽触点，其具有低于相邻间隔体的顶表面的高度。然后在凹陷的沟槽触点(例如，TILA)上形成绝缘帽盖层。根据本公开内容的实施例，凹陷的沟槽触点上的绝缘帽盖层由具有与栅极堆叠体结构上的绝缘帽盖层不同的蚀刻特性的材料构成。
可以通过对间隔体和栅极绝缘帽盖层的材料具有选择性的工艺使沟槽触点凹陷。例如，在一个实施例中，通过诸如湿法蚀刻工艺或干法蚀刻工艺的蚀刻工艺使沟槽触点凹陷。沟槽触点绝缘帽盖层可以通过适于在沟槽触点的暴露部分之上提供共形和密封层的工艺形成。例如，在一个实施例中，通过化学气相沉积(CVD)工艺形成沟槽触点绝缘帽盖层作为整个结构之上的共形层。然后例如通过化学机械抛光(CMP)对共形层进行平面化，以仅在凹陷的沟槽触点之上提供沟槽触点绝缘帽盖层材料。
关于栅极或沟槽触点绝缘帽盖层的合适材料组合，在一个实施例中，栅极-沟槽触点绝缘帽盖材料对中的一个由氧化硅构成，而另一个由氮化硅构成。在另一实施例中，栅极-沟槽触点绝缘帽盖材料对中的一个由氧化硅构成，而另一个由掺碳的氮化硅构成。在另一实施例中，栅极-沟槽触点绝缘帽盖材料对中的一个由氧化硅构成，而另一个由碳化硅构成。在另一实施例中，栅极-沟槽触点绝缘帽盖材料对中的一个由氮化硅构成，而另一个由掺碳的氮化硅构成。在另一实施例中，栅极-沟槽触点绝缘帽盖材料对中的一个由氮化硅构成，而另一个由碳化硅构成。在另一实施例中，栅极-沟槽触点绝缘帽盖材料对中的一个由掺碳的氮化硅构成，而另一个由碳化硅构成。
在另一方面中，描述了纳米线或纳米带结构。可以通过替换栅极沟槽执行纳米线或纳米带释放处理。下文描述这样的释放工艺的示例。另外，在又一方面中，由于图案化复杂性，后端(BE)互连缩放可能导致较低的性能和较高的制造成本。可以实施本文描述的实施例以实现用于纳米线晶体管的前侧和背侧互连集成。本文描述的实施例可以提供实现相对较宽的互连间距的方法。结果可以是提高的产品性能和更低的图案化成本。可以实施实施例以实现具有低功率和高性能的缩放纳米线或纳米带晶体管的鲁棒功能。
本文描述的一个或多个实施例涉及使用部分源极或漏极(SD)和非对称沟槽触点(TCN)深度的用于纳米线或纳米带晶体管的双外延(EPI)连接。在实施例中，通过形成纳米线/纳米带晶体管的源极漏极开口来制造集成电路结构，该开口部分地填充有SD外延。开口的剩余部分填充有导电材料。在源极或漏极侧之一上的深沟槽形成使得能够直接接触背侧互连级。
作为用于制造另一全环栅器件的示例性工艺流程，图12A-图12J示出了根据本公开内容的实施例的制造全环栅集成电路结构的方法中的各种操作的截面图。
参考图12A，制造集成电路结构的方法包括形成起始堆叠体，起始堆叠体包括在鳍状物1202(例如，硅鳍状物)之上的交替的牺牲层1204和纳米线1206。纳米线1206可以被称为纳米线的垂直布置。可以在交替的牺牲层1204和纳米线1206之上形成保护帽盖1208，如所示的。还如图所示，可以在交替的牺牲层1204和纳米线1206下方形成弛豫缓冲层1252和缺陷修改层1250。
参考图12B，栅极堆叠体1210形成在水平纳米线1206的垂直布置上方。然后通过去除牺牲层1204的部分来释放水平纳米线1206的垂直布置的部分，以提供凹陷的牺牲层1204'和空腔1212，如图12C所示。
应当理解，图12C的结构可以在不首先执行下面描述的深蚀刻和不对称触点处理的情况下完成制造。在任一种情况下(例如，具有或不具有不对称触点处理)，在实施例中，制造工艺涉及使用提供具有外延小块(nub)的全环栅集成电路结构的工艺方案，该外延小块可以是垂直分立的源极或漏极结构。
参考图12D，上栅极间隔体1214形成在栅极结构1210的侧壁处。空腔间隔体1216形成在上栅极间隔体1214下方的空腔1212中。然后可选地执行深沟槽触点蚀刻以形成沟槽1218并且形成凹陷的纳米线1206'。如图所示，还可以存在经图案化的弛豫缓冲层1252'和经图案化的缺陷修改层1250'。
然后在沟槽1218中形成牺牲材料1220，如图12E所示。在其他工艺方案中，可以使用隔离的沟槽底部或硅沟槽底部。
参考图12F，在水平纳米线1206'的垂直布置的第一端处形成第一外延源极或漏极结构(例如，左侧特征1222)。在水平纳米线1206'的垂直布置的第二端处形成第二外延源极或漏极结构(例如，右侧特征1222)。在实施例中，如图所示，外延源极或漏极结构1222是垂直分立的源极或漏极结构，并且可以被称为外延小块。
然后在栅极电极1210的侧面处并且与源极或漏极结构1222相邻地形成层间电介质(ILD)材料1224，如图12G所示。参考图12H，使用替换栅极工艺来形成永久栅极电介质1228和永久栅极电极1226。然后去除ILD材料1224，如图12I所示。然后从源极漏极位置中的一个(例如，右手侧)去除牺牲材料1220以形成沟槽1232，但是不从源极漏极位置中的另一个去除牺牲材料1220以形成沟槽1230。
参考图12J，形成耦接到第一外延源极或漏极结构(例如，左侧特征1222)的第一导电触点结构1234。形成耦接到第二外延源极或漏极结构(例如，右侧特征1222)的第二导电触点结构1236。第二导电触点结构1236沿着鳍状物1202比第一导电触点结构1234形成得更深。在实施例中，尽管未在图12J中示出，但是该方法还包括在鳍状物1202的底部处形成第二导电触点结构1236的暴露表面。导电触点可以包括接触电阻减小层和主接触电极层，其中示例可以包括Ti、Ni、Co(对于前者，并且对于后者是W、Ru、Co)
在实施例中，第二导电触点结构1236沿着鳍状物1202比第一导电触点结构1234更深，如图所示。在一个这样的实施例中，第一导电触点结构1234不沿着鳍状物1202，如图所示。在未示出的另一这样的实施例中，第一导电触点结构1234部分地沿着鳍状物1202。
在实施例中，第二导电触点结构1236沿着鳍状物1202的整体。在实施例中，尽管未示出，但是在鳍状物1202的底部通过背侧衬底去除工艺暴露的情况下，第二导电触点结构1236在鳍状物1202的底部处具有暴露表面。
在另一方面中，为了能够触及一对非对称源极和漏极触点结构的两个导电触点结构，可以使用前侧结构的背侧显露制造方法来制造本文描述的集成电路结构。在一些示例性实施例中，晶体管或者其他器件结构的背侧显露需要晶圆级背侧处理。与常规TSV类型的技术对比，可以以器件单元的密度执行如本文所述的晶体管的背侧显露，并且甚至在器件的子区域内执行显露。此外，可以执行晶体管的这种背侧显露，以基本上去除在前侧器件处理期间器件层设置在其上的所有施主衬底。这样，在晶体管的背侧显露之后的器件单元中的半导体厚度可能仅为几十或几百纳米的情况下，微米深的TSV变得不必要。
本文描述的显露技术可以实现从“自底向上”器件制造到“中心向外”制造的范例转变，其中，“中心”是用于前侧制造、从背侧显露、并且再次用于背侧制造的任何层。当主要依赖于前侧处理时，对器件结构的前侧和显露背侧的处理可以解决与制造3D IC相关联的许多挑战。
可以采用晶体管的背侧显露方法，例如，以去除施主-寄主(donor-host)衬底组件的载体层和居间层的至少一部分。工艺流程开始于输入施主-寄主衬底组件。施主-寄主衬底中的载体层的厚度被抛光(例如，CMP)和/或用湿法或干法(例如，等离子体)蚀刻工艺蚀刻。可以采用已知合适于载体层的成分的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，在载体层是IV族半导体(例如，硅)的情况下，可以采用已知合适于减薄半导体的CMP浆料。同样，也可以采用已知合适于减薄IV族半导体的任何湿法蚀刻剂或等离子体蚀刻工艺。
在一些实施例中，在以上之前，沿着基本上平行于居间层的断裂平面来解理(cleaving)载体层。可以利用解理或断裂工艺来去除作为大块物质的载体层的相当大的部分，从而减少去除载体层所需的抛光或蚀刻时间。例如，在载体层的厚度为400-900μm的情况下，可以通过实践已知促进晶圆级断裂的任何毯式注入(blanket implant)来解理掉100-700μm。在一些示例性实施例中，将轻元素(例如，H、He或Li)注入到载体层内期望断裂平面的均匀目标深度。在这种解理工艺之后，然后，可以对施主-寄主衬底组件中剩余的载体层的厚度进行抛光或蚀刻以完成去除。替代地，在载体层未断裂的情况下，可以采用研磨、抛光和/或蚀刻操作来去除更大厚度的载体层。
接下来，检测居间层的暴露。检测用于识别在施主衬底的背侧表面已经前进到接近器件层时的点。可以实践已知合适于检测用于载体层和居间层的材料之间的转变的任何终点检测技术。在一些实施例中，一个或多个终点标准基于在执行抛光或蚀刻期间检测施主衬底的背侧表面的光吸收或发射的改变。在一些其他实施例中，终点标准与在施主衬底背侧表面的抛光或蚀刻期间的副产物的光吸收或发射的改变相关联。例如，与载体层蚀刻副产物相关联的吸收或发射波长可以作为载体层与居间层的不同成分的函数而改变。在其他实施例中，终点标准与抛光或蚀刻施主衬底的背侧表面的副产物中的物质的质量的改变相关联。例如，处理的副产物可以通过四极质量分析器进行采样，并且物质质量的改变可以与载体层和居间层的不同成分相关。在另一示例性实施例中，终点标准与施主衬底的背侧表面与和施主衬底的背侧表面接触的抛光表面之间的摩擦力的改变相关联。
在去除工艺相对于居间层对载体层具有选择性的情况下，居间层的检测可以被增强，因为载体去除工艺中的不均匀性可以通过载体层与居间层之间的蚀刻速率差异(δ)来减轻。如果研磨、抛光、和/或蚀刻操作以充分低于去除载体层的速率的速率去除居间层，则检测甚至可以被跳过。如果不采用终点标准，则如果居间层的厚度足以用于蚀刻的选择性，则预定固定持续时间的研磨、抛光、和/或蚀刻操作可以在居间层材料上停止。在一些示例中，载体蚀刻速率：居间层蚀刻速率是3:1-10:1或更大。
在暴露居间层时，可以去除居间层的至少一部分。例如，可以去除居间层中的一个或多个组分层。例如，可以通过抛光均匀地去除的居间层的厚度。替代地，可以用掩模或毯式蚀刻工艺(blanket etch process)去除居间层的厚度。该工艺可以采用与用于减薄载体相同的抛光或蚀刻工艺，或者可以是具有不同工艺参数的不同工艺。例如，在居间层为载体去除工艺提供蚀刻停止部的情况下，后一操作可以采用不同的抛光或蚀刻工艺，该不同的抛光或蚀刻工艺相比于器件层的去除更有利于居间层的去除。在要去除小于几百纳米的居间层的厚度的情况下，去除工艺可以相对较慢，可以针对整个晶圆的均匀性被优化，并且可以比用于去除载体层的控制更精确。所采用的CMP工艺可以例如采用浆料，该浆料在半导体(例如，硅)与围绕器件层并且嵌入在居间层内的电介质材料(例如，SiO)(例如，作为相邻器件区之间的电隔离)之间提供非常高的选择性(例如，100：1-300：1或更高)。
对于通过完全去除居间层而显露器件层的实施例，可以在器件层的暴露背侧或其中的特定器件区上开始背侧处理。在一些实施例中，背侧器件层处理包括穿过设置在居间层与先前在器件层中制造的器件区(例如，源极或漏极区)之间的器件层的厚度的进一步抛光或湿法/干法蚀刻。
在一些实施例中，其中用湿法和/或等离子体蚀刻使载体层、居间层或器件层背侧凹陷，这种蚀刻可以是图案化蚀刻或材料选择性蚀刻，其赋予器件层背侧表面显著的非平面性或形貌。如下文进一步所述，图案化可以在器件单元内(即，“单元内”图案化)或者可以跨越器件单元(即，“单元间”图案化)。在一些图案化蚀刻实施例中，采用居间层的至少部分厚度作为用于背侧器件层图案化的硬掩模。因此，掩模蚀刻工艺可以在对应的掩模器件层蚀刻之前。
上文描述的处理方案可以产生施主-寄主衬底组件，该施主-寄主衬底组件包括IC器件，该IC器件具有居间层的背侧、器件层的背侧、和/或器件层内的一个或多个半导体区域的背侧、和/或显露的前侧金属化。然后在下游处理期间，可以对这些显露区域中的任何区域执行附加的背侧处理。
如整个本申请中所述，衬底可以由可以耐受制造工艺并且在其中电荷可以迁移的半导体材料构成。在实施例中，在本文中将衬底描述为由晶体硅、掺有电荷载流子的硅/锗或锗层构成的体衬底(电荷载流子例如但不限于磷、砷、硼或其组合)以形成有源区域。在一个实施例中，这样的体衬底中的硅原子的浓度大于97％。在另一实施例中，体衬底由生长于不同晶体衬底顶部的外延层构成，例如生长于掺硼的体硅单晶衬底顶部的硅外延层。体衬底替代地可以由III-V族材料构成。在实施例中，体衬底由III-V族材料构成，III-V族材料例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，体衬底由III-V族材料构成，并且电荷载流子掺杂剂杂质原子是例如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
如整个本申请中所述，诸如浅沟槽隔离区域或子鳍状物隔离区域的隔离区域可以由适于最终将永久栅极结构的部分与下面的体衬底电隔离、或将形成在下面的体衬底内的有源区域隔离(例如，将鳍状物有源区域隔离)、或对隔离有贡献的材料构成。例如，在一个实施例中，隔离区域由一层或多层电介质材料构成，电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅、掺碳的氮化硅或其组合。
如整个本申请中所述，栅极线或栅极结构可以由栅极电极堆叠体构成，栅极电极堆叠体包括栅极电介质层和栅极电极层。在实施例中，栅极电极堆叠体的栅极电极由金属栅极构成，并且栅极电介质层由高k材料构成。例如，在一个实施例中，栅极电介质层由例如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钛、铌酸铅锌或其组合的材料构成。此外，栅极电介质层的一部分可以包括由半导体衬底的顶部几层形成的原生氧化物层。在实施例中，栅极电介质层由顶部高k部分和由半导体材料的氧化物构成的下部部分构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。在一些实施方式中，栅极电介质的一部分是“U”形结构，该U形结构包括基本平行于衬底的表面的底部部分以及基本垂直于衬底的顶表面的两个侧壁部分。
在一个实施例中，栅极电极由金属层构成，金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅极电极由金属功函数设置层之上形成的非功函数设置填充材料构成。取决于晶体管为PMOS还是NMOS晶体管，栅极电极层可以由P型功函数金属或N型功函数金属组成。在一些实施方式中，栅极电极层可以由两个或更多个金属层的堆叠体组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将使得能够形成具有介于大约4.9eV和大约5.2eV之间的功函数的PMOS栅极电极。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将使得能够形成具有介于大约3.9eV和大约4.2eV之间的功函数的NMOS栅极电极。在一些实施方式中，栅极电极可以由“U”形结构组成，该U形结构包括基本平行于衬底表面的底部部分以及基本垂直于衬底顶表面的两个侧壁部分。在另一实施方式中，形成栅极电极的金属层中的至少一个可以简单地是基本平行于衬底的顶表面的平面层，并且不包括基本垂直于衬底的顶表面的侧壁部分。在本公开内容的其他实施方式中，栅极电极可以由U形结构和平面非U形结构的组合组成。例如，栅极电极可以由在一个或多个平面非U形层的顶部形成的一个或多个U形金属层组成。
如整个本申请中所述，与栅极线或电极堆叠体相关联的间隔体可以由适于最终将永久栅极结构与相邻导电触点(例如自对准触点)电隔离、或对隔离做出贡献的材料构成。例如，在一个实施例中，间隔体由电介质材料构成，电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳的氮化硅。
在实施例中，如整个本说明书中所用的，层间电介质(ILD)材料由电介质层或绝缘材料层构成或包括电介质层或绝缘材料层。合适的电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的掺碳氧化物、本领域中已知的各种低k电介质材料及其组合。层间电介质材料可以通过例如化学气相沉积(CVD)、物理气相沉(PVD)的技术、或通过其他沉积方法形成。
在实施例中，同样如整个本说明书中所用，金属线或互连线材料(和过孔材料)由一种或多种金属或其他导电结构构成。常见的示例是使用可以包括或可以不包括铜与周围ILD材料之间的阻挡层的铜线和结构。如本文所用，术语金属包括多种金属的合金、堆叠体和其他组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN中的一种或多种的层)、不同金属或合金的堆叠体等。因此，互连线可以是单一材料层，或者可以由几个层(包括导电衬垫层和填充层)形成。可以使用诸如电镀、化学气相沉积或物理气相沉积的任何合适的沉积工艺来形成互连线。在实施例中，互连线由导电材料构成，导电材料例如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。在本领域中，有时也将互连线称为迹线、导线、线路、金属、或简称互连。
在实施例中，同样如整个本说明书中所用，硬掩模材料由与层间电介质材料不同的电介质材料构成。在一个实施例中，可以在不同区域中使用不同硬掩模材料，以便提供相对于彼此以及相对于下面的电介质层和金属层的不同生长或蚀刻选择性。在一些实施例中，硬掩模层包括硅的氮化物(例如，氮化硅)层或硅的氧化物层，或这两者或其组合。其他合适的材料可以包括基于碳的材料。在另一实施例中，硬掩模材料包括金属物质。例如，硬掩模或其他上面的材料可以包括钛或另一种金属的氮化物(例如，氮化钛)的层。在这些层中的一个或多个中可以包括潜在地更少量的其他材料，例如氧。替代地，取决于特定实施方式，可以使用本领域中已知的其他硬掩模层。硬掩模层可以通过CVD、PVD或其他沉积方法形成。
在实施例中，同样如整个本说明书中所用，使用193nm浸入光刻(i193)、极紫外(EUV)光刻或电子束直接写入(EBDW)光刻等执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂层(ARC)和光致抗蚀剂层构成的三层掩模。在特定的这种实施例中，形貌掩蔽部分是碳硬掩模(CHM)层，并且抗反射涂层是硅ARC层。
在实施例中，本文描述的方法可以涉及与现有的栅极图案非常好地对准的触点图案的形成，同时消除了具有非常严格的配准预算的光刻操作的使用。在一个这样的实施例中，该方法使得能够使用固有的高选择性的湿法蚀刻(例如，与干法或等离子体蚀刻相比)来生成接触开口，在实施例中，通过利用现有的栅极图案结合触点插塞光刻操作来形成触点图案，在一个这样的实施例中，该方法使得能够消除对如在其他方法中使用的用于生成触点图案的其他关键光刻操作的需要。在实施例中，沟槽触点栅格不是单独图案化的，而是形成在多晶硅(栅极)线之间。例如，在一个这样的实施例中，在栅极光栅图案化之后但在栅极光栅切割之前形成沟槽触点栅格。
此外，栅极堆叠体结构可以通过替换栅极工艺来制造。在这种方案中，可以去除虚设栅极材料(例如，多晶硅或氮化硅柱材料)，并且用永久栅极电极材料替换虚设栅极材料。在一个这样的实施例中，在该工艺中还形成永久栅极电介质层，而不是从较早的处理中进行。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括使用SF6的干法蚀刻工艺去除。在另一实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括使用含水NH4OH或四甲基氢氧化铵的湿法蚀刻工艺去除。在一个实施例中，虚设栅极由氮化硅构成，并且利用包括含水磷酸的湿法蚀刻去除。
在实施例中，本文描述的一个或多个方法实质上考虑了与虚设和替换触点工艺结合的虚设和替换栅极工艺，以得到结构。在一个这样的实施例中，在替换栅极工艺之后执行替换触点工艺，以允许永久栅极堆叠体的至少一部分的高温退火。例如，在特定的这种实施例中，例如在形成栅极电介质层之后，在大于大约600摄氏度的温度下执行对永久栅极结构的至少一部分的退火。在形成永久触点之前执行退火。
在一些实施例中，半导体结构或器件的布置将栅极触点置于隔离区域上方的栅极线或栅极堆叠体的部分上方。然而，这样的布置可以被视为是布局空间的低效使用。在另一实施例中，半导体器件具有与形成在有源区域上方的栅极电极的部分接触的触点结构。一般地，在栅极的有源部分上方并且在与沟槽触点过孔相同的层中形成栅极触点结构(例如，过孔)之前(或者除此之外)，本公开内容的一个或多个实施例包括首先使用栅极对准沟槽触点工艺。可以实施这样的工艺来形成用于半导体结构制造(例如，用于集成电路制造)的沟槽触点结构。在实施例中，沟槽触点图案被形成为与现有的栅极图案对准。相反，其他方法通常涉及附加的光刻工艺，其结合选择性触点蚀刻将光刻触点图案与现有的栅极图案严格配准。例如，另一工艺可以包括利用触点特征的单独图案化来图案化多晶(栅极)栅格。
应当理解，间距划分处理和图案化方案可以被实施以实现本文描述的实施例，或者可以被包括作为本文所述实施例的部分。间距划分图案化通常是指间距减半、间距四分等。间距划分方案可以适用于FEOL处理、BEOL处理或FEOL(器件)和BEOL(金属化)处理两者。根据本文描述的一个或多个实施例，首先实施光刻以采用预定义间距印刷单向线(例如，严格单向或以单向为主)。然后实施间距划分处理作为增大线密度的技术。
在实施例中，用于鳍状物、栅极线、金属线、ILD线或硬掩模线的术语“光栅结构”在本文中用于指代紧密间距光栅结构。在一个这样的实施例中，紧密间距不能直接通过选定的光刻实现。例如，可以首先形成基于选定光刻的图案，但是可以通过使用间隔体掩模图案化对间距减半，如本领域中已知的。更进一步，可以通过第二轮间隔体掩模图案化对初始间距进行四分。因此，本文描述的光栅状图案可以具有以基本一致的间距间隔开并且具有基本一致的宽度的金属线、ILD线或硬掩模线。例如，在一些实施例中，间距变化会在百分之十内，并且宽度变化会在百分之十内，并且在一些实施例中，间距变化会在百分之五内，并且宽度变化会在百分之五内。可以通过间距减半或间距四分、或其他间距划分方法来制造图案。在实施例中，光栅未必是单一间距。
在实施例中，使用光刻和蚀刻处理对均厚膜(blanket film)进行图案化，这可以涉及例如基于间隔体的双图案化(SBDP)或间距减半，或基于间隔体的四次图案化(SBQP)或间距四分。应当理解，也可以实施其他间距划分方法。在任何情况下，在实施例中，可以通过选定的光刻方法(例如，193nm浸入光刻(193i))来制造栅格化布局。可以实施间距划分以将栅格化布局中的线的密度增大n倍。利用193i光刻加上“n”倍的间距划分的栅格化布局形成可以被指定为193i+P/n间距划分。在一个这样的实施例中，193nm浸入缩放可以利用成本高效的间距划分延续很多代。
还应当理解，并非需要实践上述工艺的所有方面才落入本公开内容的实施例的精神和范围内。例如，在一个实施例中，虚设栅极不需要始终在制造栅极堆叠体的有源部分上方的栅极触点之前形成。上述栅极堆叠体可能实际是初始形成的永久栅极堆叠体。而且，可以使用本文所述的工艺制造一种或多种半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑单元或存储器的金属氧化物半导体(MOS)晶体管，或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，例如三栅极器件、独立访问的双栅极器件、FIN-FET、纳米线或纳米带。一个或多个实施例可能对于在10纳米(10nm)技术节点或亚10纳米(10nm)技术节点制造半导体器件特别有用。
用于FEOL层或结构制造的附加或中间操作可以包括标准微电子制造工艺，例如光刻、蚀刻、薄膜沉积、平面化(例如，化学机械抛光(CMP))、扩散、计量、牺牲层的使用、蚀刻停止层的使用、平面化停止层的使用、或与微电子部件制造相关联的任何其他动作。而且，应当理解，可以按照替代顺序实践针对前面的工艺流程所述的工艺操作，并非需要执行每个操作，或者可以执行附加的工艺操作，或者两者。
本文公开的实施例可以用于制造很宽范围的不同类型的集成电路或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，可以在本领域已知的宽范围的电子设备中使用集成电路或其他微电子器件。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。可以将集成电路与系统中的总线和其他部件耦接。例如，处理器可以由一个或多个总线耦接到存储器、芯片组等。处理器、存储器和芯片组中的每一个可以潜在地使用本文公开的方法来制造。
图13示出了根据本公开内容的一个实施方式的计算设备1300。计算设备1300容纳板1302。板1302可以包括若干部件，包括但不限于处理器1304和至少一个通信芯片1306。处理器1304物理和电耦接到板1302。在一些实施方式中，至少一个通信芯片1306也物理和电耦接到板1302。在其他实施方式中，通信芯片1306是处理器1304的部分。
取决于其应用，计算设备1300可以包括可以或可以不物理和电耦接到板1302的其他部件。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如，硬盘驱动器、压缩磁盘(CD)、数字多用盘(DVD)等)。
通信芯片1306能够实现用于向和从计算设备1300传递数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固态介质来传输数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片1306可以实施若干无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高版本的任何其他无线协议。计算设备1300可以包括多个通信芯片1306。例如，第一通信芯片1306可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片1306可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO或其他的较长距离无线通信。
计算设备1300的处理器1304包括封装于处理器1304内的集成电路管芯。在本公开内容的实施例的一些实施方式中，处理器的集成电路管芯包括一个或多个结构，例如根据本公开内容的实施方式构造的集成电路结构。术语“处理器”可以指处理来自寄存器或存储器或两者的电子数据以将该电子数据转换成可以存储于寄存器或存储器或两者中的其他电子数据的任何设备或设备的部分。
通信芯片1306还包括封装于通信芯片1306内的集成电路管芯。根据本公开内容的另一实施方式，根据本公开内容的实施方式构造通信芯片的集成电路管芯。
在其他实施方式中，计算设备1300内容纳的另一部件可以包含根据本公开内容的实施例的实施方式构造的集成电路管芯。
在各种实施例中，计算设备1300可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其他实施方式中，计算设备1300可以是处理数据的任何其他电子设备。
图14示出了包括本公开内容的一个或多个实施例的中介层1400。中介层1400是用于将第一衬底1402桥接到第二衬底1404的居间衬底。第一衬底1402可以是例如集成电路管芯。第二衬底1404可以是例如存储器模块、计算机主板或另一集成电路管芯。一般地，中介层1400的目的是将连接扩展到更宽的间距或将连接重新布线到不同的连接。例如，中介层1400可以将集成电路管芯耦接到球栅阵列(BGA)1406，球栅阵列1406随后可以耦接到第二衬底1404。在一些实施例中，第一和第二衬底1402/1404附接到中介层1400的相对侧。在其他实施例中，第一和第二衬底1402/1404附接到中介层1400的同一侧。并且在其他实施例中，利用中介层1400互连三个或更多衬底。
中介层1400可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酸亚胺的聚合物材料形成。在其他实施方式中，中介层1400可以由交替的刚性或柔性材料形成，其可以包括与上文描述的用于半导体衬底中的材料相同的材料，例如硅、锗以及其他III-V族和IV族材料。
中介层1400可以包括金属互连1408和过孔1410，包括但不限于穿硅过孔(TSV)1412。中介层1400还可以包括嵌入式器件1414，包括无源和有源器件两者。这样的器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。还可以在中介层1400上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。根据本公开内容的实施例，本文公开的装置或工艺可以用于中介层1400的制造中或用于中介层1400中包括的部件的制造中。
图15是根据本公开内容的实施例的移动计算平台1500的等距视图，该移动计算平台1500采用了根据本文所述的一个或多个工艺制造或包括本文所述的一个或多个特征的集成电路(IC)。
移动计算平台1500可以是被配置为用于电子数据显示、电子数据处理和无线电子数据传输中的每者的任何便携式设备。例如，移动计算平台1500可以是平板计算机、智能电话、膝上型计算机等中的任一种，并且包括显示屏1505、芯片级(SoC)或封装级集成系统1510和电池1513，在示例性实施例中，该显示屏1505为触摸屏(电容式、电感式、电阻式等)。如所示，由较高晶体管包装密度实现的系统1510中的集成的水平越高，移动计算平台1500中可以被电池1513或诸如固态驱动器的非易失性储存器占用的部分就越大，或者，用于提高的平台功能性的晶体管栅极数量就越大。类似地，系统1510中的每个晶体管的载流子迁移率越大，功能性就越强。这样，本文描述的技术可以实现移动计算平台1500中的性能和形状因子提高。
在展开图1520中进一步示出了集成系统1510。在示例性实施例中，封装器件1577包括根据本文描述的一个或多个工艺制造或包括本文描述的一个或多个特征的至少一个存储器芯片(例如，RAM)、或至少一个处理器芯片(例如，多核微处理器和/或图形处理器)。封装器件1577连同功率管理集成电路(PMIC)1515、包括宽带RF(无线)发射器和/或接收器的RF(无线)集成电路(RFIC)1525(例如，包括数字基带和模拟前端模块，还包括发射路径上的功率放大器和接收路径上的低噪声放大器)及其控制器1511中的一个或多个一起进一步耦接到板1560。从功能上讲，PMIC 1515执行电池功率调节、DC到DC转换等，因此具有耦接到电池1513的输入，并且具有向所有其他功能模块提供电流供应的输出。如进一步所示，在示例性实施例中，RFIC 1525具有耦接到天线的输出，以提供实施若干无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高版本的任何其他无线协议。在替代实施方式中，这些板级模块中的每一个可以被集成到耦接到封装器件1577的封装衬底的独立IC上或集成在耦接至封装器件1577的封装衬底的单个IC(SoC)内。
在另一方面中，半导体封装用于保护集成电路(IC)芯片或管芯，并且还为管芯提供通往外部电路的电接口。随着对更小电子器件的需求增加，半导体封装被设计得更紧凑，并且必须支持更大的电路密度。此外，对更高性能器件的需求导致需要改进的半导体封装，其能够实现薄的封装轮廓以及与后续组装处理兼容的低的总体翘曲。
在实施例中，使用通往陶瓷或有机封装衬底的引线接合。在另一实施例中，使用C4工艺向陶瓷或有机封装衬底安装管芯。特别地，可以实施C4焊料球连接以在半导体器件与衬底之间提供倒装芯片互连。倒装芯片或受控塌缩芯片连接(C4)是用于诸如集成电路(IC)芯片、MEMS或部件的半导体器件的安装的类型，其利用焊料凸块取代引线接合。在位于衬底封装的顶侧上的位置的C4焊盘上沉积焊料凸块。为了向衬底安装半导体器件，将其上下倒置，其中有源侧在安装区域上面向下。焊料凸块用于将半导体器件直接连接到衬底。
图16示出了根据本公开内容的实施例的倒装芯片式安装的管芯的截面图。
参考图16，根据本公开内容的实施例，装置1600包括管芯1602，例如根据本文描述的一个或多个工艺制造或包括本文描述的一个或多个特征的集成电路(IC)。管芯1602上包括金属化焊盘1604。诸如陶瓷或有机衬底的封装衬底1606包括其上的连接1608。管芯1602和封装衬底1606通过耦接到金属化焊盘1604和连接1608的焊料球1610而电连接。底部填充材料1612围绕焊料球1610。
处理倒装芯片可以类似于常规IC制造，具有若干附加的操作。在制造工艺接近结束时，对附接焊盘进行金属化以使它们更容易接受焊料。这典型地由若干处理组成。然后在每个金属化焊盘上沉积焊料小点。然后如正常情况那样从晶圆切割下芯片。为了将倒装芯片附接到电路中，将芯片倒置，以将焊料点向下放到下面的电子器件或电路板上的连接器上。然后典型地使用超声波或者替代地回流焊料工艺重新熔化焊料以产生电连接。这还在芯片的电路与下面的安装之间留下了小空间。在大部分情况下，电绝缘粘合剂然后被“底部填充”以提供更强的机械连接，提供热桥，并且确保焊料接头不会因为芯片和系统的其余部分的加热不同而受到应力。
在其他实施例中，根据本公开内容的实施例，实施更新的封装和管芯到管芯互连方法，例如穿硅过孔(TSV)和硅中介层，以制造并入了根据本文描述的一个或多个工艺制造或包括本文描述的一个或多个特征的集成电路(IC)的高性能多芯片模块(MCM)和封装中系统(SiP)。
因此，本公开内容的实施例包括具有前侧信号线和背侧功率输送的集成电路结构。
尽管上面已经描述了具体实施例，但即使相对于特定的特征仅描述了单个实施例，这些实施例也并非旨在限制本公开内容的范围。在本公开内容中所提供的特征的示例旨在为说明性的而非限制性的，除非另有说明。以上描述旨在涵盖将对本领域的技术人员显而易见的具有本公开内容的有益效果的这种替代物、修改和等同物。
本公开内容的范围包括本文所公开的任何特征或特征的组合(明示或暗示)，或其任何概括，不管它是否减轻本文所解决的任何或全部问题。因此，在本申请(或要求享有其优先权的申请)审查期间可以针对特征的任何这种组合构想出新的权利要求。特别地，参考所附权利要求，可以将从属权利要求的特征与独立权利要求的特征组合，并且可以通过任何适当方式而不是仅仅通过所附权利要求中列举的具体组合来组合来自相应独立权利要求的特征。
以下示例关于其他实施例。不同实施例的各种特征可以与包括的一些特征和排除的其他特征不同地组合，以适合各种不同的应用。
示例实施例1：一种集成电路结构，包括在单元边界内的多个半导体纳米线堆叠体沟道结构上方延伸的多条栅极线，多条栅极线具有间距。多个沟槽触点在单元边界内的多个源极或漏极结构上方延伸，多个沟槽触点中的各个沟槽触点与多条栅极线中的各条栅极线交替。第一信号线、第二信号线、第三信号线和第四信号线在单元边界内的多条栅极线和多个沟槽触点上方，第一信号线、第二信号线、第三信号线和第四信号线具有间距的1.5倍的最小间距。背侧功率输送线在多个半导体纳米线堆叠体沟道结构和多个源极或漏极结构下方，背侧功率输送线耦接到单元边界内的多个沟槽触点中的一个沟槽触点。
示例实施例2：根据示例实施例1的集成电路结构，其中，背侧功率输送线通过穿硅过孔耦接到多个沟槽触点中的一个或多个沟槽触点。
示例实施例3：根据示例实施例1或2的集成电路结构，其中，从平面图角度来看，第一信号线、第二信号线、第三信号线和第四信号线中的一条信号线在多个半导体纳米线堆叠体沟道结构中的一个半导体纳米线堆叠体沟道结构上方耦接到多条栅极线中的一条栅极线。
示例实施例4：根据示例实施例1、2或3的集成电路结构，还包括多条导电线，多条导电线在单元边界内的第一信号线、第二信号线、第三信号线和第四信号线之上，多条导电线具有间距。
示例实施例5：根据示例实施例1、2、3或4的集成电路结构，其中，单元边界的端到端(ETE)以多条栅极线为中心。
示例实施例6：根据示例实施例1、2、3或4的集成电路结构，其中，单元边界的端到端(ETE)以多个沟槽触点为中心。
示例实施例7：一种集成电路结构，包括在单元边界内的多个半导体鳍状物沟道结构上方延伸的多条栅极线，多条栅极线具有间距。多个沟槽触点在单元边界内的多个源极或漏极结构上方延伸，多个沟槽触点中的各个沟槽触点与多条栅极线中的各条栅极线交替。第一信号线、第二信号线、第三信号线和第四信号线在单元边界内的多条栅极线和多个沟槽触点上方，第一信号线、第二信号线、第三信号线和第四信号线具有间距的1.5倍的最小间距。背侧功率输送线在多个半导体鳍状物沟道结构和多个源极或漏极结构下方，背侧功率输送线耦接到单元边界内的多个沟槽触点中的一个沟槽触点。
示例实施例8：根据示例实施例7的集成电路结构，其中，背侧功率输送线通过穿硅过孔耦接到多个沟槽触点中的一个或多个沟槽触点。
示例实施例9：根据示例实施例7或8的集成电路结构，其中，从平面图角度来看，第一信号线、第二信号线、第三信号线和第四信号线中的一条信号线在多个半导体鳍状物沟道结构中的一个半导体鳍状物沟道结构上方耦接到多条栅极线中的一条栅极线。
示例实施例10：根据示例实施例7、8或9的集成电路结构，还包括多条导电线，多条导电线在单元边界内的第一信号线、第二信号线、第三信号线和第四信号线之上，多条导电线具有间距。
示例实施例11：根据示例实施例7、8、9或10的集成电路结构，其中，单元边界的端到端(ETE)以多条栅极线为中心。
示例实施例12：根据示例实施例7、8、9或10的集成电路结构，其中，单元边界的端到端(ETE)以多个沟槽触点为中心。
示例实施例13：一种计算设备包括板和耦接到板的部件。部件包括集成电路结构，集成电路结构包括在单元边界内的多个半导体纳米线堆叠体沟道结构上方延伸的多条栅极线，多条栅极线具有间距。多个沟槽触点在单元边界内的多个源极或漏极结构上方延伸，多个沟槽触点中的各个沟槽触点与多条栅极线中的各条栅极线交替。第一信号线、第二信号线、第三信号线和第四信号线在单元边界内的多条栅极线和多个沟槽触点上方，第一信号线、第二信号线、第三信号线和第四信号线具有间距的1.5倍的最小间距。背侧功率输送线在多个半导体纳米线堆叠体沟道结构和多个源极或漏极结构下方，背侧功率输送线耦接到单元边界内的多个沟槽触点中的一个沟槽触点。
示例实施例14：根据示例实施例13的计算设备，还包括耦接到板的存储器。
示例实施例15：根据示例实施例13或14的计算设备，还包括耦接到板的通信芯片。
示例实施例16：根据示例实施例13、14或15的计算设备，还包括耦接到板的相机。
示例实施例17：根据示例实施例13、14、15或16的计算设备，其中，部件是封装的集成电路管芯。
示例实施例18：一种计算设备包括板和耦接到板的部件。部件包括集成电路结构，集成电路结构包括在单元边界内的多个半导体鳍状物沟道结构上方延伸的多条栅极线，多条栅极线具有间距。多个沟槽触点在单元边界内的多个源极或漏极结构上方延伸，多个沟槽触点中的各个沟槽触点与多条栅极线中的各条栅极线交替。第一信号线、第二信号线、第三信号线和第四信号线在单元边界内的多条栅极线和多个沟槽触点上方，第一信号线、第二信号线、第三信号线和第四信号线具有间距的1.5倍的最小间距。背侧功率输送线在多个半导体鳍状物沟道结构和多个源极或漏极结构下方，背侧功率输送线耦接到单元边界内的多个沟槽触点中的一个沟槽触点。
示例实施例19：根据示例实施例18的计算设备，还包括耦接到板的存储器。
示例实施例20：根据示例实施例18或19的计算设备，还包括耦接到板的通信芯片。
示例实施例21：根据示例实施例18、19或20的计算设备，还包括耦接到板的相机。
示例实施例22：根据示例实施例18、19、20或21的计算设备，其中，部件是封装的集成电路管芯。

Claims (22)

1.一种集成电路结构，包括：
多条栅极线，在单元边界内的多个半导体纳米线堆叠体沟道结构上方延伸，所述多条栅极线具有间距；
多个沟槽触点，在所述单元边界内的多个源极或漏极结构上方延伸，所述多个沟槽触点中的各个沟槽触点与所述多条栅极线中的各条栅极线交替；
第一信号线、第二信号线、第三信号线和第四信号线，所述第一信号线、所述第二信号线、所述第三信号线和所述第四信号线在所述单元边界内的所述多条栅极线和所述多个沟槽触点上方，所述第一信号线、所述第二信号线、所述第三信号线和所述第四信号线具有所述间距的1.5倍的最小间距；以及
背侧功率输送线，在所述多个半导体纳米线堆叠体沟道结构和所述多个源极或漏极结构下方，所述背侧功率输送线耦接到所述单元边界内的所述多个沟槽触点中的一个沟槽触点。
2.根据权利要求1所述的集成电路结构，其中，所述背侧功率输送线通过穿硅过孔耦接到所述多个沟槽触点中的一个或多个沟槽触点。
3.根据权利要求1或2所述的集成电路结构，其中，从平面图角度来看，所述第一信号线、所述第二信号线、所述第三信号线和所述第四信号线中的一条信号线在所述多个半导体纳米线堆叠体沟道结构中的一个半导体纳米线堆叠体沟道结构上方耦接到所述多条栅极线中的一条栅极线。
4.根据权利要求1或2所述的集成电路结构，还包括：
多条导电线，在所述单元边界内的所述第一信号线、所述第二信号线、所述第三信号线和所述第四信号线之上，所述多条导电线具有所述间距。
5.根据权利要求1或2所述的集成电路结构，其中，所述单元边界的端到端(ETE)以所述多条栅极线为中心。
6.根据权利要求1或2所述的集成电路结构，其中，所述单元边界的端到端(ETE)以所述多个沟槽触点为中心。
7.一种集成电路结构，包括：
多条栅极线，在单元边界内的多个半导体鳍状物沟道结构上方延伸，所述多条栅极线具有间距；
多个沟槽触点，在所述单元边界内的多个源极或漏极结构上方延伸，所述多个沟槽触点中的各个沟槽触点与所述多条栅极线中的各条栅极线交替；
第一信号线、第二信号线、第三信号线和第四信号线，所述第一信号线、所述第二信号线、所述第三信号线和所述第四信号线在所述单元边界内的所述多条栅极线和所述多个沟槽触点上方，所述第一信号线、所述第二信号线、所述第三信号线和所述第四信号线具有所述间距的1.5倍的最小间距；以及
背侧功率输送线，在所述多个半导体鳍状物沟道结构和所述多个源极或漏极结构下方，所述背侧功率输送线耦接到所述单元边界内的所述多个沟槽触点中的一个沟槽触点。
8.根据权利要求7所述的集成电路结构，其中，所述背侧功率输送线通过穿硅过孔耦接到所述多个沟槽触点中的一个或多个沟槽触点。
9.根据权利要求7或8所述的集成电路结构，其中，从平面图角度来看，所述第一信号线、所述第二信号线、所述第三信号线和所述第四信号线中的一条信号线在所述多个半导体鳍状物沟道结构中的一个半导体鳍状物沟道结构上方耦接到所述多条栅极线中的一条栅极线。
10.根据权利要求7或8所述的集成电路结构，还包括：
多条导电线，在所述单元边界内的所述第一信号线、所述第二信号线、所述第三信号线和所述第四信号线之上，所述多条导电线具有所述间距。
11.根据权利要求7或8所述的集成电路结构，其中，所述单元边界的端到端(ETE)以所述多条栅极线为中心。
12.根据权利要求7或8所述的集成电路结构，其中，所述单元边界的端到端(ETE)以所述多个沟槽触点为中心。
13.一种计算设备，包括：
板；以及
耦接到所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
多条栅极线，在单元边界内的多个半导体纳米线堆叠体沟道结构上方延伸，所述多条栅极线具有间距；
多个沟槽触点，在所述单元边界内的多个源极或漏极结构上方延伸，所述多个沟槽触点中的各个沟槽触点与所述多条栅极线中的各条栅极线交替；
第一信号线、第二信号线、第三信号线和第四信号线，所述第一信号线、所述第二信号线、所述第三信号线和所述第四信号线在所述单元边界内的所述多条栅极线和所述多个沟槽触点上方，所述第一信号线、所述第二信号线、所述第三信号线和所述第四信号线具有所述间距的1.5倍的最小间距；以及
背侧功率输送线，在所述多个半导体纳米线堆叠体沟道结构和所述多个源极或漏极结构下方，所述背侧功率输送线耦接到所述单元边界内的所述多个沟槽触点中的一个沟槽触点。
14.根据权利要求13所述的计算设备，还包括：
耦接到所述板的存储器。
15.根据权利要求13或14所述的计算设备，还包括：
耦接到所述板的通信芯片。
16.根据权利要求13或14所述的计算设备，还包括：
耦接到所述板的相机。
17.根据权利要求13或14所述的计算设备，其中，所述部件是封装的集成电路管芯。
18.一种计算设备，包括：
板；以及
耦接到所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
多条栅极线，在单元边界内的多个半导体鳍状物沟道结构上方延伸，所述多条栅极线具有间距；
多个沟槽触点，在所述单元边界内的多个源极或漏极结构上方延伸，所述多个沟槽触点中的各个沟槽触点与所述多条栅极线中的各条栅极线交替；
第一信号线、第二信号线、第三信号线和第四信号线，所述第一信号线、所述第二信号线、所述第三信号线和所述第四信号线在所述单元边界内的所述多条栅极线和所述多个沟槽触点上方，所述第一信号线、所述第二信号线、所述第三信号线和所述第四信号线具有所述间距的1.5倍的最小间距；以及
背侧功率输送线，在所述多个半导体鳍状物沟道结构和所述多个源极或漏极结构下方，所述背侧功率输送线耦接到所述单元边界内的所述多个沟槽触点中的一个沟槽触点。
19.根据权利要求18所述的计算设备，还包括：
耦接到所述板的存储器。
20.根据权利要求18或19所述的计算设备，还包括：
耦接到所述板的通信芯片。
21.根据权利要求18或19所述的计算设备，还包括：
耦接到所述板的相机。
22.根据权利要求18或19所述的计算设备，其中，所述部件是封装的集成电路管芯。
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