TW202114064A - 具有金屬氧化物層以抑制短路的有源閘極上方接點結構 - Google Patents

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Abstract

本文描述具有金屬氧化物層的有源閘極上方接點結構。在一範例中，積體電路結構包含在基板上方的複數個閘極結構，該複數個閘極結構的每一者包含在其上的閘極絕緣層。複數個導電溝槽接點結構與複數個閘極結構交替。複數個溝槽接點結構之一者的部分在其上具有金屬氧化物層。在複數個閘極結構之上以及在複數個導電溝槽接點結構之上的層間介電材料。層間介電材料中以及該複數個閘極結構的相應的一者的閘極絕緣層中的開口。在開口中的導電通孔，導電通孔與複數個閘極結構中的相應的一者直接接觸，並且導電通孔在金屬氧化物層上。

Description

具有金屬氧化物層以抑制短路的有源閘極上方接點結構
本揭露的實施例屬於高階積體電路結構製造領域，具體而言，涉及具有金屬氧化物層以抑制短路的有源閘極上方接點結構，以及製造具有金屬氧化物層的有源閘極上方接點結構的方法。
在過去的數十年中，積體電路中的尺寸特徵一直是驅使半導體產業不斷發展的推動力。縮放到越來越小的特徵使得能夠在半導體晶片的有限空間上增加功能單元的密度。舉例而言，縮小電晶體尺寸允許在晶片上結合更多數量的記憶體或邏輯裝置，從而有助於製造具有增強能力的產品。然而，針對更多能力的驅動並非沒有問題。最佳化每個裝置的性能之必要性因此變得越來越重要。
習知及當前已知製造程序中的變異性可能會限制將其進一步擴展到10奈米節點或10奈米以下節點範圍的可能性。因此，製造未來技術重點所需的功能組件可能需要引進新方法或將新技術整合到當前製造程序中或取代當前製造程序。
在積體電路裝置的製造中，隨著裝置尺寸繼續縮小，多閘極電晶體(例如三閘極電晶體)變得更加普遍。三閘極電晶體通常在塊狀矽基板或絕緣層上矽基板上製造。在一些情況下，偏好選擇塊狀矽基板，因為它們的成本較低並且與現有的高產量塊狀矽基板基礎結構兼容。
然而，縮放多閘極電晶體並非沒有後果。隨著微電子電路的這些基本構建塊的尺寸減小，並且隨著在給定區域中製造的基本構建塊的絕對數量增加，用於製造這些構建塊的半導體製程的限制變得難以抑制。
及
本文描述具有金屬氧化物層以抑制短路的有源閘極上方接點結構，以及具有金屬氧化物層的有源閘極上方接點結構的製造方法。在以下描述中，闡述了許多具體細節，例如特定整合及材料方案，以便提供對本揭露的實施例的透徹理解。對於本領域技術人員顯而易見的是，本揭露的實施例可以不具有特定的細節而仍能夠實現。在其他情況下，沒有詳細描述已知的特徵，例如積體電路設計佈局，以免不必要地模糊本揭露的實施例。此外，應當理解，圖中所示的多個實施例是說明性表示，並且不一定按比例繪製。
以下詳細描述本質上僅是說明性的，並不旨在限制本發明的實施例或此類實施例的應用及使用。如本文所用，用詞「示例性」是指「用以做為範例、實例或說明」。本文中描述為示例性的任何實施方式不一定被解釋為比其他實施方式更好或有利。並且，無意受到在先前技術領域、背景技術、發明內容或以下詳細描述中提出的任何明示或暗示的理論的所約束。
本說明書包含參照「一個實施例」或「一實施例」。用語「在一實施例」或「在一實施例中」並不必然參考至相同的實施例。可以以與本揭露一致的任何合適的方式來組合特定特徵、結構或特性。
術語。以下段落為在本揭露(包含所附申請專利範圍)中的術語提供定義或脈絡：
「包括」。此用詞是開放式的。如所附申請專利範圍中所使用的，此用詞不排除額外的結構或操作。
「架構用於」。可以將各種單元或組件描述或請求為「架構用於」執行一或多個任務。在這樣的上下文中，「架構用於」用於藉由指示單元或組件包含在操作期間執行那些任務或多個任務來表示其結構。例如，可以描述單元或組件被架構用於即使指定的單元或組件當前不工作(例如，未開啟或未啟動)也可以執行任務。明確聲明將某個單元或電路或組件「架構用於」執行一或多項任務顯然不是要對該單元或組件行使35U.S.C§112第六段。
「第一」、「第二」等。如本文中所使用的，這些用詞被用作其接續的名詞的標籤，並且不暗示任何類型的排序(例如，空間、時間、邏輯等)。
「耦接」–以下描述指的是「耦接」在一起的元件或節點或特徵。如本文所使用的，除非另有明確說明，否則「耦接」是指一元件或節點或特徵直接或間接地結合到另一元件或節點或特徵(或直接或間接地與之通訊)，而不一定是機械式地。
除此之外，某些術語也可以在以下描述中使用，僅用於參考目的，因此不旨在限制。舉例而言，諸如「上」、「下」、「上方」以及「下方」的用詞指的是參考的圖式中的方向。諸如「前」、「後」、「背面」、「側面」、「外側」以及「內側」的用詞在一致但任意的參考框架內描述組件的部分的方位或位置或兩者皆是，這藉由參考描述所討論的組件的文字和相關圖式將會更明確。這樣的術語可以包含以上具體提到的詞語、其衍生詞和類似含義的詞語。
「抑制」–如本文所用，抑制用於描述降低或最小化的作用。當組件或特徵被描述為抑制一動作、運動或條件時，其可能會完全阻止效果或結果或將來狀態。此外，「抑制」還可以指減少或減小結果、表現或可能發生的效果。因此，當組件、元件或特徵被指稱為抑制結果或狀態時，它不必完全阻止或消除該結果或狀態。
本文描述的實施例可以涉及前端製程(FEOL)半導體製程和結構。FEOL是積體電路(IC)製造的第一部分，其中個別的裝置(例如，電晶體、電容器、電阻器等)在半導體基板或層中被圖案化。FEOL通常涵蓋金屬互連層沉積之前(但不包括金屬互連層沉積)的所有內容。在最後的FEOL操作之後，成品通常是具有隔離電晶體的晶圓(例如，沒有任何導線)。
本文描述的實施例可以涉及後端製程(BEOL)半導體製程和結構。BEOL是IC製造的第二部分，其中個別的裝置(例如，電晶體、電容器、電阻器等)利用晶圓上的佈線互連，例如一或多個金屬化層。BEOL包含接點、絕緣層(介電質)、金屬層以及用於晶片到封裝互連的接合點。在製造階段的BEOL部分中，形成接點(焊盤)、互連導線、通孔及介電結構。對於現代IC製程，BEOL中可能增加10個以上的金屬層。
以下描述的實施例可以適用於FEOL製程和結構、BEOL製程和結構、或FEOL及BEOL製程和結構。具體而言，儘管可以使用FEOL製程場景來說明示例性製程方案，但是這樣的方法也可以適用於BEOL製程。同樣地，儘管可以使用BEOL製程場景來說明示例性製程方案，但是這樣的方法也可以適用於FEOL製程。
依據本揭露的實施例，描述了有源閘極上方接點(COAG)結構和製程。本揭露的一或多個實施例涉及半導體結構或裝置，半導體結構或裝置具有設置在該半導體結構或裝置的閘極電極的有源部分之上的一或多個閘極接點結構(例如，作為閘極接點通孔)。本揭露的一或多個實施例涉及製造具有形成在半導體結構或裝置的閘極電極的有源部分之上的一或多個閘極接點結構的半導體結構或裝置的方法。藉由在有源閘極區域之上形成閘極接點，本文所述的方法可用於減少標準單元面積。在一或多個實施例中，製造以接觸閘極電極的閘極接點結構是自對準通孔結構。
為了提供背景，在空間和佈局限制與當前的空間和佈局限制相較之下比較放鬆的技術中，可以藉由與設置在隔離區域之上的閘極電極的部分接點來製造與閘極結構的接觸。做為範例，圖1A說明具有設置在閘極電極的不活動部分之上的閘極接點的半導體裝置的平面圖。
參照圖1A，半導體結構或裝置100A包含設置在基板102中並且在隔離區域106內的擴散或有源區域104。諸如閘極線108A、108B及108C的一或更多閘極線(也稱為聚合線)設置在擴散或有源區域104之上以及隔離區域106的部分之上。源極或汲極接點(也稱為溝槽接點)，例如接點110A和110B，設置在半導體結構或裝置100A的源極和汲極區域之上。溝槽接點通孔112A和112B分別提供與溝槽接點110A和110B的接點。單獨的閘極接點114和上覆閘極接點通孔116提供與閘極線108B的接點。與源極或汲極溝槽接點110A或110B相反，從平面圖的角度來看，閘極接點114設置在隔離區域106之上，但不設置在擴散或有源區域104之上。此外，閘極接點114和閘極接點通孔116均未設置在源極或汲極溝槽接點110A和110B之間。
圖1B說明具有設置在閘極電極的不活動部分之上的閘極接點的非平面半導體裝置的截面圖。參照圖1B，半導體結構或裝置100B，例如圖1A的裝置100A的非平面形式，包含由基板102形成並在隔離區域106內的非平面擴散或有源區域104B(例如鰭結構)。閘極線108B設置在非平面擴散或有源區域104B之上以及隔離區域106的部分之上。如圖所示，閘極線108B包含閘極電極150和閘極介電層152，以及介電帽層154。從這個角度還可以看到閘極接點114和上覆閘極接點通孔116，以及上覆金屬互連160，上述這些都設置在層間介電堆疊或層170中。從圖1B的角度還可以看出，閘極接點114設置在隔離區域106之上，但不在非平面擴散或有源區域104B之上。
再次參考圖1A和1B，半導體結構或裝置100A和100B的配置分別將閘極接點置於隔離區域之上。這樣的配置浪費了佈局空間。然而，將閘極接點放置在有源區域之上將需要非常嚴格的配準預算，或是必須增加閘極尺寸以提供足夠的空間來使閘極接點接合。此外，從歷史上看，擴散區域之上的閘極接點被避免，因為有鑽穿其他閘極材料(例如多晶矽)以及接觸下方的有源區域的風險。本文描述的一或多個實施例藉由提供可行的方法以及所得到的結構來製造形成接觸在擴散或有源區域之上的閘極電極的部分的接點結構來解決上述問題。
舉例而言，圖2A說明依據本揭露的一實施例的具有設置在閘極電極的有源部分之上的閘極接點通孔的半導體裝置的平面圖。參照圖2A，半導體結構或裝置200A包含設置在基板202中並且在隔離區域206內的擴散或有源區域204。諸如閘極線208A、208B及208C的一或更多閘極線設置在擴散或有源區域204之上以及隔離區域206的部分之上。源極或汲極溝槽接點，例如溝槽接點210A和210B，被設置在半導體結構或裝置200A的源極和汲極區域之上。溝槽接點通孔212A和212B分別提供與溝槽接點210A和210B的接點。中間沒有分離的閘極接點層，閘極接點通孔216提供與閘極線208B的接點。與圖1A相反，從平面圖的角度來看，閘極接點216設置在擴散或有源區域204之上以及在源極或汲極接點210A與210B之間。
圖2B說明依據本揭露的一實施例的具有設置在閘極電極的有源部分之上的閘極接點通孔的非平面半導體裝置的截面圖。參照圖2B，半導體結構或裝置200B，例如圖2A的裝置200A的非平面形式，包含由基板202形成並在隔離區域206內的非平面擴散或有源區域204B(例如鰭結構)。閘極線208B設置在非平面擴散或有源區域204B之上以及隔離區域206的部分之上。如圖所示，閘極線208B包含閘極電極250和閘極介電層252，以及介電帽層254。從這個角度還可以看到閘極接點通孔216，以及上覆金屬互連260，上述這些都設置在層間介電堆疊或層270中。從圖2B的角度還可以看出，閘極接點通孔216設置在非平面擴散或有源區域204B之上。
因此，再次參考圖2A和2B，在一實施例中，溝槽接點通孔212A、212B和閘極接點通孔216形成在同一層中並且實質上同平面。與圖1A和1B相比，與閘極線的接點將另外包含額外的閘極接點層，其例如可以延伸垂直於相應的閘極線。然而，在結合圖2A和2B描述的結構中，分別製造結構200A和200B使得能夠直接從有源閘極部分上的金屬互連層接合接點而不會短路到相鄰的源極汲極區域。在一實施例中，這樣的配置藉由消除在隔離時延伸電晶體閘極以形成可靠的接點的需求而提供了電路佈局的大面積縮減。如在全文所使用的，在一實施例中，提到閘極的有源部分是指閘極線或結構設置在下方的基板的有源或擴散區域之上的部分(從平面圖的角度來看)。在一實施例中，提到閘極的不活動部分是指閘極線或結構設置在下方的基板的隔離區域之上的部分(從平面圖的角度來看)。
在一實施例中，半導體結構或裝置200是非平面裝置，例如但不限於鰭式FET或三閘極裝置。在這樣的實施例中，相應的半導體通道區域由三維體組成或形成在三維體中。在一這樣的實施例中，閘極線208A和208B的閘極電極堆疊至少圍繞三維體的頂表面和一對側壁。在另一實施例中，至少在例如環繞式閘極裝置中，將通道區域製成為離散的三維體。在一這樣的實施例中，閘極線208A和208B的閘極電極堆疊各自完全圍繞通道區域。
通常，一或多個實施例針對用於將閘極接點通孔直接接合在有源電晶體閘極上的方法，以及由此形成的結構。這樣的方法可以消除出於接觸目的在隔離上延伸閘極線的需求。特定實施例可以涉及金屬屏蔽的實施方式，以消除通孔到金屬的短路，例如在形成閘極絕緣層(GILA)帽中的開口中的閘極接點期間的閘極接點(GCN)到溝槽接點(TCN)短路。
依據本揭露的一或多個實施例，實施MOx(例如，HfOx)的選擇性生長以防止在通孔蝕刻期間通孔短路到「錯誤的」金屬。實施例可以被實施以提高通孔的邊緣佈局誤差容限。在特定實施例中，閘極通孔被保護不與源極/汲極通孔或溝槽接點結構短路。在完成閘極絕緣層穿透之前，可以在暴露的源極或汲極金屬表面上選擇性地沉積MOx(M=金屬)硬遮罩，以緩解閘極通孔的邊緣放置誤差。選擇性生長的金屬氧化物硬遮罩可以用作蝕刻停止層，亦可以用作絕緣層，以防止在接點製造過程中短路至錯誤的(不正確的)金屬結構。本文的實施例可涉及選擇性地阻擋在相鄰介電質上的沉積，而不是在暴露的金屬表面上的沉積。
實施本文描述的實施例的優點可以包含：(1)無需使用額外的蝕刻停止層來用於源極/汲極溝槽接點結構(例如，不使用溝槽絕緣層TILA，這可能需要進行昂貴的金屬凹陷、沉積和拋光操作)，就可以提高閘極通孔的邊緣放置容限(例如，CD/覆蓋變異)，及/或(2)允許較大閘極通孔CD來降低電阻，使用相同的覆蓋/平版CD均勻性需求。
作為涉及製造目標上通孔的示例性製程方案，圖3A至3D說明依據本發明的一實施例的利用具有目標上通孔的金屬氧化物層來製造有源閘極上方接點(COAG)結構的方法中的各種操作的自上而下的截面圖。
參照圖3A，起始結構包含在基板300(例如，矽基板或從矽基板突出的矽鰭)之上的複數個閘極結構302(例如，包含閘極介電質及閘極電極的結構)。介電側壁間隔物304沿著閘極結構302的側面。絕緣閘極帽層306(也稱為閘極絕緣層，GILA)位於每個閘極結構302上以及與每個閘極結構302相關聯的介電側壁間隔物304之間。導電溝槽接點結構308在相鄰閘極結構302的介電側壁間隔物304之間。層間介電(ILD)層310在閘極結構302和導電溝槽接點結構308之上。
開口312在ILD層310中。開口312在導電閘極接點或通孔將要與下方的閘極結構302接觸的位置處暴露複數個閘極結構302的部分。開口312的形成可涉及將絕緣閘極帽層306用作蝕刻停止層。如圖所示，在較不受限制的微影製程的情況下，儘管居中，但開口312也暴露出一或多個相鄰溝槽接點結構308的部分309。應當理解，在這種情況下，最終形成在開口312中的導電接點將形成閘極至溝槽接點的短路。
參照圖3B，在一或多個相鄰溝槽接點結構308的暴露部分309上選擇性地形成金屬氧化物層314(例如HfO2 層)。在一實施例中，如圖所示，金屬氧化物層314可以在對應的介電側壁間隔物304的與一或多個相鄰溝槽接點結構308的暴露部分309相鄰的部分之上「呈蕈狀」。在另一實施例中，金屬氧化物層314被限制在一或多個相鄰溝槽接點結構308的暴露部分309。
參照圖3C，蝕刻由開口312暴露的絕緣閘極帽層306的部分，以留下圖案化的絕緣閘極帽層306A，絕緣閘極帽層306A中具有開口，暴露於下方對應的閘極結構302的部分。
參照圖3D，在開口312中以及在圖案化的絕緣閘極帽層306A的開口中形成導電閘極接點或通孔316，以與下方對應的閘極結構302的暴露部分接觸。可以使用金屬填充及平坦化製程來製造導電閘極接點或通孔316。在一實施例中，金屬氧化物層314抑制導電閘極接點或通孔316與一或多個相鄰溝槽接點結構308的暴露部分309之間的非所欲的電性接觸。
作為涉及製造偏離目標通孔的示例性製程方案，圖4A至4D說明依據本揭露的一實施例的利用具有偏離目標通孔的金屬氧化物層來製造有源閘極上方接點(COAG)結構的方法中的各種操作的自上而下的截面圖。
參照圖4A，起始結構包含在基板300(例如，矽基板或從矽基板突出的矽鰭)之上的複數個閘極結構302(例如，包含閘極介電質及閘極電極的結構)。介電側壁間隔物304沿著閘極結構302的側面。絕緣閘極帽層306(也稱為閘極絕緣層，GILA)位於每個閘極結構302上以及與每個閘極結構302相關聯的介電側壁間隔物304之間。導電溝槽接點結構308在相鄰閘極結構302的介電側壁間隔物304之間。層間介電(ILD)層310在閘極結構302和導電溝槽接點結構308之上。
開口412在ILD層310中。開口412在導電閘極接點或通孔將要與下方的閘極結構302接觸的位置處暴露複數個閘極結構302的部分。開口412的形成可涉及將絕緣閘極帽層306用作蝕刻停止層。如圖所示，在較不受限制且較偏離中心的微影製程的情況下，開口412仍暴露出一或多個相鄰溝槽接點結構308的部分309。應當理解，在這種情況下，最終形成在開口412中的導電接點將形成閘極至溝槽接點的短路。
參照圖4B，在一或多個相鄰溝槽接點結構308的暴露部分309上選擇性地形成金屬氧化物層314(例如HfO2 層)。在一實施例中，如圖所示，金屬氧化物層314被限制在一或多個相鄰溝槽接點結構308的暴露部分309。在另一實施例中，金屬氧化物層314可以在對應的介電側壁間隔物304的與一或多個相鄰溝槽接點結構308的暴露部分309相鄰的部分之上「呈蕈狀」。
參照圖4C，蝕刻由開口412暴露的絕緣閘極帽層306的部分，以留下圖案化的絕緣閘極帽層306A，絕緣閘極帽層306A中具有開口，暴露於下方對應的閘極結構302的部分。
參照圖4D，在開口412中以及在圖案化的絕緣閘極帽層306A的開口中形成導電閘極接點或通孔416，以與下方對應的閘極結構302的暴露部分接觸。可以使用金屬填充及平坦化製程來製造導電閘極接點或通孔416。在一實施例中，金屬氧化物層314抑制導電閘極接點或通孔416與一或多個相鄰溝槽接點結構308的暴露部分309之間的非所欲的電性接觸。
再次參考圖3D及4D，依據本揭露的實施例，積體電路結構包含在基板300上方的複數個閘極結構302，每個閘極結構302在其上包含閘極絕緣層306。複數個導電溝槽接點結構308與複數個閘極結構302交替。複數個溝槽接點結構308之一者的部分309在其上具有金屬氧化物層314。層間介電材料310在複數個閘極結構302之上以及在複數個導電溝槽接點結構308之上。開口(312以及306A中對應的開口)在層間介電材料310中以及在複數個閘極結構302的相應的一者的閘極絕緣層306中。導電通孔316在開口(312以及306A中的對應的開口)中。導電通孔316直接接觸對應的複數個閘極結構302之一者。導電通孔316亦在金屬氧化物層314上。
在一實施例中，導電通孔316正置在複數個閘極結構302之一者上，如圖3D所描繪的。在一實施例中，導電通孔416偏置在複數個閘極結構302之一者上，如圖4D所描繪的。
在一實施例中，積體電路結構更包含與複數個閘極結構302和複數個導電溝槽接點結構308交替的複數個介電間隔物304。在這樣的實施例中，金屬氧化物層314在導電通孔316下方的複數個介電側壁間隔物304之一者的部分之上，如圖3D所描繪的。在另一個這樣實施例中，金屬氧化物層314不在導電通孔416下方的複數個介電側壁間隔物304之一者的部分之上，如圖4D所描繪的。
在一實施例中，金屬氧化物層314選自於由AlOx、HfOx、ZrOx、TiOx、Y2 O3 以及Al2 O3 摻雜的SiOX 所組成的群組。在一替代實施例中，HfN或AlN被用作314的材料。在一實施例中，複數個導電溝槽接點結構308以及複數個閘極結構302在半導體鰭上。
本文公開了用於製造上述金屬氧化物層314的兩個製程流程選擇。在第一種選擇中，在通孔區域內立即執行選擇性生長。在第二種選擇中，在硬遮罩沉積之前執行選擇性生長。
在示例性的第一種選擇中，圖5A至5D說明依據本揭露的一實施例的利用金屬氧化物層來製造有源閘極上方接點(COAG)結構的方法中的各種操作的截面圖。
參照圖5A，起始結構包含在基板300(例如，矽基板或從矽基板突出的矽鰭)之上的複數個閘極結構302(例如，包含閘極介電質及閘極電極的結構)。介電側壁間隔物304沿著閘極結構302的側面。絕緣閘極帽層306(也稱為閘極絕緣層，GILA)位於每個閘極結構302上以及與每個閘極結構302相關聯的介電側壁間隔物304之間。導電溝槽接點結構308在相鄰閘極結構302的介電側壁間隔物304之間。層間介電(ILD)層310在閘極結構302和導電溝槽接點結構308之上。
開口312在ILD層310中。開口312在導電閘極接點或通孔將要與下方的閘極結構302接觸的位置處暴露複數個閘極結構302之一者的部分。開口312的形成可涉及將絕緣閘極帽層306用作蝕刻停止層。如圖所示，在較不受限制的微影製程的情況下，儘管居中，但開口312也暴露出兩個相鄰溝槽接點結構308的部分309。應當理解，在這種情況下，最終形成在開口312中的導電接點將形成閘極至溝槽接點的短路。
參照圖5B，生長阻擋層500，例如自組裝單層(self-assembled monolayer；SAM)，形成在絕緣閘極帽層306和介電側壁間隔物304的暴露表面上(即，在介電表面上)，但不在兩個相鄰的溝槽接點結構308的暴露表面309上。在一實施例中，生長阻擋層500是或包含選自於由SiO2 、Al摻雜的SiO2 、SiN、SiC、SiCN以及SiCON組成的群組的材料。
參照圖5C，在兩個相鄰的溝槽接點結構308的暴露表面309上選擇性地生長金屬氧化物層514，但是不在生長阻擋層500上生長。在一實施例中，金屬氧化物層514為或包含氧化鉿、氧化鋯、氧化鈦、氧化鋁或其他類似者。在一實施例中，金屬氧化物層514具有發生橫向過度生長的突出部分514A。
參照圖5D，移除生長阻擋層500，留下在兩個相鄰的溝槽接點結構308的暴露表面309上並覆蓋該暴露表面309的金屬氧化物層514。在一實施例中，金屬氧化物層514包含突出部分514A。
在示例性的第二種選擇中，圖6A至6D說明依據本揭露的一實施例的利用金屬氧化物層來製造有源閘極上方接點(COAG)結構的方法中的各種操作的截面圖。
參照圖6A，起始結構包含在基板300(例如，矽基板或從矽基板突出的矽鰭)之上的複數個閘極結構302(例如，包含閘極介電質及閘極電極的結構)。介電側壁間隔物304沿著閘極結構302的側面。絕緣閘極帽層306(也稱為閘極絕緣層，GILA)位於每個閘極結構302上以及與每個閘極結構302相關聯的介電側壁間隔物304之間。導電溝槽接點結構308在相鄰閘極結構302的介電側壁間隔物304之間。生長阻擋層600，例如自組裝單層(SAM)，形成在絕緣閘極帽層306和介電側壁間隔物304的暴露表面上(即，在介電表面上)，但不在溝槽接點結構308上。在一實施例中，生長阻擋層600是或包含選自於由SiO2 、Al摻雜的SiO2 、SiN、SiC、SiCN以及SiCON組成的群組的材料。
參照圖6B，在兩個相鄰的溝槽接點結構308的暴露表面309上選擇性地生長金屬氧化物層614，但是不在生長阻擋層600上生長。在一實施例中，金屬氧化物層614為或包含氧化鉿、氧化鋯、氧化鈦、氧化鋁或其他類似者。在一實施例中，金屬氧化物層614具有發生橫向過度生長的突出部分614A。
參照圖6C，移除生長阻擋層600，留下在溝槽接點結構308上並覆蓋溝槽接點結構308的金屬氧化物層614。在一實施例中，金屬氧化物層614包含突出部分614A。
參照圖6D，在圖6C的結構之上形成層間介電(ILD)層610。在ILD層610中微影圖案化開口612。開口612在導電閘極接點或通孔將要與下方的閘極結構302接觸的位置處暴露複數個閘極結構302之一者的部分。開口612的形成可涉及將絕緣閘極帽層306用作蝕刻停止層。如圖所示，在較不受限制的微影製程的情況下，儘管居中，但開口612也暴露出金屬氧化物層614。應當理解，最終形成在開口612中的導電接點被金屬氧化物層614抑制而不形成閘極至溝槽接點短路。
在另一態樣，描述一種用於將閘極接點(GCN)與上覆金屬光柵隔離的選擇性傘。在一實施例中，MOx(例如，HfOx)的選擇性生長使得能夠將GCN與上方的金屬光柵隔離，而不受設計規則的限制。舉例而言，可以將自組裝單層(SAM)選擇性沉積在暴露的ILD上，使其具有疏水性。SAM層可以阻擋在ILD上的ALD沉積，以使得能夠選擇性地在GCN上形成絕緣帽蓋。
在一示例性製程方案中，圖7A至7D說明依據本揭露的一實施例的將閘極接點層與上覆金屬光柵隔離的方法中的各種操作的自上而下角度的截面圖。
參照圖7A，起始結構包含在基板700(例如，矽基板或從矽基板突出的矽鰭)之上的複數個閘極結構708(例如，包含閘極介電質及閘極電極的結構)。介電側壁間隔物704沿著閘極結構708的側面。絕緣閘極帽層720(也稱為閘極絕緣層，GILA)位於閘極結構708之上。導電溝槽接點結構702在相鄰閘極結構708的介電側壁間隔物704之間。層間介電(ILD)層722在絕緣閘極帽層720之上。在一實施例中，ILD層722包含頂部生長阻擋層，例如自組裝單層(SAM)。在一實施例中，生長阻擋層是或包含選自於由SiO2 、Al摻雜的SiO2 、SiN、SiC、SiCN以及SiCON組成的群組的材料。開口724在ILD層722中。開口724在導電閘極接點或通孔將要與下方的閘極結構708接觸的位置處暴露複數個閘極結構708的部分。
參照圖7B，使介電側壁間隔物704的暴露部分凹陷以形成凹陷的間隔物704A。
參照圖7C，在包含凹陷的間隔物704A上的開口724中形成導電閘極接點或通孔726。如所描繪的，此製程可涉及移除部分或全部ILD層722的平坦化。
參照圖7D，在導電閘極接點或通孔726上選擇性地形成金屬氧化物層728(例如HfO2 層)。金屬氧化物層728可以抑制導電閘極接點或通孔726至隨後形成的上覆導電結構的非所欲的短路。
再次參考圖7D，依據本揭露的一實施例，積體電路結構包含在基板上方的複數個閘極結構708。複數個導電溝槽接點結構702與複數個閘極結構708交替。絕緣層720在複數個閘極結構708之上以及在複數個導電溝槽接點結構702之上。開口在絕緣層720中。導電通孔726在開口中，導電通孔726與複數個閘極結構708中的一者直接接觸，且導電通孔726具有頂表面。金屬氧化物層728在導電通孔726的頂表面上且覆蓋導電通孔726的頂表面。
在一實施例中，金屬氧化物層728選自於由AlOx、HfOx、ZrOx及TiOx所組成的群組。在一實施例中，複數個導電溝槽接點結構702以及複數個閘極結構708在半導體鰭上。
本文描述的方法和結構使得使用其他方法不可能或難以製造的其他結構或裝置能夠形成。在第一範例中，圖8A說明依據本揭露的另一實施例的具有設置在閘極的有源部分之上的閘極接點通孔的另一半導體裝置的平面圖。參照圖8A，半導體結構或裝置800包含與複數個溝槽接點810A及810B相互交叉的複數個閘極結構808A-808C(這些特徵設置在基板的有源區域上方，圖未示)。閘極接點通孔880形成在閘極結構808B的有源部分上。閘極接點通孔880還設置在閘極結構808C的有源部分上，耦接閘極結構808B及808C。應當理解，可以藉由使用如上所述的中間金屬氧化物層來將中間溝槽接點810B與接點880隔離。圖8A的接點配置可以提供一種更容易的方法來束縛佈局中的相鄰閘極線，而無需使搭接線穿過金屬化的上層，從而實現較小的單元面積或較不複雜的佈線方案，或兩者。
在第二範例中，圖8B說明依據本揭露的另一實施例的具有耦接一對溝槽接點的溝槽接點通孔的另一半導體裝置的平面圖。參照圖8B，半導體結構或裝置850包含與複數個溝槽接點860A及860B相互交叉的複數個閘極結構858A-858C(這些特徵設置在基板的有源區域上方，圖未示)。溝槽接點通孔890形成在溝槽接點860A上。溝槽接點通孔890進一步設置在溝槽接點860B上，耦接溝槽接點860A和860B。應當理解，可以藉由使用閘極隔離帽層(例如，藉由GILA製程)將居中的閘極接點858B與溝槽接點通孔890隔離。圖8B的接點配置可以提供一種更容易的方法來束縛佈局中的相鄰溝槽接點，而無需使搭接線穿過金屬化的上層，從而實現較小的單元面積或較不複雜的佈線方案，或兩者。
如貫穿本揭露全文所描述的，基板可以由半導體材料組成，半導體材料可以耐受住製造過程並且電荷可以在其中遷移。在一實施例中，本文描述的基板是由結晶矽、矽/鍺或鍺層摻雜有電荷載體(例如但不限於磷、砷、硼或其組合)所組成的塊狀基板，以形成有源區域。在一實施例中，在這種塊狀基板中矽原子的濃度大於97%。在另一實施例中，塊狀基板由生長在不同結晶基板上的外延層組成，例如，在硼摻雜塊狀矽單晶基板上生長的矽外延層。塊狀基板可替代地由III-V族材料組成。在一實施例中，塊狀基板由III-V族材料組成，例如但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵或以上的組合。在一實施例中，塊狀基板由III-V族材料組成，並且電荷載體摻雜雜質原子是例如但不限於碳、矽、鍺、氧、硫、硒或碲的原子。
如本發明通篇所述，例如淺溝槽隔離區域或子鰭隔離區域的隔離區域可以由合適的材料組成，該材料適於最終將永久閘極結構的部分與下方塊狀基板電性隔離或有助於最終將永久閘極結構的部分與下方塊狀基板隔離，或隔離形成在下方塊狀基板內的有源區域，例如隔離鰭有源區域。舉例而言，在一實施例中，隔離區域由一或多層介電材料組成，例如但不限於二氧化矽、氮氧化矽、氮化矽、碳摻雜的氮化矽或其組合。
如本發明通篇所述，閘極線或閘極結構可以由包含閘極介電層和閘極電極層的閘極電極堆疊組成。在一實施例中，閘極電極堆疊的閘極電極由金屬閘極構成，並且閘極介電層由高k值材料構成。舉例而言，在一實施例中，閘極介電層由例如但不限於氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅或上述的組合的材料構成。此外，部分閘極介電層可以包含由半導體基板的最頂幾層形成的天然氧化物層。在一實施例中，閘極介電層由頂部的高k值部分和較下的部分構成，較下的部分由半導體材料的氧化物構成。在一實施例中，閘極介電層由氧化鉿的頂部和二氧化矽或氮氧化矽的底部組成。在一些實施方式中，閘極介電質的部分是「U」形結構，此「U」形結構包含實質上平行於基板表面的底部部分以及兩個實質上垂直於基板的頂部表面的側壁部分。
在一實施例中，閘極電極由金屬層組成，例如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在特定實施例中，閘極電極由形成在金屬功函數設定層上方的非功函數設定填充材料組成。取決於電晶體是PMOS電晶體或NMOS電晶體，閘極電極層可以由P型功函數金屬或N型功函數金屬組成。在一些實施方式中，閘極電極層可由二或更多金屬層的堆疊組成，其中一或更多金屬層是功函數金屬層，且至少一層金屬層是導電填充層。針對PMOS電晶體，可以用於閘極電極的金屬包括但不限於釕、鈀、鉑、鈷、鎳及導電金屬氧化物，例如氧化釕。P型金屬層將使得能夠形成功函數在約4.9eV至約5.2eV之間的PMOS閘極電極。對於NMOS電晶體，可以用於閘極電極的金屬包含但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金以及這些金屬的碳化物，例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭及碳化鋁。N型金屬層將使得能夠形成功函數在約3.9eV至約4.2eV之間的NMOS閘極電極。在一些實施方式中，閘極電極可由「U」形結構組成，此「U」形結構包含實質上平行於基板表面的底部部分以及兩個實質上垂直於基板的頂部表面的側壁部分。在另一實施方式中，形成閘極電極的金屬層中的至少一個可以簡單地是實質上平行於基板的頂表面的平面層，並且不包含實質上垂直於基板的頂表面的側壁部分。在本揭露的進一步實施方式中，閘極電極可以由U形結構和平面非U形結構的組合構成。舉例而言，閘極電極可以由一或多個U形金屬層組成，U形金屬層形成在一或多個平面的非U形層的頂上。
如本發明通篇所述，與閘極線或電極堆疊相關聯的間隔物可以由合適於最終使永久閘極結構與相鄰的導電接點(例如自對準接點)電性隔離或有助於將永久閘極結構與相鄰的導電接點隔離的材料組成。舉例而言，在一實施例中，間隔物由介電材料組成，例如但不限於二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽。
在一實施例中，如本說明書通篇所使用的，層間介電(ILD)材料由介電質或絕緣材料的層組成或包含介電質或絕緣材料的層。合適的介電材料的範例包含但不限於矽的氧化物(例如二氧化矽(SiO2 ))、矽的摻雜氧化物、矽的氟化氧化物、矽的碳摻雜氧化物、各種本領域已知的低k值介電材料及其組合。可以藉由例如，舉例而言，化學氣相沉積(CVD)、物理氣相沉積(PVD)之類的技術或藉由其他沉積方法來形成層間電介材料。
在一實施例中，如在本說明書中通篇所使用的，金屬線或互連線材料(以及通孔材料)由一或多種金屬或其他導電結構組成。一個常見的範例是使用銅線以及可能在銅與周圍的ILD材料之間包含或不包含障壁層的結構。如本文所用，用詞金屬包含合金、堆疊以及多種金屬的其他組合。舉例而言，金屬互連線可以包含障壁層(例如，包含Ta、TaN、Ti或TiN中的一或多種的層)、不同金屬或合金的堆疊等。因此，互連線可以是單一材料層，或可以由包含導電襯裡層和填充層的幾層形成。任何合適的沉積製程，例如電鍍、化學氣相沉積或物理氣相沉積，可用於形成互連線。在一實施例中，互連線由導電材料組成，例如但不限於Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互連線在本領域中有時也稱為跡線、導線、線、金屬或簡單地互連。
在一實施例中，如在本說明書中通篇使用的，硬遮罩材料由不同於層間電介材料的介電材料組成。在一實施例中，可在不同區域中使用不同的硬遮罩材料，以便彼此之間以及對下方的介電質和金屬層提供不同的生長或蝕刻選擇性。在一些實施例中，硬遮罩層包含矽的氮化物層(例如，氮化矽)或矽的氧化物層，或兩者皆有，或其組合。其他合適的材料可以包含碳基材料。在另一實施例中，硬遮罩材料包含金屬物質。舉例而言，硬遮罩或其他上覆材料可以包含鈦或另一種金屬的氮化物(例如，氮化鈦)層。這些層中的一或多層中可能包含潛在數量較少的其他材料，例如氧。可替代地，取決於特定的實施方式，可以使用本領域中已知的其他硬遮罩層。可以藉由CVD、PVD或藉由其他沉積方法來形成硬遮罩層。
在一實施例中，如在本說明書中通篇也使用的，使用193nm浸沒式微影術(i193)、極紫外線(EUV)微影術或電子束直接寫入(EBDW)微影術等來執行微影操作。可以使用正性或負性抗蝕劑。在一實施例中，微影遮罩是由形貌遮罩部分、抗反射塗佈(ARC)層以及光阻層組成的三層遮罩。在一個特定的這樣的實施例中，形貌遮罩部分是碳硬遮罩(CHM)層，而抗反射塗佈層是矽ARC層。
在一實施例中，本文描述的方法可以涉及形成與現有閘極圖案非常良好地對準的接點圖案，同時消除使用具有極其嚴格的對位預算的微影操作。在一個這樣的實施例中，此方法使得能夠使用本質上高度選擇性的濕刻蝕(例如，相對於乾刻蝕或電漿蝕刻)來產生接點開口。在一實施例中，藉由利用現有的閘極圖案結合接點插塞微影操作來形成接點圖案。在一這樣的實施例中，該方法使得能夠消除對其他方法中所使用的其他至關重要的微影操作以產生接點圖案的需要。在一實施例中，溝槽接點柵極沒有單獨地圖案化，而是形成在聚合(閘極)線之間。舉例而言，在一個這樣的實施例中，在閘極光柵圖樣之後但在閘極光柵切割之前形成溝槽接點柵極。
此外，可以藉由置換閘極製程來製造閘極堆疊結構。在這樣的方案中，可以移除例如多晶矽或氮化矽支柱材料的虛設閘極材料，並用永久閘極電極材料代替。在一個這樣的實施例中，與在較早的製程中進行的相反，在此過程中還形成了永久閘極介電層。在一實施例中，藉由乾蝕刻或濕蝕刻製程移除虛設閘極。在一實施例中，虛設閘極由多晶矽或非晶矽組成，並藉由包含使用SF6 在內的乾蝕刻製程移除。在另一實施例中，虛設閘極由多晶矽或非晶矽組成，並藉由包含使用含水NH4 OH或氫氧化四甲銨在內的濕蝕刻製程移除。在一實施例中，虛設閘極由氮化矽組成，並用包含含水磷酸的濕蝕刻移除。
在一實施例中，本文描述的一或多種方法實質上預期虛設及置換閘極製程與虛設及置換接點製程相結合以達到結構。在一個這樣的實施例中，在置換閘極製程之後執行置換接點製程，以允許永久閘極堆疊的至少一部分的高溫退火。舉例而言，在特定的這樣的實施例中，例如在形成閘極介電層之後，在大於約600度攝氏溫度下對永久閘極結構的至少一部分進行退火。退火在形成永久接點之前進行。
在一些實施例中，半導體結構或裝置的設置在閘極線的部分之上的閘極接點或在隔離區域之上的閘極堆疊。然而，這樣的設置可能被認為是佈局空間的低效使用。在另一實施例中，半導體裝置具有接點結構，接點結構接觸形成在有源區域之上的閘極電極的部分。通常，在(例如，除了)閘極的有源部分之上並且在與溝槽接點通孔相同的層中形成閘極接點結構(例如通孔)之前，本揭露的一或多個實施例包含首先使用閘極對準的溝槽接點製程。可實施此製程以形成用於半導體結構製造(例如，積體電路製造)的溝槽接點結構。在一實施例中，溝槽接點圖案形成為與現有的閘極圖案對準。相比之下，其他方法通常涉及附加的微影製程，其中將微影接點圖案緊密對位到現有閘極圖案上，並與選擇性接點蝕刻相結合。舉例而言，另一製程可以包含利用接點特徵的單獨圖案化來對聚合(閘極)柵極進行圖案化。
應當理解，可以實施間距分割處理和圖案化方案以實現本文描述的實施例，或者可以將其包含在本文描述的實施例的一部分。間距分割圖案化通常是指間距減半、間距四等分等。間距分割方案可能適用於FEOL製程、BEOL製程或FEOL(裝置)及BEOL(金屬化)製程。根據本文所述的一或多個實施例，光學微影首先被實現為以預定間距印刷單向線(例如，嚴格地單向或主要地單向)。接著將間距分割製程實現為增加線密度的技術。
在一實施例中，鰭、閘極線、金屬線、ILD線或硬遮罩線的用詞「柵狀結構」在本文中用於指緊密間距的柵狀結構。在一個這樣的實施例中，緊密的間距不能直接藉由選定的微影來實現。舉例而言，如本領域中已知的，可以首先形成基於選擇的微影的圖案，但是可以藉由使用間隔物遮罩圖案化來將間距減小一半。甚至更進一步，原始間距可以被第二輪間隔物遮罩圖案化四分之一。因此，本文描述的柵狀圖案可以具有以實質上一致的間距間隔開並且具有實質上一致的寬度的金屬線、ILD線或硬遮罩線。舉例而言，在一些實施例中，間距變異將在百分之十之內，而寬度變異將在百分之十之內，並且在一些實施例中，間距變異將在百分之五之內，而寬度變異將在百分之五之內。圖案可以藉由間距減半或間距四分之一或其他間距分割方法來製造。在一實施例中，柵狀不一定是單一間距。
在一實施例中，使用微影和蝕刻製程來對覆蓋膜進行圖案化，該微影和蝕刻製程可以涉及例如基於間隔物的雙圖案(spacer-based-double-patterning；SBDP)或間距減半，或基於間隔物的四圖案(spacer-based-quadruple-patterning；SBQP)或間距四分之一。應當理解，也可以實施其他間距分割方法。在任何情況下，在一實施例中，可以藉由例如193nm浸沒式微影術(193i)之類的所選微影方法來製造柵狀化佈局。可以實施間距分割以將柵狀化佈局中的線的密度增加n倍。可以將具有193i微影加上間距除以'n'的間距柵狀化佈局形成指定為193i + P/n間距分割。在一個這樣的實施例中，可以以具有成本效益的間距分割將193nm浸沒縮放延伸許多代。
還應理解，並非必須要實踐上述過程的所有態樣以落入本揭露的實施例的精神和範圍內。舉例而言，在一實施例中，在閘極堆疊的有源部分之上製造閘極接觸之前，不需要形成虛設閘極。上述閘極堆疊實際上可以是最初形成的永久閘極堆疊。並且，本文描述的製程可以用於製造一或多個半導體裝置。半導體裝置可以是電晶體或類似的裝置。舉例而言，在一實施例中，半導體裝置是用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體，或是雙極電晶體。又，在一實施例中，半導體裝置具有三維構造，例如三閘極裝置、獨立存取的雙閘極裝置或FIN-FET。一或多個實施例對於在10奈米(10nm)技術節點到子10奈米(10nm)技術節點處製造半導體裝置可能特別有用。
FEOL層或結構製造的其他或中間操作可能包含標準的微電子製造製程，例如微影、蝕刻、薄膜沉積、平坦化(例如化學機械研磨(CMP))、擴散、計量、犧牲層的使用、蝕刻停止層的使用、平坦化停止層的使用或任何其他與微電子組件製造相關的動作。並且，應當理解，可以以替換的順序來實踐針對在先的製程流程所描述的製程操作，不是每個操作都需要執行，或者可以執行額外的製程操作，或者兩者都可以。
本文揭露的實施例可用於製造各種不同類型的積體電路或微電子裝置。這種積體電路的範例包含但不限於處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器等。在其他實施例中，可以製造半導體記憶體。此外，積體電路或其他微電子裝置可以用於本領域已知的各種電子裝置中。舉例而言，在電腦系統(例如，桌上型電腦、膝上型電腦、伺服器)、行動電話、個人電子設備等中。積體電路可以與系統中的匯流排和其他組件耦接。舉例而言，處理器可以藉由一或多個匯流排耦接至記憶體、晶片組等。處理器、記憶體以及晶片組中的每一個可以使用本文揭露的方法而可能被製造。
圖9說明依據本揭露之一實施方式的計算裝置900。計算裝置900容置板材902。板材902可包含數個組件，包含但不限於處理器904以及至少一通訊晶片906。處理器904物理性及電性耦接至板材902。在一些實施方式中，至少一通訊晶片906也物理性及電性耦接至板材902。在進一步的實施方式中，通訊晶片906是處理器904的部分。
根據其應用，計算裝置900可包含其他組件，其可為或可不為物理性或電性耦接至板材902。這些其他組件包含，但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速器、陀螺儀、揚聲器、相機以及大量儲存裝置(例如硬碟機、光碟(CD)、數位光碟(DVD)等)。
通訊晶片906使得用於至計算裝置900或來自計算裝置900之資料傳送之無線通訊能夠實現。用詞「無線」及其衍生物可用於描述電路、裝置、系統、方法、技術、通訊通道等，其可藉由使用穿過非固體介質的調變電磁輻射來傳遞資料。此用詞並不意味著關聯的裝置不包含任何電線，儘管在某些實施例中可能沒有。通訊晶片906可實現任何數目的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(long term evolution；LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、及其衍生物，以及任何其他指定用作3G、4G、5G及在此之後之技術的無線協定。計算裝置900可包含複數個通訊晶片906。舉例而言，第一通訊晶片906可專用於較短範圍的無線通訊，例如Wi-Fi和藍牙，而第二通訊晶片906可專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置900的處理器904包含封裝在處理器904內的積體電路晶粒。在本揭露的實施例的一些實施方式中，處理器904的積體電路晶粒包含一或多個結構，例如依據本揭露的實施方式建立的積體電路結構。用詞「處理器」可以指處理來自暫存器或記憶體的電子資料以便將該電子資料，或兩者，轉變成其他可儲存在暫存器或記憶體或兩者中的電子資料的任何裝置或裝置的部分。
通訊晶片906還包含封裝在通訊晶片906內的積體電路晶粒。依據本揭露的另一實施方式，通訊晶片906的積體電路晶粒依據本揭露的實施方式建立。
在進一步的實施方式中，容置在計算裝置900中的另一組件可以含有依據本揭露的實施例的實施方式建立的積體電路晶粒。
在不同的實施例中，計算裝置900可以是膝上型電腦、連網小筆電、筆記型電腦、超薄型筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施方式中，計算裝置900可以是任何其他的處理資料的電子裝置。
圖10說明中介層1000，包含一或多個本揭露的實施例。中介層1000為介於中間的基板，用於橋接第一基板1002至第二基板1004。第一基板1002可例如為積體電路晶粒。第二基板1004可例如為記憶體模組、電腦主機板、或其他積體電路晶粒。一般而言，中介層1000的目的是用於擴展連接至更寬的間距或用於重訂連接路線至不同的連接。舉例而言，中介層1000可耦接積體電路晶粒至球形陣列(BGA)1006，如此可接著耦接至第二基板1004。在一些實施例中，第一基板1002和第二基板1004附接至中介層1000的相對側。在其他實施例中，第一基板1002和第二基板1004附接至中介層1000的同側。在另一些實施例中，三或更多基板藉由中介層1000的方式互連。
中介層1000可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料或例如為聚醯亞胺的聚合物材料所形成。在進一步的實施方式中，中介層1000可以由替代的剛性或可撓性材料所形成，該剛性或可撓性材料可包含與上述用於半導體基板相同的材料，例如矽、鍺、以及其他III-V族及IV族材料。
中介層1000可包含金屬互連1008及通孔1010，包含但不限於穿矽通孔(TSV)1012。中介層1000可進一步包含嵌入式裝置1014，包含被動和主動裝置。這些裝置包含，但不限於，電容器、解耦電容器、電阻器、電感器、熔斷器、二極體、變壓器、感測器以及靜電放電(ESD)裝置。更複雜的裝置，例如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器及微機電系統裝置(MEMS)也可形成在中介層1000上。依據本揭露的實施例，本文揭露的設備或製程可用於中介層1000的製造或包含在中介層100中的組件的製造。
圖11是依據本揭露的實施例的採用根據本文描述的一或多個製程製造的積體電路(IC)或包含本文描述的一或多個特徵的IC的行動計算平台1100的等角視圖。
行動計算平台1100可以是任何可移動裝置，構造用於電子資料顯示器、電子資料處理以及無線電子資料傳輸的每一者。舉例而言，行動計算平台1100可以是任何平板電腦、智慧型手機、膝上型電腦等，且包含顯示螢幕1105，其示例性實施例是觸控螢幕(電容式、電感式、電阻式等)、晶片級(SoC)或封裝級整合系統1110以及電池1113。如圖所示，更高的電晶體封裝密度在整合系統1110中實現的整合程度越高，用以改善平台功能的電池1113或非易失性儲存器(例如固態硬碟)或電晶體閘極數所佔據的行動計算平台1100的部分就越大。類似地，整合系統1110中的每個電晶體的載體遷移率越大，功能性就越大。如此一來，本文所述的技術可以實現行動計算平台1100中的性能和形成因子的改進。
在放大圖1120中進一步說明整合系統1110。在該示例性實施例中，封裝裝置1177包含根據本文所述的一或多種製程製造的至少一記憶體晶片(例如，RAM)或至少一處理器晶片(例如，多核微處理器及/或圖形處理器)，或包含本文所述的一或多個特徵。封裝裝置1177進一步與電源管理積體電路(PMIC)1115、包含寬頻RF(無線)發送器及/或接收器的RF(無線)積體電路(RFIC)1125(例如，包含數位基帶和類比前端模組，還包含在發送路徑上的功率放大器和在接收路徑上的低噪放大器)及其控制器1111中的一或多個一起耦接到板材1160。在功能上，PMIC 1115執行電池功率調節、DC到DC轉換等，因此PMIC 1115的輸入耦接到電池1113，而輸出則向所有其他功能模組提供電流供應。如進一步說明的，在示例性實施例中，RFIC 1125具有耦接到天線的輸出，以提供以實現任何數目的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(long term evolution；LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、及其衍生物，以及任何其他指定用作3G、4G、5G及在此之後之技術的無線協定。在替代實施方式中，這些板級模組中的每一個可以被整合到耦接到封裝裝置1177的封裝基板的個別的IC上，或者整合在耦接到封裝裝置1177的封裝基板的單一IC(SoC)內。
在另一態樣，半導體封裝用於保護積體電路(IC)晶片或晶粒，並且還為晶粒提供到外部電路的電性介面。隨著對更小電子裝置的需求的增加，半導體封裝被設計為更加緊密並且必須支持更大的電路密度。此外，對高性能裝置的需求導致對更好的半導體封裝的需求，該半導體封裝能夠實現薄的封裝輪廓並且與後續的組裝製程兼容的低總翹曲。
在一實施例中，使用打線接合到陶瓷或有機封裝基板。在另一實施例中，使用C4製程將晶粒安裝到陶瓷或有機封裝基板上。特別地，可以實現C4焊球連接以在半導體裝置和基板之間提供覆晶互連。覆晶或控制晶片連接(Controlled Collapse Chip Connection；C4)是一種用於半導體裝置的安裝類型，例如積體電路(IC)晶片、MEMS或組件，其利用焊料凸塊代替打線接合。焊料凸塊沉積在C4焊墊上，位於基板封裝的頂部側。為了將半導體裝置安裝到基板，將其翻轉，使有源側在安裝區域上朝下。焊料凸塊用於將半導體裝置直接連接到基板。
圖12說明依據本揭露的實施例的覆晶安裝晶粒的截面圖。
參照圖12，依據本揭露的實施例，設備1200包含晶粒1202，例如根據本文描述的一或多個製程製造的積體電路(IC)或包含本文描述的一或多個特徵。晶粒1202在其上包含金屬化墊1204。例如陶瓷或有機基板的封裝基板1206，在其上包含連接1208。晶粒1202和封裝基板1206藉由耦接到金屬化墊1204和連接1208的焊球1210電性連接。底部填充材料1212圍繞焊料球1210。
覆晶的製程可能相似於常規的IC製造，但有一些額外的操作。在製造過程快要結束時，對附接墊進行金屬化處理，使其更易於接受焊料。這通常包括幾種對策。在每個金屬化墊上接著沉積一小滴焊料。接著像往常一樣從晶圓上切下晶片。要將覆晶連接附接到電路中，晶片被倒置以將焊料點壓到下方電子設備或電路板上的連接器上。接著將焊料重新熔化以產生電性連接，通常使用超音波或可替代的回流焊料製程。這也使晶片的電路和下方安裝之間留下很小的空間。在大多數情況下，接著對電性絕緣黏著劑進行「底部填充」，以提供更牢固的機械連接，提供熱架橋，並確保不會因晶片和系統其餘部分的不同熱量而使焊料接點受力。
在其他實施例中，例如藉由矽通孔(TSV)和矽中介層的較新的封裝和晶粒對晶粒互連方法被實施以製造高性能多晶片模組(MCM)和系統級封裝(SiP)，加上根據本文描述的一或多個製程或包含本文描述的一或多個特徵製造的積體電路(IC)，依據本揭露的實施例。
因此，本揭露的實施例包含具有金屬氧化物層以抑制短路的有源閘極上方接點結構，以及具有金屬氧化物層的有源閘極上方接點結構的製造方法。
儘管以上已經描述了特定實施例，但是即使在對於特定特徵僅單一實施例描述的情況下，這些實施例也不意圖限制本揭露的範圍。除非另有說明，否則本揭露中提供的特徵的範例是說明性的而非限制性的。以上描述旨在涵蓋受益於本揭露的本領域技術人員顯而易見的這種替代、修改及均等形式。
本揭露的範圍包含本文揭露的任何特徵或特徵的組合(明確地或隱含地)或其任何概括，無論其是否減輕了本文所解決的任何或所有問題。因此，可以在本發明(或主張其優先權的申請)對特徵的任何這種組合的過程中提出新的請求項。特別地，參考所附申請專利範圍，可以將附屬請求項的特徵與獨立請求項的特徵相結合，並且可以以任何適當的方式而不是僅以所附申請專利範圍中列舉的特定組合的方式將各個獨立請求項的特徵相結合。
以下範例涉及其他的實施例。不同實施例的各種特徵可以與包含的一些特徵和排除的其他特徵進行各種組合，以適合各種不同的應用。
範例實施例1：積體電路結構包含在基板上方的複數個閘極結構，複數個閘極結構的每一者包含在其上的閘極絕緣層。複數個導電溝槽接點結構與該複數個閘極結構交替。複數個溝槽接點結構之一者的部分在其上具有金屬氧化物層。在複數個閘極結構之上以及在複數個導電溝槽接點結構之上的層間介電材料。層間介電材料中以及複數個閘極結構的相應的一者的閘極絕緣層中的開口。在開口中的導電通孔，導電通孔與複數個閘極結構中的相應的一者直接接觸，並且導電通孔在金屬氧化物層上。
範例實施例2：如範例實施例1之積體電路結構，其中，導電通孔正置在複數個閘極結構之一者上。
範例實施例3：如範例實施例1之積體電路結構，其中，導電通孔正置在複數個閘極結構之一者上。
範例實施例4：如範例實施例1、2或3之積體電路結構，更包含與複數個閘極結構和複數個導電溝槽接點結構交替的複數個介電間隔物。
範例實施例5：如範例實施例4之積體電路結構，其中，金屬氧化物層在導電通孔下方的複數個介電間隔物之一者的部分之上。
範例實施例6：如範例實施例4之積體電路結構，其中，金屬氧化物層不在導電通孔下方的複數個介電間隔物之一者的部分之上。
範例實施例7：如範例實施例1、2、3、4、5或6之積體電路結構，其中，金屬氧化物層係選自於由AlOx、HfOx、ZrOx以及TiOx所組成的群組。
範例實施例8：如範例實施例1、2、3、4、5、6或7之積體電路結構，其中，複數個導電溝槽接點結構以及複數個閘極結構在半導體鰭上。
範例實施例9：積體電路結構包含在基板上方的複數個閘極結構。複數個導電溝槽接點結構與複數個閘極結構交替。絕緣層在複數個閘極結構之上以及在複數個導電溝槽接點結構之上。開口在絕緣層中。在開口中的導電通孔，導電通孔與複數個閘極結構中的一者直接接觸，且導電通孔具有頂表面。在導電通孔的頂表面上且覆蓋導電通孔的頂表面的金屬氧化物層。
範例實施例10：如範例實施例9之積體電路結構，其中，金屬氧化物層係選自於由AlOx、HfOx、ZrOx以及TiOx所組成的群組。
範例實施例11：如範例實施例9或10之積體電路結構，其中，複數個導電溝槽接點結構以及複數個閘極結構在半導體鰭上。
範例實施例12：計算裝置包含板材以及耦接至板材的組件。組件包含積體電路結構。積體電路結構包含在基板上方的複數個閘極結構，閘極結構的每一者包含在其上的閘極絕緣層。複數個導電溝槽接點結構與複數個閘極結構交替。複數個溝槽接點結構之一者的部分在其上具有金屬氧化物層。在複數個閘極結構之上以及在複數個導電溝槽接點結構之上的層間介電材料。層間介電材料中以及複數個閘極結構的相應的一者的閘極絕緣層中的開口。在開口中的導電通孔，導電通孔與複數個閘極結構中的相應的一者直接接觸，並且導電通孔在金屬氧化物層上。
範例實施例13：如範例實施例12之計算裝置，進一步包含耦接至板材的記憶體。
範例實施例14：如範例實施例12或13之計算裝置，進一步包含耦接至板材的通訊晶片。
範例實施例15：如範例實施例12、13或14之計算裝置，進一步包含耦接至板材的相機。
範例實施例16：如範例實施例12、13、14或15之計算裝置，進一步包含耦接至板材的電池。
範例實施例17：如範例實施例12、13、14、15或16之計算裝置，進一步包含耦接至板材的天線。
範例實施例18：如範例實施例12、13、14、15、16或17之計算裝置，其中，組件是封裝積體電路晶粒。
範例實施例19：如範例實施例12、13、14、15、16、17或18之計算裝置，其中，組件選自於由處理器、通訊晶片以及數位信號處理器所組成的群組。
範例實施例20：如範例實施例12、13、14、15、16、17、18或19之計算裝置，其中，計算裝置選自於由行動電話、膝上型電腦、桌上型電腦、伺服器以及機上盒所組成的群組。
100A:半導體結構或裝置 100B:半導體結構或裝置 102:基板 104:擴散或有源區域 104B:非平面擴散或有源區域 106:隔離區域 108A:閘極線 108B:閘極線 108C:閘極線 110A:接點 110B:接點 112A:溝槽接點通孔 112B:溝槽接點通孔 114:閘極接點 116:上覆閘極接點通孔 150:閘極電極 152:閘極介電層 154:介電帽層 160:上覆金屬互連 170:層間介電堆疊或層 200A:半導體結構或裝置 200B:半導體結構或裝置 202:基板 204:擴散或有源區域 204B:非平面擴散或有源區域 206:隔離區域 208A:閘極線 208B:閘極線 208C:閘極線 210A:接點 210B:接點 212A:溝槽接點通孔 212B:溝槽接點通孔 216:閘極接點通孔 250:閘極電極 252:閘極介電層 254:介電帽層 260:上覆金屬互連 270:層間介電堆疊或層 300:基板 302:閘極結構 304:介電側壁間隔物 306:絕緣閘極帽層 306A:圖案化的絕緣閘極帽層 308:導電溝槽接點結構 309:部分 310:層間介電層 312:開口 314:金屬氧化物層 316:導電閘極接點或通孔 412:開口 416:導電通孔 500:生長阻擋層 514:金屬氧化物層 514A:突出部分 600:生長阻擋層 610:層間介電層 612:開口 614:金屬氧化物層 614A:突出部分 700:基板 702:導電溝槽接點結構 704:介電側壁間隔物 704A:間隔物 708:閘極結構 720:絕緣閘極帽層 722:層間介電層 724:開口 726:導電閘極接點或通孔 728:金屬氧化物層 800:半導體結構或裝置 808A:閘極結構 808B:閘極結構 808C:閘極結構 810A:溝槽接點 810B:溝槽接點 850:半導體結構或裝置 858A:閘極結構 858B:閘極結構 858C:溝槽接點 860A:溝槽接點 860B:溝槽接點 880:閘極接點通孔 890:溝槽接點通孔 900:計算裝置 902:板材 904:處理器 906:通訊晶片 1000:中介層 1002:第一基板 1004:第二基板 1006:球形陣列 1008:金屬互連 1010:通孔 1012:穿矽通孔 1014:嵌入式裝置 1100:行動計算平台 1105:顯示螢幕 1110:整合系統 1111:控制器 1113:電池 1115:電源管理積體電路 1120:放大圖 1125:RF積體電路 1160:板材 1177:封裝裝置 1200:設備 1202:晶粒 1204:金屬化墊 1206:封裝基板 1208:連接 1210:焊球 1212:底部填充材料
[圖1A]說明具有設置在閘極電極的不活動部分之上的閘極接點的半導體裝置的平面圖。[圖1B]說明具有設置在閘極電極的不活動部分之上的閘極接點的非平面半導體裝置的截面圖。
[圖2A]說明依據本揭露的一實施例的具有設置在閘極電極的有源部分之上的閘極接點通孔的半導體裝置的平面圖。[圖2B]說明依據本揭露的一實施例的具有設置在閘極電極的有源部分之上的閘極接點通孔的非平面半導體裝置的截面圖。
[圖3A至3D]說明依據本揭露的一實施例的利用具有目標上通孔的金屬氧化物層來製造有源閘極上方接點(contact over active gate；COAG)結構的方法中的各種操作的自上而下角度的截面圖。
[圖4A至4D]說明依據本揭露的一實施例的利用具有偏離目標通孔的金屬氧化物層來製造有源閘極上方接點(COAG)結構的方法中的各種操作的自上而下角度的截面圖。
[圖5A至5D]說明依據本揭露的一實施例的利用金屬氧化物層來製造有源閘極上方接點(COAG)結構的方法中的各種操作的截面圖。
[圖6A至6D]說明依據本揭露的一實施例的利用金屬氧化物層來製造有源閘極上方接點(COAG)結構的方法中的各種操作的截面圖。
[圖7A至7D]說明依據本揭露的一實施例的將閘極接點層與上覆金屬光柵隔離的方法中的各種操作的自上而下角度的截面圖。
[圖8A]說明依據本揭露的另一實施例的具有設置在閘極的有源部分之上的閘極接點通孔的另一半導體裝置的平面圖。
[圖8B]說明依據本揭露的另一實施例的具有耦接一對溝槽接點的溝槽接點通孔的另一半導體裝置的平面圖。
[圖9]說明依據本揭露之一實施方式的計算裝置。
[圖10]說明中介層，包含一或多個本揭露的實施例。
[圖11]是依據本揭露的實施例的採用根據本文描述的一或多個製程製造的IC或包含本文描述的一或多個特徵的IC的行動計算平台的等角視圖。
[圖12]說明依據本揭露的實施例的覆晶安裝晶粒的截面圖。
200B:半導體結構或裝置
202:基板
204B:非平面擴散或有源區域
206:隔離區域
208B:閘極線
216:閘極接點通孔
250:閘極電極
252:閘極介電層
254:介電帽層
260:上覆金屬互連
270:層間介電堆疊或層

Claims (20)

  1. 一種積體電路結構，包括： 在基板上方的複數個閘極結構，該複數個閘極結構的每一者包含在其上的閘極絕緣層； 複數個導電溝槽接點結構與該複數個閘極結構交替，該複數個溝槽接點結構之一者的部分在其上具有金屬氧化物層； 在該複數個閘極結構之上以及在該複數個導電溝槽接點結構之上的層間介電材料； 該層間介電材料中以及該複數個閘極結構的相應的一者的閘極絕緣層中的開口；以及 該開口中的導電通孔，該導電通孔與該複數個閘極結構中的該相應的一者直接接觸，並且該導電通孔在該金屬氧化物層上。
  2. 如請求項1之積體電路結構，其中，該導電通孔正置在該複數個閘極結構之一者上。
  3. 如請求項1之積體電路結構，其中，該導電通孔偏置在該複數個閘極結構之一者上。
  4. 如請求項1之積體電路結構，更包括： 與該複數個閘極結構和該複數個導電溝槽接點結構交替的複數個介電間隔物。
  5. 如請求項4之積體電路結構，其中，該金屬氧化物層在該導電通孔下方的該複數個介電間隔物之一者的部分之上。
  6. 如請求項1之積體電路結構，其中，該金屬氧化物層不在該導電通孔下方的該複數個介電間隔物之一者的部分之上。
  7. 如請求項1之積體電路結構，其中，該金屬氧化物層係選自於由AlOx、HfOx、ZrOx以及TiOx所組成的群組。
  8. 如請求項1之積體電路結構，其中，該複數個導電溝槽接點結構以及該複數個閘極結構在半導體鰭上。
  9. 一種積體電路結構，包括： 基板上方的複數個閘極結構； 複數個導電溝槽接點結構與該複數個閘極結構交替； 在該複數個閘極結構之上以及在該複數個導電溝槽接點結構之上的絕緣層； 該絕緣層中的開口； 該開口中的導電通孔，該導電通孔與該複數個閘極結構中的一者直接接觸，該導電通孔具有頂表面；以及 在該導電通孔的該頂表面上且覆蓋該導電通孔的該頂表面的金屬氧化物層。
  10. 如請求項9之積體電路結構，其中，該金屬氧化物層係選自於由AlOx、HfOx、ZrOx以及TiOx所組成的群組。
  11. 如請求項9之積體電路結構，其中，該複數個導電溝槽接點結構以及該複數個閘極結構在半導體鰭上。
  12. 一種計算裝置，包括： 板材；以及 耦接到該板材的組件，該組件包含積體電路結構，包括： 在基板上方的複數個閘極結構，該複數個閘極結構的每一者包含在其上的閘極絕緣層； 複數個導電溝槽接點結構與該複數個閘極結構交替，該複數個溝槽接點結構之一者的部分在其上具有金屬氧化物層； 在該複數個閘極結構之上以及在該複數個導電溝槽接點結構之上的層間介電材料； 該層間介電材料中以及該複數個閘極結構的相應的一者的閘極絕緣層中的開口；以及 該開口中的導電通孔，該導電通孔與該複數個閘極結構中的該相應的一者直接接觸，並且該導電通孔在該金屬氧化物層上。
  13. 如請求項12之計算裝置，更包括：耦接到該板材的記憶體。
  14. 如請求項12之計算裝置，更包括：耦接到該板材的通訊晶片。
  15. 如請求項12之計算裝置，更包括：耦接到該板材的相機。
  16. 如請求項12之計算裝置，更包括：耦接到該板材的電池。
  17. 如請求項12之計算裝置，更包括：耦接到該板材的天線。
  18. 如請求項12之計算裝置，其中，該組件是封裝積體電路晶粒。
  19. 如請求項12之計算裝置，其中，該組件選自於由處理器、通訊晶片以及數位信號處理器所組成的群組。
  20. 如請求項12之計算裝置，其中，該計算裝置選自於由行動電話、膝上型電腦、桌上型電腦、伺服器以及機上盒所組成的群組。
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