KR102481263B1 - 비아 랜딩 단락들을 방지하기 위한 상향식 선택적 유전체 가교-결합 - Google Patents

비아 랜딩 단락들을 방지하기 위한 상향식 선택적 유전체 가교-결합 Download PDF

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제임스 엠. 블랙웰
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Abstract

본 발명의 실시예들은 비아를 갖는 인터커넥트 구조체 및 그러한 구조체들을 형성하는 방법들을 포함한다. 일 실시예에서, 인터커넥트 구조체는 제1 층간 유전체(ILD)를 포함한다. 제1 인터커넥트 라인 및 제2 인터커넥트 라인은 제1 ILD 내로 연장된다. 일 실시예에 따르면, 제2 ILD가 제1 인터커넥트 라인 및 제2 인터커넥트 라인 위에 위치한다. 비아는 제2 ILD를 관통하여 연장되고 제1 인터커넥트 라인에 전기적으로 커플링될 수 있다. 추가적으로, 본 발명의 실시예들은 제2 인터커넥트 라인 위에 위치하는 비아의 하부 표면의 부분을 포함한다. 그러나, 본 발명의 일 실시예에 따르면, 격리 층이 비아의 하부 표면과 제2 인터커넥트 라인의 상부 표면 사이에 위치될 수 있다.

Description

비아 랜딩 단락들을 방지하기 위한 상향식 선택적 유전체 가교-결합
본 발명의 실시예들은 일반적으로 반도체 디바이스들의 제조에 관한 것이다. 특히, 본 발명의 실시예들은 반도체 디바이스들을 위한 인터커넥트 구조체들 및 그러한 디바이스들을 제조하기 위한 방법들에 관한 것이다.
지난 수십 년 동안, 집적 회로들에서의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 공간(real estate)에서 기능 유닛들의 밀도가 증가하는 것을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소시키는 것은 칩 상에 증가된 수의 메모리 또는 논리 디바이스들의 통합을 허용하며, 이는 증가된 용량을 갖는 제품들의 제조로 이어진다. 그러나, 점점 더 많은 용량을 위한 추진이 문제가 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 중요해지고 있다.
집적 회로들은 통상적으로, 비아들 위의 금속 라인들 또는 다른 인터커넥트들을 비아들 아래의 금속 라인들 또는 다른 인터커넥트들에 전기적으로 접속하기 위한, 본 기술분야들에서 비아들로 공지된, 전기 도전성 마이크로전자 구조체들을 포함한다. 비아들은 전형적으로 리소그래피 프로세스에 의해 형성된다. 대표적으로, 포토레지스트 층은 유전체 층 위에 스핀 코팅될 수 있고, 이러한 포토레지스트 층은 패터닝된 마스크를 통해 패터닝된 화학 방사선에 노출될 수 있고, 그 다음에 이러한 노출된 층은 포토레지스트 층에 개구부를 형성하기 위해 현상될 수 있다. 다음으로, 에칭 마스크로서 포토레지스트 층에서의 개구부를 사용함으로써 비아를 위한 개구부가 유전체 층에 에칭될 수 있다. 이러한 개구부는 비아 개구부로 지칭된다. 최종적으로, 비아 개구부는 비아를 형성하기 위해 하나 이상의 금속 또는 다른 도전성 재료로 채워질 수 있다.
과거에는, 비아들의 크기들 및 간격이 점진적으로 감소되었고, 적어도 일부 타입의 집적 회로들(예를 들어, 고급 마이크로프로세서들, 칩셋 컴포넌트들, 그래픽 칩들 등)의 경우에는, 미래에도 비아들의 크기들 및 간격은 계속 점진적으로 감소될 것으로 예상된다. 비아들의 크기의 하나의 척도는 비아 개구부의 임계 치수(critical dimension)이다. 비아들의 간격의 하나의 척도는 비아 피치(via pitch)이다.
그러한 리소그래픽 프로세스들에 의해 극도로 작은 피치들을 갖는 극도로 작은 비아들을 패터닝할 때, 특히 피치들이 약 70나노미터(nm)이거나 그보다 더 작을 때 및/또는 비아 개구부들의 임계 치수들이 약 35nm이거나 그보다 더 작을 때, 몇 가지 과제가 나타난다. 하나의 그러한 과제는 비아들과 위에 놓인(overlying) 인터커넥트들 사이의 오버레이, 및 비아들과 아래에 놓인(underlying) 랜딩 인터커넥트들 사이의 오버레이가, 일반적으로 비아 피치의 1/4 정도로 높은 허용오차들로 제어될 필요가 있다는 것이다. 비아 피치들이 시간에 걸쳐 점점 더 작게 스케일링됨에 따라, 오버레이 허용오차들은 리소그래픽 장비가 따라갈 수 있는 것보다 훨씬 더 빠른 속도로 그들을 따라 스케일링하는 경향이 있다.
따라서, 비아 제조 기술들의 영역에서 개선들이 필요하다.
도 1a는 일 실시예에 따른, 노출 마스크로 패터닝되는 인터커넥트 구조체의 단면도이다.
도 1b는 일 실시예에 따른, 오정렬된 비아 개구부가 형성된 후의 인터커넥트 구조체의 단면도이다.
도 2a는 일 실시예에 따른, 제2 인터커넥트 라인들의 상부 표면 위에 형성된 캡 층을 갖는 제1 및 제2 인터커넥트 라인들을 갖는 인터커넥트 구조체의 단면도이다.
도 2b는 일 실시예에 따른, 제2 층간 유전체에 형성된 비아 개구부 및 인터커넥트 라인 트렌치를 갖는 인터커넥트 구조체의 단면도이다.
도 2c는 일 실시예에 따른, 노출된 제2 인터커넥트 라인의 상부 표면 상에 선택적으로 형성된 촉매 재료를 갖는 인터커넥트 구조체의 단면도이다.
도 2d는 일 실시예에 따른, 비아 개구부 및 인터커넥트 라인 트렌치를 채우는 스핀-온된(spun-on) 유전체를 갖는 인터커넥트 구조체의 단면도이다.
도 2e는 일 실시예에 따른, 촉매 재료가 스핀-온된 유전체로 확산되고 가교-결합 반응(cross-linking reaction)이 개시된 후의 인터커넥트 구조체의 단면도이다.
도 2f는 일 실시예에 따른, 유전체 재료의 비-가교-결합된 부분들이 비아 개구부 및 인터커넥트 라인 트렌치로부터 제거된 후의 인터커넥트 구조체의 단면도이다.
도 2g는 일 실시예에 따른, 비아 및 인터커넥트 라인이 제2 층간 유전체에 형성된 후의 인터커넥트 구조체의 단면도이다.
도 3a는 일 실시예에 따른, 하드마스크 층 위에 형성된 백본 층을 갖는 인터커넥트 구조체의 단면도이다.
도 3b는 일 실시예에 따른, 스페이서들이 백본 층의 측벽들을 따라 형성된 후의 인터커넥트 구조체의 단면도이다.
도 3c는 일 실시예에 따른, 제1 트렌치들이 하드마스크 층을 관통하여 하드마스크 층 아래의 층간 유전체 내로 형성된 후의 인터커넥트 구조체의 단면도이다.
도 3d는 일 실시예에 따른, 제1 인터커넥트 라인들을 형성하기 위해 제1 트렌치들이 도전성 재료로 채워진 후의 인터커넥트 구조체의 단면도이다.
도 3e는 일 실시예에 따른, 백본 층이 제거되고 제2 트렌치들이 하드마스크 층을 관통하여 하드마스크 층 아래의 층간 유전체 내로 형성된 후의 인터커넥트 구조체의 단면도이다.
도 3f는 일 실시예에 따른, 제2 트렌치들이 희생 충전 재료로 채워진 후의 인터커넥트 구조체의 단면도이다.
도 3g는 일 실시예에 따른, 스페이서들을 제거하기 위해 구조체가 다시 연마되고, 제1 인터커넥트 라인들이 리세싱되고 캡 층에 의해 커버된 후의 인터커넥트 구조체의 단면도이다.
도 3h는 일 실시예에 따른, 희생 충전 재료가 제2 트렌치들로부터 제거되고 제2 트렌치들이 도전성 재료로 다시 채워져 제2 인터커넥트 라인들을 형성한 후의 인터커넥트 구조체의 단면도이다.
도 4는 본 발명의 하나 이상의 실시예를 구현하는 인터포저의 단면도이다.
도 5는 본 발명의 일 실시예에 따라 구축된 컴퓨팅 디바이스의 개략도이다.
본 명세서에는 다양한 조성을 가진 다수의 층을 갖는 기판을 포함하는 시스템들 및 그러한 층들을 퇴적하고 패터닝하는 방법들이 설명된다. 다음의 설명에서, 예시적인 구현들의 다양한 양태는, 본 기술분야의 다른 통상의 기술자들에게 자신들의 연구의 요지를 전달하기 위해, 본 기술분야의 통상의 기술자들에 의해 통상적으로 이용되는 용어들을 사용하여 설명될 것이다. 그러나, 설명된 양태들 중 일부만으로 본 발명이 실시될 수 있다는 것이 본 기술분야의 통상의 기술자들에게 명백할 것이다. 설명을 목적으로, 예시적인 구현들의 철저한 이해를 제공하기 위해 구체적인 수들, 재료들 및 구성들이 제시된다. 그러나, 본 발명이 구체적인 상세들 없이 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 사례들에서, 예시적인 구현들을 모호하게 하지 않기 위해 공지된 피처들은 생략되거나 단순화된다. 다양한 동작들은 다수의 별개의 동작으로서, 차례로, 본 발명을 이해하는 데 가장 도움이 되는 방식으로 설명될 것이지만, 그러나, 설명의 순서가 이러한 동작들이 반드시 순서에 의존적인 것을 암시하는 것으로 해석되지는 않아야 한다. 특히, 이러한 동작들은 제시의 순서로 수행될 필요는 없다.
위에 설명된 바와 같이, 비아들과 위에 놓인(overlying) 인터커넥트들 사이의 오버레이, 및 비아들과 아래에 놓인(underlying) 랜딩 인터커넥트들 사이의 오버레이는 인터커넥트 및 비아들의 피치가 계속 감소할 때 해결되어야 하는 중대한 문제이다. 예를 들어, 도 1a에는 하드마스크(105) 관통하여 층간 유전체(ILD; 103) 내로 형성되는 복수의 인터커넥트 라인(120A-120C)을 포함하는 인터커넥트 구조체가 도시된다. 에칭정지 층(107) 및 제2 ILD(165)는 하드마스크(105) 위에 형성될 수 있다. 그 다음에 비아 개구부는 방사선(195)으로 레지스트 층(160)을 패터닝함으로써 형성될 수 있다. 레지스트 층(160)이 다층 하드마스크/레지스트 층 스택을 추가로 포함할 수 있다는 것이 인정될 것이다. 예를 들어, "삼중층(trilayer)" 스택에서, 실리콘-풍부(silicon-rich) 층은 제2 ILD(165) 위에 형성될 수 있고, 탄소-풍부(carbon-rich) 층은 실리콘-풍부 층 위에 형성될 수 있고, 레지스트 층(160)은 탄소-풍부 층 위에 형성될 수 있다. 추가적으로 에칭정지 층(107) 및 하드마스크(105)는 도면들에서 단일 재료로 각각 표현되지만, 실시예들은 그러한 구성들에 제한되지 않는다는 것이 인정될 것이다. 예를 들어, 하드마스크(105)는 하나 이상의 상이한 하드마스크 재료의 스택을 포함할 수 있고 에칭정지 층(107)은 하나 이상의 상이한 에칭정지 재료의 스택을 포함할 수 있다. 비아 개구부가 타겟 인터커넥트 라인(120B)에만 접촉하는 것을 보장하기 위해, 노출 마스크(180)는 이상적으로 정렬되어 마스크 개구부(M)가 인터커넥트 라인(120B) 위의 중심에 있도록 한다. 그러나, 위에 설명된 바와 같이, 인터커넥트 라인들(120)의 피치 및 임계 치수의 스케일 다운으로 인해, 오정렬을 최소화하는 것이 점점 더 어려워진다. 도 1a에 예시된 바와 같이, 마스크 개구부(M)는 타겟 인터커넥트 라인(120B)으로부터 중심에서 벗어나고 개구부(M)의 가장자리는 이웃하는 인터커넥트 라인(120C)의 부분과 중첩된다.
이제 도 1b를 참조하면, 레지스트 재료는 현상되고 제2 ILD(165) 및 에칭정지 층(107)은 비아 개구부(125)를 형성하기 위해 에칭 프로세스로 제거된다. 예시된 바와 같이, 오정렬된 마스크 개구부(M)는 타겟 인터커넥트 라인(120B)의 상부 표면 및 이웃하는 인터커넥트 라인(120C)의 상부 표면의 부분의 노출을 초래한다. 인터커넥트 라인들(120B 및 120C)이 둘 다 노출되기 때문에, 후속하는 금속 퇴적 프로세스는 2개의 라인 사이에 원하지 않는 단락(short-circuit)을 생성할 것이다. 이에 따라, 인터커넥트 라인들의 피치를 감소시키는 것은 종래의 리소그래피 프로세스들로 획득가능하지 않을 수 있는 증가된 정밀도로 포토레지스트 마스크들을 정렬하고 패터닝하는 것을 요구한다.
오버레이 에러에 의해 야기된 그러한 제한들을 극복하기 위해, 본 발명의 실시예들은 오버레이 에러로 인해 노출되는 이웃하는 인터커넥트 라인들의 상부 표면을 선택적으로 보호하기 위한 방법들을 포함한다. 예를 들어, 교대 패턴(alternating pattern)으로 형성되는 인터커넥트 라인들의 2개의 별개의 집단이 있을 수 있다. 인터커넥트 라인들의 제1 집단의 상부 표면들이 인터커넥트 라인들의 제2 집단의 상부 표면과 상이한 재료인 것을 제외하고 상이한 인터커넥트 라인 집단들은 실질적으로 서로 유사하다. 이에 따라, 상부 표면들의 재료 조성에서의 차이들은 인터커넥트 라인들이 표면 상으로 선택적으로 그래프트된(grafted) 촉매들 또는 예비-촉매들(pre-catalysts)을 갖는 것을 허용한다. 실시예들은 촉매 또는 예비-촉매로 하여금 비아 개구부 내로 실질적으로 퇴적되는 스핀-온된 유전체에서의 국부적인 가교-결합 반응(cross-linking reaction)을 개시하는 것을 허용한다. 가교-결합 반응이 그래프트된 촉매제(catalyst agent)에 근접한 유전체의 부분에서만 개시되는 것을 보장하기 위해 저온 베이크가 사용된다. 가교-결합된 유전체는 잔류하고 비아를 형성하기 위한 금속 퇴적 동안 타겟이 아닌(non-targeted) 인터커넥트 라인들에 대해 단락으로부터 보호를 제공하는 절연 층으로서 기능한다. 그러한 피처들을 포함하는 실시예들은 도 2a-2g에 대하여 아래에 예시되고 설명된다.
이제 도 2a를 참조하면, 본 발명의 실시예에 따라 인터커넥트 구조체(200)의 단면도가 도시된다. 인터커넥트 구조체(200)는 IC 회로 등과 같은, 하나 이상의 인터커넥트 층을 활용하는 임의의 반도체 디바이스와 함께 사용될 수 있다. 실시예에서, 인터커넥트 구조체(200)는 복수의 인터커넥트 층을 포함하는 BEOL(back-end-of-line) 스택에서의 하나의 층일 수 있다. 이와 같이, 인터커넥트 구조체(200)는 또 다른 인터커넥트 층 위에 형성될 수 있다. 추가적인 실시예들은 하나 이상의 트랜지스터 또는 다른 디바이스가 형성되는 반도체 재료 위에 제1 인터커넥트 층으로서 인터커넥트 구조체(200)를 형성하는 것을 포함할 수 있다. 본 발명의 구현들은 반도체 기판과 같은, 기판 상에서 형성 또는 수행될 수 있다. 하나의 구현에서, 반도체 기판은 벌크 실리콘 또는 실리콘-온-절연체(silicon-on-insulator) 하부구조를 사용하여 형성된 결정질 기판일 수 있다. 다른 구현들에서, 반도체 기판은 게르마늄(germanium), 인듐 안티몬화물(indium antimonide), 납 텔루르화물(lead telluride), 인듐 비화물(indium arsenide), 인듐 인화물(indium phosphide), 갈륨 비화물(gallium arsenide), 인듐 갈륨 비화물(indium gallium arsenide), 갈륨 안티몬화물(gallium antimonide), 또는 Ⅲ-Ⅴ족 또는 Ⅳ족 재료들의 다른 조합들을 포함하지만 이에 제한되지는 않는, 실리콘과 조합될 수 있거나 조합되지 않을 수 있는, 대체 재료들을 사용하여 형성될 수 있다. 기판이 그로부터 형성될 수 있는 재료들의 몇 가지 예가 본 명세서에 설명되더라도, 반도체 디바이스가 구축될 수 있는 토대로서 역할을 할 수 있는 임의의 재료가 본 발명의 범위 내에 있다.
실시예에 따르면, 인터커넥트 구조체(200)는 층간 유전체(ILD; 203)를 포함한다. 본 발명의 실시예들은 실리콘 이산화물(silicon dioxide)과 같은, ILD들로서의 사용을 위해 본 기술분야에 전형적으로 공지된 것인 로우-k 유전체 재료들을 활용한다. 본 발명의 실시예들에 따르면, ILD(203)의 형성에 적합한 로우-k 유전체 재료들은 또한 탄소 도핑된 실리콘 이산화물, 다공성 실리콘 이산화물, 또는 실리콘 질화물들과 같은 재료들을 포함할 수 있지만, 이에 제한되지는 않는다. 본 발명의 추가적인 실시예들은 5보다 작은 k-값들을 갖는 유전체 재료들로부터 형성된 ILD(203)를 포함할 수 있다. 실시예들은 또한 2보다 작은 k-값을 갖는 ILD를 포함할 수 있다. 추가적인 실시예들에 따르면, ILD(203)는 에어 갭들을 포함하고 1의 k-값을 가질 수 있다.
실시예에서, 제1 하드마스크 층(205)은 ILD(203)의 상부 표면 위에 형성된다. 예로서, 제1 하드마스크 층(205)은 질화물 또는 산화물과 같은, 유전체 재료일 수 있다. 실시예에 따르면, 제1 하드마스크 층(205)은 제1 하드마스크 층(205) 위에 인터커넥트 라인들을 형성하기 위해 사용된 제2 ILD(265)를 관통하여 에칭하는 데 사용될 수 있는 에칭 프로세스에 대해 저항성이 있다. 본 발명의 실시예들은 3nm과 10nm 사이의 두께인 제1 하드마스크 층(205)을 포함한다. 하드마스크 층(205)은 도면들에서 단일 재료로서 표현되지만, 실시예들은 그러한 구성들에 제한되지 않는다는 것이 인정될 것이다. 예를 들어, 하드마스크(205)는 하나 이상의 상이한 하드마스크 재료의 스택을 포함할 수 있다.
인터커넥트 층(200)은 ILD(203) 내로 형성된 복수의 인터커넥트 라인(220)을 포함할 수 있다. 실시예에 따르면, 인터커넥트 라인들(220)은 인터커넥트 라인들의 2개의 집단(즉, 제1 인터커넥트 라인들(2201) 및 제2 인터커넥트 라인들(2202))을 포함할 수 있다. 제1 인터커넥트 라인들(2201)은 제2 인터커넥트 라인들(2202)과 교대 패턴으로 형성될 수 있다. 제1 및 제2 인터커넥트 라인들(220)은 도전성 재료들로 형성된다. 제한으로서가 아닌, 예로서, 인터커넥트 라인들을 형성하기 위해 사용된 도전성 재료들은 Cu, Co, W, NiSi, TiN, Mo, Ni, Ru, Au, Ag, Pt 등을 포함할 수 있다. 실시예에서, 동일한 도전성 재료는 제1 및 제2 인터커넥트 라인들(220)을 형성하기 위해 사용된다. 대안적인 실시예에 따르면, 제1 및 제2 인터커넥트 라인들(220)은 상이한 도전성 재료들로 형성된다.
제1 인터커넥트 라인들(2201)은 피치 P만큼 제2 인터커넥트 라인들(2202)로부터 이격된다. 본 발명의 실시예들은 60nm보다 작은 피치(P)를 갖는 고밀도 인터커넥트 라인들을 포함한다. 본 발명의 추가적인 실시예들은 30nm보다 작은 피치(P)를 포함한다. 본 발명의 실시예들은 30nm보다 작은 인터커넥트 라인 폭들(WL)을 포함한다. 본 발명의 추가적인 실시예들은 15nm보다 작은 인터커넥트 라인 폭들(WL)을 포함한다.
실시예에 따르면, 제1 인터커넥트 라인들(2201)의 상부 표면들이 제2 인터커넥트 라인들(2202)의 상부 표면들과 상이한 재료일 수 있다는 것을 제외하고 제1 인터커넥트 라인들(2201) 및 제2 인터커넥트 라인들(2202)은 실질적으로 유사할 수 있다. 예시된 실시예에서, 제2 인터커넥트 라인들(2202)의 상부 표면들은 캡 층(232)에 의해 커버된다. 제2 인터커넥트 라인들(2202) 위에 형성된 캡 층(232)은 사용될 재료 조성에서의 차이들이 인터커넥트 라인들(220)의 하나의 집단으로 촉매제를 선택적으로 그래프트(graft)하는 것을 허용한다. 그러한 선택적인 그래프팅 프로세스(grafting process)는 아래에 매우 상세히 설명될 것이다. 예로서, 캡 층(232)은 Cu, W, Ru, Co, Mo, Ni, Pt, Pd, Ta, Ti, RuTa, 및 그들의 합금들, 금속간 화합물들, 이를테면 금속 질화물들 및 탄화물들, 이를테면 TaN, TiN, WCN, 또는 저마나이드들(germanides) 및 실리사이드들(silicides), 이를테면 Cu3Ge, NixSiy 등일 수 있다.
실시예에서, 제2 인터커넥트 라인들(2202) 위에 형성된 캡 층(232)은 인터커넥트 구조체(200)를 형성하기 위해 사용된 처리 동작들의 잔유물로서 최종 구조체 내에 남아있다. 특정 실시예들에서, 캡 층(232)은 인터커넥트 라인들(220)을 위해 사용된 금속과 상이한 저항률을 갖는다. 이에 따라, 캡 층(232)의 두께를 최소화하는 것이 유리할 수 있다. 실시예에서, 캡 층(232)의 두께는 제1 하드마스크 층(205)의 두께보다 작을 수 있다. 구체적인 실시예에서, 캡 층(232)의 두께는 10nm보다 작을 수 있다. 추가적인 실시예들은 5nm보다 작은 두께를 갖는 캡 층(232)을 포함할 수 있다. 실시예에서, 에칭정지 층(207)은 하드마스크(205), 캡(232), 및 인터커넥트 라인들(220)의 상부 표면들 위에 형성될 수 있다. 에칭정지 층(207)이 도면들에서 단일 재료로서 표현되지만, 실시예들은 그러한 구성들에 제한되지 않는다는 것이 인정될 것이다. 예를 들어, 에칭정지 층(207)은 하나 이상의 상이한 에칭정지 재료의 스택을 포함할 수 있다.
본 발명의 실시예에 따르면, 인터커넥트 구조체(200)는 임의의 적합한 처리 기법들로 형성될 수 있다. 하나의 실시예에서, 제1 인터커넥트 라인들(2201 및 2202)은 자기 정렬(self-aligned) 스페이서 에칭 프로세스들과 같은, 다수의 패터닝 동작을 사용하여 패터닝될 수 있다. 인터커넥트 구조체(200)를 형성하기 위한 예시적인 프로세스는 도 3a-3h에 관련하여 아래에 설명되고 예시된다.
이제 도 2b를 참조하면, 인터커넥트 라인 트렌치(227) 및 비아 개구부(225)는 ILD 층(265) 및 에칭정지 층(207)을 관통하여 형성된다. 실시예에 따르면, 비아 개구부(225)는 인터커넥트 라인들(2201 및 2202)의 폭(WL)보다 더 큰 폭(WV)을 갖는다. 비아 개구부(225)의 폭으로 인해, 비아 개구부(225)의 오정렬은 비아에 의해 접촉되어서는 안되는 인터커넥트 라인의 상부 표면의 노출을 초래할 수 있고, 그러므로 위에 설명된 바와 같이, 단락(short circuit)을 초래할 것이다. 예시된 실시예에서, 비아 개구부(225)는 제2 인터커넥트 라인(2202)만 노출시키도록 의도되었다. 그러나, 오정렬된 비아 개구부(225)는 이웃하는 제1 인터커넥트 라인(2201)의 상부 표면(219)의 부분의 노출을 초래하였다. 본 발명의 실시예들은 비아의 오정렬로 인한 에러에 의해 노출될 때조차도 이웃하는 인터커넥트 라인들이 단락으로부터 보호되는 것을 허용하기 때문에, 본 발명의 실시예들은 큰 비아 개구부들(225)을 활용할 수 있다. 예를 들어, 비아 개구부(225)의 폭(WV)은 피치(P)보다 클 수 있다. 실시예에서, 비아 개구부(225)의 폭(WV)은 피치(P)의 두 배보다 클 수 있다. 비아 개구부(225)의 폭(WV)을 증가시키는 것은 위에 설명된 것들과 같은, 포토리소그래피 패터닝 프로세스들, 재료들, 및 장비의 제한들이 회피되는 것을 허용한다.
이웃하는 제1 인터커넥트 라인(2201)의 상부 표면(219)이 비아 개구부(225)에 형성될 비아에 의해 접촉되는 것을 방지하기 위해, 본 발명의 실시예들은 노출된 상부 표면(219) 위에 격리 층을 선택적으로 형성한다. 캡들(232)의 존재로 인한 제1 인터커넥트 라인들(2201) 및 제2 인터커넥트 라인들(2202)의 상부 표면들의 재료 조성들에서의 차이들은 인터커넥트 라인들 중 하나 상으로의 촉매들 또는 예비-촉매들의 선택적인 그래프팅을 허용한다.
이제 도 2c를 참조하면, 제1 인터커넥트 라인(2201)의 상부 표면(219) 상으로 선택적으로 그래프트된 촉매제(234)를 갖는 인터커넥트 구조체가 도시된다. 실시예에 따르면, 촉매제(234)는 후속적으로 퇴적된 유전체 층에서 가교-결합 반응을 일으킬 수 있는 화합물이다. 제1 인터커넥트 라인(2201)의 상부 표면(219) 상으로 촉매제를 선택적으로 그래프트하는 것은 후속적인 가교-결합 반응이 인터커넥트 라인(2201)의 상부 표면(219)을 둘러싸는 영역으로 국부화되는 것을 허용한다. 촉매제(234)의 존재는 가교-결합 반응이 촉매제가 존재하지 않는 위치들에서 개시되는 가교-결합 반응을 초래하지 않을 저온에서 일어나는 것을 허용한다. 실시예에 따르면, 촉매제(234)는 촉매 또는 예비-촉매일 수 있다. 본 명세서에 사용된 바와 같은, "촉매(catalyst)"에 대한 언급은 또한 "예비-촉매들(pre-catalysts)"을 포함하는 것으로 이해된다. 예로서, 촉매는 산 또는 염기를 포함할 수 있다. 예를 들어, 산 촉매들은 강한 브뢴스테드 산(bronsted acids), 이를테면 트리플루오로메탄술폰산(trifluoromethanesulfonic acid), 강한 루이스 산(Lewis acids), 이를테면 트리스-펜타플루오로페닐보레인(tris-pentafluorophenylboane) 등을 포함할 수 있다. 예를 들어, 촉매들을 위해 사용된 염기들은 트리아킬아민, 피리딘 등을 포함할 수 있다. 선택되는 특정한 촉매는 사용된 유전체 재료에 의존한다.
예시된 바와 같이, 촉매제(234)는 제1 인터커넥트 라인(2201)의 상부 표면(219)의 노출된 부분들 위에 형성된다. 비아 개구부(225)의 오정렬의 정도(extent)는 촉매제(234)에 의해 커버되는 상부 표면(219)의 백분율에 기여한다는 것이 인정될 것이다. 예를 들어, 비아 개구부(225)의 측벽(즉, 도 2c에서의 최우측 측벽)이 제1 인터커넥트 라인(2201)의 우측에 형성되는 경우 제1 인터커넥트 라인(2201)의 전체 상부 표면(219)이 노출될 수 있다. 추가적인 실시예들은 제2 인터커넥트 라인(2202)의 양 측면 상의 이웃하는 제1 인터커넥트 라인들(2201)의 상부 표면(219)의 부분들을 노출시키는 비아 개구부(225)를 포함할 수 있다. 그러한 실시예에서, 촉매제(234)는 하나보다 많은 제1 인터커넥트 라인(2201)의 상부 표면들(219) 상으로 선택적으로 그래프트될 수 있다.
하나의 실시예에서, 촉매제(234)는 직접 흡착 프로세스로 제1 인터커넥트 라인(220)의 노출된 상부 표면(219) 상으로 선택적으로 그래프트될 수 있다. 그러한 실시예에서, 촉매제(234)는 비아 개구부(225)에서의 노출된 표면들 상으로 직접적으로 코팅된다. 촉매제(234)는 수소 결합 또는 제1 인터커넥트 라인(220)의 노출된 상부 표면(219)에서 우선적으로 개시되는 다른 정전기 상호작용들의 결과로서 원하는 표면들에 강하게 유지될 수 있다. 예를 들어, 실리콘 표면은 Si-O-B(C6F5)3H+를 형성하기 위해, B(C6F5)3과 같은, 강한 루이스 산과 반응할 수 있다. 그러한 촉매제(234)는 저온 베이크가 수행될 때 특정 스핀-온된 유전체들에서 가교-결합 반응을 용이하게 개시할 것이다. 게다가, 실시예들은 촉매제(234)의 분자의 크기를 제어함으로써 촉매제(234)의 확산의 비율(rate)을 제어할 수 있다. 촉매제(234)의 확산을 제한하는 것은 가교-결합 반응이 제1 인터커넥트 라인(2201)의 노출된 상부 표면(219)에 근접해서만 일어나는 것을 보장한다. 예를 들어, Si-O-B(C6F5)3H+는 낮은 확산율(diffusion rate)를 갖는 비교적 큰 분자로 고려될 수 있으므로, 가교-결합 반응을 국부화하는 데 도움이 된다.
본 발명의 추가적인 실시예에서, 촉매제(234)는 공유 접착(covalent adhesion)을 사용하여 제1 인터커넥트 라인(2201)의 상부 표면(219)에 부착될 수 있다. 예를 들어, 촉매제(234)는 그래프팅 기(grafting group)(도시되지 않음)에 결합될(linked) 수 있고, 그래프팅 기는 비아 개구부(225)에서의 노출된 재료들 중 하나에 선택적으로 그래프트된다. 실시예에서, 그래프팅 기는 실란 화학물질들을 포함할 수 있다. 제한으로서가 아닌, 예로서, 실란 화학물질들은 클로로-, 알콕시-, 또는 아미노-실란을 포함할 수 있다. 추가적인 실시예들은 또한 실록산, 실릴 클로라이드, 알켄, 알킨, 아민, 포스핀, 티올, 포스폰산, 카르복실산 등과 같은 그래프팅 기들을 포함할 수 있다. 하나의 실시예에서, 그래프팅 기에 공유 결합되는 촉매제(234)는 실록산에 부착되는 오늄 염(onium salts)을 기반으로 하는 것인 산 발생제(acid generator)(예를 들어, 광-산 발생제(photo-acid generator) 또는 열-산 발생제(thermal-acid generator))를 포함할 수 있다. 구체적인 예에서, 실록산은 [(MeO)3Si-CH2CH2CH2SR2][X]일 수 있으며, 여기서 R은 알킬 또는 아릴기(aryl group)이고, X는 트리플레이트, 노나플레이트, H-B(C6F5)3, BF4 등과 같은, 약한 배위 음이온이다. 그래프팅 기에 결합되는 촉매제들(234)을 활용하는 실시예들에서, 촉매제(234)는 몇 가지의 상이한 방식으로 하나의 재료 위에 선택적으로 형성될 수 있다. 제1 프로세스에서, 그래프팅 기는 제1 인터커넥트 라인(2201)의 상부 표면(219)과 같은, 원하는 표면 위에 선택적으로 형성될 수 있다. 그러한 실시예에서, 그래프팅 기는 그래프팅 기가 우선적으로 제1 인터커넥트 라인(220)의 상부 표면(219) 및 캡(232)의 상부 표면들에 부착되고 하드마스크(205)가 그래프팅 기와 반응하지 않도록 선택될 것이다. 대안적으로, 그래프팅 기는 비아 개구부(225)의 하부(즉, 캡(232), 하드마스크(205), 및 제1 인터커넥트 라인(2201)의 상부 표면(219))에서 모든 표면에 초기에 그래프트될 수 있고, 그 다음에 열적, 건식 에칭, 또는 습식 에칭 프로세스들로 캡(232) 및 하드마스크(205)로부터 선택적으로 제거될 수 있다.
이제 도 2d를 참조하면, 유전체 재료(250)가 비아 개구부(225) 및 인터커넥트 라인 트렌치(227) 내로 퇴적된다. 실시예에 따르면 유전체 재료(250)는 스핀-온된 유전체 재료(250)일 수 있다. 유전체 재료(250)는 가교-결합가능한 재료일 수 있다. 예를 들어, 충분한 활성화 에너지가 유전체 재료(250)에 제공될 때, 가교-결합 반응이 개시될 것이다. 가교-결합 반응은 유전체 재료(250)에서의 용해도 전환을 초래할 수 있다. 예를 들어, 유전체 재료(250)의 가교-결합된 부분들은 유전체 재료의 비-가교-결합된 부분들을 제거할 특정한 용매에 용해되지 않을 수 있다. 본 발명의 실시예에 따르면, 유전체 재료(250)에서 가교-결합 반응을 개시하기 위해 요구된 활성화 에너지는 촉매제(234)의 존재 시에 감소될 수 있다. 예를 들어, 촉매제(234)의 존재는 유전체 재료(250)에서 가교-결합 반응을 개시하기 위해 필요한 온도를 대략 100℃와 300℃ 사이로 감소시킬 수 있다. 본 발명의 실시예에 따르면, 유전체 재료는 스핀-온 유전체, 이를테면, 1,3,5-트리실라시클로헥산(trisilacyclohexane), 실세스퀴옥산(silsesquioxane), 시클로테트라실록산(cyclotetrasiloxane), 또는 다른 알킬실록산(alkylsiloxane) 혹은 카르보실란(carbosilane)을 기반으로 하는 것일 수 있다.
이제 도 2e를 참조하면, 유전체 재료에서의 가교-결합 반응이 활성화되고 격리 층(236)이 제1 인터커넥트 라인(2201)의 상부 표면(219) 위에 형성된다. 실시예에 따르면, 격리 층(236)의 가교-결합된 유전체 재료를 형성하는 가교-결합 반응은 촉매제(234)에 근접한 영역으로 국부화된다. 위에 설명된 바와 같이, 가교-결합 반응은 저온 베이크를 구현함으로써 촉매제에 근접한 영역으로 격리될 수 있다. 가교-결합이 제1 인터커넥트 라인(2201)의 상부 표면(219)에 근접하여 남아있도록 베이크를 위해 사용된 시간 및 온도들이 제어된다는 것이 인정될 것이다. 예를 들어, 더 긴 베이크 시간들은 촉매제들(234)이 제1 인터커넥트 라인(2201)의 상부 표면(219)으로부터 멀리 확산되는 것을 허용할 수 있다. 실시예에 따르면, 격리 층(236)은 제1 인터커넥트 라인(2201)의 상부 표면(219)로부터 높이 H만큼 위로 연장될 수 있다. 예로서, 높이 H는 이웃하는 인터커넥트 라인들(220) 사이의 피치 P의 대략 절반 이하일 수 있다. 추가적으로, 본 발명의 실시예들은 하드마스크(205) 위에 연장되는 격리 층(236)을 포함할 수 있다. 예를 들어, 격리 층(236)은 하드마스크(205)를 가로질러 연장될 수 있다. 하나의 실시예에서, 격리 층(236)은 이웃하는 제2 인터커넥트 라인(2202)까지의 거리의 대략 절반만큼 연장될 수 있다. 실시예에 따르면, 제1 인터커넥트 라인(2201)의 상부 표면(219)에 대한 가교-결합 반응의 원하는 근접도는 대략 100℃와 300℃ 사이의 베이크로 대략 30초와 3분 사이 동안 획득될 수 있다.
이제 도 2f를 참조하면, 가교-결합되지 않은 유전체 재료(250)의 부분들은 비아 개구부(225) 및 인터커넥트 라인 트렌치(227)로부터 제거될 수 있다. 실시예에 따르면, 가교-결합되지 않은 유전체 재료(250)의 부분들은 적합한 용매, 에칭 프로세스, 또는 애싱 프로세스로 제거될 수 있다. 예를 들어, 격리 층(236)의 가교-결합된 유전체 재료는 가교-결합되지 않은 유전체 재료(250)의 부분들을 제거할 용매에 의해 격리 층(236)의 가교-결합된 유전체 재료를 용해할 수 없게 하는 용해도 전환을 겪을 수 있다. 가교-결합되지 않은 유전체 재료(250)의 부분들의 제거 후에, 본 발명의 실시예들은 제2 베이크를 추가로 포함할 수 있다. 제2 베이크는 격리 층(236) 내의 가교-결합을 증가시키기 위해 제1 베이크보다 더 높은 온도에서 구현될 수 있다. 예를 들어, 제2 베이크는 대략 300℃보다 높은 온도에서 수행될 수 있다.
이제 도 2g를 참조하면, 비아(228) 및 인터커넥트 라인(226)은 비아 개구부(225) 및 인터커넥트 라인 트렌치(227) 내에 각각 형성된다. 실시예에 따르면, 비아(228) 및 인터커넥트 라인(226)은 임의의 적합한 도전성 재료, 도전성 재료들의 스택들, 및/또는 도전성 합금들일 수 있다. 예로서, 비아(228) 및 인터커넥트 라인(226)은 Ag, Au, Co, Cu, Mo, Ni, NiSi, Pt, Ru, TiN, W 등을 포함할 수 있다. 본 발명의 실시예들은 PVD(physical vapor deposition), CVD(chemical vapor deposition), ALD(atomic layer deposition), 전기도금, 무전해 도금 등과 같은, 임의의 적합한 퇴적 프로세스로 비아(228) 및 인터커넥트 라인(226)을 퇴적하는 것을 포함한다. 그 다음에 인터커넥트 라인(226)의 상부 표면이 제2 ILD(265)의 상부 표면과 실질적으로 평면을 이루는 것을 보장하기 위해, 도전성 재료의 퇴적으로부터의 상부퇴적물(overburden)이 리세싱될 수 있다(예를 들어, 연마 프로세스로).
예시된 바와 같이, 비아(228)는 격리 층(236)에 의해 제1 인터커넥트 라인(2201)에 접촉하는 것으로부터 방지된다. 그러므로, 비아 개구부(225)의 가장자리가 오정렬되었고 잘못된 인터커넥트 라인이 노출되더라도, 이웃하는 인터커넥트 라인들 사이의 단락은 완화되었다. 본 발명의 실시예들은, 그러므로, 제2 인터커넥트 라인(2202)(또는 제2 인터커넥트 라인(2202) 위의 캡(232)) 및 하나 이상의 이웃하는 제1 인터커넥트 라인(2201) 위에 형성된 격리 층(236)에 접촉하는 하나 이상의 비아(228)를 포함하는 완성된(finished) 인터커넥트 구조체를 포함할 수 있다. 도 2g에 예시된 바와 같이, 격리 층(236)은 제1 인터커넥트 라인(2201)의 상부 표면으로부터 비아(228)의 하부 표면을 분리시킨다. 추가적으로, 격리 층(236)의 측벽은 에칭정지 층(207)의 측벽 및 제2 ILD(265)의 측벽과 접촉될(그리고 실질적으로 동일한 평면일) 수 있다. 도 2g에 예시된 실시예는 최종 구조체 내에 캡(232)을 포함하지만, 캡(232)이 생략될 수 있다는 것이 인정될 것이다. 예를 들어, 격리 층(236)이 형성된 후에 그리고 비아(228) 및 인터커넥트 라인(226)을 퇴적하기 전에 에칭 프로세스로 캡(232)이 제거될 수 있다. 추가적으로, 일부 실시예에서 촉매제(234)가 완성된 구조체에서 인지가능하지 않을 수 있는데 그 이유는 촉매제가 가교-결합 반응 동안 소비되었기 때문이라는 것이 인정될 것이다.
도 2a-2g에서의 설명 및 예시들이 제1 인터커넥트 라인들(2201) 위의 격리 층(236)의 선택적인 형성을 예시하지만, 제2 인터커넥트 라인들(2202) 위에 제2 격리 층(236)을 형성하기 위해 실질적으로 동일한 프로세스들이 제2 비아 형성 프로세스에서 반복될 수 있다는 것이 인정될 것이다. 그러한 실시예에서, 제2 인터커넥트 라인들(2202) 위에 형성되는 캡(232)의 노출된 부분들 상으로 선택적으로 그래프트되는 제2 촉매제(234)가 사용될 수 있다.
본 발명의 실시예들은 교대 패턴으로 형성된 인터커넥트 라인들의 2개의 집단을 활용한다. 하나의 집단 상으로 촉매제를 선택적으로 그래프트하기 위해, 인터커넥트 라인들의 상부 표면들이 서로 상이할 필요가 있다. 위에 설명된 바와 같이, 제1 및 제2 인터커넥트 라인 집단 사이의 차이는 인터커넥트 라인들의 하나의 집단 위에 캡을 형성함으로써 실현될 수 있다. 이에 따라, 도 3a-3h는 교대 패턴으로 형성된 인터커넥트 라인들의 2개의 집단을 형성하기 위해 사용될 수 있는 예시적인 처리 절차의 단면도들을 제공한다.
이제 도 3a를 참조하면, ILD 층(303)이 도시된다. 예로서, ILD 층(303)은 본 기술분야에 공지된 임의의 ILD 재료, 이를테면 탄소 도핑된 실리콘 이산화물, 다공성 실리콘 이산화물, 또는 실리콘 질화물들일 수 있다. 실시예에 따르면, 질화물 또는 산화물 재료와 같은, 하드마스크 층(305)이 ILD 층(303) 위에 형성될 수 있다. 실시예들에 따르면, ILD(303)가 하나 이상의 추가적인 인터커넥트 구조체(도시되지 않음) 위에 형성될 수 있거나, ILD(303)가 전기 회로가 형성되는 반도체 기판과 같은 디바이스 기판 위에 형성될 수 있다(도시되지 않음).
백본 층(316)은 하드마스크 층(305) 위에 형성될 수 있다. 백본(316)은 비정질 실리콘, 폴리실리콘, 비정질 탄소, 실리콘 질화물, 실리콘 탄화물, 게르마늄 등과 같은, 하드마스크 층의 형성에 적합한 임의의 재료일 수 있다. 백본(316)은 포토리소그래피 등과 같은 임의의 종래의 패터닝 프로세스로 패터닝될 수 있다. 구체적인 실시예에서, 백본(316)은 원하는 피치를 획득하기 위해 다중-패터닝 프로세스로 형성될 수 있다.
이제 도 3b를 참조하면, 스페이서들(309)이 백본(316)의 측벽들을 따라 형성될 수 있다. 스페이서 형성 퇴적 및 에칭 프로세스는 스페이서들(309)을 형성하기 위해 사용될 수 있다. 예를 들어, 스페이서 재료의 컨포멀 층은 백본(316) 및 제1 하드마스크 층(305)의 표면들 위에 블랭킷 퇴적될(blanket deposited) 수 있다. 블랭킷 퇴적 후에, 스페이서 형성 에칭이 구현될 수 있다. 실시예들은 수평 표면들 상에 형성되는 퇴적된 층의 부분들을 선택적으로 제거하고, 이로써, 백본(316)의 측벽들을 따라 스페이서들(309)을 남기는 이방성 건식 에칭 프로세스를 포함한다. 실시예에 따르면, 스페이서들(309)은 SiO2, SiN, HfO2, TiO, ZrO, AlN, AlO, 및 그들의 조합들과 같지만 이에 제한되지는 않는, 컨포멀 재료일 수 있다. 본 발명의 실시예에 따르면, 백본(316)을 형성하기 위해 사용된 재료는 주어진 에칭 프로세스 동안 스페이서들(309)을 형성하기 위해 사용된 재료에 비해 높은 에칭 선택도를 가질 수 있다. 그러한 실시예들에 따르면, 스페이서들(309)은 백본(316)을 용이하게 에칭 제거할 에칭 프로세스에 대해 저항성이 있다. 예로서, 백본(316)이 비정질 실리콘으로부터 만들어질 때, 스페이서들(309)은 티타늄 산화물로 만들어질 수 있다.
이제 도 3c를 참조하면, 제1 트렌치 에칭 프로세스가 하드마스크 층(305)을 관통하여 ILD(303) 내로 제1 트렌치들(341)을 형성하기 위해 사용된다. 제1 트렌치들(341) 사이에 적절한 간격을 제공하기 위해 그리고 원하는 폭(W)을 갖는 제1 트렌치들(341)을 형성하기 위해 제1 트렌치 에칭 프로세스가 스페이서들(309)을 마스크로서 활용한다. 본 발명의 실시예에 따르면, 폭(W)은 대략 30nm보다 작다. 본 발명의 추가적인 실시예는 15nm보다 작은 폭(W)을 포함한다. 실시예에서, 제1 트렌치들(341)은 대략 20nm와 대략 60nm 사이의 깊이를 가질 수 있다. 본 발명의 추가적인 실시예들은 제1 트렌치들(341)을 대략 40nm의 깊이로 형성하는 것을 포함한다.
이제 도 3d를 참조하면, 실시예에 따라, 제1 인터커넥트 라인들(3201)을 형성하기 위해 도전성 층이 제1 트렌치들(341)에 형성될 수 있다. 본 발명의 실시예들은 Ag, Au, Co, Cu, Mo, Ni, NiSi, Pt, Ru, TiN, W 등과 같은, 인터커넥트 라인들을 위해 사용된 임의의 도전성 금속일 수 있는 도전성 재료로 형성되는 제1 인터커넥트 라인들(3201)을 포함한다. 본 발명의 실시예들은 PVD, CVD, ALD, 전기도금, 무전해 도금 등과 같은, 임의의 적합한 퇴적 프로세스로 인터커넥트 라인들(3201)을 퇴적하는 것을 포함한다. 실시예에 따르면, 제1 인터커넥트 라인들(3201)의 상부 표면들은 금속 퇴적으로부터의 오버플로우 재료를 제거하기 위해 스페이서들(309)의 상부 표면들과 평탄화될 수 있다. 실시예에 따르면, 평탄화는 CMP(chemical-mechanical planarization) 또는 에칭 프로세스와 같은 프로세스로 수행될 수 있다.
이제 도 3e를 참조하면, 백본(316)은 에칭 제거되고 제2 트렌치들(343)은 ILD(303) 내로 형성될 수 있다. 실시예에 따르면, 스페이서들(309)의 나머지 부분들은 제2 트렌치들(343)을 에칭하는 데 사용하기 위한 마스킹 층을 제공한다. 실시예에 따르면, 제2 트렌치들(343)의 깊이는 제1 트렌치들(341)의 깊이와 실질적으로 유사할 수 있다. 대안적인 실시예들에 따르면, 제2 트렌치들(343)의 깊이는 제1 트렌치들(341)의 깊이보다 더 크거나 더 작을 수 있다.
이제 도 3f를 참조하면, 하드마스크 재료(335)는 제2 트렌치들(343) 내로 퇴적된다. 실시예에서, 퇴적 프로세스로부터의 임의의 상부퇴적물은, 예를 들어, CMP 프로세스로 또는 에칭 프로세스로 제거될 수 있다.
이제 도 3g를 참조하면, 인터커넥트 구조체는 스페이서들(309)을 제거하기 위해 다시 연마된다. 예를 들어, 연마 프로세스는 CMP 프로세스일 수 있다. 연마 프로세스 동안, 제1 인터커넥트 라인들(3201)은 리세싱되고 캡(332)은 그들의 상부 표면들 위에 형성된다. 예로서, 금속성 재료는 에칭 프로세스로 또는 화학적 기계적 연마 동작의 화학적 부분을 증가시킴으로써 선택적으로 리세싱될 수 있다. 캡(332)은 후속적인 처리 동작에서 형성될 제2 인터커넥트 라인들(3202)의 표면으로부터 제1 인터커넥트 라인들(3201)의 표면을 구별하기 위해 사용되는 도전성 재료일 수 있다. 제1 인터커넥트 라인들(3201) 위에 형성된 캡 층(332)은 인터커넥트 라인들(320)의 하나의 집단 상으로 촉매제를 선택적으로 그래프트하기 위해 사용될 재료 조성에서의 차이들을 허용한다. 예로서, 캡 층(332)은 Cu, W, Ru, Co, Mo, Ni, Pt, Pd, Ta, Ti, RuTa, 및 그들의 합금들, 금속간 화합물들, 이를테면 금속 질화물들 및 탄화물들, 이를테면 TaN, TiN, WCN, 또는 저마나이드들 및 실리사이드들, 이를테면 Cu3Ge, NixSiy 등일 수 있다.
이제 도 3h를 참조하면, 하드마스크(335)가 제거된다. 예를 들어, 하드마스크(335)는 애싱 프로세스로 제거될 수 있다. 추가적으로, 제2 트렌치들(343)은 도전성 재료들로 채워지고 임의의 상부퇴적물은 제2 인터커넥트들(3202)을 형성하기 위해 다시 연마될 수 있다. 실시예에서, 도전성 재료는 제1 인터커넥트들(3202)을 형성하기 위해 사용된 동일한 도전성 재료일 수 있다. 추가적인 실시예에서, 도전성 재료는 제1 인터커넥트들(3201)을 위해 사용된 동일한 금속이 아닐 수 있다. 예로서, 도전성 재료는 인터커넥트 라인들을 위해 전형적으로 사용된 임의의 금속, 이를테면 Ag, Au, Co, Cu, Mo, Ni, NiSi, Pt, Ru, TiN, W 등일 수 있다. 본 발명의 실시예들은 PVD, CVD, ALD, 전기도금, 무전해 도금 등과 같은, 임의의 적합한 퇴적 프로세스로 제2 인터커넥트 라인(3202)을 퇴적하는 것을 포함한다.
도 4는 본 발명의 하나 이상의 실시예를 포함하는 인터포저(400)이다. 인터포저(400)는 제1 기판(402)을 제2 기판(404)에 브리지(bridge)하기 위해 사용되는 개재 기판이다. 제1 기판(402)은, 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(404)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 또 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(400)의 목적은 접속을 더 넓은 피치로 확산하거나 접속들 상이한 접속으로 리라우팅(reroute)하는 것이다. 예를 들어, 인터포저(400)는 집적 회로 다이를 BGA(ball grid array; 406)에 커플링할 수 있고 후속적으로 제2 기판(404)에 커플링될 수 있게 된다. 일부 실시예에서, 제1 및 제2 기판들(402/404)은 인터포저(400)의 대향 측면들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(402/404)은 인터포저(400)의 동일한 측면에 부착된다. 그리고 추가적인 실시예들에서, 3개 이상의 기판이 인터포저(400)를 거쳐 상호접속된다.
인터포저(400)는 에폭시 수지, 유리섬유 강화 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 추가적인 구현들에서, 인터포저는 실리곤, 게르마늄, 및 다른 III-V족 및 IV족 재료들과 같은 반도체 기판에서의 사용을 위해 위에 설명된 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 연성 재료들로 형성될 수 있다.
인터포저는 금속 인터커넥트들(408) 및, TSV들(through-silicon vias; 412)을 포함하지만 이에 제한되지 않는, 비아들(410)을 포함할 수 있다. 인터포저(400)는 수동 및 능동 디바이스들 둘 다를 포함하는, 내장형 디바이스들(414)을 추가로 포함할 수 있다. 그러한 디바이스들은 커패시터들, 디커플링 커패시터들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 변압기들, 센서들, 및 ESD(electrostatic discharge) 디바이스들을 포함하지만 이에 제한되지는 않는다. RF(radio-frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들과 같은 더 복잡한 디바이스들이 또한 인터포저(400) 상에 형성될 수 있다.
본 발명의 실시예들에 따르면, 제1 인터커넥트 라인에 접촉하는 비아들 및 이웃하는 인터커넥트 라인들의 적어도 일부 위에 형성된 가교-결합된 유전체를 포함하는 장치들 또는 본 명세서에 개시된 그러한 디바이스들을 형성하기 위한 프로세스들이 인터포저(400)의 제조에 사용될 수 있다.
도 5는 본 발명의 하나의 실시예에 따라 컴퓨팅 디바이스(500)를 예시한다. 컴퓨팅 디바이스(500)는 다수의 컴포넌트들 포함할 수 있다. 하나의 실시예에서, 이러한 컴포넌트들은 하나 이상의 마더보드에 부착된다. 대안의 실시예에서, 이러한 컴포넌트들은 마더보드보다는 단일 SoC(system-on-a-chip) 다이 상으로 제조된다. 컴퓨팅 디바이스(500)에서의 컴포넌트들은 집적 회로 다이(502) 및 적어도 하나의 통신 칩(508)을 포함하지만 이에 제한되지는 않는다. 일부 구현들에서 통신 칩(508)은 집적 회로 다이(502)의 부분으로서 제조된다. 집적 회로 다이(502)는 CPU(504)뿐만 아니라 내장형 DRAM(eDRAM) 또는 스핀 전달 토크 메모리(STTM 또는 STTM-RAM)와 같은 기술들에 의해 제공될 수 있는, 캐시 메모리로서 종종 사용되는, 온-다이 메모리(506)를 포함할 수 있다.
컴퓨팅 디바이스(500)는 마더보드에 물리적으로 및 전기적으로 커플링되거나 SoC 다이 내에 제조될 수 있고 또는 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(510)(예를 들어, DRAM), 비휘발성 메모리(512)(예를 들어, ROM 또는 플래시 메모리), GPU(graphics processing unit; 514), 디지털 신호 프로세서(516), 암호 프로세서(542)(하드웨어 내에서 암호화 알고리즘들을 실행하는 특화된 프로세서), 칩셋(520), 안테나(522), 디스플레이 또는 터치스크린 디스플레이(524), 터치스크린 제어기(526), 배터리(528) 또는 다른 전력 소스, 전력 증폭기(도시되지 않음), GPS(global positioning system) 디바이스(528), 나침반(530), 모션 코프로세서 또는 센서들(532)(가속도계, 자이로스코프, 및 나침반을 포함할 수 있음), 스피커(534), 카메라(536), 사용자 입력 디바이스들(538)(이를테면 키보드, 마우스, 스타일러스, 및 터치패드), 및 대용량 저장 디바이스(540)(이를테면 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함하지만 이에 제한되지는 않는다.
통신 칩(508)은 컴퓨팅 디바이스(500)로의 및 그로부터의 데이터의 이전을 위한 무선 통신들을 가능하게 한다. 용어 "무선(wireless)" 및 그것의 파생어들은 비-고체 매체를 통한 변조된 전자기 방사선의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 그 용어는, 일부 실시예에서는 그렇지 않을 수 있지만, 연관된 디바이스들이 어떠한 와이어들도 포함하지 않는다는 것을 암시하는 것은 아니다. 통신 칩(508)은 Wi-Fi (IEEE 802.11 계열), WiMAX (IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그들의 파생물들 뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지 않는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(500)는 복수의 통신 칩(508)을 포함할 수 있다. 예를 들어, 제1 통신 칩(508)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신들에 전용일 수 있고 제2 통신 칩(508)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른것들과 같은 장거리 무선 통신들에 전용일 수 있다.
컴퓨팅 디바이스(500)의 프로세서(504)는, 본 발명의 실시예에 따라, 제1 인터커넥트 라인 및 이웃하는 인터커넥트 라인의 적어도 일부 위에 형성된 가교-결합된 유전체에 접촉하는 하나 이상의 비아에 커플링되는 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. 용어 "프로세서(processor)"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
통신 칩(508)은 또한, 본 발명의 실시예에 따라, 제1 인터커넥트 라인 및 이웃하는 인터커넥트 라인의 적어도 일부 위에 형성된 가교-결합된 유전체에 접촉하는 비아들을 포함하는 트랜지스터들과 같은, 하나 이상의 디바이스를 포함할 수 있다.
추가적인 실시예들에서, 컴퓨팅 디바이스(500) 내에 하우징된 또 다른 컴포넌트는, 본 발명의 실시예에 따라, 제1 인터커넥트 라인들 및 이웃하는 인터커넥트 라인의 적어도 일부 위에 형성된 가교-결합 유전체에 접촉하는 비아들을 포함하는 트랜지스터들과 같은, 하나 이상의 디바이스를 포함할 수 있다.
다양일 실시예들에서, 컴퓨팅 디바이스(500)는 랩톱 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, 개인 휴대정보 단말기(PDA), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현들에서, 컴퓨팅 디바이스(500)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
요약서에 설명되는 것들을 포함하는, 본 발명의 예시된 구현들의 위의 설명은 본 발명을 완전한 것으로도 또는 개시된 정확한 형태들로 제한하는 것으로도 의도되지 않는다. 본 발명의 구체적인 구현들, 및 그에 대한 예들이 예시적인 목적을 위해 본 명세서에 설명되었지만, 관련 기술분야의 통상의 기술자가 인식할 바와 같이, 다양한 등가의 수정들이 본 발명의 범위 내에서 가능하다.
이러한 수정들은 위의 상세한 설명들에 비추어 본 발명에 대해 이루어질 수 있다. 다음의 청구범위에서 사용된 용어들은 본 발명을 본 명세서 및 청구범위들에 개시된 구체적인 구현들로 제한하는 것으로 해석되어서는 안된다. 오히려, 본 발명의 범위는 다음의 청구범위들에 의해 전적으로 결정될 것이며, 이는 청구항 해석에 대해 확립된 원칙들에 따라 해석될 것이다.
본 발명의 실시예들은: 제1 층간 유전체(ILD); 제1 ILD 내로 연장되는 제1 인터커넥트 라인; 제1 ILD 내로 연장되는 제2 인터커넥트 라인; 제1 인터커넥트 라인 및 제2 인터커넥트 라인 위에 위치된 제2 ILD; 제2 ILD를 관통하여 연장되고 제1 인터커넥트 라인들에 전기적으로 커플링된 비아 - 여기서 비아의 하부 표면의 부분은 제2 인터커넥트 라인 위에 위치됨 - ; 및 비아의 하부 표면과 제2 인터커넥트 라인의 상부 표면 사이에 위치된 격리 층을 포함하는 인터커넥트 구조체를 포함한다.
본 발명의 추가적인 실시예들은 인터커넥트 구조체를 포함하며, 여기서 캡은 제1 인터커넥트 라인들 위에 형성되고, 여기서 캡은 제2 인터커넥트 라인들과 상이한 재료이다.
본 발명의 추가적인 실시예들은 인터커넥트 구조체를 포함하며, 여기서 캡은 금속, 합금, 금속간 화합물, 저마나이드, 또는 실리사이드이다.
본 발명의 추가적인 실시예들은 인터커넥트 구조체를 포함하며, 여기서 캡은 Cu, W, Ru, Co, Mo, Ni, Pt, Pd, Ta, Ti, RuTa, TaN, TiN, WCN, Cu3Ge, 또는 NixSiy이다.
본 발명의 추가적인 실시예들은 인터커넥트 구조체를 포함하며, 여기서 캡은 제2 인터커넥트 라인들 위에 형성되고, 여기서 캡은 제1 인터커넥트 라인들과 상이한 재료이다.
본 발명의 추가적인 실시예들은 인터커넥트 구조체를 포함하며, 여기서 격리 층의 하부 표면은 하드마스크의 상부 표면에 접촉한다.
본 발명의 추가적인 실시예들은 인터커넥트 구조체들을 포함하며, 여기서 격리 층은 제1 인터커넥트 라인과 제2 인터커넥트 라인 사이의 피치의 대략 절반인 두께를 갖는다.
본 발명의 추가적인 실시예들은 인터커넥트 구조체를 포함하며, 여기서 제1 인터커넥트 라인은 제2 인터커넥트 라인과 상이한 재료이다.
본 발명의 추가적인 실시예들은 인터커넥트 구조체를 포함하며, 여기서 격리 층은 제2 인터커넥트 라인들이 상부 표면의 전체 폭을 가로질러 연장되지는 않는다.
본 발명의 추가적인 실시예들은 인터커넥트 구조체를 포함하며, 여기서 격리 층은 가교-결합된 유전체 층이다
본 발명의 추가적인 실시예들은 인터커넥트 구조체들을 포함하며, 여기서 격리 층은 1,3,5-트리실라시클로헥산을 기반으로 한다.
본 발명의 추가적인 실시예들은 인터커넥트 구조체를 포함하며, 여기서 그래프팅 기는 격리 층의 하부 표면과 제2 인터커넥트 라인의 상부 표면 사이에 형성된다.
본 발명의 실시예들은 비아를 형성하는 방법을 포함하며, 방법은: 제1 인터커넥트 층의 상부 표면 위에 형성된 제2 층간 유전체(ILD)를 관통하는 비아 개구부를 형성하는 단계 - 제1 인터커넥트 층은 제1 ILD의 상부 표면 위에 하드마스크가 위치하는 제1 ILD; 하드마스크를 관통하여 제1 ILD 내로 연장되는 제1 인터커넥트 라인; 하드마스크를 관통하여 제1 ILD 내로 연장되는 제2 인터커넥트 라인을 포함하며, 제2 인터커넥트 라인의 상부 표면은 제1 인터커넥트 라인의 상부 표면과 상이한 재료이고, 비아 개구부는 제1 인터커넥트 라인의 상부 표면 및 제2 인터커넥트 라인의 상부 표면의 적어도 일부를 노출시킴 - ; 제2 인터커넥트 라인의 노출된 부분들 상으로 촉매제를 선택적으로 그래프트하는 단계; 비아 개구부를 유전체로 채우는 단계; 촉매제의 존재 시에만 가교-결합 동작을 개시하기에 충분한 에너지를 제공하는 베이킹 동작으로 유전체의 부분들을 가교-결합시킴으로써 제2 인터커넥트 라인의 노출된 부분들 위에 격리 층을 형성하는 단계; 비아 개구부로부터 가교-결합되지 않은 유전체의 부분들을 제거하는 단계; 및 비아를 형성하기 위해 도전성 재료로 비아 개구부를 채우는 단계를 포함한다.
추가적인 실시예들은 비아를 형성하는 방법을 포함하며, 여기서 촉매제는 수소 결합 또는 정전 결합(electrostatic bonding)에 의해 제2 인터커넥트 라인들의 노출된 부분들에 결합된다.
추가적인 실시예들은 비아를 형성하는 방법을 포함하며, 여기서 촉매제는 루이스 산 또는 브뢴스테드 산이다.
추가적인 실시예들은 비아를 형성하는 방법을 포함하며, 여기서 촉매제는 그래프팅 기(grafting group)에 공유 결합되고(covalently bonded), 여기서 그래프팅 기는 제2 인터커넥트 라인의 노출된 부분들에 선택적으로 결합된다(bonded).
추가적인 실시예들은 비아를 형성하는 방법을 포함하며, 여기서 그래프팅 기는 클로로실란, 알콕시실란, 아미노 실란, 실록산, 실릴 클로라이드, 알켄, 알킨, 아민, 포스핀, 티올, 포스폰 산 또는 카르복실 산이고, 여기서 촉매제는 오늄 염을 기반으로 하는 산 발생제(acid generator)이다.
추가적인 실시예들은 비아를 형성하는 방법을 포함하며, 여기서 제2 인터커넥트 라인의 노출된 부분들 상으로 촉매제를 선택적으로 그래프트하는 단계는 비아 개구부의 하부에서 노출된 표면들 위에 촉매제를 그래프트하고, 제1 인터커넥트 라인 및 하드마스크로부터 촉매제를 제거하기 위해 촉매제를 패터닝하는 단계를 포함한다.
추가적인 실시예들은 비아를 형성하는 방법을 포함하며, 여기서 유전체 재료가 가교-결합된 후에 그리고 비아를 형성하기 위해 비아 개구부를 채우기 전에 캡이 제거된다.
추가적인 실시예들은 비아를 형성하는 방법을 포함하며, 여기서 베이킹 동작은 대략 300℃보다 작은 저온 베이크이다.
추가적인 실시예들은 비아를 형성하는 방법을 포함하며, 여기서 유전체 재료는 1,3,5-트리실라시클로헥산을 기반으로 한다.
추가적인 실시예들은 비아를 형성하는 방법을 포함하며, 방법은: 제2 ILD를 관통하는 제2 비아 개구부를 형성하는 단계 - 제2 비아 개구부는 제2 인터커넥트 라인의 상부 표면 및 제1 인터커넥트 라인의 상부 표면의 적어도 일부를 노출시킴 - ; 제1 인터커넥트 라인의 노출된 부분들 상으로 제2 촉매제를 선택적으로 그래프트하는 단계; 비아 개구부를 제2 유전체로 채우는 단계; 제2 촉매제의 존재 시에만 가교-결합 동작을 개시하기에 충분한 에너지를 제공하는 베이킹 동작으로 제2 유전체의 부분들을 가교-결합시킴으로써 제1 인터커넥트 라인의 노출된 부분들 위에 제2 격리 층을 형성하는 단계; 제2 비아 개구부로부터 가교-결합되지 않은 제2 유전체의 부분들을 제거하는 단계; 및 비아를 형성하기 위해 제2 비아 개구부를 도전성 재료로 채우는 단계를 추가로 포함한다.
본 발명의 실시예들은 인터커넥트 구조체를 포함하며, 인터커넥트 구조체는: 제1 층간 유전체(ILD); 제 ILD 내로 연장되는 제1 인터커넥트 라인 - 캡은 제1 인터커넥트 라인들의 상부 표면 상에 형성됨 - ; 제1 ILD 내로 연장되는 제2 인터커넥트 라인 - 상기 제2 인터커넥트 라인은 캡과 상이한 재료임 - ; 캡 및 제2 인터커넥트 라인들 위에 위치된 제2 ILD; 제2 ILD를 관통하여 연장되고 캡에 의해 제1 인터커넥트 라인에 전기적으로 커플링되는 비아 - 비아의 하부 표면의 부분은 제2 인터커넥트 라인들 위에 위치되고, 제2 ILD는 제2 인터커넥트 라인의 부분 위에 형성됨 - ; 및 비아의 하부 표면과 제2 인터커넥트 라인의 상부 표면 사이에 위치된 절연 층 - 격리 층의 측벽은 제2 ILD의 측벽에 접촉함 - 을 포함한다.
본 발명의 추가적인 실시예들은 인터커넥트 구조체를 포함하며, 여기서 격리 층은 가교-결합된 유전체 층이다.
본 발명의 추가적인 실시예들은 인터커넥트 구조체를 포함하며, 여기서 격리 층은 1,3,5-트리실라시클로헥산을 기반으로 한다.

Claims (25)

  1. 인터커넥트 구조체로서,
    제1 층간 유전체(ILD);
    상기 제1 ILD 내로 연장되는 제1 인터커넥트 라인;
    상기 제1 ILD 내로 연장되는 제2 인터커넥트 라인;
    상기 제1 인터커넥트 라인과 상기 제2 인터커넥트 라인 위에 위치된 제2 ILD;
    상기 제2 ILD를 관통하여 연장되고 상기 제1 인터커넥트 라인에 전기적으로 커플링되는 비아 - 상기 비아의 하부 표면(bottom surface)의 부분은 상기 제2 인터커넥트 라인 위에 위치됨 - ; 및
    상기 비아의 하부 표면과 상기 제2 인터커넥트 라인의 상부 표면 사이에 위치되는 격리 층
    을 포함하고, 상기 격리 층 및 상기 비아는 비아 개구부 내에 형성되는, 인터커넥트 구조체.
  2. 제1항에 있어서, 상기 제1 인터커넥트 라인 위에 캡이 형성되고, 상기 캡은 상기 제2 인터커넥트 라인과 상이한 재료인 인터커넥트 구조체.
  3. 제2항에 있어서, 상기 캡은 금속, 합금, 금속간 화합물(intermetallic), 저마나이드(germanide), 또는 실리사이드(silicide)인 인터커넥트 구조체.
  4. 제3항에 있어서, 상기 캡은 Cu, W, Ru, Co, Mo, Ni, Pt, Pd, Ta, Ti, RuTa, TaN, TiN, WCN, Cu3Ge 또는 NixSiy인 인터커넥트 구조체.
  5. 제1항에 있어서, 상기 제2 인터커넥트 라인 위에 캡이 형성되고, 상기 캡은 상기 제1 인터커넥트 라인과 상이한 재료인 인터커넥트 구조체.
  6. 제1항에 있어서, 하드마스크가 상기 제1 ILD 위에 위치되고, 상기 제1 인터커넥트 라인 및 상기 제2 인터커넥트 라인은 상기 하드마스크를 관통하여 형성되고, 상기 격리 층의 하부 표면은 상기 하드마스크의 상부 표면에 접촉하는 인터커넥트 구조체.
  7. 제6항에 있어서, 상기 격리 층은 상기 제1 인터커넥트 라인과 상기 제2 인터커넥트 라인 사이의 피치의 대략 절반인 두께를 갖는 인터커넥트 구조체.
  8. 제1항에 있어서, 상기 제1 인터커넥트 라인은 상기 제2 인터커넥트 라인과 상이한 재료인 인터커넥트 구조체.
  9. 제1항에 있어서, 상기 격리 층은 상기 제2 인터커넥트 라인의 상부 표면의 전체 폭을 가로질러 연장되지 않는 인터커넥트 구조체.
  10. 제1항에 있어서, 상기 격리 층은 가교-결합된(cross-linked) 유전체 층인 인터커넥트 구조체.
  11. 제10항에 있어서, 상기 격리 층은 1,3,5-트리실라시클로헥산(trisilacyclohexane)을 기반으로 하는 것인 인터커넥트 구조체.
  12. 제1항에 있어서, 상기 격리 층의 하부 표면과 상기 제2 인터커넥트 라인의 상부 표면 사이에 그래프팅 기(grafting group)가 형성되는 인터커넥트 구조체.
  13. 비아를 형성하는 방법으로서,
    제1 인터커넥트 층의 상부 표면 위에 형성된 제2 층간 유전체(ILD)를 관통하는 비아 개구부(via opening)를 형성하는 단계 - 상기 제1 인터커넥트 층은,
    제1 ILD의 상부 표면 위에 하드마스크가 위치하는 제1 ILD;
    상기 하드마스크를 관통하여 상기 제1 ILD 내로 연장되는 제1 인터커넥트 라인; 및
    상기 하드마스크를 관통하여 상기 제1 ILD 내로 연장되는 제2 인터커넥트 라인을 포함하며, 상기 제2 인터커넥트 라인의 상부 표면은 상기 제1 인터커넥트 라인의 상부 표면과 상이한 재료이고, 상기 비아 개구부는 상기 제1 인터커넥트 라인의 상부 표면 및 상기 제2 인터커넥트 라인의 상부 표면의 적어도 일부를 노출시킴 - ;
    상기 제2 인터커넥트 라인의 노출된 부분들 상으로 촉매제(catalyst agent)를 선택적으로 그래프트하는 단계;
    상기 비아 개구부를 유전체로 채우는 단계;
    상기 촉매제의 존재 시에만 가교-결합 동작(cross-linking operation)을 개시하기에 충분한 에너지를 제공하는 베이킹 동작으로 상기 유전체의 부분들을 가교-결합시킴으로써 상기 제2 인터커넥트 라인의 노출된 부분들 위에 격리 층을 형성하는 단계;
    상기 비아 개구부로부터 가교-결합되지 않은 상기 유전체의 부분들을 제거하는 단계; 및
    비아를 형성하기 위해 상기 비아 개구부를 도전성 재료로 채우는 단계
    를 포함하는 방법.
  14. 제13항에 있어서, 상기 촉매제는 수소 결합(hydrogen bonding) 또는 정전 결합(electrostatic bonding)에 의해 상기 제2 인터커넥트 라인의 노출된 부분들에 결합되는 방법.
  15. 제13항에 있어서, 상기 촉매제는 루이스 산(Lewis acid) 또는 브뢴스테드 산(Bronsted acid)인 방법.
  16. 제13항에 있어서, 상기 촉매제는 그래프팅 기에 공유 결합되고(covalently bonded), 상기 그래프팅 기는 상기 제2 인터커넥트 라인의 노출된 부분들에 선택적으로 결합되는 방법.
  17. 제16항에 있어서, 상기 그래프팅 기는 클로로실란, 알콕시실란, 아미노 실란, 실록산, 실릴 클로라이드, 알켄, 알킨, 아민, 포스핀, 티올, 포스폰 산, 또는 카르복실 산이고, 상기 촉매제는 오늄 염을 기반으로 하는 산 발생제(acid generator)인 방법.
  18. 제17항에 있어서, 상기 제2 인터커넥트 라인의 노출된 부분들 상으로 촉매제를 선택적으로 그래프트하는 단계는 상기 비아 개구부의 하부에서 노출된 표면 위에 상기 촉매제를 그래프트하고, 상기 제1 인터커넥트 라인 및 상기 하드마스크로부터 촉매제를 제거하기 위해 상기 촉매제를 패터닝하는 단계를 포함하는 방법.
  19. 제13항에 있어서, 상기 제1 인터커넥트 라인의 상기 상부 표면 상에 캡이 형성되고, 상기 유전체 재료가 가교-결합된 후에 그리고 상기 비아를 형성하기 위해 상기 비아 개구부를 채우기 전에 상기 캡이 제거되는 방법.
  20. 제13항에 있어서, 상기 베이킹 동작은 대략 300℃보다 작은 저온 베이크인 방법.
  21. 제13항에 있어서, 상기 유전체 재료는 1,3,5-트리실라시클로헥산을 기반으로 하는 것인 방법.
  22. 제13항에 있어서,
    상기 제2 ILD를 관통하는 제2 비아 개구부를 형성하는 단계 - 상기 제2 비아 개구부는 상기 제2 인터커넥트 라인의 상부 표면 및 상기 제1 인터커넥트 라인의 상부 표면의 적어도 일부를 노출시킴 - ;
    상기 제1 인터커넥트 라인의 노출된 부분들 상으로 제2 촉매제(catalyst agent)를 선택적으로 그래프트하는 단계;
    상기 비아 개구부를 제2 유전체로 채우는 단계;
    상기 제2 촉매제의 존재 시에만 가교-결합 동작(cross-linking operation)을 개시하기에 충분한 에너지를 제공하는 베이킹 동작으로 상기 제2 유전체의 부분들을 가교-결합시킴으로써 상기 제1 인터커넥트 라인의 노출된 부분들 위에 제2 격리 층을 형성하는 단계;
    상기 제2 비아 개구부로부터 가교-결합되지 않은 상기 제2 유전체의 부분들을 제거하는 단계; 및
    비아를 형성하기 위해 상기 제2 비아 개구부를 도전성 재료로 채우는 단계를 추가로 포함하는 방법.
  23. 인터커넥트 구조체로서,
    제1 층간 유전체(ILD);
    상기 제1 ILD 내로 연장되는 제1 인터커넥트 라인 - 상기 제1 인터커넥트 라인의 상부 표면 상에 캡이 형성됨 - ;
    상기 제1 ILD 내로 연장되는 제2 인터커넥트 라인 - 상기 제2 인터커넥트 라인은 상기 캡과 상이한 재료임 - ;
    상기 캡과 상기 제2 인터커넥트 라인 위에 위치된 제2 ILD;
    상기 제2 ILD를 관통하여 연장되고 상기 캡에 의해 상기 제1 인터커넥트 라인에 전기적으로 커플링되는 비아 - 상기 비아의 하부 표면의 부분은 상기 제2 인터커넥트 라인 위에 위치되고, 상기 제2 ILD는 상기 제2 인터커넥트 라인의 부분 위에 형성됨 - ; 및
    상기 비아의 하부 표면과 상기 제2 인터커넥트 라인의 상부 표면 사이에 위치되는 격리 층 - 상기 격리 층의 측벽은 상기 제2 ILD의 측벽에 접촉함 -
    을 포함하는 인터커넥트 구조체.
  24. 제23항에 있어서, 상기 격리 층은 가교-결합된(cross-linked) 유전체 층인 인터커넥트 구조체.
  25. 제24항에 있어서, 상기 격리 층은 1,3,5-트리실라시클로헥산(trisilacyclohexane)을 기반으로 하는 것인 인터커넥트 구조체.
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