CN108040499B - 防止通孔着落短接的倒置选择性电介质交联 - Google Patents

防止通孔着落短接的倒置选择性电介质交联 Download PDF

Info

Publication number
CN108040499B
CN108040499B CN201580080368.6A CN201580080368A CN108040499B CN 108040499 B CN108040499 B CN 108040499B CN 201580080368 A CN201580080368 A CN 201580080368A CN 108040499 B CN108040499 B CN 108040499B
Authority
CN
China
Prior art keywords
interconnect
interconnect line
top surface
dielectric
interlayer dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580080368.6A
Other languages
English (en)
Other versions
CN108040499A (zh
Inventor
K.林
R.L.布里斯托尔
J.M.布莱克韦尔
R.豪拉尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN108040499A publication Critical patent/CN108040499A/zh
Application granted granted Critical
Publication of CN108040499B publication Critical patent/CN108040499B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明的实施例包含具有通孔的互连结构以及形成这类结构的方法。在实施例中，互连结构包括第一层间电介质(ILD)。第一互连线和第二互连线延伸到第一ILD中。按照实施例，第二ILD定位在第一互连线和第二互连线之上。通孔可经过第二ILD延伸并且电耦合到第一互连线。另外，本发明的实施例包含定位在第二互连线之上的通孔的底部表面的一部分。但是，按照本发明的实施例，隔离层可定位在通孔的底部表面与第二互连线的顶部表面之间。

Description

防止通孔着落短接的倒置选择性电介质交联
技术领域
本发明的实施例一般涉及半导体装置的制造。具体来说，本发明的实施例涉及半导体装置的互连结构以及用于制造这类装置的方法。
背景技术
在过去数十年，集成电路的特征的定标（scaling）一直是日益增长的半导体工业背后的推动力。对越来越小特征的定标实现半导体芯片的有限基板面（real estate）上的功能单元的增加密度。例如，缩小晶体管大小允许在芯片上结合增加数量的存储器或逻辑装置，从而导致制作具有增加的容量的产品。但是，更多容量的推动不是没有问题的。优化每个装置的性能的必要性变得日益重要。
集成电路通常包含导电微电子结构(其在本领域称作通孔)，以便将通孔上方的金属线或其他互连电连接到通孔下方的金属线或其他互连。通孔通常通过光刻过程来形成。代表性地，光致抗蚀剂层可在电介质层之上旋涂，光致抗蚀剂层可经过图案化的掩模来暴露于图案化的光化辐射，并且然后可形成暴露层，以便形成光致抗蚀剂层中的开口。随后，通孔的开口可通过使用作为蚀刻掩模的光致抗蚀剂层中的开口而在电介质层中蚀刻。这个开口称作通孔开口。最后，通孔开口可填充有一个或多个金属或其他传导材料，以形成通孔。
在过去，通孔的大小和间隔逐渐减小，并且预计在将来，对于至少一些类型的集成电路(例如高级微处理器、芯片组组件、图形芯片等)，通孔的大小和间隔将持续逐渐减小。通孔的大小的一个量度是通孔开口的临界尺寸。通孔间隔的一个量度是通孔节距。
在通过这类光刻过程以极小节距对极小通孔进行图案化时，其本身存在若干难题，特别是当节距为大约70纳米(nm)或以下时和/或当通孔开口的临界尺寸为大约35 nm或以下时。一种这样的难题在于，通孔与上覆盖（overlying）互连之间的覆盖以及通孔与基础着落（landing）互连之间的覆盖通常需要被控制到通孔节距的大约四分之一的高容差。随着通孔节距随时间而愈来愈小地缩放，覆盖容差趋向于以比光刻设备能够维持的速率甚至要大的速率随其缩放。
因此，在通孔制造技术的领域中需要改进。
附图说明
图1A是按照实施例、采用曝光掩模所图案化的互连结构的截面图。
图1B是按照实施例、已经形成未对齐通孔开口之后的互连结构的截面图。
图2A是按照实施例、具有第一和第二互连线(其具有在第二互连线的顶部表面之上形成的盖层)的互连结构的截面图。
图2B是按照实施例、具有在第二层间电介质中形成的通孔开口和互连线沟槽的互连结构的截面图。
图2C是按照实施例、具有在暴露的第二互连线的顶部表面上有选择地形成的催化剂材料的互连结构的截面图。
图2D是按照实施例、具有填充通孔开口和互连线沟槽的自旋电介质的互连结构的截面图。
图2E是按照实施例、在催化剂材料扩散到自旋电介质中并且已经发起交联反应之后的互连结构的截面图。
图2F是按照实施例、在从通孔开口和互连线沟槽中去除电介质材料的非交联部分之后的互连结构的截面图。
图2G是按照实施例、在第二层间电介质中形成了通孔和互连线之后的互连结构的截面图。
图3A是按照实施例、具有在硬掩模层之上形成的骨干层的互连结构的截面图。
图3B是按照实施例、在沿骨干层的侧壁形成隔离物之后的互连结构的截面图。
图3C是按照实施例、在第一沟槽经过硬掩模层来形成并且形成到硬掩模层之下的层间电介质中之后的互连结构的截面图。
图3D是按照实施例、在第一沟槽填充有传导材料以形成第一互连线之后的互连结构的截面图。
图3E是按照实施例、在骨干层被去除以及第二沟槽经过硬掩模层来形成并且形成到硬掩模层之下的层间电介质中之后的互连结构的截面图。
图3F是按照实施例、在第二沟槽填充有牺牲填充材料之后的互连结构的截面图。
图3G是按照实施例、在结构已经深抛光以去除隔离物以及第一互连线被凹陷并且由盖层来覆盖之后的互连结构的截面图。
图3H是按照实施例、在牺牲填充材料从第二沟槽中被去除并且第二沟槽重新填充有传导材料以形成第二互连线之后的互连结构的截面图。
图4是实现本发明的一个或多个实施例的插入器的截面图。
图5是根据本发明的实施例所构建的计算装置的示意图。
具体实施方式
本文所述的是包含具有多个层（其具有变化组成）的衬底的系统以及沉积和图案化这类层的方法。在以下描述中，将使用由本领域的技术人员通常用来向本领域的其他技术人员传达其工作主旨的术语来描述说明性实现的各个方面。然而，对于本领域的技术人员将显而易见的是，可仅通过所述方面的一些来实施本发明。为了说明的目的，提出具体数量、材料和配置，以便提供说明性实现的透彻地理解。但是，对于本领域的技术人员将显而易见的是，在没有这些具体细节的情况下也可实施本发明。在其他情况下，省略或简化了众所周知的特征，以免使说明性实现模糊。
各种操作将以最有助于理解本发明的方式依次描述为多个分立操作，但是，描述的顺序不应当被理解为暗示这些操作一定是顺序相关的。具体来说，这些操作不需要按照提出的顺序来执行。
如上所述，当互连和通孔的节距持续减小时，通孔与上覆盖互连之间的覆盖以及通孔与基础着落互连之间的覆盖是待解决的关键问题。例如，图1A中，示出包含经过硬掩模105所形成并且形成到层间电介质(ILD)103中的多个互连线120A-120C的互连结构。蚀刻阻挡层107和第二ILD 165可在硬掩模105之上形成。通孔开口则可通过采用辐射195对抗蚀剂层160进行图案化来形成。要领会，抗蚀剂层160还可包括多层硬掩模/抗蚀剂层叠层。例如，在“三层”叠层中，富硅层可在第二ILD 165之上形成，富碳层可在富硅层之上形成，以及抗蚀剂层160可在富碳层之上形成。另外要领会，蚀刻阻挡层107和硬掩模105在附图中各表示为单个材料，但是实施例并不局限于这类配置。例如，硬掩模105可包含一个或多个不同硬掩模材料的叠层，以及蚀刻阻挡层107可包含一个或多个不同蚀刻阻挡材料的叠层。为了确保通孔开口仅接触目标互连线120B，曝光掩模180理想地对齐，使得掩模开口M在互连线120B之上居中。但是，如上所述，由于互连线120的节距和临界尺寸的按比例缩小，越来越难以使未对齐为最小。如图1A所图示的，掩模开口M从目标互连线120B偏心，以及开口M的边缘重叠相邻互连线120C的一部分。
现在参照图1B，形成抗蚀剂材料，并且采用蚀刻过程去除蚀刻阻挡层107，以形成通孔开口125。如所图示的，未对齐掩模开口M使目标互连线120B的顶部表面以及相邻互连线120C的顶部表面的一部分暴露。由于互连线120B和120C均被暴露，所以后续金属沉积过程将产生两线之间的不需要短路。相应地，减小互连线的节距要求以增加准确性(其可能不是采用常规光刻过程可得到的)来对齐和图案化光致抗蚀剂掩模。
为了克服由覆盖误差所引起的这类限制，本发明的实施例包含用于有选择地保护相邻互连线(其因覆盖误差而被暴露)的顶部表面的方法。例如，可存在互连线的两个单独群体（population）(其按照交替图案来形成)。不同互连线群体可基本上彼此类似，只不过互连线的第一群体的顶部表面是与互连线的第二群体的顶部表面不同的材料。相应地，顶部表面的材料组成的差异允许互连线具有有选择地接枝到表面上的催化剂或者预催化剂。实施例允许催化剂或者预催化剂发起自旋电介质(其随后沉积到通孔开口中)中的局部交联反应。低温烘焙用来确保交联反应仅在接近所接枝催化剂试剂的电介质的部分中发起。交联电介质保持一定距离（remain behind），并且用作绝缘层，其在用来形成通孔的金属沉积期间向非目标互连线提供防止短接的保护。下面针对图2A-2G图示和描述包含这类特征的实施例。
现在参照图2A，按照本发明的实施例示出互连结构200的截面图。互连结构200可与任何半导体装置(其利用一个或多个互连层、例如IC电路等)结合使用。在实施例中，互连结构200可以是包含多个互连层的后道工序(BEOL)叠层中的一层。因此，互连结构200可在另一个互连层之上形成。附加实施例可包含在半导体材料(在其上形成一个或多个晶体管或其他装置)之上形成作为第一互连层的互连结构200。本发明的实现可在衬底、例如半导体衬底上形成或执行。在一个实现中，半导体衬底可以是使用体硅或绝缘体上硅子结构所形成的结晶衬底。在其他实现中，半导体衬底可使用交替材料来形成，其可以或者可以不与硅相结合，材料包含但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓或者III-V族或IV族材料的其他组合。虽然这里描述由其可形成衬底的材料的几个示例，但是可用作在其上可构建半导体装置的基础的任何材料落入本发明的范围之内。
按照实施例，互连结构200包含层间电介质(ILD) 203。本发明的实施例利用在本领域通常已知的低k电介质材料供用作ILD、例如二氧化硅。按照本发明的实施例，适合于ILD 203的形成的低k电介质材料还可包含但不限于诸如碳掺杂二氧化硅、多孔二氧化硅或氮化硅的材料。本发明的附加实施例可包含由具有小于5的k值的电介质材料所形成的ILD203。实施例还可包含具有小于2的k值的ILD。按照附加实施例，ILD 203可包含空气隙，并且其具有为1的k值。
在实施例中，第一硬掩模层205在ILD 203的顶部表面之上形成。作为示例，第一硬掩模层205可以是电介质材料、例如氮化物或氧化物。按照实施例，第一硬掩模层205耐受蚀刻过程，其可用来经过用于形成第一硬掩模层205上方的互连线的第二ILD 265进行蚀刻。本发明的实施例包含第一硬掩模层205，其厚度在3 nm与10 nm之间。要领会，硬掩模层205在附图中表示为单个材料，但是实施例并不局限于这类配置。例如，硬掩模205可包含一个或多个不同硬掩模材料的叠层。
互连层200可包含形成到ILD 203中的多个互连线220。按照实施例，互连线220可包含互连线的两个群体(即，第一互连线2201和第二互连线2202)。第一互连线2201可按照与第二互连线2202的交替图案来形成。第一和第二互连线220采用传导材料来形成。作为示例而不是作为限制，用来形成互连线的传导材料可包含Cu、Co、W、NiSi、TiN、Mo、Ni、Ru、Au、Ag、Pt等。在实施例中，相同的传导材料用来形成第一和第二互连线220。按照备选实施例，第一和第二互连线220采用不同的传导材料来形成。
第一互连线2201与第二互连线2202间隔开节距P。本发明的实施例包含具有小于60nm的节距P的高密度互连线。本发明的另外实施例包含小于30 nm的节距P。本发明的实施例包含小于30 nm的互连线宽度WL。本发明的附加实施例包含小于15 nm的互连线宽度WL。
按照实施例，第一互连线2201和第二互连线2202可以是基本上类似的，只不过第一互连线2201的顶部表面可以是与第二互连线2202的顶部表面不同的材料。在所图示的实施例中，第二互连线2202的顶部表面通过盖层232来覆盖。在第二互连线2202之上形成的盖层232允许材料组成的差异用来将催化剂试剂有选择地接枝到互连线220的一个群体上。下面将更详细描述这种选择性接枝过程。作为示例，盖层232可以是Cu、W、Ru、Co、Mo、Ni、Pt、Pd、Ta、Ti、RuTa及其合金、金属间化物(例如，金属氮化物和碳化物，例如TaN、TiN、WCN)或者锗化物和硅化物(例如Cu3Ge、NixSiy等)。
在实施例中，在第二互连线2202之上形成的盖层232在最终结构中保持为用来形成互连结构200的处理操作的残余物。在某些实施例中，盖层232具有与用于互连线220的金属不同的电阻率。相应地，使盖层232的厚度为最小可以是有利的。在实施例中，盖层232的厚度可小于第一硬掩模层205的厚度。在具体实施例中，盖层232的厚度可小于10 nm。附加实施例可包含盖层232，其具有小于5 nm的厚度。在实施例中，蚀刻阻挡层207可在硬掩模205、盖232和互连线220的顶部表面之上形成。要领会，蚀刻阻挡层207在附图中表示为单个材料，但是实施例并不局限于这类配置。例如，蚀刻阻挡层207可包含一个或多个不同蚀刻阻挡材料的叠层。
按照本发明的实施例，互连结构200可采用任何适当处理技术来形成。在一个实施例中，第一互连线2201和2202可使用多个图案化操作(例如自动对齐隔离物蚀刻过程)来图案化。下面针对图3A-3H描述和图示用于形成互连结构200的示范过程。
现在参照图2B，互连线沟槽227和通孔开口225经过ILD层265和蚀刻阻挡层207来形成。按照实施例，通孔开口225具有宽度WV，其大于互连线2201和2202的宽度WL。由于通孔开口225的宽度，通孔开口225的未对齐可导致互连线的顶部表面(其不应当被通孔接触)的暴露，并且因此将导致短路，如上所述。在所图示的实施例中，意图通孔开口225仅暴露第二互连线2202。但是，未对齐通孔开口225导致相邻第一互连线2201的顶部表面219的一部分的暴露。由于本发明的实施例允许相邻互连线甚至在通过因通孔的未对齐引起的误差所暴露时也防止短接，所以本发明的实施例能够利用大通孔开口225。例如，通孔开口225的宽度WV可大于节距P。在实施例中，通孔开口225的宽度WV可大于节距P的两倍。增加通孔开口225的宽度WV允许避免例如以上所述的那些限制的光刻图案化过程、材料和设备的限制。
为了防止相邻第一互连线2201的顶部表面219被通孔(其将在通孔开口225中形成)所接触，本发明的实施例在暴露顶部表面219之上有选择地形成隔离层。因盖232的存在引起的第一互连线2201和第二互连线2202的顶部表面的材料组成的差异允许催化剂或者预催化剂到互连线中的一个上的选择性接枝。
现在参照图2C，示出具有有选择地接枝到第一互连线2201的顶部表面219上的催化剂试剂234的互连结构。按照实施例，催化剂试剂234是可在后续沉积电介质层中进行（enact）交联反应的化合物。将催化剂试剂有选择地接枝到第一互连线2201的顶部表面219上允许后续交联反应局部化到围绕互连线2201的顶部表面219的区域。催化剂试剂234的存在允许交联反应在将不使交联反应在催化剂试剂不存在的位置中发起的低温下发生。按照实施例，催化剂试剂234可以是催化剂或者预催化剂。如本文所使用的，对“催化剂”的提及还被理解为包含“预催化剂”。作为示例，催化剂可包含酸或碱基。例如，酸催化剂可包含强Bronsted酸(例如三氟甲磺酸)、强Lewis酸(例如三(五氟苯基)硼烷)等。例如，用于催化剂的碱基可包含三烷基胺、吡啶等。被选择的特定催化剂与所使用的电介质材料相关。
如所图示的，催化剂试剂234在第一互连线2201的顶部表面219的暴露部分之上形成。要领会，通孔开口225的未对齐的程度有助于通过催化剂试剂234所覆盖的顶部表面219的百分比。例如，如果通孔开口225的侧壁(即，图2C中的最右侧壁)形成到第一互连线2201的右边，则可暴露第一互连线2201的整个顶部表面219。附加实施例可包含通孔开口225，其暴露在第二互连线2202的两侧上的相邻第一互连线2201的顶部表面219的部分。在这种实施例中，催化剂试剂234可有选择地接枝到多于一个第一互连线2201的顶部表面219上。
在一个实施例中，催化剂试剂234可采用直接吸收过程有选择地接枝到第一互连线220的暴露顶部表面219上。在这种实施例中，催化剂试剂234直接涂敷到通孔开口225中的暴露表面上。催化剂试剂234因氢接合或其他静电交互(其优先在第一互连线220的暴露顶部表面219发起)而可强烈地保持到预期表面。例如，硅表面可与强Lewis酸(例如B(C6F5)3)发生反应，以形成Si-O-B(C6F5)3H+。这种催化剂试剂234在执行低温烘焙时将易于在某些自旋电介质中发起交联反应。此外，实施例可通过控制催化剂试剂234的分子的大小来控制催化剂试剂234的扩散速率。限制催化剂试剂234的扩散确保交联反应仅接近第一互连线2201的暴露顶部表面219而发生。例如，Si-O-B(C6F5)3H+可被认为是较大分子，其具有低扩散速率，并且因此帮助局部化交联反应。
在本发明的附加实施例中，催化剂试剂234可使用共价粘合（covalent adhesion）来附连到第一互连线2201的顶部表面219。例如，催化剂试剂234可连接到接枝基(未示出)，以及接枝基有选择地接枝到通孔开口225中的暴露材料中的一个。在实施例中，接枝基可包含硅烷化学。作为示例而不是作为限制，硅烷化学可包含氯代、烷氧基或氨基硅烷。附加实施例还可包含接枝基，例如硅氧烷、氯甲硅烷、烯烃、炔烃、胺、磷化氢、硫醇、膦酸、羧酸等。在一个实施例中，共价连接到接枝基的催化剂试剂234可包含酸生成剂（generator）(例如，光酸生成剂或热酸生成剂)，其基于附连到硅氧烷的鎓盐。在具体示例中，硅氧烷可以是[(MeO)3Si-CH2CH2CH2SR2][X]，其中R是烷基或芳基，以及X是弱配位阴离子(例如三氟甲基磺酸盐、全氟丁基磺酸盐、H-B(C6F5)3、BF4等)。在利用连接到接枝基的催化剂试剂234的实施例中，催化剂试剂234可按照若干不同方式在一个材料之上有选择地形成。在第一过程中，接枝基可在预期表面、例如第一互连线2201的顶部表面219之上有选择地形成。在这种实施例中，接枝基将被选择，使得接枝基优先附连到第一互连线220的顶部表面219和盖232的顶部表面，以及硬掩模205没有与接枝基发生反应。备选地，接枝基最初可在通孔开口225底部处接枝到所有表面(即，盖232、硬掩模205和第一互连线2201的顶部表面219)，并且然后采用热、干式蚀刻或湿式蚀刻过程从盖232和硬掩模205有选择地去除。
现在参照图2D，电介质材料250沉积到通孔开口225和互连线沟槽227中。按照实施例，电介质材料250可以是自旋电介质材料250。电介质材料250可以是可交联的材料。例如，当充分活化能被提供给电介质材料250时，将发起交联反应。交联反应可导致电介质材料250中的溶解度转换。例如，电介质材料250的交联部分在特定溶剂(其将去除电介质材料的非交联部分)中可能不是可溶的。按照本发明的实施例，发起电介质材料250中的交联反应所要求的活化能在催化剂试剂234存在的情况下可降低。例如，催化剂试剂234的存在可将发起电介质材料250中的交联反应所需的温度降低到大约100℃与300℃之间。按照本发明的实施例，电介质材料可以是自旋电介质，例如基于1,3,5-三硅代环己烷、倍半硅氧烷、环四聚二甲基硅氧烷（cyclotetrasiloxane）或其他烷基硅氧烷或碳基硅烷的电介质。
现在参照图2E，已经活化电介质材料中的交联反应，并且在第一互连线2201的顶部表面219之上形成隔离层236。按照实施例，形成隔离层236的交联电介质材料的交联反应局部化到接近催化剂试剂234的区域。如上所述，交联反应可通过实现低温烘焙来隔离到接近催化剂试剂的区域。要领会，用于烘焙的时间和温度被控制，使得交联保持为接近第一互连线2201的顶部表面219。例如，更长的烘焙时间可允许催化剂试剂234扩散远离第一互连线2201的顶部表面219。按照实施例，隔离层236可从第一互连线2201的顶部表面219向上延伸高度H。作为示例，高度H可近似等于或小于相邻互连线220之间的节距P的一半。另外，本发明的实施例可包含在硬掩模205之上延伸的隔离层236。例如，隔离层236可跨硬掩模205延伸。在一个实施例中，隔离层236可延伸到相邻第二互连线2202的距离的大约一半。按照实施例，对第一互连线2201的顶部表面219的交联反应的预期接近性可采用大约100℃与300℃之间并且持续在大约30秒与3分钟之间的烘焙来得到。
现在参照图2F，没有交联的电介质材料250的部分可从通孔开口225和互连线沟槽227被去除。按照实施例，没有交联的电介质材料250的部分可采用适当溶剂、蚀刻过程或灰化过程被去除。例如，隔离层236的交联电介质材料可经受溶解度转换，其通过溶剂(其将去除没有交联的电介质材料250的部分)使隔离层236的交联电介质材料成为不可溶的。在没有交联的电介质材料250的部分的去除之后，本发明的实施例还可包括第二烘焙。第二烘焙可在比第一烘焙要高的温度下实现，以增加隔离层236内的交联。例如，第二烘焙可在大于大约300℃的温度下执行。
现在参照图2G，通孔228和互连线226分别在通孔开口225和互连线沟槽227中形成。按照实施例，通孔228和互连线226可以是任何适当传导材料、传导材料的叠层和/或传导合金。作为示例，通孔228和互连线226可包含Ag、Au、Co、Cu、Mo、Ni、NiSi、Pt、Ru、TiN、W等。本发明的实施例包含采用任何适当沉积过程(例如物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、电镀、非电电镀等)来沉积通孔228和互连线226。来自传导材料的沉积的覆盖层（overburden）则可被凹陷(例如采用抛光过程)，以确保互连线226的顶部表面与第二ILD 265的顶部表面基本上是平面的。
如所图示的，通过隔离层236防止通孔228接触第一互连线2201。因此，即使通孔开口225的边缘未对齐并且暴露错误互连线，也缓解相邻互连线之间的短接。因此，本发明的实施例可包含完成互连结构，其包含接触第二互连线2202(或者第二互连线2202之上的盖232)的一个或多个通孔228以及在一个或多个相邻第一互连线2201之上形成的隔离层236。如图2G所图示的，隔离层236将通孔228的底部表面与第一互连线2201的顶部表面分隔。另外，隔离层236的侧壁可与蚀刻阻挡层207的侧壁和第二ILD 265的侧壁相接触(并且与其基本上共面)。虽然图2G所图示的实施例包含最终结构中的盖232，但是要领会，可省略盖232。例如，盖232可在已经形成隔离层236之后并且在沉积通孔228和互连线226之前采用蚀刻过程来去除。另外要领会，在一些实施例中，催化剂试剂234可能在完成结构中不是易见的，因为在交联反应期间已经消耗催化剂。
虽然图2A-2G的描述和说明图示第一互连线2201之上的隔离层236的选择性形成，但是要领会，基本上，相同的过程可在第二通孔形成过程中重复进行，以便在第二互连线2202之上形成第二隔离层236。在这种实施例中，可使用第二催化剂试剂234，其有选择地接枝到盖232的暴露部分(其在第二互连线2202之上形成)。
本发明的实施例利用按照交替图案所形成的互连线的两个群体。为了将催化剂试剂有选择地接枝到一个群体上，互连线的顶部表面需要是彼此不同的。如上所述，第一与第二互连线群体之间的差异可通过在互连线的一个群体之上形成盖来实现。相应地，图3A-3H提供可用来形成按照交替图案所形成的互连线的两个群体的示范处理规程的截面图。
现在参照图3A，示出ILD层303。作为示例，ILD层303可以是本领域已知的任何ILD材料，例如碳掺杂二氧化硅、多孔二氧化硅或氮化硅。按照实施例，硬掩模层305、例如氮化物或氧化物材料可在ILD层303之上形成。按照实施例，ILD 303可在一个或多个附加互连结构(未示出)之上形成，或者ILD 303可在装置衬底、例如在其上形成电路系统(未示出)的半导体衬底之上形成。
骨干层316可在硬掩模层305上方形成。骨干316可以是适合于硬掩模层的形成的任何材料，例如非晶硅、多晶硅、非晶碳、氮化硅、碳化硅、锗等。骨干316可采用任何常规图案化过程、例如光刻等来图案化。在具体实施例中，骨干316可采用多图案化过程来形成，以得到预期节距。
现在参照图3B，隔离物309可沿骨干316的侧壁来形成。隔离物形成沉积和蚀刻过程可用来形成隔离物309。例如，隔离物材料的共形层可以是沉积在骨干316和第一硬掩模层305的表面之上的衬垫（blanket）。在衬垫沉积之后，可实现隔离物形成蚀刻。实施例包含各向异性干式蚀刻过程，其有选择地去除水平表面上形成的沉积层的部分，由此留下沿骨干316的侧壁的隔离物309。按照实施例，隔离物309可以是共形材料，例如但不限于SiO2、SiN、HfO2、TiO、ZrO、AlN、AlO及其组合。按照本发明的实施例，用来形成骨干316的材料在给定蚀刻过程期间可具有优于用来形成隔离物309的高蚀刻选择性。按照这类实施例，隔离物309耐受将易于蚀刻掉骨干316的蚀刻过程。作为示例，当骨干316由非晶硅制成时，隔离物309则可采用氧化钛制成。
现在参照图3C，第一沟槽蚀刻过程用来形成经过硬掩模层305并且进入ILD 303中的第一沟槽341。第一沟槽蚀刻过程利用隔离物309作为掩模，以便提供第一沟槽341之间的适当间隔，并且形成具有预期宽度W的第一沟槽341。按照本发明的实施例，宽度W小于大约30 nm。本发明的附加实施例包含小于15 nm的宽度W。在实施例中，第一沟槽341可具有大约20 nm与大约60 nm之间的深度。本发明的附加实施例包含将第一沟槽341形成到大约40 nm的深度。
现在参照图3D，按照实施例，传导层可在第一沟槽341中形成，以形成第一互连线3201。本发明的实施例包含第一互连线3201，其采用传导材料(其可以是用于互连线的任何传导金属，例如Ag、Au、Co、Cu、Mo、Ni、NiSi、Pt、Ru、TiN、W等)来形成。本发明的实施例包含采用任何适当沉积过程(例如PVD、CVD、ALD、电镀、非电电镀等)来沉积互连线3201。按照实施例，第一互连线3201的顶部表面可与隔离物309的顶部表面一起被平面化，以便去除来自金属沉积的溢出材料。按照实施例，平面化可采用诸如化学机械平面化(CMP)或蚀刻过程的过程来执行。
现在参照图3E，骨干316被蚀刻掉，以及第二沟槽343可形成到ILD 303中。按照实施例，隔离物309的其余部分提供掩蔽层以供在蚀刻第二沟槽343中使用。按照实施例，第二沟槽343的深度可与第一沟槽341的深度基本上类似。按照备选实施例，第二沟槽343的深度可大于或小于第一沟槽341的深度。
现在参照图3F，硬掩模材料335沉积到第二沟槽343中。在实施例中，来自沉积过程的任何覆盖层可例如采用CMP过程或者采用蚀刻过程来去除。
现在参照图3G，深抛光（polish back）互连结构，以去除隔离物309。例如，抛光过程可以是CMP过程。在抛光过程期间，第一互连线3201被凹陷，以及盖332在其顶部表面之上形成。作为示例，金属材料可采用蚀刻过程或者通过增加化学机械抛光操作的化学部分来有选择地凹陷。盖332可以是传导材料，其用来将第一互连线3201的表面与第二互连线3202的表面(其将在后一处理操作中形成)加以区分。在第一互连线3201之上形成的盖层332允许材料组成的差异用来将催化剂试剂有选择地接枝到互连线320的一个群体上。作为示例，盖层332可以是Cu、W、Ru、Co、Mo、Ni、Pt、Pd、Ta、Ti、RuTa及其合金、金属间化物(例如，金属氮化物和碳化物，例如TaN、TiN、WCN)或者锗化物和硅化物(例如Cu3Ge、NixSiy等)。
现在参照图3H，去除硬掩模335。例如，硬掩模335可采用灰化过程来去除。另外，第二沟槽343填充有传导材料，以及可深抛光任何覆盖层，以形成第二互连3202。在实施例中，传导材料可以是用来形成第一互连3202的相同传导材料。在附加实施例中，传导材料可以不是用于第一互连3201的相同金属。作为示例，传导材料可以是通常用于互连线的任何金属，例如Ag、Au、Co、Cu、Mo、Ni、NiSi、Pt、Ru、TiN、W等。本发明的实施例包含采用任何适当沉积过程(例如PVD、CVD、ALD、电镀、非电电镀等)来沉积第二互连线3202。
图4图示插入器400，其包含本发明的一个或多个实施例。插入器400是用来将第一衬底402桥接到第二衬底404的中间衬底。第一衬底402可以是例如集成电路管芯。第二衬底404可以是例如存储器模块、计算机母板或者另一个集成电路管芯。一般来说，插入器400的用途是要将连接扩展到更宽节距或者将连接重新布线到不同连接。例如，插入器400可将集成电路管芯耦合到球栅阵列(BGA)406，其随后能够耦合到第二衬底404。在一些实施例中，第一和第二衬底402/404附连到插入器400的相对侧。在其他实施例中，第一和第二衬底402/404附连到插入器400的相同侧。以及在另外实施例中，三个或更多衬底通过插入器400来互连。
插入器400可由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或聚合物材料(例如聚酰亚胺)来形成。在另外实现中，插入器可由交替刚性或柔性材料(其可包含以上所述供在半导体衬底中使用的相同材料，例如硅、锗和其他III-V族和IV族材料)来形成。
插入器可包含金属互连408和通孔410，包含但不限于硅通孔(TSV)412。插入器400还可包含嵌入式装置414，包含无源和有源两种装置。这类装置包含但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)装置。更复杂装置(例如射频(RF)装置、功率放大器、功率管理装置、天线、阵列、传感器和MEMS装置)也可在插入器400上形成。
按照本发明的实施例，包含通孔(其接触第一互连线和在相邻互连线的至少一部分之上形成的交联电介质)的设备或者用于形成本文所公开的这类装置的过程可用于插入器400的制作中。
图5图示按照本发明的一个实施例的计算装置500。计算装置500可包含多个组件。在一个实施例中，这些组件附连到一个或多个母板。在备用实施例中，这些组件制作到单个芯片上系统(SoC)管芯而不是母板上。计算装置500中的组件包含但不限于集成电路管芯502和至少一个通信芯片508。在一些实现中，通信芯片508作为集成电路管芯502的组成部分来制作。集成电路管芯502可包含CPU 504以及管芯上存储器506(常常用作高速缓冲存储器，其能够通过诸如嵌入式DRAM(eDRAM)或自旋转移转矩存储器(STTM或STTM-RAM)的技术来提供。
计算装置500可包含其他组件，其可以或者可以不在物理和电气上耦合到母板或者在SoC管芯内制作。这些其他组件包含但不限于易失性存储器510(例如DRAM)、非易失性存储器512(例如ROM或闪速存储器)、图形处理单元514(GPU)、数字信号处理器516、密码处理器542(在硬件内运行密码算法的专用处理器)、芯片组520、天线522、显示器或触摸屏显示器524、触摸屏控制器526、电池528或其他功率源、功率放大器(未示出)、全球定位系统(GPS)装置528、罗盘530、运动协处理器或传感器532(其可包含加速计、陀螺仪和罗盘)、扬声器534、照相装置536、用户输入装置538(例如键盘、鼠标、触控笔和触摸板)以及大容量存储装置540(例如硬盘驱动、致密盘(CD)、数字多功能光盘(DVD)等)。
通信芯片508实现用于来往于计算装置500传递数据的无线通信。术语“无线”及其派生词可用来描述可通过经由非固态媒介使用调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不是暗示关联装置没有包含任何导线，但在一些实施例中它们可能没有包含导线。通信芯片508可实现多种无线标准或协议的任何，包含但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、EDCT、蓝牙及其派生物以及表示为3G、4G、5G和以上的任何其他无线协议。通信装置500可包含多个通信芯片508。例如，第一通信芯片508可专用于较短程无线通信、例如Wi-Fi和蓝牙，以及第二通信芯片508可专用于较长程无线通信、例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他。
按照本发明的实施例，计算装置500的处理器504包含一个或多个装置、例如晶体管，其耦合到一个或多个通孔(其接触第一互连线和相邻互连线的至少一部分之上形成的交联电介质)。术语“处理器”可表示处理来自寄存器和/或存储器的电子数据以将那个电子数据变换为可存储在寄存器和/或存储器中的其他电子数据的任何装置或者装置的一部分。
按照本发明的实施例，通信芯片508还可包含一个或多个装置、例如晶体管，其包含通孔（其接触第一互连线和相邻互连线的至少一部分之上形成的交联电介质）。
在另外实施例中，按照本发明的实施例，计算装置500内容纳的另一个组件可包含一个或多个装置、例如晶体管，其包含通孔（其接触第一互连线和相邻互连线的至少一部分之上形成的交联电介质)。
在各个实施例中，计算装置500可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监测器、机顶盒、娱乐控制单元、数码照相装置、便携音乐播放器或者数字录像机。在另外实现中，计算装置500可以是处理数据的任何其他电子装置。
包含摘要中所述的本发明的所图示的实现的以上描述并不意图是详尽的或将本发明局限于所公开的精确形式。虽然本文为了说明的目的而描述本发明的具体实现和示例，但如相关领域的技术人员将认识到，在本发明的范围内，各种等效修改是可能的。
可根据以上详细描述对本发明进行这些修改。以下权利要求书中使用的术语不应当被理解为将本发明局限于说明书和权利要求书中公开的具体实现。本发明的范围而是完全由以下权利要求书来确定，权利要求书将根据权利要求解释的已制定原则来理解。
本发明的实施例包含互连结构，其包括：第一层间电介质(ILD)；延伸到第一ILD中的第一互连线；延伸到第一ILD中的第二互连线；定位在第一互连线和第二互连线之上的第二ILD；经过第二ILD延伸并且电耦合到第一互连线的通孔，其中通孔的底部表面的一部分定位在第二互连线之上；以及定位在通孔的底部表面与第二互连线的顶部表面之间的隔离层。
本发明的附加实施例包含互连结构，其中盖在第一互连线之上形成，并且其中盖是与第二互连线不同的材料。
本发明的附加实施例包含互连结构，其中盖是金属、合金、金属间化物、锗化物或硅化物。
本发明的附加实施例包含互连结构，其中盖是Cu、W、Ru、Co、Mo、Ni、Pt、Pd、Ta、Ti、RuTa、TaN、TiN、WCN、Cu3Ge或NixSiy。
本发明的附加实施例包含互连结构，其中盖在第二互连线之上形成，并且其中盖是与第一互连线不同的材料。
本发明的附加实施例包含互连结构，其中隔离层的底部表面接触硬掩模的顶部表面。
本发明的附加实施例包含互连结构，其中隔离层具有第一互连线与第二互连线之间的节距的大约一半的厚度。
本发明的附加实施例包含互连结构，其中第一互连线是与第二互连线不同的材料。
本发明的附加实施例包含互连结构，其中隔离层没有跨第二互连线的顶部表面的整个宽度延伸。
本发明的附加实施例包含互连结构，其中隔离层是交联电介质层。
本发明的附加实施例包含互连结构，其中隔离层基于1,3,5-三硅代环己烷。
本发明的附加实施例包含互连结构，其中接枝基在隔离层的底部表面与第二互连线的顶部表面之间形成。
本发明的实施例包含一种形成通孔的方法，其包括：形成经过在第一互连层的顶部表面之上形成的第二层间电介质(ILD)的通孔开口，其包括：具有定位在第一ILD的顶部表面之上的硬掩模的第一ILD；经过硬掩模延伸并且延伸到第一ILD中的第一互连线；经过硬掩模延伸并且延伸到第一ILD中的第二互连线，其中第二互连线的顶部表面是与第一互连线的顶部表面不同的材料，其中通孔开口暴露第一互连线的顶部表面和第二互连线的顶部表面的至少一部分；将催化剂试剂有选择地接枝到第二互连线的暴露部分上；采用电介质填充通孔开口；通过采用烘焙操作来交联电介质的部分而在第二互连线的暴露部分之上形成隔离层，该烘焙操作提供足够能量以便仅在催化剂试剂存在的情况下发起交联操作；从通孔开口去除没有交联的电介质的部分；以及采用传导材料填充通孔开口，以形成通孔。
附加实施例包括一种形成通孔的方法，其中催化剂试剂通过氢接合或者静电接合来接合到第二互连线的暴露部分。
附加实施例包含一种形成通孔的方法，其中催化剂试剂是Lewis酸或Bronsted酸。
附加实施例包含一种形成通孔的方法，其中催化剂试剂共价接合到接枝基，并且其中接枝基有选择地接合到第二互连线的暴露部分。
附加实施例包含一种形成通孔的方法，其中接枝基是氯代硅烷、烷氧基硅烷、氨基硅烷、硅氧烷、氯甲硅烷、烯烃、炔烃、胺、磷化氢、硫醇、膦酸或羧酸，并且其中催化剂试剂是基于鎓盐的酸生成剂。
附加实施例包含一种形成通孔的方法，其中将催化剂试剂有选择地接枝到第二互连线的暴露部分上包括接枝通孔开口的底部所暴露的表面之上的催化剂试剂并且图案化催化剂试剂，以便从第一互连线和硬掩模去除催化剂试剂。
附加实施例包含一种形成通孔的方法，其中在交联电介质材料之后并且在填充通孔开口以形成通孔之前去除盖。
附加实施例包含一种形成通孔的方法，其中烘焙操作是小于大约300℃的低温烘焙。
附加实施例包含一种形成通孔的方法，其中电介质材料基于1,3,5-三硅代环己烷。
附加实施例包含一种形成通孔的方法，还包括：形成经过第二ILD的第二通孔开口，其中第二通孔开口暴露第二互连线的顶部表面和第一互连线的顶部表面的至少一部分；将第二催化剂试剂有选择地接枝到第一互连线的暴露部分上；采用第二电介质填充通孔开口；通过采用烘焙操作来交联第二电介质的部分而在第一互连线的暴露部分之上形成第二隔离层，该烘焙操作提供足够能量以便仅在第二催化剂试剂存在的情况下发起交联操作；从第二通孔开口去除没有交联的第二电介质的部分；以及采用传导材料填充第二通孔开口，以形成通孔。
本发明的实施例包含互连结构，其包括：第一层间电介质(ILD)；延伸到第一ILD中的第一互连线，其中盖在第一互连线的顶部表面上形成；延伸到第一ILD中的第二互连线，其中第二互连线是与盖不同的材料；定位在盖和第二互连线上方的第二ILD；经过第二ILD延伸并且通过盖电耦合到第一互连线的通孔，其中通孔的底部表面的一部分定位在第二互连线上方，并且其中第二ILD在第二互连线的一部分上方形成；以及定位在通孔的底部表面与第二互连线的顶部表面之间的绝缘层，其中隔离层的侧壁接触第二ILD的侧壁。
本发明的附加实施例包含互连结构，其中隔离层是交联电介质层。
本发明的附加实施例包含互连结构，其中隔离层基于1,3,5-三硅代环己烷。

Claims (24)

1.一种互连结构，包括：
第一层间电介质(ILD)；
延伸到所述第一层间电介质中的第一互连线；
延伸到所述第一层间电介质中的第二互连线；
定位在所述第一互连线和所述第二互连线之上的第二层间电介质；
经过所述第二层间电介质延伸并且电耦合到所述第一互连线的通孔，其中所述通孔的底部表面的一部分定位在所述第二互连线之上；以及
定位在所述通孔的所述底部表面与所述第二互连线的顶部表面之间的隔离层，其中所述隔离层和所述通孔在通孔开口中形成。
2.如权利要求1所述的互连结构，其中，盖在所述第一互连线之上形成，并且其中所述盖是与所述第二互连线不同的材料。
3.如权利要求2所述的互连结构，其中，所述盖是金属、合金、金属间化合物、锗化物或硅化物。
4.如权利要求3所述的互连结构，其中，所述盖是Cu、W、Ru、Co、Mo、Ni、Pt、Pd、Ta、Ti、RuTa、TaN、TiN、WCN、Cu3Ge或NixSiy。
5.如权利要求1所述的互连结构，其中，所述隔离层的底部表面接触硬掩模的顶部表面。
6.如权利要求5所述的互连结构，其中，所述隔离层具有所述第一互连线与所述第二互连线之间的节距的一半的厚度。
7.如权利要求1所述的互连结构，其中，所述第一互连线是与所述第二互连线不同的材料。
8.如权利要求1所述的互连结构，其中，所述隔离层没有跨所述第二互连线的所述顶部表面的整个宽度延伸。
9.如权利要求1所述的互连结构，其中，所述隔离层是交联电介质层。
10.如权利要求9所述的互连结构，其中，所述隔离层基于1,3,5-三硅代环己烷。
11.如权利要求1所述的互连结构，其中，接枝基在所述隔离层的底部表面与所述第二互连线的顶部表面之间形成。
12.一种形成通孔的方法，包括：
形成经过在第一互连层的顶部表面之上形成的第二层间电介质(ILD)的通孔开口，所述第一互连层包括：
具有定位在第一层间电介质的顶部表面之上的硬掩模的所述第一层间电介质；
经过所述硬掩模延伸并且延伸到所述第一层间电介质中的第一互连线；
经过所述硬掩模延伸并且延伸到所述第一层间电介质中的第二互连线，其中所述第二互连线的顶部表面是与所述第一互连线的顶部表面不同的材料，其中所述通孔开口暴露所述第一互连线的所述顶部表面和所述第二互连线的所述顶部表面的至少一部分；
将催化剂试剂有选择地接枝到所述第二互连线的暴露部分上；
采用电介质填充所述通孔开口；
通过采用烘焙操作来交联所述电介质的部分而在所述第二互连线的暴露部分之上形成隔离层，所述烘焙操作提供足够能量，以便仅在所述催化剂试剂存在的情况下发起交联操作；
从所述通孔开口去除没有交联的所述电介质的所述部分；以及
采用传导材料填充所述通孔开口，以形成通孔。
13.如权利要求12所述的方法，其中，所述催化剂试剂通过氢接合或者静电接合来接合到所述第二互连线的暴露部分。
14.如权利要求12所述的方法，其中，所述催化剂试剂是Lewis酸或Bronsted酸。
15.如权利要求12所述的方法，其中，所述催化剂试剂共价接合到接枝基，并且其中所述接枝基有选择地接合到所述第二互连线的暴露部分。
16.如权利要求15所述的方法，其中，所述接枝基是氯代硅烷、烷氧基硅烷、氨基硅烷、硅氧烷、氯甲硅烷、烯烃、炔烃、胺、磷化氢、硫醇、膦酸或羧酸，并且其中所述催化剂试剂是基于鎓盐的酸生成剂。
17.如权利要求16所述的方法，其中，将催化剂试剂有选择地接枝到所述第二互连线的暴露部分上包括将所述催化剂试剂接枝在所述通孔开口的底部中所暴露的所述表面之上并且图案化所述催化剂试剂，以便从所述第一互连线和所述硬掩模去除催化剂试剂。
18.如权利要求12所述的方法，其中，在交联所述电介质材料之后并且在填充所述通孔开口以形成所述通孔之前去除盖。
19.如权利要求12所述的方法，其中，所述烘焙操作是小于300℃的低温烘焙。
20.如权利要求12所述的方法，其中，所述电介质材料基于1,3,5-三硅代环己烷。
21.如权利要求12所述的方法，还包括：
形成经过所述第二层间电介质的第二通孔开口，其中所述第二通孔开口暴露所述第二互连线的所述顶部表面和所述第一互连线的所述顶部表面的至少一部分；
将第二催化剂试剂有选择地接枝到所述第一互连线的暴露部分上；
采用第二电介质填充所述通孔开口；
通过采用烘焙操作交联所述第二电介质的部分来在所述第一互连线的暴露部分之上形成第二隔离层，所述烘焙操作提供足够能量，以便仅在所述第二催化剂试剂存在的情况下发起交联操作；
从所述第二通孔开口去除没有交联的所述第二电介质的所述部分；以及
采用传导材料填充所述第二通孔开口，以形成通孔。
22.一种互连结构，包括：
第一层间电介质(ILD)；
延伸到所述第一层间电介质中的第一互连线，其中盖在所述第一互连线的顶部表面上形成；
延伸到所述第一层间电介质中的第二互连线，其中所述第二互连线是与所述盖不同的材料；
定位在所述盖和所述第二互连线上方的第二层间电介质；
经过所述第二层间电介质延伸并且通过所述盖电耦合到所述第一互连线的通孔，其中所述通孔的底部表面的一部分定位在所述第二互连线上方，并且其中所述第二层间电介质在所述第二互连线的一部分上方形成；以及
定位在所述通孔的所述底部表面与所述第二互连线的所述顶部表面之间的隔离层，其中所述隔离层的侧壁接触所述第二层间电介质的侧壁，其中所述隔离层和所述通孔在通孔开口中形成。
23.如权利要求22所述的互连结构，其中，所述隔离层是交联电介质层。
24.如权利要求23所述的互连结构，其中，所述隔离层基于1,3,5-三硅代环己烷。
CN201580080368.6A 2015-06-26 2015-06-26 防止通孔着落短接的倒置选择性电介质交联 Active CN108040499B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2015/038167 WO2016209296A1 (en) 2015-06-26 2015-06-26 Bottom-up selective dielectric cross-linking to prevent via landing shorts

Publications (2)

Publication Number Publication Date
CN108040499A CN108040499A (zh) 2018-05-15
CN108040499B true CN108040499B (zh) 2021-12-21

Family

ID=57585288

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580080368.6A Active CN108040499B (zh) 2015-06-26 2015-06-26 防止通孔着落短接的倒置选择性电介质交联

Country Status (6)

Country Link
US (1) US10366950B2 (zh)
EP (1) EP3314643A4 (zh)
KR (1) KR102481263B1 (zh)
CN (1) CN108040499B (zh)
TW (1) TW201712837A (zh)
WO (1) WO2016209296A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10916499B2 (en) * 2016-09-30 2021-02-09 Intel Corporation Vias and gaps in semiconductor interconnects
US11437284B2 (en) 2018-08-31 2022-09-06 Applied Materials, Inc. Contact over active gate structure
US10930555B2 (en) 2018-09-05 2021-02-23 Applied Materials, Inc. Contact over active gate structure
US10930556B2 (en) 2018-09-05 2021-02-23 Applied Materials, Inc. Contact over active gate structure
CN111293074B (zh) * 2018-12-10 2022-12-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11437273B2 (en) 2019-03-01 2022-09-06 Micromaterials Llc Self-aligned contact and contact over active gate structures
US20210090990A1 (en) * 2019-09-23 2021-03-25 Intel Corporation Contact over active gate structures with metal oxide layers to inhibit shorting
US11515203B2 (en) 2020-02-05 2022-11-29 Tokyo Electron Limited Selective deposition of conductive cap for fully-aligned-via (FAV)
KR20220087221A (ko) 2020-12-17 2022-06-24 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11824025B2 (en) 2021-08-20 2023-11-21 Micron Technology, Inc. Apparatus including integrated pads and methods of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104025263A (zh) * 2011-12-30 2014-09-03 英特尔公司 自封闭的非对称互连结构
WO2015026342A1 (en) * 2013-08-21 2015-02-26 Intel Corporation Method and structure to contact tight pitch conductive layers with guided vias

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040604A (en) * 1997-07-21 2000-03-21 Motorola, Inc. Semiconductor component comprising an electrostatic-discharge protection device
US6541367B1 (en) * 2000-01-18 2003-04-01 Applied Materials, Inc. Very low dielectric constant plasma-enhanced CVD films
US6940134B2 (en) 2002-07-02 2005-09-06 International Business Machines Corporation Semiconductor with contact contacting diffusion adjacent gate electrode
US7449911B2 (en) * 2007-02-05 2008-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for determining electro-migration failure mode
JP2009194286A (ja) 2008-02-18 2009-08-27 Panasonic Corp 半導体装置及びその製造方法
JP5554951B2 (ja) * 2008-09-11 2014-07-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9059259B2 (en) * 2013-07-19 2015-06-16 Taiwan Semiconductor Manufacturing Company Limited Hard mask for back-end-of-line (BEOL) interconnect structure
US20150076695A1 (en) * 2013-09-16 2015-03-19 Stmicroelectronics, Inc. Selective passivation of vias
US9312204B2 (en) * 2013-09-27 2016-04-12 Intel Corporation Methods of forming parallel wires of different metal materials through double patterning and fill techniques
US9659857B2 (en) * 2013-12-13 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method making the same
CN104952786B (zh) * 2014-03-25 2018-07-10 中芯国际集成电路制造(上海)有限公司 电互连结构及其形成方法
US9496169B2 (en) * 2015-02-12 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an interconnect structure having an air gap and structure thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104025263A (zh) * 2011-12-30 2014-09-03 英特尔公司 自封闭的非对称互连结构
WO2015026342A1 (en) * 2013-08-21 2015-02-26 Intel Corporation Method and structure to contact tight pitch conductive layers with guided vias

Also Published As

Publication number Publication date
US10366950B2 (en) 2019-07-30
TW201712837A (en) 2017-04-01
US20180204797A1 (en) 2018-07-19
KR102481263B1 (ko) 2022-12-26
EP3314643A4 (en) 2019-02-27
EP3314643A1 (en) 2018-05-02
WO2016209296A1 (en) 2016-12-29
CN108040499A (zh) 2018-05-15
KR20180021148A (ko) 2018-02-28

Similar Documents

Publication Publication Date Title
CN108040499B (zh) 防止通孔着落短接的倒置选择性电介质交联
US9972603B2 (en) Seal-ring structure for stacking integrated circuits
KR102506276B1 (ko) 선택적 비아 포스트들을 갖는 스케일러블 인터커넥트 구조체들
CN108012561B (zh) 用于后端工艺(beol)互连件的借助使用自底向上交联的电介质的图像色调反转
TWI730099B (zh) 用於後段製程（ｂｅｏｌ）互連體製造的基於介電質頭盔的方法及由此產生的結構
US20220102207A1 (en) Bottom-up fill dielectric materials for semiconductor structure fabrication and their methods of fabrication
CN110024106B (zh) 带有转化的衬里的自对准硬掩模
US10593627B2 (en) Doric pillar supported maskless airgap structure for capacitance benefit with unlanded via solution
US11837644B2 (en) Contact over active gate structures with metal oxide-caped contacts to inhibit shorting
CN108369923B (zh) 防止过孔穿通的无掩模气隙
WO2018125247A1 (en) Hardened plug for improved shorting margin
US11145541B2 (en) Conductive via and metal line end fabrication and structures resulting therefrom
JP7151976B2 (ja) 半導体構造の製造のための炭素系誘電体材料および結果として得られる構造
US10529660B2 (en) Pore-filled dielectric materials for semiconductor structure fabrication and their methods of fabrication
EP4156258A1 (en) Contact over active gate structures with conductive trench contact taps for advanced integrated circuit structure fabrication
KR20220086476A (ko) 진보된 집적 회로 구조체 제조를 위한 테이퍼링된 게이트 또는 트렌치 콘택트를 갖는 활성 게이트 위의 콘택트 구조체들
WO2022066336A1 (en) Contact over active gate structures using directed self-assembly for advanced integrated circuit structure fabrication

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant