TWI730099B - 用於後段製程（ｂｅｏｌ）互連體製造的基於介電質頭盔的方法及由此產生的結構 - Google Patents

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Abstract

描述了用於後段製程(BEOL)互連體製造的基於介電質頭盔的方法以及所產生的結構。在實施例中，半導體結構包含基板。複數交替的第一和第二導電線類型係沿著後段製程(BEOL)金屬化層的相同方向設置，該BEOL金屬化層設置在層間介電質(ILD)層中，該ILD層設置在該基板之上。介電質層設置在該第一導電線類型的最上表面上但未沿著該第一導電線類型的側壁，且沿著該第二導電線類型的側壁設置但未在該第二導電線類型的最上表面上。

Description

用於後段製程(BEOL)互連體製造的基於介電質頭盔的方法及由此產生的結構
本發明的實施方式係在半導體結構及處理中的領域，尤其是，用於後段製程(BEOL)互連體製造之基於介電質頭盔的方法、及產生的結構。
近幾十年來，積體電路中的部件縮小已成為不斷成長的半導體工業的背後的驅動力。縮得更小及更小的部件致能在半導體晶片的有限的基礎上的功能單元的增加的密度。例如，縮小的電晶體尺寸允許在晶片上整合增加的數量的記憶體或邏輯裝置，致使產品的製造有增加的容量。唯，對於不斷更多的容量的推進並非沒有問題。對於各裝置的效能的最佳化的需求變得越來越重要。
積體電路通常包含導電微電子結構，其在所屬技術領域中習知的為通孔，用以將在通孔之上的金屬線 或其它互連體電連接至在通孔之下的金屬線或其它互連體。典型地，通孔由微影工序形成。代表性地，可旋轉塗佈光阻層在介電質層上，光阻層可經由圖案化的遮罩而暴露於圖案化的光化輻射，且之後可顯影暴露的層以在光阻層中形成開口。再來，由使用在光阻層中的開口作為蝕刻遮罩，可在介電質層中蝕刻用於通孔的開口。此開口稱為通孔開口。最後，可用一或更多金屬或其它導電材料填充通孔開口以形成通孔。
在過去，通孔的尺寸及間隔已逐漸減小，且可預期的是在未來，對於至少一些積體電路的類型(例如，先進的微處理器、晶片組組件、圖形晶片等等)，通孔的尺寸及間隔將會持續逐漸減小。通孔的尺寸的一衡量手段為通孔開口的臨界尺寸。通孔的間隔的一種衡量手段為通孔節距。通孔節距代表最接近的相鄰的通孔之間的中心到中心的距離。
當由此種微影工序之圖案化有極小節距之極小通孔時，產生一些挑戰，特別是當節距為約70奈米(nm)或更小時及/或當通孔開口的臨界尺寸為約35nm或更小。此種挑戰的一者是通孔與上覆的互連體之間的重疊，以及通孔和下伏著陸互連體之間的重疊，一般而言，需要被控制至通孔節距的四分之一的尺度的高容許度。隨著通孔節距尺度越來越小，重疊容許度傾向於以較其微影設備所能夠跟得上的更大速度而隨之縮放。
另一此挑戰是通孔開口的臨界尺寸一般傾向 於縮放得比微影掃描器的解析能力還快。存在有縮小科技以縮小通孔開口的臨界尺寸。然而，縮小量易於受限於最小通孔節距，同樣也受限於縮小工序以充分精確地被模組化之的能力，且無法顯著地折衷線寬粗糙度(LWR)及/或臨界尺寸一致性(CDU)。
還有其它挑戰在於，光阻的LWR及/或CDU特性通常需要隨著通孔開口之臨界尺寸減少而改良，以維持臨界尺寸預算的相同總體部分。然而，目前大部分光阻的LWR及/或CDU特性未如通孔開口的臨界尺寸減少般快速地改良。
又一個此類的挑戰是極度小的通孔節距通常傾向於在更極度紫外光(EUV)微影掃描器的解析能力之下。結果，通常可使用二、三或更多不同的微影遮罩，其傾向增加成本。在某點上，假使節距持續降低，則即使以多個遮罩，仍然可能無法使用EUV掃描器來列印用於這些極度小的節距之通孔開口。上述因素亦相關於考慮在後段製程(BEOL)金屬互連體結構的金屬線之間的介電質插塞或金屬線端部的放置和縮放。
因此，在用於製造金屬線、金屬通孔、和介電質插塞之後段金屬化製造技術方面需要進行改良。
100‧‧‧初始點結構
102‧‧‧層間介電質層
104‧‧‧硬遮罩層
106‧‧‧第一金屬線
107‧‧‧導電通孔
108‧‧‧開放溝槽
108A‧‧‧側壁
108B‧‧‧底部
110‧‧‧非共形介電質蓋帽層
110A‧‧‧第一部分
110B‧‧‧第二部分
112‧‧‧第二金屬線
113‧‧‧通孔
114‧‧‧第一硬遮罩層
116‧‧‧第二硬遮罩層
200‧‧‧初始點結構
202‧‧‧層間介電質層
204‧‧‧硬遮罩層
206‧‧‧金屬線
206A‧‧‧突出部分
207‧‧‧導電通孔
208‧‧‧介電質間隔物
210‧‧‧犧牲硬遮罩層
212‧‧‧溝槽
214‧‧‧犧牲材料
216‧‧‧非共形介電質蓋帽層
218‧‧‧犧牲蓋帽層
220‧‧‧位置
222‧‧‧通孔位置
224‧‧‧第二金屬線
226‧‧‧導電通孔
228‧‧‧第一交替佔位材料
230‧‧‧第二交替佔位材料
232‧‧‧第一硬遮罩層
234‧‧‧第二硬遮罩層
236‧‧‧上ILD層
238‧‧‧開口
240‧‧‧導電通孔
242‧‧‧部分
300‧‧‧初始點結構
302‧‧‧層間介電質層
304‧‧‧硬遮罩層
306‧‧‧第一金屬線
306A‧‧‧突出部分
307‧‧‧導電通孔
308‧‧‧介電質間隔物
310‧‧‧犧牲硬遮罩層
312‧‧‧溝槽
314‧‧‧犧牲材料
315‧‧‧犧牲材料
316‧‧‧非共形介電質蓋帽層
316A‧‧‧上部分
322‧‧‧金屬層下伏通孔位置
324‧‧‧第二金屬線
326‧‧‧導電通孔
328‧‧‧第一交替佔位材料
330‧‧‧第二交替佔位材料
332‧‧‧第一硬遮罩層
334‧‧‧第二硬遮罩層
336‧‧‧上ILD層
338‧‧‧開口
340‧‧‧導電通孔
342‧‧‧部分
3E‧‧‧圖
410‧‧‧非共形介電質蓋帽層
410A‧‧‧上部分
410B‧‧‧溝槽部分
410B’‧‧‧側壁部分
510‧‧‧共形介電質蓋帽層
510A‧‧‧上部分
510B‧‧‧溝槽部分
510B’‧‧‧側壁部分
512‧‧‧蓋帽
600‧‧‧起始結構
602‧‧‧層間介電質層
604‧‧‧硬遮罩材料層
606‧‧‧圖案化遮罩
608‧‧‧間隔物
610‧‧‧圖案化硬遮罩
A‧‧‧間隔物
B‧‧‧間隔物
C‧‧‧間隔物
X‧‧‧犧牲圖案
800‧‧‧電腦裝置
802‧‧‧板
804‧‧‧處理器
806‧‧‧通訊晶片
900‧‧‧中介層
902‧‧‧第一基板
904‧‧‧第二基板
906‧‧‧球狀柵格陣列
908‧‧‧金屬互連體
910‧‧‧通孔
912‧‧‧矽通孔
914‧‧‧嵌入裝置
圖1A至圖1D顯示根據本發明的實施方式之積體電路層的部分的截面圖，說明在涉及用於後段製程 (BEOL)互連體製造之介電質頭盔形成的方法中之各種操作。
圖2A至圖2L顯示根據本發明的實施方式之積體電路層的部分的截面圖，說明在涉及用於後段製程(BEOL)互連體製造之介電質頭盔形成的另一方法中之各種操作。
圖3A至圖3J顯示根據本發明的實施方式之積體電路層的部分的截面圖，說明在涉及用於後段製程(BEOL)互連體製造之介電質頭盔形成的另一方法中之各種操作。
圖4顯示根據本發明的實施方式之積體電路層的部分的截面圖，說明在涉及用於後段製程(BEOL)互連體製造之介電質頭盔形成的另一方法中之各種操作。
圖5顯示依據本發明的實施方式之積體電路層的部分的截面圖，說明在涉及用於後段製程(BEOL)互連體製造之介電質頭盔形成的另一方法中之各種操作。
圖6A顯示依據本發明之實施方式，接續於層間介電質(ILD)層上所形成之硬遮罩材料層的沉積後(但在圖案化前)之起始結構的截面圖。
圖6B顯示依據本發明的實施方式，藉由節距減半之圖案化硬遮罩層之後的圖6A的結構的截面圖。
圖7顯示依據本發明的實施方式，在涉及六之因數的節距分割之間隔物為基的六倍圖案化(SBSP)處理方案中的截面圖。
圖8顯示根據本發明的實施方式的一實施方案之電腦裝置。
圖9為實施本發明的一或更多的實施方式之中介層。
【發明內容】及【實施方式】
描述了用於後段製程(BEOL)互連體製造的基於介電質頭盔的方法以及所產生的結構。在下列說明中，許多特定細節被陳述，諸如特定整合及材料法，以便提供本發明之實施方式的徹底理解。將對所屬本技術領域之人士顯而易見的是，本發明的實施方式可在沒有這些特定細節的情況下被實行。在其他例子中，眾所皆知的部件(諸如積體電路設計佈局)未被詳細描述以便避免不必要地模糊本發明的實施方式。再者，可領會的是顯示於圖式中的各種實施方式為說明性表示而不需繪以實際比例。
此處描述的一或更多實施方式涉及用於導向式自組裝(DSA)或選擇性生長之使用介電質頭盔的方法，以使得能夠製造自對準互連體。實施方式可以解決或實現一或更多使用介電質頭盔、導向式自組裝、選擇性沉積、自對準或以緊密節距圖案化互連體。實施方式可被實施，以藉由具有經由選擇性沉積之「著色」之自對準，以及隨後的導向式自組裝(例如對於10nm和較小技術節點)，提供改良的通孔短邊距。
為了提供背景脈絡，目前解決方案以改良短 邊距的可能包含：(1)使用金屬凹槽來填充具有不同硬遮罩的交替金屬溝槽，(2)使用不同的「著色」金屬蓋帽以作為用於導向式自組裝(DSA)或選擇性生長的模板，或(3)使金屬或ILD具有凹槽以將通孔「轉向(steer)」到感興趣的線。總體而言，用於改良通孔短邊距的典型最先進的工序流程需要金屬凹槽。然而，以可接受的均勻性將金屬具有凹槽已被證實在許多這樣的處理方案中備具挑戰。
根據本發明的實施方式，藉由實現在互連體的總數的一半上沉積非共形介電質蓋帽的方法來解決一或更多上述問題。非共形介電質蓋帽用作選擇性生長或導向式自組裝的模板。在一這樣的實施方式中，這種方法可以應用於任何互連體金屬層和可能地應用於閘極接點。在具體實施方式中，從現有技術方法中可以看出對金屬凹槽的需求從此處描述的處理方案中被有效地排除。
更一般來說，一或更多實施方式涉及用於製造金屬線以及金屬線(稱為「插塞」)之間的導電通孔和非導電空間或中斷的方法。通孔，定義上，為用於著陸於先前層金屬圖案化上。以這種方式，因為微影設備的限制被放寬，此處所述的實施方式能夠實現更穩健的互連體製造方案。可使用此互連體製造方案以省下多道對準/曝光，且相較於使用慣用的方法圖案化此部件所需的，可用於減少總工序操作及處理時間。其他好處可包含提高產量、或防止短路到錯誤的線路。
作為此處所涉及的概念的一般概述，圖1A至 圖1D顯示根據本發明的實施方式之積體電路層的部分的截面圖，說明在涉及用於後段製程(BEOL)互連體製造之介電質頭盔形成的方法中之各種操作。
參考圖1A，提供初始點結構100作為用於製造新的金屬化層的起始點。初始點結構100包含設置在層間介電質(ILD)層102上的硬遮罩層104。如下所述，ILD層可以設置在基板之上，並且在一實施方式中，設置在下伏金屬化層上方。在硬遮罩層104中形成開口，其對應於形成在ILD層102中的溝槽。交替的溝槽中的一者被填充有導電層以提供第一金屬線106(並且，在一些情況下，對應的導電通孔107)。剩餘的溝槽沒有被填充，提供開放溝槽108。在實施方式中，起始結構100藉由圖案化硬遮罩和ILD層被製造，然後金屬化金屬溝槽的總數的一半(例如，交替的溝槽中的一者)，使總數的另一半開放。在一實施方式中，使用節距分割圖案化工序流程來圖案化在ILD中的溝槽。下面結合圖6A、6B和7更詳細地描述這種節距分割方案的非限制性實施例。應當領會，下面描述的以下工序操作可以首先涉及節距分割，或者可以不涉及節距分割。在任一情況下，但是特別是當亦使用節距分割時，實施方式可以使金屬層的節距的連續縮放超過最先進的微影設備的解析能力。
圖1B顯示在結構100上方沉積非共形介電質蓋帽層110之後的圖1A的結構。非共形介電質蓋帽層110包含覆蓋硬遮罩層104和金屬線106的暴露表面的第一部分 100A。非共形介電質蓋帽層110包含與第一部分110A連續的第二部分110B。非共形介電質蓋帽層110的第二部分110B沿著開放溝槽108的側壁108A和底部108B形成在開放溝槽108中。在實施方式中，非共形介電質蓋帽層110的第二部分110B實質上比第一部分110A薄，如圖1B所示。在其它實施方式中，部分110B不存在或不連續。以這種方式，因為非共形介電質蓋帽層110的厚度在所有位置都不相同，所以非共形介電質蓋帽層110的沉積被認為是非共形沉積。因為ILD層102的最上部分具有非共形電介質蓋層110的最厚部分在其上，所以所得到的幾何形狀可以被稱為用於非共形介電質蓋帽層110的頭盔形狀，且因此比其他區域受到更大程度的保護。在一實施方式中，非共形介電質蓋帽層110是介電質材料，例如但不限於氮化矽或氮氧化矽。在一實施方式中，使用電漿輔助化學氣相沉積(PECVD)工序或在另一實施方式中使用物理氣相沉積(PVD)形成非共形介電質蓋帽層110。
圖1C顯示通孔圖案化、金屬化和金屬線的第二半部分的平坦化之後的圖1B的結構。在實施方式中，執行金屬填充工序以提供第二金屬線112。然而，在一實施方式中，在金屬填充之前，首先選擇和打開通孔位置。然後，在金屬填充時，形成為與某些第二金屬線112相關聯的通孔113。在一這樣的實施方式中，而藉由延伸開放溝槽108的某一個形成通孔開口，係藉由蝕刻穿過在選擇溝槽108的底部的非共形介電質蓋帽層110，且然後穿過介電 質層102延伸該溝槽。結果是如圖1C所示，在第二金屬線112的通孔位置處斷開非共形介電質蓋帽層110的連續性。
在實施方式中，使用金屬沉積和隨後的平坦化處理方案，諸如化學機械平坦化(CMP)工序，來進行用於形成第二金屬線112和導電通孔113的金屬填充工序。如圖1C所示，平坦化工序暴露但不移除非共形介電質蓋帽層110。應當領會，在實施方式中，由於第二金屬線112(和對應的導電通孔113)係在比用於製造第一金屬線106(和對應的導電通孔107)的工序更晚的工序中所形成，所以可以使用與用於製造第一金屬線106的材料不同的材料來製造第二金屬線112。在一這樣的實施方式中，金屬化層最終包含交替的、不同的第一和第二成分的導電互連體。然而，在另一個實施方式中，金屬線112和106由實質上相同的材料製成。
在實施方式中，第一金屬線106以節距間隔開，並且第二金屬線112以相同節距間隔開。在其他實施方式中，該多個線不一定以節距間隔。然而，藉由包含非共形介電質蓋帽層110或介電質頭盔，只有第二金屬線112的表面被暴露。結果，其他被暴露的相鄰第一和第二金屬線之間的節距，被放寬到僅第二金屬線的節距。因此，交替的非共形介電質蓋帽層110的暴露介電質表面和第二金屬線112的暴露表面在第二金屬線112的節距處提供差異化表面。
圖1D顯示圖1C的結構，其在導向式自組裝或 選擇性沉積方法之後分別最終形成兩個不同的、交替的、第一和第二硬遮罩層114和116。在一實施方式中，硬遮罩層114和116的材料彼此表現出不同的蝕刻選擇性。第一硬遮罩層114與非共形介電質蓋帽層110的暴露區域對準。第二硬遮罩層116與第二金屬線112的暴露區域對準。如下面更詳細地描述的，可以使用導向式自組裝或選擇性生長來分別將第一和第二硬遮罩層114和116選擇性地對準介電質和金屬表面。
在第一一般實施方式中，為了最終形成第一和第二硬遮罩層114和116，執行導向式自組裝(DSA)嵌段共聚物沉積和聚合物組裝工序。在實施方式中，將DSA嵌段共聚物塗覆在表面上並退火以將聚合物分離成第一嵌段和第二嵌段。在一實施方式中，第一聚合物嵌段優先附著於非共形介電質蓋帽層110。第二聚合物嵌段粘附到第二金屬線112上。
於實施方式中，嵌段共聚物分子係聚合的分子，由共價鍵結的單體的鍊形成。於二嵌段共聚物中，有二不同的單體的類型，且這些單體的不同的類型主要包含於二不同的嵌段中或單體的相鄰序列。所示的嵌段共聚物分子包含，第一聚合物的嵌段及第二聚合物的嵌段。於實施方式中，第一聚合物的嵌段主要包含，共價連結的單體A的鍊(例如，A-A-A-A-A…)，其中第二聚合物的嵌段主要包含，共價連結的單體B的鍊(例如，B-B-B-B-B…)。單體A及B可代表任何技術領域中已知的使用於嵌段共聚物 中的單體的不同的類型。雖然發明的技術領域不受其限制，經由實施例，單體A可表示形成聚苯乙烯的單體，且單體B可表示形成聚甲基丙烯酸甲酯(PMMA)的單體，或反之亦然。於其它實施方式中，可能有多於二的嵌段。此外，於其它實施方式中，各嵌段可包含單體的不同的類型(例如，各嵌段可本身為共聚物)。在一實施方式中，第一聚合物的嵌段和第二聚合物的嵌段係共價鍵合在一起。第一聚合物的嵌段及第二聚合物的嵌段可為約相等的長度，或一嵌段可顯著長於另一者。
典型地，嵌段共聚物的嵌段(例如，第一聚合物的嵌段及第二聚合物的嵌段)可各具有不同的化學特性。作為一實施例，嵌段的之一可相對地更加疏水性(例如，排斥水)且另一可相對地更加親水性(吸引水)。至少概念上，嵌段的之一可相對地更加類似油且另一可相對地更加類似水。不同的聚合物的嵌段之間的此種化學特性上的差異，其為親水性-疏水性的差異或其它，可造成嵌段共聚物分子自組裝。例如，自組裝可基於聚合物嵌段的微相分離。概念上地，這可類似於一般來說不可互溶的油與水的相分離。相似地，聚合物嵌段之間的親水性的差異(例如，一嵌段係相對地疏水性且另一嵌段係相對地親水性)，可能造成大致相似的微相分離，其中，因為與另一者的化學不相似性，不同的聚合物嵌段嘗試相互「分離」。
唯，於實施方式中，因為聚合物嵌段相互共 價地鍵結，在宏觀尺度它們不能完全分離。而是，給定類型的聚合物嵌段會傾向於分離或於非常小(例如，奈米尺度)的區域或相中與相同類型的其它分子的聚合物嵌段凝聚。區域或微相的特定的大小及形狀一般而言至少部分依照聚合物嵌段的相對長度。在實施方式中，經由實施例，於二嵌段共聚物中，若嵌段係相似的長度，會產生交替的第一聚合物線及第二聚合物線的類似柵格的圖案。
於實施方式中，例如，藉由刷或其它塗佈工序首先施加第一聚合物/第二聚合物柵，作為未組裝的嵌段共聚物層部分，其包含施加的嵌段共聚物材料。未非組裝的觀點表示在沉積時，嵌段共聚物仍未實質上相分離及/或自組裝以形成奈米結構的情形。在這種未組裝的情況下，嵌段聚合物分子係相對高隨機化，具有相對高隨機取向和定位的不同聚合物嵌段。未自組裝嵌段共聚物層部分可以許多不同的方式被施加。經由實施例，嵌段共聚物可溶解於溶劑中且之後旋轉塗佈於表面。或是，未組裝的嵌段共聚物可由噴灑塗佈、滴落塗佈、浸漬塗佈或其它，塗佈或施加於表面上方。亦可能使用其它施加嵌段共聚物的方法，及其它技術領域中已知的施加類似的有機塗佈的方法。之後，未自組裝的層可形成自組裝的嵌段共聚物層部分，例如，由微相分離及/或未組裝的嵌段共聚物層部分的自組裝。經由嵌段共聚物分子的重排列及/或重定位，發生微相分離及/或自組裝，且特別是嵌段共聚物分子的不同的聚合物嵌段的重排列及/或重定位。
於一此種實施方式中，可施加退火處理至未組裝的嵌段共聚物以啟動、加速、增加品質或促進微相分離及/或自組裝。於某些實施方式中，退火處理可包含可操作的來提升嵌段共聚物的溫度的處理。此種處理的一實施例係烘烤該層，在烤箱中或在加熱燈下加熱該層，施加紅外線至該層，或施加熱至該層或增加該層的溫度。此想要的溫度的增加一般會足以顯著加速嵌段聚合物的微相分離及/或自組裝的速率而不損害嵌段共聚物或其它積體電路基板的重要的材料或結構。普遍地，加熱可在約50℃至約300℃之間，或在約75℃至約250℃之間的範圍，但不超過嵌段共聚物或積體電路基板的熱劣化極限。加熱或退火可幫助提供能量至嵌段共聚物分子以使它們更有移動性/彈性，以增加微相分離的速率及/或增進微相分離的品質。此嵌段共聚物分子的微相分離或重排列/重定位可導致自組裝而形成極小(例如，奈米尺度)的結構。自組裝可發生於表面能量、分子親和力及其它與表面相關及化學相關的力的影響下。
於任何情況，於某些實施方式中，嵌段共聚物的自組裝，不論基於疏水性-親水性的差異或其它，可用於形成極小週期性結構(例如，精準地間隔的奈米尺度結構或線)。於某些實施方式中，它們可能用於形成可最終用於形成半導體鰭線的奈米尺度線或其它奈米尺度結構。
再次參見圖1D，在DSA工序的情況下，在第 一實施方式中，第一和第二硬遮罩層114和116分別是第一和第二嵌段聚合物。然而，在第二實施方式中，第一和第二嵌段聚合物各依序地用第一和第二硬遮罩層114和116的材料代替。在一這樣的實施方式中，使用選擇性蝕刻和沉積工序來分別用第一和第二硬遮罩層114和116的材料代替第一和第二嵌段聚合物。
在第二一般實施方式中，為了最終形成第一和第二硬遮罩層114和116，選擇性生長工序代替DSA方法。在一這樣的實施方式中，第一硬遮罩層114的材料生長在下伏非共形介電質蓋帽層110的暴露部分之上。第二硬遮罩層116的第二、不同的材料生長在下伏第二金屬線112的暴露部分之上。在實施方式中，選擇性生長係由對各第一及第二材料的沉積/蝕刻/沉積/蝕刻方法達成，造成各材料的複數層。此種方法可優於會形成「蘑菇頂部」形狀的膜的慣用的選擇性生長技術。此種蘑菇頂部膜的生長傾向可經由交替的沉積/蝕刻/沉積(沉積/蝕刻/沉積/蝕刻)方法而減少。於其它實施方式中，膜選擇性地沉積於金屬上之後，不同的膜選擇性地在ILD(或相反)上方且重複許多次產生類似三明治的堆疊。於其它實施方式中，二材料皆同時生長於反應腔室中(例如，由CVD式工序)，其選擇性地生長在下伏基板的各暴露區域上。
如下面更詳細描述的，在實施方式中，當在圖1D的結構上製造較晚的通孔層時，圖1D的產生的結構能夠改善通孔短邊距。在一實施方式中，由於製造具有交 替“彩色”硬遮罩的結構降低了使通孔短路到錯誤金屬線的風險，因此實現了改良的短邊距。在一實施方式中，因為交替的彩色硬遮罩與下面的金屬溝槽自對準，所以實現自對準。在一實施方式中，從處理方案中移除對金屬凹槽的需求，在於其可以減少工序變異。
在第一更詳細的例示性工序流程中，圖2A至圖2L顯示根據本發明的實施方式之積體電路層的部分的截面圖，其說明在涉及用於後段製程(BEOL)互連體製造之介電質頭盔形成的另一方法中之各種操作。
參考圖2A，在第一金屬通過處理之後提供初始點結構200作為用於製造新的金屬化層的起始點。初始點結構200包含設置在層間介電質(ILD)層202上的硬遮罩層204(例如，氮化矽)。如下所述，ILD層可以設置在基板之上，並且在一實施方式中，設置在下伏金屬化層上方。在ILD層202中形成第一金屬線206(且，在某些情況下，對應的導電通孔207)。金屬線206的突出部分206A具有相鄰的介電質間隔物208。犧牲硬遮罩層210(例如，非晶矽)被包含在相鄰的介電質間隔物208之間。雖然未示出，但是在一實施方式中，金屬線206的形成是藉由首先移除在介電質間隔物208之間的第二犧牲硬遮罩材料，然後蝕刻硬遮罩層204和ILD層202，以形成之後在金屬化工序中被填滿的溝槽。
圖2B顯示在第二通過金屬處理之後直到包含溝槽蝕刻的圖2A的結構。參考圖2B，犧牲硬遮罩層210被 移除以暴露硬遮罩層204。移除硬遮罩層204的暴露部分，並在ILD層202中形成溝槽212。
圖2C顯示犧牲材料填充後的圖2B的結構。犧牲材料214形成在溝槽212中並且在間隔物208和金屬線206上方。在實施方式中，犧牲材料214在旋塗工序中形成，留下實質上平坦的層，如圖2C所示。
圖2D顯示在平坦化處理以重新暴露硬遮罩層204、以移除介電質間隔物208、和以移除金屬線206的突出部分206A之後的圖2C的結構。此外，平坦化工序將犧牲材料214限制在形成在介電質層202中的溝槽212中。在實施方式中，使用化學機械研磨(CMP)工序進行平坦化處理。
圖2E顯示犧牲材料移除後的圖2D的結構。在實施方式中，使用濕蝕刻或乾蝕刻工序從溝槽212移除犧牲材料214。
圖2F顯示沉積非共形介電質蓋帽層216之後的圖2E的結構，其可以稱為介電質頭盔。在實施方式中，使用物理氣相沉積(PVD)或化學氣相沉積(CVD)工序，諸如電漿輔助CVD(PECVD)工序，來形成非共形介電質蓋帽層216。非共形介電質蓋帽層216可以如上所述與非共形介電質蓋帽層110相關聯地進行。
圖2G顯示在沉積犧牲蓋帽層之後的圖2F的結構。犧牲蓋帽層218形成在非共形介電質蓋帽層216的上表面上，並且可以被實現以在隨後的蝕刻或CMP工序期間保 護非共形介電質蓋帽層216。在實施方式中，犧牲蓋帽層218是藉由例如PVD或CVD處理形成的氮化鈦(TiN)層。
圖2H顯示在通孔微影和蝕刻處理之後的圖2G的結構。如上所述，選擇溝槽208中的一者被暴露並經歷蝕刻工序，該蝕刻工序在位置220處突破非共形介電質蓋帽層216並且延伸溝槽以提供通孔位置222。
圖2I顯示在第二金屬線製造之後的圖2H的結構。在實施方式中，藉由執行金屬填充和拋光工序來形成第二金屬線224(並且在一些情況下，相關聯的導電通孔226)。拋光工序可以是CMP工序，其進一步移除犧牲蓋帽層218。
圖2J顯示在導向式自組裝(DSA)或選擇性生長之後的圖2I的結構，例如，提供第一和第二交替佔位材料228和230(或可以是如圖1D相關所述的永久材料)。
圖2K顯示在分別用永久的第一和第二硬遮罩層232和234替換第一和第二交替佔位材料228和230之後的圖2J的結構。圖2J和2K的處理可以如圖1D所述。
圖2L顯示下一層通孔圖案化之後的圖2K的結構。上ILD層236形成在第一和第二硬遮罩層232和234之上。在上ILD層236中形成開口238。在一實施方式中，開口238形成得比通孔部件尺寸更寬。暴露的第一和第二硬遮罩層232和234位置中之選定一者被選擇用於選擇性移除，例如藉由選擇性蝕刻工序。在這種情況下，第一硬遮罩232區域被選擇性地移除到第二硬遮罩層和234的暴露部 分。然後在開口238中以及已經移除了第一硬遮罩232區域的區域中形成導電通孔240。導電通孔240接觸第一金屬線206之一者。在實施方式中，導電通孔240接觸第一金屬線206之一者，而不與相鄰的第二金屬線224之一者短路。在具體實施方式中，如圖2L所示，導電通孔240的部分242設置在第二硬遮罩層234部分上，而不接觸下伏第二金屬線224。於是，在實施方式中，實現了改良的短邊距。
在實施方式中，如上述實施方式所述，針對通孔240的製造而移除第一硬遮罩232區域。在這種情況下，經移除所選擇的第一硬遮罩232區域而形成開口還需要蝕刻穿過非共形介電質蓋帽層216的最上部分。然而，在另一個實施方式中，針對通孔240的製造移除第二硬遮罩234區域。在這種情況下，經移除此選定的第二硬遮罩234區域而形成開口係直接暴露通孔240所連接到的金屬線224。
在第二更詳細的例示性工序流程中，涉及通孔蝕刻第一方法，圖3A至圖3J顯示根據本發明的實施方式之積體電路層的部分的截面圖，其說明在涉及針對後段製程(BEOL)互連體製造之介電質頭盔形成的另一方法中的各種操作。
參考圖3A，在第一金屬通過處理之後提供初始點結構300作為用於製造新的金屬化層的起始點。初始點結構300包含設置在層間介電質(ILD)層302上的硬遮罩層304(例如，氮化矽)。如下所述，ILD層可以設置在基板 之上，並且在一實施方式中，設置在下伏金屬化層上方。在ILD層302中形成第一金屬線306(且，在某些情況下，對應的導電通孔307)。金屬線306的突出部分306A具有相鄰的介電質間隔物308。犧牲硬遮罩層310(例如，非晶矽)被包含在相鄰的介電質間隔物308之間。雖然未示出，但是在一實施方式中，金屬線306的形成是藉由首先移除在介電質間隔物308之間的第二犧牲硬遮罩材料，然後蝕刻硬遮罩層304和ILD層302，以形成之後在金屬化工序中被填滿的溝槽。
圖3B顯示在第二通過金屬處理之後直到包含溝槽和通孔位置蝕刻的圖3A的結構。參考圖3B，犧牲硬遮罩層310被移除以暴露硬遮罩層304。移除硬遮罩層304的暴露部分，並在ILD層302中形成溝槽312。另外，在實施方式中，如圖3B所示，使用通孔微影和蝕刻工序在選定位置形成通孔位置322。
圖3C顯示犧牲材料填充後的圖3B的結構。犧牲材料314形成在溝槽312中並且在間隔物308和金屬線306上方。在實施方式中，犧牲材料314在旋塗工序中形成，留下實質上平坦的層，如圖3C所示。
圖3D顯示在平坦化工序以重新暴露硬遮罩層304、以移除介電質間隔物308、和以移除金屬線306的突出部分306A之後的圖3C的結構。此外，平坦化工序將犧牲材料314限制在形成在介電質層302中的溝槽312中。在實施方式中，使用化學機械研磨(CMP)工序進行平坦化處 理。
圖3E顯示在部分移除犧牲材料314以提供凹陷的犧牲材料315之後的圖3D的結構。在實施方式中，犧牲材料314使用濕蝕刻或乾蝕刻工序凹陷在溝槽312內。此時凹陷的犧牲材料315可以被保留，以保護金屬層下伏通孔位置322。
圖3F顯示沉積非共形介電質蓋帽層316之後的圖3E的結構，其可以稱為介電質頭盔。在實施方式中，使用物理氣相沉積(PVD)、選擇性生長工序、或化學氣相沉積(CVD)工序，諸如電漿輔助CVD(PECVD)工序，來形成非共形介電質蓋帽層316。非共形介電質蓋帽層316可以如上所述與非共形介電質蓋帽層110相關聯地進行。或者，非共形介電質蓋帽層316可僅包含上部分316A，如圖3F所示，基本上不在溝槽312中形成非共形介電質蓋帽層316的部分。
圖3G顯示在第二金屬線製造之後的圖3F的結構。在實施方式中，在移除凹陷的犧牲材料315之後，藉由執行金屬填充和拋光工序來形成第二金屬線324(且，在某些情況下，相關聯的導電通孔326)。拋光工序可為CMP工序。
圖3H顯示在導向式自組裝(DSA)或選擇性生長之後的圖3G的結構，例如，提供第一和第二交替佔位材料328和330(或可以是如圖1D相關所述的永久材料)。
圖3I顯示在分別用永久的第一和第二硬遮罩 層332和334替換第一和第二交替佔位材料328和330之後的圖3H的結構。圖3H和3I的處理可以如圖1D所述。
圖3J顯示下一層通孔圖案化之後的圖3I的結構。上ILD層336形成在第一和第二硬遮罩層332和334之上。在上ILD層336中形成開口338。在一實施方式中，開口338形成得比通孔部件尺寸更寬。暴露的第一和第二硬遮罩層332和334位置中之選定一者被選擇用於選擇性移除，例如藉由選擇性蝕刻工序。在這種情況下，第一硬遮罩332區域被選擇性地移除以暴露第二硬遮罩層和334的部分。然後在開口338中以及已經移除了第一硬遮罩332區域的區域中形成導電通孔340。導電通孔340接觸第一金屬線306之一者。在實施方式中，導電通孔340接觸第一金屬線306之一者，而不與相鄰的第二金屬線324之一者短路。在具體實施方式中，如圖3J所示，導電通孔340的部分342設置在第二硬遮罩層334部分上，而不接觸下伏第二金屬線324。於是，在實施方式中，實現了改良的短邊距。
在實施方式中，如上述實施方式所述，針對通孔340的製造而移除第一硬遮罩332區域。在這種情況下，經移除所選擇的第一硬遮罩332區域而形成開口還需要蝕刻穿過非共形介電質蓋帽層316的最上部分。然而，在另一個實施方式中，針對通孔240的製造而移除第二硬遮罩334區域。在這種情況下，經移除這樣的選定的第二硬遮罩334區域而形成開口係直接暴露通孔340所連接到的金屬線324。
再次參考圖2L和圖3J，透過橫截面分析，介電質頭盔可以看到超過金屬總數的一半。此外，不同材料的硬遮罩與介電質頭盔自對準。這種結構可以包含具有改良的短邊距的導電通孔中的一或更多個、交替的硬遮罩材料、介電質頭盔的存在。
隨後可以將與圖2L或圖3J相關聯的所產生的結構用作形成後續金屬線/通孔和ILD層的基礎。或是，圖2L或圖3J的結構可說明在積體電路中的最終的金屬互連體層。應領會其上述製程操作可以用另外供選擇的順序來施行，不是每一操作均需被執行及/或額外的製程操作可被執行。雖然已經針對選定操作而詳細描述了製造BEOL金屬化層的金屬化層的上述方法(例如，圖1A至圖1D、圖2A至圖2L、或圖3A至圖3J)，但是應當領會，用於製造之額外或中間操作可以包含標準微電子製造工序，例如微影、蝕刻、薄膜沉積、平坦化(例如化學機械研磨(CMP))、擴散、測量、犧牲層的使用、蝕刻停止層的使用、平坦化停止層的使用、及/或與微電子組件製造相關的任何其它相關聯的動作。
應當領會，可以使用各種不同的方法將介電質頭盔併入BEOL金屬化結構中。在用於整合介電質頭盔的例示性工序方案的第一組中，圖4顯示根據本發明的實施方式之積體電路層的部分的截面圖，說明在涉及用於後段製程(BEOL)互連體製造之介電質頭盔形成的另一方法中的各種操作。
參考圖4的部分(a)，工序開始於與圖3E說明和描述相結合的結構。參考圖4的部分(b)，使用PECVD或PVD沉積工序來在部分(a)的結構上提供非共形介電質蓋帽層410。非共形介電質蓋帽層410包含上(頭盔)部分410A和溝槽部分410B。參考圖4的部分(c)，使用濕清潔或同向性乾蝕刻來移除溝槽部分410B並留下非共形介電質蓋帽層410的上部分410A。在實施方式中，由於溝槽部分410B比上部分410A薄，因此濕蝕刻或同向性乾蝕刻將移除較薄的溝槽部分410B而不移除上部分410A。或者，參考圖4的部分(d)，使用定向乾蝕刻僅去除溝槽部分410B的底部(暴露)部分。定向乾蝕刻留下非共形介電質蓋帽層410的上部分410A和溝槽部分410B的側壁部分410B’。
在用於整合介電質頭盔的例示性工序方案的第二組中，圖5顯示根據本發明的實施方式之積體電路層的部分的截面圖，說明在涉及用於後段製程(BEOL)互連體製造之介電質頭盔形成的另一方法中的各種操作。
參考圖5的部分(a)，工序開始於與圖3E說明和描述相結合的結構。參考圖5的部分(b)，使用共形沉積工序來在部分(a)的結構上提供共形介電質蓋帽層510。共形介電質蓋帽層510包含上部分510A和溝槽部分510B。然後，使用犧牲硬遮罩層(例如PVD氮化鈦層)的非共形沉積以在部分(b)的結構上形成蓋帽512，如圖5的部分(c)所示。
參考圖5的部分(d)，使用濕清潔或同向性乾蝕 刻來移除溝槽部分510B並留下共形介電質蓋帽層510的上部分510A。在實施方式中，由於溝槽部分510B被暴露而上部分510A被蓋帽512保護，所以濕蝕刻或定向同向性乾蝕刻將移除溝槽部分510B而未移除上部分510A。隨後可以移除蓋帽層512，如圖5的部分(e)所示。
或者，參考圖5的部分(f)，使用定向乾蝕刻僅去除溝槽部分510B的底部(暴露)部分。定向乾蝕刻留下共形介電質蓋帽層510的上部分510A和溝槽部分510B的側壁部分510B’。隨後可以移除蓋帽層512，如圖5的部分(g)所示。
於實施方式中，如遍及本說明書所使用的，層間介電質(ILD)材料係由(或包含)介電質或絕緣材料之層所組成。適合的介電質材料的例子包含但不限於，矽的氧化物(例如，二氧化矽(SiO2))、矽的氮化物(例如，氮化矽(Si3N4))、摻雜的矽的氧化物、氟化的矽的氧化物、碳摻雜的矽的氧化物、許多於技術領域中已知的低介電常數介電質材料、及其組合。層間介電質材料可由，慣用的技術，例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)、或其它沉積方法來形成。
於實施方式中，如亦遍及本說明書所使用者、金屬線、互連體線材料(和通孔材料)係由一或更多金屬或其他導電結構所組成。普遍的例子為銅線的使用及，可或可不包含障壁層於銅及環繞的ILD材料之間的結構。作為此處所用的，金屬用語包含合金、堆疊、及複數金屬 的其它組合。例如，金屬互連體線可包含障壁層、不同金屬或合金的堆疊等。因此，互連體線可以是單個材料層、或者可以由若干層形成，包含導電襯墊層和填充層。任何合適的沉積工序，諸如電鍍、化學氣相沉積或物理氣相沉積，可用來形成互連體線。在實施方式中，互連體線由障壁層和導電填充材料構成。在一實施方式中，障壁層是鉭或氮化鉭層、或其組合。在一實施方式中，導電填充材料為一種材料組成，諸如，Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金，但不限於此。於技術領域中，互連體線亦有時稱為跡線、導線、線、金屬、金屬線、或簡單稱為互連體。
於實施方式中，如亦用於整份說明書中，硬遮罩材料(以及在某些在情況下蝕刻停止層)組成有與層間介電質材料不同的介電質材料。於一實施方式中，不同的硬遮罩材料可使用於不同的區域，以提供對於相互之間及對於下伏介電質及金屬層的不同的生長或蝕刻的選擇性。於一些實施方式中，硬遮罩層包含，矽的氮化物(例如，氮化矽)的層或矽的氧化物的層、或兩者、或其組合。其它適合的材料可包含碳基材料，如碳化矽。於其它實施方式中，硬遮罩材料包含金屬組分。例如，硬遮罩或其它上覆的材料可包含鈦或其它金屬的氮化物(例如，氮化鈦)的層。可能的較少量的其它材料，例如，氧，可包含於這些層的一或更多中。或是，依特定的實施方案，可使用技術領域中已知的其它硬遮罩層。硬遮罩層可由CVD、PVD、 或由其它沉積方法形成。
必須領會的是，關於圖1A至圖1D、圖2A至圖2L、圖3A至圖3J、圖4和圖5敘述的層及材料典型地形成於下伏半導體基板或結構，例如積體電路的下伏裝置層，上或之上。於實施方式中，下伏半導體基板代表一般的用於製造積體電路的工件物。半導體基板通常包含晶圓或其它矽的片或其它半導體材料。適合的半導體基板包含但不限於，單晶矽、多晶矽及絕緣覆矽(SOI)，及由其它半導體材料形成的相似的基板。半導體基板，依製造的階段，通常包含電晶體、積體電路及其它。基板亦可包含半導體材料、金屬、介電質、摻雜物及其它於半導體基板中常見的材料。再者，圖1D、圖2L或圖3J(例如，如從圖1A、圖2A或圖3A分別開始)中所述的結構可製造於下伏較下階的互連體層上。
如上所述，圖案化部件可以以具有定節距並且具有定寬度的線、洞或溝槽的類似柵的圖案而被圖案化。此圖案，例如，可由節距減半或節距四分之一方法製造。於實施例中，使用微影及蝕刻工序圖案化覆膜(例如，多晶矽膜)，其可涉及，例如，間隔物為基的四倍圖案化(SBQP)或節距四分之一化。必須領會的是，線的柵圖案可由許多方法製造，包含193nm浸潤式微影(i193)、EUV及/或EBDW微影、導向式自組裝等。在其他實施方式中，節距不需要為定值，寬度亦不需要為定值。
在實施方式中，使用節距分割技術來增加線 密度。在第一實施例中，可以實現節距減半以使製造的柵結構的線密度加倍。圖6A顯示接續於層間介電質(ILD)層上所形成之硬遮罩材料層的沉積後(但在圖案化前)之起始結構的截面圖。圖6B顯示藉由節距減半之圖案化硬遮罩層之後的圖6A的結構的截面圖。
參考圖6A，起始結構600具有形成在層間介電質(ILD)層602上的硬遮罩材料層604。圖案化遮罩606設置在硬遮罩材料層604之上。圖案化遮罩606具有在硬遮罩材料層604上沿著其部件(線)的側壁形成的間隔物608。
參考圖6B，以節距減半方法圖案化硬遮罩材料層604。具體地，首先移除圖案化遮罩606。間隔物608的所產生的圖案具有兩倍的密度、或一半的節距或遮罩606的部件。間隔物608的圖案，例如藉由蝕刻工序，轉移到硬遮罩材料層604以形成圖案化硬遮罩610，如圖6B所示。在一這樣的實施方式中，圖案化硬遮罩610形成有具有單向線的柵圖案。圖案化硬遮罩610的柵圖案可以是緊密節距柵結構。例如，透過慣用微影技術可能無法直接實現緊密節距。甚至，雖然未顯示，原始節距可藉由第二輪間隔物遮罩圖案化而被減為四分之一。因此，圖6B的圖案化硬遮罩610之類似柵的圖案可具有以定節距來間隔並具有相對於彼此的定寬度之硬遮罩線。所實現的尺寸可以遠小於所使用的微影技術的臨界尺寸。因此，可以使用微影和蝕刻處理對覆膜進行圖案化，其可以涉及例如間隔物為基的二倍圖案化(SBDP)或節距減半、或間隔物為基的四倍 圖案化(SBQP)或節距四分之一化。
應當領會，也可以實現其他節距分割方法。例如，圖7顯示，在涉及六之因數的節距分割之間隔物為基的六倍圖案化(SBSP)處理方案中的截面圖。參考圖7，於操作(a)，在微影、薄化和蝕刻處理之後顯示犧牲圖案X。於操作(b)，顯示於沉積和蝕刻後之間隔物A及B。於操作(c)，顯示於間隔物A移除後之操作(b)的圖案。於操作(d)，顯示於間隔物C沉積後之操作(c)的圖案。於操作(e)，顯示於間隔物C蝕刻後之操作(d)的圖案。於操作(f)，於犧牲圖案X移除及間隔物B移除後獲得(節距/6)圖案。
在實施方式中，使用193nm浸潤式微影(i193)、EUV及/或EBDW微影技術等進行微影操作。可以使用正調或負調光阻。在一個實施方式中，微影遮罩是由地形掩蔽部分、抗反射塗佈(ARC)層以及光阻層組成的三層遮罩。在特定的這種實施方式中，地形掩蔽部分是碳硬遮罩(CHM)層，並且抗反射塗佈層是矽ARC層。
此處所述的實施方式可用於製造積體電路及/或微電子裝置的不同類型的廣泛變化。此種積體電路的例子包含但不限於，處理器、晶片組組件、圖形處理器、數位訊號處理器、微控制器等。於其它的實施方式中，可製造半導體記憶體。此外，積體電路或其它的微電子裝置可用於技術領域中已知的電子裝置的廣泛變化。例如，於電腦系統中(例如，桌上電腦、筆記型電腦、伺服器)、行動電話、個人電子裝置等。積體電路可與系統中的匯流排及 其它組件耦接。例如，處理器可由一或更多的匯流排耦接至記憶體、晶片組等。可能使用此處所揭示的方法而製造各處理器、記憶體及晶片組。
圖8顯示根據本發明的一實施方案的電腦裝置800的示意圖。電腦裝置800裝載板802。板802可包含複數的組件，包含但不限於，處理器804以及至少一通訊晶片806。處理器804實體及電耦接至板802。於某些實施方案中，至少一通訊晶片806亦實體及電耦接至板802。於進一步實施方案中，通訊晶片806係處理器804的一部分。
依照其應用，電腦裝置800可包含可以或沒有實體及電耦接至板802的其它組件。這些其它的組件，包含但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、影片編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、喇叭、相機、及大量儲存裝置(例如硬碟驅動器、光碟(CD)、數位多用碟片(DVD)等)。
通訊晶片806使能有用於從且至電腦裝置800的資料的傳輸的無線通訊。用語「無線」及其衍生用語用以說明經由使用通過非固體介質之調變的電磁輻射來傳輸資料的電路、裝置、系統、方法、技術、通訊通道、等等。此用語並非意指相關連裝置未含有任何接線，但是，在某些實施方式中，它們可能未含任何接線。通訊晶片 806可以實施任意多種無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生、以及任何其它被指定為3G、4G、5G、及之外的無線協定。電腦裝置800可包含複數通訊晶片806。舉例而言，第一通訊晶片806可以專用於較短範圍的無線通訊，例如Wi-Fi及藍牙，而第二通訊晶片806可以專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等。
電腦裝置800的處理器804包含封裝在處理器804之內的積體電路晶粒。於本發明之某些實施方案中，處理器之積體電路晶粒包含一或更多結構，諸如依據本發明之實施方案而建造的BEOL金屬化層。用語「處理器」意指處理來自暫存器及/或記憶體的電子資料以將電子資料轉換成可儲存在暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片806也包含封裝於通訊晶片806之內的積體電路晶粒。依據本發明之另一實施方案，通訊晶片之積體電路晶粒包含一或更多結構，諸如依據本發明之實施方式而建造的BEOL金屬化層。
於進一步實施方案中，電腦裝置800內所裝載之另一組件可含有積體電路晶粒，其包含一或更多結構，諸如依據本發明之實施方案而建造的BEOL金屬化層。
在各式各樣的實施方案中，電腦裝置800可以是膝上型電腦、隨身型易網機、筆記型電腦、超薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、及超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或是數位攝影機。在進一步實施方案中，電腦裝置800可為處理資料的任何其它電子裝置。
圖9顯示包含根據本發明的一或更多個實施方式之中介層900。中介層900是中介基板，用以橋接第一基板902至第二基板904。舉例而言，第一基板902可為積體電路晶粒。舉例而言，第二基板904可為記憶體模組、電腦主機板、或是另一積體電路晶粒。一般而言，中介層900的目的是將連接散佈至更寬的節距以及重新安排通至不同連接的路徑。舉例而言，中介層900可將積體電路晶粒耦接至球狀柵格陣列(BGA)906，球狀柵格陣列接著可被耦合至第二基板904。在某些實施方式中，第一及第二基板902/904附接至中介層900的相對側。在其它實施方式中，第一及第二基板902/904附接至中介層900的相同側。且在進一步實施方式中，三或更多個基板經由中介層900而互連。
中介層900可以由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或是例如聚醯亞胺等聚合物材料所形成。在進一步實施方案中，中介層可以由交替的剛性或可撓性材料所形成，可包含上述用於半導體基板中的相同材 料，例如矽、鍺、及其它III-V和IV族材料。
中介層可包含金屬互連體908及通孔910，通孔910包含但不侷限於矽通孔(TSVs)912。中介層900又可包含嵌入裝置914，嵌入裝置914包含被動及主動裝置。這些裝置包含但不限於電容器、解耦電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。例如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器、及MEMS裝置等更複雜的裝置也可以被形成於中介層900上。根據本發明的實施方式，此處揭示用於中介層900的製造之設備或工序。
因此，本發明的實施方式包含用於後段製程(BEOL)互連體製造的基於介電質頭盔的方法以及所產生的結構。
在實施方式中，半導體結構包含基板。複數交替的第一和第二導電線類型沿著後段製程(BEOL)金屬化層的相同方向設置，該BEOL金屬化層設置在層間介電質(ILD)層中，該ILD層設置在該基板之上。介電質層設置在該第一導電線類型的最上表面上但未沿著該第一導電線類型的側壁，且沿著該第二導電線類型的側壁設置但未在該第二導電線類型的最上表面上。
在一實施方式中，該半導體結構進一步包含：設置在該第一導電線類型上方但未在該第二導電線類型上方的第一硬遮罩層，以及設置在該第二導電線類型上方但未在該第一導電線類型上方的第二硬遮罩層，其中該 第一和第二硬遮罩層的成分不同。
在一實施方式中，該半導體結構進一步包含：導電通孔結構，其設置在該第一硬遮罩層中的開口中且連接至該第一導電線類型中的一者，其中，該導電通孔結構的部分設置在該第二硬遮罩層的部分上。
在一實施方式中，該導電通孔結構還設置在介電質層的開口中。
在一實施方式中，該半導體結構進一步包含：導電通孔結構，其設置在該第二硬遮罩層中的開口中且連接至該第二導電線類型中的一者，其中，該導電通孔結構的部分設置在該第一硬遮罩層的部分上。
在一實施方式中，該第一導電線類型的該最上表面實質上未與該第二導電線類型的該最上表面共平面。
在一實施方式中，該介電質層的該最上表面實質上未與該第二導電線類型的該最上表面共平面。
在一實施方式中，介電質層進一步沿著第二導電線類型之一者的底部表面設置。
在一實施方式中，該第二導電線類型中的一者耦接至下伏導電通孔結構，經由在該介電質層中的開口，該下伏導電通孔結構連接至該半導體結構的下伏金屬化層。
在一實施方式中，該第一導電線類型的該線以節距間隔開，且其中，該第二導電線類型的該線以該節 距間隔開。
在一實施方式中，該複數交替的第一和第二導電線類型的該線各包含沿著該線的側壁和底部設置的障壁層以及在該障壁層上的導電填充材料。
在一實施方式中，該第一導電線類型的全部成分與該第二導電線類型的全部成分相同。
在一實施方式中，該第一導電線類型的全部成分不同於該第二導電線類型的全部成分。
在實施方式中，半導體結構包含基板。複數交替的第一和第二導電線類型沿著後段製程(BEOL)金屬化層的相同方向設置，該BEOL金屬化層設置在層間介電質(ILD)層中，該ILD層設置在該基板之上。第一硬遮罩層設置在該第一導電線類型上方但未在該第二導電線類型上方。第二硬遮罩層設置在該第二導電線類型上方但未在該第一導電線類型上方。該第一和第二硬遮罩層的成分不同。
在一實施方式中，該半導體結構進一步包含：導電通孔結構，其設置在該第一硬遮罩層中的開口中且連接至該第一導電線類型中的一者，其中，該導電通孔結構的部分設置在該第二硬遮罩層的部分上。
在一實施方式中，該第一導電線類型的最上表面實質上未與該第二導電線類型的最上表面共平面。
在一實施方式中，該第一導電線類型中的一者耦接至下伏導電通孔結構，該下伏導電通孔結構連接至 該半導體結構的下伏金屬化層。
在一實施方式中，該第一導電線類型的該線以節距間隔開，且其中，該第二導電線類型的該線以該節距間隔開。
在一實施方式中，該複數交替的第一和第二導電線類型的該線各包含沿著該線的側壁和底部設置的障壁層以及在該障壁層上的導電填充材料。
在一實施方式中，該第一導電線類型的全部成分與該第二導電線類型的全部成分相同。
在一實施方式中，該第一導電線類型的全部成分不同於該第二導電線類型的全部成分。
在實施方式中，製造後段製程(BEOL)金屬化層的方法包含在形成在基板之上的層間介電質(ILD)層中形成第一複數線溝槽。該方法亦包含在該第一複數線溝槽中形成第一導電線。該方法亦包含在形成第一導電線之後，在該ILD層中形成第二複數線溝槽。該第二複數線溝槽與該第一導電線交替。該方法亦包含在該第一導電線上方且沿著該第二複數線溝槽的側壁和底部形成介電質層。在該第一導電線上方的該介電質層的部分具有大於沿著該第二複數線溝槽的該側壁和該底部的該介電質層的部分的厚度。該方法亦包含在該第二複數線溝槽中形成第二導電線。
在一實施方式中，該方法進一步包含使用導向式自組裝(DSA)方法以在該第一導電線上方但未在該第 二導電線上方形成第一硬遮罩層，以及在該第二導電線上方但未在該第一導電線上方形成第二硬遮罩層，其中，該第一和第二硬遮罩層的蝕刻選擇性不同。
在一實施方式中，該方法進一步包含使用選擇性生長方法以在該第一導電線上方但未在該第二導電線上方形成第一硬遮罩層，以及在該第二導電線上方但未在該第一導電線上方形成第二硬遮罩層，其中，該第一和第二硬遮罩層的蝕刻選擇性不同。
在一實施方式中，在ILD層中形成第一複數線溝槽包含使用節距分割圖案化工序。
102‧‧‧層間介電質層
104‧‧‧硬遮罩層
106‧‧‧第一金屬線
110‧‧‧非共形介電質蓋帽層
112‧‧‧第二金屬線
114‧‧‧第一硬遮罩層
116‧‧‧第二硬遮罩層

Claims (24)

  1. 一種半導體結構，包括：基板；複數交替的第一和第二導電線類型，沿著後段製程(BEOL)金屬化層的相同方向設置，該BEOL金屬化層設置在層間介電質(ILD)層中，該ILD層設置在該基板之上；介電質層，設置在該ILD層上方及該第一導電線類型的最上表面上但未沿著該第一導電線類型的側壁，且沿著該第二導電線類型的側壁設置但未在該第二導電線類型的最上表面上；第一硬遮罩層，設置在該介電質層及該第一導電線類型上方但未在該第二導電線類型上方；以及第二硬遮罩層，與該第一硬遮罩層交替，且設置在該ILD層及該第二導電線類型上方，但未在該第一導電線類型上方，其中，該第一和第二硬遮罩層的成分不同。
  2. 如請求項1所述之半導體結構，進一步包括：導電通孔結構，設置在該第一硬遮罩層中的開口中，且連接至該第一導電線類型中的一者，其中，該導電通孔結構的部分設置在該第二硬遮罩層的部分上。
  3. 如請求項2所述之半導體結構，其中，該導電通孔結構進一步設置在該介電質層的開口中。
  4. 如請求項1所述之半導體結構，進一步包括：導電通孔結構，設置在該第二硬遮罩層中的開口中，且連接至該第二導電線類型中的一者，其中，該導電通孔結構的部分設置在該第一硬遮罩層的部分上。
  5. 如請求項1所述之半導體結構，其中，該第一導電線類型的該最上表面實質上未與該第二導電線類型的該最上表面共平面。
  6. 如請求項1所述之半導體結構，其中，該介電質層的最上表面實質上與該第二導電線類型的該最上表面共平面。
  7. 如請求項1所述之半導體結構，其中，該介電質層進一步沿著該第二導電線類型中的一者的底部表面設置。
  8. 如請求項1所述之半導體結構，其中，該第二導電線類型中的一者耦接至下伏導電通孔結構，經由在該介電質層中的開口，該下伏導電通孔結構連接至該半導體結構的下伏金屬化層。
  9. 如請求項1所述之半導體結構，其中，該第一導電線類型的該線以節距間隔開，且其中，該第二導電線類型的 該線以該節距間隔開。
  10. 如請求項1所述之半導體結構，其中，該複數交替的第一和第二導電線類型的該線各包括沿著該線的側壁和底部設置的障壁層以及在該障壁層上的導電填充材料。
  11. 如請求項1所述之半導體結構，其中，該第一導電線類型的全部成分與該第二導電線類型的全部成分相同。
  12. 如請求項1所述之半導體結構，其中，該第一導電線類型的全部成分不同於該第二導電線類型的全部成分。
  13. 一種半導體結構，包括：基板；複數交替的第一和第二導電線類型，沿著後段製程(BEOL)金屬化層的相同方向設置，該BEOL金屬化層設置在層間介電質(ILD)層中，該ILD層設置在該基板之上；第一硬遮罩層，設置在該ILD層及該第一導電線類型上方但未在該第二導電線類型上方；以及第二硬遮罩層，與該第一硬遮罩層交替，且設置在該ILD層及該第二導電線類型上方，但未在該第一導電線類型上方，其中，該第一和第二硬遮罩層的成分不同。
  14. 如請求項13所述之半導體結構，進一步包括： 導電通孔結構，設置在該第一硬遮罩層中的開口中，且連接至該第一導電線類型中的一者，其中，該導電通孔結構的部分設置在該第二硬遮罩層的部分上。
  15. 如請求項13所述之半導體結構，其中，該第一導電線類型的最上表面實質上未與該第二導電線類型的最上表面共平面。
  16. 如請求項13所述之半導體結構，其中，第一導電線類型中的一者耦接至下伏導電通孔結構，該下伏導電通孔結構連接至該半導體結構的下伏金屬化層。
  17. 如請求項13所述之半導體結構，其中，該第一導電線類型的該線以節距間隔開，且其中，該第二導電線類型的該線以該節距間隔開。
  18. 如請求項13所述之半導體結構，其中，該複數交替的第一和第二導電線類型的該線各包括沿著該線的側壁和底部設置的障壁層以及在該障壁層上的導電填充材料。
  19. 如請求項13所述之半導體結構，其中，該第一導電線類型的全部成分與該第二導電線類型的全部成分相同。
  20. 如請求項13所述之半導體結構，其中，該第一導電線 類型的全部成分不同於該第二導電線類型的全部成分。
  21. 一種製造後段製程(BEOL)金屬化層的方法，該方法包括：在層間介電質(ILD)層中形成第一複數線溝槽，該ILD層形成在基板之上；在該第一複數線溝槽中形成第一導電線；在形成該第一導電線之後，在該ILD層中形成第二複數線溝槽，該第二複數線溝槽與該第一導電線交替；在該第一導電線上方且沿著該第二複數線溝槽的側壁和底部形成介電質層，其中，在該第一導電線上方的該介電質層的部分具有大於沿著該第二複數線溝槽的該側壁和該底部的該介電質層的部分的厚度；以及在該第二複數線溝槽中形成第二導電線。
  22. 如請求項21所述之方法，進一步包括使用導向式自組裝(DSA)方法以在該第一導電線上方但未在該第二導電線上方形成第一硬遮罩層，以及在該第二導電線上方但未在該第一導電線上方形成第二硬遮罩層，其中，該第一和第二硬遮罩層的蝕刻選擇性不同。
  23. 如請求項21所述之方法，進一步包括使用選擇性生長方法以在該第一導電線上方但未在該第二導電線上方形成第一硬遮罩層，以及在該第二導電線上方但未在該第一導 電線上方形成第二硬遮罩層，其中，該第一和第二硬遮罩層的蝕刻選擇性不同。
  24. 如請求項21所述之方法，其中，在ILD層中形成該第一複數線溝槽包括使用節距分割圖案化工序。
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