TWI705482B - 用於後段製程（ｂｅｏｌ）互連的預形成通孔和插塞的自對準等向蝕刻 - Google Patents

用於後段製程（ｂｅｏｌ）互連的預形成通孔和插塞的自對準等向蝕刻 Download PDF

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Abstract

描述用於後段製程(BEOL)互連的通孔及插塞圖案化的自對準等向蝕刻製程、及產生的結構。在一個實施例中，製造用於積體電路的互連結構的方法包括經由在圖案化層中的開口移除複數個洞或溝槽的子集的犧牲或永久佔位材料。該方法亦包括移除該圖案化層和以永久材料填充該複數個洞或溝槽的該子集。

Description

用於後段製程(BEOL)互連的預形成通孔和插塞的自對準等向蝕刻
本發明的實施方式在半導體結構及製程之領域，特別是用於後段製程(BEOL)互連的通孔及插塞圖案化的自對準等向蝕刻製程、及產生的結構。
過去數十年中，積體電路中的特徵的縮小已成為不斷發展的半導體工業的驅動力。縮至越來越小的特徵使能在半導體晶片的有限區域上有增加的功能單元的密度。例如，縮小電晶體尺寸允許在晶片上的增加數量的記憶體或邏輯裝置的整合，使能有增加的容量的產品的製造。但，對於不斷成長的容量的驅動並非沒有問題。對於各裝置的表現的最佳化的需求變得越來越顯著。
積體電路通常包含導電微電子結構，其在所屬技術領域中習知的為通孔，通孔用於電連接在通孔之上的金屬線或其它互連至在通孔之下的金屬線或其它互連。 典型地，通孔由微影製程形成。代表性地，可旋轉塗佈光阻層在介電層上，光阻層可經由圖案化的遮罩而暴露於圖案化的光化輻射，且之後可顯影暴露的層以形成開口於光阻層中。再來，由使用在光阻層中的開口作為蝕刻遮罩，可在介電層中蝕刻用於通孔的開口。此開口被稱為通孔開口。最後，可以一或更多金屬或其它導電材料填充通孔開口以形成通孔。
在過去，通孔的尺寸及間隔已逐漸減小，且可預期的是在未來，對於至少一些積體電路的類型(例如，先進的微處理器、晶片組組件、圖形晶片等等)，通孔的尺寸及間隔將會持續逐漸減小。通孔的尺寸的一種測定是通孔開口的臨界尺寸。通孔的間隔的一種測定是通孔間距。通孔間距代表最接近的相鄰的通孔之間的中心到中心的距離。
當由此種微影製程圖案化具有極小間距的極小的通孔時，發生一些挑戰，特別是當間距為約70奈米(nm)或更小及/或當通孔開口的臨界尺寸為約35nm或更小時。此種挑戰的其一是通孔與上覆的互連之間的重疊，以及通孔和下伏著陸互連之間的重疊，一般而言，需要被控制至通孔間距的四分之一的尺度的高容許度。隨著通孔間距的尺寸隨時間越來越小，重疊容許度傾向於隨著彼者而以比微影設備所能跟上更大的速率縮小。
另一個此挑戰是通孔開口的臨界尺寸一般傾向於縮小得比微影掃描器的解析度能力還快。縮小科技存 在以縮小通孔開口的臨界尺寸。唯，縮小的量傾向於受限於最小的通孔間距，以及縮小製程的能力以有足夠精確地模組化，且不顯著地妥協線寬粗糙度(LWR)及/或臨界尺寸一致性(CDU)。
仍另一挑戰為當通孔開口的臨界尺寸減小，光阻的LWR及/或CDU特性一般需要進步，以維持相同的臨界尺寸預算的總體部分。唯，目前大部分光阻的LWR及/或CDU特性未與通孔開口的臨界尺寸的減小有相當速度的進步。
另一此種挑戰為極小的通孔間距一般傾向於在即使為極紫外光(EUV)微影掃描器的解析度能力之下。因此，普遍地，可能使用二、三或更多不同的微影遮罩，其傾向於增加花費。於某些情況，若間距持續減小，即使有多重遮罩，仍可能不能使用EUV掃描器印出針對這些極小間距的通孔開口。
因此，在用於製造金屬線、金屬通孔、和介電插塞的後段金屬化製造技術的領域中需要進步。
102‧‧‧層
104‧‧‧洞/溝槽
106‧‧‧犧牲或永久佔位材料
108‧‧‧輕微凹陷
110‧‧‧圖案化層
112、214、479‧‧‧開口
114‧‧‧重新暴露洞/溝槽
116‧‧‧材料層
202‧‧‧金屬化層
204‧‧‧金屬線
206、208‧‧‧ILD材料
210‧‧‧犧牲佔位材料
212、477‧‧‧遮罩層
216、422A、422B、422C‧‧‧通孔位置
300‧‧‧影像
400‧‧‧開始結構
402‧‧‧金屬線
402’、410‧‧‧線
404‧‧‧層間介電線
406、408‧‧‧附加膜
412、420‧‧‧硬遮罩
414‧‧‧表面修改層
416‧‧‧中介線
416A、416B‧‧‧聚合物
418、418’、426‧‧‧ILD層
424A、424B、424C、432、610‧‧‧通孔
426’、418’‧‧‧凹陷的ILD層
428A、428B、428C‧‧‧插塞
430‧‧‧金屬線
500‧‧‧計算裝置
502‧‧‧主機板
504‧‧‧處理器
506‧‧‧通訊晶片
600‧‧‧中介層
602‧‧‧第一基板
604‧‧‧第二基板
606‧‧‧球狀柵格陣列
608‧‧‧金屬互連
612‧‧‧矽通孔
614‧‧‧嵌入裝置
497、498、499‧‧‧範例縫
圖1A至1G顯示根據本發明的實施方式的積體電路層的部分，其代表於涉及預形成通孔或插塞位置的自對準等向蝕刻的方法中的各種操作，其中：圖1A顯示在基板或層中洞/溝槽的預圖案化之後的開始結構的平面視圖及對應的橫截面視圖； 圖1B顯示以犧牲或永久佔位材料填充洞/溝槽之後的圖1A的結構的平面視圖及對應的橫截面視圖；圖1C顯示形成圖案化層之後的圖1B的結構的平面視圖及對應的橫截面視圖；圖1D顯示該圖案化層的圖案化以在圖案化層中形成開口之後的圖1C的結構的平面視圖及對應的橫截面視圖；圖1E顯示移除在被開口暴露的位置中的犧牲或永久佔位材料以形成重新暴露洞/溝槽之後的圖1D的結構的平面視圖及對應的橫截面視圖；圖1F顯示移除圖案化層之後的圖1E的結構的平面視圖及對應的橫截面視圖；及圖1G顯示重新暴露洞/溝槽的填充之後的圖1F的結構的平面視圖及對應的橫截面視圖。
圖2A至2C顯示斜角橫截面視圖，說明根據本發明的實施方式的積體電路層的部分，代表於涉及預形成通孔位置的自對準等向蝕刻的方法中的各種操作，其中：圖2A顯示以佔位材料填充全部可能通孔位置之後的開始結構；圖2B顯示圖案化遮罩層以在遮罩層中形成開口之後的圖2A的結構；及圖2C顯示移除在被開口暴露的位置中的犧牲佔位材料以形成暴露通孔位置216之後的圖2B的結構。
圖3為根據本發明的實施方式如圖2C的結構的結構的微斜角橫截面視圖的掃描式電子顯微鏡(SEM)影像。
圖4A至4M顯示根據本發明的實施方式的積體電路層的部分，代表於自對準通孔及金屬圖案化的方法中的各種操作，其中：圖4A顯示先前層金屬化結構的選擇的平面視圖及對應的橫截面視圖；圖4B顯示形成層間介電(ILD)線於圖4A的結構之上之後的圖4A的結構的平面視圖及對應的橫截面視圖；圖4C顯示從所有的插塞位置選擇性的差異化所有潛在的通孔位置後的圖4B的結構的平面視圖及對應的橫截面視圖；圖4D顯示附加差別的聚合物於圖4C的下伏金屬及ILD線的暴露部分後的圖4C的結構的平面視圖及對應的橫截面視圖；圖4E顯示移除聚合物的一種類後的圖4D的結構的平面視圖及對應的橫截面視圖；圖4F顯示在由移除聚合物的一種類而開口的位置中形成ILD材料之後的圖4E的結構的平面視圖及對應的橫截面視圖；圖4G顯示形成具有圖案化開口於其內的遮罩層之後的圖4F的結構的平面視圖及對應的橫截面視圖； 圖4H顯示於已選擇的通孔位置的開口和遮罩移除之後的圖4G的結構的平面視圖及對應的橫截面視圖；圖4I顯示通孔形成之後的圖4H的結構的平面視圖及對應的橫截面視圖；圖4J顯示移除聚合物的第二種類且以ILD材料取代之後的圖4I的結構的平面視圖及對應的橫截面視圖；圖4K顯示於選擇的插塞位置中圖案化光阻或遮罩之後的圖4J的結構的平面視圖及對應的橫截面視圖；圖4L顯示移除硬遮罩及凹陷ILD層之後的圖4K的結構的平面視圖及對應的橫截面視圖；圖4M顯示金屬線形成之後的圖4L的結構的平面視圖及對應的橫截面視圖。
圖5顯示根據本發明的一實施例的計算裝置。
圖6為實施本發明的一或更多的實施例之中介層。
【發明內容及實施方式】
描述用於後段製程(BEOL)互連的通孔及插塞圖案化的自對準等向蝕刻製程、及產生的結構。於以下的說明書中，提出許多特定的細節，例如特定的整合及材 料類型，以提供對本發明的實施方式的透徹理解。對於所屬技術領域中具有通常知識者，明顯地本發明的實施方式不需要這些特定的細節即可實施。在其它例子中，眾所皆知的特徵，例如積體電路設計佈局，未詳細敘述以避免不必要地混淆本發明的實施方式。此外，可領會的是顯示於圖中的許多實施方式為說明表示而不需為實際比例。
此處所述的一或更多的實施方式為關於自對準通孔及插塞圖案化。此處所述的製程的自對準的觀點可基於定向自組裝(DSA)機制，如於以下更詳細地敘述。唯，必須領會的是可使用選擇性成長機制取代或結合基於DSA的方法。於實施方式中，此處所述的製程使能用於後段製程特徵製造的自對準金屬化的實現。
實施方式於此描述可針對預形成通孔或插塞，或兩者，的自對準等向蝕刻製程。舉例來說，處理方案可涉及在金屬化層中的每個可能通孔和插塞的預形成，例如半導體結構的後段製程金屬化層。然後採用光刻來選擇特定通孔及/或插塞位置以開啟/關閉(例如，保留/移除)。此描述的實施方式的實施可涉及此蝕刻方案的使用，以在金屬化堆疊中對每個對應通孔/金屬層的光桶排列中形成全部通孔/插塞。如將領會的，通孔可形成在的層不同於插塞所形成在的層(例如，後者係形成在垂直於通孔層間的金屬線層)，或插塞和通孔可被形成在相同層。
為提供脈絡，與橫貫裸晶/晶圓蝕刻非勻稱性 有關的問題可減少製造半導體結構的產量及/或性能。此描述一或更多的實施方式藉由最大化重疊製程窗、最小化所需圖案的形狀和尺寸、及增加圖案洞或插塞的光刻製程的效率以提供更多有效率方法來圖案化。
在較特定實施例中，須開啟預形成通孔或插塞位置的圖案可被製成相對較小，使得在光刻製程的重疊邊界的增加。圖案特徵可被製成均勻尺寸，其可降低在具光學光刻複雜性的直接寫入電子束及/或光學近似修正(OPC)的掃描時間。圖案特徵可亦被製為淺的，其可提高圖案分辨率。隨後執行蝕刻製程可為等向化學選擇性蝕刻。此蝕刻製程減輕其他與輪廓和臨界尺寸相關並減輕通常與乾刻蝕方法相關的各向異性的問題。相對於其他選擇性移除方法，此蝕刻製程亦從設備和生產力觀點來看相對便宜得多。
為提供更廣大脈絡，圖案化及特徵的對齊於小於約50奈米間距需要用於半導體製造製程的極昂貴的許多標線片及臨界對齊策略。一般而言，此處所述的實施方式涉及基於下伏層的位置的金屬及通孔圖案化的製造。亦即，相對於傳統的上-下圖案化方法，金屬互連製程有效地反相且由先前層往上建立。這與其中首先沉積層間介電(ILD)並接著圖案化金屬及通孔層於其間的傳統的方法諸如雙鑲嵌金屬化相反。於傳統的方法中，使用微影掃描器對齊系統進行對先前層的對齊。之後蝕刻ILD。
更明確地說，一或更多的實施方式為關於設 置下伏金屬作為建造導電通孔及非導電間隔或金屬之間的中斷(稱為“插塞”)的模板的方法。通孔，定義上，為用於著陸於先前層金屬圖案化上。以這種方式，此處所述的實施方式使能更堅固的互連製造方案，因為不再依靠由微影設備的對齊。此互連製造方案可用於省下許多對齊/曝光，且可用於促進電接觸(例如，由減少通孔電阻)，且相較於使用傳統的方法圖案化此特徵所需的，可用於減少總製程操作及製造時間。
如範例一般處理方案，圖1A至1G顯示根據本發明的實施方式的積體電路層的部分，代表於涉及預形成通孔或插塞位置的自對準等向蝕刻的方法中的各種操作。於各圖式中各敘述的操作，平面視圖顯示於左手側上，且對應的橫截面視圖顯示於右手側上。這些視圖將會於此參照作為對應的橫截面視圖及平面視圖。
圖1A顯示在基板或層102中洞/溝槽104的預圖案化之後的開始結構的平面視圖及對應的橫截面視圖(沿a-a’軸)。在一實施方式中，基板或層102為層間介電(ILD)材料層。
雖然為簡單起見未示出，但須領會洞/溝槽104可暴露下伏特徵，諸如下伏金屬線。再者，在實施方式中，開始結構可被圖案化成具有以固定間距間隔且具有固定寬度的洞/溝槽104之類柵圖案。此圖案，例如，可由間距減半或間距四分之一方法製造。在通孔層被製造之情況中，一些洞/溝槽104可與下伏較下階的金屬化線相 關聯。
必須領會的是，關於圖1A敘述的層及材料典型地形成於下伏半導體基板或結構(例如積體電路的下伏裝置層)上或之上。於實施方式中，下伏半導體基板表示一般的用於製造積體電路的工件物。半導體基板通常包含晶圓或其它矽的片或其它半導體材料。適合的半導體基板包含但不限於，單晶矽、多晶矽及絕緣覆矽(SOI)、及由其它半導體材料形成的相似的基板。取決於製造的階段，半導體基板通常包含電晶體、積體電路及類似者。基板亦可包含半導體材料、金屬、介電質、摻雜物及其它於半導體基板中常見的材料。此外，圖1A中所述的結構可製造於下伏較下階的互連層上。
關於一般於此描述的實施方式，如用於整份本說明書，層間介電(ILD)材料組成有或包括介電或絕緣材料的層。適合的介電材料的例子包含但不限於，矽的氧化物(例如，二氧化矽(SiO2))、摻雜的矽的氧化物、氟化的矽的氧化物、碳摻雜的矽的氧化物、許多於技術領域中已知的低介電常數介電材料(例如，那些介電常數小於二氧化矽之介電常數的材料)、及其組合。層間介電材料可由傳統的技術(例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)或其它沉積方法)來形成。形成在ILD材料中的互連線(金屬線和通孔結構)亦有時候在本領域中被稱為跡線、導線、線、金屬、或簡單稱為互連。
圖1B顯示以犧牲或永久佔位材料106填充洞 /溝槽104之後的圖1A的結構的平面視圖及對應的橫截面視圖(沿b-b’軸)。在使用永久佔位材料之情況下，可使用ILD材料來填充洞/溝槽104。在使用犧牲佔位材料之情況下，可得到在設計選擇中更有靈活性。舉例來說，在一實施方式中，可以使用除別有適合保留在最終結構外的材料，諸如結構薄弱聚合物或軟光阻材料。如圖1B的橫截面視圖所述，在洞/溝槽104中的犧牲或永久佔位材料106的輕微凹陷108的形成可被包括以協助後續的處理。在一實施方式中，犧牲或永久佔位材料106為旋塗介電材料。
圖1C顯示形成圖案化層110之後的圖1B的結構的平面視圖及對應的橫截面視圖(沿c-c’軸)。在實施方式中，圖案化層110為光敏材料，諸如正調光阻層。在另一實施方式中，圖案化層110為抗反射塗佈材料。在實施方式中，圖案化層110包括材料層的疊層，其包括一或更多光敏材料層及/或一或更多抗反射塗佈材料層。
圖1D顯示該圖案化層110的圖形化以在圖案化層110中形成開口112之後的圖1C的結構的平面視圖及對應的橫截面視圖(沿d-d’軸)。關於圖1D，開口112暴露犧牲或永久佔位材料106的下伏部分。尤其是，開口112只在洞/溝槽104中通孔或插塞被選擇將形成的地方暴露犧牲或永久佔位材料106的下伏部分。在實施方式中，在圖案化層110中的開口112基本上小於暴露洞/溝槽104。如上面簡要描述的，對錯位問題而言，形成較暴露 洞/溝槽104相對小的開口112提供了顯著增加的容許度。在實施方式中，圖案化層110為光敏材料，且由光刻製程形成開口112，諸如正調光刻製程。
圖1E顯示移除在被開口112暴露的位置中的犧牲或永久佔位材料106以形成重新暴露洞/溝槽114之後的圖1D的結構的平面視圖及對應的橫截面視圖(沿e-e’軸)。在實施方式中，由等向蝕刻製程移除犧牲或永久佔位材料106。在一此實施方式中，等向蝕刻製程涉及溼蝕刻劑的應用。溼蝕刻劑經由開口112進入並蝕刻犧牲或永久佔位材料106。在未被開口112暴露但可經由開口112進入的材料可被蝕刻的意義上蝕刻製程為等向，以在用於通孔或插塞形成所需位置選擇性地形成重新暴露洞/溝槽114。在一實施方式中，不需蝕刻、或不需大量蝕刻圖案化層110，濕蝕刻製程蝕刻犧牲或永久佔位材料106。
在實施方式中，犧牲或永久佔位材料106為旋塗碳硬遮罩材料，且蝕刻製程為TMAH基蝕刻製程。在另一實施方式中，犧牲或永久佔位材料106為旋塗底部抗反射塗佈(BARC)材料，且蝕刻製程為TMAH基蝕刻製程。在另一實施方式中，犧牲或永久佔位材料106為旋塗底部玻璃材料，且蝕刻製程為基於有機溶劑、酸、或鹼的濕蝕刻製程。在另一實施方式中，犧牲或永久佔位材料106為旋塗金屬氧化物材料，且蝕刻製程為基於商用清潔化學品的濕蝕刻製程。在另一實施方式中，犧牲或永久佔 位材料106為CVD碳材料，且蝕刻製程為基於氧氣電漿灰化。
圖1F顯示移除圖案化層110之後的圖1E的結構的平面視圖及對應的橫截面視圖(沿f-f’軸)。在實施方式中，圖案化層110為光阻層，且藉由濕剝離或電漿灰化製程移除該光阻層。圖案化層110的移除完全暴露重新暴露洞/溝槽114。
圖1G顯示用材料層116填充重新暴露洞/溝槽114和後續的平面化之後的圖1F的結構的平面視圖及對應的橫截面視圖(沿g-g’軸)。在實施方式中，材料層116用來形成插塞且為永久ILD材料。在另一實施方式中，材料層116用來形成導電通孔且為金屬填充層。在一此實施方式中，該金屬填充層為單金屬層，或從多個層形成，包括導電襯墊層和填充層。任何合適的沉積製程，諸如電鍍、化學氣相沉積或物理氣相沉積，可用來形成此金屬填充層。在實施方式中，金屬填充層由導電材料組成，諸如，Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、Cu、W、Ag、Au或其合金，但不限於此。在材料層116在沉積之後被平面化之情況下，可使用化學機械研磨製程。
在實施方式中，材料層116為適合形成導電通孔的材料。在一此實施方式中，犧牲或永久佔位材料106為永久佔位材料，諸如永久ILD材料。在另一此實施方式中，犧牲或永久佔位材料106為犧牲佔位材料，其隨後被移除且被諸如永久ILD材料的材料所取代。在另一實 施方式中，材料層116為適合形成介電插塞的材料。在一此實施方式中，犧牲或永久佔位材料106為犧牲佔位材料，其隨後被移除或部分被移除，以使金屬線形成。
必須領會的是，圖1G的產生的結構可接著用於形成後續的金屬線/通孔及ILD層的基礎。或是，圖1G的結構可代表在積體電路中的最終的金屬互連層。此外，必須領會的是，上述實施例不包括蝕刻阻擋或金屬封蓋層在圖式中，其可能以其他方式為必要的圖案化。然而，為了清楚，這些層不包括在圖式中，因為它們不影響總體概念。
在另一方面，實施方式為針對伴隨一起與洞縮小製程實施等向乾蝕刻的製程流程。在一此實施方式中，圖案化方案在用有機聚合物填充全部通孔位置之後在遮罩層提供針孔圖案化。作為範例處理方案，圖2A至2C顯示斜角橫截面視圖，說明根據本發明的實施方式的積體電路層的部分，代表於涉及預形成通孔位置的自對準等向蝕刻的方法中的各種操作。
圖2A顯示以佔位材料填充全部可能通孔位置之後的開始結構。關於圖2A，金屬化層202(例如金屬化層的ILD層)形成在基板(未繪示)上，並包括複數個金屬線204在其中。ILD材料，其可為二或更多不同ILD材料206和208，環繞在通孔可能形成的位置。犧牲佔位材料210佔據全部可能通孔可形成在金屬線204上的位置。遮罩層212，例如薄低溫氧化物遮罩層，形成在下伏結構 上。必須領會的是，犧牲佔位材料210不呈現於相鄰特徵之上，其可以藉由沉積和平面化或凹槽製程來實現。
圖2B顯示圖形化遮罩層212以在遮罩層212中形成開口214之後的圖2A的結構。關於圖2B，開口214暴露犧牲佔位材料210的下伏部分。尤其是，開口214只在通孔被選擇將形成的位置中暴露犧牲佔位材料210的下伏部分。在實施方式中，在遮罩層212中的開口214基本上小於暴露犧牲佔位材料210。如上面簡要描述的，對錯位問題而言，形成較暴露犧牲佔位材料210相對小的開口214提供了顯著增加的容許度。關於實際通孔位置的選擇和圖案化，該製程有效地"縮小"通孔位置至“針孔”的尺寸。在實施方式中，藉由由光刻製程在遮罩層212上先形成和圖案化光敏材料，諸如正調光刻製程接著藉由蝕刻製程圖案化遮罩層212，以圖案化遮罩層212具有開口212。
圖2C顯示移除在被開口214暴露的位置中的犧牲佔位材料210以形成暴露通孔位置216之後的圖2B的結構。在實施方式中，藉由等向蝕刻製程在通孔位置216移除犧牲佔位材料210。在一此實施方式中，犧牲佔位材料210為有機聚合物，且等向蝕刻製程為等向電漿灰化(氧電漿)或濕清潔製程。
圖3為根據本發明的實施方式如圖2C的結構的結構的微斜角橫截面視圖的掃描式電子顯微鏡(SEM)影像300。參照SEM影像300，沿著等向蝕刻已經執行的 腔或開口，在硬遮罩層中可見針孔。
再參照圖2C，須領會的是，隨後製程可涉及用導電通孔材料填充洞/溝槽(通孔位置216)和移除遮罩層212。亦，未被開口214暴露(即，未被選為通孔位置)的剩餘犧牲佔位材料210可被永久ILD材料取代。產生的結構可接著用於形成後續的金屬線/通孔及ILD層的基礎。或是，產生的結構可代表在積體電路中的最終的金屬互連層。
如以下所述，在具體實施本發明的一個或多個實施方式中，此處所述的自對準通孔及金屬圖案化方法可包含一或更多的以下的方面或特性：(a)使能由下而上的超級自對準通孔/金屬圖案化製程；(b)先前層金屬用於引導在上面形成的層上的通孔的位置；(c)產生每一可能的通孔及金屬線後端位置但僅維持需要的或想要的通孔及金屬線後端位置的製程；(d)從先前層圖案化預先形成通孔及金屬線後端的位置及形狀；(e)之上及之下的金屬的交叉自然形成完全自對準的通孔位置；(f)通孔及插塞的位置、尺寸及形狀從下伏金屬層由先前存在的柵圖案化定義；(g)僅需選擇通孔及插塞的微影的一或另一且不會影響特徵的位置、形狀或尺寸(例如，與選擇的通孔或插塞遮罩的LWR無關)；(h)此處所述的製程可以上下相反的雙嵌或首先通孔/插塞的方法來表示特徵；(i)因為達成較大的於層之中選擇通孔及插塞的位置的容許度，可簡化對應的微影光阻的設計(這可稱為“桶”或"光-桶"方法，其中光阻僅用於填充複數產生的 洞，其中僅特定的洞於其後選擇為維持或去除)；(j)LWR非臨界且可使用更快的光阻；(k)特徵的尺寸可製造為單一形狀及尺寸，且可應用電子束直接寫入(EBDW)或極紫外線(EUV)製程；及(l)簡化通孔設計規則及所有可能的通孔允許為任何幾何組態，其中通孔的尺寸完全由之上及之下的金屬的交叉定義。
作為一個具體實施的範例，圖4A至4M顯示根據本發明的實施方式的積體電路層的部分，代表於自對準通孔及金屬圖案化的方法中的各種操作。於各圖式中各敘述的操作，平面視圖顯示於左手側上，且對應的橫截面視圖顯示於右手側上。這些視圖將會於此參照作為對應的橫截面視圖及平面視圖。
圖4A顯示根據本發明的實施方式的先前層金屬化結構的選擇的平面視圖及對應的橫截面視圖。參照平面視圖及對應的橫截面視圖的選項(a)，開始結構400包含金屬線402及層間介電(ILD)線404的圖案。開始結構400可被圖案化成具有以固定間距間隔且具有固定寬度的金屬線之類柵圖案(例如，於定向自組裝(DSA)的實施方式中，但於直接選擇成長的實施方式中不是必要的)，如圖4A中所示。此圖案，例如，可由間距減半或間距四分之一方法製造。一些這些線可關於下伏通孔，例如顯示於橫截面視圖中作為例子的線402’。
再參照圖4A，其它選項(b)至(f)表示，在金屬線402及層間介電線404的其一或兩者的表面上， 形成附加膜的情況(例如，沉積、成長或留下作為從先前圖案化製程留下的人工物)。於例子(b)中，附加膜406設置於層間介電線404上。於例子(c)中，附加膜408設置於金屬線402上。於例子(d)中，附加膜406設置於層間介電線404上且附加膜408設置於金屬線402上。此外，雖然金屬線402及層間介電線404以於(a)中以共平面的方式描述，但於其它實施方式中，它們非共平面。例如，於(e)中，金屬線402突出於層間介電線404之上。於例子(f)中，金屬線402凹陷於層間介電線404之下。
再參照例子(b)至(d)，附加層(例如，附加膜406或408)可使用作為硬遮罩(HM)或保護層，或可使用以致能選擇性成長及/或自組裝，於下與關連的後續製程操作敘述。此種附加層亦可用於從進一步的製程中保護ILD線。此外，選擇性沉積其它材料於金屬線上可針對相似的原因有好處。再參照例子(e)及(f)，亦有可能以保護/HM材料於表面之一者或表面的二者的任何組合，凹陷ILD線或金屬線的其中之一。整體而言，對於選擇性或定向自組裝製程的最終下伏表面的製備，在此階段存在許多選項。
於實施方式中，如用於整份本說明書，層間介電(ILD)材料，例如層間介電線404的材料，組成有或包含介電或絕緣材料的層。適合的介電材料的例子包含但不限於，矽的氧化物(例如，二氧化矽(SiO2))、摻 雜的矽的氧化物、氟化的矽的氧化物、碳摻雜的矽的氧化物、許多於技術領域中已知的低介電常數介電材料、及其組合。層間介電材料可由傳統的技術(例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)、旋塗沉積、或其它沉積方法)來形成。
於實施方式中，如亦用於整份說明書中，互連材料，例如金屬線402材料，組成有一或更多金屬或其它導電結構。普遍的例子為銅線的使用及，可或可不包含於銅及環繞的ILD材料之間的阻障層的結構。作為此處所用的，金屬一詞包含合金、堆疊、及複數金屬的其它組合。例如，金屬互連線可包含阻障層，不同金屬的堆疊或合金等。於技術領域中，互連線亦有時稱為跡線、導線、線、金屬、或簡單稱為互連。如將於以下詳述的，較下的互連線的頂表面可用於自對準通孔及插塞的形成。
於實施方式中，如亦用於整份說明書中，硬遮罩材料，例如附加膜406或408，若被包含作為硬遮罩，則組成有與層間介電材料不同的介電材料。於一實施方式中，不同的硬遮罩材料可使用於不同的區域，以提供對於相互之間及對於下伏介電及金屬層的不同的成長或蝕刻的選擇性。於一些實施方式中，硬遮罩層包含，矽的氮化物(例如，氮化矽)的層或矽的氧化物的層，或兩者，或其組合。其它適合的材料可包含碳基材料。於其它實施方式中，硬遮罩材料包含金屬物種。例如，硬遮罩或其它上覆的材料可包含鈦或其它金屬的氮化物(例如，氮化 鈦)的層、或金屬氧化物的層。可能的較少量的其它材料，例如，氧，可包含於這些層的一者或更多中。或是，取決於特定的實施例，可使用技術領域中已知的其它硬遮罩層。硬遮罩層可由CVD、PVD或由其它沉積方法形成。
必須領會的是，關於圖4A敘述的層及材料典型地形成於下伏半導體基板或結構(例如積體電路的下伏裝置層)上或之上。於實施方式中，下伏半導體基板表示一般的用於製造積體電路的工件物。半導體基板通常包含晶圓或其它矽的片或其它半導體材料。適合的半導體基板包含但不限於，單晶矽、多晶矽及絕緣覆矽(SOI)，及由其它半導體材料形成的相似的基板。取決於製造的階段，半導體基板通常包含電晶體、積體電路及類似者。基板亦可包含半導體材料、金屬、介電質、摻雜物及其它於半導體基板中常見的材料。此外，圖4A中所述的結構可製造於下伏較下階的互連層上。
圖4B顯示根據本發明的實施方式的形成層間介電(ILD)線410於圖4A的結構之上之後的圖4A的結構的平面視圖及對應的橫截面視圖。參照平面視圖及對應的橫截面視圖(a)及(c)，分別沿a-a’軸及c-c’軸，ILD線410形成於垂直於下伏線(層間介電線404)的方向的柵結構中。於實施方式中，由化學氣相沉積或相似的技術沉積線410的材料的覆膜。於實施方式中，之後使用微影及蝕刻製程圖案化覆膜，其可涉及，例如，基於間隔物的四倍圖案化(SBQP)或間距四分之一化。必須領會的是，線410的 柵圖案可由許多方法製造，包含EUV及/或EBDW微影、定向自組裝等。如將更詳細地於下敘述的，因為線410的柵正交於下伏結構的方向，後續金屬層會因此於對於先前金屬層的正交方向中被圖案化。於一實施方式中，單一193nm微影遮罩用於對齊/對準於先前金屬層402(例如，線410的柵對齊於在X中的先前層「插塞」圖案及在Y中的先前金屬柵)。參照截面結構(b)及(d)，硬遮罩412可形成於，或保留於之後的介電線110的圖案化。在後續的圖案化步驟期間，硬遮罩412可用於保護線410。如以下更詳細敘述的，於柵圖案中的線410的形成暴露先前金屬線402及先前ILD線404的區域(或對應的在402/404上的硬遮罩層)。暴露的區域對應所有可能的未來的金屬被暴露的通孔位置。於一實施方式中，在製程流程的此刻時，先前層金屬層(例如，線402)受保護、受標記、被刷過等。
圖4C顯示根據本發明的實施方式的從所有的插塞位置選擇性的差異化所有潛在的可能的通孔位置後的圖4B的結構的平面視圖及對應的橫截面視圖。參照平面視圖及對應的橫截面視圖(a)至(d)，分別沿a-a’軸、b-b’軸、c-c’軸、及d-d’軸，在ILD線410的形成之後，表面修改層414形成在下伏ILD線404的暴露的區域上。於實施方式中，表面修改層414係介電層。於實施方式中，表面修改層414由選擇性的底部向上的成長方法形成。於一此種實施方式中，底部向上的成長方法涉及定向 自組裝(DSA)刷塗佈，其具有優先在下伏ILD線404上，或是在金屬線402上(或在沉積於或生長於下伏金屬或ILD材料上的犧牲層上)，組裝的一聚合物組分。
圖4D顯示根據本發明的實施方式的附加差別聚合物於圖4C的下伏金屬及ILD線的暴露部分後的圖4C的結構的平面視圖及對應的橫截面視圖。參照平面視圖及對應的橫截面視圖(a)至(d)，分別沿a-a’軸、b-b’軸、c-c’軸及d-d’軸，定向自組裝(DSA)或選擇性成長在下伏金屬/ILD 402/404柵的暴露部分上用以於ILD線410之間形成有交替的聚合物或交替的聚合物組分的中介線416。例如，如所示，聚合物416A(或聚合物組分416A)形成於圖4C的層間介電(ILD)線404的暴露部分上或之上，同時聚合物416B(或聚合物組分416B)形成於圖4C的金屬線402的暴露部分上或之上。雖然如關於圖4C敘述，聚合物416A形成於表面修改層414上或之上(參照圖4D的橫截面視圖(b)及(d))，可以領會的是，於其它實施方式中，表面修改層414可被省略，且代替地，交替的聚合物或交替的聚合物組分可直接形成於關於圖4B所述的結構中。
再參照圖4D，於實施方式中，一旦下伏結構(例如，圖4A的結構400)已製備(例如，如圖4B的結構或圖4C的結構)或被直接使用，約50-50雙嵌段共聚物，例如聚苯乙烯-聚甲基丙烯酸甲酯(PS-PMMA)，塗佈於基板上且退火以驅動自組裝，造成圖4D的聚合物 416A/聚合物416B層416。於一此種實施方式中，於適當的表面能量條件，嵌段共聚物基於暴露於ILD線410之間的下伏材料而分離。例如，於特定的實施方式中，聚苯乙烯對於下伏金屬線402(或對應的金屬線蓋或硬遮罩材料)的暴露部分選擇性地對齊。同時，聚甲基丙烯酸甲酯對於ILD線404(或對應的金屬線蓋或硬遮罩材料)的暴露部分選擇性地對齊。
因此，於實施方式中，如暴露於ILD線410之間的下伏金屬及ILD柵格，於嵌段共聚物(BCP，即，聚合物416A/聚合物416B)中重現。若BCP間距與下伏柵間距匹配，特別是如此。聚合物柵格(聚合物416A/聚合物416B)係，於一實施方式中，堅固的完美柵格而能對抗特定的小偏差。例如，若小插塞有效地置入氧化物或類似的材料，完美柵格將會有金屬於其處時，仍可達成完美聚合物416A/聚合物416B柵格。唯，因為ILD線柵係，於一實施方式中，理想化的柵結構而無ILD骨幹的金屬干擾，可能需要致使ILD表面中和，因為二種類型的聚合物(416A及416B)會，例如，暴露於類ILD材料，而同時僅有一類型暴露於金屬。
於實施方式中，塗佈的聚合物的厚度(聚合物416A/聚合物416B)近似於，或略為厚於，最終形成於該處的ILD的最終厚度。於實施方式中，如於下更詳細敘述的，聚合物柵格不形成作為蝕刻阻，而作為用於最終成長永久ILD層於其附近的支架。如此，因為它可用於定義 後續形成的永久ILD層的最終厚度，所以聚合物416(聚合物416A/聚合物416B)的厚度可為很重要的。亦即，於一實施方式中，如圖4D中所示的聚合物柵最終以厚度約相等的ILD柵取代。
於實施方式中，如上所述，圖4D的聚合物416A/聚合物416B的柵格係嵌段共聚物。於一此種實施方式中，嵌段共聚物分子係聚合的分子，由共價鍵結的單體的鍊形成。於嵌段共聚物中，有至少二不同的單體的類型，且這些單體的不同的類型主要包含於不同的嵌段中或單體的相鄰序列。所示的嵌段共聚分子包含，聚合物416A的嵌段及聚合物416B的嵌段。於實施方式中，聚合物416A的嵌段主要包含，共價連結的單體A的鍊(例如，A-A-A-A-A…)，其中聚合物416B的嵌段主要包含，共價連結的單體B的鍊(例如，B-B-B-B-B…)。單體A及B可代表任何技術領域中已知的使用於嵌段共聚物中的單體的不同的類型。雖然發明的技術領域不受其限制，作為例子，單體A可表示形成聚苯乙烯的單體，且單體B可表示形成聚甲基丙烯酸甲酯(PMMA)的單體。於其它實施方式中，可能有多於二個的嵌段。此外，於其它實施方式中，各嵌段可包含單體的不同的類型(例如，各嵌段可本身為共聚物)。於一實施方式中，聚合物416A的嵌段及聚合物416B的嵌段共價鍵結在一起。聚合物416A的嵌段及聚合物416B的嵌段可為約相等的長度，或一嵌段可顯著長於另一者。
典型地，嵌段共聚物的嵌段(例如，聚合物416A的嵌段及聚合物416B的嵌段)可各具有不同的化學特性。作為一例，嵌段的之一可相對地更加疏水性(例如，排斥水)且另一可相對地更加親水性(吸引水)。至少概念上，嵌段的之一可相對地更加類似油且另一可相對地更加類似水。不同的聚合物的嵌段之間的此種化學特性上的差異，其為親水性-疏水性的差異或其它，可造成嵌段共聚物分子自組裝。例如，自組裝可基於聚合物嵌段的微相分離。概念上地，這可類似於一般來說不可互溶的油與水的相分離。相似地，聚合物嵌段之間的親水性的差異(例如，一嵌段係相對地疏水性且另一嵌段係相對地親水性)，可能造成大致相似的微相分離，其中，因為與另一者的化學不相似性，不同的聚合物嵌段嘗試相互「分離」。
唯，於實施方式中，因為聚合物嵌段相互共價地鍵結，在宏觀尺度它們不能完全分離。而是，給定類型的聚合物嵌段會傾向於分離或於非常小(例如，奈米尺度)的區域或相中與相同類型的其它分子凝聚。區域或微相的特定的大小及形狀一般而言至少部分依照聚合物嵌段的相對長度。於實施方式中，作為例子(如圖4D中所示)，於二嵌段共聚物中，若嵌段係相似的長度，會產生交替的聚合物416A線及聚合物416B線的類似柵格的圖案。於另一實施方式中(未圖示)，於二嵌段共聚物中，若一嵌段長於另一者，但不長於另一者太多，則可形成柱 狀結構。於柱狀結構中，嵌段共聚物分子會對齊為，它們的較短的聚合物嵌段微相分離至柱的內部，且它們的較長的聚合物嵌段從柱延伸遠離並圍繞柱。例如，若聚合物416A的嵌段長於聚合物416B的嵌段，但不長太多，則可形成柱結構，其中許多嵌段共聚物分子與較短的聚合物416B的嵌段對齊而形成柱結構，其由具有較長的聚合物416A的嵌段的相圍繞。當這發生於足夠大小的區域中，可形成一般的六角封包柱結構的二維陣列。
於實施方式中，聚合物416A/聚合物416B柵首先施加未組裝的包含施加的嵌段共聚物材料的嵌段共聚物層部分，例如，由刷或其它塗佈製程。未非組裝的觀點表示在沉積時，嵌段共聚物仍未實質上地相分離及/或自組裝以形成奈米結構的情形。於此未自組裝的形式，嵌段共聚物分子相對地高隨機化，有不同的聚合物嵌段相對地高隨機的指向及定位，其對比於關於圖4D的結果的結構討論的組裝的嵌段共聚物層部分。未自組裝嵌段共聚物層部分可以許多不同的方式施加。作為例子，嵌段共聚物可溶解於溶劑中且之後旋轉塗佈於表面。或是，未自組裝的共聚物可由噴灑塗佈、滴落塗佈、浸漬塗佈或其它，塗佈或施加於表面上。亦可能使用其它施加嵌段共聚物的方法，及其它技術領域中已知的類似的有機塗佈。之後，未自組裝的層可形成自組裝的嵌段共聚物層部分，例如，由微相分離及/或未組裝的嵌段共聚物層部分的自組裝。經由共聚物分子的重排列及/或嵌段重定位，發生微相分離 及/或自組裝，且特別是嵌段共聚物分子的不同的聚合物嵌段的重排列及/或重定位。
於一此種實施方式中，可施加退火處理至未組裝的嵌段共聚物以啟始、加速、增加品質或促進微相分離及/或自組裝。於一些實施方式中，退火處理可包含可操作以提升嵌段共聚物的溫度的處理。此種處理的一例係烘烤層，在烤箱中或在加熱燈下加熱層，施加紅外線至層，或施加熱至層或增加層的溫度。此想要的溫度的增加一般會足以顯著加速嵌段聚合物的微相分離及/或自組裝的速率而不損害嵌段共聚物或其它積體電路基板的重要的材料或結構。普遍地，加熱可在約50℃至約300℃之間，或在約75℃至約250℃之間的範圍，但不超過嵌段共聚物或積體電路基板的熱劣化極限。加熱或退火可幫助提供能量嵌段共聚物分子以使它們更有移動性/更有彈性，以增加微相分離的速率及/或增進微相分離的品質。此嵌段共聚物分子的微相分離或重排列/重定位可導致自組裝而形成極小(例如，奈米尺度)的結構。自組裝可發生於表面能量、分子親和力及其它與表面相關及化學相關的力的影響下。
於任何情況，於一些實施方式中，嵌段共聚物的自組裝，不論基於疏水性-親水性的差異或其它，可用於形成極小週期結構(例如，精準地間隔的奈米尺度結構或線)。於一些實施方式中，它們可能用於形成可最終用於形成通孔及開口的奈米線或其它奈米尺度結構。於一 些實施方式中，嵌段共聚物的定向自組裝可用於形成自對齊於互連的通孔，於下更詳細地敘述。
再參照圖4D，於實施方式中，對於DSA製程，除了從下伏ILD/金屬404/402表面的方向，成長製程可由ILD線410的材料的側壁影響。如此，於一實施方式中，DSA係可經由圖形磊晶(從線410的側壁)及化學磊晶(從下伏暴露的表面的特性)控制。物理及化學兩者的限制DSA製程可顯著幫助製程遠離缺陷的情形。所製成的聚合物416A/416B具有較少的自由度且經由化學(例如，下伏ILD或金屬線，或由例如，刷法，對其的表面修改)及物理(例如，從形成在ILD線410之間的溝槽)完全限制於所有的方向中。
圖4E顯示根據本發明的實施方式的移除聚合物的一種類後的圖4D的結構的平面視圖及對應的橫截面視圖。參照平面視圖及對應的橫截面視圖(a)至(d)，分別沿a-a’軸、b-b’軸、c-c’軸及d-d’軸，移除聚合物或聚合物部分416A以重新暴露ILD線404(或形成在ILD線404上的硬遮罩或蓋層)，同時聚合物或聚合物部分416B保留於金屬線402之上。於實施方式中，使用深紫外線(DUV)泛曝光接著使用濕蝕刻或選擇性乾蝕刻以選擇性移除聚合物416A。必須領會的是，代替從ILD線404的聚合物的第一次移除(如所述)，從金屬線402的移除可代替地先進行。或是，介電膜選擇性成長於此區域上，且不使用混合支架。
根據本發明的實施方式，圖4F顯示在由移除聚合物的一種類而開口的位置中形成ILD材料之後的圖4E的結構的平面視圖及對應的橫截面視圖。參照平面視圖及對應的橫截面視圖(a)至(d)，分別沿a-a’軸、b-b’軸、c-c’軸、及d-d’軸，下伏ILD線404的暴露的區域以永久層間介電(ILD)層418填充。如此，所有可能的通孔位置之間的開口間隔以ILD層418填充，包含硬遮罩層420設置於其上，如圖4F的平面視圖及橫截面視圖(b)及(d)中所示。必須領會的是，ILD層418的材料不需要與ILD線410相同。於實施方式中，ILD層418由沉積及研磨製程形成。於ILD層418伴隨硬遮罩層420形成的情況中，可使用特別的ILD填充材料(例如，填充孔/溝槽的ILD的聚合物囊封奈米粒子)。於這樣的情況中，可不需要研磨操作。
再參照圖4F，於實施方式中，所成的結構包含一致的ILD結構(ILD線410加上ILD層418)，且所有可能的插塞的位置覆蓋於硬遮罩420中且所有可能的通孔位於聚合物416B的區域中。於一此種實施方式中，ILD線410及ILD層418由相同的材料組成。於另一此種實施方式中，ILD線410及ILD層418由不同的ILD材料組成。於兩者任一的情況中，於特定的實施方式中，如在ILD線410及ILD層418的材料之間的縫的的區別可在最終的結構中觀察到。在圖4F中所顯示的範例縫499係作為說明之用。
圖4G顯示形成具有圖案化開口479於其內的遮罩層477之後的圖4F的結構的平面視圖及對應的橫截面視圖。此遮罩層477和開口479可根據與圖1A至1G或圖2A至2C相關聯的上述的製程的任一者被製造。在一此實施方式中，該製程能夠在選定的位置移除聚合物416B(即，在所選的通孔位置)。在另一實施方式中，就在形成具有開口479的遮罩層477之前，以如與圖1A至1G或圖2A至2C中關聯所述的犧牲或永久佔位材料取代聚合物416B。
根據本發明知實施方式，圖4H顯示於已選擇的通孔位置的開口和遮罩移除(移除遮罩477)之後的圖4G的結構的平面視圖及對應的橫截面視圖。參照平面視圖及對應的橫截面視圖(a)至(d)，分別沿a-a’軸、b-b’軸、c-c’軸及d-d’軸，通孔位置422A、422B及422C此刻被打開。
圖4I顯示根據本發明的實施方式的通孔形成之後的圖4H的結構的平面視圖及對應的橫截面視圖。參照平面視圖及對應的橫截面視圖(a)至(d)，分別沿a-a’軸、b-b’軸、c-c’軸及d-d’軸，通孔位置422A、422B及422C以金屬填充以分別形成通孔424A、424B及424C。於實施方式中，通孔位置422A、422B及422C以多餘的金屬填充，且之後進行研磨操作。於其它實施方式中，唯，填充通孔位置422A、422B及422C而無金屬滿溢，則省略研磨操作。必須領會的是，在反調性的通孔選擇方 法中，可跳過圖4I所示的通孔填充。
圖4J顯示根據本發明的實施方式的移除聚合物的第二種類且以ILD材料取代之後的圖4I的結構的平面視圖及對應的橫截面視圖。參照平面視圖及對應的橫截面視圖(a)至(d)，分別沿a-a’軸、b-b’軸、c-c’軸、及d-d’軸，剩餘的聚合物或聚合物部分416B(例如，通孔位置未被選擇處)被移除以重新暴露金屬線402。之後，在剩餘的聚合物或聚合物部分416B被移除的位置形成ILD層426，如圖4J中所示。
再參照圖4J，於實施方式中，所成的結構包含一致的ILD結構(ILD線410加上ILD層418加上ILD層426)，且所有可能的插塞的位置被覆蓋於硬遮罩420中。於一此種實施方式中，ILD線410、ILD層418及ILD層426由相同的材料組成。於另一此種實施方式中，ILD線410、ILD層418及ILD層426的其中之二由相同的材料組成且其中之第三者由不同的ILD材料組成。於再另一此種實施方式中，所有的ILD線410、ILD層418及ILD層426由相互不同的ILD材料組成。於任何情況中，於特定的實施方式中，ILD線410及ILD層426的材料之間的縫的差異可在最終的結構中觀察到。顯示於圖4J中的範例縫497係為說明之用。相似地，如ILD層418及ILD層426的材料之間的縫的差異可在最終的結構中觀察到。顯示於圖4J中的範例縫498係為說明之用。
圖4K顯示根據本發明的實施方式的於選擇的 插塞位置中圖案化光阻或遮罩之後的圖4J的結構的平面視圖及對應的橫截面視圖。參照平面視圖及對應的橫截面視圖(a)及(b)，分別沿a-a’軸及b-b’軸，藉由形成遮罩或阻層於上而保留插塞位置428A、428B及428C。此種保留圖案化可表示為金屬端至端微影圖案化，其中，在後續的金屬線的形成中需要中斷的地方，決定插塞位置。必須領會的是，因為插塞位置僅可於ILD層418/硬遮罩420被設置處的那些位置，所以插塞可出現於先前層ILD線404上。於實施方式中，由使用微影操作(例如，EUV、EBDW或浸沒193nm)達成圖案化。於實施方式中，如圖4K中所示的製程，展現正調性圖案化製程的使用，其中需要出現的金屬之間的間隔的區域被保留。必須領會的是，於其它實施方式中，亦可以打開孔代替且反轉製程的調性。作為替代與圖4K關聯描述的製程，根據本發明的一實施例，可以以類似於在與圖1A至1G關聯描述的製程形成插塞的方式形成插塞。
圖4L顯示根據本發明的實施方式的移除硬遮罩及凹陷ILD層之後的圖4K的結構的平面視圖及對應的橫截面視圖。參照平面視圖及對應的橫截面視圖(a)及(b)，分別沿a-a’軸及b-b’軸，藉由蝕刻於它們的原始最上表面之下的這些層，移除硬遮罩420且凹陷ILD層418及ILD層426以分別形成凹陷的ILD層418’及凹陷的ILD層426’。必須領會的是，進行ILD層418及ILD層426的凹陷而未蝕刻或凹陷ILD線410。此選擇可由在 ILD線上的硬遮罩層412的使用來達成(如於截面(a)及(b)中所示)。或是，於組成ILD線410的ILD材料不同於ILD層418及ILD層426的材料的情況下，即使無硬遮罩412仍可使用選擇性蝕刻。如下所述，藉由ILD線410隔離，ILD層418及ILD層426的凹陷係為了提供金屬線的第二階的位置。凹陷的延伸或深度為，於一實施方式中，基於形成於其上的金屬線的想要的最終厚度。必須領會的是，插塞位置428A、428B及428C中的ILD層418未被凹陷。
圖4M顯示根據本發明的實施方式的金屬線形成之後的圖4L的結構的平面視圖及對應的橫截面視圖。參照平面視圖及對應的橫截面視圖(a)、(b)及(c)，分別沿a-a’軸、b-b’軸及c-c’軸，用於形成金屬互連線的金屬保行地形成在圖4L的結構之上。之後平面化此金屬，例如，由CMP，以提供金屬線430，其被限制於在凹陷的ILD層418’及凹陷的ILD層426’之上的位置。金屬線430經由預定的通孔位置424A、424B及424C與下伏金屬線402耦接(424B顯示於橫截面視圖(c)中；注意，為了說明的目的，即使與先前的圖不一致，描繪另一通孔432為直接鄰接插塞428B於橫截面視圖(b)中)。金屬線430藉由ILD線410相互隔離且藉由保留的插塞428A、428B及428C被中斷或被斷開。如圖4M中所示，在製程流程的此部分，可移除留在插塞位置上及/或ILD線410上的任何硬遮罩。金屬(例如，銅及相關的 阻障及種子層)沉積及平面化製程而形成金屬線430可典型地用於標準後端製程(BEOL)的單一或雙嵌製程。於一實施例中，於後續製造操作中，ILD線410可被移除以提供介於所成的金屬線430之間的空氣間隙。
圖4M的結構可接著用於形成後續的金屬線/通孔及ILD層的基礎。或是，圖4M的結構可代表在積體電路中的最終的金屬互連層。應理解其上述製程操作可被施行以替代的順序，不是每一操作均需被執行及/或額外的製程操作可被執行。此外，雖然上述的製程流程著重於定向自組裝(DSA)的應用，可使用選擇性成長製程取代製程流程的一或更多的位置。於任何情況中，所成的結構能夠製造直接位於下伏金屬線的中心上的通孔。亦即，通孔可寬於、窄於或相等於下伏金屬線的厚度，例如，由於非完美選擇性蝕刻製程。然而，於實施方式中，通孔的中心直接對齊(匹配)金屬線的中心。如此，於實施方式中，其他必須容忍的因傳統的微影/雙嵌圖案化的偏移，非此處所述的所成的結構的因素。
此處所述的實施方式可用於製造多種不同類型的積體電路及/或微電子裝置。此種積體電路的例子包含但不限於，處理器、晶片組組件、圖形處理器、數位訊號處理器、微控制器等。於其它的實施方式中，可製造半導體記憶體。此外，積體電路或其它的微電子裝置可用於本技術領域中已知的各式各樣的電子裝置。例如，於電腦系統中(例如，桌上電腦、筆記型電腦、伺服器)、行動 電話、個人電子裝置等。積體電路可與系統中的匯流排及其它組件耦合。例如，處理器可由一或更多的匯流排耦合至記憶體、晶片組等。各處理器、記憶體及晶片組可潛在地使用本文所揭露的方法來製造。
圖5顯示依據本發明之一實施方式之一計算裝置500。計算裝置500含有主機板502。主機板502可包括數個組件，包括(但不限定於)處理器504及至少一通訊晶片506。處理器504被實體地及電氣地耦合至主機板502。於某些實施方式中，至少一通訊晶片506亦被實體地及電氣地耦合至主機板502。於進一步實施方式中，通訊晶片506為處理器504之部分。
根據其應用，計算裝置500可包括其他組件，其可被或可不被實體地及電氣地耦合至主機板502。這些其它的組件，包含但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、影片編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、相機、及大量儲存裝置(例如硬碟、光碟(CD)、數位多用碟片(DVD)等)。
通訊晶片506致能無線通訊，以供資料之轉移至及自計算裝置500。「無線」一詞及其衍生詞可以被用來說明經由使用經過非固態媒介之被調變的電磁輻射來 傳輸資料之電路、裝置、系統、方法、技術、通訊通道、等等。此名詞並非意指相關的裝置未含有任何線材，雖然，在某些實施例中它們未含有任何線材。通訊晶片506可以實施多種無線標準或協定之任意者，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生、以及任何其它被指定為3G、4G、5G、及之外的無線協定。計算裝置500包含多個通訊晶片506。舉例而言，第一通訊晶片506專用於例如Wi-Fi及藍芽等之較短程無線通訊，而第二通訊晶片506專用於例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、及Ev-DO等之較長程無線通訊。
計算裝置500的處理器504包含封裝於處理器504中的積體電路晶粒。於本發明的一些實施例中，處理器的積體電路晶粒包含一或更多的結構，例如根據本發明的實施例建立的自對準通孔或插塞。「處理器」一詞意指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成可儲存於暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片506亦包括封裝於通訊晶片506內之積體電路晶粒。根據本發明的另一實施例，通訊晶片的積體電路晶粒包含一或更多結構，例如根據本發明的實施例建立的自對準通孔及插塞。
在更多的實施例中，設置於計算裝置500中的其它組件可含有包含一或更多裝置的積體電路晶粒，其包含一或更多的結構，例如根據本發明的實施例建立的自對準通孔及插塞。
於各種實施方式中，計算裝置500可為膝上型電腦、小筆電、筆記型電腦、輕薄型筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在另外的實施中，計算裝置500可為處理資料的任何其它電子裝置。
圖6顯示包含根據本發明的一或更多個實施例之中介層600。中介層600是中介基板，用以橋接第一基板602至第二基板604。例而言，第一基板602可為積體電路晶粒。舉例而言，第二基板604可為記憶體模組、電腦主機板、或是另一積體電路晶粒。一般而言，中介層600的目的是將連接散佈至更寬的間距以及重新安排通至不同連接的路徑。舉例而言，中介層600將積體電路晶粒耦合至球狀柵格陣列(BGA)606，球狀柵格陣列接著被耦合至第二基板604。在某些實施例中，第一及第二基板602/604附接至中介層600的相對側。在其它實施例中，第一及第二基板602/604附接至中介層600的相同側。且在另外的實施例中，三或更多個基板藉由中介層600而互連。
中介層600可以由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或是例如聚醯亞胺等聚合物材料所形成。在另外的實施中，中介層可以由交替的剛性或可撓材料所形成，包含上述用於半導體基板中的相同材料，例如矽、鍺、及其它III-V和IV族材料。
中介層包含金屬互連608及通孔610，通孔610包含但不侷限於矽通孔(TSV)612。中介層600又包含嵌入裝置614，嵌入裝置614包含被動及主動裝置。這些裝置包含但不限於電容器、去耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。例如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器、及MEMS裝置等更複雜的裝置也可以被形成於中介層600上。根據本發明的實施例，於此揭示之裝置或製程可用於中介層600的製造。
因此，本發明的實施方式包括用於後段製程(BEOL)互連的通孔及插塞圖案化的自對準等向蝕刻製程、及產生的結構。
於一實施方式中，用於製造積體電路的互連結構的方法包括：提供先前層金屬化結構，包含形成在首先第一介電層中的金屬線。該方法亦包括在該先前層金屬化結構之上形成第二介電層。該方法亦包括在該第二介電層中形成複數個洞或溝槽。該方法亦包括以犧牲或永久佔位材料填充該複數個洞或溝槽。該方法亦包括在第二介電層和犧牲或永久佔位材料之上形成圖案化層。該方法亦包 括在該圖案化層中形成開口，以暴露該複數個洞或溝槽的子集的該犧牲或永久佔位材料的部分，每個開口小於該複數個洞或溝槽的該子集的該犧牲或永久佔位材料的該對應部分。該方法亦包括經由在該圖案化層中的該開口移除該複數個洞或溝槽的該子集的該犧牲或永久佔位材料。該方法亦包括移除該圖案化層，及以永久材料填充該複數個洞或溝槽的該子集。
在一實施方式中，經由在該圖案化層中的該開口移除該複數個洞或溝槽的該子集的該犧牲或永久佔位材料包含應用等向蝕刻技術。
在一實施方式中，應用該等向蝕刻技術包含使用濕蝕刻製程。
在一實施方式中，以該永久材料填充該複數個洞或溝槽的該子集包含以導電材料填充，以形成用於該互連結構的一或多個導電通孔。
在一實施方式中，以該永久材料填充該複數個洞或溝槽的該子集包含以介電材料填充，以形成用於該互連結構的一或多個插塞。
在一實施方式中，以該犧牲或永久佔位材料填充該複數個洞或溝槽包含以永久層間介電材料填充該複數個洞或溝槽。
在一實施方式中，以該犧牲或永久佔位材料填充該複數個洞或溝槽包含以犧牲佔位材料填充該複數個洞或溝槽，且該方法更包括：在以該永久材料填充該複數 個洞或溝槽的該子集之後，移除該剩餘犧牲佔位材料，以形成一或更多重新暴露洞或溝槽；及以永久層間介電材料填充該一或更多重新暴露洞或溝槽。
在一實施方式中，形成該圖案化層包含形成光敏材料，及在該圖案化層中形成開口包含使用光刻製程。
於一實施方式中，用於製造積體電路的互連結構的方法包括：提供先前層金屬化結構，包含交替的金屬線和介電線柵圖案。該方法亦包括在有全部可能通孔位置的該先前層金屬化結構之上形成介電結構，用於該交替的金屬線的該下伏金屬線和以佔位材料填充的介電線柵圖案。該方法亦包括在該介電結構之上形成遮罩層。該方法亦包括圖案化該遮罩層，以暴露該可能通孔位置的子集的該佔位材料的部分，每個開口小於該對應的通孔位置的該對應的佔位材料。該方法亦包括經由在該遮罩層中的該開口移除該可能通孔位置的該子集的該佔位材料。該方法亦包括移除該遮罩層；及以導電材料填充該可能通孔位置的該子集。
在一實施方式中，在該介電結構之上形成該遮罩層包含在該介電結構之上形成氧化物遮罩層。
在一實施方式中，該佔位材料包含犧牲佔位材料。
在一實施方式中，該犧牲材料為有機聚合物。
在一實施方式中，經由在該遮罩層中的該開口移除該可能通孔位置的該子集的該佔位材料包含應用等向蝕刻製程。
在一實施方式中，應用該等向蝕刻技術包含應用電漿灰化或濕清潔製程。
於一實施方式中，用於製造積體電路的互連結構的方法包括：提供先前層金屬化結構，包含交替的金屬線和具有第一方向的介電線第一柵圖案。此方法亦包括在該先前層金屬化結構之上形成介電線第二柵圖案，介電線第二柵圖案具有與第一方向垂直的第二方向。此方法亦包括在該第一柵圖案之上且於該第二柵圖案的該介電線之間形成犧牲結構。此方法亦包括，以第一介電層取代在第一柵圖案的金屬線之上且與第一柵圖案的金屬線對齊的犧牲結構的部分，且以第二介電層取代在第一柵圖案的介電線之上且與第一柵圖案的介電線對齊的犧牲結構的部分。該方法亦包括在該第一和第二介電層之上形成圖案化層。該方法亦包括在該圖案化層中形成開口，以暴露通孔位置的該第一介電層的部分，每個開口小於通孔位置的該子集的該第一介電層的該對應部分。該方法亦包括經由在該圖案化層中的該開口移除通孔位置的該子集的該第一介電層。該方法亦包括移除該圖案化層。該方法亦包括在通孔位置的該子集中形成導電通孔。該方法亦包括凹陷該第一及第二介電層的部分。該方法亦包括在該第一及第二介電層的凹陷的部分中形成複數金屬線，其與該導電通孔耦 合，該複數金屬線具有該第二方向。
於一實施方式中，該方法更包括：在該第二介電層中形成一或更多插塞位置。
在一實施方式中，移除通孔位置的該子集的該第一介電層包含應用等向蝕刻技術。
在一實施方式中，應用該等向蝕刻技術包含使用濕蝕刻製程。
在一實施方式中，以該第一介電層取代在該第一柵圖案的該金屬線之上且與該第一柵圖案的該金屬線對齊的犧牲結構的部分包含以永久層間介電材料取代。
在一實施方式中，形成該圖案化層包含形成光敏材料，及在該圖案化層中形成開口包含使用光刻製程。
204‧‧‧金屬線
206、208‧‧‧ILD材料
210‧‧‧犧牲佔位材料
212‧‧‧遮罩層
214‧‧‧開口
216‧‧‧通孔位置

Claims (20)

  1. 一種用於製造積體電路的互連結構的方法，該方法包含：提供先前層金屬化結構，包含形成在首先的第一介電層中的金屬線；在該先前層金屬化結構之上形成第二介電層；在該第二介電層中形成複數個洞或溝槽；以犧牲或永久佔位材料填充該複數個洞或溝槽；在該第二介電層和該犧牲或永久佔位材料之上形成圖案化層；在該圖案化層中形成開口，以暴露該複數個洞或溝槽的子集的該犧牲或永久佔位材料的部分，每個開口小於該複數個洞或溝槽的該子集的該犧牲或永久佔位材料的該對應部分；經由在該圖案化層中的該開口移除該複數個洞或溝槽的該子集的該犧牲或永久佔位材料；移除該圖案化層；及以永久材料填充該複數個洞或溝槽的該子集。
  2. 如申請專利範圍第1項的方法，其中經由在該圖案化層中的該開口移除該複數個洞或溝槽的該子集的該犧牲或永久佔位材料包含應用等向蝕刻技術。
  3. 如申請專利範圍第2項的方法，其中應用該等向蝕刻技術包含使用濕蝕刻製程。
  4. 如申請專利範圍第1項的方法，其中以該永久材 料填充該複數個洞或溝槽的該子集包含以導電材料填充，以形成用於該互連結構的一或更多導電通孔。
  5. 如申請專利範圍第1項的方法，其中以該永久材料填充該複數個洞或溝槽的該子集包含以介電材料填充，以形成用於該互連結構的一或更多插塞。
  6. 如申請專利範圍第1項的方法，其中以該犧牲或永久佔位材料填充該複數個洞或溝槽包含以永久層間介電材料填充該複數個洞或溝槽。
  7. 如申請專利範圍第1項的方法，其中以該犧牲或永久佔位材料填充該複數個洞或溝槽包含以犧牲佔位材料填充該複數個洞或溝槽，該方法更包含：在以該永久材料填充該複數個洞或溝槽的該子集之後，移除該剩餘犧牲佔位材料，以形成一或更多重新暴露洞或溝槽；及以永久層間介電材料填充該一或更多重新暴露洞或溝槽。
  8. 如申請專利範圍第1項的方法，其中形成該圖案化層包含形成光敏材料，及其中在該圖案化層中形成開口包含使用光刻製程。
  9. 一種用於製造積體電路的互連結構的方法，該方法包含：提供先前層金屬化結構，包含交替的金屬線及介電線柵圖案；在有全部可能通孔位置的該先前層金屬化結構之上形 成介電結構，用於該交替的金屬線的該下伏金屬線和以佔位材料填充的介電線柵圖案；在該介電結構之上形成遮罩層；圖案化該遮罩層，以暴露該可能通孔位置的子集的該佔位材料的部分，每個開口小於該對應的通孔位置的該對應的佔位材料；經由在該遮罩層中的該開口移除該可能通孔位置的該子集的該佔位材料；移除該遮罩層；及以導電材料填充該可能通孔位置的該子集。
  10. 如申請專利範圍第9項的方法，其中在該介電結構之上形成該遮罩層包含在該介電結構之上形成氧化物遮罩層。
  11. 如申請專利範圍第9項的方法，其中該佔位材料包含犧牲佔位材料。
  12. 如申請專利範圍第11項的方法，其中該犧牲材料為有機聚合物。
  13. 如申請專利範圍第9項的方法，其中經由在該遮罩層中的該開口移除該可能通孔位置的該子集的該佔位材料包含應用等向蝕刻製程。
  14. 如申請專利範圍第13項的方法，其中應用該等向蝕刻技術包含應用電漿灰化或濕清潔製程。
  15. 一種用於製造積體電路的互連結構的方法，該方法包含： 提供先前層金屬化結構，包含交替的金屬線及具有第一方向的介電線第一柵圖案；在該先前層金屬化結構之上形成介電線第二柵圖案，該介電線第二柵圖案具有與該第一方向垂直的第二方向；在該第一柵圖案之上且於該第二柵圖案的該介電線之間形成犧牲結構；以第一介電層取代在該第一柵圖案的該金屬線之上且與該第一柵圖案的該金屬線對齊的該犧牲結構的部分，且以第二介電層取代在該第一柵圖案的該介電線之上且與該第一柵圖案的該介電線對齊的該犧牲結構的部分；在該第一和第二介電層之上形成圖案化層；在該圖案化層中形成開口，以暴露通孔位置的該第一介電層的部分，每個開口小於通孔位置的該子集的該第一介電層的該對應部分；經由在該圖案化層中的該開口移除通孔位置的該子集的該第一介電層；移除該圖案化層；在通孔位置的該子集中形成導電通孔；凹陷該第一及第二介電層的部分；以及在該第一及第二介電層的該凹陷的部分中形成複數金屬線，與該導電通孔耦合，該複數金屬線具有該第二方向。
  16. 如申請專利範圍第15項的方法，更包含：在該第二介電層中形成一或更多插塞位置。
  17. 如申請專利範圍第15項的方法，其中移除通孔位置的該子集的該第一介電層包含應用等向蝕刻技術。
  18. 如申請專利範圍第17項的方法，其中應用該等向蝕刻技術包含使用濕蝕刻製程。
  19. 如申請專利範圍第15項的方法，其中以該第一介電層取代在該第一柵圖案的該金屬線之上且與該第一柵圖案的該金屬線對齊的該犧牲結構的部分包含以永久層間介電材料取代。
  20. 如申請專利範圍第15項的方法，其中形成該圖案化層包含形成光敏材料，及其中在該圖案化層中形成開口包含使用光刻製程。
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