TWI805691B - 用於導電通孔製造之蝕刻停止層為基的方式以及其所得的結構 - Google Patents

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Abstract

描述用於通孔製造之蝕刻停止層為基的方式。於一範例中，一種積體電路結構包括於ILD層中之複數導電線，其中該等複數導電線之各者具有包括金屬之大塊部分且具有包括該金屬及非金屬之最上表面。硬遮罩層係位於該等複數導電線上以及於該ILD層之最上表面上，並包括於該等複數導電線之該最上表面上並與其對準的第一硬遮罩組件、以及於該ILD層之該最上表面的區上並與其對準的第二硬遮罩組件。導電通孔係位於該硬遮罩層中之開口中且位於該等複數導電線之一者的一部分上，該部分具有不同於其包括該金屬及該非金屬之該最上表面的組成。

Description

用於導電通孔製造之蝕刻停止層為基的方式以及其所得的結構
本發明之實施例是屬於半導體結構及處理之領域，而特別地，是用於導電通孔製造之蝕刻停止層為基的方式、及所得的結構。
於過去數十年，積體電路中之特徵的擴縮(scaling)已是不斷成長的半導體工業背後之驅動力。擴縮至越來越小的特徵致能了半導體晶片之有限表面上的功能性單元之增加的密度。例如，縮小電晶體尺寸容許在晶片上結合增加數目的記憶體或邏輯裝置，導致增加容量之產品的製造。然而，對於越來越多的容量之慾望並不是沒有問題的。將各裝置之性能最佳化的需求變得越來越重要。
積體電路通常包括導電微電子結構(其於本技術中已知為通孔)，用以將通孔上方之金屬線或其他互連電連接至通孔下方之金屬線或其他互連。通孔通常係由微影程序所形成。代表性地，光抗蝕劑層可被旋塗於電介質層之上，光抗蝕劑層可通過圖案化遮罩而被暴露至圖案化的光化輻射，且接著暴露層可被顯影以形成開口於光抗蝕劑層中。接下來，用於通孔之開口可藉由使用光抗蝕劑層中之開口為蝕刻遮罩而被蝕刻於電介質層中。此開口被稱為通孔開口。最後，通孔開口可被填充以一或更多金屬或其他導電材料來形成通孔。
過去，通孔之尺寸及間隔已顯著地減少，且預期未來通孔之尺寸及間隔將持續顯著地減少，針對至少某些類型的積體電路(例如，先進微處理器、晶片組組件、圖形晶片，等等)。通孔之尺寸的一種測量是通孔開口之關鍵尺寸。通孔之間隔的一種測量是通孔節距。通孔節距代表介於最接近的相鄰通孔間之中心至中心距離。
當藉由此類微影程序而以極小的節距來圖案化極小的通孔時，本身即存在數項挑戰，特別當節距是約70-90奈米(nm)或者更小及/或當通孔開口之關鍵尺寸是約35 nm或者更小時。此等挑戰之一在於：通孔與上方互連之間的重疊、以及通孔與下方定位互連之間的重疊通常需被控制達通孔節距的四分之一等級的高容許度。隨著通孔節距尺度越來越小，重疊容許度傾向於以較其微影設備所能夠跟得上的更大速度而隨之縮小。
此等挑戰之另一在於：通孔開口之關鍵尺寸通常傾向於較微影掃描器之解析能力更快地縮小。存在有縮小科技以縮小通孔開口之關鍵尺寸。然而，縮小量常受受限於最小通孔節距、以及縮小程序之能力而無法為足夠地免於光學近似校正(OPC)，且無法顯著地折衷線寬粗糙度(LWR)及/或關鍵尺寸均勻度(CDU)。
此等挑戰之又另一在於：光抗蝕劑之LWR及/或CDU特性通常需要隨著通孔開口之關鍵尺寸減少而改良以維持關鍵尺寸預算之相同的整體片段。然而，目前大部分光抗蝕劑之LWR及/或CDU特性並未如通孔開口之關鍵尺寸減少般快速地改良。
進一步此類挑戰在於：極小通孔節距通常傾向為低於甚至極紫外線(EUV)微影掃描器之解析能力。結果，通常數個不同的微影遮罩可被使用，其傾向於增加成本。於某點，假如節距持續減小，則有可能無法(甚至以多重遮罩)使用EUV掃描器來列印這些極小節距之通孔開口。
因此，需要改良其用以製造金屬通孔之後段金屬化製造技術的領域。
及
描述：用於導電通孔製造之蝕刻停止層為基的方式、及其所得的結構。於下列描述中，提出多項特定細節，諸如特定集成及材料狀態，以提供本發明之實施例的透徹瞭解。熟悉此項技術人士將清楚本發明之實施例可被實行而無這些特定細節。於其他例子中，眾所周知的特徵(諸如積體電路設計佈局)未被詳細地描述，以免非必要地混淆本發明之實施例。再者，應理解其圖形中所示之各個實施例為說明性表示且不一定依比例描繪。
某些術語亦可被用於以下描述中以僅供參考之目的，而因此不意欲為限制性的。例如，諸如「較高」、「較低」、「上方」、及「下方」係指稱該參考所應用之圖形中的方向。諸如「前」、「後」、「後方」、及「側面」等術語係描述參考之恆定(但任意)框內的組件之部分的定向及/或位置，其係藉由參考描述討論中組件之文字及相關圖形而變得清楚明白。此術語可包括以上所明確地提及之字語、其衍生詞、及類似含義的字語。
文中所述之一或更多實施例係有關使用蝕刻停止層於定向自聚合(DSA)或選擇性生長以致能自對準互連之製造的方法。實施例可探討或實施蝕刻停止層、定向自聚合、選擇性沈積、自對準、或緊密節距之圖案化互連的使用之一或更多者。實施例可被實施以藉由利用透過選擇性沈積之「上色」的自對準、及後續的定向自聚合(例如，針對10nm及更小的技術節點)來提供增進的通孔短路容限。於一實施例中，蝕刻停止層被實施於圖案複製為基的通孔自對準。
依據本發明之一或更多實施例，蝕刻停止層被實施於多色集成。為了提供背景，用於常見互連金屬(諸如Co、Co合金、Ni、Ni合金、及Cu和Cu合金)之上色方式可能遭受乾式蝕刻期間之嚴重金屬腐蝕的困擾，特別假如顏色材料是基於金屬氧化物(例如，HfOx、ZrOx)的話。乾式蝕刻期間之腐蝕可能是由於蝕刻氣體BCl3 及/或Cl為基的副產品或者含蝕刻氣體的氟之氧化本質。互連金屬之預處置可被用以禁止或者一起停止蝕刻攻擊，但伴隨有所得的高通孔電阻值。本發明之實施例可仰賴特定的表面處置，其係修改金屬表面以致腐蝕被禁止。抗蝕刻表面被接著修改或移除於完成或履行通孔金屬化時，其提供於蝕刻期間具有腐蝕抗性及低通孔電阻值後金屬化的互連堆疊。
於特定實施例中，互連金屬被處置在金屬氧化物硬遮罩沈積之前以增進腐蝕抗性。處置可包括氧化及/或矽烷/NH3 處置以形成金屬矽化物、金屬矽化物/氮化物。於金屬氧化物蝕刻期間，金屬具有適當的腐蝕抗性。在放置通孔之前，預處置層被移除(例如，金屬氧化物之減少、金屬/矽化物/氮化物之貫穿蝕刻)。其結果是用以提供蝕刻期間之腐蝕抗性及低通孔電阻值後金屬化的能力(例如，於其中通孔所座落的位置中)。
為了提供進一步背景，用於導電互連線之蝕刻停止封蓋(諸如高品質氧化物、金屬矽化物、金屬鍺化物、或金屬硼化物)被形成在金屬氧化物沈積前於導電互連線上。金屬表面可被處置以氨電漿來將矽及/或鍺及/或硼固定至該表面並形成自分離蝕刻停止。一旦通孔開口被放置，則處置層被移除(例如，規律蝕刻貫穿蝕刻、於氧化物之情況下的減少、物理濺射，等等)。於一實施例中，所得結構包括極獨特的特徵，其中互連材料包括獨特的預處置層於每處，除了其中通孔所座落之處(亦即，於其中通孔電阻值需為低的位置中)。於另一形態中，實施例可包括金屬氧化物與蝕刻停止層(例如，氧化矽、氮化物等等)之雙層的製造。雙層係作用為金屬氧化物蝕刻移除期間的蝕刻停止層並可於通孔放置期間被選擇性地移除。
更一般地，一或更多實施例係有關於一種用以製造金屬線以及相關導電通孔之方式。導電通孔或通孔(依其定義)被用以座落在前層金屬圖案上。以此方式，文中所述之實施例致能一種更強韌的互連製造方案，因為對於微影設備之限制被放寬了。此一互連製造方案可被用以節省許多對準/曝光、及可被用以減少總製程操作及處理時間，相較於使用傳統方式以圖案化此等特徵所需要者。其他優點可包括增進產量、或者防止短路至錯線。
於使用相同類型的導電線及蝕刻停止層為基礎的第一範例方式中，圖1A-1F闡明積體電路層之部分的橫斷面視圖，其表示一種涉及用於後段製程(BEOL)互連製造之蝕刻停止層及自對準導電通孔形成的方法中之各個操作，依據本發明之實施例。
參考圖1A，開始結構100被提供為用以製造新金屬化層之開始點。開始結構100包括層間電介質(ILD)層104，其係配置於基底102之上。如以下所述，ILD層可被配置於下方金屬化層之上，該下方金屬化層係形成於基底102之上。溝槽被形成於ILD層104中且被填充以導電層(或多層)以提供導電線106(及，於某些情況下，相應導電通孔108)。於一實施例中，導電線106之溝槽係使用節距分割圖案化製程流而被形成於ILD層104中。此類節距分割方案之非限制性範例係與圖5A、5B及6相關聯而被更詳細地描述於下。應理解：底下所述之下列製程操作可首先涉及節距分割，或者可不涉及。於任一情況下，但特別是當亦使用節距分割時，實施例可致能金屬層之節距的連續擴縮超越最先進微影設備之解析能力。於一實施例中，導電線106包括銅填充材料於氮化鈦或氮化鉭障壁襯裡內。於另一實施例中，Co(或Co的合金，諸如CoWB)被使用。於一實施例中，導電線106之至少一部分(例如，銅填充)係使用電鍍製程而被形成。
參考圖1B，導電線106具有包括金屬物種(或金屬)之大塊部分。於一實施例中，金屬被選自由鈷、銅、鎢及鎳所組成的群組。導電線被處置以形成經修改的導電線110，其具有最上表面114。最上表面114包括金屬及非金屬物種(或非金屬)。於一實施例中，處置複數導電線106包括將複數導電線106暴露至氨以及非金屬之來源。於一實施例中，非金屬被選自由氧、矽、鍺及硼所組成的群組。應理解：除了於後續處理步驟中保護經修改的導電線110之金屬以外，最上表面114亦可協助硬遮罩材料(特別是「顏色」硬遮罩材料)之選擇性沈積。
參考圖1C，硬遮罩層116被形成於圖1B之結構上方。硬遮罩層116包括第一硬遮罩組件118及第二硬遮罩組件120。第一硬遮罩組件被形成於導電線110之最上表面114上並與其對準。第二硬遮罩組件120被形成於ILD層104之暴露表面上並與其對準。於一實施例中，具有第一硬遮罩組件118及第二硬遮罩組件120之硬遮罩層116係使用定向自聚合或選擇性沈積方式而被形成，以最終地形成第一硬遮罩組件118及第二硬遮罩組件120之兩個不同的、交替的區。於一此類實施例中，定向自聚合或選擇性沈積方式係藉由使用最上表面114(不同於使用導電線110之表面)而被提升。於一實施例中，第一硬遮罩組件118及第二硬遮罩組件120之材料係展現彼此不同的蝕刻選擇性。如以下更詳細地描述，定向自聚合或選擇性生長可被使用以選擇性個別對準第一硬遮罩組件118及第二硬遮罩組件120至電介質及金屬表面。
於第一一般性實施例中，為了最終地形成第一硬遮罩組件118及第二硬遮罩組件120，定向自聚合(DSA)區塊共聚物沈積及聚合物聚合製程被履行。於一實施例中，DSA區塊共聚物被塗佈於表面上並被退火以將聚合物分離為第一區塊及第二區塊。於一實施例中，第一聚合物區塊優先地黏附至ILD層104之暴露表面。第二聚合物區塊黏附至導電線110之最上表面114。
於一實施例中，區塊共聚物分子是由共價接合單體之鏈所形成的聚合物分子。於雙區塊共聚物中，有兩不同類型的單體，且這些不同類型的單體被主要地包括於單體之兩個不同區塊或相鄰序列內。所示的區塊共聚物分子包括第一聚合物之區塊及第二聚合物之區塊。於一實施例中，第一聚合物之區塊主要地包括共價鏈結的單體A之鏈(例如，A-A-A-A-A…)，而第二聚合物之區塊主要地包括共價鏈結的單體B之鏈(例如，B-B-B-B-B…)。單體A及B可代表本技術中已知之區塊共聚物中所使用的不同類型單體之任一者。舉例而言，單體A可代表用以形成聚苯乙烯之單體，而單體B可代表用以形成聚甲基丙烯酸甲酯(PMMA)之單體，或反之亦然，雖然本發明之範圍並非如此限制。於其他實施例中，可有多於兩個區塊。此外，於其他實施例中，每一該些區塊可包括不同類型的單體(例如，各區塊本身可為共聚物)。於一實施例中，第一聚合物之區塊及第二聚合物之區塊被共價地接合在一起。第一聚合物之區塊及第二聚合物之區塊可為大約相同的長度，或者一區塊可顯著地較另一區塊更長。
於一實施例中，如以下更詳細地描述，區塊共聚物之相位分離被實施。於一此類實施例中，DSA刷(諸如具有硫醇或腈或OH末端基之受控制的分子重量之小聚苯乙烯或PMMA片段)被首先形成於該表面上以促進此相位分離。於特定此類實施例中，此一刷層係共價地黏附至金屬或ILD表面並接著導引區塊共聚物以聚合於金屬及ILD光柵上方。
通常，區塊共聚物之區塊(例如，第一聚合物之區塊及第二聚合物之區塊)可各具有不同的化學性質。舉例而言，該些區塊之一可為相對較疏水的(例如，斥水的)而另一者可為相對較親水的(吸水的)。至少觀念上，該些區塊之一可為相對較類似於油而另一區塊可相對較類似於水。介於不同區塊聚合物之間的化學性質之此等差異(無論是親水-疏水差異或其他)可能造成區塊共聚物分子自聚合。例如，自聚合可根據聚合物區塊之微相分離。觀念上，此可類似於其通常不能混合的油與水之相位分離。類似地，介於聚合物區塊之間的親水性的差異(例如，一區塊是相對疏水的而另一區塊是相對親水的)可能造成類似的微相分離，其中不同的聚合物區塊由於化學上不喜歡對方而嘗試彼此「分離」。
然而，於一實施例中，因為聚合物區塊被共價地彼此接合，所以其無法於巨觀尺度上完全地分離。反之，既定類型的聚合物區塊傾向於在極小(例如，毫微大小的)區或相位中與相同類型之其他分子的聚合物區塊分離或聚集。區或微相位之特定大小及形狀通常至少部分地取決於聚合物區塊之相對長度。於一實施例中，舉例而言，於兩區塊共聚物中，假如區塊為約略相同的長度，則產生交替的第一聚合物線與第二聚合物線之柵格狀圖案。
於一實施例中，第一聚合物/第二聚合物光柵被首先塗敷為未聚合的區塊共聚物層部分，其包括(例如)藉由刷或其他塗佈製程所塗敷之區塊共聚物材料。未聚合形態指的是其中(在沈積的時刻)區塊共聚物尚未實質上相位分離及/或自聚合以形成毫微結構。於此未聚合形式中，區塊聚合物分子是相當高度隨機化的，具有相當高度隨機定向並定位的。未聚合區塊共聚物層部分可被塗敷以多種不同方式。舉例而言，區塊共聚物可溶解於溶劑中並接著旋塗於表面之上。替代地，未聚合區塊共聚物可被噴塗、浸塗、浸入塗、或其他方式塗佈或塗敷於表面之上。塗敷區塊共聚物之其他方式、以及用以塗敷類似有機塗層之技術中已知的其他方式可潛在地被使用。接著，未聚合層可形成聚合區塊共聚物層部分，例如，藉由未聚合區塊共聚物層部分之微相分離及/或自聚合。微相分離及/或自聚合係透過區塊共聚物分子之再配置及/或再定位而發生，且特別是區塊共聚物分子的不同聚合物區塊之再配置及/或再定位。
於此一實施例中，退火處置可被施加至未聚合區塊共聚物以起始、加速、增加、或者提升微相分離及/或自聚合之品質。於某些實施例中，退火處置可包括可操作以增加區塊共聚物之溫度的處置。此一處置之一範例是烘焙該層、加熱該層於烘箱中或者於熱燈之上，施加紅外線輻射至該層，或者施加熱至該層或增加該層之溫度。所欲的溫度增加通常將足以顯著地加速區塊聚合物之微相分離及/或自聚合的速率而不損害區塊共聚物或積體電路基底之任何其他重要的材料或結構。通常，加熱範圍可介於約50℃至約300℃，或介於約75℃至約250℃，但不超過區塊共聚物或積體電路基底之熱退化限制。加熱或退火可協助提供能量給區塊共聚物分子以使其更可動/有彈性以增加微相分離之速率及/或增進微相分離之品質。區塊共聚物分子之此微相分離或再配置/再定位可導致自聚合以形成極小(例如，毫微等級)結構。自聚合可於表面能量、分子親和性、及其他表面相關和化學相關力的影響之下發生。
於任何情況下，於某些實施例中，區塊共聚物之自聚合(無論是否根據疏水-親水差異)可被用以形成極小的週期性結構(例如，精確地間隔的毫微等級結構或線)。於某些實施例中，其可被用以形成毫微等級線或其他毫微等級結構。
再次參考圖1C，於DSA製程之情況下，在第一實施例中，第一硬遮罩組件118及第二硬遮罩組件120個別為第二及第一區塊聚合物。然而，於第二實施例中，第二及第一區塊聚合物被各依序地替換以第一硬遮罩組件118及第二硬遮罩組件120之材料，個別地。於一此類實施例中，選擇性蝕刻及沈積製程被使用而個別地以第一硬遮罩組件118及第二硬遮罩組件120之材料來替換第二及第一區塊聚合物。
於第二一般性實施例中，為了最終地形成第一硬遮罩組件118及第二硬遮罩組件120，選擇性生長製程被使用以取代DSA方式。於一此類實施例中，第二硬遮罩組件120之材料被生長於ILD層104之暴露部分上方。第一硬遮罩組件118之第二(不同的)材料被生長於導電線110之最上表面114上方。於一實施例中，選擇性生長係藉由一種針對第一硬遮罩組件118及第二硬遮罩組件120兩者材料的dep-etch-dep-etch(沈積-蝕刻-沈積-蝕刻)方式來達成，導致該些材料之各者的複數層。此一方式可能是理想的，相對於其可形成「蘑菇頂部」狀的膜之傳統選擇性生長技術。蘑菇頂膜生長傾向可透過一種交替的沈積/蝕刻/沈積(dep-etch-dep-etch)方式而被減少。於另一實施例中，膜被選擇性沈積於金屬之上，接續以不同膜被選擇性地沈積於ILD之上(或反之亦然)，且重複數次以產生三明治狀堆疊。於另一實施例中，兩材料被同時地生長於一反應室中(例如，藉由CVD式樣製程)，其係選擇性生長於下方基底之各暴露區上。
如以下更詳細地描述，於一實施例中，圖1C之所得結構致能增進的通孔短路容限，當製造稍後的通孔層於圖1C之結構上時。於一實施例中，增進的短路容限被達成，因為製造具有交替「顏色」硬遮罩組件之結構減少了通孔短路至錯誤金屬線的風險。於一實施例中，達成了自對準，因為交替的顏色硬遮罩組件被自對準至底下的表面，包括交替的ILD層104及導電線110之最上表面114。於特定實施例中，第一硬遮罩組件118及第二硬遮罩組件120為不同的材料，諸如(但不限定於)SiO2 、Al摻雜的SiO2 、SiN、SiC、SiCN、SiCON、或金屬氧化物(諸如AlOx、HfOx、ZrOx、TiOx)。
參考圖1D，第二層間電介質(ILD)層122被形成於圖1C之結構上方。開口124被形成於第二ILD層122中。於一實施例中，開口124被形成於針對下一階金屬化層之導電通孔製造所選擇的位置中。相對於傳統的通孔位置選擇，開口124可(於一實施例中)具有相對放寬的寬度，相較於導電通孔所將最終地形成於其上的相應導電線110之寬度。例如，於特定實施例中，開口124之寬度(W)具有導電線110之約略3/4節距的尺寸。針對相對較寬通孔開口124之此一調適可放寬對於其用以形成開口124之微影製程的限制。此外，針對失準之容許度亦可被增加。
參考圖1E，第一硬遮罩組件118之一者被選擇以供移除(例如，藉由選擇性蝕刻製程)來形成開口127。於此情況下，第一硬遮罩組件118之已暴露者被移除，其係對於第二硬遮罩組件120之暴露部分有選擇性的。於一實施例中，第一硬遮罩組件118之已暴露者被移除，其係對於第二硬遮罩組件120之暴露部分有選擇性的，使用選擇性乾式或電漿蝕刻製程。於另一實施例中，第一硬遮罩組件118之已暴露者被移除，其係對於第二硬遮罩組件120之暴露部分有選擇性的，使用選擇性濕式蝕刻製程。
再次參考圖1E，第一硬遮罩組件118之該一者的移除係形成開口於硬遮罩層116中，其係暴露複數金屬線110之一者的一部分。於一實施例中，複數金屬線110之該一者的暴露部分被修改以自複數金屬線110之該一者的暴露部分之最上表面114移除(或至少實質上移除)非金屬。與選定的相應下方導電線110相關之所得的已修改暴露部分115可被稱為化學減少區，其具有相對於最上表面114之增加的導電性。因此，於一實施例中，修改複數金屬線110之該一者的暴露部分包括留存最上表面114之金屬(例如，成為部分115)。於特定實施例中，H2 為基的電漿被用以移除相應選定導電線110之最上表面114的暴露部分之非金屬物種。
圖1F闡明接續於下一層通孔製造後之圖1E的結構。導電通孔128被形成於圖1E之開口127中。導電通孔128係位於複數金屬線110之該一者的經修改暴露部分115上，且(於一實施例中)被電連接至經修改暴露部分115。於一實施例中，導電通孔128係電接觸經修改暴露部分115而不短路至鄰接或相鄰最上表面114/導電線110對之一者。於特定實施例中，導電通孔128之一部分被配置於第二硬遮罩組件120之一或更多暴露部分上，如圖1F中所描繪。於一實施例中，實現了增進的短路容限。
再次參考圖1F，於範例說明性實施例中，一種積體電路結構包括複數導電線110於基底102之上的層間電介質(ILD)層104中。複數導電線110之各者具有包括金屬之大塊部分且具有包括金屬及非金屬之最上表面114。硬遮罩層126係位於複數導電線110上以及於ILD層104之最上表面上。硬遮罩層126包括第一硬遮罩組件118於複數導電線110之最上表面114上並與其對準、以及第二硬遮罩組件120於ILD層104之最上表面的區上並與其對準。於一實施例中，第一118與第二120硬遮罩組件的組成係彼此不同。導電通孔128係位於硬遮罩層126中之開口中且位於複數導電線110之一者的一部分115上，該部分115具有不同於其包括金屬及非金屬之最上表面114的組成。
於一實施例中，非金屬被選自由氧、矽、鍺及硼所組成的群組。於一實施例中，金屬被選自由鈷、銅、鎢及鎳所組成的群組。於一實施例中，第一硬遮罩組件118為選自由AlOx、HfOx、ZrOx及TiOx所組成的群組之金屬氧化物。
於一實施例中，複數導電線之該一者的該部分115係與具有金屬及非金屬之最上表面114實質上共面。於一實施例中，第一硬遮罩組件118被侷限於複數導電線110之最上表面114，如圖所示。然而，於另一實施例(未顯示)中，第一硬遮罩組件118係延伸至ILD層104之最上表面上。
於一實施例中，複數導電線110之最上表面114具有與ILD層104之最上表面實質上共面的最上表面，如圖1F中所示。於一實施例中，第一硬遮罩組件118具有與第二硬遮罩組件120之最上表面實質上共面的最上表面，如圖1F中所示。於一實施例中，積體電路結構進一步包括第二ILD層122於硬遮罩層126之上。導電通孔128係進一步位於第二ILD層122之開口中。於一此類實施例中，第二ILD層之開口具有約略等於複數導電線110之3/4節距的寬度。於一實施例中，複數導電線110之一者被耦合至下方導電通孔結構108，如圖1F中所示。於一此類實施例中，下方導電通孔結構108被連接至積體電路結構(未顯示)之下方金屬化層。
於另一形態中，圖1E’-1F’闡明積體電路層之部分的橫斷面視圖，其表示另一種涉及用於後段製程(BEOL)互連製造之蝕刻停止層及自對準導電通孔形成的方法中之各個操作，依據本發明之實施例。
參考圖1E’，第一硬遮罩組件118之一者被選擇以供移除(例如，藉由選擇性蝕刻製程)來形成開口127’。於此情況下，第一硬遮罩組件118之已暴露者被移除，其係對於第二硬遮罩組件120之暴露部分有選擇性的。於一實施例中，第一硬遮罩組件118之已暴露者被移除，其係對於第二硬遮罩組件120之暴露部分有選擇性的，使用選擇性乾式或電漿蝕刻製程。於另一實施例中，第一硬遮罩組件118之已暴露者被移除，其係對於第二硬遮罩組件120之暴露部分有選擇性的，使用選擇性濕式蝕刻製程。
再次參考圖1E’，第一硬遮罩組件118之該一者的移除係形成開口於硬遮罩層116中，其係暴露複數金屬線110’之一者的一部分。於一實施例中，複數金屬線110’之該一者的暴露部分被蝕刻以移除複數金屬線110’之該一者的暴露部分之最上表面114。所得的經修改凹陷部分115’係與選定的相應下方導電線110’相關聯。因此，於一實施例中，修改複數金屬線110’之該一者的暴露部分進一步包括移除最上表面114之金屬以形成複數金屬線110’之該一者的凹陷部分115’。
圖1F’闡明接續於下一層通孔製造後之圖1E’的結構。導電通孔128’被形成於圖1E’之開口127’中。導電通孔128’係位於複數金屬線110’之該一者的凹陷部分115’上，且(於一實施例中)被電連接至複數導電線110’之該一者。於一實施例中，導電通孔128’係電接觸複數導電線110’之該一者而不短路至鄰接或相鄰最上表面114/導電線110對之一者。於特定實施例中，導電通孔128’之一部分被配置於第二硬遮罩組件120之一或更多暴露部分上，如圖1F’中所描繪。於一實施例中，實現了增進的短路容限。
再次參考圖1F’，於範例說明性實施例中，一種積體電路結構包括複數導電線110於基底102之上的層間電介質(ILD)層104中。複數導電線110之各者具有包括金屬之大塊部分且具有包括金屬及非金屬之最上表面114。硬遮罩層126係位於複數導電線110上以及於ILD層104之最上表面上。硬遮罩層126包括第一硬遮罩組件118於複數導電線110之最上表面114上並與其對準、以及第二硬遮罩組件120於ILD層104之最上表面的區上並與其對準。於一實施例中，第一118與第二120硬遮罩組件的組成係彼此不同。導電通孔128係位於硬遮罩層126之開口中且位於複數導電線110’之凹陷者上，例如，在位置115’上。
於一實施例中，非金屬被選自由氧、矽、鍺及硼所組成的群組。於一實施例中，金屬被選自由鈷、銅、鎢及鎳所組成的群組。於一實施例中，第一硬遮罩組件118為選自由AlOx、HfOx、ZrOx及TiOx所組成的群組之金屬氧化物。
於一實施例中，複數導電線110’之該一者的凹陷部分115’係相對於具有金屬及非金屬之最上表面114而被凹陷，如圖所示。於一實施例中，第一硬遮罩組件118被侷限於複數導電線110之最上表面114，如圖所示。然而，於另一實施例(未顯示)中，第一硬遮罩組件118係延伸至ILD層104之最上表面上。
於一實施例中，複數導電線110之最上表面114具有與ILD層104之最上表面實質上共面的最上表面，如圖1F’中所示。於一實施例中，第一硬遮罩組件118具有與第二硬遮罩組件120之最上表面實質上共面的最上表面，如圖1F’中所示。於一實施例中，積體電路結構進一步包括第二ILD層122於硬遮罩層126之上。導電通孔128’係進一步位於第二ILD層122之開口中。於一此類實施例中，第二ILD層之開口具有約略等於複數導電線110/110’之3/4節距的寬度。於一實施例中，複數導電線110之一者被耦合至下方導電通孔結構108，如圖1F’中所示。於一此類實施例中，下方導電通孔結構108被連接至積體電路結構(未顯示)之下方金屬化層。
於使用不同「顏色」蝕刻停止層為基礎的第二範例方式中，圖2A-2C闡明積體電路層之部分的橫斷面視圖，其表示另一種涉及用於後段製程(BEOL)互連製造之蝕刻停止層及自對準導電通孔形成的方法中之各個操作，依據本發明之另一實施例。
參考圖2A，開始結構200包括複數交替的第一110A及第二110B導電線，其被形成於基底102之上的層間電介質(ILD)層104中。複數第一處置表面114A被形成於第一導電線110A之相應者上。複數第二處置表面114B被形成於第二導電線110B之相應者上。於一實施例中，複數第二處置表面114B與複數第一處置表面114A的組成不同。硬遮罩層216被形成於複數第一處置表面114A上，於複數第二處置表面114B上以及於ILD層104之最上表面上。硬遮罩層216包括第一硬遮罩組件220於複數第一處置表面114A上並與其對準、以及第二硬遮罩組件218於複數第二處置表面114B上並與其對準。於一實施例中，第一220與第二218硬遮罩組件的組成係彼此不同。
於一實施例中，開始結構200係藉由以下方式來製造：圖案化硬遮罩和ILD層並接著金屬化金屬溝槽之一半總數(例如，該些溝槽之交替一者)、留下另一半總數為打開的直到後續的金屬化製程被履行於另一半總數上。此一方式容許交替線之不同組成的可能性。例如，於一實施例中，金屬化層最終地包括交替的、不同的第一和第二組成之導電互連。然而，於另一實施例中，金屬線110A及110B被製造自實質上相同的材料。
於一實施例中，為了獲得交替處置表面114A與114B之不同組成，兩個分離的處置製程(例如，不同的非金屬處置)被用以製造第一114A及第二114B處置表面類型。於一實施例中，具有第一硬遮罩組件220及第二硬遮罩組件218之硬遮罩層216係使用定向自聚合或選擇性沈積方式而被形成，以最終地形成第一硬遮罩組件220及第二硬遮罩組件218之兩個不同的、交替的區。於一此類實施例中，定向自聚合或選擇性沈積方式係藉由個別地使用處置表面114A及114B(不同於使用相應導電線110A及110B之表面)而被提升。於一實施例中，第一硬遮罩組件220及第二硬遮罩組件218之材料係展現彼此不同的蝕刻選擇性。定向自聚合或選擇性生長可被用以將第一硬遮罩組件220及第二硬遮罩組件218選擇性地對準至第一處置表面114及第二處置表面114B之個別材料。
參考圖2B，第二層間電介質(ILD)層222被形成於圖2A之結構上方。開口224被形成於第二ILD層222中。於一實施例中，開口224被形成於針對下一階金屬化層之導電通孔製造所選擇的位置中。相對於傳統的通孔位置選擇，開口224可(於一實施例中)具有相對放寬的寬度，相較於導電通孔所將最終地形成於其上的相應導電線110B之寬度。例如，於特定實施例中，開口224之寬度(W)具有導電線110A/110B之節距的約略1.5倍之尺寸。針對相對較寬通孔開口224之此一調適可放寬對於其用以形成開口224之微影製程的限制。此外，針對失準之容許度亦可被增加。
圖2C闡明接續於下一層通孔製造後之圖2B的結構。第二硬遮罩組件218之一者被選擇以供移除(例如，藉由選擇性蝕刻製程)。於此情況下，第二硬遮罩組件218之已暴露者被移除，其係對於第一硬遮罩組件220之暴露部分有選擇性的。於一實施例中，第二硬遮罩組件218之已暴露者被移除，其係對於第一硬遮罩組件220之暴露部分有選擇性的，使用選擇性濕式蝕刻製程。於另一實施例中，第二硬遮罩組件218之已暴露者被移除，其係對於第一硬遮罩組件220之暴露部分有選擇性的，使用選擇性乾式或電漿蝕刻製程。
再次參考圖2C，第一硬遮罩組件218之該一者的移除係形成開口於硬遮罩層216中，其係暴露複數金屬線110B之一者的一部分。於一實施例中，複數金屬線110B之該一者的暴露部分被修改以自複數金屬線110B之該一者的暴露部分之最上表面114B移除(或至少實質上移除)非金屬。與選定的相應下方導電線110B相關之所得的已修改暴露部分115可被稱為化學減少區，其具有相對於最上表面114B之增加的導電性。因此，於一實施例中，修改複數金屬線110B之該一者的暴露部分包括留存最上表面114B之金屬(例如，成為部分115)。於特定實施例中，H2 為基的電漿被用以移除相應選定導電線110B之最上表面114B的暴露部分之非金屬物種。
導電通孔228被接著形成於開口224中以及於其中第二硬遮罩組件218之選定一者已被移除的區中。導電通孔228係電接觸第二導電線110B之一者的第二蝕刻停止層114B之相應一者。於一實施例中，導電通孔228係電接觸第二導電線110B之該相應一者的經修改暴露部分115而不短路至鄰接或相鄰第一導電線110A之一者。於特定實施例中，導電通孔228之一部分被配置於第一硬遮罩組件220之一或更多暴露部分上，如圖2C中所描繪。接著，於一實施例中，實現了增進的短路容限。
再次參考圖2C，於範例說明性實施例中，一種積體電路結構包括複數交替的第一110A及第二110B導電線於基底102之上的層間電介質(ILD)層104中。於一實施例中，如以下與圖3關聯所述，複數交替的第一110A及第二110B導電線係沿著後段製程(BEOL)金屬化層之相同方向而形成。
所得結構(諸如與圖1F、1F’或2C關聯所述者)可接著被使用為用以形成後續金屬線/通孔及ILD層之基礎。替代地，圖1F、1F’或2C之結構可代表積體電路中之最後金屬互連層。應理解其上述製程操作可被施行以替代的順序，不是每一操作均需被執行及/或額外的製程操作可被執行。雖然製造BEOL金屬化層之金屬化層(或金屬化層的部分)的上述方法(例如，圖1A-1F、1E’-1F’或2A-2C)已針對選擇操作而被詳細地描述，但應理解其製造之額外或中間操作可包括標準微電子製造程序，諸如微影、蝕刻、薄膜沈積、平坦化(諸如化學機械拋光(CMP))、擴散、度量衡、犧牲層之使用、蝕刻停止層之使用、平坦化停止層之使用、及/或與微電子組件製造相關之任何其他相關動作。
圖3闡明積體電路層之部分的平面視圖，其表示一種涉及用於後段製程(BEOL)互連製造之蝕刻停止層及自對準導電通孔形成的方法中之操作，依據本發明之實施例。
參考圖3，第一118及第二120硬遮罩組件被顯示於此視圖中。第一118硬遮罩組件之一者中的開口300被顯示以揭露經修改暴露部分115。應理解：開口300可代表個別地針對圖1F、1F’或2C之導電通孔128、128’或228的開口。因此，於一實施例中，在選定線上方的硬遮罩組件之一者的選擇性移除不會顯露完整的下方線，而是僅顯露其中將發生通孔形成的線之一部分。於一實施例中，僅由開口(諸如開口124或開口224)所暴露的第一118硬遮罩組件之一者的部分沿著該些線之一者而被移除。進一步應理解：圖3係代表一實施例，其中複數導電線106/110(圖1A-1F、或1E’-1F’)係沿著後段製程(BEOL)金屬化層之相同方向而形成；或者其中複數交替的第一110A及第二110B導電線(圖2A-2C)係沿著後段製程(BEOL)金屬化層之相同方向而形成。
於另一形態中，圖4A-4C闡明積體電路層之部分的橫斷面視圖，其表示另一種涉及用於後段製程(BEOL)互連製造之蝕刻層及自對準導電通孔形成的方法中之各個操作，依據本發明之實施例。
參考圖4A，硬遮罩層416係形成於一包括ILD層404中之複數導電線410的結構上方。硬遮罩層416包括第一硬遮罩組件418及第二硬遮罩組件420。第一硬遮罩組件418為雙層硬遮罩組件，其包括下蝕刻停止部分414及上部分。第一硬遮罩組件418被形成於導電線410之最上表面上並與其對準。第二硬遮罩組件120被形成於ILD層404之暴露表面上並與其對準。於一實施例中，具有第一硬遮罩組件418及第二硬遮罩組件420之硬遮罩層416係使用定向自聚合或選擇性沈積方式而被形成，以最終地形成第一硬遮罩組件418及第二硬遮罩組件420之兩個不同的、交替的區。於一實施例中，第一硬遮罩組件418及第二硬遮罩組件420之材料係展現彼此不同的蝕刻選擇性。
參考圖4B，第二層間電介質(ILD)層422被形成於圖4A之結構上方。開口424被形成於第二ILD層422中。於一實施例中，開口424被形成於針對下一階金屬化層之導電通孔製造所選擇的位置中。相對於傳統的通孔位置選擇，開口424可(於一實施例中)具有相對放寬的寬度，相較於導電通孔所將最終地形成於其上的相應導電線410之寬度。例如，於特定實施例中，開口424之寬度(W)具有導電線410之約略3/4節距的尺寸。針對相對較寬通孔開口424之此一調適可放寬對於其用以形成開口424之微影製程的限制。此外，針對失準之容許度亦可被增加。
參考圖4C，第一硬遮罩組件418之一者被選擇以供移除(例如，藉由選擇性蝕刻製程)。於此情況下，第一硬遮罩組件418之已暴露者被移除，其係對於第二硬遮罩組件420之暴露部分有選擇性的。於一實施例中，第一硬遮罩組件418之已暴露者被移除，其係對於第二硬遮罩組件420之暴露部分有選擇性的，使用選擇性乾式或電漿蝕刻製程。於另一實施例中，第一硬遮罩組件418之已暴露者被移除，其係對於第二硬遮罩組件420之暴露部分有選擇性的，使用選擇性濕式蝕刻製程。
再次參考圖4C，第一硬遮罩組件418之該一者的移除係形成開口於硬遮罩層416中以形成經圖案化的硬遮罩層426，其係暴露複數金屬線410之一者的一部分。導電通孔428被形成於開口中。導電通孔428係電接觸選定的導電線410而不短路至鄰接或相鄰導電線410之一者。於特定實施例中，導電通孔428之一部分被配置於第二硬遮罩組件420之一或更多暴露部分上，如圖4C中所描繪。於一實施例中，實現了增進的短路容限。
再次參考圖4C，於實施例中，一種積體電路結構包括複數導電線410於基底402之上的層間電介質(ILD)層404中。硬遮罩層426係位於複數導電線410上以及於ILD層404之最上表面上。硬遮罩層426包括第一硬遮罩組件418於複數導電線410之最上表面上並與其對準。第二硬遮罩組件420係位於ILD層404之最上表面的區上並與其對準。第一418與第二420硬遮罩組件的組成係彼此不同。第一硬遮罩組件418包括下蝕刻停止層414以及與下蝕刻停止層414不同的上層。導電通孔428係位於硬遮罩層426中之開口中且位於複數導電線410之一者的一部分上。
於一實施例中，第一硬遮罩組件418之下蝕刻停止層414係選自由SiOx及SiNx所組成的群組。第一硬遮罩組件418之上層為選自由AlOx、HfOx、ZrOx及TiOx所組成的群組之金屬氧化物。
於一實施例中，第一硬遮罩組件418被侷限於複數導電線410之最上表面，如圖所示。於另一實施例(未顯示)中，第一硬遮罩組件418係延伸至ILD層404之最上表面上。
於一實施例中，導電通孔428之一部分係位於硬遮罩層426的第二硬遮罩組件420之一部分上。於一實施例中，第一硬遮罩組件418具有與第二硬遮罩組件420之最上表面實質上共面的最上表面，如圖所示。
上述實施例可被實施以致能強的自對準以及邊緣布局問題(其否則會損害傳統的圖案化)的減輕。實施例可被實施以致能DSA及選擇性沈積的集成。實施例可被實施以致能強韌的互連可靠度以及低的通孔/接觸電阻。
應理解：實施例可應用於DSA、選擇性沈積、或用於上色之「傳統」由上而下方法。於一範例中，範例製程方案係涉及：透過蝕刻以凹陷金屬、用以形成諸如材料114之材料的金屬之表面處置(例如，氧化、矽烷、硼烷處置)、以顏色材料(例如，AlOx、TiOx、HfOx、ZrOx)填充金屬線之已凹陷部分、及最後拋光或平坦化。最終結構可相同於或類似於使用DSA或選擇性沈積所製造的結構。
應理解：涉及以DSA上色的實施例可伴隨著最後產品中之有特色的特徵。此等有特色的特徵可於防護環中以及於切割道中。
於一實施例中，如遍及本說明書所使用者，層間電介質(ILD)材料係由(或包括)電介質或絕緣材料之層所組成。適當的電介質材料之範例包括(但不限定於)矽之氧化物(例如，二氧化矽(SiO2 ))、矽之氮化物(例如，氮化矽(Si3 N4 ))、矽之摻雜的氧化物、矽之氟化氧化物、矽之碳摻雜的氧化物、本技術中所已知的各種低k電介質材料、以及其組合。此層間電介質材料可由傳統技術來形成，諸如(例如)化學氣相沈積(CVD)、物理氣相沈積(PVD)、或藉由其他沈積方法。
於一實施例中，如亦遍及本說明書所使用者，金屬線或互連線材料(及通孔材料)係由一或更多金屬或其他導電結構所組成。一種常見的範例為使用銅線以及其可或可不包括介於銅與周圍ILD材料之間的障壁層之結構。如文中所使用者，術語金屬係包括數個金屬之合金、堆疊、及其他組合。例如，金屬互連線可包括障壁層、不同金屬或合金之堆疊，等等。因此，互連線可為單一材料層、或可被形成自數個層，包括導電襯裡層及填充層。任何適當的沈積製程(諸如電鍍、化學氣相沈積或物理氣相沈積)可被用以形成互連線。於一實施例中，互連線係由障壁層及導電填充材料所組成。於一實施例中，障壁層為鉭或氮化鉭層、或者其組合。於一實施例中，導電填充材料為一種材料，諸如(但不限定於)Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au或其合金。互連線有時亦(於本技術中)被稱為軌線、佈線、線、金屬、金屬線、或僅稱為互連。
於一實施例中，如亦遍及本說明書所使用者，硬遮罩材料(以及於某些實例中之蝕刻停止層)係由不同於層間電介質材料的電介質材料所組成。於一實施例中，不同的硬遮罩材料可被使用於不同的區以提供彼此不同及不同於金屬層之下方電介質的生長或蝕刻選擇性。於某些實施例中，硬遮罩層包括矽之氮化物(例如氮化矽)的層或矽之氧化物的層、或兩者、或其組合。其他適當的材料可包括碳基的材料，諸如碳化矽。於另一實施例中，硬遮罩材料包括金屬類。例如硬遮罩或其他上方材料可包括鈦或其他金屬之氮化物(例如，氮化鈦)的層。潛在地較少量之其他材料(諸如氧)可被包括於這些層之一或更多者中。替代地，本技術中所已知的其他硬遮罩層可根據特定實施方式而被使用。硬遮罩層可藉由CVD、PVD、或藉由其他沈積方法而被形成。
應理解：與圖1A-1F、1E’-1F’、2A-2C、3及4A-4C關聯而描述的層及材料通常被形成於下方半導體基底或結構(諸如積體電路之下方裝置層)之上或上方。於一實施例中，下方半導體基底代表用以製造積體電路之一般工件物體。半導體基底常包括矽或另一半導體材料之晶圓或其他件。適當的半導體基底包括(但不限定於)單晶矽、多晶矽及絕緣體上之矽(SOI)、以及由其他半導體材料所形成之類似基底。半導體基底(根據製造之階段)常包括電晶體、積體電路，等等。基底亦可包括半導體材料、金屬、電介質、摻雜物、及半導體基底中常發現的其他材料。再者，圖1F、1F’、2C或4C中所描繪之結構可被製造於下方較低階互連層上。
如上所述，經圖案化的特徵可被圖案化以光柵狀圖案，其具有以恆定節距來分隔並具有恆定寬度的線、孔或溝槽。圖案(例如)可藉由節距減半或節距減為四分之一方式來製造。於一範例中，覆蓋膜(諸如多晶矽膜)係使用微影及蝕刻處理(其可涉及，例如，間隔物為基的四倍圖案化(SBQP)或節距減為四分之一)而被圖案化。應理解：線之光柵圖案可藉由多種方法來製造，包括193nm浸入式微影(i193)、極紫外線(EUV)及/或電子束直接寫入(EBDW)微影、定向自聚合，等等。於其他實施例中，節距不需為恆定的，寬度也不需為恆定的。
於一實施例中，節距分割技術被用以增加線密度。於第一範例中，節距減半可被實施以使製得的光柵結構之線密度變兩倍。圖5A闡明接續於層間電介質(ILD)層上所形成之硬遮罩材料層的沈積後(但在圖案化前)之開始結構的橫斷面視圖。圖5B闡明接續於藉由節距減半的硬遮罩層之圖案化後的圖5A之結構的橫斷面視圖。
參考圖5A，開始結構500具有硬遮罩材料層504，其係形成於層間電介質(ILD)層502上。圖案化遮罩506被配置於硬遮罩材料層504之上。圖案化遮罩506具有沿著其特徵(線)之側壁所形成的間隔物508，於硬遮罩材料層504上。
參考圖5B，硬遮罩材料層504係以節距減半方式被圖案化。明確地，圖案化遮罩506被首先移除。間隔物508之所得圖案具有遮罩506之密度的兩倍、或者其節距或特徵的一半。間隔物508之圖案係(例如)藉由蝕刻製程而被轉移至硬遮罩材料層504以形成圖案化硬遮罩510，如圖5B中所示。於一此類實施例中，圖案化硬遮罩510被形成以具有單向線之光柵圖案。圖案化硬遮罩510之光柵圖案可為緊密節距光柵結構。例如，緊密節距可能無法直接透過習知的微影技術來達成。甚至，雖然未顯示，原始節距可藉由第二輪間隔物遮罩圖案化而被減為四分之一。因此，圖5B的圖案化硬遮罩510之光柵狀圖案可具有以恆定節距來分隔並具有相互間的恆定寬度之硬遮罩線。所獲得的尺寸可能甚小於已利用之微影技術的關鍵尺寸。因此，空白膜可使用微影及蝕刻處理(其可涉及，例如，間隔物為基的雙倍圖案化(SBDP)或節距減半、或間隔物為基的四倍圖案化(SBQP)或節距四分之一化)而被圖案化。
應理解其他的節距分割方式亦可被實施。例如，圖6闡明在一種涉及六之因數的節距分割之間隔物為基的六倍圖案化(SBSP)處理方案中之橫斷面視圖。參考圖6，於操作(a)，顯示於微影、減薄及蝕刻處理後之犧牲圖案X。於操作(b)，顯示於沈積和蝕刻後之間隔物A及B。於操作(c)，顯示於間隔物A移除後之操作(b)的圖案。於操作(d)，顯示於間隔物C沈積後之操作(c)的圖案。於操作(e)，顯示於間隔物C蝕刻後之操作(d)的圖案。於操作(f)，於犧牲型態X移除及間隔物B移除後獲得節距/6圖案。
於一實施例中，微影操作係使用193nm浸入式微影(i193)、EUV及/或EBDW微影等等來履行。正色調或負色調抗蝕劑可被使用。於一實施例中，微影遮罩是一種由地形遮蔽部分、抗反射塗(ARC)層、及光抗蝕劑層所組成的三層遮罩。於一特定此類實施例中，地形遮蔽部分為碳硬遮罩(CHM)層而抗反射塗層為矽ARC層。
於另一形態中，文中所述之一或更多實施例係有關於製造半導體裝置，諸如PMOS及NMOS裝置製造。例如，文中所述的方式可被實施以製造一種金氧半導體(MOS)裝置中所使用的自對準閘極接點。當作已完成裝置之範例，圖7A闡明一具有自對準閘極接點之非平面半導體裝置的橫斷面視圖，依據本發明之實施例。圖7B闡明沿著圖7A之半導體裝置的a-a’軸所取的平面視圖，依據本發明之實施例。
參考圖7A，半導體結構或裝置700包括從基底702所形成(且於隔離區706內)之非平面主動區(例如，包括突出鰭片部分704及子鰭片區705之鰭片結構)。閘極線708被配置於非平面主動區之突出部分704上方以及於隔離區706之一部分上方。如圖所示，閘極線708包括閘極電極750及閘極電介質層752。於一實施例中，閘極線708亦可包括電介質蓋層754。閘極接點714、及上方閘極接點通孔716亦從此透視圖看出，連同上方金屬互連760，其均被配置於層間電介質堆疊或層770中。亦從圖7A之透視圖看出，閘極接點714(於一實施例中)被配置於隔離區706之上，但不是於非平面主動區之上。依據本發明之實施例，電介質蓋層754為自對準或顏色硬遮罩層，如上所述。於一此類實施例中，電介質蓋層754係形成於經處置表面799上，諸如與最上表面114關聯之如上所述的表面。閘極接點714係形成於經處置表面799之經修改部分777上，於電介質蓋層754中所形成的開口中。
參考圖7B，閘極線708被顯示為配置於突出鰭片部分704之上。突出鰭片部分704之源極和汲極區704A和704B可從此透視圖看出。於一實施例中，源極和汲極區704A和704B為突出鰭片部分704之原始材料的摻雜部分。於另一實施例中，突出鰭片部分704之材料被移除並取代以另一半導體材料，例如藉由外延沈積。於任一情況下，源極和汲極區704A和704B可延伸於電介質層706之高度底下，亦即，進入子鰭片區705。
於一實施例中，半導體結構或裝置700為非平面裝置，諸如(但不限定於)fin-FET或三閘極裝置。於此一實施例中，相應的半導體通道區係由三維主體所組成或者被形成為三維主體。於一此類實施例中，閘極線708之閘極電極堆疊係圍繞三維主體之至少頂部表面及一對側壁。
基底702可由一種可承受製造程序且其中電荷可能遷移之半導體材料所組成。於一實施例中，基底702為大塊基底，其係由摻雜有電荷載子(諸如，但不限定於，磷、砷、硼或其組合)之結晶矽、矽/鍺或鍺層所組成，以形成主動區704。於一實施例中，大塊基底702中之矽的濃度大於97％。於另一實施例中，大塊基底702係由生長在分離晶態基底頂部上的外延層所組成，例如，生長在硼摻雜的大塊矽單晶態基底頂部上的矽外延層。大塊基底702可替代地由群組III-V材料所組成。於一實施例中，大塊基底702係由群組III-V材料所組成，諸如(但不限定於)氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或其組合。於一實施例中，大塊基底702係由III-V材料所組成，電荷載體摻雜物雜質原子為諸如(但不限定於)碳、矽、鍺、氧、硫、硒或碲。
隔離區706可由一種材料所組成，該種材料適於最終地將永久閘極結構電隔離(或有助於隔離)自下方大塊基底或者隔離其形成於下方大塊基底內之主動區，諸如隔離鰭片主動區。例如，於一實施例中，隔離區706係由一種電介質材料所組成，諸如(但不限定於)二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽。
閘極線708可由一種包括閘極電介質層752及閘極電極層750之閘極電極堆疊所組成。於一實施例中，閘極電極堆疊之閘極電極750係由金屬閘極所組成，而閘極電介質層752係由高K材料所組成。例如，於一實施例中，閘極電介質層752係由一種材料所組成，諸如(但不限定於)氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或其組合。再者，閘極電介質層之一部分可包括從基底702之頂部數層所形成的天然氧化物之層。於一實施例中，閘極電介質層係由頂部高k部分及下部分(由半導體材料之氧化物所組成)所組成。於一實施例中，閘極電介質層752係由氧化鉿之頂部部分及二氧化矽或氧氮化矽之底部部分所組成。
於一實施例中，閘極線708之閘極電極層750係由一種金屬層所組成，諸如(但不限定於)金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。於一特定實施例中，閘極電極係由一種形成在金屬工作函數設定層之上的非工作函數設定填充材料所組成。閘極電極層可由P型工作函數金屬或N型工作函數金屬所組成，根據電晶體將是PMOS或NMOS電晶體。於某些實施方式中，閘極電極層可包括二或更多金屬層之堆疊，其中一或更多金屬層為工作函數金屬層且至少一金屬層為導電填充層。針對PMOS電晶體，其可用於閘極電極之金屬包括(但不限定於)釕、鈀、鉑、鈷、鎳、及導電金屬氧化物，例如，氧化釕。P型金屬層將致能一種具有介於約4.9 eV與約5.2 eV間之工作函數的PMOS閘極電極之形成。針對NMOS電晶體，可用於閘極電極之金屬包括(但不限定於)鉿、鋯、鈦、鉭、鋁、這些金屬之合金、及這些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁。N型金屬層將致能一種具有介於約3.9 eV與約4.2 eV間之工作函數的NMOS閘極電極之形成。於某些實施方式中，閘極電極可包括「U」狀結構，其包括實質上平行於基底之表面的底部部分及實質上垂直於基底之頂部表面的兩側壁部分。於另一實施方式中，形成閘極電極之金屬層的至少一者可僅為平面層，其係實質上平行於基底之頂部表面而不包括實質上垂直於基底之頂部表面的側壁部分。於本發明之進一步實施方式中，閘極電極可包括U狀結構及平面、非U狀結構之組合。例如，閘極電極可包括一或更多U狀金屬層，其係形成於一或更多平面、非U狀層之頂部上。
於一實施例中，經處置表面799係由諸如以上與經處置表面114關聯所述者之材料所組成。例如，經處置表面799可包括一種金屬，諸如閘極電極填充之大塊金屬(例如，銅、鈷、鎳、鎢，等等)、以及一種非金屬，諸如硼、矽、鍺或氧。經修改部分777可為經轉換的或經減少的區，其中(例如)非金屬已被移除或至少實質上移除。替代地，雖未描繪，經修改部分777為經蝕刻或經凹陷區。於一實施例中，電介質蓋層754係由諸如以上與硬遮罩組件118、120、218或220關聯所述者之材料所組成。
與閘極電極堆疊關聯之間隔物可由一種材料所組成，該種材料適於最終地將永久閘極結構電隔離(或有助於隔離)自相鄰的導電接點，諸如自對準接點。例如，於一實施例中，間隔物係由一種電介質材料所組成，諸如(但不限定於)二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽。
閘極接點714及上方閘極接點通孔716可由一種導電材料所組成。於一實施例中，一或更多接點或通孔係由金屬物種所組成。金屬物種可為純金屬，諸如鎢、鎳、或鈷；或者可為合金，諸如金屬金屬合金或金屬半導體合金(例如，諸如矽化物材料)。依據本發明之另一實施例，閘極接點714為自對準閘極接點。
於一實施例中(雖然未顯示)，提供結構700係涉及形成一接點圖案，其係基本上完美地對準一現存的閘極圖案而同時免除使用一種具有極度嚴厲的登錄預算之微影步驟。於一此類實施例中，此方式致能了本質上高度選擇性的濕式蝕刻(例如，相對於傳統上實施的乾式或電漿蝕刻)之使用，以產生接點開口。於一實施例中，接點圖案係藉由利用現存的閘極圖案結合接點插塞微影操作來形成。於一此類實施例中，該方式致能免除了用以產生接點圖案之關鍵微影操作(如傳統上方式中所使用者)的需求。於一實施例中，溝槽接點柵格未被分離地圖案化，而是被形成於多晶矽(閘極)線之間。例如，於一此類實施例中，溝槽接點柵格被形成在接續於閘極光柵圖案化後但在閘極光柵切割前。
再者，閘極堆疊結構708可藉由一種替換閘極程序來製造。於此一方案中，諸如多晶矽或氮化矽柱材料等虛擬閘極材料可被移除並取代以永久閘極電極材料。於一此類實施例中，永久閘極電介質層亦被形成於此製程中，不同於被完成自較早的處理。於一實施例中，虛擬閘極係藉由乾式蝕刻或濕式蝕刻製程而被移除。於一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括SF6 之使用的乾式蝕刻製程來移除。於一實施例中，虛擬閘極係由多晶矽或非晶矽所組成並以包括水性NH4 OH或氫氧化四甲銨之使用的濕式蝕刻製程來移除。於一實施例中，虛擬閘極係由氮化矽所組成並以包括水性磷酸之濕式蝕刻製程來移除。
於一實施例中，文中所述之一或更多方式係基本上考量一種虛擬及取代閘極製程，結合虛擬及取代接點製程，以獲得結構700。於一此類實施例中，取代接點製程被執行在取代閘極製程之後，以容許永久閘極堆疊之至少一部分的高溫退火。例如，於特定此類實施例中，永久閘極結構(例如，在閘極電介質層被形成之後)之至少一部分的退火被執行在大於約攝氏600度之溫度。退火被履行在永久接點之形成以前。
再次參考圖7A，半導體結構或裝置700之配置係將閘極接點置於隔離區之上。此一配置可被視為佈局空間之無效率使用。然而，於另一實施例中，半導體裝置具有接點結構，其係接觸一主動區之上所形成的閘極電極之部分。通常，在形成閘極接點結構(諸如通孔)於閘極的主動部分之上以及於如溝槽接點通孔的相同層之中以前(例如，除此之外)，本發明之一或更多實施例包括首先使用閘極對準的溝槽接點製程。此一製程可被實施以形成溝槽接點結構以供半導體結構製造，例如，針對積體電路製造。於一實施例中，溝槽接點圖案被形成為對準現存的閘極圖案。反之，傳統方式通常涉及一額外的微影製程，具有一微影接點圖案緊密對齊至現存的閘極圖案，結合選擇性接點蝕刻。例如，傳統製程可包括具有接點特徵之分離圖案化的多晶(閘極)柵格之圖案化。
應理解：並非上述製程之所有形態均需被實行以落入本發明之實施例的精神及範圍內。例如，於一實施例中，虛擬閘極無須曾被形成在製造閘極接點於閘極堆疊的主動部分之上以前。上述閘極堆疊可實際上為永久閘極堆疊，如一開始所形成者。同時，文中所述之製程可被用以製造一或複數半導體裝置。半導體裝置可為電晶體等類裝置。例如，於一實施例中，半導體裝置為用於邏輯或記憶體之金氧半導體(MOS)電晶體，或者為雙極電晶體。同時，於一實施例中，半導體裝置具有三維架構，諸如三閘極裝置、獨立存取的雙閘極裝置、或FIN-FET。一或更多實施例可特別有用於製造半導體裝置，在10奈米(10 nm)或更小的科技節點上。
文中所揭露之實施例可被用以製造多種不同類型的積體電路及/或微電子裝置。此等積體電路之範例包括(但不限定於)處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器，等等。於其他實施例中，半導體記憶體可被製造。此外，積體電路或其他微電子裝置可被用於本技術中所已知的多種電子裝置。例如，於電腦系統(例如，桌上型、膝上型、伺服器)、行動電話、個人電子裝置，等等。積體電路可被耦合與系統中之匯流排及其他組件。例如，處理器可藉由一或更多匯流排而被耦合至記憶體、晶片組，等等。每一處理器、記憶體、晶片組可潛在地使用文中所揭露之方式來製造。
圖8闡明一計算裝置800，依據本發明之一實施方式。計算裝置800含有電路板802。電路板802可包括數個組件，包括(但不限定於)處理器804及至少一通訊晶片806。處理器804被實體地及電氣地耦合至電路板802。於某些實施方式中，至少一通訊晶片806亦被實體地及電氣地耦合至電路板802。於進一步實施方式中，通訊晶片806為處理器804之部分。
根據其應用，計算裝置800可包括其他組件，其可被或可不被實體地及電氣地耦合至電路板802。這些其他組件包括(但不限定於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示、觸控螢幕顯示、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位光碟(DVD)，等等)。
通訊晶片806致能無線通訊，以供資料之轉移至及自計算裝置800。術語「無線」及其衍生詞可被用以描述電路、裝置、系統、方法、技術、通訊頻道，等等，其可經由使用透過非固體媒體之經調變的電磁輻射來傳遞資料。該術語並未暗示其相關裝置不含有任何佈線，雖然於某些實施例中其可能不含有。通訊晶片806可實施數種無線標準或協定之任一者，包括(但不限定於)Wi-Fi (IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及其被指定為3G、4G、5G、及以上的任何其他無線協定。計算裝置800可包括複數通訊晶片806。例如，第一通訊晶片806可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片806可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置800之處理器804包括封裝於處理器804內之積體電路晶粒。於本發明之一些實施方式中，處理器之積體電路晶粒包括一或更多結構，諸如蝕刻停止層及相應的導電通孔，其係依據本發明之實施例的實施方式所建造。術語「處理器」可指稱任何裝置或裝置之部分，其處理來自暫存器及/或記憶體之電子資料以將該電子資料轉變為其可被儲存於暫存器及/或記憶體中之其他電子資料。
通訊晶片806亦包括封裝於通訊晶片806內之積體電路晶粒。依據本發明之另一實施方式，通訊晶片之積體電路晶粒包括一或更多結構，諸如蝕刻停止層及相應的導電通孔，其係依據本發明之實施例的實施方式所建造。
於進一步實施方式中，計算裝置800內所包括之另一組件可含有積體電路晶粒，其包括一或更多結構，諸如蝕刻停止層及相應的導電通孔，其係依據本發明之實施例的實施方式所建造。
於各種實施方式中，計算裝置800可為膝上型電腦、小筆電、筆記型電腦、輕薄型筆電、智慧型手機、輸入板、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。於進一步實施方式中，計算裝置800可為處理資料之任何其他電子裝置。
圖9闡明其包括本發明之一或更多實施例的插入器900。插入器900為中間基底，用以橋接第一基底902至第二基底904。第一基底902可為(例如)積體電路晶粒。第二基底904可為(例如)記憶體模組、電腦主機板、或其他積體電路晶粒。通常，插入器900之目的係為了將連接延伸至較寬的節距或者將連接重新路由至不同連接。例如，插入器900可將積體電路晶粒耦合至球柵陣列(BGA)906，其可後續地被耦合至第二基底904。於某些實施例中，第一及第二基底902/904被安裝至插入器900之相反側。於其他實施例中，第一及第二基底902/904被安裝至插入器900之相同側。以及於進一步實施例中，三或更多基底係經由插入器900而被互連。
插入器900可由以下所形成：環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或聚合物材料(諸如聚醯亞胺)。於進一步實施方式中，插入器可被形成以替代的堅硬或彈性材料，其可包括用於半導體基底之上述的相同材料，諸如矽、鍺、及其他III-V族或IV族材料。
插入器可包括金屬互連908及通孔910，包括(但不限定於)穿越矽通孔(TSV)912。插入器900可進一步包括嵌入式裝置914，包括被動和主動裝置兩者。此等裝置包括(但不限定於)電容、解耦電容、電阻、電感、熔絲、二極體、變壓器、感應器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感應器、及MEMS裝置等更複雜的裝置亦可被形成於插入器900上。依據本發明之實施例，文中所揭露之設備或製程可被用於插入器900之製造。
因此，本發明之實施例包括用於導電通孔製造之蝕刻停止層為基的方式、及所得的結構
範例實施例1：一種積體電路結構包括於基底之上的層間電介質(ILD)層中之複數導電線，其中該等複數導電線之各者具有包括金屬之大塊部分且具有包括金屬及非金屬之最上表面。硬遮罩層係位於該等複數導電線上以及於該ILD層之最上表面上，該硬遮罩層包括於該等複數導電線之該最上表面上並與其對準的第一硬遮罩組件、以及於該ILD層之該最上表面的區上並與其對準的第二硬遮罩組件，該第一硬遮罩組件與該第二硬遮罩組件的組成係彼此不同。導電通孔係位於該硬遮罩層中之開口中且位於該等複數導電線之一者的一部分上，該部分具有不同於其包括該金屬及該非金屬之該最上表面的組成。
範例實施例2：範例實施例1之積體電路結構，其中該非金屬係選自由氧、矽、鍺及硼所組成之群組。
範例實施例3：範例實施例1或2之積體電路結構，其中該金屬係選自由鈷、銅、鎢及鎳所組成之群組。
範例實施例4：範例實施例1、2或3之積體電路結構，其中該第一硬遮罩組件是選自由AlOx、HfOx、ZrOx及TiOx所組成之群組的金屬氧化物。
範例實施例5：範例實施例1、2、3或4之積體電路結構，其中該等複數導電線之該一者的該部分係與包括該金屬及該非金屬之該最上表面實質上共面。
範例實施例6：範例實施例1、2、3或4之積體電路結構，其中該等複數導電線之該一者的該部分係凹陷低於包括該金屬及該非金屬之該最上表面。
範例實施例7：範例實施例1、2、3、4、5或6之積體電路結構，其中該第一硬遮罩組件被侷限於該等複數導電線之該最上表面。
範例實施例8：範例實施例1、2、3、4、5或6之積體電路結構，其中該第一硬遮罩組件係延伸至該ILD層之該最上表面上。
範例實施例9：範例實施例1、2、3、4、5、6、7或8之積體電路結構，其中該導電通孔之一部分係位於該硬遮罩層之該第二硬遮罩組件的一部分上。
範例實施例10：範例實施例1、2、3、4、5、6、7、8或9之積體電路結構，其中該第一硬遮罩組件具有與該第二硬遮罩組件之最上表面實質上共面的最上表面。
範例實施例11：範例實施例1、2、3、4、5、6、7、8、9或10之積體電路結構，進一步包括於該硬遮罩層之上的第二ILD層，其中該導電通孔係進一步於該第二ILD層之開口中。
範例實施例12：範例實施例1、2、3、4、5、6、7、8、9、10或11之積體電路結構，其中該等複數導電線之一係耦合至下方導電通孔結構，該下方導電通孔結構係連接至該積體電路結構之下方金屬化層。
範例實施例13：一種積體電路結構包括於基底之上的層間電介質(ILD)層中之複數導電線。硬遮罩層係位於該等複數導電線上以及於該ILD層之最上表面上，該硬遮罩層包括於該等複數導電線之該最上表面上並與其對準的第一硬遮罩組件、以及於該ILD層之該最上表面的區上並與其對準的第二硬遮罩組件，該第一硬遮罩組件與該第二硬遮罩組件的組成係彼此不同，且該第一硬遮罩組件包括下蝕刻停止層及不同於該下蝕刻停止層之上層。導電通孔係位於該硬遮罩層中之開口中且位於該等複數導電線之一者的一部分上。
範例實施例14：範例實施例13之積體電路結構，其中該下蝕刻停止層係選自由SiOx及SiNx所組成的群組，及其中該第一硬遮罩組件之該上層為選自由AlOx、HfOx、ZrOx及TiOx所組成的群組之金屬氧化物。
範例實施例15：範例實施例13或14之積體電路結構，其中該第一硬遮罩組件被侷限於該等複數導電線之該最上表面。
範例實施例16：範例實施例13或14之積體電路結構，其中該第一硬遮罩組件係延伸至該ILD層之該最上表面上。
範例實施例17：範例實施例13、14、15或16之積體電路結構，其中該導電通孔之一部分係位於該硬遮罩層之該第二硬遮罩組件的一部分上。
範例實施例18：範例實施例13、14、15、16或17之積體電路結構，其中該第一硬遮罩組件具有與該第二硬遮罩組件之最上表面實質上共面的最上表面。
範例實施例19：範例實施例13、14、15、16、17或18之積體電路結構，進一步包括於該硬遮罩層之上的第二ILD層，其中該導電通孔係進一步於該第二ILD層之開口中。
範例實施例20：範例實施例13、14、15、16、17、18或19之積體電路結構，其中該等複數導電線之一係耦合至下方導電通孔結構，該下方導電通孔結構係連接至該積體電路結構之下方金屬化層。
範例實施例21：一種製造積體電路結構之方法，包括形成複數導電線於基底之上的層間電介質(ILD)層中，其中該等複數導電線之各者具有包括金屬之大塊部分。該方法亦包括處置該等複數導電線以形成包括金屬及非金屬之最上表面。該方法亦包括形成硬遮罩層於該等複數導電線上以及於該ILD層之最上表面上，該硬遮罩層包括於該等複數導電線之該最上表面上並與其對準的第一硬遮罩組件、以及於該ILD層之該最上表面的區上並與其對準的第二硬遮罩組件，該第一硬遮罩組件與該第二硬遮罩組件的組成係彼此不同。該方法亦包括形成開口於該硬遮罩層中以暴露該等複數金屬線之一者的一部分。該方法亦包括修改該等複數金屬線之該一者的該暴露部分以自該等複數金屬線之該一者的該暴露部分之該最上表面移除該非金屬。該方法亦包括形成導電通孔於該硬遮罩層中之該開口中以及於該等複數導電線之該一者的該經修改暴露部分上。
範例實施例22：範例實施例21之方法，其中修改該等複數金屬線之該一者的該暴露部分包括留存該最上表面之該金屬。
範例實施例23：範例實施例21之方法，其中修改該等複數金屬線之該一者的該暴露部分包括移除該最上表面之該金屬以形成該等複數金屬線之該一者的凹陷部分。
範例實施例24：範例實施例21、22或23之方法，其中處置該等複數導電線包括暴露該等複數導電線至氨以及選自由氧、矽、鍺和硼所組成之群組的非金屬之來源。
範例實施例25：範例實施例21、22、23或24之方法，其中形成該硬遮罩層包括使用定向自聚合(DSA)方式或選擇性生長方式。
100‧‧‧開始結構 102‧‧‧基底 104‧‧‧層間電介質(ILD)層 106‧‧‧導電線 108‧‧‧導電通孔 110、110’‧‧‧經修改的導電線 110A‧‧‧第一導電線 110B‧‧‧第二導電線 114‧‧‧最上表面 114A‧‧‧第一處置表面 114B‧‧‧第二處置表面 115‧‧‧暴露部分 115’‧‧‧凹陷部分 116‧‧‧硬遮罩層 118‧‧‧第一硬遮罩組件 120‧‧‧第二硬遮罩組件 122‧‧‧第二層間電介質(ILD)層 124‧‧‧開口 126‧‧‧硬遮罩層 127、127’‧‧‧開口 128、128’‧‧‧導電通孔 200‧‧‧開始結構 216‧‧‧硬遮罩層 218‧‧‧第二硬遮罩組件 220‧‧‧第一硬遮罩組件 222‧‧‧第二層間電介質(ILD)層 224‧‧‧開口 228‧‧‧導電通孔 300‧‧‧開口 402‧‧‧基底 404‧‧‧層間電介質(ILD)層 410‧‧‧導電線 414‧‧‧下蝕刻停止部分 416‧‧‧硬遮罩層 418‧‧‧第一硬遮罩組件 420‧‧‧第二硬遮罩組件 422‧‧‧第二層間電介質(ILD)層 424‧‧‧開口 426‧‧‧經圖案化的硬遮罩層 428‧‧‧導電通孔 500‧‧‧開始結構 502‧‧‧層間電介質(ILD)層 504‧‧‧硬遮罩材料層 506‧‧‧圖案化遮罩 508‧‧‧間隔物 510‧‧‧圖案化硬遮罩 700‧‧‧半導體結構或裝置 702‧‧‧基底 704‧‧‧突出鰭片部分 704A、704B‧‧‧源極和汲極區 705‧‧‧子鰭片區 706‧‧‧隔離區 708‧‧‧閘極線 714‧‧‧閘極接點 716‧‧‧上方閘極接點通孔 750‧‧‧閘極電極 752‧‧‧閘極電介質層 754‧‧‧電介質蓋層 760‧‧‧上方金屬互連 770‧‧‧層間電介質堆疊或層 777‧‧‧經修改部分 799‧‧‧經處置表面 800‧‧‧計算裝置 802‧‧‧電路板 804‧‧‧處理器 806‧‧‧通訊晶片 900‧‧‧插入器 902‧‧‧第一基底 904‧‧‧第二基底 906‧‧‧球柵陣列(BGA) 908‧‧‧金屬互連 910‧‧‧通孔 912‧‧‧穿越矽通孔(TSV) 914‧‧‧嵌入式裝置
圖1A-1F闡明積體電路層之部分的橫斷面視圖，其表示一種涉及用於後段製程(BEOL)互連製造之蝕刻停止層及自對準導電通孔形成的方法中之各個操作，依據本發明之實施例。
圖1E’-1F’闡明積體電路層之部分的橫斷面視圖，其表示另一種涉及用於後段製程(BEOL)互連製造之蝕刻停止層及自對準導電通孔形成的方法中之各個操作，依據本發明之實施例。
圖2A-2C闡明積體電路層之部分的橫斷面視圖，其表示另一種涉及用於後段製程(BEOL)互連製造之蝕刻層及自對準導電通孔形成的方法中之各個操作，依據本發明之實施例。
圖3闡明積體電路層之部分的平面視圖，其表示一種涉及用於後段製程(BEOL)互連製造之蝕刻停止層及自對準導電通孔形成的方法中之操作，依據本發明之實施例。
圖4A-4C闡明積體電路層之部分的橫斷面視圖，其表示另一種涉及用於後段製程(BEOL)互連製造之蝕刻層及自對準導電通孔形成的方法中之各個操作，依據本發明之實施例。
圖5A闡明接續於層間電介質(ILD)層上所形成之硬遮罩材料層的沈積後(但在圖案化前)之開始結構的橫斷面視圖，依據本發明之實施例。
圖5B闡明接續於藉由節距減半的硬遮罩層之圖案化後的圖5A之結構的橫斷面視圖，依據本發明之實施例。
圖6闡明在一種涉及六之因數的節距分割之間隔物為基的六倍圖案化(SBSP)處理方案中之橫斷面視圖，依據本發明之實施例。
圖7A闡明一具有自對準閘極接點之非平面半導體裝置的橫斷面視圖，依據本發明之實施例。
圖7B闡明沿著圖7A之半導體裝置的a-a’軸所取的平面視圖，依據本發明之實施例。
圖8闡明一計算裝置，依據本發明之實施例的一實施方式。
圖9為實施本發明之一或更多實施例的插入器。
102‧‧‧基底
104‧‧‧層間電介質(ILD)層
108‧‧‧導電通孔
110‧‧‧經修改的導電線
114‧‧‧最上表面
115‧‧‧暴露部分
118‧‧‧第一硬遮罩組件
120‧‧‧第二硬遮罩組件
122‧‧‧第二層間電介質(ILD)層
126‧‧‧硬遮罩層
128‧‧‧導電通孔

Claims (25)

  1. 一種積體電路結構，包含：於基底之上的層間電介質(ILD)層中之複數導電線，其中該等複數導電線之各者具有包含該金屬之大塊部分且具有包含該金屬及非金屬之最上表面；於該等複數導電線上以及於該ILD層之最上表面上的硬遮罩層，該硬遮罩層包含於該等複數導電線之該最上表面上並與其對準的第一硬遮罩組件、以及於該ILD層之該最上表面的區上並與其對準的第二硬遮罩組件，該第一硬遮罩組件與該第二硬遮罩組件的組成係彼此不同；及於該硬遮罩層中之開口中且於該等複數導電線之一者的一部分上的導電通孔，該部分具有不同於其包含該金屬及該非金屬之該最上表面的組成。
  2. 如申請專利範圍第1項之積體電路結構，其中該非金屬係選自由氧、矽、鍺及硼所組成之群組。
  3. 如申請專利範圍第1或2項之積體電路結構，其中該金屬係選自由鈷、銅、鎢及鎳所組成之群組。
  4. 如申請專利範圍第1或2項之積體電路結構，其中該第一硬遮罩組件是選自由AlOx、HfOx、ZrOx及TiOx所組成之群組的金屬氧化物。
  5. 如申請專利範圍第1或2項之積體電路結構，其中該等複數導電線之該一者的該部分係與包含該金屬及該非金屬之該最上表面實質上共面。
  6. 如申請專利範圍第1或2項之積體電路結構，其中該等複數導電線之該一者的該部分係凹陷低於包含該金屬及該非金屬之該最上表面。
  7. 如申請專利範圍第1或2項之積體電路結構，其中該第一硬遮罩組件被侷限於該等複數導電線之該最上表面。
  8. 如申請專利範圍第1或2項之積體電路結構，其中該第一硬遮罩組件係延伸至該ILD層之該最上表面上。
  9. 如申請專利範圍第1或2項之積體電路結構，其中該導電通孔之一部分係位於該硬遮罩層之該第二硬遮罩組件的一部分上。
  10. 如申請專利範圍第1或2項之積體電路結構，其中該第一硬遮罩組件具有與該第二硬遮罩組件之最上表面實質上共面的最上表面。
  11. 如申請專利範圍第1或2項之積體電路結構，進一步包 含：於該硬遮罩層之上的第二ILD層，其中該導電通孔係進一步於該第二ILD層之開口中。
  12. 如申請專利範圍第1或2項之積體電路結構，其中該等複數導電線之一係耦合至下方導電通孔結構，該下方導電通孔結構係連接至該積體電路結構之下方金屬化層。
  13. 一種積體電路結構，包含：於基底之上的層間電介質(ILD)層中之複數導電線；於該等複數導電線上以及於該ILD層之最上表面上的硬遮罩層，該硬遮罩層包含於該等複數導電線之該最上表面上並與其對準的第一硬遮罩組件、以及於該ILD層之該最上表面的區上並與其對準的第二硬遮罩組件，該第一硬遮罩組件與該第二硬遮罩組件的組成係彼此不同，且該第一硬遮罩組件包含下蝕刻停止層及不同於該下蝕刻停止層之上層，該下蝕刻停止層被侷限於該等複數導電線之該最上表面；及於該硬遮罩層中之開口中且於該等複數導電線之一者的一部分上之導電通孔。
  14. 如申請專利範圍第13項之積體電路結構，其中該下蝕刻停止層係選自由SiOx及SiNx所組成的群組，及其中該第一硬遮罩組件之該上層為選自由AlOx、HfOx、ZrOx及 TiOx所組成的群組之金屬氧化物。
  15. 如申請專利範圍第13或14項之積體電路結構，其中該第一硬遮罩組件被侷限於該等複數導電線之該最上表面。
  16. 如申請專利範圍第13或14項之積體電路結構，其中該第一硬遮罩組件係延伸至該ILD層之該最上表面上。
  17. 如申請專利範圍第13或14項之積體電路結構，其中該導電通孔之一部分係位於該硬遮罩層之該第二硬遮罩組件的一部分上。
  18. 如申請專利範圍第13或14項之積體電路結構，其中該第一硬遮罩組件具有與該第二硬遮罩組件之最上表面實質上共面的最上表面。
  19. 如申請專利範圍第13或14項之積體電路結構，進一步包含：於該硬遮罩層之上的第二ILD層，其中該導電通孔係進一步於該第二ILD層之開口中。
  20. 如申請專利範圍第13或14項之積體電路結構，其中該等複數導電線之一係耦合至下方導電通孔結構，該下方導電通孔結構係連接至該積體電路結構之下方金屬化層。
  21. 一種製造積體電路結構之方法，該方法包含：形成複數導電線於基底之上的層間電介質(ILD)層中，其中該等複數導電線之各者具有包含金屬之大塊部分；處置該等複數導電線以形成包含該金屬及非金屬之最上表面；形成硬遮罩層於該等複數導電線上以及於該ILD層之最上表面上，該硬遮罩層包含於該等複數導電線之該最上表面上並與其對準的第一硬遮罩組件、以及於該ILD層之該最上表面的區上並與其對準的第二硬遮罩組件，該第一硬遮罩組件與該第二硬遮罩組件的組成係彼此不同；形成開口於該硬遮罩層中以暴露該等複數金屬線之一者的一部分；修改該等複數金屬線之該一者的該暴露部分以自該等複數金屬線之該一者的該暴露部分之該最上表面移除該非金屬；及形成導電通孔於該硬遮罩層中之該開口中以及於該等複數導電線之該一者的該經修改暴露部分上。
  22. 如申請專利範圍第21項之方法，其中修改該等複數金屬線之該一者的該暴露部分包含留存該最上表面之該金屬。
  23. 如申請專利範圍第21項之方法，其中修改該等複數金屬線之該一者的該暴露部分包含移除該最上表面之該金屬以形成該等複數金屬線之該一者的凹陷部分。
  24. 如申請專利範圍第21、22或23項之方法，其中處置該等複數導電線包含將該等複數導電線暴露至氨以及選自由氧、矽、鍺和硼所組成之群組的非金屬之來源。
  25. 如申請專利範圍第21、22或23項之方法，其中形成該硬遮罩層包含使用定向自聚合(DSA)方式或選擇性生長方式。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102582668B1 (ko) * 2018-10-01 2023-09-25 삼성전자주식회사 집적회로 소자의 제조 방법
US11069610B2 (en) * 2019-10-15 2021-07-20 Micron Technology, Inc. Methods for forming microelectronic devices with self-aligned interconnects, and related devices and systems
US20220199420A1 (en) * 2020-12-17 2022-06-23 Intel Corporation Colored gratings in microelectronic structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170250104A1 (en) * 2014-12-22 2017-08-31 Intel Corporation Via self alignment and shorting improvement with airgap integration capacitance benefit
WO2018004673A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Dielectric helmet-based approaches for back end of line (beol) interconnect fabrication and structures resulting therefrom

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659860B2 (en) * 2013-08-21 2017-05-23 Intel Corporation Method and structure to contact tight pitch conductive layers with guided vias
US9236292B2 (en) * 2013-12-18 2016-01-12 Intel Corporation Selective area deposition of metal films by atomic layer deposition (ALD) and chemical vapor deposition (CVD)
US9041217B1 (en) * 2013-12-18 2015-05-26 Intel Corporation Self-aligned via patterning with multi-colored photobuckets for back end of line (BEOL) interconnects
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US10032643B2 (en) * 2014-12-22 2018-07-24 Intel Corporation Method and structure to contact tight pitch conductive layers with guided vias using alternating hardmasks and encapsulating etchstop liner scheme
KR102310014B1 (ko) * 2014-12-24 2021-10-08 인텔 코포레이션 증가된 오버레이 마진을 갖는 교대하는 하드마스크 캡 인터커넥트 구조체를 생성하기 위한 신규한 방법
US9548243B1 (en) 2015-06-30 2017-01-17 International Business Machines Corporation Self aligned via and pillar cut for at least a self aligned double pitch
CN109964311B (zh) * 2016-12-23 2024-03-01 英特尔公司 用于导电通孔制造的基于导电帽的方法及由此得到的结构
WO2018236355A1 (en) * 2017-06-20 2018-12-27 Intel Corporation PASSIVANT-BASED SILICURE-BASED APPROACHES FOR MANUFACTURING CONDUCTIVE INTERCONNECT HOLES AND STRUCTURES THUS OBTAINED
CN111052345A (zh) * 2017-09-30 2020-04-21 英特尔公司 导电过孔及金属线端制造及由其所得的结构
US10930555B2 (en) * 2018-09-05 2021-02-23 Applied Materials, Inc. Contact over active gate structure
US11004740B2 (en) * 2018-09-27 2021-05-11 Taiwan Semicondctor Manufacturing Co., Ltd. Structure and method for interconnection with self-alignment
US10629484B1 (en) * 2018-11-01 2020-04-21 Applied Materials, Inc. Method of forming self-aligned via

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170250104A1 (en) * 2014-12-22 2017-08-31 Intel Corporation Via self alignment and shorting improvement with airgap integration capacitance benefit
WO2018004673A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Dielectric helmet-based approaches for back end of line (beol) interconnect fabrication and structures resulting therefrom

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WO2019190499A1 (en) 2019-10-03
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US11456248B2 (en) 2022-09-27

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