KR20210134834A - 선택적 비아 포스트들을 갖는 스케일러블 인터커넥트 구조체들 - Google Patents

선택적 비아 포스트들을 갖는 스케일러블 인터커넥트 구조체들 Download PDF

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KR20210134834A
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타티아나 엔. 안드류시첸코
라마난 브이. 체비암
휘재 유
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인텔 코포레이션
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Abstract

하부 레벨 인터커넥트 피쳐의 상부 표면 상에 배치되는 선택적 비아 포스트를 포함하는 인터커넥트 구조체들 및 이러한 포스트를 선택적으로 형성하기 위한 제조 기법이 개시된다. 본 명세서의 실시예들에 따라, 최소 인터커넥트 라인 간격이 비아 개구에서의 레지스트레이션 에러와는 무관하게 유지될 수 있다. 실시예들에서, 선택적 비아 포스트는 포스트가 내부에 배치되는 비아 개구의 것보다 작은 하부 측방향 치수를 갖는다. 전도성 비아 포스트는 비아 개구에 의해 노출되는 하부 인터커넥트 피쳐의 상부 표면에 형성되는 것이 바람직할 수 있다. 후속적으로 퇴적되는 유전체 재료는 어떠한 전도성 비아 포스트도 형성되지 않은 인터커넥트 피쳐를 넘어 연장하는 비아 개구의 부분들을 백필링한다. 상부 레벨 인터커넥트 피쳐는 하부 레벨 피쳐와 전기적으로 상호접속되도록 선택적 비아 포스트 상에 놓인다.

Description

선택적 비아 포스트들을 갖는 스케일러블 인터커넥트 구조체들{SCALABLE INTERCONNECT STRUCTURES WITH SELECTIVE VIA POSTS}
우선권 주장
이 출원은 "SCALABLE INTERCONNECT STRUCTURES WITH SELECTIVE VIA POSTS"라는 명칭으로 2014년 3월 20일에 출원된 미국 특허 출원 일련번호 14/220,814의 우선권을 주장하며, 이 출원의 전체 개시 내용은 본 명세서에 참고로 포함된다.
기술분야
본 발명의 실시예들은 일반적으로 집적 회로(IC)들 및 모놀리식 디바이스들의 제조에 관한 것이며, 더욱 구체적으로는 금속 인터커넥트 구조체들에 관한 것이다.
도 1은 종래의 모놀리식 IC 인터커넥트 아키텍처(monolithic IC interconnect architecture)의 단면도이다. 모놀리식 IC들은, 일반적으로, 기판(101) 위에 제조되는 금속-산화물-반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor)(MOSFET) 등과 같은 다수의 수동 및 능동 디바이스를 포함한다. 이들 디바이스는 전기적 분리를 제공하는 유전체 재료 층들(예를 들어, 105 및 115) 내에 매립되는 금속 인터커넥트 레벨들에 의해서 모놀리식 형태로 집적된다. 한 기술 세대로부터 다음 기술 세대로의 디바이스 치수 축소(device dimensions scaling down)에 따라, 인터커넥트 금속 라인 사이즈 및 인접하는 인터커넥트 라인들(110과 111) 사이의 간격(CDs)도 축소시키는 것이 바람직하다. 그러나, 인터커넥트 치수의 축소에 따라, 전기적으로 분리시키고자 하는 라인들 사이의 최소 거리가 매우 급격히 감소되었다. 이것은, 최소 거리의 감소가 인터커넥트 라인 간격(CDs)의 축소 결과일 뿐만 아니라, 일반적으로 각각의 기술 세대에서의 치수 축소에 대응하여 개선되지 않은 레지스트레이션 에러(registration error)의 함수이기 때문이다.
예를 들어, 도 1에서, 인터커넥트 와이어들 사이의 최소 거리(S1)는, 하부 레벨 금속 라인(111) 상에 놓이도록 설계되는 상부 인터커넥트 레벨 비아(121)와 라인(111)으로부터 최소 설계 간격(CDs)만큼 이격되는 인접 하부 레벨 금속 와이어(110) 사이의 간격에 의해서 결정된다. 인터커넥트 레벨들 간의(예를 들어, 비아(121)와 하부 레벨 금속 라인들(110, 111) 간의) 레지스트레이션 에러 또는 미스레지스트레이션은 최소 설계 간격(CDs)을 S1로 제어하기 힘들게 감소시킨다. 또한, 라인 간격이 계속 감소함에 따라, 라인 에지 러프니스(line edge roughness)가 CDs의 더욱 중요한 부분으로 작용하여, IC 디바이스 이용 중에 타임-제로 쇼트(time zero shorts) 및 시간 종속 유전체 파괴(TDDB) 고장에 대한 민감성을 증가시킨다.
쇼트 및 TDDB 고장은 IC 디바이스 수율 및/또는 디바이스 신뢰성에 부정적인 영향을 미치기 때문에, 쇼트 마진 증가 및 신뢰성 향상을 통해 더 큰 스케일러빌리티(scalability)를 제공하는 인터커넥트 아키텍처가 유리하다.
본 명세서에서 설명되는 재료는 예로서 예시될 것일 뿐이며 첨부 도면들에 제한 형태로 예시되는 것은 아니다. 간단 명료한 예시를 위해서, 도면에 예시한 요소들을 반드시 일정한 비율로 작도하지는 않았다. 예를 들어, 일부 요소들의 치수는 명료성을 위해 다른 요소들에 비해 과장된 것일 수 있다. 또한, 적절하다고 생각되는 경우에는, 대응 또는 유사 요소들을 나타내기 위해 도면들 간에서 부호를 반복적으로 이용한다.
도 1은 종래의 IC 인터커넥트 아키텍처의 단면도이고;
도 2a는 일 실시예에 따른, 선택적 비아 포스트를 포함하는 IC 인터커넥트 아키텍처의 평면도이며;
도 2b는 일 실시예에 따른, 도 2a에 도시된 IC 인터커넥트 아키텍처의 단면도이며;
도 3a는 일 실시예에 따른, 선택적 비아 포스트를 갖는 IC 인터커넥트 구조체를 형성하는 방법을 예시하는 흐름도이며;
도 3b는 일 실시예에 따른, 선택적 비아 포스트를 갖는 IC 인터커넥트 구조체를 형성하는 방법을 예시하는 흐름도이며;
도 4a, 4b, 4c, 4d, 4e, 4f, 4g, 및 4h는 일 실시예에 따른, 도 3b에 예시한 방법의 선택된 작업들의 수행에 따라 전개되는 선택적 비아 포스트를 포함하는 IC 인터커넥트 구조체의 단면도이며;
도 5는 본 발명의 실시예들에 따라 도체 백필(conductor backfill)을 갖는 매립되는 퓨즈(embedded fuse)를 이용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시하며;
도 6은 본 발명의 일 실시예에 따른, 전자 컴퓨팅 디바이스의 기능 블록도이다.
하나 이상의 실시예들이 첨부 도면을 참조하여 설명된다. 특정 구성들 및 배열들을 도시하고 상세히 설명하지만, 이것은 단지 예시적인 목적으로만 행하는 것으로 이해되어야 한다. 본 기술분야의 통상의 기술자는 다른 구성들 및 배열들이 본 개시의 사상 및 범위를 벗어나지 않고서도 가능하다는 것을 알 것이다. 본 명세서에서 설명하는 기법들 및/또는 배열들은 본 명세서에서 설명하는 것이 아닌 다른 다양한 시스템 및 애플리케이션에서 이용될 수 있음은 본 기술분야의 통상의 기술자에게는 명백할 것이다.
상세 설명의 일부를 형성하고 예시적인 실시예들을 예시하는 첨부 도면들에 대한 다음의 상세 설명이 참조된다. 또한, 다른 실시예들이 활용될 수 있고/있거나 구조적 및/또는 논리적 변경들이 청구되는 발명 대상의 범위를 벗어나지 않고서도 이루어질 수 있음이 이해되어야 한다. 또한, 위, 아래, 상부, 하부 등과 같은 방향 및 부호들이 도면에서 피쳐들의 용이한 설명을 위해 단지 사용될 수 있음에도 주목해야 한다. 따라서, 다음의 상세 설명은 제한적인 의미로 취해져서는 안 되고, 청구되는 발명대상의 범위는 첨부 청구항들 및 그들의 등가물에 의해서만 정의된다.
이하의 설명에서, 다수의 세부사항이 설명된다. 그러나, 본 발명이 이들 특정 세부사항 없이도 실시될 수 있음은 본 기술분야의 통상의 기술자에게는 명백할 것이다. 일부 예들에서는, 본 발명을 불명료하게 만드는 것을 회피하기 위해 잘 알려진 방법들 및 디바이스들은 상세 형태가 아닌 블록도 형태로 도시된다. 본 명세서 전체에서 "일 실시예(one embodiment)" 또는 "실시예(embodiment)"에 대한 언급은 이 실시예와 관련하여 설명하는 특정 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 그러므로, 본 명세서 전반에 걸친 다양한 곳에서 "실시예에서" 또는 "일 실시예에서"라는 구문의 출현이 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 제1 및 제2 실시예와 연관되는 특정 특징들, 구조들 또는 특성들이 상호 배타적이지 않은 곳에서는 제1 실시예가 제2 실시예와 조합될 수 있다.
본 발명의 설명 및 첨부 청구항들에서 사용되는 바와 같은, 단수 표현("a", "an" 및 "the")은 문맥상 분명하게 달리 나타내지 않는 한 복수 형태도 포함하는 것으로 의도된다. 또한, 본 명세서에서 사용하는 "및/또는"이란 용어들은 그들과 연관되는 열거 항목들 중 하나 이상의 임의의 가능한 조합 및 모든 가능한 조합을 지칭하며 포함하는 것으로 또한 이해되어야 할 것이다.
"결합되는(coupled)" 및 접속되는(connected)"이란 용어들은, 그들의 파생어와 함께, 컴포넌트들 사이의 기능적 또는 구조적 관계를 설명하기 위해 본 명세서에서 이용될 수 있다. 이들 용어는 서로 동의어로서 의도되지 않은 것임이 이해되어야 한다. 오히려, 특정 실시예들에서, "접속되는"이란 용어는 둘 이상의 요소가 서로 직접으로 물리적, 광학적 또는 전기적 접촉 상태에 있음을 나타내기 위해 사용될 수 있다. "결합되는"이란 용어는 둘 이상의 요소가 (그들 사이의 다른 개재 요소들과) 서로 직접적으로 또는 간접으로 물리적, 광학적 또는 전기적 접촉 상태에 있고/있거나 둘 이상의 요소가 (예를 들어, 인과관계와 같이) 서로 협동하거나 상호작용하는 것을 나타내기 위해 사용될 수 있다.
본 명세서에서 사용하는 바와 같은 "위에(over)", "아래에(under)", "사이에(between)", 및 "상에(on)"라는 용어들은 하나의 컴포넌트 또는 재료의 다른 컴포넌트들 또는 재료들에 대한 상대적인 위치를 언급할 수 있는데, 이는 그러한 물리적 관계가 주목할만한 경우에 그러하다. 예를 들어, 재료와 관련하여, 다른 재료 위에 또는 아래에 배치되는 하나의 재료 또는 재료는 직접적으로 접촉될 수 있거나 하나 이상의 개재 재료를 가질 수 있다. 또한, 두 개의 재료 또는 재료들 사이에 배치되는 하나의 재료 재료들은 두 개의 층과 직접적으로 접촉될 수 있거나 하나 이상의 개재 층을 가질 수 있다. 이와는 대조적으로, 제2 재료 또는 재료 "상의" 제1 재료 또는 재료는 제2 재료/재료와 직접적으로 접촉된다. 컴포넌트 어셈블리들과 관련해서도 유사한 구별이 행해질 것이다.
본 명세서의 전반에 걸쳐서 그리고 청구항들에서 사용되는 바와 같이, "적어도 하나(at least one of)" 또는 "하나 이상(one or more of)"이란 용어는 열거된 항목들의 임의의 조합을 의미할 수 있다. 예를 들어, " A, B 또는 C 중의 적어도 하나(at least one of A, B or C)" 라는 구문은 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B and C를 의미할 수 있다
하부 레벨 인터커넥트 피쳐의 상부 표면 상에 배치되는 선택적 비아 포스트를 포함하는 인터커넥트 구조체 및 이러한 포스트를 선택적으로 형성하는 제조 기법이 본 명세서에서 설명된다. 실시예들에서, 선택적 비아 포스트는 그 포스트가 내부에 배치되는 비아 개구의 것보다 작은 하부 측방향 치수를 갖는다. 실시예들에서, 비아 포스트는 바람직하게는 비아 리세스 패터닝에 의해 노출되는 인터커넥트 피쳐의 상부 표면 상에 퇴적된다. 전도성 비아 포스트의 형성 후에 퇴적되는 유전체 재료는 어떠한 전도성 비아 포스트도 형성되지 않는 하부 레벨 인터커넥트 피쳐의 측방향 치수를 넘어 연장되는 비아 개구의 임의의 부분들을 백필링(backfilling)한다. 전도성 포스트는 그 선택적 비아 포스트 상에 놓여지는 상부 레벨 인터커넥트 피쳐를 하부 레벨 인터커넥트 피쳐들에 전기적으로 접속시킨다. 전도성 비아 포스트를 형성하기 위해 이용되는 선택적 성장 기법들 및 비아 리세스의 오정렬되는 부분들의 유전체 백필은 함께 비아 개구 레지스트레이션 에러와는 관계없이 최소 인터커넥트 라인 간격을 유지시킬 수 있다.
도 2a는 일 실시예에 따른, 선택적 비아 포스트(260)를 포함하는 IC 인터커넥트 아키텍처(201)의 평면도이다. 도 2b는 일 실시예에 따른, 도 2a에 예시되는 b-b' 평면에 따른 IC 인터커넥트 아키텍처(201)의 단면도이다. 도 2a 및 도 2b에 도시되는 바와 같이, 하부 레벨 인터커넥트 피쳐들(210 및 211)은 기판(205) 영역 위의 유전체 재료(205) 내에 매립된다. 트랜지스터들(예를 들어, MOSFET), 광 검출기들(예를 들어, PIN 다이오드), 레이저들, 변조기들 등과 같은 능동 디바이스들(도시하지 않음)은 기판(205) 내에 또는 기판(205) 상에 배치된다. 레지스터들, 커패시터들, 인덕터들, 광 도파관들 등과 같은 하나 이상의 수동 디바이스도 기판(205) 내에 또는 기판(205) 상에 배치될 수 있다.
기판(205)은 일반적으로 IC로 지칭되는 모놀리식 형태로 집적되는 전기적, 광학적, 또는 마이크로전자기계적(MEM) 디바이스를 형성하는데 적합한 임의의 기판일 수 있다. 예시적인 기판들은, 반도체 기판, 반도체-온-절연체(SOI) 기판, 절연체 기판(예를 들어, 사파이어) 등 및/또는 이들의 조합들을 포함한다. 하나의 예시적인 실시예에서, 기판(205)은, 한정하고자 하는 것은 아니나, 실리콘과 같은 실질적으로 단결정의 반도체를 포함한다. 예시적인 반도체 기판 조성물들은, 게르마늄, 또는 IV족 합금 시스템, GaAs, InP, InGaAs 등과 같은 III-V족 시스템, 또는 GaN과 같은 III-N족 시스템을 또한 포함한다.
인터커넥트 피쳐들(210 및 211)의 각각은 전도성 라인, 트레이스 비아 또는 패드 등일 수 있다. 인터커넥트 피쳐들(210, 211)은 본 명세서의 다른 곳에서 기술되는 바와 같이 후속 선택적 퇴적 프로세스의 시딩(seeding) 및 촉진을 위해 적합한 임의의 전도성 재료를 포함할 수 있다. 예시적인 실시예들에서, 인터커넥트 피쳐들(210, 211)은 촉매성 상부 표면을 제공하는 금속 조성물을 포함한다. 예시적인 금속 조성물들은, 한정하고자 하는 것은 아니나, 구리(Cu), 코발트(Co), 텅스텐(W) 및 이들의 합금을 포함한다. 예시한 실시예에서, 인터커넥트 피쳐들(210, 211)은 충전 금속을 클래딩하는(cladding) 인터커넥트 라이너(208)를 포함한다. 본 명세서의 실시예들의 경우, 충전 금속은 전도성 재료의 선택적 퇴적을 위한 촉매성 표면을 제공하거나 선택적 퇴적을 위해 (예를 들어 Pd로) 활성화될 수 있는 조성물인 반면에, 라이너(208)는 바람직하게는 충전 금속의 것과 유사한 촉매성 표면을 제공하지 않는 재료이다. 예를 들어, 촉매성 충전 금속은 Cu, Ni, W, 또는 Co를 포함하는 반면에, 라이너는 Cu, Ni, W, 또는 Co를 포함하지 않거나, 라이너(208) 내에 존재하는 Cu, Ni, W, 또는 Co의 기능은, 예를 들어 국부적인 불순물 도핑(예를 들어, Mn) 또는 화학적 불활성화를 통해 오염(poison)된다. 바람직하게는 비촉매성 특성을 갖는 것에 추가하여, 라이너(208)는 또한 고체-상태 확산 장벽 및/또는 부식 방지제 등으로서의 역할을 하는 전통적인 인터커넥트 라이너 기능들을 충족시키는 재료일 수 있다. 이들 기능 중 하나 이상을 충족시키는 적합한 비촉매성 라이너 재료들은, 유전체 재료(205)와 상이한 조성의 특정 내화 금속(예를 들어, Ta), 내화 금속 질화물(예를 들어, TaN, TiN), 내화 금속 산화물(예를 들어, TaO), 또는 비금속 유전체(예를 들어, SiO2, Si3N4, SiC, SiCN)를 포함하고, 이것으로 한정되지 않는다. 다른 실시예들에서, 촉매성 충전 금속 및 비촉매성 라이너 중의 어느 하나 또는 양자는 적층형 재료 스택 또는 조성적으로 비동질 합금일 수 있다. 인터커넥트 피쳐들(210, 211)은 주어지는 인터커넥트 레벨에서 동평면 인터커넥트 피쳐들에 대한 최소 설계 규칙일 수 있는 측방향 치수 간격(CDs)만큼 분리된다. CDs가 기술 노드(technology node)에 따라 달라질 수 있지만, 예시적인 실시예들은 5㎚ 내지 60㎚의 범위를 갖는다.
유전체 재료(205)는 인터커넥트 피쳐(210)를 인터커넥트 피쳐(211)로부터 전기적으로 격리시키는데 적합할 본 기술분야에 알려진 임의의 유전체 재료일 수 있다. 그러한 재료로서는 많은 것들이 이용되고 있는데, 예를 들어, 한정하고자 하는 것은 아니나, 실리콘 이산화물, 실리콘 질화물, 실리콘 산소질화물, 로우(low)-k 및 울트라 로우-k 재료들(예를 들어, 탄소 도핑된 실리콘 이산화물/ 질화물, 다공성 유전체 등)이 있다. 도 2b에 예시되는 바와 같이, 비아 리세스(250)의 측방향 치수 범위를 벗어나는 또는 초과하는 유전체 재료(205) 부분의 상부 표면은 인터커넥트 피쳐들(210, 211)의 상부 표면과 평면을 이룬다. 비아 리세스(250)는 예시적인 실시예에서 라이너(208)의 일부분인 인터커넥트 피쳐(211)의 측벽을 노출시키는 비평면을 유전체 재료(205) 내에 정의한다. 비아 리세스(250)는 패터닝된 비아 개구와 인터커넥트 피쳐(211) 사이의 치수 차이 및/또는 레지스트레이션 에러의 물리적 특징이다. 비아 리세스(250)는 본 명세서의 다른 곳에서 설명되는 바와 같이, 비아 개구를 형성하는데 이용되는 패터닝된 에칭 프로세스 지속기간의 함수인 깊이(DOE)를 갖는다. 예시적인 실시예들에서, DOE는 인터커넥트 피쳐(211)의 측벽 z-높이(Z1)의 절반보다 작으며, 바람직하게는 인터커넥트 피쳐 측벽 z-높이(Z1)의 25%보다 작다. 비아 리세스(250)는 비아 개구가 그와 교차하는 인터커넥트 피쳐(예를 들어, 도 2a 및 도 2b의 인터커넥트 피쳐(211))의 측방향 치수보다 작거나, 동일하거나, 큰 측방향 치수를 갖는 지의 함수로서 그리고 비아 개구가 오정렬되는지의 함수로서 인터커넥트 피쳐(211)를 거의 다 둘러싸는 해자(moat)로서 물리적으로 특징화될 수 있다. 도시된 예시적인 실시예에서, 인터커넥트 피쳐(211)의 상부 표면을 노출시키는 비아 개구는 리세스(250)가 인터커넥트 피쳐들(210, 211) 사이의 간격의 일부분을 차지하도록 그러나 인터커넥트 피쳐(211)의 반대쪽에는 존재하지 않도록 인터커넥트 피쳐(211)에 대해 오정렬된다. 달리 말해서, 유전체 재료(205)는 치수(CDs)를 갖는 인터커넥트 피쳐 간격 내에서 도 2b의 b-b' 평면을 따라 비평면적이다. 비아 리세스(250)는 도 2a에 예시되는 전체 비아 포스트 길이(CDL)를 따라 존재할 수 있다.
실시예들에서, 전도성 비아 포스트(260)는 인터커넥트 피쳐(211)의 상부 표면과 접촉하게 배치된다. 실시예들에 따른 비아 포스트들은 비제한적 최대 측방향 치수를 가질 수 있다. 예를 들어, 도 2의 비아 포스트(260)는 수용가능하게 낮은 비아 저항을 유지하기 위해 최소 x-치수 (하부) 폭(CDB)보다 상당히 클 수 있는 y-치수 길이(CDL)를 갖는다. 전도성 비아 포스트(260)는 비아 포스트가 상부에 놓이는 인터커넥트 피쳐의 최소 측방향 치수보다 크지 않은 최소 하부 측방향 치수를 갖는다. 비아 개구가 전체 상부 표면 폭(CDW)과 교차하는 곳에서 조차도, 전도성 비아 포스트(260)는 x-치수의 CDW보다 크지 않을 것이다. 비아 개구가 전체 상부 표면 폭(CDW)보다 적게 교차하는 곳에서는, 도 2a 및 도 2b에서와 같이, 비아 포스트(260)는 인터커넥트 피쳐(211)의 측방향 치수(CDw)보다 작은 하부 측방향 임계 치수(CDB)를 갖는다.
바람직한 실시예들에서, 비아 포스트(260)는 그 포스트가 내부에 배치되는 비아 개구의 측방향 치수보다 작은 최소 하부 측방향 임계 치수를 갖는 "선택적" 전도성 포스트이다. 예를 들어, 주변의 유전체(205) 내에 있는 비아 리세스(250)가 인터커넥트 피쳐(211)를 넘어 연장하는 비아 개구 패턴을 입증(evidence)하는 도 2b에서, 비아 포스트(260)의 x-치수 폭(CDB)은 CDB 및 또한 비아 리세스(250)의 x-치수 폭(CDs의 일부분)을 포함하는 비아 개구의 x-치수 폭보다 작다. 다른 선택적 비아 포스트 실시예들에서, 비아 포스트는 인터커넥트 피쳐의 상부 표면과는 접촉하지만 비아 리세스에 의해서 노출되는 인터커넥트 피쳐의 측벽에는 실질적으로 존재하지 않는다. 달리 말해서, 일부 트레이스 비아 포스트 금속은 노출되는 인터커넥트 피쳐의 측벽 상에 부수적으로 배치되지만, 비아 포스트의 상당한 부분이 측벽과 교차하지는 않는다. 아래에서 더 설명되는 바와 같이, 선택적 비아 포스트 퇴적 프로세스는 비아 포스트 금속 퇴적이 인터커넥트 피쳐의 상부 표면에서보다 인터커넥트 측벽에서 훨씬 더 느려지게 한다. 도 2a에서, 예를 들어, 리세스(250)가 인터커넥트 피쳐(211)의 측벽을 노출시키고 더욱 구체적으로는 라이너(208)의 일부와 교차하는 경우, 비아 포스트(260)는 충전 금속으로부터는 연장되지만 라이너(208)의 일부분에는 실질적으로 존재하지 않는다. 따라서, 비아 포스트(260)의 대부분이 리세스(250) 내에 배치되지 않는다. 이런 식으로, 도 1의 인터커넥트 아키텍처(101)와는 달리, 비아 포스트(260)가 상호인접 인터커넥트 피쳐들(210, 211) 사이의 간격(CDs)의 일부분을 차지하지 않아, 쇼트 또는 TDDB 고장의 위험이 사라진다.
실시예들에서, 전도성 비아 포스트는 하나 이상의 금속 및/또는 금속 합금을 포함한다. 임의의 금속들이 전기도금(예를 들어, Cu), 화학 기상 증착(예를 들어, 텅스텐) 및/또는 원자 층 퇴적(예를 들어, 알루미늄)에 각각 적합한 것으로 알려져 있다. 대안적인 실시예들에서, 선택적 비아 포스트는 무전해 금속으로 구성된다. 예시적인 무전해 금속은, 한정하고자 하는 것은 아니나, 니켈(Ni), 구리(Cu), 코발트(Co), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 또는 금(Au), 및 이들의 합금을 포함한다. 본 명세서에 사용되는 바와 같이, "무전해"라는 용어는 특정 재료 미세구조 및/또는 조성물을 지칭하는 것이며, 비아 포스트를 형성하기 위해 사용되는 프로세스를 단순히 지칭하는 것은 아니다. 예를 들어 특정 무전해 금속 실시예들은 1차 금속 종(primary metal species)(예를 들어, Ni, Cu, Co 등)에 부가하여, 인(P), 탄소(C) 또는 붕소(B) 중 하나 이상과 같은 비교적 높은 조성(예를 들어, 적어도 10 내지 15%)의 불순물 도펀트들을 갖는다.
실시예들에서, 유전체 재료는 선택적 비아 포스트에 인접하는 비아 리세스 내에 배치된다. 예를 들어, 도 2b에 도시되는 바와 같이, 유전체 재료(215)는 유전체 재료(205) 위에 배치되며 비아 리세스(250) 내에 배치된다. 유전체 재료(215)가 비아 리세스(215) 내에 배치됨에 따라, 유전체 재료(215)에 의해 백필링되는 유전체 재료(215)와 유전체 재료(205) 사이의 계면이 유전체 재료(205) 내에 비평면을 디마킹한다. 유전체 재료(215)는 또한 비아 리세스(250)의 단부에서 인터커넥트 라이너(208)와 접촉한다. 다른 실시예들에서는, 비아 포스트는 비아 리세스 내에 배치되는 유전체 재료 내에 매립되는데, 그 유전체 재료의 두께는 비아 포스트의 z-높이를 초과한다. 도 2b에 도시되는 바와 같이, 유전체 재료(215)는 비어 포스트 z-높이(Z2)보다 큰 두께를 가지며, 상부 레벨 인터커넥트 피쳐(221)와 접촉하지 않는 포스트 상부 표면의 일부분을 비롯하여 비아 포스트(260)를 에워싼다.
다른 실시예들에서, 유전체 재료(215)는 적어도 베이스 층 및 그 베이스 층 위에 배치되는 상부 층을 포함하는 유전체 스택일 수 있다. 이러한 실시예들에서, 베이스 층은 바람직하게는 컨포멀이고(즉, 표면형상과는 무관한 막 두께를 가지며) 비아 리세스(250) 내에 배치되며, 인터커넥트 라이너(208)의 일부분과 접촉하고 비아 포스트(260) 주위에 클래딩을 형성한다. 이 베이스 층은 상부 유전체 층으로부터 그리고/또는 그 상부 층을 형성하는데 이용되는 프로세스로부터 인터커넥트 구조체들을 패시베이션화하고/하거나 보호하는 역할을 할 수 있다. 예시적인 베이스 층 재료는, 한정하고자 하는 것은 아니나, AL2O3, SiN, SiC, 및 SiCN을 포함한다. 상부 유전체 층은 바람직하게는 비컨포멀이며, 비아 포스트(260)의 z-높이를 초과하는 두께를 갖고 또한 평면 상부 표면을 갖는다. 유전체 재료(215)는, 한정하고자 하는 것은 아니나, 유전체 재료(205)에 대해 설명한 것들 중의 임의의 것과 같은 임의의 공지된 유전체 재료들을 포함할 수 있다. 어떤 실시예들에서, 리세스(250) 내에 배치되는 유전체 재료(215)는 유전체 재료(205)와 동일한 조성을 가지며, 하나 이상의 댕글링 결합(dangling bonds)의 경우, 비동질 미세구조 또는 오염물 종(contaminant species)은 여전히 유전체 재료들(205 및 215) 사이의 계면을 디마킹한다.
실시예들에서, 개재 유전체 재료는 비아 리세스에서 계면을 형성하는 유전체 재료들 사이에 배치된다. 이 개재 유전체 재료는 비아 리세스에는 존재하지 않으며, 선택적 비아 포스트가 내부에 배치되는 비아 개구의 치수를 또한 디마킹할 수 있다. 예를 들어, 도 2b에 도시되는 바와 같이, 개재 유전체(212)는 비아 리세스(250) 내를 제외한 유전체 재료(205)와 유전체 재료(215) 사이의 모든 곳에 배치된다. 따라서, 비아 리세스(250)는 개재 유전체(212) 내에 비평면을 형성한다. 비평면이 개재 유전체(212)를 완전히 관통하는 도시된 바와 같은 실시예들에서, 비아 리세스(250)는 개재 유전체(212) 내의 개구와 실질적으로 정렬된다. 유전체 재료(215)는 개재 유전체(212) 내의 개구 및 유전체(205) 내로 연장되는 비아 리세스(250)를 둘 다 백필링한다. 개재 유전체(212)는 비아 포스트(260)가 존재하지 않는 구역들에서 인터커넥트 피쳐들(210, 211)의 상부 표면 위에 또한 배치된다. 도 2b에 또한 도시되는 바와 같이, 개재 유전체(212)는 비아 포스트(260)와 접촉하며, 비아 포스트(260)의 적어도 하부 부분에 대해 적어도 부분적인 주변부를 형성한다. 더욱 구체적으로는, 도 2b에 도시되는 바와 같이, 인터커넥트 피쳐(211) 위에 배치되는 비아 포스트(260)의 측벽 영역이 개재 유전체(212)와 물리적으로 접촉한다.
개재 유전체(212)는 유전체 재료(205) 및/또는 유전체 재료(215)에 대해 전술한 것들 중의 임의의 것을 비롯한 종래의 유전체 재료 조성물일 수 있다. 바람직한 실시예들에서는, 두 재료 사이의 선택적인 에칭을 감안하여, 개재 유전체 재료(212)는 유전체 재료(205)와는 조성적으로 다르게 한다. 예시적인 재료들로서는 AL2O3, SiN, SiC, 및 SiCN가 있다. 다른 실시예들에서는, 예를 들어 유전체 재료(205)가 유전체 재료(215)와 동일한 조성을 갖는 경우, 개재 유전체 재료(212)는 유전체 재료(205) 및 유전체 재료(215)와는 조성적으로 다르게 한다. 대안적으로, 개재 유전체 재료(212)는 유전체 재료들(205, 215) 중의 적어도 하나와 동일한 조성을 갖는다.
실시예들에서, 전도성 인터커넥트 피쳐는 비아 포스트의 상부 표면 상에 배치된다. 도 2a 및 도 2b에 또한 도시되는 바와 같이, 상부 레벨 인터커넥트 피쳐들(220 및 221)은 유전체 재료(215) 내에 매립된다. 인터커넥트 피쳐들(220, 221)의 상부 표면은 유전체 재료(215)의 상부 표면과 평면을 이룬다. 인터커넥트 피쳐들(220, 221)은 패드들, 비아들 또는 라인들일 수 있다. 인터커넥트 피쳐(221)의 하부는 비아 포스트(260)의 상부 표면과 접촉한다. 도 2a 및 도 2b는 인터커넥트 피쳐(221)가 비아 포스트(260)보다 큰 측방향 치수를 갖고/갖거나 피쳐(221)와 비아 포스트(260) 사이에 레지스트레이션 에러가 있는 경우의 예시적인 아키텍쳐를 예시한 것이다. 인터커넥트 피쳐(221)는 비아 포스트(260)의 상부 표면의 에지를 넘어 측방향 거리(S2)만큼 연장하며 비아 포스트 측벽의 일부분과 접촉한다. 비아 포스트 z-높이(Z2) 및 인터커넥트 피쳐(221)가 내부에 배치되는 트렌치의 깊이에 의존하여, 인터커넥트 피쳐(210)와 인터커넥트 피쳐(221) 사이에 유전체로 충전되는 간격(S3)이 존재한다. 비아 포스트(260)는 인터커넥트 피쳐(221)에 대한 z-스탠드 오프(z-stand off)를 제공하여, 간격(S3)이 인터커넥트 간격(CDs)보다 임의적으로 더 커지게 할 수 있다. 따라서, 비아 포스트(260)가 또한 측방향으로 제한되거나 인터커넥트 구조체(211)의 상부 표면에 "자기 정렬"되기 때문에, 아키텍쳐(201) 내의 비접속 인터커넥트 피쳐들은 도 1에 예시하는 물리적 잠식 대신에 적어도 CDs의 최소 간격만큼 분리된다.
실시예들에서, 상부 유전체 재료는 선택적 비아 포스트 상에 놓이는 인터커넥트 피쳐들의 상부 표면들 위에 배치된다. 상부 유전체 재료(222)는 유전체 재료(205, 212, 또는 215)에 대해 설명한 조성들 중의 임의의 것을 가질 수 있다. 예시적인 실시예에서, 유전체 재료(222)는 인터커넥트 구조체(201)의 다른 반복을 용이하게 하는 유전체 재료(212)와 동일한 조성을 가지며, 이는 다시 선택적 비아 포스트를 이용하여 인터커넥트 피쳐들(220, 221) 사이의 간격이 이후에 잠식되지 않게 할 수 있다.
선택적으로 형성되는 비아 포스트를 갖는 인터커넥트 구조체는 다양한 기법으로 제조될 수 있다. 도 3a는, 예시적인 일 실시예에 따른, 선택적으로 형성되는 비아 포스트를 갖는 IC 인터커넥트 구조체를 형성하기 위한 방법(301)을 예시하는 흐름도이다. 방법(301)은 도 2a 및 도 2b에 도시된 인터커넥트 구조체(201)를 제조하기 위해 실시될 수 있다.
방법(301)은 제1 전도성 인터커넥트 피쳐를 기판 상에 배치되는 유전체 내에 형성하는 작업(310)에서 시작한다. 임의의 제조 기법이 작업(301)에서 이용될 수 있다. 예를 들어, 다마신(damascene) 또는 이중 다마신 프로세스는 유전체 재료 내에 트렌치를 에칭하는 단계, 트렌치를 인터커넥트 금속으로 백필링하는 단계, 상부퇴적물을 연마하여 트렌치 내에 전기적으로 분리되고 주변 유전체 재료와 함께 평탄화되는 인터커넥트 피쳐를 남기는 단계를 포함한다.
방법(301)은 그 다음에 작업(320)으로 진행되고, 작업(320)에서는 작업(310)에서 형성된 인터커넥트 피쳐들 위에 에칭 스톱(ES) 또는 ES 및 하드마스크가 퇴적된다. 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 또는 스핀-온 유전체 프로세스와 같은 임의의 ES 및 하드마스크 퇴적 프로세스들이 작업(320)에서 수행될 수 있다. 작업(330)에서는, 비아 개구를 작업(320)에서 퇴적시킨 ES 또는 ES/하드마스크 스택 내로 패터닝한다. 비아 개구 패터닝 프로세스로서는, 원하는 비아 개구 치수 및 ES/하드마스크 재료들에 적합한 것으로 알려진 하나 이상의 리소그래피 마스크 인쇄 프로세스 및 하드마스크 에칭 및 세정 프로세스가 있다. 이방성 반응 이온 에칭을 작업(330)에서 이용하여 유전체 ES/하드마스크의 구역들을 관통하여 에칭시켜서 작업(310)에서 형성된 전도성 인터커넥트 피쳐의 부분들을 노출시키며, 그 다음 건식 또는 습식 하드마스크 제거 및 습식 세정을 수행한다.
작업(340)에서는, 비아 개구 작업(330)에 의해 노출되는 인터커넥트 피쳐들의 시딩 또는 촉매성 표면 상에 금속을 선택적으로 퇴적시키는 것에 의해서 전도성 비아 포스트를 형성한다. 선택적 비아 포스트 퇴적 프로세스들은 인터커넥트 측벽 상의 비아 포스트 금속 퇴적이 인터커넥트 피쳐의 상부 표면 상에서보다 훨씬 느려지게 한다. 실시예들에서, 선택적 퇴적 작업은, 한정하고자 하는 것은 아니나, 하나 이상의 선택적 CVD, ALD, 또는 무전해 퇴적과 같은 촉매성 퇴적 프로세스를 포함한다. 비아 개구 작업(330)에 의해 인터커넥트 피쳐의 측벽이 노출되면, 선택적 퇴적 작업(340)에서는 그 노출되는 측벽에 대해 선택적으로, 또는 바람직하게는 그 노출되는 측벽 위에서 인터커넥트 피쳐의 상부 표면 상에 금속을 퇴적시킨다. 비아 개구 작업(330)에 의해 하부 유전체 재료가 노출되면, 선택적 퇴적 작업(340)에서는 하부 유전체 재료에 대해 선택적으로, 또는 바람직하게는 하부 유전체 재료 위에서 인터커넥트 피쳐의 상부 표면 상에 금속을 퇴적시킨다.
작업(350)에서는, 작업(330)에서 형성하되 선택적 포스트 퇴적 작업(340)에서 금속으로 충전하지 않은 개구의 임의의 부분 내에 유전체 재료를 백필링한다. 작업(350)에서 이용하는 유전체 퇴적 프로세스에 따라, 평탄화 연마가 필요할 수 있다. 예를 들어, CVD 유전체 퇴적에 이어서 화학 기계적 연마(CMP)를 행할 수 있다. 다른 실시예들에서는, 평탄화 연마를 행하지 않고 작업(350)에서 스핀-온 유전체 퇴적을 행한다.
작업(360)에서는, 작업(340)에서 형성된 전도성 비아 포스트를 상부 레벨 금속화물에 상호접속시킨다. 예시적인 일 실시예에에서, 작업(360)은 다마신 프로세스를 포함한다. 비아 포스트와 교차하는 트렌치는 작업(350)에서 퇴적된 유전체 내로 에칭시킨다. 비아 포스트와 전기적으로 접촉하도록 금속화물을 트렌치 내로 퇴적시키고, 그 금속화물을 작업(350)에서 퇴적된 유전체의 상부 표면과 함께 평탄화시킨다. 방법(301)은, 주어지는 IC에 대해 필요하다면, 추가적인 인터커넥트 금속화 레벨을 형성하기 위해 반복될 수 있다.
도 3b는, 방법(301)의 특정 실시예에 따른, 선택적 비아 포스트를 갖는 IC 인터커넥트 구조체를 형성하기 위한 방법(302)을 예시하는 흐름도이다. 도 4a, 4b, 4c, 4d, 4e, 4f, 4g, 및 4h는 다른 실시예에 따른, 방법(302)의 선택된 작업들이 수행됨에 따라 전개되는 선택적 비아 포스트를 포함하는 IC 인터커넥트 구조체의 단면도들이다. 도 2a 내지 도 2b에서 도입한 참조 번호들은 도 4a 내지 도 4g에서 또한 예시되는 대응 구조체들에 대해서도 이용된다.
도 3b를 참조하면, 방법(302)은 상호인접하는 제1 및 제2 인터커넥트 피쳐들을 그들 피쳐 사이에 최소 간격을 두고 유전체 재료 내에 매립하는 작업(311)에서 시작한다. 도 4a에 도시되는 예에서는, 트렌치들(405)이 CDs의 최소 트렌치 간격을 두고 유전체(205) 내로 에칭된다. 실시예들에서는, 비촉매성 라이너 재료를 트렌치들(405) 내로 퇴적시키고/시키거나 트렌치(405) 내로 후속적으로 퇴적되는 금속의 촉매성 특성을 국부적으로 오염시키도록 트렌치들(405)의 표면을 처리한다. 작업(311)에서 제조하는 인터커넥트 피쳐들이 라이너를 갖지 않는(예를 들어, Ta, TaN, TiN 등과 같은 별개의 확산 장벽 재료가 없는) 것으로 간주하는 경우에서 조차도 라이너 및/또는 비촉매성 표면 처리(208)를 수행할 수 있다. 비촉매성 표면 처리는 별개의 확산 장벽 재료를 포함한 라이닝된 인터커넥트 피쳐들을 형성하는 부분으로서 또한 수행될 수 있다. 표면 오염 처리(poisoning surface treatment)는 트렌치들(405)의 측벽으로 국부화한다. 트렌치 표면 처리의 일 예에서는, 적어도 트렌치들(405)의 측벽 표면을 Mn으로 도핑한다. 트렌치 표면 처리의 다른 예에서는, 적어도 트렌치들(405)의 측벽 표면을 실란으로 처리한다. 다른 실시예들에서는, TaN, 또는 비금속 유전체와 같은 비촉매성 라이너 재료를 트렌치들(405) 내로 퇴적시킨다. 도 4b에 또한 도시하는 바와 같이, Cu, Co, 또는 Ni와 같은 촉매성 충전 금속을 트렌치들(405) 내로 비촉매성 또는 오염된 라이너(208) 위에 퇴적시킨다. 예시적인 실시예들에서는, 촉매성 충전 금속을 전해 퇴적법에 의해 퇴적시킨다. 인터커넥트 피쳐들(210, 211)은 그 다음 충전 금속을 유전체 재료(205)와 함께 평탄화시키는 연마를 통해 더 처리된다.
도 3b를 참조하면, 작업(321)에서는 유전체 ES 또는 ES 및 하드마스크를 작업(311)에서 형성된 인터커넥트 피쳐 위에 퇴적시킨다. 도 4b는 인터커넥트 피쳐들(210, 211) 및 유전체 재료(205) 위에 CVD/PECVD에 의해 퇴적된 예시적인 유전체 재료(212)를 예시한다. 방법(301)은 작업(331)에서 유전체 ES 또는 ES/하드마스크 스택의 포토리소그래피 및 에칭에 의해 비아 개구를 형성한다. 비아 개구는 인터커넥트 피쳐의 촉매성 상부 표면을 노출시킨다. 실시예들에서, 비아 에칭 작업(331)은 인터커넥트 피쳐들 사이의 최소 간격 내에 위치되는 하부 유전체 재료의 일부분을 또한 노출시킨다. 도 4c에 예시한 예시적인 실시예에서는, 측방향 임계 치수(CDV)를 갖도록 비아 개구를 패터닝시키는데, 이것의 일부분은 촉매화된 인터커넥트 상부 표면(411)을 노출시킨다. 유전체 재료(212)에 대해 적합한 임의의 에칭을 이용할 수 있는데, 그러한 에칭으로서는 비아 개구의 오버-에칭 동안 유전체 재료(205) 내에 형성되는 비아 리세스(250)의 깊이를 제한하도록 바람직하게는 유전체 재료(205) 위의 유전체 재료(212)를 에칭하는 플라즈마 에칭 프로세스가 바람직하다. 도 4c에 또한 도시하는 바와 같이, 비아 리세스(405)는 비아 개구와 인터커넥트 피쳐(211) 간의 레지스트레이션 에러(Ereg)와 대략 동일한 B-B' 평면에 따른 측방향 치수를 갖는다. 그러므로, 비아 리세스는 인터커넥트 피쳐로부터 더 작은 측방향 거리(Smin)만큼 이격된다. 비아 개구 생성 후, 필요하다면, 충전 금속(211)의 것들을 아니고 라이너(208)의 촉매성 특성들을 오염시키기 위한 처리를 수행할 수 있다.
도 3b를 참조하면, 방법(302)은 작업(341)으로 진행되며, 작업(331)에서 패터닝된 비아 개구보다 작은 전도성 비아 포스트를 바람직하게는 비촉매화된 표면들에 비해 촉매화된 인터커넥트 금속 표면 상에 비아 금속을 퇴적시키는 것에 의해서 형성한다. 전도성 비아 포스트 재료는 임의의 노출되는 인터커넥트 라이너 측벽 표면들 상에 또는 노출되는 유전체 표면들 상에는 상당히 많이 퇴적되지 않으므로, 포스트는 노출되는 인터커넥트 피쳐의 상부 표면에 기본적으로 자기 정렬된다. 도 4d에 또한 예시하는 예시적인 실시예에서, 비아 포스트 금속은 바람직하게는 노출되는 촉매성 상부 표면(411) 상에 퇴적된다. 비아 개구에 의해 노출되는 인터커넥트 상부 표면(411)이 Cu 또는 Co 등과 같은 촉매성 충전 금속을 포함하는 경우에는, 하나 이상의 Cu 또는 Co, Ni, Ru, Pd, Pt, 또는 Au를 임의의 적용가능한 선택적 퇴적 프로세스에 의해 퇴적시킬 수 있다. 예시적인 실시예들에서는, 비아 포스트 금속을 무전해법에 의해 퇴적시킨다. 다른 실시예들에서는, 비아 포스트 금속을 CVD 또는 ALD 퇴적 기법에 의해 선택적으로 퇴적시킨다.
도 4d에 도시하는 바와 같이, 인터커넥트 피쳐(211)를 제조할 때에 비촉매화한 라이너(208) 상에는 어떠한 비아 포스트 금속도 형성하지 않는다. 마찬가지로, 유전체 재료(205) 상에도 어떠한 포스트 금속도 형성하지 않아, 비아 리세스(250)가 비아 포스트(260)의 퇴적 후에도 남겨지게 한다. 비아 포스트 퇴적 작업의 선택적 특성 때문에, 비아 포스트(260)는 그 포스트가 내부에 형성되는 비아 개구의 임계 치수(CBv)보다 작은 하부 임계 치수(CDB)를 갖는다. 비아 포스트(260)는, 비아 포스트 금속 퇴적을 비아 포스트 금속 표면들 상에 등방적으로 행하는 실시예들의 경우, 도 4d에 예시하는 바와 같이 CDB보다 큰 상부 CD를 가질 수 있다.
도 3b를 참조하면, 작업(351)에서는 보호성 유전체 층을 작업(341)에서 형성된 전도성 비아 포스트 위에 그리고 비아 금속 퇴적물을 촉매화하지 않은 비아 개구의 임의의 잔여 부분 위에 등각 퇴적시킨다. 도 4e는 보호 유전체 층(214)을 등각 퇴적시킨 것을 예시한다. 일 실시예에서, 보호성 유전체 층(214)은 ALD에 의해 퇴적된 Al2O3이다. 다른 실시예들에서는, 보호 유전체 층(214)이 CVD/PECVD 기법에 의해 퇴적시킨 하나 이상의 SiN, SiC, 또는 SiCN이다.
도 3b에서, 방법(302)은 평탄화 유전체를 선택적 비아 포스트 위에 퇴적시켜서 비아 개구 작업(331)으로부터 남겨진 임의의 비아 리세스를 백필링하는 작업(355)으로 진행된다. 도 4f에 도시하는 바와 같이, 유전체(215)는 비아 리세스(250)를 백필링하고 전도성 비아 포스트(260)를 완전하게 덮는 평탄화된 표면을 형성한다. 바람직한 일 실시예에서는, 유전체(215)를 자기-평탄화인 스핀-온 프로세스에 의해 비등각 퇴적시킨다. 다른 실시예들에서는, 유전체(215)를 CVD/PECVD에 의해 비등각 퇴적시킨다. 필요한 경우, 유전체(215)는 완전한 평탄화를 위해 CMP 연마할 수 있다.
방법(302)은 작업(351)에서 퇴적된 전도성 비아 포스트에 대한 전기적 접속이 가능하도록 작업(355)에서 퇴적된 유전체 재료 내로 리세스들을 패터닝하는 작업(361)으로 진행된다. 도 4g를 참조하면, 트렌치(475)는 리소그래피적으로 정의되며, 유전체 재료(215)는 전도성 비아 포스트(260)의 표면을 노출시키기 위해 에칭된다. 트렌치(475)와 비아 포스트(260) 간의 레지스트레이션 에러는 비아 포스트 z-높이 및 유전체 재료(215)의 대응 두께에 의해서 통해 완화된다. 작업(361)에서 형성된 트렌치들은 상부 레벨 인터커넥트 피쳐를 형성하도록 금속화된다. 도 4h에 또한 도시한 바와 같이, 상부 레벨 인터커넥트 피쳐들(220, 221)은, 단지 트렌치 금속이 비아 포스트(260)의 상부 표면 외에도 비아 포스트(260)의 측벽과 접촉되게 하는 미스레지스트레이션(misregistration)으로 전술한 작업(311)을 반복하는 것에 의해 형성할 수 있다. 마찬가지로, 인터커넥트 피쳐들(220, 221)은 작업(321)에 대해 설명한 바와 같이 실질적으로 다른 유전체 층(222)으로 패시베이션화할 수 있다. 방법(302)은 그 다음 작업(370)에서 계속되는 백엔드 처리를 통해, 예를 들어, 각각의 추가적인 인터커넥트 레벨에 대해 작업(341 내지 365)을 반복하는 것에 의해 완료된다. 상기한 구조체를 생성하기 위한 대안적인 프로세스 흐름도 또한 강구할 수 있다.
도 5는 모바일 컴퓨팅 플랫폼(1005) 및/또는 데이터 서버 머신(1006)이 본 발명의 실시예들에 따라 자기 정렬되는 선택적 비아 포스트에 의해서, 적어도 부분적으로, 상호접속되는 IC를 이용하는 시스템(1000)을 예시한 것이다. 서버 머신(1006)은 예를 들어 랙 내에 배치되어 전자 데이터 처리를 위해 함께 네트워크화되는 임의 수의 고성능 컴퓨팅 플랫폼을 포함하는 상업적 서버일 수 있으며, 예시적인 실시예에서 컴퓨팅 플랫폼은 패키징된 모놀리식 IC(1050)를 포함한다. 모바일 컴퓨팅 플랫폼(1005)은 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 전송 등의 각각에 대해 구성되는 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(1005)은 태블릿, 스마트폰, 랩톱 컴퓨터 들 중의 임의의 것을 포함할 수 있으며, 디스플레이 스크린(예를 들어, 용량성, 유도성, 저항성 또는 광학 터치스크린), 칩-레벨 또는 패키지-레벨 통합 시스템(1010), 및 배터리(1015)를 포함할 수 있다.
확대 도면(1020)에 예시한 통합 시스템(1010) 내에 배치되든지 또는 서버 머신(1006) 내의 독립형 패키징된 칩으로서 배치되든지, 패키징된 모놀리식 IC(1050)는, 예를 들어 본 명세서의 다른 곳에서 설명하는 바와 같이 자기 정렬되는 선택적 비아 포스트를 이용하는 메모리 칩(예를 들어, RAM) 또는 프로세서 칩(예를 들어, 마이크로프로세서, 멀티-코어 마이크로프로세서, 그래픽 프로세서 등)을 포함한다. 모놀리식 IC(1050)는, 전력 관리 집적 회로(PMIC)(1030), 광대역 RF (무선) 송신기 및/또는 수신기(TX/RX)를 포함하는 RF (무선) 집적 회로(RFIC)(1025)(예를 들어, 송신 경로 상의 전력 증폭기 및 수신 경로 상의 저 잡음 증폭기를 또한 포함하는 디지털 베이스밴드 및 아날로그 프론트 엔드 모듈을 포함함) 및 그의 제어기(1035) 중 하나 이상과 함께, 보드, 기판, 또는 인터포저(1060)에 또한 결합될 수 있다.
기능적으로, PMIC(1030)는 배터리 전원 조절, DC 대 DC 변환 등을 수행할 수 있는 것으로서, 배터리(1015)에 결합되는 입력을 가지며 다른 기능 모듈에 전류 공급을 제공하는 출력을 갖는다. 또한 예시하는 바와 같이, 예시적인 실시예에서, RFIC(1025)는, 한정하고자 하는 것은 아니나, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDM A, DECT, 블루투스, 그의 파생물뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 명명되는 임의의 다른 무선 프로토콜을 포함하는 많은 무선 표준들 또는 프로토콜들 중 임의의 것을 구현하도록 (도시되지 않은) 안테나에 결합되는 출력을 갖는다. 다른 구현 예들에서는, 이들 보드-레벨 모듈의 각각은 모놀리식 IC(1050)의 패키지 기판에 결합되는 별도의 IC들 상에 집적될 수 있거나 모놀리식 IC(1050)의 패키지 기판에 결합되는 단일 IC 내에 집적될 수 있다.
도 6은 본 개시의 적어도 일부 구현 예들에 따라 배열되는 컴퓨팅 디바이스(1100)의 기능 블록도이다. 컴퓨팅 디바이스(1100)는, 예를 들어, 플랫폼(1005) 또는 서버 머신(1006) 내에서 찾아 볼 수 있다. 디바이스(1100)는, 본 발명의 실시예들에 따라 자기 정렬되는 선택적 비아 포스트를 더 포함할 수 있는 프로세서(1104)(예를 들어, 애플리케이션 프로세서)(이것으로 한정되지 않음)와 같은 다수의 컴포넌트를 호스팅하는 마더보드(1102)를 더 포함한다. 프로세서(1104)는 마더보드(1102)에 물리적 및/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(1104)는 그 프로세서(1104) 내에 패키징되는 집적 회로 다이를 포함한다. 일반적으로, "프로세서" 또는 "마이크로프로세서"라는 용어는 전자 데이터를 레지스터 및/또는 메모리에 또한 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩(1106)은 또한 마더보드(1102)에 물리적 및/또는 전기적으로 결합될 수 있다. 다른 구현 예들에서는, 통신 칩(1106)은 프로세서(1104)의 일부일 수 있다. 애플리케이션에 따라, 컴퓨팅 디바이스(1100)는 머더보드(1102)에 물리적 및 전기적으로 결합되거나 결합되지 않을 수 있다. 이들 다른 컴포넌트들은, 한정하고자 하는 것은 아니나, 휘발성 메모리(예를 들어, DRAM), 비-휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치 스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치확인 시스템(global positioning system)(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예를 들어, 하드디스크 드라이브, 고체-상태 드라이브(SSD), 콤팩트 디스크(CD), 디지털 다목적 디스크(DVD) 등) 등을 포함한다.
통신 칩(1106)은 컴퓨팅 디바이스(1100)에 대한 데이터의 전송을 위해 무선 통신을 가능하게 할 수 있다. "무선"이란 용어 및 그의 파생어는 비고체 매체를 통한 변조된 전자기 방사를 사용해서 데이터 통신을 할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이 용어는, 일부 실시예들에서는 그렇지 않을 수도 있지만, 관련 디바이스들이 어떠한 와이어들도 포함하지 않는 것을 의미하지는 않는다. 통신 칩(1106)은 본 명세서의 다른 부분에서 설명하는 것들에 한정되는 것은 아니나 이들을 비롯한 많은 무선 표준들 또는 프로토콜들 중의 임의의 것을 구현할 수 있다. 논의되는 바와 같이, 컴퓨팅 디바이스(1100)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있으며, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
본 명세서에서 개시하는 특정의 피쳐들을 다양한 구현 예들을 참조하여 설명했지만, 이 설명은 제한적인 의미로 해석되어서는 안 된다. 따라서, 본 발명이 속하는 분야의 통상의 기술자에게는 명백한 바와 같은, 본 명세서에서 설명하는 구현 예들 및 다른 구현 예들의 다양한 변형은 본 발명의 사상 및 범위 내에 속하는 것으로 생각된다.
본 발명은 전술한 실시예들에 한정되지 않으며 첨부 청구항들의 범위를 벗어나지 않고서도 변형 및 변경이 이루어질 수 있음을 알 것이다. 전술한 실시예들은 특정 특징들의 조합을 포함할 수 있다. 예를 들면, 아래와 같다.
하나 이상의 제1 실시예에서는, 집적 회로(IC) 인터커넥트 구조체가 기판 위에 배치되는 제1 유전체 재료 내에 매립되는 전도성 인터커넥트 피쳐를 포함한다. IC 구조체는 또한 인터커넥트 피쳐의 측벽과 중첩되는 비아 리세스를 포함하고, 이 비아 리세스는 제1 유전체 재료 내에 또는 개재 유전체 재료 내에 비평면을 정의하며, 개재 유전체 재료는 제1 유전체 재료와 개재 유전체 재료 위에 배치되는 제2 유전체 재료 사이에 배치된다. IC 구조체는 또한 인터커넥트 피쳐의 상부 표면과 접촉하게 배치되는 전도성 비아 포스트를 포함하며, 제2 유전체 재료는 비아 리세스 내에 또한 배치된다.
다른 하나 이상의 제1 실시예에서(in furtherance of the one or more first embodiment), 비아 리세스는 인터커넥트 피쳐의 측벽을 노출시키는 비평면을 제1 유전체 재료 내에 정의한다. 전도성 비아 포스트는 인터커넥트 피쳐의 측벽에는 실질적으로 존재하지 않는다. 비아 리세스의 측방향 치수를 초과하는 제1 유전체 층의 상부 표면은 인터커넥트 피쳐의 상부 표면과 평면을 이루며, 제1 및 제2 유전체 재료들은 비아 리세스를 디마킹하는 계면을 형성한다.
다른 하나 이상의 제1 실시예에서는, 제1 및 제2 유전체 재료들이 비아 리세스를 디마킹하는 계면을 형성하고; 인터커넥트 구조체는 비아 리세스가 존재하지 않는 구역들 내에서 제1 및 제2 유전체 재료들 사이에 배치되며 비아 포스트가 존재하지 않는 구역들에서 인터커넥트 피쳐의 상부 표면 위에 또한 배치되는 개재 유전체 재료를 더 포함한다.
다른 하나 이상의 제1 실시예에서는, 인터커넥트 라인이 제1 조성의 충전 금속 및 충전 금속의 측벽들을 클래딩하는 제2 조성의 인터커넥트 라이너를 포함한다. 비아 포스트는 충전 금속과 접촉하며, 리세스 내에 배치되는 제2 유전체 재료는 인터커넥트 라이너와 접촉한다.
다른 하나 이상의 제1 실시예에서는, 인터커넥트 라인이 비아 포스트 재료의 무전해 형성에 적합한 제1 금속 조성의 충전 금속 및 충전 금속의 측벽들을 클래딩하는 인터커넥트 라이너를 포함하며, 이 라이너는 비아 포스트 재료의 무전해 형성에 부적합한 제2 조성을 갖는다.
다른 하나 이상의 제1 실시예에서는, 비아 포스트가 Ni, Cu, Co, Ru, Pd, Pt, 또는 Au 중의 적어도 하나를 포함하며, P, C, W, 또는 B 불순물들로 도핑된다. 인터커넥트 라이너는 충전 금속 및 충전 금속의 측벽들을 클래딩하는 인터커넥트 라이너를 포함하며, 라이너는 금속 질화물, 금속 산화물 또는 제1 유전체 재료와는 다른 조성을 갖는 비금속 유전체를 더 포함한다.
다른 하나 이상의 제1 실시예에서는, 비아 포스트가 제2 유전체 재료 내에 매립되며, 제2 유전체 재료의 두께는 비아 포스트의 z-높이를 초과한다.
다른 하나 이상의 제1 실시예에서는, 비아 포스트가 제2 유전체 재료 내에 매립되며, 제2 유전체 재료의 두께는 비아 포스트의 z-높이를 초과한다. 제2 유전체 재료는 비아 리세스 내에 배치되고 비아 포스트를 클래딩하는 컨포멀 베이스 층 및 베이스 층 위에 배치되는 비컨포멀 상부 층을 포함하는 유전체 스택을 포함하며, 상부 층은 비아 포스트의 z-높이를 초과하는 두께를 갖는다.
다른 하나 이상의 제1 실시예에서는, 제2 전도성 인터커넥트 피쳐가 비아 포스트의 상부 표면에 배치되며, 제2 전도성 인터커넥트 피쳐는 비아 포스트 상부 표면의 에지를 넘어 연장하고 비아 포스트의 측벽의 일부분과 접촉한다.
다른 하나 이상의 제1 실시예에서는, 전도성 인터커넥트 피쳐가 제1 유전체 재료 내에 매립되고 제1 간격만큼 측방향으로 이격되는 한 쌍의 인터커넥트 피쳐들 중의 하나이다. 비아 리세스는 제1 간격 내에 배치된다. 한 쌍의 인터커넥트 피쳐들 중의 제1 인터커넥트 피쳐의 상부 표면과 접촉하는 비아 포스트의 하부는 한 쌍의 인터커넥트 구조체들 중의 제2 인터커넥트 구조체의 상부 표면으로부터 적어도 제1 간격만큼 측방향으로 이격된다.
하나 이상의 제2 실시예에서, 집적 회로(IC) 인터커넥트 구조체를 제조하는 방법은 기판 위의 제1 유전체 재료 내에 매립되는 전도성 인터커넥트 피쳐를 형성하는 단계를 포함한다. 이 방법은 전도성 인터커넥트 피쳐의 상부 표면 및 측벽을 노출시키는 비아 개구를 패터닝하는 단계를 포함한다. 이 방법은 측벽에 대해 선택적으로 인터커넥트 피쳐의 상부 표면 상에 전도성 비아 포스트를 형성하는 단계를 포함한다.
다른 하나 이상의 제2 실시예에서는, 전도성 인터커넥트 피쳐는 후속 무전해 퇴적을 촉매화하기에 적합한 제1 금속 조성의 충전 금속을 후속 무전해 퇴적을 촉매화하기에 부적합한 라이너 재료로 클래딩하는 것을 더 포함한다. 전도성 비아 포스트를 형성하는 단계는 비촉매성 라이너 상에 비아 금속을 퇴적시키지 않고 촉매성 충전 금속 상에 비아 금속을 무전해 퇴적시키는 단계를 더 포함한다.
다른 하나 이상의 제2 실시예에서는, 제2 유전체 재료가 제1 유전체 재료 위에, 전도성 인터커넥트 피쳐의 측벽 위에, 그리고 비아 포스트의 측벽 위에 퇴적된다.
다른 하나 이상의 제2 실시예에서는, 제2 유전체 재료가 제1 유전체 재료 위에, 전도성 인터커넥트 피쳐의 측벽 위에, 그리고 비아 포스트의 측벽 위에 퇴적된다. 제2 유전체 재료 퇴적 단계는 전도성 인터커넥트 피쳐의 측벽 상에 그리고 비아 포스트의 측벽 위에 베이스 유전체 층을 등각 퇴적시키는 단계, 및 베이스 유전체 층 위에 상부 유전체 층을 비등각 퇴적시켜서, 비아 포스트의 상부 표면 위에 있는 상부 유전체 층의 상부 표면을 평탄화시키는 단계를 더 포함한다.
다른 하나 이상의 제2 실시예에서, 방법은 인터커넥트 피쳐의 상부 표면 위에 그리고 제1 유전체 재료 위에 개재 유전체 재료를 퇴적시키는 단계를 더 포함한다. 비아 개구를 패터닝하는 단계는 인터커넥트 피쳐의 일부분을 노출시키기 위해 또한 그 인터커넥트 피쳐에 인접하는 제1 유전체 재료 내에 비아 리세스를 형성하기 위해 개재 유전체 재료를 관통하여 에칭시키는 단계를 더 포함한다. 방법은 비아 리세스를 충전하기 위해 개재 유전체 재료 및 비아 포스트 위에 제2 유전체 재료를 퇴적시키는 단계를 더 포함한다.
다른 하나 이상의 제2 실시예에서, 방법은 비아 포스트를 제2 유전체 재료로 둘러싸는 단계를 더 포함한다. 방법은 비아 포스트의 상부 표면을 노출시키는 제2 유전체 재료 내로 제2 리세스를 에칭하는 단계를 더 포함하며, 제2 리세스는 비아 포스트 상부 표면의 에지를 넘어 연장하며 비아 포스트의 측벽의 일부분을 노출시킨다. 방법은 제2 리세스 내에 제2 인터커넥트 피쳐를 퇴적시키는 단계를 더 포함하며, 제2 인터커넥트 피쳐는 비아 포스트의 상부 표면 및 측벽과 접촉한다.
하나 이상의 제3 실시예에서, 집적 회로(IC)를 형성하는 방법은 제1 인터커넥트 피쳐 및 제2 인터커넥트 피쳐를 기판 위에 형성하는 단계를 포함하며, 제1 및 제2 인터커넥트 피쳐들 사이에 배치되는 제1 유전체 재료는 제1 및 제2 인터커넥트 피쳐들의 상부 표면들과 평탄화된다. 방법은 제1 및 제2 인터커넥트 피쳐들 위에 그리고 제1 및 제2 인터커넥트 피쳐들 사이의 제1 유전체 재료 위에 개재 유전체 층을 퇴적시키는 단계를 더 포함한다. 방법은 제1 인터커넥트 피쳐의 상부 표면을 노출시키고 제1 및 제2 인터커넥트 피쳐들 사이의 제1 유전체 재료 상부 표면의 적어도 일부분을 리세싱하는 개구를 개재 유전체 층을 통해 패터닝하는 단계를 더 포함한다. 방법은 제1 유전체 재료의 리세싱된 부분 내에 금속을 퇴적시키지 않고 제1 인터커넥트 피쳐의 상부 표면 상에 금속을 퇴적시키는 것에 의해 전도성 비아 포스트를 형성하는 단계를 더 포함한다. 방법은 제1 유전체 재료의 리세싱된 부분을 제2 유전체 재료로 백필링하는 단계를 더 포함한다.
다른 하나 이상의 제3 실시예에서는, 전도성 비아 포스트를 형성하는 단계가 Ni, Cu, Co, Ru, Pd, Pt, 또는 Au 중의 적어도 하나를 선택적으로 퇴적시키는 단계를 더 포함한다. 제1 및 제2 인터커넥트 피쳐들을 형성하는 단계는 선택적 퇴적의 전도성 충전 금속을 무전해 퇴적을 억제하는 라이너로 클래딩하는 단계를 더 포함한다.
다른 하나 이상의 제3 실시예에서는, 충전 금속을 클래딩하는 단계가 제1 및 제2 인터커넥트 피쳐들의 측벽들을 선택적으로 오염시키는 단계를 더 포함한다.
다른 하나 이상의 제3 실시예에서는, 제1 유전체 재료의 리세싱된 부분을 백필링하는 단계는 전도성 인터커넥트 피쳐의 측벽 상에 그리고 비아 포스트의 측벽 위에 베이스 유전체 층을 등각 퇴적시키는 단계, 및 베이스 유전체 층 위에 상부 유전체 층을 비등각 퇴적시켜서, 비아 포스트의 상부 표면 위에 있는 상부 유전체 층의 상부 표면을 평탄화시키는 단계를 더 포함한다.
하나 이상의 제4 실시예에서, 집적 회로(IC) 인터커넥트 구조체는 기판 위에 배치되는 제1 유전체 재료 내에 매립되며 제1 간격만큼 측방향으로 이격되는 한 쌍의 제1 전도성 인터커넥트 피쳐들, 및 인터커넥트 피쳐들 중의 하나의 상부 표면과 접촉하게 배치되는 전도성 비아 포스트를 포함한다. IC 구조체는 제1 유전체 재료 위에 배치되는 제2 유전체 재료 내에 매립되며 비아 포스트의 상부 표면과 접촉하게 배치되는 제2 전도성 인터커넥트 피쳐를 더 포함하며, 제2 인터커넥트 피쳐는 비아 포스트로부터 측방향으로 오정렬되고, 그 인터커넥트 피쳐의 하부 표면이 제1 간격과 중첩되어 있다.
다른 하나 이상의 제4 실시예에서, IC 구조체는 비아 포스트가 존재하지 않는 구역들 내에서 인터커넥트 피쳐의 상부 표면 위에 배치되는 개재 유전체 재료를 더 포함하며, 개재 유전체 재료는 제1 간격의 적어도 일부분에 또한 존재하지 않는다.
다른 하나 이상의 제4 실시예에서, 제1 인터커넥트 피쳐들의 쌍은 제1 조성의 충전 금속, 및 충전 금속의 측벽들을 클래딩하는 제2 조성의 인터커넥트 라이너를 포함하는 한 쌍의 인터커넥트 라인들을 포함한다. 제2 인터커넥트 피쳐는 충전 금속, 및 충전 금속의 측벽들을 클래딩하는 인터커넥트 라이너를 포함하는 제3 인터커넥트 라인을 포함한다. 비아 포스트는 제1 인터커넥트 피쳐들의 쌍의 한 피쳐의 충전 금속과 접촉하며 제3 인터커넥트 라인의 인터커넥트 라이너 클래딩과 접촉한다. 비아 포스트는 인터커넥트 충전 금속 및 클래딩과는 다른 제3 조성을 갖는다.
다른 하나 이상의 제4 실시예에서, 비아 포스트는 Ni, Cu, Co, Ru, Pd, Pt, 또는 Au 중의 적어도 하나를 포함하며, P, C, W, 또는 B 불순물들로 도핑된다.
그러나, 전술한 실시예들은 이에 한정되지 않으며, 다양한 구현에서, 전술한 실시예들은 단지 그러한 피쳐들의 서브세트, 그러한 피쳐들의 상이한 순서, 그러한 피쳐들의 다른 조합, 및/또는 명시적으로 열거한 피쳐들이 아닌 추가적인 피쳐들을 포함할 수 있다. 따라서, 본 발명의 범위는 첨부 청구항 및 그러한 청구항들의 모든 등가물을 참조해서 결정되어야 한다.

Claims (20)

  1. 집적 회로(IC) 인터커넥트 구조체(interconnect structure)로서,
    기판 위에 배치되는 제1 유전체 재료 내에 매립되는 전도성 인터커넥트 피쳐(conductive interconnect feature);
    상기 인터커넥트 피쳐의 측벽과 중첩되는 비아 리세스(via recess) - 상기 비아 리세스는 상기 제1 유전체 재료 내에, 또는 개재 유전체 재료(intervening dielectric material) 내에 비평면(non-planarity)을 정의하며, 상기 개재 유전체 재료는 상기 제1 유전체 재료와 상기 개재 유전체 재료 위에 배치되는 제2 유전체 재료 사이에 배치됨 -; 및
    상기 인터커넥트 피쳐의 상부 표면과 접촉하게 배치되는 전도성 비아 포스트(conductive via post)
    를 포함하고, 상기 제2 유전체 재료는 상기 비아 리세스 내에 또한 배치되는, IC 인터커넥트 구조체.
  2. 제1항에 있어서,
    상기 비아 리세스는 상기 인터커넥트 피쳐의 측벽을 노출시키는 비평면을 상기 제1 유전체 재료 내에 정의하며;
    상기 전도성 비아 포스트는 상기 인터커넥트 피쳐의 측벽에는 실질적으로 존재하지 않으며; 상기 비아 리세스의 측방향 치수를 초과하는 상기 제1 유전체 층의 상부 표면이 상기 인터커넥트 피쳐의 상부 표면과 평면을 이루며;
    상기 제1 및 제2 유전체 재료들은 상기 비아 리세스를 디마킹(demarking)하는 계면을 형성하는, IC 인터커넥트 구조체.
  3. 제1항에 있어서, 상기 제1 및 제2 유전체 재료들은 상기 비아 리세스를 디마킹하는 계면을 형성하며;
    개재 유전체 재료가, 상기 비아 리세스가 존재하지 않는 구역들 내에서 상기 제1 및 제2 유전체 재료들 사이에 배치되며, 또한 상기 비아 포스트가 존재하지 않는 구역들에서 상기 인터커넥트 피쳐의 상부 표면 위에 또한 배치되는, IC 인터커넥트 구조체.
  4. 제1항에 있어서,
    상기 인터커넥트 라인은 제1 조성의 충전 금속(fill metal) 및 상기 충전 금속의 측벽들을 클래딩(cladding)하는 제2 조성의 인터커넥트 라이너(interconnect liner)를 포함하며;
    상기 비아 포스트는 상기 충전 금속과 접촉하며;
    상기 리세스 내에 배치되는 상기 제2 유전체 재료는 상기 인터커넥트 라이너와 접촉하는, IC 인터커넥트 구조체.
  5. 제1항에 있어서, 상기 인터커넥트 라인은:
    상기 비아 포스트 재료의 무전해 형성에 적합한 제1 금속 조성의 충전 금속; 및
    상기 충전 금속의 측벽들을 클래딩하는 인터커넥트 라이너
    를 포함하고, 상기 라이너는 상기 비아 포스트 재료의 무전해 형성에 부적합한 제2 조성을 갖는, IC 인터커넥트 구조체.
  6. 제1항에 있어서,
    상기 비아 포스트는 Ni, Cu, Co, Ru, Pd, Pt, 또는 Au 중의 적어도 하나를 포함하고, P, C, W, 또는 B 불순물들로 도핑되며;
    상기 인터커넥트 라인은:
    충전 금속; 및
    상기 충전 금속의 측벽들을 클래딩하는 인터커넥트 라이너
    를 포함하고, 상기 라이너는 금속 질화물, 금속 산화물, 또는 상기 제1 유전체 재료와는 다른 조성을 갖는 비금속 유전체를 더 포함하는 IC 인터커넥트 구조체.
  7. 제1항에 있어서,
    상기 비아 포스트는 상기 제2 유전체 재료 내에 매립되며, 상기 제2 유전체 재료의 두께는 상기 비아 포스트의 z-높이를 초과하는 IC 인터커넥트 구조체.
  8. 제1항에 있어서,
    상기 비아 포스트는 상기 제2 유전체 재료 내에 매립되고, 상기 제2 유전체 재료의 두께는 상기 비아 포스트의 z-높이를 초과하며;
    상기 제2 유전체 재료는:
    상기 비아 리세스 내에 배치되고 상기 비아 포스트를 클래딩하는 컨포멀 베이스 층(conformal base layer); 및
    상기 베이스 층 위에 배치되는 비컨포멀 상부 층(non-conformal top layer) - 상기 상부 층은 상기 비아 포스트의 z-높이를 초과하는 두께를 가짐 -
    을 포함하는 유전체 스택을 포함하는, IC 인터커넥트 구조체.
  9. 제1항에 있어서,
    상기 비아 포스트의 상부 표면에 배치되는 제2 전도성 인터커넥트 피쳐를 더 포함하며, 상기 제2 전도성 피쳐는 상기 비아 포스트의 상부 표면의 에지를 넘어 연장되고 상기 비아 포스트의 측벽의 일부분과 접촉하는 IC 인터커넥트 구조체.
  10. 제1항에 있어서,
    상기 전도성 인터커넥트 피쳐는 상기 제1 유전체 재료 내에 매립되고 제1 간격만큼 측방향으로 이격되는 한 쌍의 인터커넥트 피쳐들 중의 하나이며;
    상기 비아 리세스는 상기 제1 간격 내에 배치되며;
    상기 한 쌍의 인터커넥트 피쳐들 중의 제1 인터커넥트 피쳐의 상부 표면과 접촉하는 상기 비아 포스트의 하부는 상기 한 쌍의 인터커넥트 구조체들 중의 제2 인터커넥트 구조체의 상부 표면으로부터 적어도 상기 제1 간격만큼 측방향으로 이격되는, IC 인터커넥트 구조체.
  11. 집적 회로(IC) 인터커넥트 구조체를 제조하는 방법으로서,
    기판 위의 제1 유전체 재료 내에 매립되는 전도성 인터커넥트 피쳐를 형성하는 단계;
    상기 전도성 인터커넥트 피쳐의 상부 표면 및 측벽을 노출시키는 비아 개구(via opening)를 패터닝하는 단계; 및
    상기 측벽에 대해 선택적으로 상기 인터커넥트 피쳐의 상부 표면 상에 전도성 비아 포스트를 형성하는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 전도성 인터커넥트 피쳐를 형성하는 단계는 후속하는 무전해 퇴적을 촉매화(catalyzing)하기에 적합한 제1 금속 조성의 충전 금속을 상기 후속하는 무전해 퇴적을 촉매화하기에 부적합한 라이너 재료로 클래딩하는 단계를 더 포함하며; 상기 전도성 비아 포스트를 형성하는 단계는 비촉매성 라이너(non-catalytic liner) 상에 비아 금속을 퇴적시키지 않고 촉매성 충전 금속(catalytic fill metal) 상에 비아 금속을 무전해 퇴적시키는 단계를 더 포함하는 방법.
  13. 제11항에 있어서, 상기 제1 유전체 재료 위에, 상기 전도성 인터커넥트 피쳐의 측벽 위에, 그리고 상기 비아 포스트의 측벽 위에 제2 유전체 재료를 퇴적시키는 단계를 더 포함하는 방법.
  14. 제11항에 있어서, 상기 제1 유전체 재료 위에, 상기 전도성 인터커넥트 피쳐의 측벽 위에, 그리고 상기 비아 포스트의 측벽 위에 제2 유전체 재료를 퇴적시키는 단계를 더 포함하며, 상기 제2 유전체 재료를 퇴적시키는 단계는:
    상기 전도성 인터커넥트 피쳐의 측벽 상에, 그리고 상기 비아 포스트의 측벽 위에 베이스 유전체 층을 등각 퇴적(conformally depositing)시키는 단계; 및
    상기 베이스 유전체 층 위에 상부 유전체 층을 비등각 퇴적(non-conformally depositing)시켜서, 상기 비아 포스트의 상부 표면 위에 있는 상기 상부 유전체 층의 상부 표면을 평탄화하는 단계
    를 더 포함하는 방법.
  15. 제11항에 있어서, 상기 인터커넥트 피쳐의 상부 표면 위에 그리고 상기 제1 유전체 재료 위에 개재 유전체 재료를 퇴적시키는 단계를 더 포함하며;
    상기 비아 개구를 패터닝하는 단계는 상기 인터커넥트 피쳐의 일부분을 노출시키기 위해 또한 상기 인터커넥트 피쳐에 인접하는 상기 제1 유전체 재료 내에 비아 리세스를 형성하기 위해 상기 개재 유전체 재료를 관통하여 에칭시키는 단계를 더 포함하며;
    상기 방법은 상기 비아 리세스를 충전하기 위해 상기 개재 유전체 재료 및 상기 비아 포스트 위에 제2 유전체 재료를 퇴적시키는 단계를 더 포함하는 방법.
  16. 제11항에 있어서,
    상기 비아 포스트를 제2 유전체 재료로 둘러싸는 단계;
    상기 제2 유전체 재료 내로 제2 리세스를 에칭하여 상기 비아 포스트의 상부 표면을 노출시키는 단계 - 상기 제2 리세스는 상기 비아 포스트 상부 표면의 에지를 넘어 연장되며 상기 비아 포스트의 측벽의 일부분을 노출시킴 -; 및
    상기 제2 리세스 내에 제2 인터커넥트 피쳐를 퇴적시키는 단계 - 상기 제2 인터커넥트 피쳐는 비아 포스트의 상부 표면 및 측벽과 접촉함 -
    를 더 포함하는 방법.
  17. 집적 회로(IC) 인터커넥트 구조체로서,
    기판 위에 배치되는 제1 유전체 재료 내에 매립되며 제1 간격만큼 측방향으로 이격되는 한 쌍의 제1 전도성 인터커넥트 피쳐들;
    상기 인터커넥트 피쳐들 중의 하나의 상부 표면과 접촉하게 배치되는 전도성 비아 포스트; 및
    상기 제1 유전체 재료 위에 배치되는 제2 유전체 재료 내에 매립되며, 상기 비아 포스트의 상부 표면과 접촉하게 배치되는 제2 전도성 인터커넥트 피쳐
    를 포함하고, 상기 제2 인터커넥트 피쳐는 상기 비아 포스트로부터 측방향으로 오정렬되고, 상기 인터커넥트 피쳐의 하부 표면이 상기 제1 간격과 중첩되어 있는, 집적 회로(IC) 인터커넥트 구조체.
  18. 제17항에 있어서, 상기 비아 포스트가 존재하지 않는 구역들 내에서 상기 인터커넥트 피쳐의 상부 표면 위에 배치되는 개재 유전체 재료를 더 포함하며, 상기 개재 유전체 재료는 상기 제1 간격의 적어도 일부분에 또한 존재하지 않는 IC 인터커넥트 구조체.
  19. 제17항에 있어서,
    상기 제1 인터커넥트 피쳐들의 쌍은 제1 조성의 충전 금속, 및 상기 충전 금속의 측벽들을 클래딩하는 제2 조성의 인터커넥트 라이너를 포함하는 한 쌍의 인터커넥트 라인들을 포함하며;
    상기 제2 인터커넥트 피쳐는 상기 충전 금속, 및 상기 충전 금속의 측벽들을 클래딩하는 인터커넥트 라이너를 포함하는 제3 인터커넥트 라인을 포함하며;
    상기 비아 포스트는 상기 제1 인터커넥트 피쳐들의 쌍 중의 한 피쳐의 상기 충전 금속과 접촉하며 상기 제3 인터커넥트 라인의 인터커넥트 라이너 클래딩과 접촉하며;
    상기 비아 포스트는 상기 인터커넥트 충전 금속 및 클래딩과는 다른 제3 조성을 갖는, IC 인터커넥트 구조체.
  20. 제17항에 있어서, 상기 비아 포스트는 Ni, Cu, Co, Ru, Pd, Pt, 또는 Au 중 적어도 하나를 포함하며, P, C, W, 또는 B 불순물들로 도핑되는, IC 인터커넥트 구조체.
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