KR102309368B1 - 보이드-가속화된 파괴를 갖는 ｍｏｓ 안티퓨즈 - Google Patents

보이드-가속화된 파괴를 갖는 ｍｏｓ 안티퓨즈 Download PDF

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Abstract

전극에 형성된 보이드 또는 심에 의해 유도되는 가속화된 유전체 파괴를 갖는 MOS 안티퓨즈가 개시되어 있다. 일부 실시예들에서, MOS 안티퓨즈가 유전체 파괴를 겪는 프로그래밍 전압은 MOS 안티퓨즈 유전체의 적어도 일부에 대한 의도적인 손상을 통해 감소된다. 일부 실시예들에서, 임계 종횡비를 갖는 개구 내로의 전극 재료의 백필링 동안 형성된 심을 갖는 전극 재료의 에치백 동안에 손상이 도입될 수 있다. 추가 실시예들에서, MOS 안티퓨즈 비트-셀은 MOS 트랜지스터 및 MOS 안티퓨즈를 포함한다. MOS 트랜지스터는 미리 결정된 전압 임계 스윙을 유지하는 게이트 전극을 갖는 한편, MOS 안티퓨즈는 보이드 가속화된 유전체 파괴를 갖는 게이트 전극을 갖는다.

Description

보이드-가속화된 파괴를 갖는 ＭＯＳ 안티퓨즈{MOS ANTIFUSE WITH VOID-ACCELERATED BREAKDOWN}
본 명세서에 설명된 실시예들은 일반적으로 집적 회로들(IC들) 및 모놀리식 반도체 디바이스들에 관한 것이며, 더 구체적으로는 모놀리식 안티퓨즈에 관한 것이다.
모놀리식 IC들은 일반적으로 실리콘 웨이퍼와 같은 평면 기판 위에 제조되는 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET들)과 같은 다수의 트랜지스터를 포함한다.
IC들은 종종 적어도 하나의 안티퓨즈를 포함한다. 안티퓨즈는 고 저항에서 시작하는 전기 디바이스로서, 이 디바이스에 걸리는 전압이 임계 레벨을 초과할 때에 영구적으로 전도성 경로를 생성하도록 설계된다. 하나의 세대로부터 다른 세대로의 트랜지스터 치수 스케일링에 따라, 안티퓨즈 프로그램 전압을 스케일 다운하는 것이 유리하다.
MOS 안티퓨즈 설계들은 도 1a에 도시된 바와 같이 MOS 트랜지스터 기반 구조체를 종종 이용한다. 기판(5) 상에 배치된 MOS 안티퓨즈(10)는 격리 유전체(15)에 의해 둘러싸인 소스/드레인 콘택들(14) 및 게이트 전극(13)을 이용한다. 게이트 전극(13)이 프로그래밍 전압까지 바이어싱되고 소스/드레인 콘택들(14)이 기준 전위(예를 들어, 접지)로 유지되는 경우, 안티퓨즈 프로그램 회로 경로는 게이트 유전체(11), 공칭 도핑된 반도체 웰 또는 핀(8), 및 고농도로 도핑된 반도체 소스/드레인(9)을 통과한다. 프로그래밍 동작 중의 전도성 경로의 형성은 게이트 유전체(11)를 영구적으로 파괴하는 것을 수반하고, 이는 게이트 전극(13)과 소스/드레인 콘택들(14) 사이의 저항을 변경한다. 게이트 유전체(11)가 손상되지 않는 경우, 안티퓨즈(10)는 통상적인 MOSFET 특성들을 나타낸다. 게이트 유전체(11)가 유전체 파괴(dielectric breakdown)를 경험하는 경우, 안티퓨즈(10)는 통상적인 MOSFET 특성들을 갖지 않을 것이며, 대신에 연관된 프로그래밍되는 안티퓨즈 저항을 가질 것이다.
더 낮은 안티퓨즈 프로그램 전압들을 제공하는 MOS 안티퓨즈 아키텍처들 및 연관된 제조 기술들이 유리하다.
본 명세서에 설명된 자료는 첨부 도면들에서 제한이 아니라 예로서 예시되어 있다. 예시의 단순성 및 명료성을 위해, 도면들에 예시된 요소들은 반드시 비례에 맞춰 그려진 것은 아니다. 예를 들어, 일부 요소들의 치수들은 명료성을 위해 다른 요소들에 비해 과장될 수 있다. 또한, 적절한 것으로 고려되는 경우, 대응하거나 유사한 요소들을 지시하기 위해서 도면들 사이에 참조 라벨들이 반복되었다. 도면들에서:
도 1a는 종래의 모놀리식 MOS 안티퓨즈의 단면도이다.
도 1b는 실시예에 따른, 보이드-가속화된 파괴를 갖는 모놀리식 MOS 안티퓨즈의 단면도이다.
도 2, 도 3 및 도 4는 실시예들에 따른, 보이드-가속화된 파괴를 갖는 MOS 안티퓨즈와 집적되는 MOSFET의 단면도들이다.
도 5a는 실시예에 따른, 보이드-가속화된 파괴를 갖는 MOS 안티퓨즈를 형성하는 방법을 예시한 흐름도이다.
도 5b는 실시예에 따른, 보이드-가속화된 파괴를 갖는 MOS 안티퓨즈 및 MOSFET을 형성하는 방법을 예시한 흐름도이다.
도 5c는 실시예에 따른, 보이드-가속화된 파괴를 갖는 MOS 안티퓨즈 및 MOSFET을 형성하는 방법을 예시한 흐름도이다.
도 6a, 도 6b, 도 6c, 도 6d, 도 6e, 도 6f 및 도 6g는 실시예에 따른, 도 5c에 도시된 방법에서의 선택된 동작들이 수행됨에 따라 전개되는 보이드-가속화된 파괴를 갖는 MOS 안티퓨즈와 집적되는 MOSFET의 단면도들이다.
도 7은 본 발명의 실시예들에 따른 보이드-가속화된 파괴를 갖는 MOS 안티퓨즈를 이용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시한다.
도 8은 본 발명의 실시예에 따른 전자 컴퓨팅 디바이스의 기능 블록도이다.
첨부 도면들을 참조하여 하나 이상의 실시예가 설명된다. 특정 구성들 및 배열들이 상세하게 도시 및 논의되지만, 이것은 단지 예시의 목적으로 행해진다는 점이 이해되어야 한다. 관련 기술분야의 통상의 기술자라면, 본 설명의 사상 및 범위로부터 벗어나지 않으면서 다른 구성들 및 배열들이 가능하다는 점을 인식할 것이다. 본 명세서에 설명된 기술들 및/또는 배열들은 본 명세서에 상세하게 설명된 것 이외의 다양한 다른 시스템들 및 애플리케이션들에서 이용될 수 있다는 점이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하며 예시적인 실시예들을 예시하는 첨부 도면들에 대한 참조가 이루어진다. 또한, 다른 실시예들이 이용될 수 있고, 청구 대상의 범위로부터 벗어나지 않으면서 구조적 및/또는 논리적 변경들이 이루어질 수 있다는 점이 이해되어야 한다. 방향들 및 참조들, 예를 들어 상방(up), 하방(down), 최상부(top), 최하부(bottom) 등은 단지 도면들에서의 피처들의 설명을 용이하게 하기 위해 이용될 수 있다는 점에 또한 유의해야 한다. "상부(upper)"와 "하부(lower)" 및 "위에(above)"와 "아래에(below)"와 같은 용어들은 예시된 X-Z 좌표들을 참조하여 이해될 수 있으며, "인접(adjacent)"과 같은 용어들은 X, Y 좌표들 또는 비-Z 좌표들을 참조하여 이해될 수 있다. 상대적인 위치 용어들은 본 명세서에서 "제1", "제2", "제3" 등과 같은 열거형 라벨들보다 더 명확할 수 있는 방식으로 하나의 구조적 피처를 다른 것과 구별하는 라벨들로서 이용될 뿐이다.
다음의 설명에서, 다수의 상세가 제시되지만, 본 발명은 이러한 특정 상세들 없이 실시될 수 있다는 점이 본 기술분야의 통상의 기술자에게 명백할 것이다. 일부 경우에, 본 발명을 모호하게 하는 것을 회피하기 위해서 잘 알려진 방법들 및 디바이스들은 상세하게 보다는 블록도 형태로 도시된다. 본 명세서 전체에 걸쳐 "실시예(an embodiment)" 또는 "일 실시예(one embodiment)"에 대한 언급은, 이 실시예와 관련하여 설명된 특정 피처, 구조, 기능 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 장소들에서의 "실시예에서" 또는 "일 실시예에서"라는 어구의 출현은 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 피처들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 결합될 수 있다. 예를 들어, 2개의 실시예와 연관된 특정 피처들, 구조들, 기능들 또는 특성들이 상호 배타적이지 않은 임의의 경우에 제1 실시예는 제2 실시예와 결합될 수 있다.
본 발명의 설명 및 첨부 청구항들에서 이용되는 바와 같이, 단수 형태들("a", "an" 및 "the")은 컨텍스트가 명확하게 다르게 지시하지 않는 한 복수 형태도 또한 포함하는 것으로 의도된다. 본 명세서에서 이용되는 바와 같은 "및/또는"이라는 용어는 연관되는 열거된 항목들 중 하나 이상의 임의의 그리고 모든 가능한 조합을 포괄하며 지칭한다고 또한 이해될 것이다.
"결합된(coupled)" 및 "접속된(connected)"이라는 용어들은, 그들의 파생어와 함께, 본 명세서에서 컴포넌트들 사이의 기능적 또는 구조적 관계들을 설명하는데 이용될 수 있다. 이러한 용어들은 서로에 대한 동의어로서 의도되지는 않는다는 점이 이해되어야 한다. 오히려, 특정 실시예들에서, "접속된"은, 2개 이상의 요소가 서로 직접적으로 물리적, 광학적 또는 전기적 접촉하는 것을 지시하는데 이용될 수 있다. "결합된"은, 2개 이상의 요소가 서로 직접적으로 또는 간접적으로(이들 사이에 다른 개재 요소들을 가짐) 물리적, 광학적 또는 전기적 접촉하는 것, 및/또는 2개 이상의 요소가 (예를 들어, 인과관계에서와 같이) 서로 상호작용하거나 협력하는 것을 지시하는데 이용될 수 있다.
본 명세서에서 이용되는 바와 같은 "위에(over)", "아래에(under)", "사이에(between)" 및 "상에(on)"라는 용어들은 이러한 물리적 관계들이 주목할만한 경우에 하나의 컴포넌트 또는 재료의 다른 컴포넌트들 또는 재료들에 대한 상대적인 위치를 지칭한다. 예를 들어, 재료들의 컨텍스트에서, 다른 것 위에 또는 아래에 배치된 하나의 재료 또는 재료 층은 직접적으로 접촉할 수도 있고, 또는 하나 이상의 개재 재료 층을 가질 수도 있다. 또한, 2개의 재료들 또는 재료 층들 사이에 배치된 하나의 재료는 이러한 2개의 층과 직접적으로 접촉할 수도 있고, 또는 하나 이상의 개재 층을 가질 수도 있다. 대조적으로, 제2 재료 또는 재료 층 "상의" 제1 재료 또는 재료 층은 그 제2 재료/재료 층과 직접적으로 접촉한다. 컴포넌트 어셈블리들의 컨텍스트에서 유사한 차이들이 이루어질 것이다.
본 설명 전체에 걸쳐 그리고 청구항들에서 이용되는 바와 같이, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"이라는 용어에 의해 연결되는 항목들의 리스트는 열거된 항목들의 임의의 조합을 의미할 수 있다. 예를 들어, "A, B 또는 C 중 적어도 하나"라는 어구는 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B 및 C를 의미할 수 있다.
모놀리식 MOS 안티퓨즈 및 MOS 안티퓨즈 비트-셀들뿐만 아니라, 이러한 구조체들을 제조하기 위한 예시적인 기술들이 본 명세서에 설명된다. MOS 안티퓨즈의 단자로서 이용되는 게이트 전극의 퇴적 동안 형성되는 보이드 또는 심(seam)이 MOS 안티퓨즈에서의 유전체 파괴를 가속화하기 위해 이용된다. 일부 실시예들에서, MOS 안티퓨즈가 유전체 파괴를 겪는 프로그래밍 전압은 MOS 안티퓨즈 게이트 유전체의 적어도 일부에 대한 의도적인 손상을 통해 감소된다. 일부 실시예들에서, 게이트 전극 재료의 에치백이 게이트 전극 백필링 프로세스(backfilling process) 동안 형성된 심을 노출시키므로 안티퓨즈 게이트 유전체 손상이 도입될 수 있다. 에치백 동안, 심은 개방되어, 그 이후의 에치백 프로세스 또는 다른 프로세스에 대해 하부의 게이트 유전체 층을 노출시킬 수 있으며, 이는 하나 이상의 전기적 파괴 메커니즘(electrical breakdown mechanism)에 대한 막의 저항을 저하시키는 방식으로 게이트 유전체를 손상시킬 수 있다. 추가 실시예들에서, MOS 안티퓨즈 비트-셀은 MOS 트랜지스터 및 MOS 안티퓨즈를 포함한다. MOS 트랜지스터는 노출된 심이 없는 게이트 전극을 가지며, 미리 결정된 전압 임계 스윙(voltage threshold swing)을 유지한다. MOS 안티퓨즈는 노출된 심이 있는 게이트 전극을 가지며, 가속화된 유전체 파괴를 나타낸다.
가속화된 파괴의 경우, MOS 커패시터에 대한 유전체 파괴 전압(dielectric breakdown voltage)은 특정 MOS 스택의 기준 파괴 전압보다 낮다. 유리한 실시예들에서, 유전체 파괴는 기준 MOS 스택에 대해 전형적인 기준 파괴 임계치(예를 들어, < 4.0V 게이트-대-드레인 파괴 전압) 아래로 가속화될 수 있다. 기준 MOS 스택은, 예를 들어 MOS 안티퓨즈 비트-셀에서, 보이드-가속화된 파괴를 갖는 MOS 안티퓨즈와 집적되는 MOSFET에서 추가로 이용될 수 있다.
도 1b는 실시예에 따른, 보이드-가속화된 파괴를 갖는 모놀리식 MOS 안티퓨즈의 단면도이다. 이 단면도는 평면 및 비평면(예를 들어, 핀) MOS 안티퓨즈 구조체들 양쪽 모두에 적용가능하다. 평면 실시예와 비평면 실시예 사이의 구조적 차이들은 도 1b에 예시된 평면을 벗어난 축을 따라 더 명백할 것이지만, 예시되어 있지 않은데, 그 이유는 본 명세서의 실시예들이 이러한 피처들에 독립적이며, 따라서 평면 및 비평면 기술들에 동등하게 적용가능하기 때문이다.
MOS 안티퓨즈(100)는 기판(105) 위에 배치된 반도체 채널 영역(108)을 포함한다. 기판(105)은, 반도체 기판, SOI(semiconductor-on-insulator) 기판 또는 절연체 기판(예를 들어, 사파이어) 등, 및/또는 이들의 조합과 같지만 이에 제한되지는 않는, IC를 형성하기에 적합한 임의의 기판일 수 있다. 하나의 예시적인 실시예에서, 기판(105)은, 실리콘과 같지만 이에 제한되지는 않는 실질적으로 단결정질 반도체를 포함한다. 예시적인 반도체 조성들은, IV족 시스템, 예컨대 실리콘, 게르마늄 또는 이들의 합금; III-V족 시스템, 예컨대 GaAs, InP, InGaAs 등; 또는 III-N족 시스템, 예컨대 GaN을 또한 포함한다.
반도체 소스 영역(110A) 및 반도체 드레인 영역(110B)이 채널 영역(108)의 대향 측면들 상에 배치되고, 채널 영역(108)의 전도형과는 반대인 전도형을 갖는다. 채널 영역(108)은 실질적으로 도핑되지 않을(즉, 기판(105)에 비해 의도적으로 도핑되지 않을) 수 있다. 그러나, 예시적인 실시예에서, 채널 영역(108)은 특정 전도형(예를 들어, p형)의 공칭 도핑 레벨(nominal doping level)을 갖는 한편, 소스, 드레인 영역(110, 111)은 상보적 전도형(예를 들어, n형)의 공칭 도핑 레벨을 갖는다. 소스 콘택(114A)이 소스 영역(110A)과 인터페이싱하는 한편, 드레인 콘택(114B)이 드레인 영역(110B)과 인터페이싱한다. 반도체 소스, 드레인 영역(110A, 110B)의 조성에 적합한 것으로 알려진 임의의 콘택 금속화(예를 들어, 양호한 옴 거동을 제공함)가 이용될 수 있다.
콘택 금속화는 유전체 재료(115, 125)에 의해 둘러싸인다. 격리 유전체(115) 및 개재 스페이서 유전체(125)는, 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 또는 로우-k 재료(예를 들어, 탄소 도핑된 실리콘 이산화물(SiOC), 다공성 유전체 등)와 같지만 이에 제한되지는 않는 임의의 알려진 유전체 재료들일 수 있다. 스페이서 유전체(125)는 진보된 CMOS 기술에서 공칭 두께, 예를 들어 20nm 이하를 갖는다. 격리 유전체(115)는 소스, 드레인 콘택(114A, 114B)과의 평탄화를 수용하기 위해 임의의 두께일 수 있다.
채널 영역(108) 위에 게이트 유전체(120)가 배치된다. 게이트 유전체(120)는 임의의 유전체 재료이며, MOS 스택 내에서 적합한 기능을 제공하는 것으로 알려진 임의의 두께를 가질 수 있지만, 게이트 유전체(120)의 조성 및 물리 두께 양쪽 모두는 MOS 커패시터의 공칭 유전체 파괴 전압(예를 들어, 게이트-대-드레인)에 영향을 미치고, 본 명세서의 실시예들에 따른 유전체 파괴의 가속화에 또한 영향을 미칠 수 있다. 3.9 내지 약 8의 범위의 벌크 유전 상수를 갖는 재료들, 예컨대 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SON)이 게이트 유전체(120)에 이용될 수 있다. 그러나, 유리한 실시예들에서, 게이트 유전체(120)는 적어도 10의 벌크 유전 상수를 갖는 하이-k 유전체 재료이다. 예시적인 하이-k 재료들은 금속 산화물(예를 들어, HfO2) 및 금속 실리케이트를 포함하지만, 이에 제한되지는 않는다. 게이트 유전체(120)는 또한 하나보다 많은 유전체(예를 들어, 전술한 재료들의 2개 이상의 박막)의 라미네이트 스택일 수 있다. 게이트 유전체(120)는 누설 전류 등과 같은 전형적인 MOS 스택 파라미터들에 의해 제한되는 바와 같은 유전체 조성의 함수일 수 있는 물리 두께의 범위를 가질 수 있다. 예시적인 실시예들에서, 게이트 유전체(120)는 원하는 등가 산화물 두께(equivalent oxide thickness)(EOT), 예를 들어 10nm 이하를 달성하기 위해 그것의 벌크 비유전율(relative permittivity)에 종속하는 공칭 두께를 갖는다.
게이트 유전체(120)는 게이트 전극(130)으로부터 채널 영역(108)을 분리시킨다. 게이트 전극(130)은 스페이서 유전체(125)에 의해 소스, 드레인 콘택(114A, 114B)으로부터 추가로 분리된다. 게이트 전극(130)의 재료 조성 및 치수는 광범위하게 변할 수 있지만, 조성 및 치수 양쪽 모두는 본 명세서의 실시예들에 따른 안티퓨즈 게이트 유전체 파괴의 가속화에 영향을 미칠 수 있다. 게이트 전극(130)은 원하는 일함수를 제공하는 임의의 재료(예를 들어, n형, p형 또는 미드갭(mid-gap) 재료)를 포함할 수 있다. 일함수 재료는 적절한 금속을 포함하는 것에 의해 또는 폴리실리콘과 같지만 이에 제한되지는 않는 반도체 게이트 전극 재료를 도핑하는 것에 의해 다양한 일함수 타겟들을 수용하도록 변할 수 있다. 게이트 유전체(120)에 인터페이싱하는 일함수 재료에 추가하여, 게이트 전극(130)은 일함수 재료 위에 배치된 벌크 또는 "충전(fill)" 재료를 더 포함할 수 있다. 예시적인 실시예들에서, 충전 재료는 대부분의 게이트 전극 z-높이(Hg)를 차지한다. 충전 금속의 조성 및 치수는 본 명세서의 실시예들에 따른 안티퓨즈 게이트 유전체 파괴의 가속화에 영향을 미칠 수 있다. 아래에 추가로 설명되는 바와 같이, 유리한 실시예들에서, 적어도 게이트 전극(130)의 충전 재료는 충분한 등각성(conformality)을 갖는 기술에 의해 퇴적되는 것으로 수정가능하다. 예시적인 충전 재료들은 금속 및 반도체(예를 들어, 폴리실리콘)를 포함한다. 유리한 실시예들에서, 게이트 전극(130)은 텅스텐(W) 충전을 포함한다. 다른 예시적인 전극 충전 금속 실시예들은 구리(Cu), 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 코발트(Co) 및 그들의 합금 중 임의의 것을 포함한다.
실시예들에서, 게이트 전극(130)은 게이트 유전체(120)와의 계면으로부터의 z-높이(Hg)를 가지며, 채널 영역(108)에 걸쳐 (예를 들어, y 축으로) 게이트 길이(L1)를 갖는다. z-높이(Hg)는 다양한 인자들의 함수로서 광범위하게, 예를 들어 10nm 내지 100nm에서 변할 수 있다. 도 1b에 추가로 예시된 바와 같이, z-높이(Hg)는 스페이서 유전체(125) 및/또는 소스, 드레인(114A, 114B)의 대응하는 z-높이(예를 들어, Hg와 동일한 기준 평면으로부터 측정된 z-높이(H2)) 미만이다. 캡핑 재료(140)가 게이트 전극(130) 위에 배치된다. 게이트 캡핑 재료(140)는 게이트 전극(130)의 최상부 표면 위에 전기적 격리를 제공할 수 있으며, 예시적인 실시예에서는 게이트 스택을 스페이서 유전체(125)와 실질적으로 평탄화한다. 게이트 캡핑 재료(140)는 게이트 유전체(120), 격리 유전체(115) 및 스페이서 유전체(125) 중 하나 이상과 동일한 조성을 가질 수 있거나, 또는 임의의 및/또는 모든 다른 유전체들과는 다른 조성을 가져, 재료들 사이에서 선택적으로 에칭하는 것을 허용할 수 있다. 예시적인 실시예들에서, 게이트 캡핑 재료(140)는 SiO, SiON, SiN, SiCN, SiC, 로우-k 유전체(예를 들어, 탄소 도핑된 산화물) 등 중 하나 이상을 포함한다. 게이트 캡핑 재료(140)는 또한 금속이나 반도체(예를 들어, 폴리실리콘)일 수 있다.
실시예들에서, MOS 안티퓨즈 게이트 전극은 게이트 전극의 최상부 표면으로부터 게이트 전극의 z-높이를 통하여 하향 연장되는 심을 포함한다. 본 발명자들은 이 전극에서의 심이 안티퓨즈 유전체 파괴를 유리하게 가속화하기 위한 기초를 제공한다고 발견하였다. 이론에 얽매이지 않지만, 게이트 전극 심은 이 심의 개방에 후속하여 수행되는 처리가 게이트 유전체(120)의 하나 이상의 특성을 변경하는 것(예를 들어, 게이트 유전체(120)를 손상시키는 것)을 가능하게 한다고 현재 이해된다. 도 1b에 예시된 예시적인 실시예에서, 게이트 전극(130)은, 최상부 표면(130T)으로부터 z-높이(Hg)를 통하여 게이트 유전체(120)에 접근하도록 연장되는 심(150)을 포함한다. 예시된 실시예에서, 심(150)은 게이트 유전체(120)에 연결된다. 그러나, 다른 실시예들에서, 게이트 전극 심(150)은 게이트 유전체(120)와 교차하지는 않고, 대신에 게이트 전극(130) 내에서 종단한다. 예를 들어, 게이트 전극(130)이 일함수 금속 위에 배치된 충전 금속을 포함하는 일 실시예에서, 심(150)은 일함수 금속을 통하여 연장되지는 않는다. 이러한 실시예들에서, 심(150)은 일함수 금속과 인터페이싱하거나, 또는 충전 금속의 소정의 공칭 최하부 두께만큼 일함수 금속으로부터 분리될 수 있다.
심(150)은 게이트 전극(130)과 동일하거나 다른 조성을 가질 수 있는 재료에 의해 부분적으로 또는 완전히 백필링될 수도 있고 실질적으로 충전되지 않을 수도 있다(즉, 보이드). 도시된 예시적인 실시예에서, 게이트 전극 심(150)은 하나 이상의 충전되지 않은 보이드를 포함한다. 심(150)이 예를 들어 게이트 캡핑 재료(140)에 의해 적어도 부분적으로 백필링되는 실시예들에 있어서, 심(150)은, 미세구조 및/또는 조성이 게이트 전극(130) 내에서 불연속적인 데코레이트되지 않은 재료 계면(decorated material interface)일 수 있다. 게이트 전극 심(150)이 충전되지 않은 보이드를 포함하는 경우에도, 이러한 보이드는 게이트 캡핑 재료(140)에 의해 폐색된다. 추가 실시예들에서, 게이트 전극 심(150)은 게이트 전극(130)의 대략 중심에 배치된다. 심(150)은 게이트 전극(130)을 형성하기 위해 이용되는 퇴적 프로세스의 결과로서 측방향으로 게이트 길이(L1)의 대략 1/2에 정렬된다. 이와 같이, 심(150)은 "자기-정렬"되며, 예를 들어 10-20nm L1에 대해 5-10nm만큼 격리 유전체(125)로부터 심(150)을 이격시키기 위해 추가적인 마스킹 프로세스를 요구하지는 않는다.
실시예들에서, 안티퓨즈 게이트 전극 최상부 표면은 비평면이다. 게이트 전극의 z-높이를 통하여 연장되는 심 주위에 함몰부 또는 디봇(divot)이 배치된다. 도 1b에 예시된 바와 같이, 게이트 전극(130)은 비평면인 최상부 전극 표면(130T)을 포함한다. 최상부 전극 표면(130T)은 게이트 전극 측벽(130S) 근방에서는 최대 z-높이(Hg)를 가지며, 게이트 전극 심(150) 근방에서는 Hg 미만의 최소 z-높이를 갖는다. 게이트 전극(130)의 이러한 지형적인 피처들은, 게이트 전극을 H2와 같은 소정의 더 큰 z-높이로부터 최대 z-높이(Hg)로 감소시킨 게이트 전극 리세스 에칭을 나타낸다. 아래에 추가로 설명되는 바와 같이, 심(150)의 존재 때문에, 게이트 전극 리세스 에칭은 심(150) 근방에서는 더 급속하게 진행하여, 심(150)의 양측에서 최상부 전극 표면(130T)에 Hg 아래로 함몰부를 형성한다. 그러므로, 이러한 비평면 최상부 게이트 전극 표면은 심-가속화된 게이트 전극 리세스 에칭을 나타낸다. 게이트 전극 에천트 종(gate electrode etchant species)에 대한 게이트 전극 심의 노출이 유전체 파괴를 유리하게 가속화한다고 본 발명자들이 발견하였기 때문에, 비평면의 리세싱된 최상부 게이트 전극 표면(130T)은 보이드-가속화된 유전체 파괴를 갖는 안티퓨즈(100)를 나타낸다(예를 들어, 게이트 유전체(120)는 심(150)에 의해 용이하게 되는 바와 같은 게이트 리세스 프로세스에 대한 노출에 의해 손상될 수 있음).
실시예들에서, MOS 안티퓨즈 비트-셀은 심을 갖는 게이트 전극을 구비한 MOS 안티퓨즈, 및 "심이 없는(seam-free)" 또는 "무심(seamless)" 게이트 전극을 구비한 MOS 트랜지스터(예를 들어, MOSFET)를 포함한다. 특정 실시예들에서, 게이트 전극 심은 게이트 전극의 치수에 종속하는 피처이다. 하나의 이러한 실시예에서, 임계치 아래의 공칭 게이트 길이를 갖는 안티퓨즈 게이트 전극은 심을 포함하는 한편, 임계치 위의 게이트 길이를 갖는 MOSFET 게이트 전극은 심이 없다. 도 2는 피처-크기 종속 실시예에 따른, 보이드-가속화된 파괴를 갖는 MOS 안티퓨즈(100)를 MOSFET(200)과 집적하는 안티퓨즈 비트-셀(201)의 단면도이다. MOS 안티퓨즈(100)는 도 1b와 관련하여 위에서 설명된 임의의 그리고 모든 구조적 피처들을 가질 수 있다. 기능적 안티퓨즈 비트-셀에 대해, MOSFET(200)의 단자는 예를 들어 인터커넥트 금속화 층(도시되지 않음)에 의해 안티퓨즈 게이트 전극(130) 또는 안티퓨즈 드레인 전극(114B)에 결합될 수 있다.
MOSFET(200)은 기판(105)의 제2 부분 위에 배치된 반도체 채널 영역(208)을 더 포함한다. 반도체 채널 영역(208)은 반도체 채널(108)의 전도형과 동일한 전도형을 가질 수 있거나, 상보적인 유형을 가질 수 있다. MOSFET(200)은 반도체 소스 영역(210A) 및 드레인 영역(210B)을 더 포함하고, 이들 각각은 채널 영역(208)에 상보적인 전도형을 갖는다. 소스, 드레인 영역(210A, 210B)은 예를 들어 재성장된 반도체 영역들로서 기판(105) 위에서 채널 영역(208)의 대향 측면들 상에 배치된다. 채널 영역(208)이 채널 영역(108)과 동일한 전도형을 갖는 예시적인 실시예에서, 소스 및 드레인 영역(210A, 210B)은 소스, 드레인 영역(110A, 110B)과 동일한 전도형(예를 들어, n형)을 갖는다. 추가 실시예에서, 비트-셀(201)의 소스 및 드레인 영역은 모두 실질적으로 동일한 조성을 갖는다(예를 들어, 동일한 불순물 레벨로 도핑되는 것 등). MOSFET(200)은 반도체 소스 영역(210A)과 인터페이싱하는 소스 콘택(214A), 및 반도체 드레인 영역(210B)과 인터페이싱하는 드레인 콘택(214B)을 더 포함한다. 예시적인 실시예에서, 소스, 드레인 콘택(214A, 214B)은 소스, 드레인 콘택(114A, 114B)과 동일한 조성을 갖는다. MOSFET(200)은 게이트 유전체(220)를 더 포함한다. 예시적인 실시예에서, 게이트 유전체(220)는 게이트 유전체(120)와 실질적으로 동일한 EOT를 갖는다(예를 들어, 10% 이내). 추가 실시예에서, 게이트 유전체들(120 및 220)은 실질적으로 동일한 조성 및 물리 두께이다. 하나의 유리한 실시예에서, 게이트 유전체들(120 및 220) 양쪽 모두는 동일한 하이-k 유전체 재료를 포함한다.
MOSFET(200)은 게이트 유전체(220)에 의해 채널 영역(208)으로부터 분리된 게이트 전극(230)을 더 포함한다. 게이트 전극(230)은 개재 스페이서 유전체(225)에 의해 소스 및 드레인 콘택(214A, 214B)으로부터 추가로 분리된다. 도 2에 예시된 바와 같이, 게이트 전극(230)은 심이 없어, 심(150)의 등가물이 결여되어 있다. 유리한 실시예들에서, 게이트 전극(230)은 게이트 전극(130)과 동일한 재료 조성(들)을 갖는다. 추가 실시예들에서, 게이트 전극 종횡비(AR) 임계치가 존재하는데, 이 임계치 위에서는 게이트 전극에 심이 존재하고, 이 임계치 아래에서는 전극은 무심이다. 게이트 전극(230)은 게이트 전극(130)보다 낮은 AR을 갖도록 설계될 수 있다. 유리하게는, 게이트 전극(230)은 심 임계치 아래의 AR을 가지므로, 무심이다. 게이트 전극 종횡비는 게이트 전극 z-높이 및 게이트 전극 임계 치수(CD)의 함수이다. 예시적인 실시예들에서, 게이트 전극 z-높이는 게이트 전극 재료가 백필링되는 주변 유전체 재료들의 z-높이(예를 들어, H2), 및 게이트 전극이 후속하여 주변 유전체 재료들에 비해 리세싱되는 양의 함수이다. 도시된 예시적인 실시예에서, 게이트 전극(230)은 게이트 전극(130)과 실질적으로 동일한 "퇴적 시의" z-높이를 갖는데, 그 이유는 이러한 전극들 양쪽 모두가 z-높이(H2)를 갖는 유전체에 의해 둘러싸이기 때문이다. 마찬가지로, 게이트 전극들(130, 230) 양쪽 모두는 각각의 게이트 전극 측벽들에서 측정된 바와 같이 대략 동일한 양만큼 리세싱된다(예를 들어, Hg,1 = Hg,2). 그러므로, 게이트 전극(130)과 게이트 전극(230) 사이의 AR에서의 차이는 주로 MOSFET 게이트 길이(L2)를 안티퓨즈 게이트 길이(L1)보다 더 큰 것으로 정의하는 게이트 전극 CD의 함수이다. 주변 재료들의 z-높이에 종속하여, L2를 정의하는 CD는 게이트 전극(230)의 퇴적 동안 심을 형성하는 것을 회피하도록 미리 결정될 수 있는 한편, 동일한 퇴적 프로세스는 L1을 정의하는 CD에서는 게이트 전극(130)에 심을 형성할 것이다. 예시적인 실시예들에서, L2는 L1보다 적어도 3-5nm 더 크다.
심이 없는 게이트 전극(230) 위에 게이트 전극 캡핑 재료(240)가 배치된다. 예시적인 실시예에서, 캡핑 재료(240)는 안티퓨즈(100)에 대해 설명된 것과 동일한 방식으로 유전체 스페이서들(225) 사이에서 리세싱된 최상부 표면을 백필링한다. 유리한 실시예들에서, 캡핑 재료들(140 및 240)은 동일한 조성을 갖는다. 추가 실시예들에서, MOSFET 게이트 전극(230)은 안티퓨즈 게이트 전극(130)의 최상부 표면보다 더 평면인 최상부 표면을 갖는다. 더 구체적으로는, 게이트 전극(230)의 측벽 z-높이에 비해 게이트 전극(230)의 중심선에 근접한 함몰부는, 있다면, 거의 존재하지는 않는다. 도 2에 예시된 바와 같이, 게이트 전극(230)은, 최상부 전극 표면(230T)이 유전체 스페이서(225), 콘택들(214A, 214B) 및 격리 유전체(115) 아래로 리세싱될지라도, 실질적으로 평면인 최상부 전극 표면(230T)을 포함한다. 이러한 더 평면인 최상부 게이트 전극 표면(230T)은, 게이트 전극 z-높이를 H2와 같은 소정의 더 큰 z-높이로부터 Hg,2로 감소시킨, 게이트 전극(230) 상에서 수행된 리세스 에칭을 나타낸다. 심의 부재 시에, 게이트 전극 리세스 에칭은 전극 최상부 표면(230T)에 걸쳐 더 균일하게 진행한다. 그러므로, 이러한 평면의 리세싱된 최상부 게이트 전극 표면은, 유리하게는 높은 유전체 파괴 전압을 유지하는(즉, 게이트 유전체(220)는 가속화된 유전체 파괴를 경험하지 않음) MOS 스택을 나타낸다.
실시예에서, 게이트 전극 심은 게이트 전극을 형성하는 프로세스에 종속하는 피처이다. 아래에 추가로 설명되는 바와 같이, 2개의 상이한 퇴적 기술, 즉 심이 없는 MOSFET 게이트 전극을 형성하는 하나의 기술, 및 안티퓨즈 유전체 파괴를 가속화하는데 이용될 수 있는 심이 있는 안티퓨즈 게이트 전극을 형성하는 제2 기술이 이용될 수 있다. 이용되는 기술들에 종속하여, 안티퓨즈 게이트 전극은 동일한 기판 상에 집적되는 MOSFET 게이트 전극과는 상이한 조성 및/또는 미세구조를 가질 수 있다. 하나의 이러한 실시예에서, 특정 조성 및/또는 미세구조를 갖는 안티퓨즈 게이트 전극은 심을 포함하는 한편, 상이한 조성 또는 미세구조를 갖는 MOSFET 게이트 전극은 심이 없다. 도 2는 게이트 전극 재료 조성 및/또는 미세구조에 영향을 미치는 상이한 퇴적 프로세스들을 이용하는 실시예에 따른, 보이드-가속화된 파괴를 갖는 MOS 안티퓨즈(100)를 MOSFET(300)과 집적하는 안티퓨즈 비트-셀(301)의 단면도이다. MOS 안티퓨즈(100)는 도 1b와 관련하여 위에서 설명된 임의의 그리고 모든 구조적 피처들을 가질 수 있다. MOSFET(300)은 안티퓨즈 비트-셀을 형성하기 위해 안티퓨즈 게이트 전극(130) 또는 안티퓨즈 드레인 전극(114B)에 예를 들어 인터커넥트 금속화 층(도시되지 않음)에 의해 결합된 단자를 가질 수 있다.
MOSFET(300)은 기판(105)의 제2 부분 위에 배치된 반도체 채널 영역(208)을 포함한다. 반도체 채널 영역(208)은 반도체 채널(108)의 전도형과 동일한 전도형을 가질 수 있거나, 상보적인 유형을 가질 수 있다. MOSFET(300)은 반도체 소스 영역(210A) 및 드레인 영역(210B)을 더 포함하고, 이들 각각은 채널 영역(208)에 상보적인 전도형을 갖는다. 소스, 드레인 영역(210A, 210B)은 예를 들어 재성장된 반도체 영역들로서 기판(105) 위에서 채널 영역(208)의 대향 측면들 상에 배치된다. 채널 영역(208)이 채널 영역(108)과 동일한 전도형을 갖는 예시적인 실시예에서, 소스 및 드레인 영역(210A, 210B)은 소스, 드레인 영역(110A, 110B)과 동일한 전도형(예를 들어, n형)을 갖는다. 추가 실시예에서, 비트-셀(201)의 소스 및 드레인 영역은 모두 실질적으로 동일한 조성을 갖는다(예를 들어, 동일한 불순물 레벨로 도핑되는 것 등).
MOSFET(300)은 반도체 소스 영역(210A)과 인터페이싱하는 소스 콘택(214A), 및 반도체 드레인 영역(210B)과 인터페이싱하는 드레인 콘택(214B)을 더 포함한다. 예시적인 실시예에서, 소스, 드레인 콘택(214A, 214B)은 소스, 드레인 콘택(114A, 114B)과 동일한 조성을 갖는다. MOSFET(300)은 게이트 유전체(220)를 더 포함한다. 예시적인 실시예에서, 게이트 유전체(220)는 게이트 유전체(120)와 실질적으로 동일한 EOT를 갖는다(예를 들어, 10% 이내). 추가 실시예에서, 게이트 유전체들(120 및 220)은 실질적으로 동일한 조성 및 물리 두께이다. 하나의 유리한 실시예에서, 게이트 유전체들(120 및 220) 양쪽 모두는 동일한 하이-k 유전체 재료를 포함한다.
MOSFET(300)은, 게이트 유전체(220)에 의해 채널 영역(208)으로부터 분리되며 스페이서 유전체(225)에 의해 소스 및 드레인 콘택(214A, 214B)으로부터 분리되는 게이트 전극(330)을 더 포함한다. 도 3에 예시된 바와 같이, 게이트 전극(330)은 심이 없어, 심(150)의 등가물이 결여되어 있다. 유리한 실시예들에서, 게이트 전극(330)은 게이트 전극(130)과는 상이한 재료 조성(들)을 갖는다. 하나의 이러한 실시예에서, 안티퓨즈 게이트 전극(130)은, 고도의 등각 기술, 예컨대 원자 층 퇴적(ALD) 또는 화학 기상 증착(CVD)에 의해 적합하게 퇴적되는 재료 조성을 갖는다. MOSFET 게이트 전극(230)은, 고도의 비등각 기술에 의해, 더 구체적으로는 상향식으로 개구를 충전하는 슈퍼필링(superfilling) 기술에 의해 적합하게 퇴적되는 재료 조성을 갖는다. 예를 들어, 게이트 전극(130)은, 반도체(예를 들어, 폴리실리콘) 및 금속/금속 합금(예를 들어, 텅스텐, 알루미늄)과 같지만 이에 제한되지는 않는 알려지며 상업적으로 입수가능한 CVD 또는 ALD 프리커서를 갖는 적합한 전도성의 임의의 충전 재료를 포함할 수 있다. 유사하게, 게이트 전극(230)은, 상향식으로 도금되거나 스핀-온될 수 있는 다양한 금속들과 같지만 이에 제한되지는 않는 알려지며 상업적으로 입수가능한 슈퍼필링 프리커서를 갖는 적합한 전도성의 임의의 충전 재료를 포함할 수 있다. 추가 실시예들에서, 하나 이상의 불순물이 게이트 전극(230)에 존재할 수 있으며, 이러한 불순물들은 게이트 전극(130)에는 없다(또는 그 반대임). 예를 들어, 게이트 전극(230)을 형성하는데 이용되는 슈퍼필링 프로세스는 게이트 전극(130)에는 부재하는 불순물(예를 들어, 인 등)을 게이트 전극(230)에 남길 수 있다. 추가 실시예들에서, 게이트 전극(230)은 게이트 전극(130)과는 상이한 재료 미세구조를 갖는다. 게이트 전극(130) 내의 미세구조는, 각각의 전극을 형성하는데 이용되는 상이한 퇴적 기술들의 함수로서, 게이트 전극들(130 및 230)이 실질적으로 동일한 조성을 갖는 경우에도(예를 들어, 이들 각각이 동일한 금속 합금으로 이루어짐) 게이트 전극(230)의 미세구조와는 상이할 수 있다. 상이한 미세구조는 상이한 그레인 치수, 상이한 그레인 형상, 상이한 그레인 배향 또는 상이한 합금 상(alloy phases)을 포함하지만, 이에 제한되지는 않는다.
심이 없는 게이트 전극(330) 위에 게이트 전극 캡핑 재료(240)가 배치된다. 예시적인 실시예에서, 캡핑 재료(240)는 안티퓨즈(100)에 대해 설명된 것과 동일한 방식으로 유전체 스페이서들(225) 사이에서 리세싱된 최상부 표면을 백필링한다. 유리한 실시예들에서, 캡핑 재료들(140 및 240)은 동일한 조성을 갖는다. 추가 실시예들에서, MOSFET 게이트 전극(330)은 안티퓨즈 게이트 전극(130)의 최상부 표면보다 더 평면인 최상부 표면을 갖는다. 더 구체적으로는, 게이트 전극(330)의 측벽 z-높이에 비해 게이트 전극(330)의 중심선에 근접한 함몰부는, 있다면, 거의 존재하지는 않는다. 도 3에 예시된 바와 같이, 게이트 전극(330)은, 최상부 전극 표면(330T)이 스페이서 유전체(225) 및/또는 콘택들(214A, 214B) 아래로 리세싱될지라도, 실질적으로 평면인 최상부 전극 표면(330T)을 포함한다. 이러한 더 평면인 최상부 게이트 전극 표면(330T)은, 게이트 전극 z-높이를 H2와 같은 소정의 더 큰 z-높이로부터 Hg,2로 감소시킨, 게이트 전극(330) 상에서 수행된 리세스 에칭을 나타낸다. 심의 부재 시에, 게이트 전극 리세스 에칭은 전극 최상부 표면(330T)에 걸쳐 더 균일하게 진행한다. 그러므로, 평면의 리세싱된 최상부 게이트 전극 표면은, 유리하게는 높은 유전체 파괴 전압을 유지하는(즉, 게이트 유전체(220)는 가속화된 유전체 파괴를 경험하지 않음) MOS 스택을 나타낸다.
실시예들에서, MOS 안티퓨즈 비트-셀은 MOS 안티퓨즈 및 MOSFET을 포함하고, 이들 각각은 심을 갖는 게이트 전극을 더 포함한다. 이러한 실시예들에 있어서, 안티퓨즈와 MOSFET 사이의 게이트 유전체 파괴에서의 차이는, MOSFET 게이트 유전체 파괴를 다른 방식으로 가속화할 수 있는 MOSFET 게이트 전극 심의 파괴(breach)를 회피함으로써 유지될 수 있다. 실시예에서, MOSFET 게이트 전극은 MOSFET 게이트 전극에 존재하는 심을 노출시키기에 충분히 리세싱되지는 않는 한편, 안티퓨즈 게이트 전극은 심을 노출시키기에 충분한 더 큰 양만큼 리세싱된다. 도 4는 선택적 게이트 리세스를 이용하는 실시예에 따른, 보이드-가속화된 파괴를 갖는 MOS 안티퓨즈(100)를 MOSFET(400)과 집적하는 안티퓨즈 비트-셀(401)의 단면도이다. MOS 안티퓨즈(100)는 도 1b와 관련하여 위에서 설명된 임의의 그리고 모든 구조적 피처들을 가질 수 있다. MOSFET(400)은 안티퓨즈 비트-셀을 형성하기 위해 안티퓨즈 게이트 전극(130) 또는 안티퓨즈 드레인 전극(114B)에 예를 들어 인터커넥트 금속화 층(도시되지 않음)에 의해 결합된 단자를 가질 수 있다.
MOSFET(400)은 기판(105)의 제2 부분 위에 배치된 반도체 채널 영역(208)을 더 포함한다. 반도체 채널 영역(208)은 반도체 채널(108)의 전도형과 동일한 전도형을 가질 수 있거나, 상보적인 유형을 가질 수 있다. MOSFET(400)은 반도체 소스 영역(210A) 및 드레인 영역(210B)을 더 포함하고, 이들 각각은 채널 영역(208)에 상보적인 전도형을 갖는다. 소스, 드레인 영역(210A, 210B)은 예를 들어 재성장된 반도체 영역들로서 기판(105) 위에서 채널 영역(208)의 대향 측면들 상에 배치된다. 채널 영역(208)이 채널 영역(108)과 동일한 전도형을 갖는 예시적인 실시예에서, 소스 및 드레인 영역(210A, 210B)은 소스, 드레인 영역(110A, 110B)과 동일한 전도형(예를 들어, n형)을 갖는다. 추가 실시예에서, 비트-셀(401)의 소스 및 드레인 영역은 모두 실질적으로 동일한 조성을 갖는다(예를 들어, 동일한 불순물 레벨로 도핑되는 것 등). MOSFET(400)은 반도체 소스 영역(210A)과 인터페이싱하는 소스 콘택(214A), 및 반도체 드레인 영역(210B)과 인터페이싱하는 드레인 콘택(214B)을 더 포함한다. 예시적인 실시예에서, 소스, 드레인 콘택(214A, 214B)은 소스, 드레인 콘택(114A, 114B)과 동일한 조성을 갖는다. MOSFET(400)은 게이트 유전체(220)를 더 포함한다. 예시적인 실시예에서, 게이트 유전체(220)는 게이트 유전체(120)와 실질적으로 동일한 EOT를 갖는다(예를 들어, 10% 이내). 추가 실시예에서, 게이트 유전체들(120 및 220)은 실질적으로 동일한 조성 및 물리 두께이다. 하나의 유리한 실시예에서, 게이트 유전체들(120 및 220) 양쪽 모두는 동일한 하이-k 유전체 재료를 포함한다.
MOSFET(400)은 게이트 유전체(220)에 의해 채널 영역(208)으로부터 분리된 게이트 전극(430)을 더 포함한다. 게이트 전극(430)은 스페이서 유전체(225)에 의해 소스 및 드레인 콘택(214A, 214B)으로부터 추가로 분리된다. 도 4에 예시된 바와 같이, 게이트 전극(430)은 게이트 전극(130)에 존재하는 심(150)과 유사한 심(450)을 포함한다. 유리한 실시예들에서, 게이트 전극(430)은 게이트 전극(130)과 동일한 재료 조성(들) 및 동일한 CD(예를 들어, L1의 게이트 길이)를 갖는다. 게이트 전극(130)은 Hg,1로 리세싱되는데, 이는 심(150)을 개방하기에 충분하다. 그러나, 게이트 전극(430)은 게이트 전극 높이(Hg,1) 초과의 z-높이(Hg,2)로 리세싱된다. 심(450)은, 심(450)이 게이트 전극(430) 내에 포함되는 키홀 또는 보이드를 유지하도록 게이트 전극 재료에 의해 폐색된 상태로 유지된다. 이 게이트 전극은 높은 유전체 파괴 임계치를 갖는(즉, 안티퓨즈(100)의 방식으로 보이드-가속화되지 않는) MOS 스택을 나타낸다.
게이트 전극(430) 위에 게이트 전극 캡핑 재료(240)가 배치된다. 예시적인 실시예에서, 캡핑 재료(240)는 안티퓨즈(100)에 대해 설명된 것과 동일한 방식으로 유전체 스페이서들(225) 사이에서 리세싱된 최상부 표면을 백필링한다. 유리한 실시예들에서, 캡핑 재료들(140 및 240)은 동일한 조성을 갖는다. 캡핑 재료(240)는 게이트 전극(430)의 더 큰 z-높이를 차지하고 주변 유전체들 및/또는 콘택 금속화들과 평면성을 유지하도록 감소된 두께를 갖는다. 추가 실시예들에서, MOSFET 게이트 전극(430)은 안티퓨즈 게이트 전극(130)의 최상부 표면보다 더 평면인 최상부 표면을 갖는다. 더 구체적으로는, 게이트 전극(430)의 측벽 z-높이에 비해 게이트 전극(430)의 중심선에 근접한 함몰부는, 있다면, 거의 존재하지는 않는다. 도 4에 예시된 바와 같이, 게이트 전극(430)은, 최상부 전극 표면(430T)이 스페이서 유전체(225) 및 콘택들(214A, 214B) 아래로 리세싱될지라도, 실질적으로 평면인 최상부 전극 표면(430T)을 포함한다. 이러한 더 평면인 최상부 게이트 전극 표면(430T)은, 게이트 전극 z-높이를 H2와 같은 소정의 더 큰 z-높이로부터 Hg,2로 감소시킨, 게이트 전극(430) 상에서 수행된 리세스 에칭을 나타낸다. 그러나, 심(450)이 최상부 전극 표면(430T)에 개방되지 않기 때문에, 게이트 전극 리세스 에칭은 전극 최상부 표면(430T)에 걸쳐 더 균일하게 진행한다. 그러므로, 이러한 평면의 리세싱된 최상부 게이트 전극 표면은, 유리하게는 높은 유전체 파괴 전압을 유지하는(즉, 게이트 유전체(220)는 가속화된 유전체 파괴를 경험하지 않음) MOS 스택을 나타낸다.
보이드-가속화된 게이트 유전체 파괴를 갖는 MOS 안티퓨즈 구조체들, 및 이러한 안티퓨즈를 MOSFET들과 함께 집적하는 IC 구조체들(예를 들어, 안티퓨즈 비트-셀들)은 매우 다양한 기술들로 제조될 수 있다. 도 5a는 실시예에 따른, 보이드-가속화된 파괴를 갖는 MOS 안티퓨즈를 형성하는 방법(501)을 예시한 흐름도이다. 방법(501)은 예를 들어 도 1b에 예시된 안티퓨즈(100)를 제조하기 위해 실시될 수 있다.
방법(501)은 동작(510)에서 유전체 재료 층(들)에 개구를 형성하는 것으로 시작한다. 개구는 기판의 반도체 채널 영역을 노출시킨다. 게이트 전극이 후속하여 퇴적되는 개구를 형성하기 위해 동작(510)에서 임의의 알려진 기술(들)이 실시될 수 있다. 하나의 기술은 도 5b 및 도 6a의 컨텍스트에서 아래에 추가로 설명되는 바와 같이 주변 구조체로부터 희생 게이트 전극을 제거하는 것을 포함한다. 블랭킷 유전체 막의 패터닝된 에칭과 같지만 이에 제한되지는 않는 다른 기술들도 또한 실시될 수 있다. 개구의 CD 및 주변 유전체의 두께 또는 z-높이는 개구 내로의 게이트 전극 재료의 후속 백필링 동안 심의 형성을 유도하도록 선택될 수 있다. 하나의 예시적인 실시예에서, 동작(510)에서 형성된 개구의 AR은 1:1 초과이며, 유리하게는 2:1 초과이다.
동작(520)에서, 동작(510)에서 형성되었던 개구 내에 노출된 반도체 채널 영역 위에 게이트 유전체 층이 형성된다. MOS 유전체로서 적합한 것으로 알려진 임의의 재료를 형성하기 위해 동작(520)에서 임의의 알려진 게이트 유전체 형성 프로세스(예를 들어, 열 산화, CVD 및 ALD)가 이용될 수 있다. 유리한 실시예들에서, 동작(520)은 ALD에 의한 하이-k 재료의 퇴적을 수반한다.
방법(501)은 동작(530)에서 계속되는데, 여기서 동작(510)에서 형성된 개구 내에 게이트 전극이 형성된다. 유리한 실시예들에서, 게이트 전극은 주변 유전체의 측벽들로부터 개구를 충전으로써 형성된다. 예시적인 실시예들에서, 동작(530)은, CVD 및 ALD와 같지만 이에 제한되지는 않는 고도의 등각 프로세스로 게이트 전극 재료를 퇴적하는 것을 수반한다. 등각 프로세스는 게이트 전극에 심을 형성한다.
방법(501)은 동작(540)에서 계속되는데, 여기서 동작(530)에서 퇴적된 게이트 전극 재료가 리세싱되어, 게이트 전극에서 심을 개방한다. 개방된 심은 동작(540)에서 이용되는 리세스 에칭 프로세스에 대해(그리고 게이트 전극 심이 폐색될 때까지 임의의 후속 프로세스 환경에 대해) 동작(520)에서 형성된 게이트 유전체를 추가로 노출시킬 수 있다. 동작(540)은 게이트 전극 조성의 함수로서 하나 이상의 알려진 리세스 에칭 프로세스를 수반할 수 있다. 유리한 실시예에서, 동작(540)은 플라즈마-기반 리세스 에칭을 포함한다. 추가 실시예들에서, 동작(540)은 게이트 전극 재료를 평탄화하여 게이트 전극 재료 오버버든을 제거하는 것, 및 그 다음의 플라즈마-기반 또는 습식 화학-기반 리세스 에칭을 수반한다. 이러한 실시예들은 도 5b의 컨텍스트에서 아래에 추가로 설명된다. 방법(501)은 동작(550)에서 종료하는데, 여기서 임의의 알려진 기술(들)을 이용하여, 소스/드레인 영역들을 형성하고 소스/드레인 영역들에 대한 소스/드레인 콘택들을 형성함으로써 MOS 안티퓨즈가 완성된다.
도 5b는 실시예에 따른, 보이드-가속화된 파괴를 갖는 MOS 안티퓨즈와 집적되는 MOSFET을 형성하는 방법(502)을 예시한 흐름도이다. 방법(502)은 예를 들어 도 2에 예시된 안티퓨즈(100) 및 MOSFET(201)을 제조하기 위해 실시될 수 있다. 방법(502)의 컨텍스트에서 설명된 특정 동작들은 도 6a 내지 도 6g에 추가로 예시되어 있다. 도 6a 내지 도 6g는 유리한 실시예들에 따른, 방법(502)에서의 선택된 동작들이 수행됨에 따라 전개되는 보이드-가속화된 유전체 파괴를 갖는 안티퓨즈 및 보이드-가속화된 유전체 파괴를 갖지 않는 MOSFET의 단면도들이다. 도 2에서 도입된 참조 번호들은 도 6a 내지 도 6g에 예시된 대응하는 구조체들에 대해 유지된다. 도 6a 내지 도 6g에 의해 더 상세하게 예시된 다양한 동작들은 전술한 방법(501)에서의 대응하는 동작들에서 뿐만 아니라 아래에 추가로 설명되는 방법(503)에서 유사하게 이용될 수 있다.
도 5b를 참조하면, 방법(502)은 동작(511)에서 유전체 재료 층(들)에 제1 개구 및 제2 개구를 형성하는 것으로 시작한다. 이러한 개구들은 기판의 2개의 별개의 반도체 채널 영역을 노출시킨다. 게이트 전극이 후속하여 퇴적되는 개구들을 형성하기 위해 동작(511)에서 임의의 알려진 기술들이 실시될 수 있다. 하나의 기술은 주변 구조체로부터 2개의 희생 게이트 전극을 동시에 제거하는 것을 포함한다. 도 6a에 예시된 예시적인 실시예에서, 채널 반도체 영역들(108, 208) 위에 희생 게이트 구조체들(630)을 형성하는 것으로 시작하는 게이트 대체 프로세스(gate replacement process)가 수행된다. 희생 게이트 구조체들(630)은 임의의 알려진 기술을 이용하여 제조될 수 있다. 일 실시예에서, 폴리실리콘과 같지만 이에 제한되지는 않는 희생 재료가 기판 위에 퇴적되고 패터닝되어, 복수의 희생 게이트 구조체를 형성한다. 화학 기상 증착(CVD) 또는 원자 층 퇴적(ALD)과 같지만 이에 제한되지는 않는 임의의 적합한 퇴적 기술이 이용될 수 있다. 하나의 예시적인 실시예에서, 폴리실리콘이 CVD에 의해 퇴적된다. 희생 재료를 패터닝하기 위해 임의의 적합한 이방성 에칭이 이용될 수 있다. 유전체 스페이서(들)(125, 225)가 형성된다. 화학 기상 증착(CVD) 또는 원자 층 퇴적(ALD)과 같지만 이에 제한되지는 않는 임의의 알려진 기술을 이용하여, SiO, SiON, SiN, SiOC 등과 같지만 이에 제한되지는 않는 임의의 적합한 유전체 재료가 퇴적될 수 있다. 유전체 재료 퇴적은 유리하게는 등각이다. 다음에, 이방성 에칭이 유전체 재료를 제거하여, 지형적인 스텝들(topographic steps)에 자기-정렬되는 스페이서 유전체(125, 225)만을 남길 수 있다. 도 6a에 예시된 예시적인 실시예에서, 스페이서 유전체(125, 225)는 희생 게이트 구조체들(630)의 에지들에 자기-정렬된다. 희생 게이트 구조체들(630) 주위에 격리 유전체(115)가 형성된다. CVD 및 스핀-온 프로세스와 같지만 이에 제한되지는 않는 임의의 퇴적 프로세스가 유전체 재료(115)를 형성하는데 이용될 수 있다. 비평탄화인 퇴적 프로세스들에 있어서, 퇴적된 유전체는 희생 게이트 피처들의 최상부 표면들을 노출시키기 위해 예를 들어 화학 기계적 연마(CMP)에 의해 평탄화될 수 있다. 다음에, 도 6b에 추가로 예시된 바와 같이, 희생 게이트 피처들이 제거된다. 습식 화학적 에칭 또는 건식 플라즈마 에칭과 같지만 이에 제한되지는 않는 임의의 종래의 에칭 프로세스가 주변 유전체에 대해 선택적으로 하나 이상의 희생 게이트 구조체를 제거하기 위해 이용될 수 있다. 대안적인 실시예들에서, 격리 유전체(115)의 형성 및 희생 게이트 구조체들(630)의 제거가 스페이서 유전체(125, 225)의 형성에 선행할 수 있다.
도 5b를 참조하면, 게이트 전극 개구들 중 제1 개구의 CD 및 주변 유전체의 두께 또는 z-높이는 제1 개구 내로의 게이트 전극 재료의 후속 퇴적 동안 심의 형성을 유도하도록 선택될 수 있다. 하나의 예시적인 실시예에서, 동작(511)에서 형성된 제1 개구의 AR은 1:1 초과이며, 유리하게는 2:1 초과인 한편, 동작(511)에서 형성된 제2 개구의 AR은 2:1 미만이며, 유리하게는 1:1 이하이다. 하나의 예시적인 실시예에서, 더 작은 CD의 제1 개구 및 더 큰 CD의 제2 개구는 실질적으로 균일한 두께 또는 z-높이의 주변 유전체 내로 형성된다.
방법(502)은 동작(531)에서 계속되는데, 여기서 동작(511)에서 형성되었던 제1 개구 및 제2 개구 각각에 게이트 유전체가 형성된다. 적합한 MOS 유전체인 것으로 알려진 임의의 재료를 형성하기 위해 동작(531)에서 임의의 알려진 게이트 유전체 형성 프로세스(예를 들어, 열 산화, CVD 및 ALD)가 이용될 수 있다. 도 6c에 의해 추가로 예시된 유리한 실시예에서, ALD에 의해 하이-k 게이트 유전체 재료(120 및 220)가 퇴적된다. 도시되지 않았지만, 게이트 유전체 재료(120 및 220)는 스페이서 유전체(125, 225)의 측벽들 상에 또한 형성될 수 있다. 다음에, 게이트 전극 재료(들)(630)는 제1 개구 및 제2 개구를 동시에 백필링한다. 제1 개구 및 제2 개구의 적절한 AR을 이용하면, 더 낮은 AR의 개구에 대해서만 슈퍼필링이 발생한다. 게이트 전극 퇴적 동안, 게이트 전극 재료(631)가 제1 개구 내로 백필링됨에 따라 심(150)이 형성되는데, 더 높은 AR(예를 들어, 게이트 길이(L1)와 연관된 더 좁은 CD) 때문에, 이것은 제2 개구에 대해서보다는 더 등각으로 전진한다. 다시 말하면, 게이트 전극 재료(631)는, 더 넓은 제2 개구(게이트 길이(L2)와 연관됨)에 대해서보다는 더 좁은 제1 개구에 대하여, 개구의 최하부에서의 퇴적 속도에 비해 더 상당한 속도로 주변 유전체의 측벽들로부터 충전한다.
도 5b를 참조하면, 방법(502)은 동작(535)에서 계속되는데, 여기서 도 6d에 추가로 예시된 바와 같이 임의의 알려진 기술(예를 들어, CMP)에 의해 게이트 전극 재료(들)가 평탄화된다. 평탄화는 게이트 전극 재료 오버버든을 제거하고, 격리 유전체(115) 및/또는 임의의 개재 유전체 재료들(예를 들어, 스페이서 유전체(125, 225))을 노출시킬 수 있다. 방법(502)(도 5b)은 동작(541)에서 계속되는데, 여기서 임의의 알려진 기술을 이용하여 제1 및 제2 전극(130, 330)이 주변 유전체 아래로 리세싱된다. 도 6e에 추가로 예시된 유리한 실시예에서, 플라즈마-기반 게이트 전극 리세스 에칭(650)이 수행된다. 리세스 에칭은 심(150)을 노출시킬 정도로 게이트 전극(130)의 z-높이를 감소시키도록 수행된다. 심(150)을 폐색하는 임의의 상부의 게이트 전극 재료를 제거하면, 심(150)이 플라즈마-기반 리세스 에칭(650)에 노출된다. 다음에, 심(150)은 심 z-높이를 따라 연장되는 추가적인 에칭 전방부(additional etch front)를 제공한다. 가속화된 리세스 에칭은 심(150)에 의해 제시되는 에칭 전방부를 따라 국소화되어, 최상부 표면 게이트 전극(130)에서의 비평면성을 야기시킨다. 또한, 심(150)을 통하여, 하부의 게이트 유전체(120)는 게이트 유전체(120)의 전기적 파괴를 가속화시키는 것으로 발견된 손상을 겪을 수 있다. 이러한 손상은 상부의 재료로 심(150)이 다시 폐색될 때까지 전극 리세스 에칭 동안에 또는 후속 처리 동안에 초래될 수 있다.
도 5b를 참조하면, 방법(502)은 동작(545)으로 진행하는데, 여기서 제1 및 제2 게이트 전극의 리세싱된 표면 위에 캡핑 재료가 퇴적된다. 자기-평탄화 스핀-온 퇴적(self-planarizing spin-on deposition) 또는 비평탄화 기상 증착(non-planarizing vapor deposition)과 같은 임의의 알려진 기술이 동작(545)에서 이용될 수 있다. 비평탄화 퇴적 실시예들은 후속 평탄화(예를 들어, CMP) 동작을 더 포함할 수 있다. 방법(502)은 동작(551)에서 종료하는데, 여기서 더 넓은 게이트 전극에 기초하여 MOS 트랜지스터가 완성되고, 더 좁은 게이트 전극에 기초하여 MOS 안티퓨즈가 완성된다. 다음에, 도 6e에 예시된 안티퓨즈 비트-셀은 MOSFET(300) 및 안티퓨즈(100)의 상부 레벨 상호접속을 위해 준비된다.
도 5c는 다른 실시예에 따른, 보이드-가속화된 파괴를 갖는 MOS 안티퓨즈와 MOSFET을 집적하는 방법(503)을 예시한 흐름도이다. 방법(503)은 예를 들어 도 4에 예시된 안티퓨즈(100) 및 MOSFET(401)을 제조하기 위해 실시될 수 있다. 방법(503)은 동작(512)에서 유전체 재료 층(들)에 제1 개구 및 제2 개구를 형성하는 것으로 시작한다. 이러한 개구들은 기판의 2개의 별개의 반도체 채널 영역을 노출시킨다. 게이트 전극이 후속하여 퇴적되는 개구들을 형성하기 위해 동작(512)에서 임의의 알려진 기술들이 실시될 수 있다. 하나의 기술은 도 5b의 컨텍스트에서 위에서 설명된 바와 같이 주변 구조체로부터 2개의 희생 게이트 전극을 동시에 제거하는 것을 포함한다. 블랭킷 유전체 막의 패터닝된 에칭과 같지만 이에 제한되지는 않는 다른 기술들도 또한 실시될 수 있다. 제1 개구와 제2 개구 양쪽 모두의 CD 및 주변 유전체의 두께 또는 z-높이는 이러한 개구들 내로의 게이트 전극 재료의 후속 퇴적 동안 심의 형성을 유도하도록 선택될 수 있다. 하나의 예시적인 실시예에서, 동작(512)에서 형성된 제1 개구 및 제2 개구 양쪽 모두의 AR은 1:1 초과이며, 유리하게는 2:1 초과이다. 하나의 예시적인 실시예에서, 제1 개구 및 제2 개구 양쪽 모두의 CD는 실질적으로 동일하다(예를 들어, 동일한 타겟 CD의 통상적인 편차(normal variation) 내에 있음).
방법(503)은 동작(532)에서 계속되는데, 여기서 동작(512)에서 형성되었던 개구들 각각에 게이트 유전체가 형성된다. MOS 유전체로서 적합한 것으로 알려진 임의의 재료를 형성하기 위해 동작(532)에서 임의의 알려진 게이트 유전체 형성 프로세스(예를 들어, 열 산화, CVD 및 ALD)가 이용될 수 있다. 유리한 실시예들에서, 동작(532)은 ALD에 의한 하이-k 재료의 퇴적을 수반한다. 동작(532)은 게이트 전극 재료(또는 복수의 재료)를 제1 개구 및 제2 개구 내로 동시에 백필링하는 것을 더 포함한다. 게이트 전극 퇴적 동안, 게이트 전극 재료가 제1 개구 및 제2 개구 양쪽 모두 내로 백필링되어, 주변 유전체의 측벽들로부터 등각으로 전진하고 충전됨에 따라, 심이 형성된다.
방법(503)은 동작(535)에서 계속되는데, 여기서 임의의 알려진 기술(예를 들어, CMP)에 의해 게이트 전극 재료(들)가 평탄화된다. 다음에, 동작(542)에서, 제1 전극 및 제2 전극은 임의의 알려진 기술을 이용하여 상이한 양들만큼 주변 유전체 아래로 리세싱된다. 유리한 실시예들에서, 예를 들어 마스크를 이용하여, 제2 개구에 배치된 게이트 전극 재료가 보호되는 제1 지속기간 동안, 플라즈마-기반 게이트 전극 리세스 에칭이 수행된다. 추가 실시예들에서, 마스크가 제거된 이후에, 제2 지속기간 동안 제2 플라즈마-기반 게이트 전극 리세스 에칭이 수행된다. 전체 게이트 전극 리세스 에칭 시간은, 제1 개구에 존재하는 심을 노출시켜, 하부의 게이트 유전체가 막의 전기적 파괴를 가속화하는 것으로 발견된 손상을 겪게 하기에 충분하다. 제2 게이트 전극 리세스 에칭 지속기간은, 제2 개구에 존재하는 심을 노출시키기에는 불충분하고, 이는 높은 MOS 유전체 파괴 임계치를 유지한다.
동작(545)에서, 제1 및 제2 게이트 전극의 리세싱된 표면 위에 캡핑 재료가 퇴적된다. 자기-평탄화 스핀-온 퇴적 또는 비평탄화 기상 증착과 같은 임의의 알려진 기술이 동작(545)에서 이용될 수 있다. 비평탄화 퇴적 실시예들은 후속 평탄화(예를 들어, CMP) 동작을 더 포함할 수 있다. 방법(503)은 동작(552)에서 종료하는데, 여기서 더 큰 유전체 파괴 강도를 갖는 제2 MOS 스택에 기초하여 MOS 트랜지스터가 완성되고, 보이드-가속화된 유전체 파괴를 갖는 MOS 스택에 기초하여 MOS 안티퓨즈가 완성된다.
도 7은 모바일 컴퓨팅 플랫폼(1005) 및/또는 데이터 서버 머신(1006)이 본 발명의 실시예들에 따른 보이드-가속화된 게이트 유전체 파괴를 갖는 MOS 안티퓨즈를 이용하는 시스템(1000)을 예시한다. 서버 머신(1006)은, 예를 들어, 예시적인 실시예에서 패키징된 모놀리식 IC(1050)를 포함하는, 전자 데이터 처리를 위해 함께 네트워킹되고 랙 내에 배치되는 임의의 개수의 고성능 컴퓨팅 플랫폼을 포함하는 임의의 상용 서버일 수 있다. 모바일 컴퓨팅 플랫폼(1005)은, 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 송신 등의 각각을 위해 구성된 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(1005)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있으며, 디스플레이 스크린(예를 들어, 용량성, 유도성, 저항성 터치스크린), 칩-레벨 또는 패키지-레벨 집적 시스템(1010) 및 배터리(1015)를 포함할 수 있다.
확대도(1020)에 예시된 집적 시스템(1010) 내에 배치되든지 또는 서버 머신(1006) 내에 독립형의 패키징된 칩으로서 배치되든지 간에, 패키징된 모놀리식 IC(1050)는, 보이드-가속화된 게이트 유전체 파괴를 갖는 적어도 하나의 안티퓨즈를 갖는 모놀리식 아키텍처를 이용하는 메모리 칩(예를 들어, RAM) 또는 프로세서 칩(예를 들어, 마이크로프로세서, 멀티코어 마이크로프로세서, 그래픽 프로세서 등)을 포함한다. 유리하게는, 예를 들어 본 명세서의 다른 곳에서 설명된 바와 같이, 집적 시스템(1010)은 MOS 안티퓨즈 비트-셀을 포함하고, 여기서 MOS 안티퓨즈는 보이드-가속화된 게이트 유전체 파괴를 갖고, MOSFET은 더 높은 공칭 게이트 유전체 파괴를 유지한다. 모놀리식 IC(1050)는, 전력 관리 집적 회로(PMIC)(1030); 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)를 포함하는 RF(무선) 집적 회로(RFIC)(1025)(예를 들어, 디지털 기저대역을 포함하고, 아날로그 프론트 엔드 모듈은 송신 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 더 포함함); 및 그것의 제어기(1035) 중 하나 이상과 함께, 보드, 기판 또는 인터포저(1060)에 추가로 결합될 수 있다.
기능적으로, PMIC(1030)는 배터리 전력 조절, DC-DC 변환 등을 수행할 수 있고, 따라서 배터리(1015)에 결합된 입력, 및 다른 기능 모듈들에 전류 공급을 제공하는 출력을 갖는다. 추가로 예시된 바와 같이, 예시적인 실시예에서, RFIC(1025)는, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현하도록 안테나(도시되지 않음)에 결합된 출력을 갖는다. 대안적인 구현예들에서, 이러한 보드-레벨 모듈들 각각은 모놀리식 IC(1050)의 패키지 기판에 결합된 단일 IC 내에 또는 모놀리식 IC(1050)의 패키지 기판에 결합된 별개의 IC들 상에 집적될 수 있다.
도 8은 본 개시내용의 적어도 일부 구현예들에 따라 배열된 컴퓨팅 디바이스(1100)의 기능 블록도이다. 컴퓨팅 디바이스(1100)는 예를 들어 플랫폼(1005) 또는 서버 머신(1006) 내부에서 발견될 수 있다. 디바이스(1100)는, 예를 들어 본 명세서의 다른 곳에서 논의된 바와 같이 보이드-가속화된 게이트 유전체 파괴를 갖는 MOS 안티퓨즈를 더 통합할 수 있는 프로세서(1104)(예를 들어, 애플리케이션 프로세서)와 같지만 이에 제한되지는 않는 다수의 컴포넌트를 호스팅하는 마더보드(1102)를 더 포함한다. 프로세서(1104)는 마더보드(1102)에 물리적으로 그리고/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(1104)는 프로세서(1104) 내에 패키징된 집적 회로 다이를 포함한다. 일반적으로, "프로세서" 또는 "마이크로프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 추가로 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩(1106)도 또한 마더보드(1102)에 물리적으로 그리고/또는 전기적으로 결합될 수 있다. 추가 구현예들에서, 통신 칩들(1106)은 프로세서(1104)의 일부일 수 있다. 그 애플리케이션들에 종속하여, 컴퓨팅 디바이스(1100)는, 마더보드(1102)에 물리적으로 그리고 전기적으로 결합될 수도 있고 결합되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 고체 상태 드라이브(SSD), 콤팩트 디스크(CD), DVD(digital versatile disk) 등) 등을 포함하지만, 이에 제한되지는 않는다.
통신 칩들(1106)은 컴퓨팅 디바이스(1100)로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 복사(modulated electromagnetic radiation)의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 그렇지 않을 수도 있다. 통신 칩들(1106)은, 본 명세서의 다른 곳에서 설명된 것들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 논의된 바와 같이, 컴퓨팅 디바이스(1100)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
본 명세서에 제시된 특정 피처들은 다양한 구현예들을 참조하여 설명되었지만, 이러한 설명은 제한의 의미로 해석되는 것으로 의도되지는 않는다. 따라서, 본 명세서에 설명된 구현예들의 다양한 수정물들뿐만 아니라 다른 구현예들 - 이들은 본 개시내용이 속하는 본 기술분야의 통상의 기술자에게 명백함 - 은 본 개시내용의 사상 및 범위 내에 있는 것으로 간주된다.
본 발명은 이와 같이 설명된 실시예들에 제한되지는 않으며, 첨부 청구항들의 범위로부터 벗어나지 않으면서 수정 및 변경하여 실시될 수 있다는 점이 인식될 것이다. 위의 실시예들은 피처들의 특정 조합을 포함할 수 있다. 예를 들어:
하나 이상의 제1 실시예에서, 금속 산화물 반도체(MOS) 안티퓨즈 비트-셀은 안티퓨즈를 포함하고, 이 안티퓨즈는 기판 위에 배치된 제1 반도체 채널 영역을 더 포함한다. 안티퓨즈는, 제1 채널 영역에 상보적인 전도형을 가지며, 기판 위에 그리고 제1 채널 영역의 대향 측면들 상에 배치된 제1 반도체 소스 영역 및 제1 드레인 영역을 더 포함한다. 안티퓨즈는 제1 소스 영역과 인터페이싱하는 제1 소스 콘택 및 제1 드레인 영역과 인터페이싱하는 제1 드레인 콘택을 더 포함한다. 안티퓨즈는 제1 채널 영역 위에 배치된 제1 게이트 유전체를 더 포함한다. 안티퓨즈는, 제1 게이트 유전체에 의해 제1 채널 영역으로부터 분리되며, 개재 유전체 재료에 의해 제1 드레인 콘택 및 제1 소스 콘택으로부터 분리되는 제1 게이트 전극을 더 포함하고, 제1 게이트 전극은, z-높이를 통하여 제1 게이트 전극의 최상부 표면으로부터 연장되어 제1 게이트 유전체에 접근하는 심을 갖는다.
제1 실시예의 전개에서, 제1 게이트 전극은 제1 게이트 길이를 갖는다. 제1 게이트 전극의 재료에서의 심은 제1 게이트 길이의 대략 중심에 배치된다.
제1 실시예의 전개에서, 청구항 1의 안티퓨즈 비트-셀은 제1 게이트 전극 또는 제1 드레인 콘택에 결합된 MOS 트랜지스터를 더 포함한다. 이 트랜지스터는 기판 위에 배치된 제2 반도체 채널 영역을 더 포함한다. 이 트랜지스터는, 제2 채널 영역에 상보적인 전도형을 가지며, 기판 위에 그리고 제2 채널 영역의 대향 측면들 상에 배치된 제2 반도체 소스 영역 및 제2 드레인 영역을 더 포함한다. 이 트랜지스터는 제2 소스 영역과 인터페이싱하는 제2 소스 콘택 및 제2 드레인 영역과 인터페이싱하는 제2 드레인 콘택을 더 포함한다. 이 트랜지스터는 제2 채널 영역 위에 배치된 제2 게이트 유전체를 더 포함한다. 이 트랜지스터는, 제2 게이트 유전체에 의해 제2 채널 영역으로부터 분리되며, 개재 유전체 재료에 의해 제2 소스 콘택 및 제2 드레인 콘택으로부터 분리되는 제2 게이트 전극을 더 포함하고, 제2 게이트 전극은 심이 없다.
바로 위의 실시예의 전개에서, 제1 게이트 전극은 제1 게이트 길이를 갖는다. 제1 게이트 전극의 재료에서의 심은 제1 게이트 길이의 대략 중심에 배치된다. 제1 게이트 전극의 z-높이는 개재 유전체 재료의 z-높이 미만이다. 제2 게이트 전극은 제1 게이트 길이 초과의 제2 게이트 길이를 갖는다. 제1 게이트 전극 및 제2 게이트 전극은 실질적으로 동일한 재료 조성을 갖는다.
위의 실시예의 전개에서, 제1 게이트 전극은 제1 게이트 길이를 갖는다. 제1 게이트 전극의 재료에서의 심은 제1 게이트 길이의 대략 중심에 배치된다. 제2 게이트 전극은 제1 게이트 길이 이하의 제2 게이트 길이를 갖는다. 제1 게이트 전극 및 제2 게이트 전극의 z-높이는 개재 유전체 재료의 z-높이 미만이다. 제1 게이트 전극 및 제2 게이트 전극은 각각 충전 금속을 포함하고, 제1 게이트 전극의 충전 금속은 제2 게이트 전극의 충전 금속과는 상이한 조성 또는 미세구조 중 적어도 하나이다.
위의 실시예의 전개에서, 제1 게이트 전극과 제2 게이트 전극은 실질적으로 동등한 z-높이를 갖는다. 제1 게이트 전극의 최상부 표면 위에 그리고 제2 게이트 전극의 표면 위에 캡핑 재료가 배치되고, 캡핑 재료는 제1 게이트 전극에서의 심을 폐색한다.
위의 실시예의 전개에서, MOS 트랜지스터는 제1 드레인 영역과 제1 게이트 전극 사이의 전압 레벨을 제어하기 위해 제1 게이트 전극에 결합된다.
제1 실시예의 전개에서, 안티퓨즈 비트-셀은 제1 게이트 전극 또는 제1 드레인 콘택에 결합된 MOS 트랜지스터를 더 포함한다. 이 트랜지스터는 기판 위에 배치된 제2 반도체 채널 영역을 더 포함한다. 이 트랜지스터는, 제2 채널 영역에 상보적인 전도형을 가지며, 기판 위에 그리고 제2 채널 영역의 대향 측면들 상에 배치된 제2 반도체 소스 영역 및 제2 드레인 영역을 더 포함한다. 이 트랜지스터는 제2 소스 영역과 인터페이싱하는 제2 소스 콘택 및 제2 드레인 영역과 인터페이싱하는 제2 드레인 콘택을 더 포함한다. 이 트랜지스터는 제2 채널 영역 위에 배치된 제2 게이트 유전체를 더 포함한다. 이 트랜지스터는, 제2 게이트 유전체에 의해 제2 채널 영역으로부터 분리되며, 개재 유전체 재료에 의해 제2 소스 콘택 및 제2 드레인 콘택으로부터 분리되는 제2 게이트 전극을 더 포함하고, 제2 게이트 전극은, 제2 게이트 유전체와의 계면으로부터, 제1 게이트 전극의 z-높이 초과의 제2 z-높이를 갖고, 제2 게이트 전극은 제2 전극의 최상부 표면에 의해 폐색되는 제2 심을 갖는다.
하나 이상의 제2 실시예에서, MOS 안티퓨즈 비트-셀을 제조하는 방법은 주변 유전체 재료에 제1 개구를 형성하는 단계를 포함하고, 제1 개구는 제1 반도체 채널 영역을 노출시킨다. 이 방법은 제1 반도체 채널 영역 위에 제1 게이트 유전체를 형성하는 단계를 더 포함한다. 이 방법은, 주변 유전체 재료의 측벽들로부터 제1 개구를 충전함으로써 제1 게이트 전극을 형성하는 단계를 더 포함한다. 이 방법은, 제1 게이트 전극에서 심을 개방하고 게이트 전극 리세스 에칭 프로세스에 대해 심을 노출시키기 위해 주변 유전체 재료에 비해 제1 게이트 전극을 리세싱하는 단계를 더 포함한다. 이 방법은, 제1 채널 영역의 대향 측면들 상에 배치된 제1 소스 영역 및 제1 드레인 영역에 대한 제1 소스 콘택 및 제1 드레인 콘택을 형성하는 단계를 더 포함한다.
제2 실시예의 전개에서, 안티퓨즈 비트-셀을 형성하는 것은, 유전체 재료의 z-높이 아래로 제1 게이트 전극을 리세싱하기 이전에, 제1 게이트 전극 재료를 주변 유전체 재료와 평탄화하는 것을 더 포함하고, 심을 개방하는 것은 제1 게이트 유전체를 노출시킨다.
제2 실시예의 전개에서, 제1 게이트 전극을 퇴적하는 것은, 제1 개구의 종횡비에 대해 등각인 퇴적 프로세스를 이용하여 제1 충전 금속을 퇴적하는 것을 더 포함한다.
제2 실시예의 전개에서, 안티퓨즈 비트-셀을 형성하는 것은 주변 유전체 재료에 제2 개구를 형성하는 것을 더 포함하고, 제2 개구는 제2 반도체 채널 영역을 노출시킨다. 안티퓨즈 비트-셀을 형성하는 것은 제2 반도체 채널 영역 위에 제2 게이트 유전체를 형성하는 것을 더 포함한다. 안티퓨즈 비트-셀을 형성하는 것은 비등각 퇴적을 이용하여 제2 개구를 백필링함으로써 제2 게이트 전극을 형성하는 것을 더 포함한다. 안티퓨즈 비트-셀을 형성하는 것은 제2 게이트 전극을 리세싱하는 것을 더 포함한다. 제2 채널 영역의 대향 측면들 상에 배치된 제2 소스 영역 및 제2 드레인 영역에 대한 제2 소스 콘택 및 제2 드레인 콘택을 형성하는 것.
바로 위의 실시예의 전개에서, 제2 개구는 제1 개구의 종횡비보다 낮은 종횡비를 갖고, 제1 게이트 전극 및 제2 게이트 전극을 퇴적하는 것은, 제2 개구의 종횡비에 대해서는 슈퍼필링하고 제1 개구의 종횡비에 대해서는 등각인 프로세스를 이용하여 제1 충전 금속을 퇴적하는 것을 더 포함한다.
바로 위의 실시예의 전개에서, 제1 충전 금속을 퇴적하는 것은, 화학 기상 증착(CVD) 또는 원자 층 퇴적(ALD) 프로세스를 이용하여 게이트 전극을 퇴적하는 것을 더 포함한다.
위의 실시예의 전개에서, 제2 개구는 제1 개구의 종횡비 이상의 제2 종횡비를 갖는다. 제1 게이트 전극을 퇴적하는 것은, 제1 개구의 종횡비에 대해 등각인 퇴적 프로세스를 이용하여 제1 충전 금속을 퇴적하는 것을 더 포함한다. 제2 게이트 전극을 퇴적하는 것은, 제2 개구의 종횡비에 대해 슈퍼필링하는 프로세스를 이용하여 제2 충전 금속을 퇴적하는 것을 더 포함한다.
제2 실시예의 전개에서, 제1 게이트 유전체를 형성하는 단계는 희생 게이트 피처들을 둘러싸는 격리 유전체를 형성하는 단계를 더 포함한다. 제1 개구를 형성하는 단계는, 제1 반도체 채널 영역 및 제2 반도체 채널 영역을 노출시키는 제1 개구 및 제2 개구를 형성하기 위해 희생 게이트 피처들을 제거하는 단계를 더 포함한다. 제1 게이트 전극을 형성하는 단계는, 제1 반도체 채널 영역 및 제2 반도체 채널 영역 위에 게이트 유전체를 퇴적하고, 적어도 제1 개구에 백필링되는 게이트 전극 재료에 심을 형성하는 퇴적 프로세스를 이용하여 제1 개구 및 제2 개구 내로 게이트 전극 재료를 백필링하는 단계, 게이트 전극 재료를 격리 유전체와 평탄화하는 단계, 및 제2 게이트 전극 재료를 격리 유전체와 평탄화하는 단계를 더 포함한다. 제1 게이트 전극을 리세싱하는 단계는, 격리 유전체 아래로 게이트 전극 재료를 리세싱하는 단계를 더 포함하고, 리세싱하는 단계는 심을 개방한다. 이 방법은, 심을 폐색하기 위해 유전체로 제1 게이트 전극 재료 및 제2 게이트 전극 재료를 캡핑하는 단계를 더 포함한다. 이 방법은, 제1 채널 영역 및 제2 채널 영역의 대향 측면들 상의 소스/드레인 영역들에 대한 소스/드레인 콘택들을 형성하는 단계를 더 포함한다.
바로 위의 실시예의 전개에서, 제1 개구와 제2 개구는 실질적으로 동일한 종횡비를 갖고, 게이트 전극 재료를 리세싱하는 단계는, 제2 게이트 전극의 z-높이 미만의 제1 게이트 전극 z-높이로 제1 개구를 백필링하는 게이트 전극 재료를 리세싱하는 단계를 더 포함한다.
바로 위의 실시예의 전개에서, 제2 개구를 백필링하는 전극 재료에 존재하는 심은 게이트 전극 재료의 리세싱 이후에 전극 재료의 최상부 표면에 의해 폐색된 상태로 유지된다.
하나 이상의 제3 실시예에서, MOS 안티퓨즈 비트-셀을 제조하는 방법은 희생 게이트 피처들을 둘러싸는 격리 유전체를 형성하는 단계를 포함한다. 이 방법은, 제1 반도체 채널 영역 및 제2 반도체 채널 영역을 노출시키는 제1 개구 및 제2 개구를 형성하기 위해 희생 게이트 피처들을 제거하는 단계를 더 포함한다. 이 방법은 제1 반도체 채널 영역 및 제2 반도체 채널 영역 위에 게이트 유전체를 퇴적하는 단계를 더 포함한다. 이 방법은, 적어도 제1 개구에 백필링되는 게이트 전극 재료에 심을 형성하는 퇴적 프로세스를 이용하여, 제1 개구 및 제2 개구 내로 게이트 전극 재료를 백필링하는 단계를 더 포함한다. 이 방법은 게이트 전극 재료를 격리 유전체와 평탄화하는 단계를 더 포함한다. 이 방법은 제2 게이트 전극 재료를 격리 유전체와 평탄화하는 단계를 더 포함한다. 이 방법은, 격리 유전체 아래로 게이트 전극 재료를 리세싱하는 단계를 더 포함하고, 리세싱하는 단계는 심을 개방한다. 이 방법은, 심을 폐색하기 위해 유전체로 제1 게이트 전극 재료 및 제2 게이트 전극 재료를 캡핑하는 단계를 더 포함한다. 이 방법은, 제1 채널 영역 및 제2 채널 영역의 대향 측면들 상의 소스/드레인 영역들에 대한 소스/드레인 콘택들을 형성하는 단계를 더 포함한다.
제3 실시예의 전개에서, 제1 개구와 제2 개구는 실질적으로 동일한 종횡비를 갖고, 게이트 전극 재료를 리세싱하는 단계는, 제2 게이트 전극의 z-높이 미만의 제1 게이트 전극 z-높이로 제1 개구를 백필링하는 게이트 전극 재료를 리세싱하는 단계를 더 포함한다.
바로 위의 실시예의 전개에서, 제2 개구에 백필링되는 전극 재료에 존재하는 심은 게이트 전극 재료의 리세싱 이후에 전극 재료의 최상부 표면에 의해 폐색된 상태로 유지된다.
하나 이상의 제4 실시예에서, 시스템 온 칩(SoC)은 프로세서 로직 회로; 프로세서 로직 회로에 결합된 메모리 회로; 프로세서 로직 회로에 결합되며, 라디오 송신 회로 및 라디오 수신기 회로를 포함하는 RF 회로; 및 DC 전력 공급을 수신하기 위한 입력, 및 프로세서 로직 회로, 메모리 회로 또는 RF 회로 중 적어도 하나에 결합된 출력을 포함하는 전력 관리 회로를 포함한다. RF 회로 또는 전력 관리 회로 중 적어도 하나는 제1 실시예들 중 임의의 것에 기재된 MOS 안티퓨즈 비트-셀을 포함한다.
제4 실시예의 전개에서, MOS 안티퓨즈 비트-셀은 기판 위에 배치된 제1 반도체 채널 영역을 더 포함한다. MOS 안티퓨즈 비트-셀은, 제1 채널 영역에 상보적인 전도형을 가지며, 기판 위에 그리고 제1 채널 영역의 대향 측면들 상에 배치된 제1 반도체 소스 영역 및 제1 드레인 영역을 더 포함한다. MOS 안티퓨즈 비트-셀은 제1 드레인 영역과 인터페이싱하는 제1 드레인 콘택 및 제1 소스 영역과 인터페이싱하는 제1 소스 콘택을 더 포함한다. MOS 안티퓨즈 비트-셀은 제1 채널 영역 위에 배치된 제1 게이트 유전체를 더 포함한다. MOS 안티퓨즈 비트-셀은, 제1 게이트 유전체에 의해 제1 채널 영역으로부터 분리되며, 개재 유전체에 의해 제1 드레인 콘택 및 제1 소스 콘택으로부터 분리되는 제1 게이트 전극을 더 포함하고, 제1 게이트 전극은, z-높이를 통하여 제1 게이트 전극의 최상부 표면으로부터 연장되어 제1 게이트 유전체에 접근하는 심을 갖는다.
제4 실시예의 전개에서, 제1 게이트 전극은 제1 게이트 길이를 갖고, 제1 게이트 전극의 재료에서의 심은 제1 게이트 길이의 대략 중심에 배치되고, 제1 게이트 전극의 z-높이는 개재 유전체의 z-높이 미만이다.
하나 이상의 제5 실시예에서, 시스템 온 칩(SoC)은 프로세서 로직 회로; 프로세서 로직 회로에 결합된 메모리 회로; 프로세서 로직 회로에 결합되며, 라디오 송신 회로 및 라디오 수신기 회로를 포함하는 RF 회로; 및 DC 전력 공급을 수신하기 위한 입력, 및 프로세서 로직 회로, 메모리 회로 또는 RF 회로 중 적어도 하나에 결합된 출력을 포함하는 전력 관리 회로를 포함한다. RF 회로 또는 전력 관리 회로 중 적어도 하나는 MOS 안티퓨즈 비트-셀을 포함한다. MOS 안티퓨즈 비트-셀은 기판 위에 배치된 제1 반도체 채널 영역을 더 포함한다. MOS 안티퓨즈 비트-셀은, 제1 채널 영역에 상보적인 전도형을 가지며, 기판 위에 그리고 제1 채널 영역의 대향 측면들 상에 배치된 제1 반도체 소스 영역 및 제1 드레인 영역을 더 포함한다. MOS 안티퓨즈 비트-셀은 제1 드레인 영역과 인터페이싱하는 제1 드레인 콘택 및 제1 소스 영역과 인터페이싱하는 제1 소스 콘택을 더 포함한다. MOS 안티퓨즈 비트-셀은 제1 채널 영역 위에 배치된 제1 게이트 유전체를 더 포함한다. MOS 안티퓨즈 비트-셀은, 제1 게이트 유전체에 의해 제1 채널 영역으로부터 분리되며, 개재 유전체에 의해 제1 드레인 콘택 및 제1 소스 콘택으로부터 분리되는 제1 게이트 전극을 더 포함하고, 제1 게이트 전극은, z-높이를 통하여 제1 게이트 전극의 최상부 표면으로부터 연장되어 제1 게이트 유전체에 접근하는 심을 갖는다.
제5 실시예의 전개에서, 제1 게이트 전극은 제1 게이트 길이를 갖는다. 제1 게이트 전극의 재료에서의 심은 제1 게이트 길이의 대략 중심에 배치된다. 제1 게이트 전극의 z-높이는 개재 유전체의 z-높이 미만이다.
그러나, 위의 실시예들은 이와 관련하여 제한되지는 않고, 다양한 구현예들에서, 위의 실시예들은 이러한 피처들의 서브세트만을 행하는 것, 이러한 피처들의 상이한 순서를 행하는 것, 이러한 피처들의 상이한 조합을 행하는 것, 및/또는 명시적으로 열거된 피처들 외에 부가적인 피처들을 행하는 것을 포함할 수 있다. 그러므로, 본 발명의 범위는, 첨부 청구항들을 참조하여, 이러한 청구항들에 부여된 것에 대한 등가물들의 전체 범위와 함께 결정되어야 한다.

Claims (21)

  1. 안티퓨즈를 포함하는 금속 산화물 반도체(MOS) 안티퓨즈 비트셀로서,
    상기 안티퓨즈는,
    기판 위에 배치된 제1 반도체 채널 영역;
    상기 제1 반도체 채널 영역에 상보적인 전도형을 가지며, 상기 기판 위에 그리고 상기 제1 반도체 채널 영역의 대향 측면들 상에 배치된 제1 반도체 소스 영역 및 제1 드레인 영역;
    상기 제1 반도체 소스 영역과 인터페이싱하는 제1 소스 콘택 및 상기 제1 드레인 영역과 인터페이싱하는 제1 드레인 콘택;
    상기 제1 반도체 채널 영역 위에 배치된 제1 게이트 유전체; 및
    상기 제1 게이트 유전체에 의해 상기 제1 반도체 채널 영역으로부터 분리되며, 개재 유전체 재료에 의해 상기 제1 드레인 콘택 및 상기 제1 소스 콘택으로부터 분리되는 제1 게이트 전극 - 상기 제1 게이트 전극은, 상기 제1 게이트 전극의 최상부 표면으로부터 연장되어 상기 제1 게이트 유전체를 노출시키는 심(seam)을 가짐 -
    을 더 포함하는 MOS 안티퓨즈 비트셀.
  2. 제1항에 있어서,
    상기 제1 게이트 전극은 제1 게이트 길이를 갖고,
    상기 제1 게이트 전극의 재료에서의 상기 심은 상기 제1 게이트 길이의 중심에 배치되는 MOS 안티퓨즈 비트셀.
  3. 제1항에 있어서,
    상기 제1 게이트 전극 또는 상기 제1 드레인 콘택에 결합된 MOS 트랜지스터를 더 포함하고,
    상기 트랜지스터는,
    상기 기판 위에 배치된 제2 반도체 채널 영역;
    상기 제2 반도체 채널 영역에 상보적인 전도형을 가지며, 상기 기판 위에 그리고 상기 제2 반도체 채널 영역의 대향 측면들 상에 배치된 제2 반도체 소스 영역 및 제2 드레인 영역;
    상기 제2 반도체 소스 영역과 인터페이싱하는 제2 소스 콘택 및 상기 제2 드레인 영역과 인터페이싱하는 제2 드레인 콘택;
    상기 제2 반도체 채널 영역 위에 배치된 제2 게이트 유전체; 및
    상기 제2 게이트 유전체에 의해 상기 제2 반도체 채널 영역으로부터 분리되며, 상기 개재 유전체 재료에 의해 상기 제2 소스 콘택 및 상기 제2 드레인 콘택으로부터 분리되는 제2 게이트 전극 - 상기 제2 게이트 전극은 심이 없음(seam-free) -
    을 더 포함하는 MOS 안티퓨즈 비트셀.
  4. 제3항에 있어서,
    상기 제1 게이트 전극은 제1 게이트 길이를 갖고,
    상기 제1 게이트 전극의 재료에서의 상기 심은 상기 제1 게이트 길이의 중심에 배치되고,
    상기 제1 게이트 전극의 z-높이는 상기 개재 유전체 재료의 z-높이 미만이고,
    상기 제2 게이트 전극은 상기 제1 게이트 길이 초과의 제2 게이트 길이를 갖고,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 실질적으로 동일한 재료 조성을 갖는 MOS 안티퓨즈 비트셀.
  5. 제3항에 있어서,
    상기 제1 게이트 전극은 제1 게이트 길이를 갖고,
    상기 제1 게이트 전극의 재료에서의 상기 심은 상기 제1 게이트 길이의 중심에 배치되고,
    상기 제2 게이트 전극은 상기 제1 게이트 길이 이하의 제2 게이트 길이를 갖고,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극의 z-높이는 상기 개재 유전체 재료의 z-높이 미만이고,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 각각 충전 금속(fill metal)을 포함하고, 상기 제1 게이트 전극의 충전 금속은 상기 제2 게이트 전극의 충전 금속과는 상이한 조성 또는 미세구조 중 적어도 하나인 MOS 안티퓨즈 비트셀.
  6. 제3항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 실질적으로 동등한 z-높이를 갖고,
    상기 제1 게이트 전극의 최상부 표면 위에 그리고 상기 제2 게이트 전극의 표면 위에 캡핑 유전체가 배치되고, 상기 캡핑 유전체는 상기 제1 게이트 전극에서의 상기 심을 폐색(occluding)하는 MOS 안티퓨즈 비트셀.
  7. 제3항에 있어서,
    상기 MOS 트랜지스터는 상기 제1 드레인 영역과 상기 제1 게이트 전극 사이의 전압 레벨을 제어하기 위해 상기 제1 게이트 전극에 결합되는 MOS 안티퓨즈 비트셀.
  8. 제1항에 있어서,
    상기 제1 게이트 전극 또는 상기 제1 드레인 콘택에 결합된 MOS 트랜지스터를 더 포함하고,
    상기 트랜지스터는,
    상기 기판 위에 배치된 제2 반도체 채널 영역;
    상기 제2 반도체 채널 영역에 상보적인 전도형을 가지며, 상기 기판 위에 그리고 상기 제2 반도체 채널 영역의 대향 측면들 상에 배치된 제2 반도체 소스 영역 및 제2 드레인 영역;
    상기 제2 반도체 소스 영역과 인터페이싱하는 제2 소스 콘택 및 상기 제2 드레인 영역과 인터페이싱하는 제2 드레인 콘택;
    상기 제2 반도체 채널 영역 위에 배치된 제2 게이트 유전체; 및
    상기 제2 게이트 유전체에 의해 상기 제2 반도체 채널 영역으로부터 분리되며, 상기 개재 유전체 재료에 의해 상기 제2 소스 콘택 및 상기 제2 드레인 콘택으로부터 분리되는 제2 게이트 전극 - 상기 제2 게이트 전극은, 상기 제2 게이트 유전체와의 계면으로부터, 상기 제1 게이트 전극의 z-높이 초과의 제2 z-높이를 갖고, 상기 제2 게이트 전극은 상기 제2 게이트 전극의 최상부 표면에 의해 폐색되는 제2 심을 가짐 -
    을 더 포함하는 MOS 안티퓨즈 비트셀.
  9. MOS 안티퓨즈 비트셀을 제조하는 방법으로서,
    주변 유전체 재료(surrounding dielectric material)에 제1 개구를 형성하는 단계 - 상기 제1 개구는 제1 반도체 채널 영역을 노출시킴 -;
    상기 제1 반도체 채널 영역 위에 제1 게이트 유전체를 형성하는 단계;
    상기 주변 유전체 재료의 측벽들로부터 상기 제1 개구를 충전함으로써 제1 게이트 전극 및 상기 제1 게이트 전극 내의 심(seam)을 형성하는 단계;
    상기 제1 게이트 전극에서 상기 심을 개방하고 게이트 전극 리세스 에칭 프로세스에 대해 상기 심을 노출시키기 위해 상기 주변 유전체 재료에 비해 상기 제1 게이트 전극을 리세싱하는 단계; 및
    상기 제1 반도체 채널 영역의 대향 측면들 상에 배치된 제1 소스 영역 및 제1 드레인 영역에 대한 제1 소스 콘택 및 제1 드레인 콘택을 형성하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 안티퓨즈 비트셀을 형성하는 것은, 상기 유전체 재료의 z-높이 아래로 상기 제1 게이트 전극을 리세싱하기 이전에, 제1 게이트 전극 재료를 상기 주변 유전체 재료와 평탄화하는 것을 더 포함하고, 상기 심을 개방하는 것은 상기 제1 게이트 유전체를 노출시키는 방법.
  11. 제9항에 있어서,
    상기 제1 게이트 전극을 퇴적하는 것은, 상기 제1 개구의 종횡비(aspect ratio)에 대해 등각(conformal)인 퇴적 프로세스를 이용하여 제1 충전 금속을 퇴적하는 것을 더 포함하는 방법.
  12. 제9항에 있어서,
    상기 안티퓨즈 비트셀을 형성하는 것은,
    주변 유전체 재료에 제2 개구를 형성하는 것 - 상기 제2 개구는 제2 반도체 채널 영역을 노출시킴 -;
    상기 제2 반도체 채널 영역 위에 제2 게이트 유전체를 형성하는 것;
    비등각 퇴적(non-conformal deposition)을 이용하여 상기 제2 개구를 백필링(backfilling)함으로써 제2 게이트 전극을 형성하는 것;
    상기 제2 게이트 전극을 리세싱하는 것; 및
    상기 제2 반도체 채널 영역의 대향 측면들 상에 배치된 제2 소스 영역 및 제2 드레인 영역에 대한 제2 소스 콘택 및 제2 드레인 콘택을 형성하는 것
    을 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 제2 개구는 상기 제1 개구의 종횡비보다 낮은 종횡비를 갖고,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극을 퇴적하는 것은, 상기 제2 개구의 종횡비에 대해서는 슈퍼필링(superfilling)하고 상기 제1 개구의 종횡비에 대해서는 등각인 프로세스를 이용하여 제1 충전 금속을 퇴적하는 것을 더 포함하는 방법.
  14. 제13항에 있어서,
    상기 제1 충전 금속을 퇴적하는 것은, 화학 기상 증착(CVD) 또는 원자 층 퇴적(ALD) 프로세스를 이용하여 상기 게이트 전극을 퇴적하는 것을 더 포함하는 방법.
  15. 제12항에 있어서,
    상기 제2 개구는 상기 제1 개구의 종횡비 이상의 제2 종횡비를 갖고,
    상기 제1 게이트 전극을 퇴적하는 것은, 상기 제1 개구의 종횡비에 대해 등각인 퇴적 프로세스를 이용하여 제1 충전 금속을 퇴적하는 것을 더 포함하고,
    상기 제2 게이트 전극을 퇴적하는 것은, 상기 제2 개구의 종횡비에 대해 슈퍼필링하는 프로세스를 이용하여 제2 충전 금속을 퇴적하는 것을 더 포함하는 방법.
  16. 제9항에 있어서,
    상기 제1 게이트 유전체를 형성하는 단계는 희생 게이트 피처들을 둘러싸는 격리 유전체를 형성하는 단계를 더 포함하고,
    상기 제1 개구를 형성하는 단계는, 제1 반도체 채널 영역 및 제2 반도체 채널 영역을 노출시키는 제1 개구 및 제2 개구를 형성하기 위해 상기 희생 게이트 피처들을 제거하는 단계를 더 포함하고,
    상기 제1 게이트 전극을 형성하는 단계는, 상기 제1 반도체 채널 영역 및 상기 제2 반도체 채널 영역 위에 게이트 유전체를 퇴적하고, 적어도 상기 제1 개구에 백필링되는 전극 재료에 심을 형성하는 퇴적 프로세스를 이용하여 상기 제1 개구 및 상기 제2 개구 내로 게이트 전극 재료를 백필링하는 단계, 및 상기 게이트 전극 재료를 상기 격리 유전체와 평탄화하는 단계를 더 포함하고,
    상기 제1 게이트 전극을 리세싱하는 단계는, 상기 격리 유전체 아래로 상기 게이트 전극 재료를 리세싱하는 단계를 더 포함하고 - 상기 리세싱하는 단계는 상기 심을 개방함 -,
    상기 방법은,
    상기 심을 폐색하기 위해 유전체로 상기 게이트 전극 재료를 캡핑하는 단계; 및
    상기 제1 반도체 채널 영역 및 상기 제2 반도체 채널 영역의 대향 측면들 상의 소스/드레인 영역들에 대한 소스/드레인 콘택들을 형성하는 단계
    를 더 포함하는 방법.
  17. 제16항에 있어서,
    상기 방법은 상기 제2 개구에 제2 게이트 전극을 형성하는 단계를 더 포함하고,
    상기 제1 개구와 상기 제2 개구는 실질적으로 동일한 종횡비를 갖고,
    상기 게이트 전극 재료를 리세싱하는 단계는, 상기 제2 게이트 전극의 z-높이 미만의 제1 게이트 전극 z-높이로 상기 제1 개구를 백필링하는 상기 게이트 전극 재료를 리세싱하는 단계를 더 포함하는 방법.
  18. 제17항에 있어서,
    상기 제2 개구를 백필링하는 상기 전극 재료에 존재하는 심은 상기 게이트 전극 재료의 리세싱 이후에 상기 전극 재료의 최상부 표면에 의해 폐색된 상태로 유지되는 방법.
  19. 시스템 온 칩(SoC)으로서,
    프로세서 로직 회로;
    상기 프로세서 로직 회로에 결합된 메모리 회로;
    상기 프로세서 로직 회로에 결합되며, 라디오 송신 회로 및 라디오 수신기 회로를 포함하는 RF 회로; 및
    DC 전력 공급을 수신하기 위한 입력, 및 상기 프로세서 로직 회로, 상기 메모리 회로 또는 상기 RF 회로 중 적어도 하나에 결합된 출력을 포함하는 전력 관리 회로
    를 포함하고,
    상기 RF 회로 또는 상기 전력 관리 회로 중 적어도 하나는 제1항 내지 제8항 중 어느 한 항에 기재된 MOS 안티퓨즈 비트셀을 포함하는 SoC.
  20. 제19항에 있어서,
    상기 MOS 안티퓨즈 비트셀은, 기판 위에 배치된 제1 반도체 채널 영역을 더 포함하고,
    상기 MOS 안티퓨즈 비트셀은, 상기 제1 반도체 채널 영역에 상보적인 전도형을 가지며, 상기 기판 위에 그리고 상기 제1 반도체 채널 영역의 대향 측면들 상에 배치된 제1 반도체 소스 영역 및 제1 드레인 영역을 더 포함하고,
    상기 MOS 안티퓨즈 비트셀은, 상기 제1 드레인 영역과 인터페이싱하는 제1 드레인 콘택 및 상기 제1 반도체 소스 영역과 인터페이싱하는 제1 소스 콘택을 더 포함하고,
    상기 MOS 안티퓨즈 비트셀은, 상기 제1 반도체 채널 영역 위에 배치된 제1 게이트 유전체를 더 포함하고,
    상기 MOS 안티퓨즈 비트셀은, 상기 제1 게이트 유전체에 의해 상기 제1 반도체 채널 영역으로부터 분리되며, 개재 유전체에 의해 상기 제1 드레인 콘택 및 상기 제1 소스 콘택으로부터 분리되는 제1 게이트 전극 - 상기 제1 게이트 전극은, z-높이를 통하여 상기 제1 게이트 전극의 최상부 표면으로부터 연장되어 상기 제1 게이트 유전체에 접근하는 심을 가짐 -을 더 포함하는 SoC.
  21. 제20항에 있어서,
    상기 제1 게이트 전극은 제1 게이트 길이를 갖고,
    상기 제1 게이트 전극의 재료에서의 상기 심은 상기 제1 게이트 길이의 중심에 배치되고,
    상기 제1 게이트 전극의 z-높이는 상기 개재 유전체의 z-높이 미만인 SoC.
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