DE112011105751B4 - Antifuse-Element unter Verwendung von nicht-planarer Topologie - Google Patents

Antifuse-Element unter Verwendung von nicht-planarer Topologie Download PDF

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Abstract

Halbleiter-Antifuse-Vorrichtung, umfassend:einen nicht-planare Diffusionsbereich mit einer Finne, die mit einem oberen Abschnitt konfiguriert ist, der eine Basisregion und eine verdünnte Region enthält und dessen Breite sich von der Basisregion zur verdünnten Region verjüngt, wobei sich die verdünnte Region, ausgehend von der Basisregion, nach oben erstreckt und mindestens 75% dünner als die Basisregion ist;eine Dielektrikumisolationsschicht auf der Finne, die den sich verjüngenden Abschnitt enthält; undein Gatematerial auf der Dielektrikumisolationsschicht.

Description

  • HINTERGRUND
  • Metall-Fuse- und Antifuse-Arrays werden üblicherweise für nicht-flüchtige CMOS-(Complementary Metal Oxide Semiconductor)-kompatible Speicher verwendet. Zum Beispiel werden programmierbare Speichervorrichtungen, wie beispielsweise programmierbare Nur-Lese-Speicher (Programmable Read-Only Memory (PROM)) und einmalig programmierbare Nur-Lese-Speicher (One-Time Programmable Read-Only Memory (OTPROM)) typischerweise durch entweder Zerstörung von Verbindungen (über eine Sicherung) oder durch Erzeugen von Verbindungen (über eine Antisicherung (Antifuse)) innerhalb der Speicherschaltung programmiert. In PROMs enthält zum Beispiel jede Speicherstelle oder Bitzelle eine Sicherung (Fuse) und/oder eine Antisicherung (Antifuse) und wird durch Auslösen von einer der beiden programmiert. Die Programmierung erfolgt in der Regel nach der Herstellung der Speichervorrichtung und mit einer bestimmten Endverwendung oder Anwendung im Auge. Sobald herkömmliche Bitzellenprogrammierung durchgeführt wird, ist sie in der Regel irreversibel.
  • Fuse-Verbindungen sind üblicherweise mit Widerstandssicherungselementen implementiert, die offen oder mit einer entsprechenden Menge von Hochstrom „durchgebrannt“ sein können. Antifuse-Verbindungen andererseits werden mit einer dünnen Sperrschicht aus nicht leitendem Material (wie zum Beispiel Siliziumdioxid) zwischen zwei Leiterschichten oder -klemmen implementiert, so dass, wenn eine ausreichend hohe Spannung über die Klemmen angelegt wird, das Siliziumdioxid oder ein anderes derartiges nicht leitendes Material effektiv in einen Kurzschluss oder anderweitig leitenden Pfad mit niedrigem Widerstand zwischen den beiden Klemmen bzw. Anschlüssen verwandelt wird. Herkömmliche Antifuse-Verbindungen zur Verwendung beim Programmieren von Speicher sind mit einer Anzahl von nicht trivialen Problemen verbunden.
  • Aus der US 2007/0 029 576 A1 ist eine Finne bekannt, die in einem oberen Abschnitt konfiguriert ist, der eine Basisregion und eine verdünnte Region enthält und dessen Breite sich von der Basisregion zur verdünnten Region verjüngt, wobei die verdünnte Region mindestens 75% dünner als die Basisregion ist.
  • Die US 2005 028 2342 A1 offenbart eine Halbleiter-Vorrichtung in einer FinFET-Technologie.
  • Die US 2014 034 6603 A1 und US 2009 026 7196 A1 offenbaren Antifuse-Vorrichtungen.
  • Die vorliegende Erfindung liefert eine Halbleiter-Antifuse-Vorrichtung gemäß Anspruch 1, ein elektronisches Gerät gemäß Anspruch 9, eine Halbleitervorrichtung gemäß Anspruch 12, eine Computervorrichtung gemäß Anspruch 20 und eine Halbleiterspeichervorrichtung gemäß Anspruch 21 sowie eine Computervorrichtung mit der Halbleiterspeichervorrichtung nach Anspruch 21.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
    • 1 zeigt eine perspektivische Ansicht von einer typischen planaren Antifuse-Transistorstruktur, die nicht zur beanspruchten Erfindung gehört.
    • 2a und 2b stellen jeweils eine perspektivische Ansicht einer FinFET-Antifuse-Transistorstruktur dar, wobei lediglich die in der 2b gezeigte Transistorstruktur gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung konfiguriert ist.
    • 3a demonstriert, wie die Durchbruchspannung der FinFET-Antifuse-Transistorstruktur durch die Finne-Topologie gemäß beispielhaften Ausführungsformen der vorliegenden Erfindung moduliert werden kann.
    • 3b - 3d zeigen beispielhafte Finne-Topologien einer FinFET-Antifuse-Transistorstruktur, die gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung konfiguriert sind.
    • 4 zeigt ein Verfahren zur Herstellung einer FinFET-Antifuse-Transistorstruktur gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung.
    • 5 - 16 zeigen beispielhafte Strukturen, die sich anhand der Durchführung des Verfahrens von 4 ergeben und gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung konfiguriert sind.
    • 17 zeigt ein Computersystem, das mit einer oder mehreren FinFET-Antifuse-Transistorstrukturen gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung implementiert ist.
  • Wie ersichtlich werden wird, sind die Figuren nicht notwendigerweise maßstabsgetreu gezeichnet oder dafür vorgesehen, die beanspruchte Erfindung auf die gezeigten speziellen Konfigurationen zu begrenzen. Während beispielsweise einige der Figuren allgemein gerade Linien, rechte Winkel und glatte Oberflächen zeigen, kann eine tatsächliche Umsetzung einer Antifuse-Struktur weniger als perfekte gerade Linien, rechte Winkel aufweisen und können einige Merkmale oder Einrichtungen Oberflächentopologie haben oder anderweitig nicht glatt sein, in Anbetracht der Verwendung von realen Einschränkungen der verwendeten Verarbeitungsausrüstung und -techniken. Kurz gesagt, werden die Figuren lediglich zur Verfügung gestellt, um beispielhafte Strukturen zu zeigen.
  • DETAILLIERTE BESCHREIBUNG
  • Techniken zum Bereitstellen von nicht-flüchtigen Antifuse-Speicherelementen und anderen Antifuse-Verbindungen werden hierin offenbart. In einigen Ausführungsformen sind die Antifuse-Speicherelemente mit nicht-planarer Topologie, wie zum Beispiel FinFET-Topologie, konfiguriert. In einigen solchen Ausführungsformen kann die Finne-Topologie manipuliert und verwendet werden, um Transistoren mit niedrigerer Durchbruchspannung effektiv zu fördern, indem Stellen mit verbesserter Emission geschaffen werden, die zur Verwendung bei nicht-flüchtigen Antifuse-Speicherelementen mit niedrigerer Spannung geeignet sind. Es ist jedoch zu beachten, dass zahlreiche andere Halbleiter-Antifuse-Elementanwendungen im Licht dieser Offenbarung ersichtlich werden und die beanspruchte Erfindung nicht auf Speicheranwendungen beschränkt sein soll.
  • Allgemeiner Überblick
  • Wie zuvor erwähnt, sind herkömmliche Antischmelzverbindungen (Antifuse-Verbindungen) zur Verwendung bei der Programmierung von Speicher mit einer Anzahl von nicht trivialen Problemen verbunden. Zum Beispiel werden einmalig programmierbare (One-Time-Programmable(OTP))-Speicherarrays typischerweise unter Verwendung von Polysiliziumsicherungen, Metallsicherungen und Oxid-Antischmelzsicherungen (Antifuses) konstruiert. Polysilizium- und Metallsicherungsarrays weisen traditionell größere Anschlussflächen als Oxid-Antifuse-Arrays, zum Teil aufgrund des großen Stroms, der erforderlich ist, um das Element zu schmelzen (zum Beispiel mehrere 10 mA Strom), auf. Oxid-Antifuses beruhen derzeit auf einem Gateoxid, das mit einer Gateelektrode gekoppelt ist, um das Schmelzelement zu bilden, und sind typischerweise auf planaren Technologien, wie zum Beispiel der einen, die in 1 gezeigt ist, konstruiert, die im Allgemeinen eine Diffusionsschicht für die Source- und Drain-Regionen und ein Gate enthält, das auf der Diffusionsschicht ausgebildet ist und davon durch eine Oxidschicht isoliert ist. Wie ersichtlich ist, weist der Oxiddurchbruch der Antifuse-Struktur eine gleiche Auftrittswahrscheinlichkeit in einer solchen planaren Topologie überall unter dem Gate auf.
  • Zusätzlich erfordern ansteigende Digital Rights Management- und Sicherheitsanforderungen allgemein große Arrays von verschlüsseltem Nur-Lese-Speicher (zum Beispiel High-Bandwith Digital Content Protection- oder HDCP-Schlüssel) für digitale Set-Top-Boxen und andere derartige Geräte mit geschütztem Inhalt. Die erforderliche Anzahl an Antifuse-Elementen, die in einer bestimmten typischen Codespeicher- oder digitalen Sicherheitsanwendung zu unterstützen sind, ist von mehreren 10 Bits in früheren Generationen auf projizierte Größen von mehreren 10 Mbits für zukünftige Generationen gewachsen. Solche großen Speicherarrays implizieren eine erhebliche Einbuße an Chipgröße, wenn sie mit herkömmlichen Antifuse-Architekturen implementiert werden. Zusätzlich erhöht die zum erfolgreichen Programmieren solcher Antifuse-Elemente erforderliche Energie die Schaltungskomplexität und erhöht sich der Stromverbrauch selbst.
  • Im Gegensatz zu herkömmlichen planaren Antifuse-Strukturen verwendet eine Ausführungsform der vorliegenden Erfindung eine nicht-planare FinFET-Antifuse-Topologie. Durch Verwendung der Geometrie einer FinFET-Transistorarchitektur kann die zum Erzeugen von hartem Durchbruch des Transistors notwendige Spannung reduziert werden, was für Antifuse-Speicherbetrieb geeignet ist. Insbesondere kann die FinFET-Antifuse-Topologie verwendet werden, um Regionen mit hohem elektrischen Feld in dem Gateisolationsdielektrikum zu erzeugen oder auf sonstige Weise zu erhöhen, die wiederum bewirken, dass die Durchbruchspannung des Antifuse-Elements gesenkt wird. Ein FinFET ist ein Transistor, der um einen dünnen Streifen aus Halbleitermaterial (allgemein bezeichnet als die Finne) gebaut ist. Der Transistor enthält die Standardfeldeffekttransistor(Field Effect Transistor (FET))-Knoten, einschließlich eines Gates, eines Gateisolationsdielektrikums und Source- und Drain-Regionen. Der leitfähige Kanal der Vorrichtung bzw. des Bausteins befindet sich in der Finne unter dem Gateisolationsdielektrikum. Insbesondere läuft Strom entlang beider Seitenwände der Finne (zur Substratoberfläche senkrechte Seiten) sowie entlang der Oberseite der Finne (zur Substratoberfläche parallele Seite). Weil der leitfähige Kanal solcher Konfigurationen sich im Wesentlichen entlang der drei unterschiedlichen äußeren planaren Regionen der Finne befindet, wird ein solches FinFET-Design manchmal als ein Trigate-FinFET bezeichnet. Es können auch andere Typen von FinFET- und nicht-planaren Konfigurationen verwendet werden, um eine Ausführungsform der vorliegenden Erfindung zu implementieren, wie im Lichte dieser Offenbarung ersichtlich werden wird, wie zum Beispiel Double-Gate-FinFETs, bei denen sich der leitfähige Kanal hauptsächlich entlang der beiden Seitenwände der Finnenstruktur befindet.
  • Gemäß einer solchen beispielhaften Ausführungsform ist die Finnenbreite des FinFET-Transistors moduliert oder in sonstiger Weise gestaltet, so dass ein hohes elektrisches Feld an einer Oberseite oder einem oberen Abschnitt der Finne erzeugt wird, günstigerweise den Durchbruch des Sicherungselements absenkend. Bei anderen Ausführungsformen wird das hohe elektrische Feld in einem mittleren Abschnitt oder einem unteren Abschnitt der Finne erzeugt. In weiteren Ausführungsformen kann das hohe elektrische Feld an einer Kombination von zwei oder mehr oberen, mittleren und unteren Abschnitten der Finne erzeugt werden. Es kann irgendeine Anzahl von Finnenmodulationsschemen verwendet werden, solange bei einer gewünschten Durchbruchspannung (oder innerhalb eines gewünschten Durchbruchspannungsbereiches) ein steuerbarer Kurzschluss gebildet werden kann. In diesem Sinne kann die Transistorfinne-/Diffusionsgestalt modifiziert werden, um gewünschte Emissionsstellen zu schaffen. Derartige Optimierungen sind bei standardmäßigen planaren Transistorarchitekturen nicht möglich.
  • Die Finne kann in einer Anzahl von Arten geformt werden. In einer speziellen beispielhaften Ausführungsform wird ein dickes thermisches natives Oxid auf einer Siliziumfinnen-Struktur gezüchtet, die eine Geometrie erzeugt, wo die Oberseite der Finne effektiv eingeklemmt wird oder sich anderweitig durch Siliziumverbrauch während der Ausbildung von Siliziumdioxid (SiO2) vermindert. Dieses Klemmen/Verengen der Diffusions-/Finnenbreiten und -längen reduziert lokal die Durchbruchspannung der bestimmten Struktur, wodurch ein Antifuse-Element mit verbesserter Emission gemäß einer Ausführungsform der vorliegenden Erfindung bereitgestellt wird. In anderen Ausführungsformen kann die gewünschte Finnengestalt zum Beispiel durch Ätzen oder Lasertrimmen bereitgestellt werden. In einem allgemeineren Sinne kann jede geeignete Formgebungstechnik, die die Finne in einem gewünschten Maß selektiv eingrenzt, verwendet werden.
  • FinFET-Antifuse-Struktur
  • 2a und 2b zeigen jeweils eine perspektivische Ansicht von einer FinFET-Antifuse-Transistorstruktur, wobei lediglich die in der 2b gezeigte Transistorstruktur gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung konfiguriert ist. Jede Struktur enthält allgemein die Standard FET-Knoten, einschließlich eines Gates, eines Gateisolationsdielektrikums und eines Diffusionsbereiches (für die Source- und Drain-Regionen), die mit einer gezeigten Finne konfiguriert sind. Wie zuvor erläutert, kann sich der leitfähige Kanal der Vorrichtung auf den Außenseiten der Finne unterhalb des Gateisolationsdielektrikums befinden, was im Allgemeinen zwei oder drei Seiten der Finne einschließen kann. Im Allgemeinen hängt die Durchbruchspannung von jeder FinFET-Antifuse-Transistorstruktur von der Dicke der Finne selbst ab. In diesem Sinne ist die in 2a gezeigte nicht Anspruchsgemäße Antifuse-Struktur mit einer Finne mit einem sich nicht verjüngenden oberen Abschnitt konfiguriert und weist eine höhere Durchgangsspannung auf, während die in 2b gezeigte Struktur mit einer Finne mit einem sich verjüngenden oberen Abschnitt konfiguriert ist und eine relativ niedrigere Durchbruchspannung aufweist. Wie hier erläutert, kann der Grad der Verjüngung eingestellt bzw. angepasst werden, um die gewünschte Durchbruchspannung zu liefern.
  • Das Diffusionsmaterial kann irgendein geeignetes Halbleitermaterial, wie zum Beispiel Silizium oder Siliziumgermanium, sein. Die Source- und Drain-Regionen können dotiert sein, wie es typischerweise durchgeführt wird. Zum Beispiel können in einigen Fällen die Source-und Drain-Regionen unter Verwendung von entweder einem Implantations-/Diffusionsprozess oder einem Ätz-/Abscheideprozess ausgebildet sein bzw. werden. In dem erstgenannten Prozess können Dotierstoffe, wie zum Beispiel Bor, Aluminium, Antimon, Phosphor oder Arsen in das Substrat ionenimplantiert werden, um die Source- und Drain-Regionen zu bilden. Dem Ionenimplantationsprozess folgt typischerweise ein Glühprozess (Annealing Process), der die Dotierstoffe aktiviert und bewirkt, dass sie weiter in das Substrat diffundieren. In dem letztgenannten Prozess kann das Substrat zuerst geätzt werden, um Aussparungen oder Vertiefungen an den Stellen der Source- und Drain-Regionen zu bilden. Ein epitaktischer Abscheidungsprozess kann danach durchgeführt werden, um die Aussparungen mit einer Siliziumlegierung, wie zum Beispiel Siliziumgermanium oder Siliziumcarbid, zu füllen, wodurch die Source- und Drain-Regionen gebildet werden. Bei einigen Implementierungen kann die epitaktisch abgeschiedene Siliziumlegierung in situ mit Dotierstoffen, wie zum Beispiel Bor, Arsen oder Phosphor, dotiert werden. In weiteren Implementierungen können andere Materialien in den Aussparungen abgeschieden werden, um die Source- und Drain-Regionen zu bilden, wie zum Beispiel Germanium oder ein Gruppe III-V-Material oder eine entsprechende Legierung. Das Gateisolationsdielektrikum kann zum Beispiel irgendein geeignetes Oxid, wie zum Beispiel SiO2 oder High-k-Gatedielektrikummaterialien, sein. Beispiele für High-k-Gatedielektrikummaterialien schließen zum Beispiel Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkonoxid, Zirkonsiliciumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat ein. In einigen Ausführungsformen kann ein Glühvorgang an der Gatedielektrikumschicht durchgeführt werden, um ihre Qualität zu verbessern, wenn ein High-k-Material verwendet wird. In einigen speziellen Ausführungsbeispielen kann die High-k-Gatedielektrikumschicht eine Dicke im Bereich von 5 Å bis um 100 Å dick (zum Beispiel 10 Å) aufweisen. In anderen Ausführungsformen kann die Gatedielektrikumschicht eine Dicke von einer Monoschicht aus Oxidmaterial aufweisen. Allgemein sollte die Dicke des Gateisolationsdielektrikums ausreichend sein, um die Gateelektrode von den benachbarten Source- und Drain-Kontakten elektrisch zu isolieren, bis die gewünschte Durchbruch-(oder Programmier-)Spannung erreicht ist. In einigen Ausführungsformen kann zusätzliche Verarbeitung bzw. Bearbeitung an der High-k-Gatedielektriumschicht, wie zum Beispiel ein Glühprozess, durchgeführt werden, um die Qualität des High-k-Materials zu verbessern. Das Gatematerial kann zum Beispiel Polysilizium, Siliziumnitrid, Siliziumcarbid oder eine Metallschicht (zum Beispiel Wolfram, Titannitrid, Tantal, Tantalnitrid) sein, obwohl andere geeignete Gateelektrodenmaterialien ebenfalls verwendet werden können. Das Gatematerial, das ein Opfermaterial sein kann, das später für einen Replacement Metal Gate(RMG)-Prozess entfernt wird, weist eine Dicke im Bereich von 10 Å bis 500 Å (zum Beispiel 100 Å) in einigen Ausführungsbeispielen auf. Jedes des Gateisolationsdielektrikums und der Gatematerialien kann unter Verwendung von zum Beispiel herkömmlichen Abscheidungsprozessen, wie zum Beispiel chemische Dampfabscheidung (Chemical Vapor Deposition) (CVD)), Atomlagenabscheidung (Atomic Layer Deposition (ALD)), Spin-on-Abscheidung (Spin-on-Deposition (SOD)) oder physikalische Dampfabscheidung (Physical Vapor Deposition (PVD)) abgeschieden werden. Alternative Abscheidungstechniken können ebenfalls verwendet werden. Zum Beispiel können das Gateisolationsdielektrikum und die Gatematerialien thermisch gezüchtet (aufgewachsen) werden. Wie im Licht dieser Offenbarung ersichtlich sein wird, kann eine Anzahl von anderen geeigneten Materialien, Geometrien und Bildungsprozessen verwendet werden, um eine Ausführungsform der vorliegenden Erfindung zu implementieren und eine verbesserte Antifuse-Vorrichtung, wie hierin beschrieben, bereitzustellen.
  • In einem Ausführungsbeispiel kann die in 2b gezeigte sich verjüngende Finne-Struktur durch Durchführen einer Oxidation der in 2a gezeigten Finne und vor der Gatebildung erzeugt werden. Das Verengen der Finne/Diffusion (zum Beispiel sich anhand des Siliziumverbrauchs während des Oxidationsprozesses ergebend) erzeugt einen Emissionspunkt an der Oberseite der Finne. In anderen beispielhaften Ausführungsformen wird die sich verjüngende Finne-Struktur durch selektives Ätzen (zum Beispiel Nass- und/oder Trockenätzprozess) von zumindest einem Teil der Finne bereitgestellt. Bei einigen beispielhaften Ausführungsformen senkt die abruptere Finnentopologie die Durchbruchspannung effektiv um 20% oder mehr, was eine höhere Ausbeute bei Antifuse-Array-Programmierung bei niedrigerer/niedrigerem Spannung/Strom bedeutet. Ein Rasterelektronenmikroskopie(Scanning Electron Microscopy (SEM))- oder Transmissionselektronenmikroskopie(Transmission Electron Microscopy (TEM))-Querschnitt kann verwendet werden, um die geformte Finnentopologie für verbesserte Durchbruchfähigkeit, wie hierin beschrieben, zu zeigen.
  • Experimentelle Daten wurden gesammelt, wo die Finnenbreite systematisch reduziert wurde. Diese Daten sind in 3a reflektiert, was demonstriert, wie die Durchbruchspannung der FinFET-Antifuse-Transistorstruktur durch die Finnentopologie moduliert werden kann gemäß beispielhaften Ausführungsformen der vorliegenden Erfindung. Wie ersichtlich ist, zeigt das Variabilitätsdiagramm von 3a die monotone Abnahme der Transistordurchbruchspannung von der breitesten Finne (ganz rechte Gruppe, mit einer durchschnittlichen Durchbruchspannung von ca. 3,5 Volt) zur schmalsten Finne (ganz linke Gruppe mit einer Durchbruchspannung von ca. 2,8). In diesen Beispielen wurde eine Reduzierung von 20% der erforderlichen Spannung zum Kurzschließen des Gates mit dem Substrat beobachtet. Diese lokalisierte Verringerung der Durchbruchspannung kann verwendet werden, um die Oxid-Antifuse-Arrayprogrammierbarkeit zu verbessern und den Schaltungsaufwand zum Konstruieren einer Speicheranordnung zu reduzieren.
  • 3b-3d stellen beispielhafte FinFET-Antifuse-Transistorstrukturfinnentopologien dar, die gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung konfiguriert sind. Wie ersichtlich ist, weist jede Finne einen sich verjüngenden Abschnitt auf, der sich von der flachen Grabenisolation (Shallow Trench Isolation (STI)) erstreckt, wobei jeder sich verjüngende Abschnitt eine Basisregion und eine verdünnte Region enthält. Die in 3b gezeigte FinFET-Antifuse-Transistorstruktur weist eine verdünnte Region auf, die ca. 50% dünner als die Basisregion ist. Wie ferner ersichtlich ist, weist die in 3c gezeigte FinFET-Antifuse-Transistorstruktur eine verdünnte Region auf, die ca. 75% dünner als die Basisregion ist, und weist die in 3d gezeigte FinFET-Antifuse-Transistorstruktur eine verdünnte Region auf, die ca. 90% (oder mehr) dünner als die Basisregion ist. Die gekrümmte Art der Verjüngung in diesen Beispielen ist allgemein eine Funktion des thermischen Oxidationsprozesses, der verwendet wird, um die Verjüngung zu bewirken. In anderen Ausführungsformen kann die Verjüngung abrupter oder winkeliger sein, zum Beispiel wenn sie durch einen Ätzprozess geformt oder auf andere Weise weiterverarbeitet wird. Eine Kombination von Oxidations- und/oder Ätzprozessen kann verwendet werden, um irgendeine Anzahl von gewünschten Finnengestaltungen (zum Beispiel Stundenglasform, wo der mittlere Teil der Finne verdünnt ist, eine Perlenkettenform, wo es mehrere verdünnte Punkte entlang der Finne gibt, etc.) bereitzustellen.
  • Somit ermöglicht eine Ausführungsform der vorliegenden Erfindung, dass ein skalierbares, nicht-flüchtiges Antifuse-Speicherelement mit geringem Stromverbrauch beispielsweise in eine nicht-planare High-k-Metallgate-CMOS-Prozesstechnologie integriert wird. Eine solche Ausführungsform kann zum Beispiel in einer beliebigen Anzahl von Anwendungen verwendet werden, bei denen ein nicht-flüchtiges Speicherelement benötigt wird. In einem allgemeineren Sinne kann eine Ausführungsform der vorliegenden Erfindung in jeder IC (Integrated Circuit)-Anwendung verwendet werden, bei der ein Antifuse-Element benutzt wird.
  • Methodik
  • 4 stellt ein Verfahren zur Herstellung einer FinFET-Antifuse-Transistorstruktur gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung dar. 5-16 zeigen korrespondierende Strukturen, auf die unter Bezugnahme auf das Verfahren Bezug genommen werden wird. Zahlreiche Variationen werden im Licht der vorliegenden Offenbarung offensichtlich sein, und die beanspruchte Erfindung soll nicht auf irgendeinen speziellen Prozess oder irgendeine spezielle Konfiguration beschränkt sein.
  • Das Verfahren enthält ein Ausbilden von einer oder mehreren Finne(n) und Füllen 401 der resultierenden Gräben mit Isolationsdielektrikum (z.B. SiO2). Die Ausbildung der Finnen und des Isolationsdielektrikums kann in einer Anzahl von Arten durchgeführt werden. In einer beispielhaften Ausführungsform werden die Finnen und das Isolationsdielektrikum, wie in den 5 bis 10 gezeigt, ausgebildet, von denen jede eine Seitenschnittansicht zeigt, wobei der Querschnitt parallel zu den Finnen ist. Wie in 5 ersichtlich ist, wird ein Substrat bereitgestellt. Das Substrat kann zum Beispiel ein leeres Substrat oder Rohsubstrat sein, das für nachfolgende Halbleiterprozesse durch Ausbilden einer Anzahl von Finnen-Strukturen in selbigen vorbereitet werden muss. Alternativ kann das Substrat eine teilweise ausgebildete Halbleiterstruktur sein, auf der zum Beispiel Drain-, Source- und Gate-Regionen unter Verwendung von mindestens einer Finne-Struktur ausgebildet werden müssen. Es kann hier irgendeine Anzahl von geeigneten Substraten verwendet werden, einschließlich Bulk-Substraten, Halbleiter auf Isolatorsubstraten (XOI, wobei X ein Halbleitermaterial, wie zum Beispiel Si, Ge oder mit Ge angereichertes Si ist), und Mehrschichtenstrukturen, und insbesondere solche Substrate, auf denen Finnen vor einem sich anschließenden Gatestrukturierungsprozess ausgebildet werden bzw. sind. In einem speziellen Beispielfall ist das Substrat ein Silizium-Bulk-Substrat. In anderen Implementierungen kann das Halbleitersubstrat unter Verwendung von alternativen Materialien ausgebildet sein, die mit Silizium kombiniert sein können oder nicht, was einschließt, ohne aber darauf begrenzt zu sein, Germanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid oder Galliumantimonid. Weitere Materialien, die als Gruppe III-V-, oder Gruppe IV-Materialien klassifiziert sind, können auch zum Ausbilden des Substrats verwendet werden. Obwohl einige Beispiele für Materialien, aus denen das Substrat geformt werden kann, hier beschrieben sind, fällt jedes Material, das als eine Grundlage dienen kann, auf der eine Halbleitervorrichtung oder ein Halbleiterbaustein aufgebaut werden kann, in den Geist und Umfang der beanspruchten Erfindung.
  • 6 stellt die Abscheidung und Strukturierung einer Hartmaske auf dem Substrat von 5 gemäß einer Ausführungsform der vorliegenden Erfindung dar. Dies kann unter Verwendung von Standardfotolithografie durchgeführt werden, die Abscheiden von einem oder mehreren Hartmaskenmaterialien (zum Beispiel Siliziumdioxid, Siliziumnitrid und/oder andere geeignete Hartmaskenmaterialien), Strukturieren von Resist auf einem Teil der Hartmaske, das temporär bleiben wird, um eine darunterliegende Region der Finne (wie zum Beispiel einen Diffusions- oder aktiven Bereich einer Transistorvorrichtung bzw. eines Transistorbausteins) zu schützen, Ätzen zum Entfernen der unmaskierten (kein Resist) Abschnitte der Hartmaske (zum Beispiel durch Verwendung eines Trockenätz- oder eines anderen geeigneten Hartmaskenentfernprozesses) und danach Strippen des strukturierten Resistmaterials enthält, wodurch die strukturierte Maske, wie gezeigt, bleibt. In einer speziellen beispielhaften Ausführungsform ist die resultierende Hartmaske eine Standardzweischichtenhartmaske, die mit einer unteren Schicht aus Oxid und einer oberen Schicht aus Siliziumnitrid konfiguriert ist, und enthält drei Stellen (zum Bereitstellen von drei Finnen, in diesem beispielhaften Fall), aber in anderen Ausführungsformen kann die Hartmaske anders konfiguriert sein, in Abhängigkeit von der bestimmten aktiven Vorrichtung, die hergestellt wird. In einer speziellen beispielhaften Ausführungsform mit einem Siliziumsubstrat ist die Hartmaske mit einer unteren Schicht aus nativem Oxid (Oxidation von Siliziumsubstrat) und einer oberen Schicht aus Siliziumnitrid implementiert. Wie ersichtlich ist, kann eine beliebige Anzahl von Hartmaskenkonfigurationen verwendet werden.
  • Wie in 7 ersichtlich, werden flache Gräben in die unmaskierten Abschnitte des Substrats geätzt. Die flache Grabenätzung kann mit Standardfotolithografie erzielt werden, die Nass- oder Trockenätzen oder eine Kombination von Ätzen, wenn dies gewünscht ist, einschließt. Die Geometrie der Gräben (Breite, Tiefe, Gestalt, etc.) kann von einer Ausführungsform zur nächsten, wie ersichtlich sein wird, variieren, und die beanspruchte Erfindung soll nicht auf irgendeine bestimmte Grabengeometrie beschränkt werden. In einer speziellen beispielhaften Ausführungsform mit einem Siliziumsubstrat und einer Zweischichtenhartmaske, die mit einer unteren Oxidschicht und einer oberen Siliziumnitridschicht implementiert ist, wird eine Trockenätzung verwendet, um die Gräben auszubilden, die sich circa 100 Ä bis 5000 Ä unter der Oberseite des Substrats befinden. Wie ersichtlich ist, kann jede Anzahl von Grabenkonfigurationen verwendet werden.
  • Wie in 8 zu sehen ist, werden die Gräben anschließend mit einem Isolationsdielektrikummaterial unter Verwendung irgendeiner Anzahl von Standardabscheidungsprozessen gefüllt. In einer speziellen beispielhaften Ausführungsform mit einem Siliziumsubstrat ist das Isolationsdielektriummaterial SiO2, aber jede Anzahl von geeigneten Isolationsdielektrikummaterialien kann verwendet werden, um die Strukturen mit flacher Grabenisolation (Shallow Trench Isolation STI)) hier auszubilden. Allgemein kann das abgeschiedene oder auf andere Weise aufgewachsene bzw. gezüchtete Isolationsdielektrikummaterial zum Füllen der Gräben, zum Beispiel basierend auf Kompatibilität mit dem nativen Oxid des Substratmaterials, ausgewählt werden. Es ist zu beachten, dass der Gategraben kreisförmig oder polygonal sein kann und sich jede Bezugnahme auf Graben-„Seiten“ auf jede dieser Konfigurationen beziehen soll und nicht interpretiert werden sollte, dass eine bestimmte geometrisch gestaltete Struktur impliziert ist. Zum Beispiel können sich Grabenseiten auf unterschiedliche Stellen auf einem kreisförmigen Graben oder diskrete Seiten eines polygonalförmigen Grabens oder sogar unterschiedliche Stellen auf einer diskreten Seite des polygonalförmigen Grabens beziehen. In einem allgemeineren Sinn beziehen sich Graben-„Oberflächen/Flächen“ auf alle solche Grabenseiten sowie die Basis (Boden) des Grabens.
  • 9 zeigt, wie das Isolationsdielektrikum unter Verwendung von zum Beispiel CMP oder einem anderen geeigneten Prozess, der in der Lage ist, die Struktur zu planarisieren, planarisiert wird. In der gezeigten speziellen beispielhaften Ausführungsform kann die Hartmaske vollständig entfernt werden, insbesondere über den Finnen, die, wie hierin beschrieben, für Antifuse-Elemente vorgesehen sind. Es ist jedoch zu beachten, dass solche Antifuse-Elemente in Verbindung mit anderen Strukturen verwendet werden können, die wie ein herkömmlicher Transistor (Transistoren mit einer beabsichtigten Verwendung, die kein Überschreiten der Durchbruchspannung des Transistors enthält) fungieren sollen. Für diese Finnen kann die Planarisierung durchgeführt werden, um einen Teil der Hartmaske, der als eine Gatepassivierungsschicht oder ein Gatepassivierungsoxid verwendet werden kann, zu belassen.
  • 10 zeigt, wie die Struktur ferner strukturiert wird, so dass das Isolationsdielektrikummaterial in den STIs geätzt werden kann, um das STI-Isolationsdielektrikummaterial unter den Finne-Strukturen auszusparen bzw. zu vertiefen. Diese ausgesparten bzw. vertieften Regionen liefern eine Isolation für die Source-/Drain-Regionen des Transistors. Die resultierende Struktur kann jede Anzahl von Finnen (eine oder mehrere) enthalten, die durch irgendein geeignetes Isolationsdielektrikummaterial isoliert ist/sind.
  • Diese in den 5-10 dargestellte beispielhafte Finne-Struktur wird unter Verwendung von Fotolithografie wie üblich hergestellt. In anderen Ausführungsformen ist zu beachten, dass die Finnen wie gelegentlich epitaktisch aufgewachsen bzw. gezüchtet werden können, wie dies in der Veröffentlichung der US-Patentanmeldung US 2008 / 0 157 130 A1 mit dem Titel „Epitaxial Fabrication of Fins for FinFET Devices“ beschrieben ist. In solchen Fällen wird die Finne effektiv als eine Schicht in dem Herstellungsprozess ausgebildet. Durch Ausbilden einer Finnenschicht wird die Finnendicke durch Steuerung der Prozessparameter, die zum Ausbilden der Finnenschicht verwendet werden, statt durch Fotolithografieprozesse bestimmt. Wenn zum Beispiel die Finne mit einem Epitaxieprozess aufgewachsen bzw. gezüchtet wird, wird die Dicke der Finne durch die Wachstumsdynamiken der Epitaxie bestimmt werden. FinFETs, deren Finnenbreiten durch Schichtenausbildung statt Fotolithografie bestimmt werden, können verbesserte minimale Strukturgrößen und Packungsdichten bieten. In anderen Ausführungsformen können die Finnen durch Entfernen von Material durch Schneiden oder Abtragen zum Beispiel unter Verwendung eines Lasers oder anderer geeigneter Werkzeuge, die in der Lage sind, Halbleitermaterialien fein zu schneiden, hergestellt werden. Resultierende Finnengeometrien werden allgemein in Abhängigkeit von verwendeten Formgebungstechniken sowie der gewünschten Dicke der Basisregion variieren.
  • Wenn die Finnen, wie oben beschrieben oder durch irgendeinen anderen geeigneten Prozess ausgebildet sind, setzt das Verfahren von 4 mit Abscheidung 403 einer Passivierung auf Finnen und Isolationsdielektrikum, wie am besten in dem Beispiel von 11 gezeigt ist, fort. Das Passivierungsmaterial wird verwendet, um das Substratmaterial davor zu schützen, während des Oxidationsprozesses verbraucht zu werden, und kann zum Beispiel ein Oxid oder Nitrid sein. Das Passivierungsmaterial kann unter Verwendung von CVD, ALD, SOD oder PVD ausgebildet werden oder kann thermisch aufgewachsen bzw. gezüchtet werden. In einer speziellen beispielhaften Ausführungsform ist das Passivierungsmaterial eine CVD-Schicht aus Siliziumdioxid oder Siliziumnitrid, die eine Dicke im Bereich von 5 nm bis 10 nm aufweist, obwohl jede Dicke, die geeignet ist, um das darunterliegende Substrat während des sich anschließenden Prozesses zu schützen, verwendet werden kann, wie ersichtlich sein wird.
  • Das Verfahren fährt mit Strukturierung und Ätzung 405 der Passivierungsschicht fort, um eine oder mehrere der Finnen freizulegen bzw. zu belichten, die verwendet wird/werden, um Antifuse-Vorrichtungen auszubilden, wie am besten in 12 gezeigt ist. Wie in dieser beispielhaften Ausführungsform ersichtlich ist, wird ein Ätzblock (Fotoresist) über Bereichen bereitgestellt, die vor dem Passivierungsätzen geschützt werden sollen. Der Ätzblock kann zum Beispiel unter Verwendung von Standardlithografie bereitgestellt werden. In einem solchen Fall enthält der Lithografieprozess allgemein Ausbilden einer Fotoresistschicht auf der Oberfläche der Passivierungsschicht und danach Positionieren einer Maske über dem mit Resist beschichteten Bereich. Die Maske ist mit lichtundurchlässigen (opaken) Regionen aus Chrom und lichtdurchlässigen (transparenten) Regionen aus Quarz konfiguriert. Strahlung von einer Lichtquelle (zum Beispiel ultraviolettes oder tief ultraviolettes Licht, etc.), das über ein optisches Linsensystem fokussiert ist, wird dann auf die Maske angewendet. Das Licht tritt durch die transparenten Maskenregionen und belichtet die darunterliegende Fotoresistschicht und wird von den opaken Maskenregionen blockiert, um diese darunterliegenden Abschnitte von Fotoresistschicht unbelichtet zu lassen. In Abhängigkeit von dem verwendeten speziellen Prozess können dann entweder die belichteten oder nicht belichteten Regionen der Fotoresistschicht entfernt werden, wodurch eine strukturierte Resistschicht auf der Passivierungsschicht verbleibt, die wiederum eine anschließende Ver- oder Bearbeitung der Passivierungsschicht (in diesem Fall Ätzen) ermöglicht. Das Passivierungsätzen kann zum Beispiel unter Verwendung von Trocken- oder Nassätzen zum Entfernen der nicht blockierten Passivierungsmaterialschicht (zum Beispiel Oxid-/NitridSchicht) durchgeführt werden. Somit bleiben in diesem Beispielfall einige der Finnen durch die Passivierungsschicht nach diesem Passivierungsätzen geschützt und diese Finnen können anschließend für einen Non-Antifuse-Zweck verwendet werden. In anderen Ausführungsformen können, falls gewünscht, alle Finnen als Antifuses (Antisicherungen) verwendet werden. Es ist zu beachten, dass in solchen Ausführungsformen das Abscheiden, Strukturieren und Ätzen einer Passivierungsschicht (wie zum Beispiel bei 403 und 405 von 4 beschrieben), falls erforderlich, beseitigt oder ansonsten übersprungen werden können.
  • Sobald irgendeine gewünschte Strukturierung über den Finnen abgeschlossen ist, kann das Verfahren mit der Gestaltung der Finne fortfahren, um Bereiche mit Stellen erhöhter Emission bereitzustellen, die zur Verwendung bei nicht-flüchtigen Antifuse-Speicherelementen mit geringem Stromverbrauch geeignet sind. In dieser beispielhaften Ausführungsform wird diese Gestaltung durch Ausführung 407 eines thermischen Oxidationsprozesses, um Finnenmaterial zu verbrauchen und die verjüngte Finnengestalt, wie am besten in 13 gezeigt, bereitzustellen, durchgeführt werden. Es kann irgendein geeigneter Oxidationsprozess verwendet werden, und die Oxidationsparameter werden von Fall zu Fall variieren. Zum Beispiel kann die Oxidation bei einer Temperatur im Bereich von 500°C bis 1100°C unter Verwendung von nur Sauerstoff (Trockenoxidation) oder Sauerstoff und Wasserstoff (Nassoxidation) durchgeführt werden. Die Dauer hängt von der gewünschten Finnendicke ab und kann bei niedrigen Temperaturen (500°C bis 800°C) für sehr dünne Filme (zum Beispiel 50 Å bis 500 Å) nur Minuten bis zu Stunden bei hohen Temperaturen (zum Beispiel 800°C bis 1100°C) für dicke Filme (zum Beispiel 500 Å bis 1000 Å) betragen. Der Druck kann ebenfalls variieren und kann im Bereich von irgendwo von 0,1 bis 25 bar (0,1 bis 25 Atmosphären) liegen. In einem speziellen beispielhaften Fall wird die Oxidation einer Siliziumfinne mit einer ursprünglichen Dicke von circa 100 Å bis 150 Å unter Verwendung von Trockenoxidation bei Atmosphäre und einer Temperatur von circa 800°C über 30 Minuten durchgeführt, um einen verjüngten Finnenabschnitt mit einer Basisregion von circa 95 Ä und dünnen Region von circa 10 Ä bis 15 Ä (nicht mitgerechnet die Dicke der Oxidationsschicht, die anschließend über einen Ätzprozess entfernt wird) bereitzustellen. Es ist zu beachten, dass die verbrauchende Oxidationsschicht nicht auf den passivierten Oberflächen wachsen wird und nur auf den frei liegenden Finnenflächen wachsen wird. Das oxidationsbasierte Wachsen wird das Finnenmaterial (zum Beispiel Silizium oder Siliziumgermanium) verbrauchen, wodurch eine sich verjüngende Finnengestalt erzeugt wird. Man sollte sich vergegenwärtigen, dass jede Anzahl von sich verjüngenden Gestaltungen bereitgestellt werden kann.
  • Das Verfahren dieser beispielhaften Ausführungsform fährt dann mit Strippen oder anderweitigem Entfernen 409 verbleibender Passivierungsschicht und Oxidationsschicht (unter Verwendung von Nass- und/oder Trockenätzprozessen), wie in 14 gezeigt, fort. In anderen Ausführungsformen ist, wie im Licht dieser Offenbarung ersichtlich sein wird, zu beachten, dass die Oxidationsschicht und/oder die Passivierungsschicht mit denselben Materialien (zum Beispiel Siliziumdioxid oder anderem nativen Oxid) implementiert werden kann/können, aber dies nicht sein muss. Ferner ist zu beachten, dass die Oxidationsschicht und/oder die Passivierungsschicht belassen werden können, um als das Gateoxid zu fungieren, falls dies gewünscht ist (in einigen Fällen kann es wünschenswerter sein, diese Schichten zu entfernen und ein High-k-Dielektrikum-Gate-Dielektrikum aufzutragen).
  • Vorausgesetzt, die Oxidations- und Passivierungsschichten sind entfernt, kann das Verfahren dieser beispielhaften Ausführungsform ferner ein Bereitstellen 411 einer gewünschten Isolationsdielektrikumschicht über Finnen, wie am besten in 15 gezeigt, einschließen. In einem beispielhaften Fall ist das Isolationsdielektrikummaterial ein Oxid, das entweder abgeschieden oder aufgewachsen bzw. gezüchtet wird, wie zum Beispiel Siliziumdioxid oder ein High-k-Oxid oder ein zusammengesetzter Stapel aus beiden. Es kann irgendein geeignetes dielektrisches Material verwendet werden. Das Verfahren kann dann mit Standardverarbeitung und Herstellung einer Vorrichtung bzw. eines Bausteins fortfahren, was ferner ein Bereitstellen 413 eines Gatematerials über dem Isolationsdielektrikum, wie in 16 gezeigt, enthalten kann.
  • Irgendeine Anzahl von Variationen wird im Licht dieser Offenbarung ersichtlich werden. Zum Beispiel kann in anderen Ausführungsformen die Finnengestaltung mit Ätz- oder anderen geeigneten Finnentrimm-/-formgebungsverfahren (Ablation, selektive Epitaxie, usw.) durchgeführt werden. In solchen Fällen würde eine Oxidation nicht notwendig sein. Alternativ kann eine Kombination von Oxidations- und anderen Formgebungsprozessen (zum Beispiel Ätzen, Ablation und/oder selektive Epitaxie) verwendet werden.
  • Beispielsystem
  • 17 stellt eine Computervorrichtung 1000 dar, die gemäß einer Ausführungsform der Erfindung konfiguriert ist. Wie ersichtlich ist, enthält die Computervorrichtung 1000 eine Hauptplatine (Motherboard) 1002. Die Hauptplatine 1002 kann eine Anzahl von Komponenten, einschließlich, ohne aber darauf beschränkt zu sein, eines Prozessors 1004 und mindestens eines Kommunikationschips 1006, von denen jeder mit der Hauptplatine 1002 elektrisch gekoppelt oder andernfalls darin integriert ist, enthalten. Wie anerkannt werden wird, kann die Hauptplatine 1002 zum Beispiel irgendeine Leiterplatte, egal ob eine Hauptplatine oder Tochter- oder Zusatzkarte auf einer Hauptplatine oder das einzige Board der Vorrichtung 1000, etc. sein. In Abhängigkeit von ihren Anwendungen kann die Computervorrichtung 1000 eine oder mehrere weitere Komponenten enthalten, die mit der Hauptplatine 1002 physikalisch und elektrisch gekoppelt sein können oder nicht. Diese weiteren Komponenten können, ohne aber darauf beschränkt zu sein, flüchtigen Speicher (zum Beispiel DRAM), nicht-flüchtigen Speicher (zum Beispiel ROM), einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, ein Display, ein Touchscreen-Display, einen Touchscreen-Controller, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine Globalpositionierungssystem(GPS)-Vorrichtung, einen Kompass, einen Beschleunigungssensor, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie zum Beispiel Festplattenlaufwerk, Compactdisk (CD), DVD (Digital Versatile Disk) und so weiter) enthalten. Jede der in der Computervorrichtung 1000 enthaltenen Komponenten kann eine oder mehrere hierin beschriebene(n) FinFET-Antifuse-Transistorstruktur(en) enthalten. Diese Antifuse-Strukturen können zum Beispiel zum Implementieren von nicht-flüchtigem Speicher, einem kalibrierten oder angepassten Signalpfad, einem Freigabe-/Sperrsignal oder einer Schaltung zum Auswählen von einer Vielzahl von redundanten Schaltungen, die einen On-Chip-Leistungstest bestanden hat (wie der Fall, in dem mehrere redundante Schaltungen On-Chip vorgesehen sind, um die Ausbeute zu verbessern) verwendet werden. In einigen Ausführungsformen können mehrere Funktionen in einem oder mehreren Chips (zum Beispiel ist zu beachten, dass der Kommunikationschip 1006 Teil des Prozesses 1004 sein oder anderweitig in dem Prozessor 1004 integriert sein kann) integriert sein.
  • Der Kommunikationschip 1006 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Computereinrichtung 1000. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle, etc. zu beschreiben, die Daten durch die Verwendung von modulierter elektromagnetischer Strahlung über ein nicht festes Medium kommunizieren können. Der Begriff impliziert nicht, dass die zugehörigen bzw. verbundenen Geräte keine Drähte enthalten, obwohl dies in einigen Ausführungsformen der Fall sein könnte. Der Kommunikationschip 1006 kann irgendeinen einer Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich, ohne aber darauf beschränkt zu sein, Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Derivate davon sowie beliebige andere drahtlose Protokolle, die als 3G, 4G, 5G und darüber bezeichnet werden. Die Computervorrichtung 1000 kann eine Vielzahl von Kommunikationschips 1006 enthalten. Zum Beispiel kann ein erster Kommunikationschip 1006 drahtloser Kommunikation mit einer kürzeren Reichweite, wie zum Beispiel Wi-Fi und Bluetooth gewidmet sein und kann ein zweiter Kommunikationschip 1006 drahtloser Kommunikation mit längerer Reichweite, wie zum Beispiel GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen, gewidmet sein.
  • Der Prozessor 1004 der Computervorrichtung 1000 enthält einen Chip mit integrierter Schaltung, der in dem Prozessor 1004 verpackt ist. In einigen Ausführungsformen der vorliegenden Erfindung enthält der Chip mit integrierter Schaltung des Prozessors einen nicht-flüchtigen Onboard-Speicher oder -Cache und/oder ist anderweitig mit Off-Chip-Speicher kommunikativ gekoppelt, der mit einer oder mehreren hierin beschriebenen FinFET-Antifuse-Transistorstruktur(en) implementiert ist. Der Begriff „Prozessor“ kann sich auf jede Vorrichtung oder einen Teil einer Vorrichtung beziehen, die/der zum Beispiel elektronische Daten aus Registern und/oder Speicher zum Umwandeln der elektronischen Daten in andere elektronische Daten, die in Registern und/oder Speicher gespeichert werden können, verarbeitet.
  • Der Kommunikationschip 1006 kann auch einen Chip mit integrierter Schaltung enthalten, der in dem Kommunikationschip 1006 verpackt ist. Gemäß einigen solchen beispielhaften Ausführungsformen enthält der Chip mit integrierter Schaltung des Kommunikationschips eine oder mehrere Vorrichtungen, die mit einer hierin beschriebenen oder mehreren FinFET-Antifuse-Transistorstrukturen (zum Beispiel On-Chip-Speicher und/oder andere On-Chip-Schaltung, die Antifuse-Technologie verwendet) implementiert sind. Wie im Licht dieser Offenbarung anerkannt werden wird, ist zu beachten, dass Multi-Standard-Funkfähigkeit direkt in dem Prozessor 1004 integriert sein kann (zum Beispiel wenn Funktionalität von irgendeinem Chip 1006 in dem Prozessor 1004 integriert ist, statt dass man mehrere separate Kommunikationschips hat). Ferner ist zu beachten, dass der Prozessor 1004 ein Chipsatz mit einer solchen Funkfähigkeit sein kann. Kurz gesagt, kann jede Anzahl von Prozessor 1004 und/oder Kommunikationschips 1006 verwendet werden. Ebenso kann jeder eine Chip oder Chipsatz mehrere darin integrierte Funktionen aufweisen.
  • In verschiedenen Implementierungen kann die Computervorrichtung 1000 ein Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, ein Entertainment-Steuergerät, eine Digitalkamera, ein tragbares Musikabspielgerät oder ein digitaler Videorekorder sein. In weiteren Implementierungen kann die Vorrichtung 1000 irgendein anderes elektronisches Gerät sein, das Daten verarbeitet oder Antifuse-Vorrichtungen benutzt.
  • Zahlreiche Ausführungsformen werden ersichtlich sein und hierin beschriebene Merkmale können in einer beliebigen Anzahl von Konfigurationen kombiniert werden. Eine beispielhafte Ausführungsform der vorliegenden Erfindung liefert eine Halbleiter-Antifuse-Vorrichtung. Die Vorrichtung enthält einen nicht-planaren Diffusionsbereich mit einer Finne, die mit einem sich verjüngenden Abschnitt konfiguriert ist, eine Dielektrikumisolationsschicht auf der Finne, die den sich verjüngenden Abschnitt enthält, und ein Gatematerial auf der Dielektrikumisolationsschicht. In einem solchen Fall enthält der sich verjüngende Abschnitt der Finne eine Basisregion und eine verdünnte Region und ist die verdünnte Region mindestens 50% dünner als die Basisregion. In einem anderen solchen Fall ist die verdünnte Region mindestens 75% dünner als die Basisregion. In einem anderen solchen Fall ist die verdünnte Region mindestens 90% dünner als die Basisregion. In einigen Fällen enthält der nicht-planare Diffusionsbereich Source- und Drain-Regionen. In einigen Fällen umfasst der nicht-planare Diffusionsbereich, der die Finne enthält, Silizium (zum Beispiel Silizium oder Siliziumgermanium, das dotiert sein kann, um Source- und Drain-Regionen bereitzustellen). In einigen Fällen umfasst die Dielektrikumisolationsschicht ein High-k-Dielektrikummaterial und umfasst das Gatematerial Polysilizium oder Metall. In einigen Fällen umfasst der sich verjüngende Abschnitt eine Vielzahl von verdünnten Abschnitten. In einigen Fällen ist der sich verjüngende Abschnitt durch mindestens eine von Oxidation, Ätzung und Ablation ausgebildet. In einigen Fällen umfasst die Antifuse-Vorrichtung eine von einer Trigate- oder Double-Gate-FinFET-Topologie. Eine andere Ausführungsform liefert ein elektronisches Gerät, das eine Leiterplatte mit einer oder mehreren integrierten Schaltungen enthält, wobei mindestens eine der einen oder mehreren integrierten Schaltungen eine oder mehrere Halbleiter-Antifuse-Vorrichtungen, wie in diesem Absatz zahlreich definiert, umfasst. In einem solchen Fall enthält die eine oder enthalten die mehreren integrierten Schaltungen mindestens einen von einem Kommunikationschip und/oder einem Prozessor, und umfasst mindestens einer von dem Kommunikationschip und/oder Prozessor die eine oder mehrere Halbleiter-Antifuse-Vorrichtungen. In einem weiteren derartigen Fall ist die Vorrichtung eine Computervorrichtung.
  • Eine weitere Ausführungsform der vorliegenden Erfindung stellt eine HalbleiterVorrichtung bereit. Die Vorrichtung enthält mindestens ein Antifuse-Element, das einen nicht-planaren Diffusionsbereich mit einer Finne, die mit einem sich verjüngenden Abschnitt konfiguriert ist, eine Dielektrikumisolationsschicht auf der Finne, die den sich verjüngenden Abschnitt enthält, und ein Gatematerial auf der Dielektrikumisolationsschicht enthält. Die Vorrichtung enthält ferner mindestens ein Transistorelement, das einen nicht-planaren Diffusionsbereich mit einer sich nicht verjüngenden Finne enthält. In einigen Fällen ist die Dielektrikumisolationsschicht auch auf der sich nicht verjüngenden Finne und ist das Gatematerial auch auf der Dielektrikumisolationsschicht auf der sich nicht verjüngenden Finne. In einigen Fällen enthält der sich verjüngende Abschnitt der Finne eine Basisregion und eine verdünnte Region und ist die verdünnte Region mindestens 50% dünner als die Basisregion. In anderen solchen Fällen ist die verdünnte Region mindestens 75% dünner als die Basisregion. In anderen solchen Fällen ist die verdünnte Region mindestens 90% dünner als die Basisregion. In einigen Fällen enthält jeder nicht-planaren Diffusionsbereiche Source-und Drain-Regionen. In einigen Fällen umfassen die nicht-planaren Diffusionsbereiche, die die Finnen enthalten, Silizium (zum Beispiel ist das den Diffusionsbereich und die Finnen bildende Material, mit Ausnahme irgendwelcher Dotiermaterialien und irgendwelchem unwesentlichen Restmaterial oder Restmaterialien das selbe Material). In einigen Fällen umfasst die Vorrichtung eine Vielzahl von Antifuse-Elementen und/oder eine Vielzahl von Transistorelementen. In einigen Fällen umfasst der sich verjüngende Abschnitt eine Vielzahl von verdünnten Abschnitten. In einigen Fällen wird der sich verjüngende Abschnitt von mindestens einer von Oxidation, Ätzung und Ablation (zum Beispiel thermische Oxidation plus eine anschließende Nass- und/oder Trockenätzung zum Verfeinern der Finnenform, um eine gewünschte Durchbruchspannung bereitzustellen) ausgebildet. Eine andere Ausführungsform liefert eine Computervorrichtung (zum Beispiel Smartphone oder tragbarer Computer), die eine Leiterplatte mit einem Kommunikationschip und/oder einen Prozessor enthält, und mindestens einer von dem Kommunikationschip und/oder Prozessor umfasst eine oder mehrere Halbleitervorrichtungen, wie in diesem Absatz verschiedentlich definiert.
  • Eine weitere Ausführungsform der vorliegenden Erfindung liefert eine Halbleiterspeichervorrichtung. Die Vorrichtung enthält einen nicht-planaren Diffusionsbereich mit einer Vielzahl von Finnen, wobei mindestens eine der Finnen mit einem sich verjüngenden Abschnitt konfiguriert ist, um ein Antifuse-Element zu liefern. Die Vorrichtung enthält ferner eine Dielektrikumisolationsschicht auf den Finnen. Die Vorrichtung enthält ferner ein Gatematerial auf der Dielektrikumisolationsschicht. Es ist zu beachten, dass die Vorrichtung Antifuse-Elemente, Sicherungselemente und/oder Transistorelemente und andere solche Elemente und Schaltungen enthalten kann, die für einen IC(Integrated Circuit)-Speicher geeignet sind (zum Beispiel Spalten- und Zeilenauswahlschaltung, Mess-(Erfassung)/Ausleseschaltung und Netzauswahlschaltung zur Auswahl zwischen hohen und Nennspannungen). Die Vorrichtung kann zum Beispiel in einer oder mehreren integrierten Schaltungen oder in einer Karte, die zusätzliche Schaltung enthält, oder in einem System, das zur Durchführung einer bestimmten Funktion, die Speicher erfordert, gestaltet ist, enthalten sein. Eine weitere Ausführungsform liefert eine Computervorrichtung (zum Beispiel Mobiltelefon oder Tablet-Computer), die die Halbleiterspeichervorrichtung, wie in diesem Absatz definiert, enthält.

Claims (22)

  1. Halbleiter-Antifuse-Vorrichtung, umfassend: einen nicht-planare Diffusionsbereich mit einer Finne, die mit einem oberen Abschnitt konfiguriert ist, der eine Basisregion und eine verdünnte Region enthält und dessen Breite sich von der Basisregion zur verdünnten Region verjüngt, wobei sich die verdünnte Region, ausgehend von der Basisregion, nach oben erstreckt und mindestens 75% dünner als die Basisregion ist; eine Dielektrikumisolationsschicht auf der Finne, die den sich verjüngenden Abschnitt enthält; und ein Gatematerial auf der Dielektrikumisolationsschicht.
  2. Vorrichtung nach Anspruch 1, wobei die verdünnte Region mindestens 90% dünner als die Basisregion ist.
  3. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der nicht-planare Diffusionsbereich Source-und Drain-Regionen enthält.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der nicht-planare Diffusionsbereich, der die Finne enthält, Silizium ist.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Dielektrikumisolationsschicht ein High-k-Dielektrikummaterial umfasst und das Gatematerial Polysilizium oder Metall umfasst.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der sich verjüngende Abschnitt eine Vielzahl von verdünnten Abschnitten umfasst.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der sich verjüngende Abschnitt durch Oxidation und/oder Ätzung und/oder Ablation ausgebildet ist.
  8. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Antifuse-Vorrichtung eine Trigate- oder Doppel-Gate-FinFET-Topologie umfasst.
  9. Elektronisches Gerät, umfassend: eine Leiterplatte mit einer oder mehreren integrierten Schaltungen, wobei mindestens eine der einen oder mehreren integrierten Schaltungen eine oder mehrere Halbleiter-Antifuse-Vorrichtungen nach einem der vorhergehenden Ansprüche umfasst.
  10. Elektronisches Gerät nach Anspruch 9, wobei die eine oder mehreren integrierten Schaltungen mindestens einen von einem Kommunikations-Chip und/oder einem Prozessor enthält/enthalten und mindestens einer von dem Kommunikationschip und/oder Prozessor die eine oder mehreren Halbleiter-Antifuse-Vorrichtungen umfasst.
  11. Elektronisches Gerät nach Anspruch 9 oder 10, wobei das Gerät eine Computervorrichtung ist.
  12. Halbleitervorrichtung, umfassend: mindestens ein Antifuse-Element, enthaltend: einen nicht-planaren Diffusionsbereich mit einer Finne, die mit einem oberen, Abschnitt konfiguriert ist, der eine Basisregion und eine verdünnte Region enthält und dessen Breite sich von der Basisregion zur verdünnten Region verjüngt, wobei sich die verdünnte Region, ausgehend von der Basisregion, nach oben erstreckt und mindestens 75% dünner als die Basisregion ist; eine Dielektrikumisolationsschicht auf der Finne, die den sich verjüngenden Abschnitt enthält; und ein Gatematerial auf der Dielektrikumisolationsschicht; und mindestens ein Transistorelement, enthaltend: einen nicht-planaren Diffusionsbereich mit einer sich nicht verjüngenden Finne.
  13. Vorrichtung nach Anspruch 12, wobei sich die Dielektrikumisolationsschicht auf der sich nicht verjüngenden Finne befindet und sich das Gatematerial auf der Dielektrikumisolationsschicht auf der sich nicht verjüngenden Finne befindet.
  14. Vorrichtung nach Anspruch 12 oder 13, wobei die verdünnte Region mindestens 90% dünner als die Basisregion ist.
  15. Vorrichtung nach einem der Ansprüche 12 bis 14, wobei jeder der nicht-planaren Diffusionsbereiche Source-und Drain-Regionen enthält.
  16. Vorrichtung nach einem der Ansprüche 12 bis 15, wobei die nicht-planaren Diffusionsbereiche, die die Finnen enthalten, Silizium umfassen.
  17. Vorrichtung nach einem der Ansprüche 12 bis 16, wobei die Vorrichtung eine Vielzahl der Antifuse-Elemente und/oder eine Vielzahl der Transistorelemente umfasst.
  18. Vorrichtung nach einem der Ansprüche 12 bis 17, wobei der sich verjüngende Abschnitt eine Vielzahl von verdünnten Abschnitten umfasst.
  19. Vorrichtung nach einem der Ansprüche 12 bis 18, wobei der sich verjüngende Abschnitt durch Oxidation und/oder Ätzung und/oder Ablation ausgebildet ist.
  20. Computervorrichtung, umfassend: eine Leiterplatte mit einem Kommunikationschip und/oder einem Prozessor, und wobei mindestens einer von dem Kommunikationschip und/oder Prozessor eine oder mehrere Halbleitervorrichtungen nach einem der Ansprüche 12 bis 19 umfasst.
  21. Halbleiterspeichervorrichtung, umfassend: einen nicht-planaren Diffusionsbereich mit einer Vielzahl von Finnen, wobei mindestens eine der Finnen mit einem oberen Abschnitt konfiguriert ist, um ein Antifuse-Element bereitzustellen, wobei der obere Abschnitt eine Basisregion und eine verdünnte Region enthält und dessen Breite sich von der Basisregion zur verdünnten Region verjüngt, wobei sich die verdünnte Region, ausgehend von der Basisregion, nach oben erstreckt und mindestens 75% dünner als die Basisregion ist; eine Dielektrikumisolationsschicht auf den Finnen; ein Gatematerial auf der Dielektrikumisolationsschicht.
  22. Computervorrichtung mit der Halbleiterspeichervorrichtung nach Anspruch 21.
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