DE112011105972B4 - III-V Schichten für N-Typ- und P-Typ-MOS-Source/Drain-Kontakte - Google Patents

III-V Schichten für N-Typ- und P-Typ-MOS-Source/Drain-Kontakte Download PDF

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Abstract

Integrierter Halbleiterschaltkreis, der aufweist:ein Substrat (300), das eine Mehrzahl Kanalbereiche aufweist;eine Gateelektrode (304) oberhalb jedes Kanalbereichs, wobei eine Gatedielektrikumsschicht (302) zwischen jeder Gateelektrode und einem entsprechenden Kanalbereich bereitgestellt ist;p-Typ-Source/Drain-Bereiche in dem Substrat und angrenzend an einen entsprechenden Kanalbereich;n-Typ-Source/Drain-Bereiche in dem Substrat und angrenzend an einen entsprechenden Kanalbereich;eine dotierte III-V-Halbleitermaterialschicht (317) auf zumindest einem Teil der p-Typ-Source/Drain-Bereiche und auf einem Teil der n-Typ-Source/Drain-Bereiche, wobei die dotierte III-V-Halbleitermaterialschicht direkt über den Source/Drain-Bereichen ausgebildet ist, und wobei die Source/Drain-Bereiche dotiertes Silizium aufweisen; undeinen Metallkontakt auf der dotierten III-V-Halbleitermaterialschicht.

Description

  • HINTERGRUND
  • Die gesteigerte Leistungsfähigkeit von Schaltkreisbauteilen einschließlich Transistoren, Dioden, Widerständen, Kondensatoren sowie anderen passiven und aktiven elektronischen Bauteilen, welche auf einem Halbleitersubstrat ausgebildet werden, ist typischerweise bei der Entwicklung, der Herstellung sowie beim Betrieb derartiger Bauteile ein wesentlicher Faktor. Beispielsweise wird bei der Entwicklung sowie bei der Herstellung oder Ausbildung von Metalloxidhalbleiter(MOS)-Transistorhalbleiterbauteilen, etwa solchen, welche in einem komplementären Metalloxidhalbleiter (CMOS) verwendet werden, häufig angestrebt, den mit den Kontakten verbundenen parasitären Widerstand zu minimieren, welcher auch als externer Widerstand „Rext“ bekannt ist. Ein verringerter Rext ermöglicht einen höheren Strom bei gleicher Transistorgeometrie.
  • Die Druckschrift US 2011/0121393 A1 offenbart einen Feldeffekttransistor mit Source- und Drainbereichen mit schmaler Bandlücke, die US 2008/0203432 A1 offenbart eine Halbleitervorrichtung und ein Verfahren zur Herstellung desselben, die US 2011/0068407 A1 offenbart Germanium-FinFETs mit Metall- Gates und Stressoren und die US 2008/0124878 A1 offenbart Mehrkomponenten dehnungsinduzierende Halbleiterbereiche. Die Erfindung wird beschrieben durch eine Vorrichtung nach Anspruch 1, eine Vorrichtung nach Anspruch 14 und ein Verfahren nach Anspruch 20.
  • Figurenliste
    • Die 1A zeigt ein Verfahren für die Ausbildung einer Transistorstruktur mit niedrigem Kontaktwiderstand gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 1B zeigt ein Verfahren für die Ausbildung einer Transistorstruktur mit niedrigem Kontaktwiderstand gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
    • Die 2A bis 2F veranschaulichen Strukturen, die ausgebildet werden, wenn das Verfahren gemäß 1A ausgeführt wird, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 3A bis 3C veranschaulichen alternative Strukturen, die ausgebildet werden, wenn das Verfahren gemäß 1B ausgeführt wird, gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
    • Die 4A-E zeigen jeweils eine perspektivische Ansicht einer nicht-planaren Transistorarchitektur, welche gemäß einer Ausführungsform der vorliegenden Erfindung aufgebaut ist.
    • Die 5 veranschaulicht ein Computersystem, welches mit einer oder mit mehreren Transistorstrukturen gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung umgesetzt ist.
  • Wie zu erkennen ist, sind die Figuren nicht notwendigerweise maßstabsgetreu gezeichnet, oder dazu vorgesehen, die beanspruchte Erfindung auf die dargestellten, besonderen Anordnungen zu beschränken. Beispielsweise kann vorgesehen sein, obwohl manche Figuren grundsätzlich gerade Linien, rechte Winkel und glatte Oberflächen zeigen, dass bei einer tatsächlichen Umsetzung eine Transistorstruktur weniger perfekte, gerade Linien und rechte Winkel aufweist, wobei manche Elemente eine Oberflächentopologie oder anderweitig unglatte Oberfläche aufweisen können, entsprechend den gegebenen Limitierungen der verwendeten Verarbeitungsgeräte und -technologien. Kurz gesagt dienen die Figuren lediglich dazu, beispielhafte Strukturen zu veranschaulichen.
  • Es werden Technologien für die Ausbildung von Transistorbauteilen offenbart, welche im Vergleich zu konventionellen Bauteilen einen verringerten parasitären Kontaktwiderstand aufweisen. Diese Technologien können beispielsweise ein dem Punkt im Halbleiterverarbeitungsvorgang umgesetzt werden, wo die herkömmliche Kontaktverarbeitung ein Silizid unmittelbar auf einen Silizium-Source/Drain-Bereich vorsehen würde, unter Verwendung eines Standardkontaktstapels, etwa einer Abfolge von Metallen auf Silizium (Si)-, Silizium-Germanium (SiGe)- oder Germanium (Ge)-Source/Drain-Bereichen. Bei manchen beispielhaften Ausführungsformen können diese Technologien dazu verwendet werden, um die Kontakte von MOS-Transistoren eines CMOS-Bauteils auszubilden, wobei eine Zwischen-III-V-Halbleitermaterialschicht zwischen den p-Typ- und den n-Typ-Source/Drain-Bereichen und deren entsprechenden Kontaktmetallen bereitgestellt wird, um den Kontaktwiderstand wesentlich zu verringern. Die Zwischen-III-V-Halbleitermaterialschicht kann eine kleine Bandlücke (zum Beispiel weniger als 0,5 eV) aufweisen und/oder dotiert sein, um die gewünschte Leitfähigkeit aufzuweisen. Diese Technologien können auf vielzählige Transistorarchitekturen (zum Beispiel planare, gerippte sowie Nanodraht-Transistoren) angewendet werden, einschließlich auf gespannte und ungespannte Kanalstrukturen.
  • Allgemeiner Überblick
  • Wie zuvor beschrieben wurde, kann in dem Transistor eine erhöhte Steuerstromstärke durch eine Verringerung des Bauteilwiderstandes erreicht werden. Der Kontaktwiderstand ist ein Komponente des Gesamtwiderstands eines Bauteils. Ein typischer Transistorkontaktstapel umfasst beispielsweise eine Silizium- oder SiGe-Source/Drain-Schicht, eine Silizid-Germanid-Schicht, eine Titan-Nitrit-Haftschicht und einen Wolframkontakt/-stecker. Silizide und Germanide von Metallen wie Nickel, Platin, Titan, Kobalt usw. können vor der Abscheidung des Wolframsteckers auf den Source/Drain-Bereichen ausgebildet werden. Bei derartigen Anordnungen ist der Kontaktwiderstand vergleichsweise hoch und letztlich begrenzt durch die Silizium- oder SiGe-Valenzbandausrichtung an das Pinningniveau in dem Metall. In der Praxis umfassen typische Ansätze für das Ausbilden von Kontakten grundsätzlich Legierungen mit Bandlücken zwischen 0,5-1,5 eV oder mehr. Während manche dieser Ansätze für die n-Typ-Transistorstrukturen geeignet sein mögen, sind sie jedoch für p-Typ-Transistorstrukturen ungeeignet.
  • Demgemäß wird gemäß einer Ausführungsform der vorliegenden Erfindung eine Zwischen-III-V-Halbleitermaterialschicht nach der Source/Drain-Ausbildung, jedoch vor der Metallkontaktabscheidung abgeschieden. Es ist zu beachten, dass dieselbe Zwischen-III-V-Halbleitermaterialschicht sowohl über den p-Typ- als auch über den n-Typ-Source/Drain-Bereichen abgeschieden werden kann. Bei manchen Ausführungsformen ist die III-V-Materialschicht danach ausgewählt, eine enge Bandlücke aufzuweisen, beispielsweise Indiumantimonid (InSb) oder andere verwandte Verbindungen mit Bandlücken unterhalb von 0,5 eV, einschließlich verschiedener Kombinationen von Aluminium (Al), Gallium (Ga), Indium (In), Phosphor (P), Arsen (As) und/oder Antimon (Sb). Solche III-V-Materialschichten mit kleiner Bandlücke können beispielsweise dazu verwendet werden, um MOS-Transistor-Source/Drain-Bereichen, wie p-Typ- und n-Typ-Si-, oder -SiGe-Legierungen sowie Ge-Source/Drain-Bereichen gute Kontakteigenschaften zu verschaffen. Bei anderen Ausführungsformen können III-V-Materialien mit beliebiger Bandlücke abgeschieden und dotiert werden, wodurch deren Leitfähigkeit auf ein Niveau angehoben wird, dass vergleichbar mit dem von III-V-Materialien mit kleiner Bandlücke ist, oder auf ein für die gegebene Anwendung anderweitig akzeptables Leitfähigkeitsniveaus.
  • Es ist festzuhalten, dass bei manchen Ausführungsformen das III-V-Halbleitermaterial undotiert bleiben kann, insbesondere bei III-V-Materialien mit Bandlücken von weniger als 0,5 eV, da die thermische Ladungsträgerausbildung in Materialien mit niedriger Bandlücke bereits bei Zimmertemperatur ausreichend ist, um eine hohe Leitfähigkeit zu erzielen. Bei anderen Ausführungsformen, bei denen eine Dotierung verwendet wird, etwa bei denjenigen, die III-V-Materialien mit beliebiger Bandlücke verwenden, kann das Dotieren auf eine Vielzahl von Art und Weisen ausgeführt werden, einschließlich mit Hilfe von in-situ- als und/oder ex-situ-Dotierungstechnologien. Manche dieser Ausführungsformen umfassen die Verwendung von III-V-Materialien, welche ausreichend hohe Dotierungsniveaus eines Spalte-IV-Dotanden wie Kohlenstoff, Silizium, Germanium oder Zink aufweisen. Bei sehr hohen Dotierungsniveaus (zum Beispiel mit einer Substitutionskonzentration von mehr als 1∙1018 Atome/cm3), fügen diese amphoteren Dotanden Ladungsträger sowohl im Valenz- als auch im Leitungsband hinzu, wodurch die Ladungsträgerkonzentration für beide Ladungsträgerarten erhöht wird. In machen dieser Fälle wird die Dotierung in-situ durchgeführt. Bei anderen Ausführungsformen wird eine intrinsische III-V-Materialschicht abgeschieden, gefolgt von einem ex-situ-Dotierungsprozess, etwas von Ionenimplantation oder Diffusionsdotierung, um die benötigte Leitfähigkeit bereitzustellen (zum Beispiel eine Leitfähigkeit mit Werten von beispielsweisen 100 bis 500 S/cm3). In manchen beispielhaften Fällen kann die III-V-Materialschicht derart dotiert werden, dass die p-Typ-Bereiche ein erstes Dotierungschema und die n-Typ-Bereiche ein zweites Dotierungsschema aufweisen. Beispielsweise können die n-Typ-Source/Drain-Bereiche beispielsweise mit Silizium, Germanium, Tellur und die p-Typ-Source/Drain-Bereiche mit Zink oder Cadmium dotiert werden. Wie es im Lichte der Offenbarung zu erkennen ist, umfassen solche Ausführungsformen mit mehreren Dotierungsschemen grundsätzlich zusätzliche Strukturierungsschritte.
  • Es wird weiterhin festgehalten, dass die III-V-Materialschicht dazu verwendet werden kann, um den Kontaktwiderstand in einer beliebigen Anzahl von Transistorstrukturen sowie anderen Konfigurationen zu verbessern, einschließen in planaren Strukturen, Strukturen mit erhöhtem Source/Drain-Bereich, in nichtplanaren Strukturen (zum Bespiel in Nanodrahttransistoren und gerippten Transistoren wie DoppelGate- und Dreifach-Gate-Transistor-Strukturen) als auch in gespannten und unverspannten Kanalstrukturen. Darüber hinaus können die Transistorstrukturen Source- und Drain-Spitzenbereiche umfassen, die darauf ausgelegt sind, um beispielsweise den Gesamtwiderstand des Transistors zu verringern, bei gleichzeitiger Verbesserung des Kurzkanaleffektes (SCE), wie es manchmal vorgesehen ist. Eine Vielzahl strukturierter Elemente kann in Verbindung mit einer zuvor beschriebenen III-V-Halbleitermaterialschicht verwendet werden.
  • Die Transistorstruktur kann p-Typ-Source/Drain-Bereiche, n-Typ-Source/Drain-Bereiche, oder sowohl n-Typ- als auch p-Typ-Source/Drain-Bereiche umfassen. Bei manchen beispielhaften Ausführungsformen umfasst die Transistorstruktur dotandenimplantierte Source/Drain-Bereiche oder epitaktische (oder polykristalline) Austausch-Source/Drain-Bereiche aus Silizium, SiGe-Legierungen oder nominell reine Germaniumschichten (beispielsweise solche mit weniger als 10% Silizium) in einer MOS-Struktur. Bei jeder derartigen Ausführungsform kann gemäß einer Ausführungsform der vorliegenden Erfindung eine Schicht oder ein Deckel aus III-V-Halbleitermaterial direkt über den Source/Drain-Bereichen ausgebildet werden. Die III-V-Materialschicht kann auch direkt über anderen Teilen der Transistorstruktur ausgebildet werden. Etwa über PolyGates und/oder Erdungskontaktbereichen, oder über anderen derartigen Bereichen, bei denen ein niedriger Kontaktwiderstand erforderlich ist, sofern dies gewünscht ist.
  • Untersuchungen (zum Beispiel Raster-Elektronenmikroskopie und/oder Zusammensetzungsanalysen) haben gezeigt, dass eine gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildete Strukturzusammensetzung eine zusätzliche III-V-Halbleitermaterialschicht aufweisen wird, die beispielsweise Zusammensetzungen von Al, Ga, In, P, As und/oder Sb (neben irgendwelchen Dotanden, welche die Leitfähigkeit auf ein annehmbares Niveau anheben, falls notwendig) aufweisen, und einen Kontaktwiderstand ausbilden, der geringer als der Kontaktwiderstand von Bauteilen ist, welche mit konventionellen Silizid- und Germanitkontaktprozessen ausgebildet sind. Es sollte anerkannt werden, dass jegliche Anzahl von Halbleiterbauteilen oder Schaltkreisen, bei denen der Bedarf nach Kontakten mit hoher Leistungsfähigkeit besteht, von den hier beschriebenen Technologien zur Bereitstellung von Kontakten mit niedrigem Widerstand profitieren können.
  • Daher bieten die Transistorstrukturen, welche gemäß Ausführungsformen der vorliegenden Erfindung ausgebildet sind, eine Verbesserung gegenüber konventionellen Strukturen hinsichtlich eines niedrigeren Kontaktwiderstandes. Verschiedene Prozessänderungen können sich im Lichte der Offenbarung ergeben. Beispielsweise kann das III-V-Halbleitermaterial auf den Source/Drain-Bereichen abgeschieden werden, bevor eine Nichtleiterschicht über der Source/Drain-Schicht abgeschieden wird. Alternativ kann das III-V-Halbleitermaterial auf den Source/Drain-Bereichen abgeschieden werden, nachdem eine Nichtleiterschicht über den Source/Drain-Schichtbereichen abgeschieden worden ist und nachdem Kontaktgräben in die Source/Drain-Schicht geätzt worden sind.
  • Methodik und Aufbau
  • Die 1A zeigt ein Verfahren für die Ausbildung einer Transistorstruktur mit niedrigem Kontaktwiderstand gemäß einer Ausführungsform der vorliegenden Erfindung. Die 2A bis 2F veranschaulichen beispielhafte Strukturen, welche ausgebildet werden, wenn das Verfahren gemäß manchen Ausführungsformen durchgeführt wird.
  • Das beispielhafte Verfahren umfasst das Ausbilden 102 eines oder mehrerer Gatestapel auf einem Halbleitersubstrat, auf dem ein MOS-Bauteil ausgebildet werden kann. Das MOS-Bauteil kann NMOS- oder PMOS-Transistoren, oder sowohl NMOS- als auch PMOS-Transistoren (zum Beispiel für CMOS-Bauteile) aufweisen. Die 2A zeigt beispielhaft eine sich ergebende Struktur, welche in diesem Falle sowohl NMOS- als auch PMOS-Transistoren umfasst, die auf demselben Substrat 300 und durch eine Shallow-Trench-Isolation (STI) voneinander getrennt ausgebildet sind. Andere geeignete Isolationsarten zwischen p-Typ- und n-Typ-Bereichen können ebenso verwendet werden. Wie zu erkennen ist, wird jeder Gatestapel über einem Kanalbereich eines Transistors ausgebildet und umfasst eine Gatedielektrikumsschicht 302, eine Gateelektrode 304, eine optionale Hartmaske 306, sowie Abstandshalter 310 angrenzend an den Gatestapel ausgebildet sind.
  • Das Gatedielektrikum 302 kann beispielsweise irgendein geeignetes Oxid, etwa Siliziumdioxid (SiO2) oder ein Gatedielektrikumsmaterial mit hohem k-Wert sein. Beispiele für Dielektrikumsmaterialien mit hohem k-Wert umfassen beispielsweise Hafniumoxid, Hafnium-Siliziumoxid, Lanthanoxid, Lanthan-Aluminiumoxid, Zirkoniumoxid, Zirkonium-Siliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Barium-Titanoxid, Strontium-Titanoxid, Yttriumoxid, Aluminiumoxid, Blei-Skandium-Titanoxid sowie Blei-Zinkniobat. Bei mancher Ausführungsform kann ein Heilungsprozess auf die Gatedielektrikumsschicht 302 ausgeführt werden, um ihre Qualität zu verbessern, wenn ein
  • Material mit hohem k-Wert verwendet wird. Bei manchen besonderen beispielhaften Ausführungsformen kann die Gatedielektrikumsschicht 302 mit hohem k-Wert eine Dicke zwischen 0,5 nm bis ungefähr 10 nm (zum Beispiel 1 nm) aufweisen. Bei anderen Ausführungsformen kann die Gatedielektrikumsschicht 302 die Dicke eine Monoschicht Oxidmaterial aufweisen. Grundsätzlich sollte die Dicke des Gatedielektrikums 302 ausreichend sein, um die Gateelektrode 304 von dem Source- und dem Drain-Kontakt elektrisch zu isolieren. Bei manchen Ausführungsformen können zusätzliche Verarbeitungsschritte auf die Gatedielektrikumsschicht 302 mit hohem k-Wert angewendet werden, etwa ein Heilungsprozess, um die Qualität des Materials mit hohem k-Wert zu verbessern.
  • Das Gateelektrodenmaterial 304 kann beispielsweise Polysilizium, Siliziumnitrid, Siliziumkarbid oder eine Metallschicht sein (zum Beispiel Wolfram, Titannitrid, Tantal, Tantalnitrid), obwohl auch andere geeignete Gateelektrodenmaterialien ebenso verwendet werden können. Das Gateelektrodenmaterial 304, welches ein Opfermaterial sein kann, das später für einen AustauschmetallGate-Prozess (RMG) entfernt werden kann, weist bei manchen Ausführungsformen eine Dicke zwischen 1 nm und 50 nm (beispielsweise 10 nm) auf.
  • Die optionale Gate-Hartmaskenschicht 306 kann dazu verwendet werden, um bestimmte Vorteile oder Anwendungen während der Verarbeitung bereitzustellen, beispielsweise um die Gateelektrode 304 vor nachfolgenden Ätz- und/oder Ionenimplantationsprozessen zu schützen. Die Hartmaskenschicht 306 kann unter Verwendung typischer Hartmaskenmaterialien ausgebildet werden, etwa Siliziumdioxid, Siliziumnitrid und/oder anderen konventionelle Nichtleitermaterialien.
  • Der Gatestapel kann wie üblich, oder unter Verwendung einer geeigneten Sondertechnologie (zum Beispiel mit einem konventioneller Strukturierungsprozess, um Anteile der Gateelektrode und der Gatedielektrikumsschicht wegzuätzen, um den Gatestapel auszubilden, wie es in 2A gezeigt ist) ausgebildet werden. Sowohl das Gatedielektrikumsmaterial 302 als auch das Gateelektrodenmaterial 304 kann beispielsweise unter Verwendung herkömmlicher Abscheidungsprozesse wie chemischer Dampfabscheidung (CVD), atomarer Schichtabschaltung (ALD), Spin-on-Abscheidung (SOD) oder physikalischer Dampfabscheidung (PVD) ausgebildet werden. Alternative Abscheidungstechnologien können ebenso verwendet werden, beispielsweise können die Materialien des Gatedielektrikums 302 und der Gateelektrode thermisch aufgewachsen werden. Wie es im Lichte der Offenbarung zu erkennen ist, kann jede mögliche Anzahl anderer geeigneter Materialien, Geometrien und Ausbildungsprozesse verwendet werden, um eine Ausführungsform der vorliegenden Erfindung umzusetzen, mit dem Ziel, ein Transistorbauteil oder eine Struktur mit niedrigem Kontaktwiderstand bereitzustellen, wie es hierin beschrieben ist.
  • Die Abstandshalter 310 können beispielsweise unter Verwendung herkömmlicher Materialien wie Siliziumoxid, Siliziumnitrit oder anderen geeigneten Abstandshaltermaterialien ausgebildet werden. Die Breite der Abstandshalter 310 kann grundsätzlich auf Grundlage der Designanforderungen an den auszubildenden Transistor ausgewählt werden. Gemäß manchen Ausführungsformen unterliegt jedoch die Breite der Abstandshalter 310 nicht den Entwicklungsbeschränkungen hinsichtlich der Ausbildung der Source- und Drain-epi-Spitzen, vorausgesetzt, dass ein hinreichend hoher Bohr-dotierter Germaniumanteil in dem Source/Drain-Spitzenbereich vorliegt.
  • Jede Anzahl geeigneter Substrate kann dazu verwendet werden, um das Substrat 300 umzusetzen, einschließlich massiver Substrate, Halbleiter-Nichtleiter-Substrate (XOI, wobei X ein Halbleitermaterial wie Silizium, Germanium oder mit Germanium angereichertes Silizium ist) sowie mehrschichtige Strukturen, einschließlich solche Substrate auf welchen Rippen oder Nonodrähte vor einem nachfolgenden Gatestrukturierungsprozess ausgebildet werden. In manchen besonderen Beispielen ist das Substrat 300 ein massives Germanium-, Silizium- oder SiGe-Substrat oder ein Germanium-, Silizium- oder SiGe-auf-Oxid-Substrat. Obwohl wenige beispielhafte Materialien beschrieben sind, aus denen das Substrat 300 ausgebildet sein kann, soll jedes Material, welches eine Basis für ein Halbleiterbauteil mit niedrigem Kontaktwiderstand darstellen kann, in den Umfang der beanspruchten Erfindung fallen.
  • Weiter mit Bezug auf die 1A setzt das Verfahren nach der Ausbildung eines oder mehrerer Gatestapel mit dem Festlegen 104 der Source/Drain-Bereiche der Transistorstruktur fort. Die Source/Drain-Bereiche können mit jeder Anzahl geeigneter Verfahren und Konfigurationen umgesetzt werden. Beispielsweise können dies Source/Drain-Bereiche implantiert werden, geätzt und epi-gefiillt werden, angehoben werden, Silizium-, Germanium- oder SiGe-Legierungen sein, p-artig und/oder n-artig sein, und sie können einen planaren, einen gerippten oder einen drahtförmigen Diffusionsbereich aufweisen. Beispielsweise können bei manchen derartigen Beispielen die Source- und Drain-Bereiche unter Verwendung entweder eines Implantations-/Diffusionsprozesses oder eines Ätz-/Abscheidungsprozesses ausgebildet werden. Bei dem vorangegangenen Prozess können Dotanden wie Aluminium, Antimon, Phosphor oder Arsen in das Substrat 300 ionenimplantiert werden, um die Source- und Drain-Bereiche auszubilden. Der Ionenimplantierungsprozess wird typischerweise gefolgt von einem Ausheilungsprozess, welcher die Dotanden aktiviert und ebenso bewirken kann, dass diese weiter in das Substrat 300 hineindiffundieren. Bei dem letztgenannten Prozess kann das Substrat 300 zunächst geätzt werden, um Vertiefungen an den Stellen der Source- und der Drain-Bereiche auszubilden. Ein epitaktischer Abscheidungsprozess kann daraufhin ausgeführt werden, um die Vertiefungen mit einer Siliziumlegierung wie Silizium-Germanium oder Siliziumkarbid aufzufüllen, wodurch die Source- und Drain-Bereiche ausgebildet werden. Bei manchen Ausführungsformen kann die epitaktisch abgeschiedene Siliziumlegierung in-situ oder ex-situ mit Dotanden wie Bohr, Arsen oder Phosphor dotiert werden.
  • Bei der in den 2A-2F dargestellten Ausführungsform wurde das Substrat 300 geätzt, um Vertiefungen sowie Spitzenbereiche bereitzustellen, welche das Gatedielektrikum 302 unterwandern. Die Vertiefungen und Spitzenbereiche wurden aufgefüllt, um die Source/Drain-Bereiche sowie die optionalen Spitzenbereiche bereitzustellen. Gemäß manchen besonderen beispielhaften Ausführungsformen, bei denen das Substrat 300 ein massives Siliziumsubstrat oder ein Silizium-auf-Nichtleiter-Substrat (SOI) ist, werden die Source- und Drain-Vertiefungen neben ihren entsprechenden Spitzenbereichen mit in-situ-dotiertem Silizium, mit SiGe oder mit Germanium aufgefüllt, wodurch die Source- und Drain-Bereiche (neben ihren entsprechenden epi-Spitzen) ausgebildet werden. Dabei kann jede Anzahl von Source/Drain-Schichtkonfigurationen verwendet werden. Hinsichtlich der Materialien (zum Beispiel dotiertes oder undotiertes Si, Ge, SiGe), der Dotanden (zum Beispiel Bohr, Arsen oder Phosphor) sowie der Geometrieen (die Dicke der Source/Drain-Schicht kann beispielsweise zwischen 50 und 500 nm liegen, um beispielsweise fluchtende oder erhabene Source/Drain-Bereiche bereitzustellen).
  • Wie es im Lichte der Offenbarung zu erkennen ist, kann auch jede Anzahl anderer Transistorelemente in Verbindung mit einer Ausführungsform der vorliegenden Erfindung umgesetzt werden. Beispielsweise kann der Kanal gespannt oder ungespannt sein und die Source/Drain-Bereiche können Spitzenbereiche umfassen oder nicht, welche in dem Bereich zwischen dem entsprechenden Source/Drain-Bereich und dem Kanalbereich ausgebildet sind. In diesem Sinne ist es nicht von besonderer Relevanz für die verschiedenen Ausführungsformen der vorliegenden Erfindung, ob eine Transistorstruktur gespannte oder ungespannte Kanäle aufweist, oder Source/Drain-Spitzenbereiche, oder keine Source/Drain-Spitzenbereiche, wobei derartige Ausführungsformen nicht dazu vorgesehen sind, auf irgendwelche bestimmten strukturellen Elemente beschränkt zu werden. Vielmehr soll diese Anzahl von Transistorstrukturen und -typen und insbesondere sollen derartige Strukturen, die sowohl n-Typ- als auch p-Typ-Source/Drain-Transistorbereiche aufweisen, von der Anwendung einer III-V-Materialschicht mit einer Bandlücke und/oder einer solchen Schicht, die anderweitig dotiert ist, über dem Source/Drain-Bereich, wie zuvor beschrieben, profitieren. Grundsätzlich ist bei Zimmertemperatur dann keine Dotierung notwendig, wenn die Bandlücke klein genug ist (obwohl eine Dotierung verwendet werden kann, falls dies gewünscht ist). In einem besonderen Beispielfall bedient InSb sowohl p- als auch n-Typ-Source/Drain-Bereiche ohne jegliche Dotierung. Für III-V-Materialien mit größerer Bandlücke (> 0,5 eV), kann das Dotieren dazu verwendet werden, um die gewünschte Leitfähigkeit bereitzustellen.
  • Weiter mit Bezug auf die 1A setzt das Verfahren dieser beispielhaften Ausführungsform, nachdem die Source/Drain-Bereiche festgelegt worden sind, mit dem Abscheiden 106 einer Nichtleiterschicht 322 fort. Die 2B zeigt eine Nichtleiterschicht 322, welche mit der Hartmaske 306 des Gatestapels fluchtet, wobei dies nicht unbedingt erforderlich ist. Der Nichtleiter kann auf verschiedene Weise ausgebildet sein. Bei manchen Ausführungsformen wird die Nichtleiterschicht 322 mit Hilfe von SiO2 oder anderen Nichtleitermaterialien mit niedrigem k-Wert ausgebildet. Grundsätzlich kann die Dielektrizitätskonstante des Schichtmaterials 322 nach Bedarf ausgewählt werden. Bei manchen Ausführungsformen kann die Nichtleiterschicht 322 eine Auskleidung umfassen (zum Beispiel Siliziumnitrit), gefolgt von einer oder mehreren Schichten SiO2, oder irgendeiner Kombination von Nitrit, Oxid, Oxynitrit, Karbid, Oxykarbid oder anderen geeigneten Nichtleitermaterialien. Die Nichtleiterschicht 322 welche als Zwischenschicht-Dielektrikum (ILD) bezeichnet wird, kann auf übliche Weise planarisiert werden (zum Beispiel mit Hilfe des Planarisierungsprozesses im Anschluss an die Abscheidung, etwa mit Hilfe chemisch-mechanischer Planarisierung, oder CMP). Andere beispielhafte Nichtleitermaterialien, welche für die Ausbildung der Schicht 322 verwendet werden können, umfassen beispielsweise Kohlenstoff dotiertes Oxid (CDO), organische Polymere wie Perflurcyclobutan oder Polytetrafluoräthylen, Fluorosilikatglas (FSG), und Organosilikate wie Silsesquioxan, Siloxan oder Organonosilikatglas. Bei manchen beispielhaften Konfigurationen kann die Nichtleiterschicht 322 Poren oder andere Fehlstellen umfassen, um ihre dielektrische Konstante noch weiter abzusenken.
  • Wie es im Lichte der Offenbarung zu erkennen und gemäß manchen Ausführungsformen der vorliegenden Erfindung vorgesehen ist, bei denen ein AustauschmetallGateprozess (RMG) verwendet wird, kann das Verfahren weiterhin das Entfernen des Gatestapels (einschließlich der Gatedielektrikumsschicht 302 mit hohem k-Wert, der OpferGateelektrode 304 sowie der Hartmaskenschicht 306) unter Verwendung eines herkömmlichen Ätzprozesses umfassen. In manchen derartigen Fällen werden lediglich die OpferGate 304 und die Hartmaskenschicht 306 entfernt. Falls die Gatedielektrikumsschicht 302 entfernt wird, kann das Verfahren mit der Abscheidung einer neuen Gatedielektrikumsschicht in die Grabenöffnung hinein fortsetzen. Jegliche geeignete Gatedielektrikumsmaterialien, wie die zuvor beschriebenen, können dabei verwendet werden, etwa Hafniumoxid. Dieselben Abscheidungsverfahren können ebenso verwendet werden. Der Austausch der Gatedielektrikumsschicht kann beispielsweise dazu verwendet werden, um irgendwelche Zerstörungen zu beheben, welche die ursprüngliche Gatedielektrikumsschicht während der Anwendung der Trocken- und Nassätzprozesse davongetragen hat, und/oder um ein Dielektrikumsmaterial mit niedrigem k-Wert oder ein Opfermaterial mit hohem k-Wert oder ein anderweitig benötigtes Dielektrikumsmaterial auszutauschen. Bei derartigen RMG-Prozessen kann das Verfahren weiterhin das Abscheiden der Gateelektrodenschicht in den Graben hinein und über die Gatedielektrikumsschicht umfassen. Konventionelle Abscheidungsprozesse können dazu verwendet werden, um die Austausch-Gateelektrode auszubilden, etwa CVD, ALD und PVD. Die Gateelektrodenschicht kann beispielsweise ein p-Typ-Austrittsarbeitsmetall umfassen, beispielsweise Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide, zum Bespiel Rutheniumoxid. Bei manchen beispielhaften Konfigurationen können zwei oder mehr Metall-Gateelektrodenschichten abgeschieden werden. Beispielsweise kann ein Austrittsarbeitsmetall in dem Gategraben abgeschieden werden, gefolgt von einem geeignetem metallischen Gateelektroden-Füllmetall, etwa Aluminium oder Silber. Die 2B' zeigt eine beispielhafte Gatestruktur, welche sich durch einen optionalen RMG-Prozess ergibt, welcher eine AustauschGateelektrodenschicht 326 über einer AustauschGatedielektrikumsschicht 324 umfasst. Bei noch anderen Ausführungsformen können derartige RMG-Prozesse später in dem Verfahren durchgeführt werden (zum Beispiel nach dem Schritt 114), so dass die Austausch-Gatematerialien nicht der Weiterverarbeitung entsprechend den Schritten 108 bis 114 ausgesetzt werden.
  • Weiter wird Bezug auf 1A setzt das Verfahren nach der Bereitstellung der Nichtleiterschicht 322 (sowie jegliches Rohrkontaktausbildungs-RMG-Prozesses) mit dem Ätzen 108 fort, um die Source/Drain-Kontaktgräben auszubilden. Dazu kann jeglicher geeigneter Trocken- und/oder Nassätzprozess verwendet werden. Die 2C zeigt die Source/Drain-Kontaktgräben, nachdem das Ätzen abgeschlossen ist, gemäß einer beispielhaften Ausführungsform.
  • Das Verfahren setzt mit dem Abscheiden 110 einer III-V Halbleitermaterialschicht auf den Source/Drain-Bereichen der Transistorstruktur fort. Die 2D zeigt die III-V Materialschicht 317 über sowohl dem n-Typ- als auch dem p-Typ-Source/Drain-Bereich, gemäß einer beispielhaften Ausführungsform. Die Abscheidung kann nicht-selektiv durchgeführt werden, wobei jedwede überschüssige III-V-Abscheidung anschließend von der Oberfläche des Nichtleiters 322 (und, falls notwendig, von den Gatestapeln) entfernt wird. Bei anderen Ausführungsformen kann die Abscheidung selektiv durchgeführt werden, wobei die III-V-Materialabscheidung lediglich auf den Source/Drain-Bereichen (oder einer Teilmenge dieser) durchgeführt wird. Beispielsweise ist bei manchen Ausführungsformen die Abscheidung 110 selektiv, insoweit, als dass der Prozess die Maskierung der p-Typ-Bereiche oder der n-Typ-Bereiche, gefolgt von selektiver Abscheidung, umfasst, um zu erreichen, dass die Abscheidung ausschließlich in dem einen oder dem anderen der Bereiche stattfindet (zum Beispiel, in denen wo die p-Typ-Bereiche eine III-V-Materialzusammensetzung erhalten, die ein erstes Dotierungsschema aufweist, und wobei die n-Typ-Bereiche eine III-V-Materialzusammensetzung erhalten, welche ein zweites Dotierungsschema aufweist). Alternativ kann die Abscheidung 110 mittels einer einzigen Zusammensetzung undotierten III-IV-Materials auf sämtlichen Source/Drain-Bereichen durchgeführt werden, gefolgt von einer anschließenden Maskierung und Dotierung, um den Kontaktwiderstand auf die Dotierungsart des darunterliegenden Source/Drain-Materials zu optimieren. Alternativ kann die Abscheidung 110 einer einzigen Zusammensetzung undotierten III-IV-Materials auf sämtlichen Source/Drain-Bereichen durchgeführt werden, wobei das undotiertere III-IV-Material eine Bandlücke von wenigster als 0,5 eV aufweist (zum Beispiel eine Bandlücke von InxGa1-xAs = 0,427 eV, wobei x gleich 0,9 ist). In manchen Fällen mit derartig kleiner Bandlücke beträgt die Bandlücke weniger als 0,4 eV (zum Beispiel die Bandlücke von InAs = 0,36 eV). In noch anderen derartigen Fällen beträgt die Bandlücke weniger als 0,3 eV. In noch anderen derartigen Fällen beträgt die Bandlücke weniger als 0,2 eV (zum Beispiel die Bandlücke von InSb = 0,17 eV). Bei noch anderen derartigen Fällen liegt die Bandlücke innerhalb eines Bereiches, beispielsweise zwischen 0,1 eV und 0,4 eV, oder zwischen 0,1 eV und 0,25 eV, oder zwischen 0,25 eV und 0,5 eV, oder zwischen 0,15 eV und 0,35 eV. Es sollte jedoch festgehalten werden, dass die III-V-Materialien nicht auf solche beschränkt werden sollten, die eine Bandlücke von weniger als 0,5 eV aufweisen. Dies liegt daran, dass das III-V-Material beispielsweise mittels in-situ-Dotierung, Diffussionsdotierung oder Implantierungsdotierung abgeschieden werden kann, so dass es auf die Dotierungsart des darunter liegenden Source/Drain-Materials abgestimmt ist.
  • Bei manchen beispielhaften Ausführungsformen wird die III-V-Materialschicht 317 epitaktisch abgeschieden. Die Dicke der III-V-Materialschicht 317 kann in einem Bereich zwischen beispielsweise 5 bis 25 nm gemäß manchen besonderen beispielshaften Ausführungsformen liegen, obwohl andere Ausführungsformen andere Schichtdicken aufweisen können, wie es sich dem Fachmann im Lichte der Offenbarung erschließt. Bei manchen Ausführungsformen kann ein CVD-Prozess oder eine andere geeignete Abscheidungstechnologie für die Abscheidung 108 oder anderweitige Ausbildung der III-V-Materialschicht 317 verwendet werden. Beispielsweise kann die Abscheidung 308 mittels CVD, thermisch beschleunigtem CVD (RT-CVD), Niederdruck-CVD (LP-CVD), oder Ultrahochvakuum-CVD (UHV-CVD), oder mittels Gasquellenmolikularstrahlepitaxy (GS-MBE) unter Verwendung von III-V-Materialzusammensetzungen, etwa Verbindungen aus Al, Ga, In, P, As, Sb und/oder Vorprodukten dieser erfolgen. Bei einer besonderen beispielhaften Ausfuhrungsform wird die III-V-Materialschicht 317 mithilfe undotiertem Indiumantimonid (InSb) hergestellt. Bei anderen Ausführungsformen wird die III-V-Materialschicht 317 mithilfe von GaAs, dotiert mit Ge, hergestellt, um eine Ge-Austauschkonzentration von 1∙1019 Atome/cm3 oder mehr bereitzustellen, was zu einem Widerstand von ungefähr 5∙10-3 Ohm cm (bzw. einer entsprechenden Leitfähigkeit von ungefähr 200 Ohm-1 cm-1) führt. In manchen derartigen Ausführungsformen kann ein Trägergas verwendet werden, wie beispielsweise Wasserstoff, Stickstoff oder ein Edelgas (z.B. wird ein Precursor mit einem Trägergas auf eine Konzentration von 1-20% verdünnt). In manchen Beispielfällen kann ein Arsenvorläufermaterial wie Arsenwasserstoff oder TBA, ein Galliumvorläufermaterial wie TMG und/oder ein Indiumvorläufermaterial wie TMI verwendet werden. Weiterhin kann ein Ätzgas wie beispielsweise ein hallogenbasiertes Gas, wie Wasserstofffluorid (HF), Chlor (Cl) oder Wasserstoffbromid (HBr) vorliegen Die Basisabscheidung der III-V-Halbleitermaterialschicht 317 ist über einen weiten Prozessparameterbereich möglich, beispielsweise unter Verwendung einer Abscheidungstemperatur zwischen 300° C und 700° C (zum Beispiel 400-500° C), bei einem Prozessdruck von beispielsweise 133,3 Pa bis 101,3 kPa (1 Torr bis 760 Torr). Sowohl das Ätzgas als auch das Trägergas können eine Flussrate zwischen 10 und 300 SCCM aufweisen (typischerweise ist jedoch eine Flussrate von nicht mehr als 100 SCCM notwendig, wobei jedoch einige andere Ausführungsformen von höheren Flussraten profitieren können). Bei einer besonderen bespielhaften Ausführungsform wird die Abscheidung 110 bei einer Flussrate zwischen 100 und 1000 SCCM durchgeführt. Für die in-situ-Dotierung von Germanium kann beispielsweise verdünntes German oder Digerman verwendet werden (zum Beispiel kann das German bei einer Konzentration von 10% in H2 verdünnt werden, bei einer Flussrate zwischen 10 und 100 SCCM).
  • Der Fachmann wird im Lichte der Offenbarung erkennen, dass die Selektivität, mit der die III-V-Materialschicht 317 abgeschieden wird, nach Bedarf variiert werden kann. In manchen Fällen wird die III-V-Materialschicht 317 beispielsweise lediglich auf den Source/Drain-Bereichen oder einem Anteil der Source/Drain-Bereiche abgeschieden (anstatt über die gesamte Struktur hinweg). Jedwede Maskierung-Strukturierungstechnologie kann weiterhin dazu verwendet werden, um Unterbereiche festzulegen, auf denen die Schicht 317 selektiv abgeschieden wird. Darüber hinaus können andere Ausführungsformen von der Bedeckung durch die Schicht 317 profitieren, beispielsweise freiliegende PolyGatebereiche oder freiliegende Erdungskontaktbereiche. Wie es weiterhin der Offenbarung zu entnehmen ist, kann die III-V-Materialschicht 317 dazu verwendet werden, um einen wesentlich geringeren Kontaktwiderstand in den Source- und in den Drain-Bereichen zu realisieren (sowie in anderen Bereichen, wo ein niedriger Kontaktwiderstand wünschenswert ist, etwa in Erdungskontaktbereichen), wie dies in manchen beispielhaften Ausführungsformen vorgesehen ist.
  • Das Verfahren setzt daraufhin mit der Abscheidung 112 eines Kontaktwiderstandsverringerungsmetalls sowie einem Heilungsschritt fort, woraufhin die Abscheidung 114 der Source/Drain-Kontaktstecker erfolgt. Es ist festzuhalten, dass bei derartigen Ausführungsformen kein Silizid oder Germanit vorliegt. Vielmehr findet jedwede Reaktion zwischen dem III-V-Material 317 und der metallischen Kontaktwiderstandsverringerungsschicht 325 statt. Die 2E: zeigt die Kontaktwiderstandsverringerungsmetalle 325, welche bei manchen Ausführungsformen Silber, Nickel, Aluminium, Titan, Gold, Gold-Germanium, Nickel-Platin oder Nickel-Aluminium und/oder andere derartige Widerstandsverringerungsmetalle oder -legierungen umfassen. Andere Ausführungsformen können weiterhin zusätzliche Schichten umfassen, etwa Haftschichten zwischen der Schicht 317 und der Schicht 325, falls dies gewünscht ist. Die 2F zeigt das Kontaktsteckermetall 329, welches bei manchen Ausführungsformen Aluminium oder Wolfram umfasst, obwohl auch jedes andere geeignete leitfähige Kontaktmaterial oder jede andere leitfähige Kontaktlegierung verwendet werden kann, etwa Silber, Nickel-Platin oder Nickel-Aluminium oder andere Legierungen von Nickel und Aluminium oder Titan, unter Verwendung herkömmlicher Abscheidungstechnologien. Beispielsweise können Transistoren mit einem Source/Drain-Bereich auf Grundlage einer III-V-Materialschicht 317 an der Schnittstelle zwischen den Source/Drain-Bereichen und dem Kontaktwiderstandsverringerungsmetall 325 Widerstandswerte von weniger als 100 Ohm-um aufweisen, und in manchen Fällen sogar von weniger als 90 Ohm-um, wobei in manchen Fällen sogar weniger als 80 Ohm-um und in noch anderen Fällen weniger als 75 Ohm-um oder noch weniger erreicht werden.
  • Die 1B zeigt ein Verfahren für die Ausbildung einer Transistorstruktur mit niedrigem Kontaktwiderstand gemäß einer anderen Ausführungsform der vorliegenden Erfindung. Die 3A bis 3C veranschaulichen alternative Beispielsstrukturen, die ausgebildet werden. Grundsätzlich ähnelt dieses Verfahren dem Verfahren, das mit Bezug auf die 1A und 2A-F beschrieben worden ist, mit der Ausnahme, dass die Abscheidung der III-V-Materialschicht 317 auf den Source/Drain-Bereichen vor der Abscheidung des Nichtleiters 322 durchgeführt wird. Dies ist in 1B gezeigt, indem die Germanium-Materialabscheidung 110 nach der Festlegung des Source/Drain-Bereichs 104 und vor die Nichtleiterabscheidung 106 verlegt wird. Die sich daraus ergebende Struktur nach der Nichtleiterabscheidung 106 ist in 3A gezeigt. Es bleibt festzuhalten, dass in dieser beispielhaften Ausführungsform die III-V-Materialschicht 317 jeden der dargestellten Source/Drain-Bereiche vollständig bedeckt, statt nur des Anteils, der durch den Kontaktgraben freigelegt ist (wie es am anschaulichsten in 2 D gezeigt ist). Die 3B zeigt die sich ergebende Struktur nachdem die Kontaktgräben bei 108 geätzt worden sind, wobei in 3C die sich ergebende Struktur nach der Abscheidung des Kontaktwiderstandsverringerungsmetalls 325 sowie der Metallkontaktstecker 329 in den Schritten 112 und bzw. 114 erfolgt ist. Es sollte anerkannt werden, dass die vorangegangene zutreffende Diskussion in Bezug auf ähnliche Teile des beispielhaften Verfahrens, das mit Bezug auf die 1A beschrieben worden ist, im vorliegenden Fall entsprechend Anwendung findet.
  • Nicht-planare Konfiguration
  • Eine nicht-planare Architektur kann beispielsweise unter Verwendung von FinFETs oder Nanodrahtfigurationen umgesetzt werden. Ein FinFET ist ein Transistor, welcher um einen dünnen Streifen Halbleitermaterial (dieser wird grundsätzlich als eine Finne bezeichnet) aufgebaut ist. Der Transistor umfasst den Knoten eines Standardfeldeffekttransistors (FET), einschließlich einer Gate, einem Gatedielektrikum, einem Source-Bereich sowie einem Drain-Bereich. Der leitfähige Kanal des Bauteils verbleibt auf/innerhalb den/der äußeren Seiten der Finne unterhalb des Gatedielektrikums. Insbesondere fließt ein Strom entlang beider Seitenwände innerhalb der Finne (die Seiten, die sich rechtwinklig zu der Substratoberfläche erstrecken), als auch entlang der Oberseite der Finne (die Seite, sich parallel zu der Substratoberfläche erstreckt). Da der leitfähige Kanal derartiger Konfigurationen im Wesentlichen entlang der drei unterschiedlichen äußeren, planaren Bereiche der Finne angeordnet ist, wird ein derartiges FinFET-Design manchmal auch als ein dreifach-Gate-FinFET bezeichnet. Andere Arten von FinFET-Konfigurationen sind ebenfalls bekannt. Beispielsweise sogenannte Doppel-Gate-FinFETs, bei welchen der leitfähige Kanal grundsätzlich lediglich entlang der zwei Seitenwände der Finne angeordnet ist (jedoch nicht entlang der Oberseite der Finne).
  • Ein Nanodrahttransistor (der manchmal auch als Gate-all-around-FinFET bezeichnet wird) ist sehr ähnlich aufgebaut, wobei er jedoch anstelle einer Finne einen Nanodraht verwendet (zum Beispiel einen Silizium- oder einen SiGe- oder einen Ge-Nanodraht), wobei das Gate-Material grundsätzlich den Kanalbereich an allen Seiten umgibt. Abhängig von dem jeweiligen Design besitzen Nanodrahttransistoren beispielsweise vier effektive Gates.
  • Die 4A-4E zeigen jeweils eine perspektivische Ansicht einer beispielhaften nicht planaren Architektur, welche gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet ist. Insbesondere zeigen die 4A-B jeweils eine perspektivische Ansicht einer FinFET-Transistorstruktur, und die 4C-E zeigen beispielhafte Nanodrahtkanaltransistorstrukturen. Nachstehend wird jede der Figuren diskutiert.
  • Wie zu erkennen ist, ist die beispielhafte nicht-planare Konfiguration, die in 4A gezeigt ist, mit Hilfe von dreifach-Gate-Bauteilen ausgeführt, von denen jedes ein Substrat 600 umfasst, das einen Halbleiterkörper oder eine Finne 660 aufweist, welche sich von dem Substrat 600 durch den Isolationsbereich 620 hindurch erstreckt. Eine Gateelektrode 640 ist über drei Oberflächen der Finne 660 ausgebildet, um drei Gates auszubilden. Eine Hartmaske 690 ist auf der Oberseite der Gateelektrode 640 ausgebildet. Gate-Abstandshalter 670, 680 sind auf gegenüberliegenden Seitenwänden der Gateelektrode 640 ausgebildet. Ein p-Typ-Source-Bereich weist den epitaktischen Bereich 631a auf, welcher auf einer vertieften Source-Schnittstelle 650 sowie auf einer Finnenseitenwand 660 ausgebildet ist, wobei ein Drain-Bereich den epitaktischen Bereich 631a aufweist, welcher auf einer vertieften Source-Schnittstelle 650 sowie auf der gegenüberliegenden Finnenseitenwand 660 (nicht dargestellt) ausgebildet ist. Darüber hinaus weist ein n-Typ-Source-Bereich den epitaktischen Bereich 631 e auf, welcher auf einer vertieften Source-Schnittstelle 650 sowie auf einer Finnenseitenwand 660 ausgebildet ist, wobei ein Drain-Bereich den epitaktischen Bereich 631b aufweist, welcher auf einer vertieften Source-Schnittstelle 650 sowie auf der gegenüberliegenden Finnenseitenwand 660 (nicht dargestellt) ausgebildet ist. Eine III-V-Materialdeckschicht 641 ist über den Source/Drain-Bereichen 631a und 631b abgeschieden. Es ist festzuhalten, dass die III-V-Materialdeckschicht 641 in dem vertieften (Spitzen-) Bereich bereitgestellt werden kann, wobei sie bei anderen Ausführungsformen lediglich über den Source/Drain-Bereichen (und nicht in den vertieften Bereichen) bereitgestellt ist. Bei einer Ausführungsform sind die Isolationsbereiche 620 Shallow-Trench-Isolation-Bereiche (STI), welche unter Verwendung herkömmlicher Technologien ausgebildet worden sind, etwa durch Ätzen des Substrat 600, um Gräben auszubilden, und daraufhin Abscheiden eines Oxidmaterials auf die Gräben, um die STI-Bereiche auszubilden. Die Isolatorbereiche 620 können aus irgendeinem geeigneten dielektrischen/nichtleitenden Material, etwa aus SiO2 hergestellt sein.
  • Die vorangegangene Diskussion mit Bezug auf das Substrat 300 ist im hier beschriebenen Fall gleichlautend anwendbar (zum Beispiel kann das Substrat 600 ein Siliziumsubstrat oder ein XOI-Substrat, etwa ein SOI-Substrat sein, oder ein mehrschichtiges Substrat). Wie es im Lichte der Offenbarung zu erkennen ist, können herkömmliche Verarbeitungs- und Ausbildungstechnologien dazu verwendet werden, um die FinFET-Transistorstruktur herzustellen. Gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung wird die Struktur der Source/Drain-Bereiche 631a und 631b sowie die Deckschicht 641 jedoch beispielsweise unter Verwendung eines in-situ dotiertem Siliziums oder SiGe (auch für 631a und 631b) umgesetzt werden, bedeckt mit einer III-V-Materialschicht (für 641). Wie es weiterhin zu erkennen ist, besteht eine Alternative zu der dreifach-Gate-Konfiguration in einer Doppel-Gate-Architektur, welche eine dielektrische/Isolator-Schicht auf der Oberseite der Finne 660 umfasst. Es sollte weiterhin festgehalten werden, dass die beispielhafte Form der Source/Drain-Bereiche 631 (a und b), die in 4a gezeigt ist, nicht dazu vorgesehen ist, die beanspruchte Erfindung auf irgendwelche besonderen Source/Drain-Arten oder Ausbildungsprozesse zu beschränken, wobei im Lichte der Offenbarung auch andere Source/Drain Formen (sowohl p und n) naheliegend sind (zum Beispiel runde, quadratische oder rechtwinkelige p- und n-Source/Drain-Bereiche können ebenso umgesetzt werden).
  • Es ist anzuerkennen, dass die Source/Drain-Bereiche 631 (a und b), die in 4A gezeigt sind, unter Verwendung eines Ersatzprozesses ausgebildet worden sind (zum Beispiel Ätzen, epitaktische Abscheidung, usw.). In anderen Ausführungsformen können jedoch die Source/Drain-Bereiche 631 Teil der Finne 660 sein, die aus dem Material des Substrates 600 selbst hergestellt ist, wie es am besten in 4B gezeigt ist. Obwohl lediglich ein Source/Drain Bereich 631 dargestellt ist, können eine Vielzahl derartiger Bereiche in ähnlicher Ausgestaltung (einschließlich sowohl n-Typ- als auch p-Typ-S/D-Bereiche) umgesetzt werden. Eine III-V-Materialdeckschicht 641 ist über den Source/Drain-Bereichen 631 auf eine ähnliche Weise wie mit Bezug auf die 4A beschrieben, abgeschieden. Die darüber hinaus gehende, mit Bezug auf die 4A angeführte Diskussion ist ebenso im vorliegenden Fall gleichlautend anwendbar, wie es der Fachmann ohne weiteres erkennen wird.
  • Eine weitere Alternative ist die Nanodrahtkanalarchitektur, welche beispielsweise ein Podest aus Substratmaterial 600 umfassen kann, auf welchem ein Nanodraht 660 (zum Beispiel Silizium oder SiGe) aufgewachsen oder anderweitig bereitgestellt wird, wie es am besten in 4C gezeigt ist. Ähnlich zu der Finnenstruktur, die in 4B gezeigt ist, umfasst der Nanodraht 660 Source/Drain-Bereiche 631 (wobei lediglich einer gezeigt ist, jedoch mehrere derartige Bereiche vorgesehen sein können, einschließlich sowohl p-Typ- als auch n-Typ-Bereiche, wie es zuvor erklärt worden ist). Wie auch die Finnenstruktur können die Source/Drain-Bereiche 631 aus dem Substratmaterial 600 ausgebildet werden (aus welchem auch die Nanodrähte hergestellt werden), oder aus einem oder mehreren Ersatzmaterialien (zum Beispiel Silizium oder SiGe). Das III-V-Material 641 kann beispielsweise um sämtliche Source/Drain-Bereiche 631 des Nanodraht 660 herum bereitgestellt werden, oder lediglich an einem Anteil des Nanodrahts 660 (zum Beispiel überall mit Ausnahme des Anteils auf dem Podest). Die 4D veranschaulicht eine Nanodrahtkonfiguration, welche mehrere Nanodrähte 660 aufweist (in diesem Fall sind es zwei). Wie zu erkennen ist, wird ein Nanodraht 660 in einer Vertiefung des Substrates 600 bereitgestellt, wobei der andere in der III-V-Materialschicht 641 schwimmt. Die entsprechenden Source/Drain-Bereiche 631 sind mit vertikaler Schraffierung dargestellt und können p-Typ- und/oder n-Typ-Source/Drain-Bereiche sein. Die 4E veranschaulicht ebenso eine Nanodrahtkonfiguration, welche mehrere Nanodrähte 660 aufweist, wobei in dem Beispielfall das nicht aktive Material 632 nicht während des Nanodraht-Ausbildungsprozesses zwischen den einzelnen Nanodrähten entfernt wird, was unter Verwendung verschiedener herkömmlicher Technologien ausgeführt werden kann und vom Fachmann im Lichte der Offenbarung erkannt werden wird. Es wird somit ein Nanodraht 660 in einer Vertiefung des Substrates 600 bereitgestellt, wobei der andere Nanodraht 660 effektiv auf de Oberseite des Materials 632 aufgesetzt ist. Es ist festzuhalten, dass die Nanodrähte 660 durch den Kanal aktiv sind, wobei dies das Material 632 nicht ist. Die III-V-Materialschicht 641 wird um alle übrigen freigelegten Oberflächen des Nanodrahtes 660 herum bereitgestellt. Die entsprechenden Source/Drain-Bereiche 631 sind mit vertikaler Schraffierung dargestellt und können p-Typ- und/oder n-Typ-Source/Drain-Bereiche sein.
  • Beispielsysteme
  • Die 5 veranschaulicht ein Computersystem 1000, welches mit einer oder mit mehreren Transistorstrukturen, die gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung aufgebaut sind, umgesetzt ist. Wie zu erkennen ist, ist in dem Computersystem 1000 ein Motherboard 1002 enthalten. Das Motherboard 1002 kann eine Mehrzahl Komponenten umfassen, einschließlich jedoch nicht begrenzt auf einen Prozessor 1004 sowie zumindest einen Kommunikationschip 1006, von denen beide physikalisch und elektrisch mit dem Motherboard 1002 verbunden oder anderweitig in dieses integriert sein können. Es wird anerkannt werden, dass das Motherboard 1002 beispielsweise irgendeine gedruckte Leiterkarte sein kann, entweder ein Mainboard oder ein Daughterboard, welches auf einem Mainboard montiert ist oder das einzige Board des Systems 1000 ist, usw. Abhängig vom konkreten Anwendungsfall kann das Computersystem 1000 eine oder mehrere Komponenten umfassen, welche physikalisch oder elektrisch mit dem Motherboard 1002 verbunden sind. Diese weiteren Komponenten können einen flüchtigen Speicher (zum Beispiel DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, ein Chipset, ein Display, ein Touchscreendisplay, einen Touchscreencontroller, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, ein Global-Positioning-System (auch GPS), einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und ein Gerät zur Massenspeicherung (etwa eine Festplatte, eine Compaktdisc (CD), eine Digital Versatile Disc (DVD), usw.), sie sind jedoch nicht auf diese beschränkt. Diese Transistorstrukturen können beispielsweise dazu verwendet werden, einen Onboard-Prozessor-Cache oder ein Speicherarray umzusetzen. Bei manchen Ausführungsformen können verschiedene Funktionen in einen oder in mehrere Chips intergiert sein (zum Beispiel ist festzustellen, dass der Kommunikationschip 1006 Teil des Prozessors 1004 oder anderweitig in diesen integriert sein kann).
  • Der Kommunikationschip 1006 ermöglicht die drahtlose Kommunikation für den Transfer von Daten zu und von dem Computersystem 1000. Der Ausdruck „drahtlos“ und seine Derivate können dazu verwendet werden, um Schaltkreise, Bauteile, Systeme, Verfahren, Technologien, Kommunikationskanäle, usw. zu beschreiben, welche Daten durch die Verwendung modulierter elektromagnetischer Strahlung durch ein nichtfestes Medium hindurch zu kommunizieren. Dieser Ausdruck soll nicht implizieren, dass die damit verbundenen Vorrichtungen selbst keine Drähte enthalten, obwohl bei manchen Ausführungsformen dies der Fall sein kann. Der Kommunikationschip 1006 kann jeglichen Drahtlosstandard oder jegliches Drahtlosprotokoll verwenden, einschließlich, jedoch nicht beschränkt auf Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long-Term-Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, DCMA, TDMA, DECT, Bluetooth, Derivate dieser sowie jegliches anderes Drahtlosprotokoll, das als 3G, 4G, 5G und darüber hinaus ausgewiesen ist. Das Computersystem 1000 kann eine Vielzahl von Kommunikationschips 1006 umfassen. Beispielsweise kann ein erster Kommunikationschip 1006 für die Nahfeldkommunikation, wie WiFi und Bluetooth ausgelegt sein und ein zweiter Kommunikationschip 1006 kann für die Weitbereichsdrahtloskommunikation ausgelegt sein, wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 1004 des Computersystems 1000 umfasst einen integrierten Schaltkreischip, welcher innerhalb des Prozessors 1004 verpackt ist. Bei manchen Ausführungsformen der vorliegenden Erfindung umfasst der integrierte Schaltkreischip einen Onboard-Speicherschaltkreis, der mit einer oder mit mehrere CMOS-Transistorstrukturen, wie hierin beschrieben, umgesetzt ist, der Ausdruck „Prozessor“ kann sich auf irgendein Bauteil oder einen Teil eines Bauteils beziehen, der beispielsweise elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, welche in Registern und/oder einem Speicher gespeichert werden können.
  • Der Kommunikationschip 1006 kann ebenso ein integrierter Schaltkreischip sein, welcher innerhalb des Kommunikationschips 106 verpackt ist. Gemäß manchen beispielhaften Ausführungsformen umfasst der integrierte Schaltkreischip des Kommunikationschips ein oder mehrere Bauteile, welche mit einer oder mit mehreren der hierin beschriebenen Transistorstrukturen umgesetzt ist (zum Beispiel ein On-Chip-Prozessor oder -Speicher). Wie es im Lichte der Offenbarung zu erkennen ist, kann eine Multi-Standard-Drahtlosfähigkeit direkt in den Prozessor 1004 integriert werden (zum Beispiel indem die Funktionalität irgendeines Chips 1006 in den Prozessor 1004 integriert wird, anstelle separate Kommunikationschips vorzusehen). Darüber hinaus kann der Prozessor 1004 ein Chipset aufweisen, welches eine derartige Drahtlosfähigkeit aufweist. Kurzum kann jede denkbare Anzahl von Prozessoren 1004 und/oder Kommunikationschips 1006 verwendet werden. Ebenso kann jeder Chip oder jeder Chipsatz mehrere integrierte Funktionen aufweisen.
  • Bei verschiedenen Ausführungsformen kann das Computersystem 1000 ein Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein Ultra Mobile PC, ein Mobiltelefon, ein Desktopcomupter, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuerungseinheit, eine Digitalkamera, ein tragbares Musikabspielgerät oder ein digitaler Videorecorder sein. Bei anderen Ausführungsformen kann das System 1000 jedes andere elektronische Gerät sein, welches Daten verarbeitet oder Transistorbauteile der zuvor beschriebenen Art mit niedrigem Kontaktwiderstand erfordert (zum Beispiel CMOS-Bauteile, welche sowohl p- als auch n-Typ-Bauteile aufweisen).
  • Verschiedene Ausführungsformen sind denkbar und die hierin beschriebenen Merkmale können in jeder denkbaren Zusammensetzung kombiniert werden. Eine beispielhafte Ausführungsform der vorliegenden Erfindung bildet einen integrierten Halbleiterschaltkreis. Der integrierte Schaltkreis umfasst ein Substrat, welches eine Mehrzahl Kanalbereiche aufweist, sowie eine Gateelektrode über jedem Kanalbereich, wobei eine GateDielektrikumsschicht zwischen jeder Gateelektrode und einem entsprechenden Kanalbereich bereitgestellt ist. Der integrierte Schaltkreis umfasst weiterhin p-Typ-Source/Drain-Bereiche in dem Substrat und angrenzend an einen entsprechenden Kanalbereich, und n-Typ-Source/Drain-Bereiche in dem Substrat sowie angrenzend an einen entsprechenden Kanalbereich. Der integrierte Schaltkreis umfasst weiterhin eine III-V-Halbleitermaterialschicht auf zumindest einem Anteil der p-Typ-Source/Drain-Bereiche sowie einem Anteil der n-Typ-Source/Drain-Bereiche. Der integrierte Schaltkreis umfasst weiterhin einen Metallkontakt auf der III-V-Halbleitermaterialschicht. In machen Fällen ist die III-V-Halbleitermaterialschicht undotiert. In manchen Beispielfällen weist die III-V-Halbleitermaterialschicht eine Bandlücke von weniger als 0,5 eV auf. In anderen Beispielfällen weist die III-V-Halbleitermaterialschicht eine Bandlücke von weniger als 0,2 eV auf. In machen Fällen ist die III-V-Halbleitermaterialschicht dotiert. In machen derartigen Fällen weist die III-V-Halbleitermaterialschicht ein Dopingschema auf, welches Dasselbe für sowohl die p-Typ- als auch die n-Typ-Source/Drain-Bereiche ist. In anderen derartigen Fällen weist die III-V-Halbleitermaterialschicht ein erstes Dotierungsschema für die p-Typ-Source/Drain-Bereiche und ein zweites Dotierungsschema für die n-Typ-Source/Drain-Bereiche auf. Die III-V-Halbleitermaterialschicht kann dotiert sein, beispielsweise mit einem oder mehreren amphoteren Dotanden (C, Si, Ge und/oder Sn). In einem solchen Fall ist die III-V-Halbleitermaterialschicht mit einem oder mit mehreren amphoteren Dotanden dotiert, mit einer Austauschkonzentration von 1∙1018 Atomen/cm3. Das Bauteil kann beispielsweise mit Hilfe einer planaren Transistorarchitektur oder mit einer nicht-planaren Transistorarchitektur umgesetzt sein. In einem solchen Fall weist die nicht-planare Transistorarchitektur zumindest einen FinFET-Transistor und/oder einen NanodrahtTransistor auf. In manchen Fällen weisen die p-Typ- und die n-Typ-Soure/Drain-Bereiche Silizium oder Germanium oder eine Legierung dieser auf. Eine andere Ausführungsform der vorliegenden Erfindung stellt ein elektronisches Bauteil bereit, welches eine bedruckte Leiterkarte umfasst, die einen oder mehrere integrierte Schaltkreise aufweist, die auf verschiedene Weise in diesem Absatz beschrieben worden sind. In einem derartigen Fall weist der andere oder weisen die mehreren integrierten Schaltkreise zumindest einen Kommunikationschip und/oder einen Prozessor auf. Das Gerät kann beispielsweise ein Computer sein.
  • Andere Ausführungsformen der vorliegenden Erfindung stellen ein Bauteil oder Gerät bereit, welches ein Silizium-enthaltendes Substrat aufweist, mit einer Mehrzahl von Kanalbereichen, sowie mit einer Gateelektrode über jedem Kanalbereich, wobei eine GateDielektrikumsschicht zwischen jeder Gateelektrode und/oder einem entsprechenden Kanalbereich bereitgestellt ist. Das Bauteil umfasst weiterhin p-Typ-Source/Drain-Bereiche in dem Substrat und angrenzend an einen entsprechenden Kanalbereich, wobei die p-Typ-Source/Drain-Bereiche Silizium, Germanium oder eine Legierung dieser aufweisen, und wobei n-Typ-Source/Drain-Bereiche in dem Substrat und angrenzend an einen entsprechenden Kanalbereich vorliegen, wobei die n-Typ-Source/Drain-Bereiche Silizium, Germanium oder eine Legierung dieser aufweisen. Das Bauteil oder Gerät umfasst weiterhin eine III-V-Halbleitermaterialschicht auf zumindest einem Anteil der p-Typ-Source/Drain-Bereiche und auf einem Anteil der n-Typ-Source/Drain-Bereiche, sowie einen Metallkontakt auf der III-V-Halbleitermaterialschicht für jeden der p-Typ- und der n-Typ-Source/Drain-Bereiche. Gemäß einer besonderen beispielhaften Ausführungsform wird eine III-V-Materialabscheidung von InSb auf Si, einer SiGe-Legierung sowie Ge-Source/Drain-Bereichen mittels Simulation vorausberechnet, um der Leitfähigkeit eine möglichst geringe Barriere entgegenzusetzen. Andere geeignete III-V-Materialschichten werden sich im Lichte der Offenbarung dem Fachmann ergeben. In machen Fällen ist die III-V-Halbleitermaterialschicht undotiert. In machen Fällen weist die III-V-Halbleitermaterialschicht eine Bandlücke von weniger als 0,5 eV auf. In manchen Fällen ist die III-V-Halbleitermaterialschicht dotiert. In manchen derartigen Fällen weist die III-V-Halbleitermaterialschicht ein Dotierungsschema auf, welches für die p-Typ- und die n-Typ-Source/Drain-Bereiche dasselbe ist. In anderen derartigen Fällen weist die III-V-Halbleitermaterialschicht ein erstes Dotierungsschema für die p-Typ-Source/Drain-Bereiche und eine zweites Dotierungsschema für die n-Typ-Source/Drain-Bereiche auf. In manchen Fällen ist die III-V-Halbleitermaterialschicht mit einem oder mit mehreren amphoteren Dotanden wie Ge (z.B. mit einer Austauschkonzentration von mehr als 1∙1018 Atome/cm3) dotiert.
  • Eine andere Ausführungsform der vorliegenden Erfindung stellt ein Verfahren für die Ausbildung eines Halbleiterbauteils bereit. Das Verfahren umfasst das Bereitstellen eines Substrates, welches eine Mehrzahl von Kanalbereichen aufweist, sowie das Bereitstellen einer Gateelektrode oberhalb jedes Kanalbereiches, wobei eine Gatedielektrikumsschicht zwischen der Gateelektrode und einem entsprechendem Kanalbereich bereitgestellt wird. Das Verfahren umfasst weiterhin das Bereitstellen von p-Typ-Source/Drain-Bereichen, in dem Substrat und angrenzend an einen entsprechenden Kanalbereich, sowie das Bereitstellen von n-Typ-Source/Drain-Bereichen in dem Substrat und angrenzend an einen entsprechenden Kanalbereich. Das Verfahren umfasst weiterhin das Bereitstellen einer III-V-Halbleitermaterialschicht auf zumindest einem Teil der p-Typ-Source/Drain-Bereiche sowie einem Teil der n-Typ-Source/Drain-Bereiche. Das Verfahren umfasst weiterhin das Bereitstellen eines Metallkontaktes auf der III-V-Halbleitermaterialschicht.

Claims (20)

  1. Integrierter Halbleiterschaltkreis, der aufweist: ein Substrat (300), das eine Mehrzahl Kanalbereiche aufweist; eine Gateelektrode (304) oberhalb jedes Kanalbereichs, wobei eine Gatedielektrikumsschicht (302) zwischen jeder Gateelektrode und einem entsprechenden Kanalbereich bereitgestellt ist; p-Typ-Source/Drain-Bereiche in dem Substrat und angrenzend an einen entsprechenden Kanalbereich; n-Typ-Source/Drain-Bereiche in dem Substrat und angrenzend an einen entsprechenden Kanalbereich; eine dotierte III-V-Halbleitermaterialschicht (317) auf zumindest einem Teil der p-Typ-Source/Drain-Bereiche und auf einem Teil der n-Typ-Source/Drain-Bereiche, wobei die dotierte III-V-Halbleitermaterialschicht direkt über den Source/Drain-Bereichen ausgebildet ist, und wobei die Source/Drain-Bereiche dotiertes Silizium aufweisen; und einen Metallkontakt auf der dotierten III-V-Halbleitermaterialschicht.
  2. Integrierter Schaltkreis nach Anspruch 1, bei dem die dotierte III-V-Halbleitermaterialschicht (317) eine Bandlücke von weniger als 0,5 eV aufweist.
  3. Integrierter Schaltkreis nach einem der vorangegangenen Ansprüche, bei dem die dotierte III-V-Halbleitermaterialschicht (317) eine Bandlücke von weniger als 0,2 eV aufweist.
  4. Integrierter Schaltkreis nach Anspruch 1, bei dem die dotierte III-V-Halbleitermaterialschicht (317) ein Dotierungsschema aufweist, welches dasselbe für sowohl die p-Typ- als auch die n-Typ-Source/Drain-Bereiche ist.
  5. Integrierter Schaltkreis nach Anspruch 1, bei dem die dotierte III-V-Halbleitermaterialschicht (317) ein erstes Dotierungsschema für die p-Typ-Source/Drain-Bereiche und ein zweites Dotierungsschema für die n-Typ-Source/Drain-Bereiche aufweist.
  6. Integrierter Schaltkreis nach einem der Ansprüche 1 bis 5, bei dem die dotierte III-V-Halbeleitermaterialschicht (317) mit einem oder mit mehreren amphoteren Dotanden dotiert ist.
  7. Integrierter Schaltkreis nach Anspruch 6, bei dem die dotierte III-V-Halbleitermaterialschicht (317) mit einem oder mit mehreren amphoteren Dotanden mit einer Austauschkonzentration von mehr als 1∙1018 Atome/cm3 dotiert ist.
  8. Integrierter Schaltkreis, nach einem der vorangegangenen Ansprüche, bei dem das Bauteil mit einer planaren Transistorarchitektur ausgeführt ist.
  9. Integrierter Schaltkreis nach einem der vorangegangenen Ansprüche, bei dem das Bauteil mit einer nicht-planaren Transistorarchitektur ausgeführt ist.
  10. Integrierter Schaltkreis nach Anspruch 9, bei dem die nicht-planare Transistorarchitektur FinFET-Transistoren und/oder Nanodraht-Transistoren aufweist.
  11. Elektronisches Bauteil, das eine gedruckte Leiterkarte aufweist, die einen oder mehrere integrierte Schaltkreise gemäß einem der vorangegangenen Ansprüche aufweist.
  12. Elektrisches Bauteil nach Anspruch 11, bei dem der eine Schaltkreis oder die mehreren integrierten Schaltkreise zumindest einen Kommunikationschip (1006) und/oder einen Prozessor (1004) aufweisen.
  13. Elektronisches Bauteil nach Anspruch 11 oder 12, bei dem das Bauteil ein Computer ist (1000).
  14. Bauteil, das aufweist: ein Silizium enthaltendes Substrat (300), welches eine Mehrzahl Kanalbereiche aufweist; eine Gateelektrode (304) oberhalb jedes Kanalbereichs, wobei eine Gatedielektrikumsschicht (302) zwischen jeder Gateelektrode und einem entsprechenden Kanalbereich bereitgestellt ist; p-Typ-Source/Drain-Bereiche, in dem Substrat und angrenzend an einen entsprechenden Kanalbereich, wobei die p-Typ-Source/Drain-Bereiche Silizium, Germanium oder eine Legierung aufweisen; n-Typ-Source/Drain-Bereiche, in dem Substrat und angrenzend an einen entsprechenden Kanalbereich, wobei die n-Typ-Source/Drain-Bereiche Silizium, Germanium oder eine Legierung dieser aufweisen; eine dotierte III-V-Halbleitermaterialschicht (317) auf zumindest einem Anteil der p-Source/Drain-Bereiche und einem Anteil der n-Typ-Source/Drain-Bereiche, wobei die dotierte III-V-Halbleitermaterialschicht direkt über den Source/Drain Bereichen ausgebildet ist, und wobei die Source/Drain-Bereiche dotiertes Silizium aufweisen; und einen Metallkontakt auf der dotierten III-V-Halbleitermaterialschicht für sowohl die p-Typ- als auch die n-Typ-Source/Drain-Bereiche.
  15. Bauteil nach Anspruch 14, bei dem die dotierte III-V-Halbleitermaterialschicht (317) ein Dotierungsschema aufweist, welches dasselbe für sowohl die p-Typ- als auch die n-Typ-Source/Drain-Bereiche ist.
  16. Bauteil nach Anspruch 14, bei dem die dotierte III-V-Halbleitermaterialschicht (317) ein erstes Dotierungsschema für die p-Typ-Source/Drain-Bereiche und ein zweites Dotierungsschema für die n-Typ-Source/Drain-Bereiche aufweist.
  17. Bauteil nach einem der Ansprüche 14 bis 16, bei dem die dotierte III-V-Halbleitermaterialschicht (317) mit einem oder mit mehreren amphoteren Dotanden dotiert ist.
  18. Bauteil nach Anspruch 17, bei dem die dotierte III-V-Halbleitermaterialschicht (317) mit einem oder mit mehreren amphoteren Dotanden mit einer Austauschkonzentration von mehr als 1∙1018 Atome/cm3 dotiert ist.
  19. Bauteil nach einem der Ansprüche 14 bis 18, bei dem die dotierte III-V-Halbleitermaterialschicht (317) eine Bandlücke von weniger als 0,5 eV aufweist.
  20. Verfahren für die Ausbildung eines Halbleiterbauteils, das aufweist: Bereitstellen eines Substrates (300), welches eine Mehrzahl Kanalbereiche aufweist; Bereitstellen einer Gateelektrode (304) oberhalb jedes Kanalbereichs, wobei eine Gatedielektrikumsschicht (302) zwischen jeder Gateelektrode und einem entsprechenden Kanalbereich bereit gestellt wird; Bereitstellen von p-Typ-Source/Drain-Bereichen in dem Substrat und angrenzend an einen entsprechenden Kanalbereich; Bereitstellen von n-Typ-Source/Drain-Bereichen in dem Substrat und angrenzend an einen entsprechenden Kanalbereich; Bereitstellen einer dotierten III-V-Halbleiteimaterialschicht (317) auf zumindest einem Teil der p-Typ-Source/Drain-Bereiche und einem Teil der n-Typ-Source/Drain-Bereiche, wobei die dotierte III-V-Halbleitermaterialschicht selektiv abgeschieden wird, bevor eine Metallkontaktabscheidung erfolgt, und wobei die dotierte III-V-Halbleitermaterialschicht direkt über den Source/Drain Bereichen ausgebildet ist, und wobei die Source/Drain-Bereiche dotiertes Silizium aufweisen; und Bereitstellen eines Metallkontaktes auf der dotierten III-V-Halbleitermaterialschicht.
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