DE112018002294B4 - Transistoren mit vertikalem transport mit gleichen gate-stapeldicken und zugehöriges herstellungsverfahren - Google Patents

Transistoren mit vertikalem transport mit gleichen gate-stapeldicken und zugehöriges herstellungsverfahren Download PDF

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Abstract

Verfahren zur Bildung von Halbleitereinheiten, aufweisend:Bilden (1702) vertikaler Halbleiterkanäle (112) auf einer unteren Source/Drain-Schicht (104) in einem Bereich (116) eines ersten Typs und einem Bereich (118) eines zweiten Typs;Bilden (1703) einer Gate-Dielektrikumschicht (110) auf Seitenwänden der vertikalen Halbleiterkanäle (112);Bilden (1704) einer Austrittsarbeitsschicht eines ersten Typs in dem Bereich (116) eines ersten Typs;Bilden (1706) einer Austrittsarbeitsschicht eines zweiten Typs sowohl in dem Bereich (116) eines ersten Typs als auch in dem Bereich (118) eines zweiten Typs;Bilden (1707) einer Dickenausgleichsschicht in dem Bereich (118) eines zweiten Typs, so dass ein Schichtstapel in dem Bereich (116) eines ersten Typs eine gleiche Dicke wie ein Schichtstapel in dem Bereich (118) eines zweiten Typs aufweist; undBilden (1718) von oberen Source/Drain-Bereichen (1102, 1104) auf einem oberen Teil der vertikalen Kanäle.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft allgemein die Transistorherstellung, insbesondere die Herstellung von Transistoren mit vertikalem Transport, die eine zwischen Einheitentypen einheitliche Gate-Dicke aufweisen.
  • HINTERGRUND
  • Feldeffekttransistoren (FETs) werden eingesetzt, um mit verbesserten Herstellungstechnologien die Größe von Einheiten kleiner zu skalieren. FETs mit vertikalem Transport bieten die Möglichkeit zur weiteren Skalierung der Einheiten. Die Bildung von Einheiten mit gleichen Gate-Dicken ist bei Herstellungsverfahren von High-k/Metallgates für FETs mit vertikalem Transport besonders wichtig, um die Gate-Variation bei dem Ausnehmen der Gates zu verringern. Dies definiert die Gate-Länge, und einheitliche Gate-Längen helfen, die Probleme bei der Gate-Verkapselung und Gate-Isolation zu verringern.
  • In einem ähnlichen Kontext sind bereits einige Dokumente bekannt: das Dokument US 2015 / 0 364 358 A1 beschreibt ein Verfahren zur Bildung einer Isolationsschicht. Das Verfahren umfasst dabei die folgenden Schritte: Bereitstellen eines Substrats; Bereitstellen einer vertikalen Struktur mit einer ersten Schicht über dem Substrat; Bereitstellen eines ersten Zwischenschichtdielektrikums über der ersten Schicht; Durchführen CMP auf dem ersten Zwischenschichtdielektrikum; und Rückätzen des ersten Zwischenschichtdielektrikums und der ersten Schicht, um die Isolationsschicht zu bilden, die einer Quelle der vertikalen Struktur entspricht.
  • Das Dokument US 2015 / 0 318 214 A1 beschreibt außerdem einen Tunnel-Feldeffekt-Transistor mit einer Drain-Schicht, einer Source-Schicht, einer Kanalschicht, einer Metall-Gate-Schicht und einer dielektrischen High-k-Schicht. Die Drain- und Source-Schichten sind von entgegengesetzten leitenden Typen. Die Kanalschicht befindet sich zwischen der Drain-Schicht und der Source-Schicht angeordnet. Mindestens eine der Drain-Schicht, der Kanalschicht oder der Source-Schicht hat eine im Wesentlichen konstante Dotierungskonzentration. Die Metall-Gate-Schicht ist um die Kanalschicht herum angeordnet. Die dielektrische High-k-Schicht ist zwischen der Metall-Gate-Schicht und der Kanal-Schicht angeordnet.
  • Schließlich beschreibt das Dokument US 2015 / 0 380 548 A1 eine vertikale Transistorvorrichtung mit rechteckigen vertikalen Kanalstegen, die sich zwischen einem Source-Bereich und einem Drain-Bereich erstrecken, und ein zugehöriges Verfahren zur Bildung. In einigen Ausführungsformen hat der vertikale Transistor einen Source-Bereich, der über einem Halbleitersubstrat angeordnet ist. Ein Kanalbereich mit einem oder mehreren vertikalen Kanälen ist über dem Source-Bereich angeordnet. Unter anderem sorgt eine rechteckige Form von vertikalen Kanalstegen für ein vertikales Bauelement mit guter Leistung und Zellflächendichte. Das erfinderische Konzept bzw. die erfinderischen Gegenstände werden durch die unabhängigen Ansprüche beschrieben. Vorteilhafte Weiterbildungen werden durch die jeweils abhängigen Ansprüche beschrieben.
  • Entsprechende Merkmale und Vorteile werden aus der nachstehenden ausführlichen Beschreibung veranschaulichender Ausführungsformen davon, die in Verbindung mit den begleitenden Zeichnungen zu lesen ist, deutlich werden.
  • Figurenliste
    • 1 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler Feldeffekttransistoren (FETs) verschiedener Typen mit gleichen Gate-Dicken gemäß einer Ausführungsform der vorliegenden Erfindung;
    • 2 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer Ausführungsform der vorliegenden Erfindung;
    • 3 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer Ausführungsform der vorliegenden Erfindung;
    • 4 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer Ausführungsform der vorliegenden Erfindung;
    • 5 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer Ausführungsform der vorliegenden Erfindung;
    • 6 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer Ausführungsform der vorliegenden Erfindung;
    • 7 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer Ausführungsform der vorliegenden Erfindung;
    • 8 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer Ausführungsform der vorliegenden Erfindung;
    • 9 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer Ausführungsform der vorliegenden Erfindung;
    • 10 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer Ausführungsform der vorliegenden Erfindung;
    • 11 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer Ausführungsform der vorliegenden Erfindung;
    • 12 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer Ausführungsform der vorliegenden Erfindung;
    • 13 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer Ausführungsform der vorliegenden Erfindung;
    • 14 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer alternativen Ausführungsform der vorliegenden Erfindung;
    • 15 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer alternativen Ausführungsform der vorliegenden Erfindung;
    • 16 ist eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer alternativen Ausführungsform der vorliegenden Erfindung; und
    • 17 ist ein Block-/Flussschema eines Verfahrens zur Bildung vertikaler FETs verschiedener Typen mit gleichen Gate-Dicken gemäß einer Ausführungsform der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Ausführungsformen der vorliegenden Erfindung stellen Strukturen von Feldeffekttransistoren mit vertikalem Transport („vertical transport field effect transistor“ VTFET) bereit, die gleiche Gate-Dicken aufweisen, wobei selektives Ätzen eines Gate-Metalls relativ zu den Metallen in anderen Gate-Stapeln zwischen n-Typ-FETs und p-Typ-FETs eingesetzt wird. Jeder Einheitentyp kann einen unterschiedlichen Gate-Stapel mit unterschiedlichen Metallen einsetzen, wodurch es möglich wird, einen dickeren Gate-Stapel zu ätzen, um der Dicke der von anderen Einheitentypen verwendeten Gate-Stapeln zu entsprechen.
  • In den Zeichnungen, in denen gleiche Zahlen gleiche oder ähnliche Elemente darstellen, zeigt zunächst 1 eine Querschnittsdarstellung eines Schritts bei der Bildung vertikaler Transistoren mit gleichen Gate-Dicken. Ein Substrat 102 wird in einen ersten Bereich 116 und einen zweiten Bereich 118 getrennt, wobei beispielsweise ein Flacher-Graben-Isolationsverfahren verwendet wird, das in das Substrat 102 einschneidet und eine dielektrische Sperre 108 in dem Graben abscheidet. Bei manchen Ausführungsformen kann das Substrat 102 ein Halbleitersubstrat sein. Die dielektrische Sperre 108 kann aus beispielsweise Siliciumdioxid oder einem anderen geeigneten Material gebildet werden.
  • Ein Halbleitersubstrat 102 kann ein massives Halbleitersubstrat sein. Bei einem Beispiel kann das massive Halbleitersubstrat ein siliciumhaltiges Material sein. Veranschaulichende Beispiele von siliciumhaltigen Materialien, die für das massive Halbleitersubstrat geeignet sind, schließen Silicium, Silicium-Germanium, Silicium-Germaniumcarbid, Siliciumcarbid, Polysilicium, epitaktisches Silicium, amorphes Silicium und Mehrfachschichten davon ein, sind aber nicht darauf beschränkt. Silicium ist das bei der Waferherstellung vorwiegend verwendete Halbleitermaterial, es können aber auch andere Halbleitermaterialien eingesetzt werden, wie z.B., aber nicht darauf beschränkt, Germanium, Galliumarsenid, Galliumnitrid, Cadmiumtellurid und Zinkselenid. Wenn auch nicht in den vorliegenden Zeichnungen gezeigt, kann ein Halbleitersubstrat 102 auch ein Halbleiter-auf-Isolator(SOI)-Substrat sein.
  • Auf dem Substrat 104 wird eine untere Source/Drain-Schicht 104 gebildet. Die untere Source/Drain-Schicht 104 wird beispielsweise aus einem dotierten Halbleitermaterial gebildet. Das Halbleitermaterial kann das gleiche Material sein, das in dem Substrat 102 verwendet wird, oder es kann ein anderes Halbleitermaterial sein. Der in der unteren Source/Drain-Schicht 104 verwendete Dotierstoff wird von dem Typ der Einheit, die gebildet wird, abhängen. Beispielsweise kann in dem ersten Bereich 116 eine n-Typ-Einheit, für die ein n-Typ-Dotierstoff verwendet wird, gebildet werden. In dem zweiten Bereich 118 kann eine p-Typ-Einheit gebildet werden, für die ein p-Typ-Dotierstoff verwendet wird. Jeder der Bereiche 116 und 118 wird ein anderes Dotierstoffmaterial aufweisen. Das Dotierstoffmaterial kann beispielsweise durch Implantation zugegeben werden.
  • Wie hierin verwendet, bezeichnet „p-Typ“ die Zugabe von Verunreinigungen, die einen Mangel an Valenzelektronen erzeugen, zu einem intrinsischen Halbleiter. Für ein siliciumhaltiges Substrat schließen Beispiele von p-Typ-Dotierstoffen, d.h. Verunreinigungen, Bor, Aluminium, Gallium und Indium ein, sind aber nicht darauf beschränkt. Wie hierin verwendet, bezeichnet „n-Typ“ die Zugabe von Verunreinigungen, die freie Elektronen beitragen, zu einem intrinsischen Halbleiter. Für ein siliciumhaltiges Substrat schließen Beispiele von n-Typ-Dotierstoffen, d.h. Verunreinigungen, Antimon, Arsen und Phosphor ein, sind aber nicht darauf beschränkt.
  • Auf dem unteren Source/Drain-Bereich 104 werden Kanalrippen 112 gebildet. Es wird spezifisch in Betracht gezogen, dass die Kanalrippen 112 aus Silicium gebildet werden können, es kann aber stattdessen jedes andere geeignete Halbleitermaterial verwendet werden. Die Kanalrippen können gebildet werden, indem eine Schicht aus Halbleitermaterial auf die untere Source/Drain-Schicht 104 abgeschieden wird, Rippenmasken 114 auf die Schicht abgeschieden werden und die Schicht um die Rippenmasken 114 anisotrop geätzt wird. Reaktives lonenätzen (RIE) ist eine Form des Plasmaätzens, bei der die zu ätzende Oberfläche während des Ätzens auf einer mit Hochfrequenz gespeisten Elektrode angeordnet ist. Während des RIE nimmt die zu ätzende Oberfläche ein Potential an, das die aus einem Plasma extrahierten Ätzspezies zu der Oberfläche hin beschleunigt, in der die chemische Ätzreaktion in der Richtung senkrecht auf die Oberfläche erfolgt. Andere Beispiele von anisotropem Ätzen, die bei dieser Stufe der vorliegenden Erfindung verwendet werden können, schließen lonenstrahlätzen, Plasmaätzen und Laserablation ein. Alternativ dazu können die Kanalrippen 112 durch Spacer-Imaging-Transfer gebildet werden.
  • Auf die untere Source/Drain-Schicht 104 wird eine Isolationsschicht 106 abgeschieden, um elektrische Isolation zwischen den Kanalrippen 112 bereitzustellen. Für die Isolationsschicht 106 kann jedes geeignete dielektrische Material, wie z.B. Siliciumdioxid, verwendet werden. Anschließend wird eine Schicht aus Gate-Dielektrikummaterial 110 konform auf die Kanalrippen 112 und die Isolationsschicht 106 abgeschieden. Die Schicht aus Gate-Dielektrikummaterial kann jedes geeignete Dielektrikum sein, einschließlich z.B. Dielektrika mit hohem k-Wert.
  • Wie hierin verwendet, bedeutet „mit hohem k-Wert“ ein Material mit einer Dielektrizitätskonstante k, die höher als jene von Siliciumdioxid ist. Beispiele von Materialien mit hohem k-Wert schließen Metalloxide ein, wie z.B. Hafniumoxid, Hafniumsiliciumoxid, Hafniumsiliciumoxynitrid, Lanthanoxid, Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliciumoxid, Zirkoniumsiliciumoxynitrid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat, sind aber nicht darauf beschränkt. Das dielektrische Material mit hohem k-Wert kann ferner Dotierstoffe, wie z.B. Lanthan und Aluminium, enthalten.
  • Die Schicht aus Gate-Dielektrikummaterial 110 kann durch jedes geeignete konforme Verfahren abgeschieden werden, einschließlich z.B. chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomschichtabscheidung (ALD) und Gascluster-lonenstrahl(GCIB)-Abscheidung. CVD ist ein Abscheidungsverfahren, bei dem eine abgeschiedene Spezies durch eine chemische Reaktion zwischen gasförmigen Reaktanten bei höher als Raumtemperatur (z.B. von etwa 25 °C bis etwa 900 °C) gebildet wird. Das feste Produkt der Reaktion wird auf der Oberfläche abgeschieden, auf der eine Dünnschicht, eine Beschichtung oder eine Schicht des festen Produkts gebildet werden soll. Varianten des CVD-Verfahrens schließen Atmosphärendruck-CVD (APCVD), Unterdruck-CVD (LPCVD), plasmaverstärkte CVD (PECVD) und metallorganische CVD (MOCVD) ein, sind aber nicht darauf beschränkt, wobei auch Kombinationen davon verwendet werden können. Bei alternativen Ausführungsformen, die PVD einsetzen, kann eine Sputtereinheit Gleichstromdiodensysteme, Hochfrequenzsputtern, Magnetronsputtern oder Sputtern mit ionisiertem Metallplasma einsetzen. Bei alternativen Ausführungsformen, die ALD einsetzen, reagieren chemische Vorläuferstoffe nacheinander mit der Oberfläche eines Materials, um einen dünne Schicht auf der Oberfläche abzuscheiden.
  • 2 zeigt eine Querschnittansicht eines Schritts bei der Bildung vertikaler Transistoren mit gleichen Gate-Dicken. In dem zweiten Bereich 118 wird eine Gate-Metallschicht 202 vom p-Typ abgeschieden. Dieses Material kann unter Verwendung eines konformen Verfahrens, wie z.B. CVD, ALD oder PVD, abgeschieden werden und kann aus einem geeigneten Austrittsarbeitsmaterial eines p-Typs gebildet werden, wie z.B. Titannitrid. Andere Typen von Austrittsarbeitsmaterialien eines p-Typs schließen z.B. Titanaluminiumnitrid, Ruthenium, Platin, Molybdän, Cobalt und Legierungen davon ein. Die Gate-Metallschicht vom p-Typ kann in beiden Bereichen 116 und 118 abgeschieden und anschließend durch Maskieren des zweiten Bereichs 118 aus dem ersten Bereich 116 weggeätzt werden.
  • Ein Austrittsarbeitsmaterial ist eine Schicht, die eine Verschiebung der Schwellenspannung einer Transistoreinheit bereitstellt. Insbesondere kann ein Austrittsarbeitsmaterial eines p-Typs ein Material sein, das die Spannungsschwelle in Richtung zu dem Valenzband von Silicium bewegt. Bei einer Ausführungsform liegt die Austrittsarbeit einer Austrittsarbeits-Metallschicht eines p-Typs in dem Bereich von 4,9 eV bis 5,2 eV. Wie hierin verwendet, ist die „Schwellenspannung“ die niedrigste erzielbare Gate-Spannung, die eine Halbleitereinheit, z.B. einen Transistor, einschalten wird, indem sie den Kanal der Einheit leitfähig macht. Der Begriff „Verschiebung der Schwellenspannung von p-Typ“, wie hierin verwendet, bedeutet eine Verschiebung der Fermi-Energie einer Halbleitereinheit von p-Typ in Richtung zu einem Valenzband von Silicium in dem siliciumhaltigen Substrat der Halbleitereinheit von p-Typ. Ein „Valenzband“ ist der höchste Bereich von Elektronenenergien, in dem Elektronen bei Absolutnull gewöhnlich vorliegen.
  • Bei der vorliegenden Erfindung werden Metalle mit verschiedenen Austrittsarbeiten in verschiedenen Bereichen eingesetzt, wobei manche Schichten zwischen den Einheiten in den verschiedenen Bereichen geteilt werden. Auf diese Weise kann die Spannungsschwelle jeder Einheit durch die Verwendung eines geeigneten Metalls ohne Beeinträchtigung der Gleichförmigkeit der Gate-Dicke gesteuert werden.
  • 3 zeigt eine Querschnittansicht eines Schritts bei der Bildung vertikaler Transistoren mit gleichen Gate-Dicken. Es wird ein Austrittsarbeitsstapel eines n-Typs aus z.B. einer Titannitridschicht 302 und einer Titanaluminiumcarbidschicht 304 gebildet. Der Stapel wird unter Verwendung eines geeigneten Verfahrens, wie z.B. CVD, ALD oder PVD, konform abgeschieden. Ein Austrittsarbeitsmaterial eines n-Typs kann ein Material sein, das die Spannungsschwelle in Richtung auf das Leitungsband von Silicium in einer Halbleitereinheit vom n-Typ bewegt.
  • Das „Leitungsband“ ist das am niedrigsten liegende Elektronenenergieband des dotierten Materials, das nicht vollständig mit Elektronen gefüllt ist. Bei einer Ausführungsform liegt die Austrittsarbeit der Austrittsarbeits-Metallschicht eines n-Typs in dem Bereich von 4,1 eV bis 4,3 eV. Bei alternativen Ausführungsformen kann der Austrittsarbeitsstapel eines n-Typs Schichten aus Titanaluminium, Tantalnitrid, Hafniumnitrid, Hafniumsilicium oder Kombinationen davon enthalten. Die Schichten des Austrittsarbeitsstapels eines n-Typs können durch jedes geeignete Abscheidungsverfahren gebildet werden, wie z.B. CVD, ALD oder PVD.
  • 4 zeigt eine Querschnittansicht eines Schritts bei der Bildung vertikaler Transistoren mit gleichen Gate-Dicken. In dem ersten Bereich 116 wird eine Ausgleichsschicht 402 aus z.B. Titannitrid gebildet. Die Ausgleichsschicht 402 kann z.B. durch konforme Abscheidung des Materials über beiden Bereichen 116 und 118, Maskieren des ersten Bereichs 116 und anschließend Wegätzen des Materials aus dem zweiten Bereich 118 gebildet werden. Die Ausgleichsschicht 402 wird mit einer Dicke gebildet, mit der die Dicke des Materialstapels auf der Kanalrippe 112 des ersten Bereichs 116 gleich der Dicke des Materialstapels auf der Kanalrippe 112 des zweiten Bereichs gemacht wird. Es ist anzumerken, dass die Dicke der Ausgleichsschicht etwa gleich der Dicke der Gate-Metallschicht vom p-Typ 202 sein wird.
  • Bei einer beispielhaften Ausführungsform kann die Gate-Metallschicht vom p-Typ 202 eine beispielhafte Dicke von zwischen etwa 3 nm und etwa 5 nm aufweisen, die Titannitridschicht kann eine beispielhafte Dicke von zwischen etwa 0,5 nm und etwa 1,5 nm aufweisen, die Titanaluminiumcarbidschicht 304 kann eine beispielhafte Dicke von zwischen etwa 3 nm und etwa 5 nm aufweisen und die Ausgleichsschicht kann eine beispielhafte Dicke von zwischen etwa 3 nm und etwa 5 nm aufweisen. Die Gesamtdicke des ersten Bereichs 116 wird die Summe der Schichten 302, 304 und 402 sein, mit einem beispielhaften Bereich für diese Ausführungsform zwischen etwa 6,5 nm und etwa 11,5 nm. Die Gesamtdicke in dem zweiten Bereich 118 wird die Summe der Schichten 202, 302 und 304 sein und eine gleiche Dicke wie der Stapel der Schichten in dem ersten Bereich 116 aufweisen.
  • 5 zeigt eine Querschnittansicht eines Schritts bei der Bildung vertikaler Transistoren mit gleichen Gate-Dicken. Eine Schicht von Planarisierungsmaterial wird über dem ersten Bereich 116 und dem zweiten Bereich 118 abgeschieden. Das Planarisierungsmaterial kann beispielsweise eine organische Planarisierungsschicht sein. Die Schichten von Gate-Metall und Austrittsarbeit-Metallen werden zusammen mit dem Planarisierungsmaterial zurückgeätzt, um geätzte Gate-Stapel 502 zu bilden. Anschließend wird das Planarisierungsmaterial weggeätzt, um die Gate-Stapel 502 freizulegen. Die Verwendung des Planarisierungsmaterials dient dem Schutz der horizontalen Teile der Gate-Stapel um die Rippen 112.
  • 6 zeigt eine Querschnittansicht eines Schritts bei der Bildung vertikaler Transistoren mit gleichen Gate-Dicken. Eine Verkapselungsschicht 602 wird konform über den Rippen 112 und den abgesenkten Gate-Stapeln 502 abgeschieden. Die Verkapselungsschicht 602 kann durch ein geeignetes Abscheidungsverfahren, wie z.B. CVD, PVD oder ALD, gebildet werden. Die Verkapselungsschicht 602 stellt eine Sperre gegen Sauerstoff, der in späteren Verfahren verwendet wird, bereit. Die Verkapselungsschicht 602 kann z.B. aus Siliciumnitrid, Siliciumoxynitrid oder Siliciumborcarbonitrid gebildet werden.
  • 7 zeigt eine Querschnittansicht eines Schritts bei der Bildung vertikaler Transistoren mit gleichen Gate-Dicken. Über der Verkapselungsschicht 602 wird ein Lückendielektrikum 702 abgeschieden und auf eine Höhe der Gate-Stapel 502 abgesenkt. Es wird spezifisch in Betracht gezogen, dass für diesen Zweck Siliciumdioxid verwendet werden kann, es kann aber stattdessen jedes geeignete dielektrische Material verwendet werden. Das Lückendielektrikum 702 füllt den Raum zwischen den beiden Rippen 112 und kann unter Verwendung jedes geeigneten Verfahrens, einschließlich z.B. CVD, PVD, ALD und eines Aufschleuderverfahrens mit einem fließfähigen dielektrischen Material, abgeschieden werden.
  • 8 zeigt eine Querschnittansicht eines Schritts bei der Bildung vertikaler Transistoren mit gleichen Gate-Dicken. Um die freiliegenden Teile der Verkapselungsschicht 602 wird ein Abstandshalter 802 gebildet. Der Abstandshalter 802 kann z.B. durch Abscheiden einer Schicht eines Hartmaskenmaterials und anschließend anisotropes Ätzen des Hartmaskenmaterials zum Entfernen des Materials von den horizontalen Oberflächen gebildet werden, um nur den Abstandshalter 802 zurückzulassen, der an den vertikalen Seitenwänden der Kanalrippen 112 außerhalb der Verkapselungsschicht 602 gebildet ist. Es wird spezifisch in Betracht gezogen, dass der Abstandshalter 802 aus Siliciumnitrid gebildet werden kann, es kann aber stattdessen jedes geeignete dielektrische Material verwendet werden.
  • 9 zeigt eine Querschnittansicht eines Schritts bei der Bildung vertikaler Transistoren mit gleichen Gate-Dicken. Die Abstandshalter 802 und die Rippenmasken 114 werden als Masken verwendet, während die horizontalen Teile der Gate-Stapel 502 anisotrop weggeätzt werden. Dies führt zu der Entstehung eines Gate-Stapels 902 vom n-Typ in dem ersten Bereich 116 und eines Gate-Stapels 904 vom p-Typ in dem zweiten Bereich 118. Es ist zu beachten, dass die Dicke des Gate-Stapels 902 vom n-Typ gleich der Dicke des Gate-Stapels 904 vom p-Typ ist, obwohl sie unterschiedliche Schichten und Zusammensetzungen aufweisen.
  • 10 zeigt eine Querschnittansicht eines Schritts bei der Bildung vertikaler Transistoren mit gleichen Gate-Dicken. Über dem ersten Bereich 116 und dem zweiten Bereich 118 wird eine Schicht aus dielektrischem Füllmaterial abgeschieden. Es wird spezifisch in Betracht gezogen, dass die Schicht aus dielektrischem Füllmaterial z.B. aus Siliciumdioxid gebildet werden kann, es kann aber stattdessen jedes geeignete dielektrische Material verwendet werden. Die Rippenmaske 114, das dielektrische Füllmaterial und die Abstandshalter 802 werden zurückgeätzt, um den oberen Teil der Kanalrippen 112 freizulegen, wobei eine dielektrische Schicht 1002 zwischen dem ersten Bereich 116 und dem zweiten Bereich 118 zurückgelassen wird.
  • 11 zeigt eine Querschnittansicht eines Schritts bei der Bildung vertikaler Transistoren mit gleichen Gate-Dicken. Auf den oberen Teilen der Kanalrippen 112 werden obere Source/Drain-Bereiche 1102 und 1104 gebildet. Es wird spezifisch in Betracht gezogen, dass die oberen Source/Drain-Bereiche 1102 und 1104 epitaktisch aufgewachsen werden können und die gleiche Grundzusammensetzung wie die Kanalrippen 112 und die untere Source/Drain-Schicht 104 aufweisen können, es ist aber zu beachten, dass die oberen Source/Drain-Bereiche 1102 und 1104 aus jedem geeigneten Material gebildet werden können und durch jedes geeignete Verfahren gebildet werden können.
  • In dem ersten Bereich 116 wird ein Source/Drain-Bereich 1102 vom n-Typ gebildet und in dem zweiten Bereich 118 wird ein Source/Drain-Bereich 1104 vom p-Typ gebildet. Es ist zu beachten, dass die entsprechenden Source/Drain-Bereiche 1104 durch in-situ-Dotierung oder durch Implantation mit einem geeigneten n-Typ- bzw. p-Typ-Dotierstoff dotiert werden.
  • 12 zeigt eine Querschnittansicht eines Schritts bei der Bildung vertikaler Transistoren mit gleichen Gate-Dicken. Es wird ein Zwischenschichtdielektrikum 1202 aus z.B. Siliciumdioxid gebildet, das die dielektrische Füllstoffschicht 1002 über die Höhe der oberen Source/Drain-Bereiche 1102 und 1104 erweitert. Anschließend werden leitfähige Kontakte 1204 gebildet, die das Zwischenschichtdielektrikum 1202 durchdringen, um mit den oberen Source/Drain-Bereichen 1102 und 1104 und den unteren Source/Drain-Bereichen 104 in Kontakt zu stehen. Die leitfähigen Kontakte können aus jedem geeigneten leitfähigen Material gebildet werden, einschließlich z.B. Wolfram, Nickel, Titan, Molybdän, Tantal, Kupfer, Platin, Silber, Gold, Ruthenium, Iridium, Rhenium, Rhodium und Legierungen davon.
  • 13 zeigt eine Querschnittansicht einer alternativen Ausführungsform von vertikalen Transistoren mit gleichen Gate-Dicken. Bei dieser Ausführungsform werden die Gate-Stapel, die die beiden Bereiche 116 und 118 verbinden, nicht weggeätzt und belassen eine leitfähige Verbindung zwischen den beiden Bereichen. Auf diese Weise können die Einheiten in den beiden Bereichen von einem einzigen gemeinsamen Gate ausgelöst werden. Dies kann durch Anfügen einer Maske in dem Bereich zwischen den beiden Bereichen vor dem Bilden der Abstandshalter 802 erzielt werden.
  • 14 zeigt eine Querschnittansicht eines Schritts bei der Bildung einer alternativen Ausführungsform von vertikalen Transistoren mit gleichen Gate-Dicken. Diese Ausführungsform weist einen zusätzlichen Schritt vor dem Schritt von 4 auf, wobei eine zusätzliche Schicht 1402 in dem Austrittsarbeits-Metallstapel eines n-Typs gebildet wird. Die zusätzliche Schicht 1402 kann aus beispielsweise Titannitrid gebildet werden. Bei dieser Ausführungsform kann die Titannitrid-Ausgleichsschicht 402, die die Dicke des Gate-Stapels in dem ersten Bereich 116 an die Dicke des Gate-Stapels in dem zweiten Bereich 118 anpasst, stattdessen mit einem Leiter, wie z.B. Wolfram oder Cobalt, für die Ausgleichsschicht 1404 gebildet werden. Diese Ausführungsform kann dann zu wie vorstehend beschriebenen n-Typ- und p-Typ-Transistoreinheiten mit getrennten oder gemeinsamen Gate-Strukturen gestaltet werden.
  • 15 zeigt eine Querschnittansicht eines Schritts bei der Bildung einer alternativen Ausführungsform von vertikalen Transistoren mit gleichen Gate-Dicken. Diese Ausführungsform bildet zunächst einen Austrittsarbeits-Metallstapel eines n-Typs und setzt eine Scavengerschicht in dem zweiten Bereich 118 ein. Der Austrittsarbeits-Metallstapel eines n-Typs wird aus z.B. einer Titannitridschicht 1502, einer Titanaluminiumkohlenstoffschicht 1504 und einer Titannitridschicht 1506 gebildet. Nach dem Abscheiden der Schichten wird der Stapel strukturiert, um ihn auf den ersten Bereich 116 einzuschränken.
  • Anschließend wird eine Austrittsarbeitsschicht 1508 eines p-Typs über beiden Bereichen 116 und 118 gebildet, wobei die Austrittsarbeitsschicht 1508 eines p-Typs aus z.B. Titannitrid gebildet wird. Eine Scavengerschicht 1510 wird über der Austrittsarbeitsschicht 1508 eines p-Typs gebildet. Anschließend wird in dem zweiten Bereich 118 eine Ausgleichsschicht 1512 aus z.B. Siliciumnitrid gebildet, so dass die Dicke des Schichtstapels in dem zweiten Bereich 118 gleich der Dicke des Schichtstapels in dem ersten Bereich 116 ist. Die Scavengerschicht 1510 kann beispielsweise aus Titanaluminiumcarbid gebildet werden und blockiert entweder Sauerstoffdiffusion von außerhalb des Gates oder fängt den Sauerstoff aus der Austrittsarbeitsschicht 1508 eines p-Typs ein.
  • 16 zeigt eine Querschnittansicht eines Schritts bei der Bildung einer alternativen Ausführungsform von vertikalen Transistoren mit gleichen Gate-Dicken. Wie in 15 wird der Austrittsarbeits-Metallstapel eines n-Typs in dem ersten Bereich 116 gebildet. Anschließend werden eine Schicht aus z.B. Titannitrid 1508 und eine Scavengerschicht 1510 über beiden Bereichen 116 und 118 abgeschieden.
  • Eine dünne Schicht 1602 aus z.B. Titannitrid wird über beiden Bereichen abgeschieden, gefolgt von einer Ausgleichsschicht 1604 in dem zweiten Bereich 118, die z.B. aus Cobalt oder Wolfram gebildet wird. Wie bei anderen Ausführungsformen gleicht die Ausgleichsschicht 1604 die Dicke des Gate-Stapels in dem zweiten Bereich 118 an die Dicke des Gate-Stapels in dem ersten Bereich 116 an.
  • Es ist zu beachten, dass Erscheinungsformen der vorliegenden Erfindung mit Bezug auf eine veranschaulichende Architektur beschrieben werden; es können aber andere Architekturen, Strukturen, Substratmaterialien und Verfahrenselemente und -schritte im Umfang von Erscheinungsformen der vorliegenden Erfindung variiert werden.
  • Ferner ist zu beachten, dass ein Element, wie z.B. eine Schicht, ein Bereich oder ein Substrat, das als „auf“ oder „über“ einem anderen Element angeordnet bezeichnet wird, direkt auf dem anderen Element angeordnet sein kann oder dass auch dazwischenliegende Elemente vorhanden sein können. Wenn im Gegensatz dazu ein Element als „direkt auf“ oder „direkt über“ einem anderen Element angeordnet bezeichnet wird, sind keine dazwischenliegende Elemente vorhanden. Ferner ist zu beachten, dass ein Element, das als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, direkt mit dem anderen Element verbunden oder gekoppelt sein kann, oder dass auch dazwischenliegende Elemente vorhanden sein können. Wenn im Gegensatz dazu ein Element als mit einem anderen Element „direkt verbunden“ oder „direkt gekoppelt“ bezeichnet wird, sind keine dazwischenliegende Elemente vorhanden.
  • Die vorliegenden Ausführungsformen können einen Bauplan für einen Chip einer integrierten Schaltung aufweisen, der in einer graphischen Computerprogrammiersprache erzeugt und in einem Computerspeichermedium (wie z.B. einer Platte, einem Band, einer physischen Festplatte oder einer virtuellen Festplatte, wie z.B. einem Speicherzugriffsnetzwerk) gespeichert werden kann. Wenn der Planer keine Chips oder photolithographische Masken, die zur Bildung von Chips verwendet werden, herstellt, kann der Planer den erhaltenen Bauplan durch physische Mittel (z.B. durch Bereitstellen einer Kopie des Speichermediums, das den Bauplan speichert) oder elektronisch (z.B. durch das Internet) direkt oder indirekt an entsprechende Einheiten übertragen. Der gespeicherte Bauplan wird dann in das geeignete Format (z.B. GDSII) für die Herstellung photolithographischer Masken umgewandelt, das gewöhnlich mehrere Kopien des entsprechenden Chipbauplans enthält, die auf einem Wafer gestaltet werden sollen. Die photolithographischen Masken werden verwendet, um Bereiche des Wafers (und/oder der Schichten darauf) zu definieren, die geätzt oder auf andere Weise bearbeitet werden sollen.
  • Hierin beschriebene Verfahren können bei der Bildung von Chips mit integrierten Schaltkreisen verwendet werden. Die erhaltenen Chips mit integrierten Schaltkreisen können von dem Hersteller in Rohwaferform (d.h. als einzelner Wafer, der mehrere unverpackte Chips aufweist), als unverpackte Halbleiterscheibe oder in einer verpackten Form ausgegeben werden. Im letztgenannten Fall ist der Chip in einer Einzelchipverpackung (wie z.B. einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einer Mehrchipverpackung (wie z.B. einem keramischen Träger, der entweder Oberflächenverbindungen oder vergrabene Verbindungen oder beides aufweist) angebracht. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungseinheiten als Teil (a) eines Zwischenprodukts, wie z.B. einer Hauptplatine, oder (b) eines Endprodukts integriert. Das Endprodukt kann jedes Produkt sein, das Chips mit integrierten Schaltkreisen enthält, von Spielzeugen und anderen Low-End-Anwendungen bis hin zu fortgeschrittenen Computerprodukten mit einer Anzeige, einer Tastatur oder einer anderen Eingabeeinheit und einem Zentralprozessor.
  • Ferner ist zu beachten, dass Materialverbindungen in der Form von aufgelisteten Elementen, wie z.B. SiGe, beschrieben werden. Diese Verbindungen schließen verschiedene Anteile der Elemente innerhalb der Verbindung ein, z.B. schließt SiGe SixGe1-x ein, wobei x kleiner oder gleich 1 ist, und so weiter. Ferner können andere Elemente in der Verbindung enthalten sein und immer noch gemäß den beschriebenen Grundgedanken arbeiten. Die Verbindungen mit zusätzlichen Elementen werden hierin als Legierungen bezeichnet.
  • Ein Verweis in der Beschreibung auf eine „Ausführungsform“ oder „eine Ausführungsform“ sowie andere Variationen davon bedeutet, dass ein(e) bestimmte(s) Element, Struktur, Merkmal und so weiter, das/die in Verbindung mit der Ausführungsform beschrieben wird, in wenigstens einer Ausführungsform enthalten ist. Somit bezieht sich das Auftreten des Begriffs „bei einer Ausführungsform“ oder „in einer Ausführungsform“ sowie anderer Varianten davon, die an verschiedenen Stellen in der Beschreibung erscheinen, nicht notwendigerweise immer auf die gleiche Ausführungsform.
  • Es ist zu beachten, dass die Verwendung der folgenden „/“, „und/oder“ und „wenigstens eines von“, beispielsweise in den Fällen von „A/B“, „A und/oder B“ und „wenigstens eines von A und B“, die Auswahl nur der ersten aufgelisteten Option (A) oder die Auswahl nur der zweiten aufgelisteten Option (B) oder die Auswahl beider Optionen (A und B) einschließen soll. Als weiteres Beispiel soll in den Fällen von „A, B und/oder C“ und „wenigstens eines von A, B und C“ diese Bezeichnung die Auswahl nur der ersten aufgelisteten Option (A) oder die Auswahl nur der zweiten aufgelisteten Option (B) oder die Auswahl nur der dritten aufgelisteten Option (C) oder die Auswahl nur der ersten und der zweiten aufgelisteten Option (A und B) oder die Auswahl nur der ersten und der dritten aufgelisteten Option (A und C) oder die Auswahl nur der zweiten und der dritten aufgelisteten Option (B und C) oder die Auswahl aller drei aufgelisteten Optionen (A und B und C) einschließen. Wie dem Fachmann klar ist, kann dies auf so viele Elemente erweitert werden, wie aufgelistet.
  • Die hierin verwendete Terminologie dient nur dem Zweck der Beschreibung bestimmter Ausführungsformen und ist nicht zur Beschränkung auf Ausführungsbeispiele gedacht. Wie hierin verwendet, sollen die Singularformen „ein“, „eine“ und „der/die/das“ auch die Pluralformen einschließen, sofern es der Zusammenhang nicht eindeutig anders bedingt. Ferner ist zu beachten, dass die Begriffe „weist auf“, „aufweisend“, „schließt ein“ und/oder „einschließlich“, wenn hierin verwendet, das Vorhandensein angegebener Merkmale, ganzer Zahlen, Schritte, Vorgänge, Elemente und/oder Komponenten bezeichnet, nicht aber das Vorhandensein oder Hinzufügen eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Vorgänge, Elemente, Komponenten und/oder Gruppen davon ausschließt.
  • Räumliche Relativbegriffe, wie z.B. „unterhalb“, „unter“, „tiefer“, „über“, „obere“ und dergleichen können hierin zur einfachen Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu anderen Element(en) oder Merkmal(en), wie in den FIG. dargestellt, zu beschreiben. Es ist zu beachten, dass die räumlichen Relativbegriffe zusätzlich zu den in den FIG. dargestellten Orientierungen verschiedene Orientierungen der Einheit im Betrieb einschließen soll. Wenn beispielsweise die Einheit in den FIG. umgedreht wird, werden Elemente, die als „unter“ oder „unterhalb“ anderen Elementen oder Merkmalen liegend beschrieben werden, dann „über“ den anderen Elementen oder Merkmalen angeordnet sein. Somit kann der Begriff „unter“ eine Orientierung sowohl von über als auch von unter einschließen. Die Einheit kann auch anders orientiert sein (um 90 Grad gedreht oder in anderen Orientierungen) und die hierin verwendeten räumlichen relativen Beschreibungsbegriffe können entsprechend interpretiert werden. Ferner ist zu beachten, dass eine Schicht, die als „zwischen“ zwei Schichten angeordnet bezeichnet wird, die einzige Schicht zwischen den beiden Schichten sein kann oder eine oder mehrere weitere dazwischenliegende Schichten vorhanden sein können.
  • Es ist zu beachten, dass, obwohl die Begriffe erstes, zweites usw. hierin zum Beschreiben verschiedener Elemente verwendet werden können, diese Elemente nicht durch diese Begriffe beschränkt werden sollen. Diese Begriffe werden nur zum Unterscheiden eines Elements von einem anderen Element verwendet. Somit könnte ein nachstehend als erstes Element bezeichnetes Element als zweites Element bezeichnet werden, ohne von dem Umfang des vorliegenden Begriffs abzuweichen.
  • 17 zeigt ein Verfahren zur Bildung von Transistoren. Block 1702 bildet vertikale Kanäle 112 auf einer unteren Source/Drain-Schicht 104. Die untere Source/Drain-Schicht 104 kann in verschiedene Bereiche getrennt werden, einschließlich eines ersten Bereichs 116 und eines zweiten Bereichs 118, wobei in jedem Bereich entsprechende vertikale Kanäle 112 gebildet werden. Block 1703 bildet ein Gate-Dielektrikum 110 über den vertikalen Kanälen, insbesondere an den Seitenwänden der vertikalen Kanäle 112.
  • Block 1704 bildet eine Austrittsarbeitsschicht eines ersten Typs (z. B. p-Typ oder n-Typ) in einem der beiden Bereiche. Bei manchen Ausführungsformen kann die Austrittsarbeitsschicht eines p-Typs zuerst in einem p-Typ-Bereich abgeschieden werden, bei anderen Ausführungsformen kann die Austrittsarbeitsschicht eines n-Typs in dem n-Typ-Bereich abgeschieden werden. Bei manchen Ausführungsformen kann der Block 1714 die Austrittsarbeitsschicht eines ersten Typs konform auf beiden Bereichen bilden und anschließend die Austrittsarbeitsschicht eines ersten Typs von dem zweiten Bereich wegätzen.
  • Bei einer Ausführungsform kann die Austrittsarbeitsschicht eines ersten Typs eine p-Typ-Titannitridschicht sein, die in einem p-Typ-Bereich 118 gebildet ist. Bei einer weiteren Ausführungsform kann die Austrittsarbeitsschicht eines ersten Typs ein n-Typ-Stapel sein, der eine n-Typ-Titannitridschicht und eine Titanaluminiumkohlenstoffschicht enthält und gegebenenfalls eine zweite Titannitridschicht enthält, wobei der n-Typ-Stapel in einem n-Typ-Bereich 116 gebildet ist.
  • Block 1706 bildet eine Austrittsarbeitsschicht eines zweiten Typs über beiden Bereichen 116 und 118. Bei einer Ausführungsform kann die Austrittsarbeitsschicht eines zweiten Typs ein n-Typ-Stapel sein, der eine n-Typ-Titannitridschicht und eine Titanaluminiumkohlenstoffschicht enthält und gegebenenfalls eine zweite Titannitridschicht aufweist. Bei einer weiteren Ausführungsform kann die Austrittsarbeitsschicht eines zweiten Typs eine p-Typ-Titannitridschicht sein. Die Austrittsarbeitsschicht eines zweiten Typs wird eine Polarität aufweisen, die jener der Austrittsarbeitsschicht eines ersten Typs entgegengesetzt ist.
  • Block 1707 bildet gegebenenfalls eine Scavengerschicht 1510 über der Austrittsarbeitsschicht eines zweiten Typs. Wie vorstehend angemerkt, kann die Scavengerschicht 1510 aus Titanaluminiumcarbid gebildet werden und kann Sauerstoff aus dem Außenraum blockieren und/oder kann Sauerstoff aus der darunterliegenden Austrittsarbeitsschicht eines zweiten Typs einfangen. Die Scavengerschicht 1510 kann eine beispielhafte Dicke von zwischen etwa 2 nm und etwa 5 nm aufweisen.
  • Block 1708 bildet eine Dickenausgleichsschicht in dem Bereich, der die Austrittsarbeitsschicht eines ersten Typs nicht aufweist. Die Ausgleichsschicht wird eine Dicke aufweisen, die etwa gleich der Dicke der Austrittsarbeitsschicht eines ersten Typs ist, so dass die Dicke der Stapel in den beiden Bereichen etwa gleich ist. Bei einer Ausführungsform kann die Ausgleichsschicht aus Titannitrid gebildet werden. Bei einer weiteren Ausführungsform kann die Ausgleichsschicht aus einem Metallleiter, wie z.B. Cobalt oder Wolfram, gebildet werden.
  • Block 1710 senkt die Gate-Stapel in den beiden Bereichen unter eine Höhe der vertikalen Rippen 112 ab. Block 1712 bildet Abstandshalter 802 an den freiliegenden Seitenwänden der vertikalen Rippen 112. Block 1714 ätzt gegebenenfalls die Bereiche der Gate-Stapelschichten zwischen dem ersten und dem zweiten Bereich weg, um die elektrische Verbindung zwischen diesen beiden Bereichen zu trennen. Bei alternativen Ausführungsformen kann Block 1714 weggelassen werden, um ein gemeinsames Gate zwischen den beiden Bereichen zu erhalten.
  • Block 1716 ätzt die Abstandshalter 802 zurück, um die oberen Teile der vertikalen Kanäle 112 freizulegen. Block 1718 bildet obere Source/Drain-Bereiche 1102 und 1104 auf den oberen Teilen der vertikalen Kanäle 112. Es wird spezifisch in Betracht gezogen, dass die oberen Source/Drain-Bereiche 1102 und 1104 durch epitaktisches Aufwachsen mit in-situ-Dotierung mit Dotierstoffen, die für den entsprechenden Einheitentyp jedes Bereichs geeignet sind, gebildet werden können. Block 1720 stellt die Einheit durch Bilden eines Zwischenschichtdielektrikums 1202 und elektrischer Kontakte 1204 an den oberen und unteren Source/Drain-Bereichen und den Gates fertig.
  • Nachdem bevorzugte Ausführungsformen von Transistoren mit vertikalem Transport mit gleichen Gate-Stapeldicken beschrieben worden sind (die veranschaulichend sein sollen), wird angemerkt, dass der Fachmann mit Blick auf die vorstehenden Lehren Modifikationen und Variationen ausführen kann. Daher ist zu beachten, dass an den bestimmten, offenbarten Ausführungsformen Veränderungen durchgeführt werden können, die innerhalb des in den anhängenden Ansprüchen dargelegten Umfangs der Erfindung liegen.

Claims (20)

  1. Verfahren zur Bildung von Halbleitereinheiten, aufweisend: Bilden (1702) vertikaler Halbleiterkanäle (112) auf einer unteren Source/Drain-Schicht (104) in einem Bereich (116) eines ersten Typs und einem Bereich (118) eines zweiten Typs; Bilden (1703) einer Gate-Dielektrikumschicht (110) auf Seitenwänden der vertikalen Halbleiterkanäle (112); Bilden (1704) einer Austrittsarbeitsschicht eines ersten Typs in dem Bereich (116) eines ersten Typs; Bilden (1706) einer Austrittsarbeitsschicht eines zweiten Typs sowohl in dem Bereich (116) eines ersten Typs als auch in dem Bereich (118) eines zweiten Typs; Bilden (1707) einer Dickenausgleichsschicht in dem Bereich (118) eines zweiten Typs, so dass ein Schichtstapel in dem Bereich (116) eines ersten Typs eine gleiche Dicke wie ein Schichtstapel in dem Bereich (118) eines zweiten Typs aufweist; und Bilden (1718) von oberen Source/Drain-Bereichen (1102, 1104) auf einem oberen Teil der vertikalen Kanäle.
  2. Verfahren nach Anspruch 1, ferner aufweisend Bilden einer Scavengerschicht (1510) über der Austrittsarbeitsschicht eines zweiten Typs.
  3. Verfahren nach Anspruch 1, wobei ein Teil der Austrittsarbeitsschicht eines ersten Typs und der Austrittsarbeitsschicht eines zweiten Typs in einem Bereich zwischen dem Bereich eines ersten Typs und dem Bereich eines zweiten Typs bewahrt wird.
  4. Verfahren nach Anspruch 1, ferner aufweisend Absenken (1714) eines Stapels eines ersten Typs, der aus der Austrittsarbeitsschicht eines ersten Typs und der Austrittsarbeitsschicht eines zweiten Typs gebildet ist, und eines Stapels eines zweiten Typs, der aus der Austrittsarbeitsschicht eines zweiten Typs und der Dickenausgleichsschicht gebildet ist, unter eine Höhe der vertikalen Halbleiterkanäle (112).
  5. Verfahren nach Anspruch 4, ferner aufweisend Bilden (1712) von Abstandshaltern (802) auf freiliegenden Seitenwänden der vertikalen Halbleiterkanäle (112).
  6. Verfahren nach Anspruch 5, ferner aufweisend Wegätzen (1714) eines Teils der Austrittsarbeitsschicht eines ersten Typs und der Austrittsarbeitsschicht eines zweiten Typs von einem Bereich zwischen dem Bereich (116) eines ersten Typs und dem Bereich (118) eines zweiten Typs.
  7. Verfahren nach Anspruch 5, ferner aufweisend Zurückätzen (1716) der Abstandshalter vor dem Bilden (1718) der oberen Source/Drain-Bereiche (1102, 1104).
  8. Verfahren nach Anspruch 1, wobei die Dickenausgleichsschicht Titannitrid aufweist.
  9. Verfahren nach Anspruch 1, wobei die Dickenausgleichsschicht ein Material ausgewählt aus der Gruppe bestehend aus Cobalt und Wolfram aufweist.
  10. Verfahren zur Bildung von Halbleitereinheiten, aufweisend: Bilden (1702) vertikaler Halbleiterkanäle (112) auf einer unteren Source/Drain-Schicht in einem Bereich (116) eines ersten Typs und einem Bereich (118) eines zweiten Typs; Bilden (1707) einer Gate-Dielektrikumschicht (110) auf Seitenwänden der vertikalen Halbleiterkanäle; Bilden (1704) einer Austrittsarbeitsschicht eines ersten Typs in dem Bereich (116) eines ersten Typs; Bilden (1706) einer Austrittsarbeitsschicht eines zweiten Typs sowohl in dem Bereich (116) eines ersten Typs als auch in dem Bereich (118) eines zweiten Typs; Bilden (1707) einer Dickenausgleichsschicht in dem Bereich (118) eines zweiten Typs, so dass ein Schichtstapel in dem Bereich (116) eines ersten Typs eine gleiche Dicke wie ein Schichtstapel in dem Bereich (118) eines zweiten Typs aufweist; Absenken (1710) eines Stapels eines ersten Typs, der aus der Austrittsarbeitsschicht eines ersten Typs und der Austrittsarbeitsschicht eines zweiten Typs gebildet ist, und eines Stapels eines zweiten Typs, der aus der Austrittsarbeitsschicht eines zweiten Typs und der Dickenausgleichsschicht gebildet ist, unter eine Höhe der vertikalen Halbleiterkanäle (112); Bilden (1716) von Abstandshaltern auf freiliegenden Seitenwänden der vertikalen Halbleiterkanäle (112); Zurückätzen (1714) der Abstandshalter, um einen oberen Teil jedes vertikalen Kanals (112) freizulegen; und Bilden (1718) von oberen Source/Drain-Bereichen (1102, 1104) auf den oberen Teilen der vertikalen Kanäle (112).
  11. Integrierter Chip, aufweisend: eine erste Halbleitereinheit von einem ersten Typ, wobei die erste Halbleitereinheit aufweist: einen vertikalen Halbleiterkanal (112); eine Gate-Dielektrikumschicht (110), die auf Seitenwänden des vertikalen Halbleiterkanals gebildet ist; eine Austrittsarbeitsschicht eines ersten Typs, die auf der Gate-Dielektrikumschicht (110) gebildet ist; und eine Austrittsarbeitsschicht eines zweiten Typs, die auf der Austrittsarbeitsschicht eines ersten Typs gebildet ist; und eine zweite Halbleitereinheit von einem zweiten Typ, wobei die zweite Halbleitereinheit aufweist: einen vertikalen Halbleiterkanal (112); eine Gate-Dielektrikumschicht (110), die auf Seitenwänden des vertikalen Halbleiterkanals (112) gebildet ist; eine Austrittsarbeitsschicht eines zweiten Typs, die auf der Gate-Dielektrikumschicht (110) gebildet ist; und eine Dickenausgleichsschicht, die auf der Austrittsarbeitsschicht eines zweiten Typs im Bereich (118) der zweiten Halbleitereinheit von einem zweiten Typ gebildet ist, wobei ein Schichtstapel in dem Bereich (116) der ersten Halbleitereinheit von einem ersten Typ eine gleiche Dicke wie ein Schichtstapel in dem Bereich (118) der zweiten Halbleitereinheit von einem zweiten Typ aufweist.
  12. Integrierter Chip nach Anspruch 11, ferner aufweisend eine Zwischeneinheitenverbindung, die die erste Halbleitereinheit und die zweite Halbleitereinheit verbindet und Teile der Austrittsarbeitsschicht eines ersten Typs, der Austrittsarbeitsschicht eines zweiten Typs und der Dickenausgleichsschicht aufweist.
  13. Integrierter Chip nach Anspruch 11, wobei die erste Halbleitereinheit ein n-Typ-Transistor ist und wobei die zweite Halbleitereinheit ein p-Typ-Transistor ist.
  14. Integrierter Chip nach Anspruch 13, wobei die Austrittsarbeitsschicht eines ersten Typs eine n-Typ-Titannitridschicht, eine Titanaluminiumkohlenstoffschicht und eine zweite Titannitridschicht aufweist und wobei die Austrittsarbeitsschicht eines zweiten Typs eine p-Typ-Titannitridschicht aufweist.
  15. Integrierter Chip nach Anspruch 13, wobei die erste Halbleitereinheit ferner eine Scavengerschicht (1510) auf der Austrittsarbeitsschicht eines zweiten Typs aufweist und wobei die zweite Halbleitereinheit ferner eine Scavengerschicht (1510) zwischen der Austrittsarbeitsschicht eines zweiten Typs und der Dickenausgleichsschicht aufweist.
  16. Integrierter Chip nach Anspruch 15, wobei die Dickenausgleichsschicht ein Material ausgewählt aus der Gruppe bestehend aus Titannitrid, Cobalt und Wolfram aufweist.
  17. Integrierter Chip nach Anspruch 11, wobei die erste Halbleitereinheit ein p-Typ-Transistor ist und wobei die zweite Halbleitereinheit ein n-Typ-Transistor ist.
  18. Integrierter Chip nach Anspruch 17, wobei die Austrittsarbeitsschicht eines ersten Typs eine p-Typ-Titannitridschicht aufweist und wobei die Austrittsarbeitsschicht eines zweiten Typs eine n-Typ-Titannitridschicht und eine Titanaluminiumkohlenstoffschicht aufweist.
  19. Integrierter Chip nach Anspruch 17, wobei die Dickenausgleichsschicht ein Material ausgewählt aus der Gruppe bestehend aus Titannitrid, Cobalt und Wolfram aufweist.
  20. Integrierter Chip nach Anspruch 17, wobei die Austrittsarbeitsschicht eines zweiten Typs ferner eine zweite Titannitridschicht aufweist.
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