DE102021115000A1 - Kontaktwiderstandsreduzierung für transistoren - Google Patents

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Jui-Ping Lin
Chen-Ming Lee
Fu-Kai Yang
Mei-Yun Wang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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    • H01L29/401—Multistep manufacturing processes
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    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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Abstract

Ein Verfahren umfasst Bilden eines Gatestapels, Aufwachsen eines Source/Drain-Bereichs auf einer Seite des Gatestapels durch Epitaxie, Abscheiden einer KontaktÄtzstoppschicht, CESL, über dem Source/Drain-Bereich, Abscheiden eines Zwischenschichtdielektrikums über der CESL, Ätzen des Zwischenschichtdielektrikums und der CESL, um eine Kontaktöffnung zu bilden, und Ätzen des Source/Drain-Bereichs, so dass sich die Kontaktöffnung in den Source/Drain-Bereich erstreckt. Das Verfahren umfasst ferner Abscheiden einer Metallschicht, die sich in die Kontaktöffnung erstreckt. Horizontale Abschnitte, vertikale Abschnitte und Eckabschnitte der Metallschicht weisen eine im Wesentlichen gleichmäßige Dicke auf. Ein Temperprozess wird durchgeführt, damit die Metallschicht mit dem Source/Drain-Bereich reagiert, um einen Source/Drain-Silizid-Bereich zu bilden. Die Kontaktöffnung wird gefüllt, um einen Source/Drain-Kontaktstopfen zu bilden.

Description

  • PRIORITÄTSANSPRUCH UND BEZUGNAHME
  • Diese Anmeldung beansprucht die Priorität der folgenden vorläufigen US-Patentanmeldung 63/166,336 mit dem Titel „Contact Resistance Reduction on Nano Sheet“, eingereicht am 26. März 2021, die hiermit durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Mit der fortschreitenden Verkleinerung der Größen integrierter Schaltungen spielt der Kontaktwiderstand eine immer wichtigere Rolle bei der Verbesserung der Leistungsfähigkeit der integrierten Schaltungen. Der Kontaktwiderstand zwischen Source/Drain-Silizidbereichen und den darüber liegenden Kontaktstopfen ist einer der Faktoren für die Leistungsverbesserung.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1-4, 5A, 5B, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 10C, 11A, 11B, 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B, 16A, 16B, 16C, 17A, 17B, 18A, 18B, 18C, 19A, 19B, 20A, 20B, 20C, 21A, 21B, 22A, 22B, 22C, 23A, 23B, 23C, 24A und 24B veranschaulichen Querschnittsansichten von Zwischenstadien bei der Bildung eines GAA-Transistors (Gate-All-Around-Transistors) und von Kontaktstopfen gemäß einigen Ausführungsformen.
    • 25-27, 28A, 28B und 28C zeigen eine perspektivische Ansicht und Querschnittsansichten bei der Bildung von Kontaktstopfen für einen FinFET (Finnen-Feldeffekttransistor) gemäß einigen Ausführungsformen.
    • 29 zeigt einen Prozessablauf zur Herstellung eines GAA-Transistors und von Kontaktstopfen gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen und Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal gegebenenfalls nicht in direktem Kontakt stehen. Ferner können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt nicht grundsätzlich eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können hierin zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unterhalb“, „unten“, „über“, „auf“, „oberhalb“, „oben“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Begriffe sollen neben der in den Zeichnungen dargestellten Ausrichtung auch andere Ausrichtungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • Ein Transistor, Kontaktstopfen und das Verfahren zu deren Herstellung werden bereitgestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden bei der Bildung eines Source/Drain-Kontaktstopfens für den Transistor eine Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) und ein Zwischenschichtdielektrikum (Inter-Layer Dielectric, ILD) über einem Source/Drain-Bereich geätzt, um den Source/Drain-Bereich freizulegen. Der Source/Drain-Bereich wird ebenfalls tief geätzt, um eine Kontaktöffnung zu bilden, die sich in den Source/Drain-Bereich erstreckt. Es wird eine Isolationsschicht gebildet, die sich in die Kontaktöffnung hinein erstreckt, und es wird ein konformes Abscheidungsverfahren verwendet, um eine Metallschicht zu bilden, die sich in die Kontaktöffnung hinein erstreckt und einen Source/Drain-Silizidbereich mit dem Source/Drain-Bereich bildet. Durch die Anwendung des konformen Abscheidungsverfahrens ist die Metallschicht dort dicker, wo sie benötigt wird, daher kann der Silizidbereich an den Ecken des anschließend gebildeten Source/Drain-Kontaktstopfens dicker sein. Der Source/Drain-Silizidbereich bietet einen großen Landebereich für den Source/Drain-Kontaktstopfen. Der Kontaktwiderstand wird dadurch reduziert. Die hier besprochenen Ausführungsformen sollen als Beispiele dienen, um die Herstellung oder Verwendung des Gegenstands dieser Offenbarung zu ermöglichen, und eine Person, die über gewöhnliche Fachkenntnisse auf dem Gebiet der Technik verfügt, wird leicht verstehen, dass Modifikationen vorgenommen werden können, während sie innerhalb der in Betracht gezogenen Bereiche der verschiedenen Ausführungsformen bleiben. In den verschiedenen Ansichten und illustrativen Ausführungsformen werden gleiche Referenznummern zur Bezeichnung gleicher Elemente verwendet. Obwohl die Verfahrensausführungen in einer bestimmten Reihenfolge beschrieben werden, können andere Verfahrensausführungen in jeder logischen Reihenfolge ausgeführt werden.
  • 1-4, 5A, 5B, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 10C, 11A, 11B, 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B, 16A, 16B, 16C, 17A, 17B, 18A, 18B, 18C, 19A, 19B, 20A, 20B, 20C, 21A, 21B, 22A, 22B, 22C, 23A, 23B, 23C, 24A und 24B veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Bildung eines GAA-Transistors gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Vorgänge sind auch schematisch in Prozessablauf 200, wie in 29 dargestellt, wiedergegeben.
  • Mit Bezug auf 1 ist eine perspektivische Ansicht des Wafers 10 dargestellt. Der Wafer 10 weist eine Mehrschichtstruktur mit einem Mehrschichtstapel 22 auf einem Substrat 20 auf. Gemäß einigen Ausführungsformen ist das Substrat 20 ein Halbleitersubstrat, das ein Siliziumsubstrat, ein SiGe-Substrat (Silizium-Germanium-Substrat) oder dergleichen sein kann, während andere Substrate und/oder Strukturen, wie beispielsweise Halbleiter-auf-Isolator (Semiconductor-on-Insulator, SOI), verspanntes SOI, Silizium-Germanium auf Isolator oder dergleichen, verwendet werden könnten. Das Substrat 20 kann als ein p-Halbleiter dotiert sein, wobei es in anderen Ausführungsformen auch als n-Halbleiter dotiert sein kann.
  • Gemäß einigen Ausführungsformen wird der Mehrschichtstapel 22 durch eine Reihe von Abscheidungsprozessen für die Abscheidung abwechselnder Materialien gebildet. Der jeweilige Prozess ist als Prozess 202 in dem Prozessablauf 200 in 29 dargestellt. Gemäß einigen Ausführungsformen umfasst der Mehrschichtstapel 22 erste Schichten 22A, die aus einem ersten Halbleitermaterial gebildet sind, und zweite Schichten 22B, die aus einem zweiten Halbleitermaterial gebildet sind, das von dem ersten Halbleitermaterial verschieden ist.
  • Gemäß einigen Ausführungsformen wird das erste Halbleitermaterial einer ersten Schicht 22A aus SiGe, Ge, Si, GaAs, InSb, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder dergleichen gebildet oder enthält selbiges. Gemäß einigen Ausführungsformen erfolgt das Abscheiden der ersten Schichten 22A (beispielsweise SiGe) durch epitaktisches Wachstum und das entsprechende Abscheidungsverfahren kann Gasphasenepitaxie (Vapor Phase Epitaxy, VPE), Molekularstrahl-Epitaxie (Molecular Beam Epitaxy, MBE), chemische Gasphasenabscheidung (CVD), Niederdruck-CVD (LPCVD), Atomlagenabscheidung (ALD), Ultrahochvakuum-CVD (UHVCVD), CVD bei reduziertem Druck (RPCVD) oder dergleichen sein. Gemäß einigen Ausführungsformen wird die erste Schicht 22A mit einer ersten Dicke von etwa 30Å bis etwa 300Å gebildet. Allerdings kann beliebige geeignete Dicke verwendet werden, ohne dass der Geltungsbereich der Ausführungsformen eingeschränkt wird.
  • Nachdem die erste Schicht 22A auf dem Substrat 20 abgeschieden worden ist, wird eine zweite Schicht 22B über der ersten Schicht 22A abgeschieden. Gemäß einigen Ausführungsformen ist die zweite Schicht 22B aus einem zweiten Halbleitermaterial wie Si, SiGe, Ge, GaAs, InSb, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, Kombinationen davon oder dergleichen gebildet oder enthält selbiges, wobei das zweite Halbleitermaterial von dem ersten Halbleitermaterial der ersten Schicht 22A verschieden ist. Gemäß einigen Ausführungsformen, bei denen die erste Schicht 22A aus Silizium-Germanium gebildet ist, kann die zweite Schicht 22B beispielsweise aus Silizium gebildet sein, oder umgekehrt. Es ist denkbar, dass jede geeignete Kombination von Materialien für die ersten Schichten 22A und die zweiten Schichten 22B verwendet werden kann.
  • Gemäß einigen Ausführungsformen wird die zweite Schicht 22B auf der ersten Schicht 22A epitaktisch aufgewachsen, wobei ein ähnliches Abscheideverfahren wie zur Bildung der ersten Schicht 22A verwendet wird. Gemäß einigen Ausführungsformen wird die zweite Schicht 22B mit einer ähnlichen Dicke wie die erste Schicht 22A ausgebildet. Die zweite Schicht 22B kann auch mit einer Dicke ausgebildet werden, die von derjenigen der ersten Schicht 22A verschieden ist. Gemäß einigen Ausführungsformen kann die zweite Schicht 22B mit einer zweiten Dicke von etwa 10Å bis etwa 500Å ausgebildet werden.
  • Sobald die zweite Schicht 22B über der ersten Schicht 22A gebildet ist, wird der Abscheidungsprozess wiederholt, um die restlichen Schichten in dem Mehrschichtstapel 22 zu bilden, bis eine gewünschte oberste Schicht des Mehrschichtstapels 22 gebildet ist. Gemäß einigen Ausführungsformen weisen die ersten Schichten 22A untereinander die gleiche oder eine ähnliche Dicke auf und die zweiten Schichten 22B weisen untereinander die gleiche oder eine ähnliche Dicke auf. Die ersten Schichten 22A können auch die gleichen Dicken wie die zweiten Schichten 22B aufweisen oder davon verschiedene Dicken aufweisen. Gemäß einigen Ausführungsformen werden die ersten Schichten 22A in den nachfolgenden Prozessen entfernt und werden in der gesamten Beschreibung alternativ als Opferschichten 22A bezeichnet. Gemäß alternativen Ausführungsformen sind die zweiten Schichten 22B Opferschichten und werden in den nachfolgenden Prozessen entfernt.
  • Gemäß einigen Ausführungsformen werden eine oder mehrere Pad-Oxid-Schichten und eine oder mehrere Hartmaskenschichten (nicht dargestellt) über dem Mehrschichtstapel 22 gebildet. Diese Schichten werden strukturiert und für die nachfolgende Strukturierung des Mehrschichtstapels 22 verwendet.
  • Mit Bezug auf 2 werden der Mehrschichtstapel 22 und ein Teil des darunter liegenden Substrats 20 durch einen oder mehrere Ätzprozesse strukturiert, so dass Gräben 23 gebildet werden. Der zugehörige Prozess ist als Prozess 204 in dem Prozessablauf 200 in 29 dargestellt. Die Gräben 23 erstrecken sich in das Substrat 20. Die verbleibenden Abschnitte der Mehrschichtstapel werden nachfolgend als Mehrschichtstapel 22' bezeichnet. Unter den Mehrschichtstapeln 22' verbleiben einige Abschnitte des Substrats 20, die nachfolgend als Substratstreifen 20' bezeichnet werden. Die Mehrschichtstapel 22' enthalten Halbleiterschichten 22A und 22B. Nachfolgend werden die Halbleiterschichten 22A alternativ als Opferschichten bezeichnet und die Halbleiterschichten 22B werden alternativ als Nanostrukturen bezeichnet. Die Abschnitte der Mehrschichtstapel 22' und die darunter liegenden Substratstreifen 20' werden zusammen als Halbleiterstreifen 24 bezeichnet.
  • In den oben dargestellten Ausführungsformen können die GAA-Transistorstrukturen durch jedes geeignete Verfahren strukturiert werden. Beispielsweise können die Strukturen durch ein oder mehrere Photolithographieverfahren strukturiert werden, wie beispielsweise durch Doppel- oder Mehrfachstrukturierungsverfahren. Generell kombinieren Doppel- oder Mehrfachstrukturierungsprozesse Photolithographie mit selbstausrichtenden Prozessen, wodurch Strukturen erzeugt werden können, die beispielsweise kleinere Abstände (Pitches) aufweisen als solche, die sonst durch einen einzelnen, direkten Photolithographieprozess erreicht werden können. In einer Ausführungsform wird beispielsweise eine Opferschicht über einem Substrat gebildet und durch einen Photolithographieprozess strukturiert. Abstandhalter werden durch einen selbstausrichtenden Prozess entlang der strukturierten Opferschicht gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann verwendet werden, um die GAA-Struktur zu strukturieren.
  • 3 veranschaulicht die Bildung von Isolationsbereichen 26, die in der vorliegenden Beschreibung auch als STI-Bereiche (Shallow Trench Isolation) bezeichnet werden. Der zugehörige Prozess ist als Prozess 206 in dem Prozessablauf 200 in 29 dargestellt. Die STI-Bereiche 26 können ein Auskleidungsoxid (nicht dargestellt) aufweisen, das ein thermisches Oxid sein kann, das durch die thermische Oxidation einer Oberflächenschicht des Substrats 20 gebildet wird. Das Auskleidungsoxid kann auch eine abgeschiedene Siliziumoxidschicht sein, die beispielsweise durch ALD, HDPCVD (High-Density Plasma Chemical Vapor Deposition), CVD oder dergleichen gebildet wird. Die STI-Bereiche 26 können auch ein dielektrisches Material über dem Auskleidungsoxid enthalten, wobei das dielektrische Material unter Verwendung von FCVD (Flowable Chemical Vapor Deposition), Spin-on-Coating, HDPCVD oder dergleichen gebildet werden kann. Ein Planarisierungsprozess, wie beispielsweise ein chemisch-mechanischer Polierprozess (CMP) oder ein mechanischer Schleifprozess, kann dann durchgeführt werden, um die obere Oberfläche des dielektrischen Materials zu ebnen, und die verbleibenden Teile des dielektrischen Materials sind STI-Bereiche 26.
  • Die STI-Bereiche 26 werden dann zurückgesetzt, so dass die oberen Abschnitte der Halbleiterstreifen 24 höher als die oberen Oberflächen 26T der verbleibenden Abschnitte der STI-Bereiche 26 herausragen, um vorstehende Finnen 28 zu bilden. Die vorstehenden Finnen 28 umfassen Mehrschichtstapel 22' und können die oberen Abschnitte der Substratstreifen 20' umfassen. Das Aussparen der STI-Bereiche 26 kann durch einen Trockenätzprozess durchgeführt werden, bei dem beispielsweise NF3 und NH3 als Ätzgase verwendet werden. Während des Ätzvorgangs kann ein Plasma erzeugt werden. Argon kann ferner enthalten sein. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das Aussparen der STI-Bereiche 26 durch einen Nassätzprozess durchgeführt. Die Ätzchemikalie kann beispielsweise HF enthalten.
  • Mit Bezug auf 4 werden Dummy-Gatestapel 30 und Gate-Abstandhalter 38 auf den oberen Oberflächen und den Seitenwänden der (vorstehenden) Finnen 28 gebildet. Der zugehörige Prozess ist als Prozess 208 in dem Prozessablauf 200 in 29 dargestellt. Dummy-Gatestapel 30 können Dummy-Gatedielektrika 32 und Dummy-Gateelektroden 34 über den Dummy-Gatedielektrika 32 enthalten. Die Dummy-Gatedielektrika 32 können gebildet werden, indem die Oberflächenabschnitte der vorstehenden Finnen 28 oxidiert werden, um Oxidschichten zu bilden, oder indem eine dielektrische Schicht wie beispielsweise eine Siliziumoxidschicht abgeschieden wird. Die Dummy-Gateelektroden 34 können beispielsweise unter Verwendung von Polysilizium oder amorphem Silizium gebildet werden, wobei auch andere Materialien wie amorpher Kohlenstoff verwendet werden können. Jeder der Dummy-Gatestapel 30 kann auch eine (oder mehrere) Hartmaskenschicht 36 über der Dummy-Gateelektrode 34 enthalten. Die Hartmaskenschichten 36 können aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonnitrid, Siliziumoxycarbonnitrid oder aus mehreren Schichten davon gebildet sein. Die Dummy-Gatestapel 30 können sich über eine einzelne oder mehrere vorstehende Finnen 28 und die STI-Bereiche 26 zwischen den vorstehenden Finnen 28 erstrecken. Die Dummy-Gatestapel 30 weisen ferner Längsrichtungen auf, die senkrecht zu den Längsrichtungen der vorstehenden Finnen 28 verlaufen. Die Bildung von Dummy-Gatestapeln 30 umfasst Bilden einer Dummy-Gatedielektrikumschicht, Abscheiden einer Dummy-Gateelektrodenschicht über der Dummy-Gatedielektrikumschicht, Abscheiden einer oder mehrerer Hartmaskenschichten und anschließend Strukturieren der gebildeten Schichten durch einen oder mehrere Strukturierungsprozesse.
  • Als nächstes werden Gate-Abstandhalter 38 auf den Seitenwänden der Dummy-Gatestapel 30 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden Gate-Abstandhalter 38 aus einem dielektrischen Material wie Siliziumnitrid (SiN), Siliziumoxid (SiO2), Siliziumcarbonnitrid (SiCN), Siliziumoxynitrid (SiON), Siliziumoxycarbonnitrid (SiOCN) oder dergleichen gebildet und können eine einschichtige Struktur oder eine mehrschichtige Struktur mit mehreren dielektrischen Schichten aufweisen. Der Herstellungsprozess der Gate-Abstandhalter 38 kann Abscheiden einer oder mehrerer dielektrischer Schichten und anschließend Durchführen eines anisotropen Ätzprozesses an der/den dielektrischen Schicht(en) umfassen. Die verbleibenden Teile der dielektrischen Schicht(en) sind Gate-Abstandhalter 38.
  • 5A und 5B zeigen die Querschnittsansichten der in 4 dargestellten Struktur. 5A veranschaulicht den Referenzquerschnitt A1-A1 in 4, wobei der Querschnitt durch die Abschnitte der vorstehenden Finnen 28 schneidet, die nicht von Gatestapeln 30 und Gate-Abstandhaltern 38 bedeckt sind, und senkrecht zu der Gate-Längsrichtung verläuft. Ferner dargestellt sind die Finnenabstandhalter 38', die auf den Seitenwänden der vorstehenden Finnen 28 liegen. 5B zeigt den Referenzquerschnitt B-B in 4, wobei der Referenzquerschnitt parallel zu den Längsrichtungen der vorstehenden Finnen 28 verläuft.
  • Mit Bezug auf 6A und 6B werden die Teile der vorstehenden Finnen 28, die nicht direkt unter den Dummy-Gatestapeln 30 und den Gate-Abstandhaltern 38 liegen, durch einen Ätzprozess ausgespart, um Aussparungen 42 zu bilden. Der zugehörige Prozess ist als Prozess 210 in dem Prozessablauf 200 in 29 dargestellt. Beispielsweise kann ein Trockenätzprozess unter Verwendung von C2F6, CF4, SO2, dem Gemisch aus HBr, Cl2 und O2, dem Gemisch aus HBr, Cl2, O2 und CH2F2 oder dergleichen durchgeführt werden, um die mehrschichtigen Halbleiterstapel 22' und die darunter liegenden Substratstreifen 20' zu ätzen. Die Unterseiten der Aussparungen 42 liegen mindestens auf gleicher Höhe mit den Unterseiten der mehrschichtigen Halbleiterstapel 22' oder können niedriger als diese liegen (wie in 6B gezeigt). Das Ätzen kann anisotrop sein, so dass die Seitenwände der mehrschichtigen Halbleiterstapel 22', die den Aussparungen 42 zugewandt sind, senkrecht und gerade sind, wie in 6B gezeigt.
  • Mit Bezug auf 7A und 7B werden die Opfer-Halbleiterschichten 22A seitlich ausgespart, um seitliche (laterale) Aussparungen 41 zu bilden, die gegenüber den Rändern der jeweiligen darüber- und darunterliegenden Nanostrukturen 22B zurückgesetzt sind. Der zugehörige Prozess ist als Prozess 212 in dem Prozessablauf 200 in 29 dargestellt. Die seitliche Aussparung der Opferhalbleiterschichten 22A kann durch einen Nassätzprozess unter Verwendung eines Ätzmittels erreicht werden, das selektiver für das Material (beispielsweise Silizium-Germanium (SiGe)) der Opferhalbleiterschichten 22A ist als für das Material (beispielsweise Silizium (Si)) der Nanostrukturen 22B und des Substrats 20. In einer Ausführungsform, in der die Opferhalbleiterschichten 22A aus Siliziumgermanium gebildet sind und die Nanostrukturen 22B aus Silizium gebildet sind, kann der Nassätzprozess beispielsweise unter Verwendung eines Ätzmittels wie beispielsweise Salzsäure (HCl) durchgeführt werden. Der Nassätzprozess kann unter Verwendung eines Eintauchprozesses, eines Sprühprozesses, eines Aufschleuderprozesses oder dergleichen durchgeführt werden und kann bei jeder geeigneten Prozesstemperatur (beispielsweise etwa 400°C bis etwa 600°C) durchgeführt werden. Gemäß alternativen Ausführungsformen wird die seitliche Aussparung der Opferhalbleiterschichten 22A durch einen isotropen Trockenätzprozess oder durch eine Kombination eines Trockenätzprozesses und eines Nassätzprozesses durchgeführt.
  • Mit Bezug auf 8A und 8B werden innere Abstandhalter 44 in den seitlichen Aussparungen 41 gebildet. Der zugehörige Prozess ist als Prozess 214 in dem Prozessablauf 200 in 29 dargestellt. Die inneren Abstandhalter 44 dienen als Isolationsmerkmale zwischen nachfolgend gebildeten Source/Drain-Bereichen und einer Gatestruktur. Der Bildungsprozess kann Abscheiden einer konformen dielektrischen Schicht und anschließend Trimmen der konformen dielektrischen Schicht umfassen. Die innere Abstandsschicht kann durch ein konformes Abscheideverfahren wie CVD, ALD oder dergleichen abgeschieden werden. Die innere Abstandsschicht kann aus einem Material wie Siliziumnitrid oder Siliziumoxynitrid gebildet werden, wobei jedes geeignete Material, wie beispielsweise low-k-Materialien mit einem k-Wert von weniger als etwa 3,5, verwendet werden kann. Die innere Abstandhalterschicht kann dann anisotrop geätzt werden, um die inneren Abstandhalter 44 zu bilden.
  • Während die inneren Seitenwände und die äußeren Seitenwände der inneren Abstandhalter 44 in 9B in schematischer Weise gerade dargestellt sind, können die inneren Seitenwände der inneren Abstandhalter 44 konvex sein und die äußeren Seitenwände der inneren Abstandhalter 44 können konkav oder konvex sein. Die inneren Abstandhalter 44 können verwendet werden, um Schäden an nachfolgend gebildeten Source/Drain-Bereichen zu verhindern, die durch nachfolgende Ätzprozesse zur Bildung von Ersatz-Gatestrukturen verursacht werden können.
  • Mit Bezug auf 9A und 9B werden epitaktische Source/Drain-Bereiche 48 in Aussparungen 42 gebildet. Der zugehörige Prozess ist als Prozess 216 in dem Prozessablauf 200 in 29 dargestellt. Gemäß einigen Ausführungsformen können die Source/Drain-Bereiche 48 eine Spannung auf die Nanostrukturen 22B ausüben, die als Kanäle der zugehörigen GAA-Transistoren verwendet werden, wodurch die Leistung verbessert wird. Je nachdem, ob der resultierende Transistor ein p-Transistor oder ein n-Transistor ist, kann eine p- oder eine n-Verunreinigung während der Epitaxie in-situ dotiert werden. Wenn der resultierende Transistor ein p-Transistor ist, kann beispielsweise Silizium-Germanium-Bor (SiGeB), Silizium-Bor (SiB) oder dergleichen aufgewachsen werden. Umgekehrt kann, wenn der resultierende Transistor ein n-Transistor ist, Silizium-Phosphor (SiP), Silizium-Kohlenstoff-Phosphor (SiCP) oder dergleichen aufgewachsen werden. Wenn die Aussparungen 42 mit Epitaxiebereichen 48 gefüllt sind, bewirkt das weitere epitaktische Wachstum der Epitaxiebereiche 48 eine horizontale Ausdehnung der Epitaxiebereiche 48 und Facetten können gebildet werden. Das weitere Wachstum der Epitaxiebereiche 48 kann ferner bewirken, dass benachbarte Epitaxiebereiche 48 miteinander verschmelzen. Es können Hohlräume (Luftspalte) 49 (9A) entstehen. Die Epitaxiebereiche 48 können mehrere Teilschichten umfassen, die gemäß einigen Ausführungsformen mit 48A, 48B und 48C beschriftet sind. Die Teilschichten weisen unterschiedliche Konzentrationen bzw. unterschiedliche atomare Anteile von Silizium, Germanium, Kohlenstoff und Dotierstoff auf.
  • Nach dem Epitaxieprozess können die Epitaxiebereiche 48 weiter mit einer p- oder einer n-Verunreinigung implantiert werden, um Source- und Drain-Bereiche zu bilden, die ebenfalls mit den Bezugszeichen 48 versehen sind. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung entfällt der Implantationsprozess, wenn die Epitaxiebereiche 48 während der Epitaxie in-situ mit der p- oder n-Verunreinigung dotiert werden und die Epitaxiebereiche 48 auch Source/Drain-Bereiche sind.
  • 10A, 10B und 10C zeigen die Querschnittsansichten der Struktur nach der Bildung einer CESL 50 und eines ILD 52. Der jeweilige Prozess ist als Prozess 218 in dem Prozessablauf 200 in 29 dargestellt. 10C zeigt den Referenzquerschnitt 10C-10C in 10B. Die CESL 50 kann aus Siliziumoxid, Siliziumnitrid, Siliziumcarbonitrid oder dergleichen gebildet sein und kann durch CVD, ALD oder dergleichen gebildet werden. Das ILD 52 kann ein dielektrisches Material enthalten, das beispielsweise durch FCVD, Aufschleuderbeschichtung (Spin-on-Coating), CVD oder ein anderes geeignetes Abscheideverfahren gebildet wird. Das ILD 52 kann aus einem sauerstoffhaltigen dielektrischen Material gebildet werden, das ein Material auf Siliziumoxidbasis sein kann, wie beispielsweise Siliziumoxid, Phosphorsilikatglas (PSG), Borosilikatglas (BSG), Bor-dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen.
  • 11A und 11B bis 14A und 14B veranschaulichen den Prozess zur Bildung von Ersatz-Gatestapeln. In 11A und 11B wird ein Planarisierungsprozess wie beispielsweise ein CMP-Prozess oder ein mechanischer Schleifprozess durchgeführt, um die obere Oberfläche des ILD 52 zu planarisieren. Der zugehörige Prozess ist als Prozess 220 in dem Prozessablauf 200 in 29 dargestellt. Gemäß einigen Ausführungsformen kann der Planarisierungsprozess Hartmasken 36 entfernen, um Dummy-Gateelektroden 34 freizulegen, wie in 11A gezeigt. Gemäß alternativen Ausführungsformen kann der Planarisierungsprozess die Hartmasken 36 freilegen und wird auf diesen gestoppt. Gemäß einigen Ausführungsformen liegen die oberen Oberflächen der Dummy-Gateelektroden 34 (oder der Hartmasken 36), der Gate-Abstandhalter 38 und des ILD 52 nach dem Planarisierungsprozess auf gleicher Höhe, innerhalb von prozessbedingten Abweichungen.
  • Als Nächstes werden die Dummy-Gateelektroden 34 (und ggf. verbleibende Hartmasken 36) in einem oder mehreren Ätzprozessen entfernt, so dass Aussparungen 58 gebildet werden, wie in 12A und 12B dargestellt. Der zugehörige Prozess ist als Prozess 222 in dem Prozessablauf 200 in 29 dargestellt. Die Teile der Dummy-Gatedielektrika 32 in den Aussparungen 58 werden ebenfalls entfernt. Gemäß einigen Ausführungsformen werden die Dummy-Gateelektroden 34 und die Dummy-Gatedielektrika 32 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess unter Verwendung von Reaktionsgas(en) durchgeführt werden, die die Dummy-Gateelektroden 34 selektiv mit einer schnelleren Rate ätzen als das ILD 52. Jede Aussparung 58 legt Teile der Mehrschichtstapel 22' frei und/oder liegt über jenen, die die nachfolgenden Kanalbereiche in den später fertiggestellten Nano-FETs enthalten. Die Abschnitte der Mehrschichtstapel 22' liegen zwischen benachbarten Paaren der epitaktischen Source/Drain-Bereiche 48.
  • Die Opferschichten 22A werden dann entfernt, um die Aussparungen 58 zwischen den Nanostrukturen 22B zu erweitern, und die resultierende Struktur ist in 13A und 13B dargestellt. Der zugehörige Prozess ist als Prozess 224 in dem Prozessablauf 200 in 29 dargestellt. Die Opferschichten 22A können entfernt werden, indem ein isotroper Ätzprozess durchgeführt wird, wie beispielsweise ein Nassätzprozess unter Verwendung von Ätzmitteln, die selektiv für die Materialien der Opferschichten 22A sind, während die Nanostrukturen 22B, das Substrat 20 und die STI-Bereiche 26 im Vergleich zu den Opferschichten 22A relativ ungeätzt bleiben. Gemäß einigen Ausführungsformen, bei denen die Opferschichten 22A beispielsweise SiGe enthalten und die Nanostrukturen 22B beispielsweise Si oder SiC enthalten, kann TetraMethyl-Ammonium-Hydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen verwendet werden, um die Opferschichten 22A zu entfernen.
  • Mit Bezug auf 14A und 14B werden Gatedielektrika 62 gebildet. Der zugehörige Prozess ist als Prozess 226 in dem Prozessablauf 200 in 29 dargestellt. Gemäß einigen Ausführungsformen umfasst jedes der Gatedielektrika 62 eine Grenzflächenschicht und eine high-k-dielektrische Schicht auf der Grenzflächenschicht. Die Grenzflächenschicht kann aus Siliziumoxid gebildet sein oder dieses enthalten, das durch einen konformen Abscheidungsprozess wie ALD oder CVD abgeschieden werden kann. Gemäß einigen Ausführungsformen umfassen die High-k-dielektrischen Schichten eine oder mehrere dielektrische Schichten. Beispielsweise können die High-k-dielektrische(n) Schicht(en) ein Metalloxid oder ein Silikat aus Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon enthalten.
  • Anschließend werden die Gateelektroden 68 gebildet. Bei der Bildung werden zunächst leitende Schichten auf der High-k-Dielektrikumsschicht gebildet und die verbleibenden Teile der Aussparungen 58 gefüllt. Der zugehörige Prozess ist als Prozess 228 in dem Prozessablauf 200 in 29 dargestellt. Die Gateelektroden 68 können ein metallhaltiges Material wie TiN, TaN, TiAl, TiAlC, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon und/oder Mehrfachschichten davon enthalten. Während in 14A und 14B eine einzelne Schicht dargestellt ist, um eine Gateelektrode 68 zu repräsentieren, können Gateelektroden 68 beispielsweise eine beliebige Anzahl von Schichten umfassen, wie beispielsweise eine beliebige Anzahl von Deck-/Haftschichten, Austrittsarbeitsschichten und möglicherweise einem Füllmaterial. Die Gatedielektrika 62 und Gateelektroden 68 füllen ferner die Räume zwischen benachbarten Nanostrukturen 22B und füllen die Räume zwischen den unteren Nanostrukturen 22B und den darunter liegenden Substratstreifen 20'. Nach dem Füllen der Aussparungen 58 wird ein Planarisierungsprozess wie beispielsweise ein CMP-Prozess oder ein mechanischer Schleifprozess durchgeführt, um die überschüssigen Teile der Gatedielektrika und des Materials der Gateelektroden 68 zu entfernen, die über der oberen Oberfläche des ILD 52 liegen. Die Gateelektroden 68 und die Gatedielektrika 62 werden zusammen als Gatestapel 70 der resultierenden Nano-FETs bezeichnet.
  • In den in 15A und 15B gezeigten Prozessen werden die Gatestapel 70 ausgespart, so dass Aussparungen direkt über den Gatestapeln 70 und zwischen gegenüberliegenden Teilen der Gate-Abstandhalter 38 gebildet werden. Eine Gatemaske 74, die eine oder mehrere Schichten aus dielektrischem Material wie beispielsweise Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthält, wird in jede der Aussparungen gefüllt, gefolgt von einem Planarisierungsprozess, um überschüssige Teile des dielektrischen Materials, die sich über dem ILD 52 erstrecken, zu entfernen. Der zugehörige Prozess ist als Prozess 230 in dem Prozessablauf 200 in 29 dargestellt.
  • Wie in 15A und 15B ferner dargestellt, werden die Ätzstoppschicht 75 und das ILD 76 über dem ILD 52 und über den Gatemasken 74 abgeschieden. Der zugehörige Prozess ist als Prozess 232 in dem Prozessablauf 200 in 29 dargestellt. Gemäß einigen Ausführungsformen wird die Ätzstoppschicht 75 durch ALD, CVD, PECVD oder dergleichen gebildet und kann aus Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid, Aluminiumoxid, Aluminiumnitrid oder dergleichen oder aus mehreren Schichten davon gebildet sein. Das ILD 76 wird durch FCVD, CVD, PECVD oder dergleichen gebildet. Das ILD 76 wird aus einem dielektrischen Material gebildet, das aus Siliziumoxid, PSG, BSG, BPSG, USG oder dergleichen ausgewählt werden kann.
  • 16A, 16B, 16C, 17A, 17B, 18A, 18B, 18C, 19A, 19B, 20A, 20B, 20C, 21A, 21B, 22A, 22B, 22C, 23A, 23B und 23C veranschaulichen die Bildung von Source/Drain-Silizidbereichen und Source/Drain-Kontaktstopfen gemäß einigen Ausführungsformen. Mit Bezug auf 16A, 16B und 16C werden das ILD 76, die Ätzstoppschicht 75, das ILD 52 und die CESL 50 geätzt, um Gräben 78 zu bilden. Der zugehörige Prozess ist als Prozess 234 in dem Prozessablauf 200 in 29 dargestellt. 16C zeigt den Referenzquerschnitt 16C-16C in 16B, wobei sich der Graben 78 von einem ersten Source/Drain-Bereich 48 (auch als 48-1 bezeichnet) eines ersten Transistors zu einem zweiten Source/Drain-Bereich 48 (auch als 48-2 bezeichnet) eines zweiten Transistors erstreckt. Gemäß einigen Ausführungsformen ist der Source/Drain-Bereich 48-1 der p-Source/Drain-Bereich eines p-Transistors und der Source/Drain-Bereich 48-2 ist der n-Source/Drain-Bereich eines n-Transistors. Die Source/Drain-Bereiche 48-1 und 28-2 liegen nebeneinander und sind durch den dielektrischen Bereich 82 voneinander getrennt. Der dielektrische Bereich 82 kann Teil der CESL 50 und des ILD 52 sein, oder kann ein anderer dielektrischer Bereich als die CESL 50 und das ILD 52 sein. Gemäß einigen Ausführungsformen wird der dielektrische Bereich 82 nicht ausgespart und ragt höher als die untere Oberfläche 78BOT der Gräben 78. Gemäß alternativen Ausführungsformen wird auch der dielektrische Bereich 82 auf gleiche Höhe wie die untere Oberfläche 78BOT der Gräben 78 oder niedriger zurückgesetzt. Die entsprechenden oberen Oberflächen des dielektrischen Bereichs 82 sind mittels gestrichelter Linien 83 dargestellt.
  • Gemäß einigen Ausführungsformen können das ILD 76, die Ätzstoppschicht 75 und das ILD 52 unter Verwendung eines gleichen Prozessgases oder durch unterschiedliche Prozesse geätzt werden. Als nächstes wird die CESL 50 geätzt, um die darunter liegenden Source/Drain-Bereiche 48 (einschließlich 48-1 und 48-2) freizulegen. Der Ätzprozess kann ein Trockenätzprozess oder ein Nassätzprozess sein, und die Ätzchemikalie hängt von dem Material der CESL 50, des ILD 76, der Ätzstoppschicht 75 und des ILD 52 ab. Nachdem die CESL 50 durchgeätzt ist, wird ein zusätzlicher Trockenätzprozess durchgeführt, um die Source/Drain-Bereiche 48 zu ätzen, so dass sich die Gräben 78 in die Source/Drain-Bereiche 48 erstrecken. Das Ätzgas kann CxHyFz, HBr, Cl2 und/oder dergleichen enthalten. Das Ätzgas kann auch ein anderes sein als das Ätzgas der CESL 50 (wenn das Trockenätzen angewendet wird). Die Prozessbedingungen für das Ätzen der Source/Drain-Bereiche 48 können sich von den Prozessbedingungen für das Ätzen der CESL 50 unterscheiden. Beispielsweise kann die Vorspannungsleistung für das Trockenätzen der Source/Drain-Bereiche 48 höher sein als die Vorspannungsleistung für das Trockenätzen der CESL 50. Gemäß einigen Ausführungsformen erstrecken sich die Gräben 78 in die Source/Drain-Bereiche 48 um die Tiefe Di, die größer als etwa 5 nm sein kann und etwa 5 nm bis etwa 10 nm betragen kann.
  • Mit Bezug wieder auf 16B liegen die unteren Flächen 78BOT der Gräben 78 gemäß einigen Ausführungsformen der vorliegenden Offenbarung niedriger als die oberste Nanostruktur 22B der mehreren Nanostrukturen 22B. Die unteren Flächen 78BOT der Gräben 78 können auch auf verschiedenen Höhen relativ zu den Ebenen der mehreren Nanostrukturen 22B liegen. Beispielsweise sind mehrere gestrichelte Linien 79 dargestellt, um mögliche Positionen der unteren Flächen 78BOT der Gräben 78 zu zeigen. Beispielsweise können die unteren Flächen 78BOT auf gleicher Höhe wie die obere Oberfläche oder die untere Fläche der obersten Nanostruktur 22B oder niedriger liegen, oder sie können auf gleicher Höhe wie die obere Oberfläche oder die untere Fläche der zweiten oder der dritten Nanostruktur 22B, von oben gezählt, oder niedriger liegen. Das Absenken der unteren Gräben 78, um beispielsweise auf gleiche Höhe wie die obere Oberfläche oder sogar wie die untere Fläche der obersten Nanostruktur 22B oder niedriger zu liegen, kann zu einer Verbesserung der Leistung der Vorrichtung führen. Das Bilden der Gräben 78, die sich tief in die Source/Drain-Bereiche 48 erstrecken, kann jedoch zu Problemen bei der nachfolgenden Bildung von Silizidbereichen führen. Daher werden die Prozesse wie in den folgenden Abschnitten beschrieben angepasst, um diese Probleme zu lösen.
  • Wie in 17A und 17B gezeigt, wird die dielektrische Schicht 80 gebildet. Gemäß einigen Ausführungsformen wird die dielektrische Schicht 80 aus einem dielektrischen Material wie Siliziumnitrid, Siliziumoxynitrid, Siliziumoxid, Siliziumoxycarbonnitrid oder dergleichen gebildet. Als nächstes wird ein anisotroper Ätzprozess durchgeführt, um die horizontalen Teile der dielektrischen Schicht 80 zu entfernen, wobei die vertikalen Teile der dielektrischen Schicht 80 als Isolationsschicht verbleiben, die einen Ring bildet. Die resultierenden Strukturen sind in 18A, 18B und 18C dargestellt. Der zugehörige Prozess ist als Prozess 236 in dem Prozessablauf 200 in 29 dargestellt. Mit Bezug auf 18C kann sich die dielektrische Schicht 80 auf den Seitenwänden der Source/Drain-Bereiche 48 erstrecken, wenn der dielektrische Bereich 82 eine obere Oberfläche 83 aufweist, die niedriger als die obere Oberfläche der ausgesparten Source/Drain-Bereiche 48 liegt, wobei die entsprechenden dielektrischen Schichten 80 als gestrichelte dielektrische Schichten 80' dargestellt sind.
  • Mit Bezug auf 19A, 19B und 19C wird die Metallschicht 84 (beispielsweise eine Titanschicht oder eine Kobaltschicht oder dergleichen) abgeschieden. Der zugehörige Prozess ist als Prozess 238 in dem Prozessablauf 200 in 29 dargestellt. Aufgrund der großen Tiefe der Gräben 78 kann die Abscheidung der Metallschicht 84 durch ein konformes Abscheideverfahren wie beispielsweise ein PECVD-Verfahren durchgeführt werden. Gemäß einigen Ausführungsformen kann die Metallschicht 84 unter Verwendung eines Metallhalogenids wie TiClx als Prozessgas abgeschieden werden. Wasserstoff (H2) kann ebenfalls als Teil der Prozessgase verwendet werden. TiClx und Wasserstoff reagieren unter Bildung von elementarem Titan und HCl, und das HCl-Gas wird durch Absaugen evakuiert. Die Reaktion kann bei einer Temperatur von etwa 300 °C bis etwa 500 °C durchgeführt werden. Als Ergebnis des konformen Abscheidungsprozesses weisen verschiedene Abschnitte (beispielsweise horizontale Abschnitte, vertikale Abschnitte und Eckabschnitte) der Metallschicht 84 eine einheitliche Dicke oder eine im Wesentlichen einheitliche Dicke auf. Die untere Dicke T1 und die Seitenwanddicke T2 der Metallschicht 84 sind gleich oder liegen nahe beieinander, wobei beispielsweise das Verhältnis |T1-T2|/T2 kleiner als etwa 20% oder kleiner als etwa 10% ist. Gemäß einigen Ausführungsformen können die Dicken T1 und T2 der Metallschicht 84 etwa 1 nm bis etwa 4 nm betragen.
  • 19A, 19B und 19C zeigen ferner das Abscheiden der Deckschicht 86, die eine Metallnitridschicht wie beispielsweise eine Titannitridschicht sein kann. Der zugehörige Prozess ist auch als Prozess 238 in dem Prozessablauf 200 in 29 dargestellt. Gemäß einigen Ausführungsformen wird die Deckschicht 86 durch CVD, PVD, PECVD oder dergleichen gebildet. Die untere Dicke T3 und die Seitenwanddicke T4 der Deckschicht 86 können gleich oder nahe beieinander liegen, wobei das Verhältnis |T3-T4|/T4 beispielsweise kleiner als etwa 20% oder etwa 10% ist. Alternativ ist die untere Dicke T3 größer als die Seitenwanddicke T4. Beispielsweise kann das Verhältnis (T3-T4)/T4 größer als etwa 0,5 oder größer als etwa 1,0 sein und etwa 1,0 bis etwa 5,0 betragen.
  • Wie in 20A, 20B und 20C gezeigt, wird ein Temperprozess durchgeführt. Gemäß einigen Ausführungsformen wird der Temperprozess bei einer Temperatur von etwa 400°C bis etwa 600 °C durchgeführt. Die Abscheidung der Metallschicht 84 und der Deckschicht 86 und der Temperprozess können in-situ in einer gleichen Umgebung ohne dazwischen liegende Vakuumpause durchgeführt werden. Aufgrund der erhöhten Temperatur für die Abscheidung der Metallschicht 84 und des Temperprozesses reagieren die unteren Bereiche der Metallschicht 84 mit den Source/Drain-Bereichen 48 und bilden Silizidbereiche 88. Der zugehörige Prozess ist als Prozess 240 in dem Prozessablauf 200 in 29 dargestellt. Die Seitenwandabschnitte der Metallschicht 84 verbleiben nach dem Temperprozess. Die Silizidbereiche 88 können aus Silizid und/oder Germanid gebildet werden.
  • In nachfolgenden Prozessen kann die Deckschicht 86 in einem Ätzprozess entfernt werden. Gemäß einigen Ausführungsformen wird ein zusätzlicher Ätzprozess durchgeführt, um die verbleibenden Teile der Metallschicht 84 zu entfernen. Gemäß alternativen Ausführungsformen wird die verbleibende Metallschicht 84 nicht geätzt und in den endgültigen Kontaktstopfen belassen.
  • 21A und 21B zeigen die Abscheidung einer weiteren Deckschicht 90, die ein Metallnitrid wie Titannitrid enthalten kann. Der zugehörige Prozess ist als Prozess 242 in dem Prozessablauf 200 in 29 dargestellt. Als nächstes wird, wie in 22A, 22B und 22C gezeigt, ein Füllmetall 92 wie beispielsweise Kobalt, Wolfram, Aluminium oder dergleichen abgeschieden. Der zugehörige Prozess ist als Prozess 244 in dem Prozessablauf 200 in 29 dargestellt. Ein Planarisierungsprozess, wie beispielsweise ein CMP-Prozess oder ein mechanischer Schleifprozess, kann durchgeführt werden, um überschüssiges Material zu entfernen. Der zugehörige Prozess ist in dem Prozessablauf 200 in 29 als Prozess 246 dargestellt. Die resultierende Struktur ist in 23A, 23B und 23C dargestellt. Die verbleibenden leitenden Schichten einschließlich 90 und 92 (und 84, falls nicht entfernt) werden gemeinsam als Source/Drain-Kontaktstopfen 94 bezeichnet.
  • Mit Bezug zurück auf 19B weist die Metallschicht 84 aufgrund der Verwendung des konformen Abscheidungsprozesses zur Abscheidung der Metallschicht 84 eine einheitliche Dicke auf. Insbesondere weist die Dicke der Metallschicht 84 in den unteren Eckbereichen, beispielsweise in den Bereichen 85, die gleiche Dicke wie die Dicke anderer Bereiche auf, beispielsweise der vertikalen und horizontalen Bereiche. Die Größe/Dicke der resultierenden Silizidbereiche 88 ist mit der Dicke der Metallschicht 84 verbunden. Somit weisen die Abschnitte der Silizidbereiche 88 (20B) in der Nähe der unteren Eckbereiche 85 ebenfalls vergrößerte Dicken auf. Dies bewirkt, dass die Silizidbereiche 88 Erweiterungsbereiche 88' (23B) aufweisen und die Erweiterungssilizidbereiche 88' sind ebenfalls dick. Gemäß einigen Ausführungsformen ist die seitliche Abmessung LD1 der Erweiterungsbereiche 88' größer als etwa 2 nm und kann etwa 2 nm bis etwa 3 nm betragen. Die Bildung der dicken und breiten Erweiterungssilizidbereiche 88' vergrößert die Größe des niederohmigen Landebereichs für Source/Drain-Kontaktstopfen 94 und die Leistung des GAA-Transistors wird verbessert. In herkömmlichen Verfahren zur Herstellung von Kontaktstopfen wurde PVD zur Abscheidung der Metallschicht 84 verwendet. Die PVD führt jedoch zu ungleichmäßigen Dicken. Beispielsweise ist die Metallschicht 84 in den Eckbereichen 85 (19B) sehr dünn und die Silizidbereiche 88' (23B) sind entweder nicht vorhanden oder weisen eine sehr geringe Dicke auf. Die Endabschnitte der Silizidbereiche 88 in der Nähe der Ecken sind ebenfalls sehr dünn und weisen einen hohen Widerstand auf.
  • 24A und 24B veranschaulichen die Bildung von Gate-Kontaktstopfen 98. Der Bildungsprozess umfasst Ätzen des ILD 76, der Ätzstoppschicht 75 und der Gatemasken 74, um die Gateelektroden 68 freizulegen, Füllen mit einem leitfähigen Material (beispielsweise Ti, TiN, W, Co oder dergleichen) und Durchführen eines Planarisierungsprozesses. Auf diese Weise wird der GAA-Transistor 96 gebildet.
  • 25-27, 28A, 28B und 28C veranschaulichen Querschnittsansichten und eine perspektivische Ansicht bei der Bildung von Source/Drain-Bereichen für einen FinFET 196 ( 28A) gemäß einigen Ausführungsformen. 28B veranschaulicht den Referenzquerschnitt 28B-28B in 28A. 28C veranschaulicht den Referenzquerschnitt 28C-28C in 28A. Die Merkmale in den FinFETs 196 sind mit Bezugszeichen der entsprechenden Merkmale in dem GAA-Transistor 96 zuzüglich der Zahl „100“ bezeichnet. Beispielsweise werden die Source/Drain-Bereiche in dem GAA-Transistor 96 mit „48“ bezeichnet und dementsprechend werden die Source/Drain-Bereiche in dem FinFET 196 mit „148“ bezeichnet (einschließlich 148-1 und 148-2) und können Subschichten 148A, 148B und 148C aufweisen (28B). Die Materialien und die Bildungsprozesse der Merkmale im FinFET 196 können ferner den entsprechenden Merkmalen in dem GAA-Transistor 96 ähnlich sein und werden an dieser Stelle nicht wiederholt.
  • Wie in 28A, 28B und 28C gezeigt, umfasst der FinFET 196 den Gatestapel 170 und die Source/Drain-Bereiche 148-1 und 148-2 (28B). Jeder der Source/Drain-Bereiche 148-1 und 148-2 kann von p-Typ oder n-Typ sein. Die CESL 150, das ILD 152, die Ätzstoppschicht 175 und das ILD 176 sind dargestellt. Die Source/Drain-Kontaktstopfen 194 und die Silizidbereiche 188 (einschließlich 188-1 und 188-2) sind ebenfalls dargestellt.
  • 28B und 28C zeigen Detailansichten der Source/Drain-Bereiche 148-1 und 148-2 sowie der Silizidbereiche 188-1 und 188-2. Der Kontaktstopfen 194 umfasst die Deckschicht 190 (beispielsweise Titannitrid) und den Metallfüllbereich 192.
  • Der Kontaktstopfen 194, wie in 28B und 28C dargestellt, kann durch die gleichen Verfahren zur Herstellung des Kontaktstopfens 94 (24B) gebildet werden. 25-27 zeigen die Querschnittsansichten eines beispielhaften Prozesses. Die Details der Werkstoffe, der Bildungsverfahren und der Strukturen können auch bezüglich vorangegangenen Ausführungsformen gefunden werden. Mit Bezug auf 25 werden Source/Drain-Bereiche 148-1 und 148-2 gebildet, die nahe beieinander liegen. Die CESL 150 wird konform auf den Source/Drain-Bereichen 148-1 und 148-2 gebildet und das ILD 152 wird über der CESL 150 gebildet. Das ILD 152 und die CESL 150 werden geätzt, um die Source/Drain-Kontaktöffnung 178 zu bilden. Als nächstes werden, wie in 26 gezeigt, die Source/Drain-Bereiche 148-1 und 148-2 tief geätzt, beispielsweise sodass ein entfernter oberer Teil eine Dicke von mehr als etwa 5 nm oder etwa 5 nm bis etwa 10 nm aufweist. Eine dielektrische Schicht (ähnlich der Schicht 180 in 17B und 18B, nicht dargestellt) kann, oder auch nicht, gebildet werden, um sich in die Source/Drain-Kontaktöffnung 178 zu erstrecken. 27 veranschaulicht die Bildung der Metallschicht 184, die durch ein konformes Abscheideverfahren wie beispielsweise PECVD abgeschieden wird. Die Metallschicht 184 kann eine Dickenvariation (zwischen verschiedenen Teilen) aufweisen, die kleiner als etwa 20 Prozent oder kleiner als etwa 10 Prozent ist. Die nachfolgenden Prozesse sind im Wesentlichen die gleichen wie in 19A/19B bis 24A/24B gezeigt und sind hierin nicht dargestellt. Der resultierende FinFET 196 ist wie in 28A, 28B und 28C dargestellt.
  • Es ist denkbar, dass das tiefe Ätzen der Source/Drain-Bereiche 148 die Leistung des resultierenden Transistors verbessern kann. Durch das tiefe Ätzen ist die resultierende Metallschicht 184 jedoch nicht mehr konform, wenn PVD zur Bildung der Metallschicht 184 verwendet wird. Die Metallschicht 184 wird in dem Bereich 187A (25) dick und in den Bereichen 187B dünn sein. Somit werden die Silizidbereiche, die in den Bereichen 187B gebildet werden, dünn und klein sein und der Kontaktwiderstand wird hoch sein. Ferner kann ein zusätzlicher Prozess erforderlich sein, um die zu dicke Metallschicht 184 in dem Bereich 187A und über dem ILD 176 zu entfernen.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Eigenschaften auf. Durch tiefes Ätzen von Source/Drain-Bereichen wird die Leistung der resultierenden Transistoren verbessert. Durch die Verwendung eines konformen Abscheidungsprozesses zur Bildung einer Metallschicht, die zur Bildung von Silizidbereichen verwendet wird, werden die Randabschnitte der resultierenden Silizidbereiche dick und die Silizidbereiche weisen eine vergrößerte Landefläche für die darüber liegenden Source/Drain-Kontaktstopfen auf. Die konforme Abscheidung der Metallschicht löst somit auch das Problem, das durch das tiefe Ätzen der Source/Drain-Bereiche entsteht.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Bilden eines Gatestapels; Aufwachsen eines Source/Drain-Bereichs auf einer Seite des Gatestapels durch Epitaxie; Abscheiden einer CESL über dem Source/Drain-Bereich; Abscheiden eines Zwischenschichtdielektrikums über der CESL; Ätzen des Zwischenschichtdielektrikums und der CESL, um eine Kontaktöffnung zu bilden; Ätzen des Source/Drain-Bereichs, so dass sich die Kontaktöffnung in den Source/Drain-Bereich erstreckt; Abscheiden einer Metallschicht, die sich in die Kontaktöffnung erstreckt, wobei horizontale Abschnitte, vertikale Abschnitte und Eckabschnitte der Metallschicht eine im Wesentlichen gleichmäßige Dicke aufweisen; Durchführen eines Temperprozesses, damit die Metallschicht mit dem Source/Drain-Bereich reagiert, wobei ein Source/Drain-Silizidbereich gebildet wird; und Füllen der Kontaktöffnung, um einen Source/Drain-Kontaktstopfen zu bilden. In einer Ausführungsform wird die Metallschicht unter Verwendung eines PECVD-Prozesses abgeschieden. In einer Ausführungsform umfasst das Verfahren ferner Abscheiden einer Titannitridschicht über der Metallschicht, wobei die Titannitridschicht so abgeschieden wird, dass sie eine Seitenwanddicke und eine untere Dicke aufweist, die größer als die Seitenwanddicke ist. In einer Ausführungsform wird die Titannitridschicht durch ein PVD-Verfahren abgeschieden. In einer Ausführungsform wird die CESL mit einer ersten Ätzchemikalie geätzt und der Source/Drain-Bereich wird mit einer zweiten Ätzchemikalie geätzt, die von der ersten Ätzchemikalie verschieden ist. In einer Ausführungsform wird der Gatestapel auf einem Mehrschichtstapel gebildet, der mehrere Nanostrukturen und mehrere Opferschichten umfasst, die abwechselnd angeordnet sind, und die Kontaktöffnung weist eine Unterseite auf, die auf gleicher Höhe mit einer unteren Fläche einer obersten Nanostruktur in den mehreren Nanostrukturen oder niedriger liegt. In einer Ausführungsform liegt die Unterseite der Kontaktöffnung auf gleicher Höhe mit einer oberen Oberfläche einer zweiten Nanostruktur in den mehreren Nanostrukturen oder niedriger, wobei die zweite Nanostruktur von der obersten Nanostruktur abwärts gezählt wird. In einer Ausführungsform erstreckt sich der Source/Drain-Silizidbereich seitlich um Abstände von mehr als etwa 2 nm über die Ränder des Source/Drain-Kontaktstopfens hinaus. In einer Ausführungsform umfasst das Verfahren ferner, bevor die Metallschicht abgeschieden wird, Abscheiden einer dielektrischen Schicht, die sich in die Kontaktöffnung hinein erstreckt, und Ätzen, um horizontale Teile der dielektrischen Schicht zu entfernen, wobei ein vertikaler Teil der dielektrischen Schicht in der Kontaktöffnung verbleibt, um einen dielektrischen Ring zu bilden. In einer Ausführungsform wird die Metallschicht durch Reaktion eines Metallhalogenids mit Wasserstoff gebildet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Ätzen eines Zwischenschichtdielektrikums und einer CESL, um eine Kontaktöffnung zu bilden und einen Halbleiterbereich freizulegen, wobei der Halbleiterbereich neben einem Mehrschichtstapel liegt und der Mehrschichtstapel mehrere Opferschichten und mehrere Halbleiterschichten umfasst, und wobei die mehreren Opferschichten und die mehreren Halbleiterschichten abwechselnd angeordnet sind; Ätzen des Halbleiterbereichs, um die Kontaktöffnung weiter in den Halbleiterbereich hinein zu erweitern, wobei der Halbleiterbereich eine erste obere Oberfläche aufweist, die höher liegt als eine zweite obere Oberfläche des Mehrschichtstapels, und wobei das Ätzen des Halbleiterbereichs durchgeführt wird, bis eine untere Oberfläche der Kontaktöffnung niedriger liegt als eine obere Oberfläche einer obersten Halbleiterschicht in den mehreren Halbleiterschichten; Abscheiden einer Metallschicht, wobei sich die Metallschicht in die Kontaktöffnung hinein erstreckt; Abscheiden einer Deckschicht über der Metallschicht; und Durchführen eines Temperprozesses, wobei ein unterer Abschnitt der Metallschicht mit dem Halbleiterbereich reagiert, um einen Silizidbereich zu bilden. In einer Ausführungsform ist die Metallschicht konform, und die Deckschicht ist nicht-konform und umfasst einen horizontalen Abschnitt mit einer ersten Dicke, die größer ist als eine zweite Dicke eines vertikalen Abschnitts der Deckschicht. In einer Ausführungsform wird das Abscheiden der Metallschicht unter Verwendung von PECVD durchgeführt. In einer Ausführungsform wird das Abscheiden der Deckschicht unter Verwendung von PVD durchgeführt. In einer Ausführungsform wird die CESL durch ein Nassätzverfahren geätzt, und der Halbleiterbereich wird durch ein Trockenätzverfahren geätzt. Sowohl die CESL als auch der Halbleiterbereich werden durch Trockenätzverfahren geätzt und die CESL und der Halbleiterbereich werden mittels unterschiedlicher Ätzgase geätzt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Ätzen eines Zwischenschichtdielektrikums und einer CESL, die unter dem Zwischenschichtdielektrikum liegt, um eine Kontaktöffnung zu bilden, wobei ein Halbleiterbereich, der unter der CESL liegt, durch die Kontaktöffnung freigelegt wird; Abscheiden einer dielektrischen Schicht, die sich in die Öffnung hinein erstreckt; Durchführen eines anisotropen Ätzprozesses an der dielektrischen Schicht, um horizontale Abschnitte der dielektrischen Schicht zu entfernen, wobei ein vertikaler Abschnitt der dielektrischen Schicht in der Öffnung zurückbleibt, um einen dielektrischen Ring zu bilden; Abscheiden einer Metallschicht, die sich in die Öffnung erstreckt, unter Verwendung eines PECVD-Prozesses; und Abscheiden einer Titannitridschicht über der Metallschicht unter Verwendung eines PVD-Prozesses; und Reagieren eines unteren Teils der Metallschicht mit dem Halbleiterbereich, um einen Silizidbereich zu bilden, wobei die Metallschicht als eine konforme Schicht abgeschieden wird und die Titannitridschicht als eine nicht-konforme Schicht abgeschieden wird. In einer Ausführungsform enthält die Metallschicht Titan, und das Abscheiden der Metallschicht umfasst die Verwendung von Titanchlorid als Vorläufer. In einer Ausführungsform umfasst das Verfahren ferner, nachdem der Halbleiterbereich freigelegt ist, Ändern der Ätzchemikalie, um den Halbleiterbereich weiter zu ätzen.
  • Vorstehend sind Merkmale mehrerer Ausführungsformen umrissen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwendet werden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hierin offenbarten Ausführungsformen zu erzielen. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass verschiedene Änderungen, Ersetzungen und Modifikationen hierin vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/166336 [0001]

Claims (20)

  1. Verfahren umfassend: Bilden eines Gatestapels; Aufwachsen eines Source/Drain-Bereichs auf einer Seite des Gatestapels durch Epitaxie; Abscheiden einer Kontaktätzstoppschicht, CESL, über dem Source/Drain-Bereich; Abscheiden eines Zwischenschichtdielektrikums über der CESL; Ätzen des Zwischenschichtdielektrikums und der CESL, um eine Kontaktöffnung zu bilden; Ätzen des Source/Drain-Bereichs, so dass sich die Kontaktöffnung in den Source/Drain-Bereich erstreckt; Abscheiden einer Metallschicht, die sich in die Kontaktöffnung erstreckt, wobei horizontale Abschnitte, vertikale Abschnitte und Eckabschnitte der Metallschicht eine im Wesentlichen gleichmäßige Dicke aufweisen; Durchführen eines Temperprozesses, damit die Metallschicht mit dem Source/Drain-Bereich reagiert, wobei ein Source/Drain-Silizidbereich gebildet wird; und Füllen der Kontaktöffnung, um einen Source/Drain-Kontaktstopfen zu bilden.
  2. Verfahren nach Anspruch 1, wobei die Metallschicht unter Verwendung eines plasmaunterstützten chemischen Gasphasenabscheidungsverfahrens abgeschieden wird.
  3. Verfahren nach Anspruch 1 oder 2, ferner umfassend: Abscheiden einer Titannitridschicht über der Metallschicht, wobei die Titannitridschicht so abgeschieden wird, dass sie eine Seitenwanddicke und eine untere Dicke aufweist, die größer als die Seitenwanddicke ist.
  4. Verfahren nach Anspruch 3, wobei die Titannitridschicht unter Verwendung eines physikalischen Gasphasenabscheidungsverfahrens abgeschieden wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die CESL unter Verwendung einer ersten Ätzchemikalie geätzt wird, und wobei der Source/Drain-Bereich unter Verwendung einer zweiten Ätzchemikalie geätzt wird, die von der ersten Ätzchemikalie verschieden ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Gatestapel auf einem Mehrschichtstapel gebildet wird, der mehrere Nanostrukturen und mehrere Opferschichten aufweist, welche abwechselnd angeordnet sind, und wobei die Kontaktöffnung eine Unterseite aufweist, die auf gleicher Höhe mit einer unteren Fläche einer obersten Nanostruktur in den mehreren Nanostrukturen oder niedriger liegt.
  7. Verfahren nach Anspruch 6, wobei die Unterseite der Kontaktöffnung auf gleicher Höhe mit einer oberen Oberfläche einer zweiten Nanostruktur in den mehreren Nanostrukturen oder niedriger liegt, wobei die zweite Nanostruktur von der obersten Nanostruktur abwärts gezählt wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich der Source/Drain-Silizidbereich um einen Abstand von mehr als etwa 2 nm seitlich über die Ränder des Source/Drain-Kontaktstopfens hinaus erstreckt.
  9. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: bevor die Metallschicht abgeschieden wird, Abscheiden einer dielektrischen Schicht, die sich in die Kontaktöffnung erstreckt; und Ätzen, um horizontale Teile der dielektrischen Schicht zu entfernen, wobei ein vertikaler Teil der dielektrischen Schicht in der Kontaktöffnung zurückbleibt, um einen dielektrischen Ring zu bilden.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Metallschicht durch Reaktion eines Metallhalogenids mit Wasserstoff gebildet wird.
  11. Verfahren umfassend: Ätzen eines Zwischenschichtdielektrikums und einer Kontaktätzstoppschicht, CESL, um eine Kontaktöffnung zu bilden und einen Halbleiterbereich freizulegen, wobei der Halbleiterbereich neben einem Mehrschichtstapel liegt und der Mehrschichtstapel mehrere Opferschichten und mehrere Halbleiterschichten aufweist, und wobei die mehreren Opferschichten und die mehreren Halbleiterschichten abwechselnd angeordnet sind; Ätzen des Halbleiterbereichs, um die Kontaktöffnung weiter in den Halbleiterbereich zu erweitern, wobei der Halbleiterbereich eine erste obere Oberfläche aufweist, die höher als eine zweite obere Oberfläche des Mehrschichtstapels liegt, und wobei das Ätzen des Halbleiterbereichs durchgeführt wird, bis eine untere Oberfläche der Kontaktöffnung niedriger als eine obere Oberfläche einer obersten Halbleiterschicht in den mehreren Halbleiterschichten liegt; Abscheiden einer Metallschicht, wobei sich die Metallschicht in die Kontaktöffnung erstreckt; Abscheiden einer Deckschicht über der Metallschicht; und Durchführen eines Temperprozesses, wobei ein unterer Teil der Metallschicht mit dem Halbleiterbereich reagiert, um einen Silizidbereich zu bilden.
  12. Verfahren nach Anspruch 11, wobei die Metallschicht konform ist, und die Deckschicht nicht-konform ist und einen horizontalen Abschnitt umfasst, der eine erste Dicke aufweist, welche größer als eine zweite Dicke eines vertikalen Abschnitts der Deckschicht ist.
  13. Verfahren nach Anspruch 11 oder 12, wobei das Abscheiden der Metallschicht unter Verwendung von plasmaunterstützter chemischer Gasphasenabscheidung durchgeführt wird.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei das Abscheiden der Deckschicht unter Verwendung von physikalischer Gasphasenabscheidung durchgeführt wird.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei die CESL unter Verwendung eines Nassätzverfahrens geätzt wird und der Halbleiterbereich unter Verwendung eines Trockenätzverfahrens geätzt wird.
  16. Verfahren nach einem der Ansprüche 11 bis 15, wobei sowohl die CESL als auch der Halbleiterbereich unter Verwendung von Trockenätzprozessen geätzt werden, und wobei die CESL und der Halbleiterbereich unter Verwendung unterschiedlicher Ätzgase geätzt werden.
  17. Verfahren umfassend: Ätzen eines Zwischenschichtdielektrikums und einer Kontaktätzstoppschicht, CESL, die unter dem Zwischenschichtdielektrikum liegt, um eine Kontaktöffnung zu bilden, wobei ein Halbleiterbereich, der unter der CESL liegt, durch die Kontaktöffnung freigelegt wird; Abscheiden einer dielektrischen Schicht, die sich in die Öffnung erstreckt; Durchführen eines anisotropen Ätzprozesses an der dielektrischen Schicht, um horizontale Teile der dielektrischen Schicht zu entfernen, wobei ein vertikaler Teil der dielektrischen Schicht in der Öffnung zurückbleibt, um einen dielektrischen Ring zu bilden; Abscheiden einer Metallschicht, die sich in die Öffnung erstreckt, unter Verwendung eines plasmaunterstützten chemischen Gasphasenabscheidungsverfahrens; und Abscheiden einer Titannitridschicht über der Metallschicht unter Verwendung eines physikalischen Gasphasenabscheidungsverfahrens; und Reagieren eines unteren Teils der Metallschicht mit dem Halbleiterbereich, um einen Silizidbereich zu bilden.
  18. Verfahren nach Anspruch 17, wobei die Metallschicht als eine konforme Schicht abgeschieden wird und die Titannitridschicht als eine nicht-konforme Schicht abgeschieden wird.
  19. Verfahren nach Anspruch 17 oder 18, wobei die Metallschicht Titan enthält, und das Abscheiden der Metallschicht die Verwendung von Titanchlorid als ein Vorläufer umfasst.
  20. Verfahren nach Anspruch 17, 18 oder 19, ferner umfassend, nachdem der Halbleiterbereich freigelegt ist, Ändern der Ätzchemikalie, um den Halbleiterbereich weiter zu ätzen.
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