DE102020108047A1 - Finnen-feldeffekttransistor-bauelement und verfahren zum bilden desselben - Google Patents

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Abstract

Ein Verfahren zum Bilden eines Halbleiterbauelements umfasst folgende Schritte: Bilden einer Finne, die über dem Substrat übersteht; Bilden von Isolierregionen auf gegenüberliegenden Seiten der Finne; Bilden einer Dummy-Gate-Elektrode über der Finne; Entfernen der unteren Teile der Dummy-Gate-Elektrode in der Nähe der Isolierregionen, wobei nach dem Entfernen der unteren Teile eine Lücke zwischen den Isolierregionen und einer unteren Oberfläche der Dummy-Gate-Elektrode, die den Isolierregionen zugewandt ist, besteht; Ausfüllen der Lücke mit einem Gate-Füllmaterial; nach dem Ausfüllen der Lücke, Bilden von Gate-Abstandshaltern entlang den Seitenwänden der Dummy-Gate-Elektrode und entlang den Seitenwänden des Gate-Füllmaterials; und Ersetzen der Dummy-Gate-Elektrode und des Gate-Füllmaterials durch ein Metall-Gate.

Description

  • PRIORITÄTSANSPRUCH UND KREUZVERWEIS
  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/928,812 , eingereicht am 31. Oktober 2019, unter dem Titel „Fin Field-Effect Transistor Device and Method of Forming the Same“, deren Inhalt hiermit zur Bezugnahme vollständig übernommen wird.
  • HINTERGRUND
  • Die Halbleiterindustrie hat auf Grund kontinuierlicher Verbesserungen der Integrationsdichte diverser elektronischer Bauteile (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) ein schnelles Wachstum erfahren. Zum größten Teil hat sich diese Verbesserung der Integrationsdichte aus wiederholten Reduzierungen der Mindestmerkmalsgröße ergeben, die es ermöglicht, eine größere Anzahl von Bauteilen in eine gegebene Fläche zu integrieren.
  • Finnen-Feldeffekttransistor-Bauelemente (FinFET-Bauelemente) werden mittlerweile gewöhnlich in integrierten Schaltkreisen verwendet. FinFET-Bauelemente haben eine dreidimensionale Struktur, die eine Halbleiterfinne aufweist, die von einem Substrat absteht. Eine Gate-Struktur, die konfiguriert ist, um den Ladungsträgerfluss innerhalb eines leitfähigen Kanals des FinFET-Bauelements zu steuern, umwickelt die Halbleiterfinne. Beispielsweise ist die Gate-Struktur bei einem Dreifach-Gate-FinFET-Bauelement um drei Seiten der Halbleiterfinne gewickelt, wodurch leitfähige Kanäle auf drei Seiten der Halbleiterfinne gebildet werden.
  • Figurenliste
  • Die Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Figuren verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein. Es zeigen:
    • 1 eine perspektivische Ansicht eines Finnen-Feldeffekttransistor-Bauelements (FinFET-Bauelements) gemäß einigen Ausführungsformen.
    • 2 bis 4, 5A, 5B, 6, 7A bis 7F, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B und 15C diverse Ansichten eines FinFET-Bauelements 100 in diversen Produktionsphasen gemäß einer Ausführungsform.
    • 16A, 16B, 17A, 17B, 18A, 18B, 19A, 19B und 19C Querschnittsansichten eines FinFET-Bauelements 100A in diversen Produktionsphasen bei einer Ausführungsform.
    • 20A, 20B, 21A und 21B Querschnittsansichten eines FinFET-Bauelements 100B in diversen Produktionsphasen bei einer Ausführungsform.
    • 22A bis 22C Querschnittsansichten diverser Ausführungsformen der Gate-Elektrode eines FinFET-Bauelements bei einigen Ausführungsformen.
    • 23A, 23B, 24A und 24B diverse Ansichten eines FinFET-Bauelements 100C in diversen Produktionsphasen bei einer Ausführungsform.
    • 25 bis 30 Querschnittsansichten eines Teils eines FinFET-Bauelements 200 in diversen Produktionsphasen bei einer Ausführungsform.
    • 31 eine Querschnittsansicht eines Teils eines FinFET-Bauelements 200A bei einer Ausführungsform.
    • 32 eine Querschnittsansicht eines Teils eines FinFET-Bauelements 200B bei einer Ausführungsform.
    • 33 ein Ablaufschema eines Verfahrens zum Bilden eines Halbleiterbauelements gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt mehrere verschiedene Ausführungsformen oder Beispiele zum Umsetzen von verschiedenen Merkmalen der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind natürlich nur Beispiele, die nicht dazu bestimmt sind, einschränkend zu sein. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sind, so dass das erste und das zweite Merkmal vielleicht nicht in direktem Kontakt stehen.
  • Ferner können hier räumlich relative Begriffe, wie etwa „darunter“, „unterhalb“, „unterer“, „unter“, „über“, „oberer“ und dergleichen, zur einfachen Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren abgebildet, zu beschreiben. Die räumlich relativen Begriffe sind dazu gedacht, verschiedene Orientierungen der Vorrichtung im Gebrauch oder im Betrieb zusätzlich zu der in den Figuren abgebildeten Orientierung einzubeziehen. Die Vorrichtung kann anderweitig orientiert sein (z. B. um 90 Grad oder in anderen Orientierungen gedreht), und die hier verwendeten räumlich relativen Deskriptoren sind entsprechend auszulegen.
  • Die Ausführungsformen der vorliegenden Offenbarung werden in dem Zusammenhang des Bildens eines FinFET-Bauelements, und insbesondere in dem Zusammenhang des Bildens eines Ersatz-Gates (z. B. eines Metall-Gates) für ein FinFET-Bauelement, besprochen.
  • Bei einigen Ausführungsformen wird eine Dummy-Gate-Elektrode über einer Finne gebildet, Die zwischen Isolierregionen angeordnet ist. Ein unterer Teil der Dummy-Gate-Elektrode wird dann entfernt, um zwischen der Dummy-Gate-Elektrode und den Isolierregionen eine Lücke zu bilden. Als Nächstes wird ein Gate-Füllmaterial gebildet, um die Lücke auszufüllen, und ein Abstandshalter wird entlang den Seitenwänden der Dummy-Gate-Elektrode und entlang den Seitenwänden des Gate-Füllmaterials gebildet. Nachdem die Gate-Abstandshalter gebildet wurden, werden die Dummy-Gate-Elektrode und mindestens Teile des Gate-Füllmaterials entfernt, um eine Öffnung zwischen den Gate-Abstandshaltern zu bilden, und in der Öffnung wird eine Metall-Gate-Struktur gebildet.
  • 1 bildet ein Beispiel eines FinFETs 30 in einer perspektivischen Ansicht ab. Der FinFET 30 weist ein Substrat 50 und eine Finne 64, die über dem Substrat 50 übersteht, auf. Isolierregionen 62 werden auf gegenüberliegenden Seiten der Finne 64 gebildet, wobei die Finne 64 über die Isolierregionen 62 übersteht. Ein Gate-Dielektrikum 66 befindet sich entlang den Seitenwänden und über einer Oberseite der Finne 64, und eine Gate-Elektrode 68 befindet sich über dem Gate-Dielektrikum 66. Source-/Drain-Regionen 80 befinden sich in der Finne 64 und auf gegenüberliegenden Seiten des Gate-Dielektrikums 66 und der Gate-Elektrode 68. 1 bildet ferner Referenzquerschnitte ab, die in späteren Figuren verwendet werden. Der Querschnitt B-B erstreckt sich entlang einer Längsachse der Gate-Elektrode 68 des FinFETs 30. Der Querschnitt A-A ist rechtwinklig zum Querschnitt B-B und geht entlang einer Längsachse der Finne 64 und in einer Richtung beispielsweise eines Stromflusses zwischen den Source-/ Drain-Regionen 80. Der Querschnitt C-C ist parallel zum Querschnitt B-B und geht quer über die Source-/Drain-Region 80. Der Querschnitt D-D ist parallel zum Querschnitt A-A und befindet sich außerhalb der Finne 64 (z. B. zwischen zwei angrenzenden Finnen). Die nachstehenden Figuren nehmen der Einfachheit halber auf diese Referenzquerschnitte Bezug.
  • 2 bis 4, 5A, 5B, 6, 7A bis 7F, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, 13A, 13B, 14A, 14B, 15A, 15B und 15C bilden diverse Ansichten (z. B. Querschnittsansicht, perspektivische Ansicht oder Draufsicht) eines FinFET-Bauelements 100 in diversen Produktionsphasen gemäß einer Ausführungsform ab. Das FinFET-Bauelement 100 ist ähnlich wie der FinFET 30 in 1, jedoch mit mehreren Finnen und mehreren Gate-Strukturen. In der gesamten vorliegenden Diskussion beziehen sich Figuren mit der gleichen Zahl aber unterschiedlichen Buchstaben (z. B. 5A und 5B) auf verschiedene Ansichten des FinFET-Bauelements in der gleichen Verarbeitungsphase. 2 bis 4 und 5A bilden Querschnittsansichten des FinFET-Bauelements 100 entlang dem Querschnitt B-B ab. 5B, 6 und 7A bilden Querschnittsansichten des FinFET-Bauelements 100 entlang dem Querschnitt D-D ab. 7B und 7C bilden jeweils eine perspektivische Ansicht und eine Querschnittsansicht entlang dem Querschnitt B-B ab. 7D, 7E und 7F bilden jeweils eine Querschnittsansicht entlang dem Querschnitt A-A, eine Querschnittsansicht entlang dem Querschnitt C-C und eine Draufsicht des FinFET-Bauelements 100 ab. 8A, 9A, 10A, 11A, 12A, 13A, 14A und 15A bilden Querschnittsansichten des FinFET-Bauelements 100 entlang dem Querschnitt D-D ab, und 8B, 9B, 10B, 11B, 12B, 13B, 14B und 15B bilden Querschnittsansichten des FinFET-Bauelements 100 entlang dem Querschnitt A-A ab. 15C ist eine vergrößerte Ansicht eines Teils von 15A.
  • 2 bildet eine Querschnittsansicht des Substrats 50 ab. Das Substrat 50 kann ein Halbleitersubstrat sein, wie etwa ein Volumenhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, das dotiert (z. B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Silizium-Wafer sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht eines Halbleitermaterials auf, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann beispielsweise eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie etwa ein mehrschichtiges oder Gradientensubstrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, der Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid enthält; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP enthält; oder Kombinationen davon enthalten.
  • Mit Bezug auf 3 wird das in 2 gezeigte Substrat 50 unter Verwendung beispielsweise von Photolithographie- und Ätztechniken strukturiert. Beispielsweise wird eine Maskenschicht, wie etwa eine Kontaktflächen-Oxidschicht 52 und eine darüberliegende Kontaktflächen-Nitridschicht 56, über dem Substrat 50 gebildet. Die Kontaktflächen-Oxidschicht 52 kann eine dünne Schicht sein, die Siliziumoxid enthält und beispielsweise unter Verwendung eines thermischen Oxidationsprozesses gebildet wird. Die Kontaktflächen-Oxidschicht 52 kann als Haftschicht zwischen dem Substrat 50 und der darüberliegenden Kontaktflächen-Nitridschicht 56 dienen. Bei einigen Ausführungsformen wird die Kontaktflächen-Nitridschicht 56 aus Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbonitrid, dergleichen oder einer Kombination davon gebildet, und kann beispielsweise unter Verwendung von Niederdruck-Gasphasenabscheidung (LPCVD) oder plasmaverstärkter Gasphasenabscheidung (PECVD) gebildet werden.
  • Die Maskenschicht kann unter Verwendung von Photolithographietechniken strukturiert werden. Im Allgemeinen verwenden Photolithographietechniken ein Photoresistmaterial (nicht gezeigt), das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Teil des Photoresistmaterials zu entfernen. Das verbleibende Photoresistmaterial schützt das darunterliegende Material, wie etwa die Maskenschicht bei diesem Beispiel, vor den nachfolgenden Verarbeitungsschritten, wie etwa Ätzen. Bei diesem Beispiel wird das Photoresistmaterial verwendet, um die Kontaktflächen-Oxidschicht 52 und die Kontaktflächen-Nitridschicht 56 zu strukturieren, um eine strukturierte Maske 58 zu bilden, wie in 3 abgebildet.
  • Die strukturierte Maske 58 wird anschließend verwendet, um freigelegte Teile des Substrats 50 zu strukturieren, um Gräben 61 zu bilden, wodurch Halbleiterfinnen 64 (z. B. 64A und 64B) zwischen angrenzenden Gräben 61 definiert werden, wie in 3 abgebildet. Bei einigen Ausführungsformen werden die Halbleiterfinnen 64 durch das Ätzen von Gräben in dem Substrat 50 unter Verwendung beispielsweise von reaktivem Ionenätzen (RIE), Neutralstrahlätzen (NBE) dergleichen oder einer Kombination davon, gebildet. Der Ätzprozess kann anisotrop sein. Bei einigen Ausführungsformen können die Gräben 61 (von oben gesehen) Streifen sein, die parallel zueinander und dicht beabstandet sind. Bei einigen Ausführungsformen können die Gräben 61 durchgehend sein und die Halbleiterfinnen 64 umgeben. Die Halbleiterfinnen 64 können nachstehend auch als Finnen 64 bezeichnet werden. Zwei Finnen 64 sind in 3 als nicht einschränkendes Beispiel abgebildet. Andere Anzahlen von Finnen sind ebenfalls möglich und ganz dazu gedacht, im Umfang der vorliegenden Offenbarung enthalten zu sein.
  • Die Finnen 64 können durch ein beliebiges geeignetes Verfahren strukturiert werden. Beispielsweise können die Finnen 64 unter Verwendung eines oder mehrerer Photolithographieprozesse strukturiert werden, wozu Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse gehören. Im Allgemeinen kombinieren die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse die Photolithographie- und selbstausgerichtete Prozesse, wodurch Strukturen erstellt werden können, die beispielsweise Abstände aufweisen, die kleiner sind als sie sonst unter Verwendung eines einzigen direkten Photolithographieprozesses erzielbar wären. Beispielsweise wird bei einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Es werden Abstandshalter entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter oder Richtdorne können dann verwendet werden, um die Finnen zu strukturieren.
  • 4 bildet die Bildung eines Isoliermaterials zwischen benachbarten Halbleiterfinnen 64 ab, um Isolierregionen 62 zu bilden. Das Isoliermaterial kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein, und kann durch eine hochdichte plasmagestützte Gasphasenabscheidung (HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem Remote-Plasma-System und Nachhärten, um es in ein anderes Material, wie etwa ein Oxid, zu verwandeln), dergleichen oder eine Kombination davon gebildet werden. Es können andere Isoliermaterialien und/oder andere Bildungsprozesse verwendet werden. Bei der abgebildeten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperprozess kann ausgeführt werden, nachdem das Isoliermaterial gebildet wurde. Ein Planarisierungsprozess, wie etwa ein chemisch-mechanisches Polieren (CMP), kann eventuell überschüssiges Isoliermaterial entfernen und die Oberseiten der Isolierregionen 62 und die Oberseiten der Halbleiterfinnen 64 bilden, die koplanar sind (nicht gezeigt). Die strukturierte Maske 58 (siehe 3) kann ebenfalls durch den Planarisierungsprozess entfernt werden.
  • Bei einigen Ausführungsformen umfassen die Isolierregionen 62 einen Liner, z. B. ein Liner-Oxid (nicht gezeigt), an der Grenzfläche zwischen der Isolierregion 62 und dem Substrat 50/ den Halbleiterfinnen 64. Bei einigen Ausführungsformen wird das Liner-Oxid gebildet, um Kristalldefekte an der Grenzfläche zwischen dem Substrat 50 und der Isolierregion 62 zu reduzieren. Ähnlich kann das Liner-Oxid auch verwendet werden, um Kristalldefekte an der Grenzfläche zwischen den Halbleiterfinnen 64 und der Isolierregion 62 zu reduzieren. Das Liner-Oxid (z. B. Siliziumoxid) kann ein thermisches Oxid sein, das durch thermische Oxidation einer Oberflächenschicht des Substrats 50 gebildet wird, obwohl auch ein anderes geeignetes Verfahren verwendet werden kann, um das Liner-Oxid zu bilden.
  • Als Nächstes werden die Isolierregionen 62 vertieft, um Flachgrabenisolierregionen (STI-Regionen) 62 zu bilden. Die Isolierregionen 62 werden derart vertieft, dass die oberen Teile der Halbleiterfinnen 64 zwischen benachbarten STI-Regionen 62 überstehen. Die Oberseiten der STI-Regionen 62 können eine flache Oberfläche (wie abgebildet), eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa eine Einwärtskrümmung) oder eine Kombination davon haben. Die Oberseiten der STI-Regionen 62 können durch einen geeigneten Ätzvorgang flach, konvex und/oder konkav gebildet werden. Die Isolierregionen 62 können unter Verwendung eines annehmbaren Ätzprozesses, wie etwa eines Prozesses, der für das Material der Isolierregionen 62 selektiv ist, vertieft werden. Beispielsweise kann ein Trockenätzvorgang oder ein Nassätzvorgang unter Verwendung von verdünnter Flusssäure (dHF-Säure) ausgeführt werden, um die Isolierregionen 62 zu vertiefen.
  • 2 bis 4 bilden eine Ausführungsform zum Bilden der Finnen 64 ab, die Finnen können jedoch in diversen unterschiedlichen Prozessen gebildet werden. Beispielsweise kann ein Oberteil des Substrats 50 durch ein geeignetes Material ersetzt werden, wie etwa ein epitaktisches Material, das für die beabsichtigte Dotierung (z. B. N oder P) der zu bildenden Halbleiterbauelemente geeignet ist. Danach wird das Substrat 50 mit dem epitaktischen Material darauf strukturiert, um Halbleiterfinnen 64 zu bilden, die das epitaktische Material enthalten.
  • Als ein anderes Beispiel kann eine dielektrische Schicht über einer Oberseite eines Substrats gebildet werden; es können Gräben durch die dielektrische Schicht geätzt werden; es können homoepitaktische Strukturen in den Gräben epitaktisch gezogen werden; und die dielektrische Schicht kann derart vertieft werden, dass die homoepitaktischen Strukturen von der dielektrischen Schicht aus überstehen, um Finnen zu bilden.
  • Bei noch einem anderen Beispiel kann eine dielektrische Schicht über einer Oberseite eines Substrats gebildet werden; es können Gräben durch die dielektrische Schicht hindurch geätzt werden; heteroepitaktische Strukturen können in den Gräben unter Verwendung eines Materials, das anders als das Substrat ist, epitaktisch gezogen werden; und die dielektrische Schicht kann derart vertieft werden, dass die heteroepitaktischen Strukturen von der dielektrischen Schicht aus überstehen, um Finnen zu bilden.
  • Bei Ausführungsformen, bei denen ein oder mehrere epitaktische Materialien oder epitaktische Strukturen (z. B. die heteroepitaktischen Strukturen oder die homoepitaktischen Strukturen) gezogen werden, kann bzw. können das oder die gezogenen Materialien oder Strukturen in situ während des Wachstums dotiert werden, was vorhergehende oder nachfolgende Implantationen vermeiden kann, obwohl eine Dotierung in situ und eine Implantationsdotierung zusammen verwendet werden können. Ferner kann es noch vorteilhaft sein, ein Material in einer NMOS-Region, das anders als das Material in einer PMOS-Region ist, epitaktisch zu ziehen. Bei diversen Ausführungsformen können die Finnen 64 Silizium-Germanium (SixGe1-x, wobei x zwischen 0 und 1 liegen kann), Siliziumcarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VT-Verbindungshalbleiter oder dergleichen verwenden. Beispielsweise enthalten die verfügbaren Materialien zum Bilden von III-V-Verbindungshalbleitern ohne Einschränkung InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • 5A und 5B bilden die Bildung der Dummy-Gate-Struktur 75 über den Halbleiterfinnen 64 ab. Die Dummy-Gate-Struktur 75 weist bei einigen Ausführungsformen das Gate-Dielektrikum 66 und die Gate-Elektrode 68 auf. Eine Maske 70 kann über der Dummy-Gate-Struktur 75 gebildet werden. Um die Dummy-Gate-Struktur 75 zu bilden, wird eine dielektrische Schicht auf den Halbleiterfinnen 64 gebildet. Die dielektrische Schicht kann beispielsweise Siliziumoxid, Siliziumnitrid, mehrere Schichten davon oder dergleichen sein, und kann abgeschieden oder thermisch gezogen werden.
  • Über der dielektrischen Schicht wird eine Gate-Schicht gebildet, und über der Gate-Schicht wird eine Maskenschicht gebildet. Die Gate-Schicht kann über der dielektrischen Schicht abgeschieden und dann planarisiert werden, wie etwa durch CMP. Die Maskenschicht kann über der Gate-Schicht abgeschieden werden. Die Gate-Schicht kann beispielsweise aus Polysilizium gebildet werden, obwohl auch andere Materialien verwendet werden können. Die Maskenschicht kann beispielsweise aus Siliziumnitrid oder dergleichen gebildet werden.
  • Nachdem die Schichten (z. B. die dielektrische Schicht, die Gate-Schicht und die Maskenschicht) gebildet wurden, kann die Maskenschicht unter Verwendung annehmbarer Photolithographie- und Ätztechniken strukturiert werden, um die Maske 70 zu bilden. Die Struktur der Maske 70 kann dann auf die Gate-Schicht und die dielektrische Schicht durch eine annehmbare Ätztechnik übertragen werden, um jeweils die Gate-Elektrode 68 und das Gate-Dielektrikum 66 zu bilden. Die Gate-Elektrode 68 und das Gate-Dielektrikum 66 decken die jeweiligen Kanalregionen der Halbleiterfinnen 64 ab. Die Gate-Elektrode 68 kann auch eine Längsrichtung haben, die zur Längsrichtung der jeweiligen Halbleiterfinnen 64 im Wesentlichen rechtwinklig steht.
  • Das Gate-Dielektrikum 66 wird gezeigt, wie es (z. B. durch thermische Oxidation des Materials der Finnen 64) über den Finnen 64 (z. B. über den Oberseiten und den Seitenwänden der Finnen 64) aber nicht über den STI-Regionen 62 bei dem Beispiel aus 5A gebildet wird. Bei anderen Ausführungsformen kann das Gate-Dielektrikum 66 über den Finnen 64 und über den STI-Regionen 62 gebildet (z. B. abgeschieden) werden. Beispielsweise kann sich das Gate-Dielektrikum 66 durchgehend von der Finne 64A bis zu der Finne 64B erstrecken. Diese und andere Varianten sind ganz dazu gedacht, im Umfang der vorliegenden Offenbarung enthalten zu sein. 5B zeigt die entsprechende Querschnittsansicht entlang dem Querschnitt D-D. Zwei Dummy-Gate-Strukturen 75 sind in 5B als ein nicht einschränkendes Beispiel abgebildet. Andere Anzahlen von Dummy-Gate-Strukturen sind ebenfalls möglich und ganz dazu gedacht, im Umfang der vorliegenden Offenbarung enthalten zu sein.
  • 6 und 7A bis 7F bilden die Bildung von hängenden Dummy-Gate-Strukturen durch das Entfernen der unteren Teile der Dummy-Gate-Struktur 75 in der Nähe der Isolierregionen 62 ab. In 6 wird eine Schutzschicht 71 über der Maske 70 und über den oberen Teilen der Gate-Elektrode 68 gebildet, während die unteren Teile der Gate-Elektrode 68 durch die Schutzschicht 71 freigelegt werden. Die Schutzschicht 71 wird aus einem Material gebildet, das anders als das Material der Gate-Elektrode 68 ist, so dass in einem nachfolgenden Ätzprozess die Schutzschicht 71 ein Ätzen ihrer darunterliegenden Schichten (z. B. des oberen Teils der Gate-Elektrode 68) verhindert oder reduziert. Die Schutzschicht 71 kann eine dielektrische Schicht, wie etwa eine Siliziumoxidschicht, oder eine Siliziumnitridschicht, die durch einen geeigneten Abscheidungsprozess, wie etwa PECVD oder Atomlagenabscheidung (ALD), gebildet wird, sein, obwohl ein anderes geeignetes Material, wie etwa eine kohlenstoffbasierte Beschichtung, ebenfalls als Schutzschicht 71 verwendet werden kann. Die nachstehende Diskussion kann sich auf die Schutzschicht 71 als eine dielektrische Schicht 71 beziehen, wobei es sich versteht, dass ein beliebiges geeignetes Material verwendet werden kann, um die Schutzschicht 71 zu bilden.
  • 6 bildet ferner die Finne 64 durchsichtig ab, da die Finne 64 in dem Querschnitt aus 6 nicht vorhanden ist. Bei dem Beispiel aus 6 wird die dielektrische Schicht 71 über den oberen Teilen der Gate-Elektrode 68 gebildet, wobei die oberen Teile über einer oberen Oberfläche 64U der Finne 64 angeordnet sind, während die unteren Teile der Gate-Elektrode 68, die unterhalb der oberen Oberfläche 64U angeordnet sind, nicht von der dielektrischen Schicht 71 abgedeckt sind. Daher kann der Abscheidungsprozess der dielektrischen Schicht 71 als tiefenselektiver Abscheidungsprozess bezeichnet werden. Dieser tiefenselektive Abscheidungsprozess kann sich aus dem kleinen Zwischenraum zwischen den angrenzenden Finnen 64 ergeben. Während der Halbleiterherstellungsprozess weiter fortfährt, werden die Merkmalsgrößen immer kleiner. Der Abstand zwischen zwei angrenzenden Finnen 64 kann so klein werden, dass die Abscheidungsrate eines Abscheidungsprozesses in solch kleinen Zwischenräumen gering wird. Wenn die dielektrische Schicht 71 gebildet wird, werden dadurch die Seitenwände des oberen Teils der Gate-Elektrode 68, der sich oberhalb der Finne 64 befindet, durch die abgeschiedene dielektrische Schicht 71 abgedeckt. Dagegen wird nur wenig oder gar nichts von der dielektrischen Schicht 71 entlang den Seitenwänden des unteren Teils der Gate-Elektrode 68 gebildet.
  • Die Stelle der dielektrischen Schicht 71 in 6 ist nur ein nicht einschränkendes Beispiel. Beispielsweise kann sich die dielektrische Schicht 71 unterhalb der oberen Oberfläche 64U der Finne 64 erstrecken, und kann an einer Stelle zwischen der oberen Oberfläche 64U der Finne 64 und der oberen Oberfläche der Isolierregion 62 aufhören. Bei einigen Ausführungsformen werden die Seitenwände des unteren Teils der Gate-Elektrode 68 ebenfalls durch die dielektrische Schicht 71 abgedeckt, doch eine Dicke der dielektrischen Schicht 71 über den unteren Teilen der Gate-Elektrode 68 ist kleiner als eine Dicke der dielektrischen Schicht 71 über den oberen Teile der Gate-Elektrode 68. Beispielsweise kann die Dicke der dielektrischen Schicht 71 durchgehend abnehmen, wenn sich die Gate-Elektrode 68 in Richtung auf die Isolierregionen 62 erstreckt. Folglich wird bei einem nachfolgenden Ätzprozess der untere Teil der Gate-Elektrode 68 mehr als der obere Teil der Gate-Elektrode 68 verbraucht (z. B. geätzt).
  • Als Nächstes wird in 7A ein Ätzprozess ausgeführt, um die unteren Teile der Gate-Elektrode 68 zu entfernen. Der Ätzprozess verwendet bei einigen Ausführungsformen ein Ätzmittel, das für das Material (z. B. Polysilizium) der Gate-Elektrode 68 selektiv ist. Ein geeigneter Ätzprozess, wie etwa ein anisotroper Ätzprozess (z. B. ein Plasmaätzprozess), kann verwendet werden, um die unteren Teile der Gate-Elektrode 68 zu entfernen. Bei Ausführungsformen, bei denen ein Plasmaätzen verwendet wird, wird die seitliche Ätzrate des Plasmaätzprozesses angepasst, z. B. durch Anpassen einer Vorspannungsleistung des Plasmaätzprozesses, um das Seitenwandprofil der Gate-Elektrode 68 zu regeln. Bei anderen Ausführungsformen wird ein Nassätzprozess ausgeführt, um den unteren Teil der Gate-Elektrode 68 zu entfernen.
  • Wie in 7A abgebildet, werden nach dem Ätzprozess die Teile der Gate-Elektrode 68 in der Nähe der Isolierregionen 62 entfernt, und es besteht eine Lücke G zwischen einer unteren Oberfläche jeder Gate-Elektrode 68 und den Isolierregionen 62. Es sei zu beachten, dass bei dem Beispiel aus 7A die obere Oberfläche 68U der Gate-Elektrode 68 vor und nach dem Ätzprozess gleich bleibt, und die untere Oberfläche der Gate-Elektrode 68 durch den Ätzprozess angehoben wird (z. B. in Richtung auf die obere Oberfläche 68U). Daher wird eine Höhe der Gate-Elektrode 68, entlang einer Richtung gemessen, die zur Oberseite des Substrats 50 rechtwinklig ist, reduziert.
  • Bei einigen Ausführungsformen wird die dielektrische Schicht 71 durch den Ätzprozess entfernt (z. B. vollständig entfernt), um die unteren Teile der Gate-Elektrode 68 zu entfernen. Bei anderen Ausführungsformen wird, nachdem der Ätzprozess zum Entfernen der unteren Teile der Gate-Elektrode 68 ausgeführt wurde, die dielektrische Schicht 71 durch einen anderen geeigneten Ätzprozess entfernt, z. B. unter Verwendung eines Ätzmittels, das für das Material der dielektrischen Schicht 71 selektiv ist.
  • 7B bildet die perspektivische Ansicht des FinFET-Bauelements 100 ab, nachdem die unteren Teile der Gate-Elektrode 68 entfernt wurden. Der Übersichtlichkeit halber sind in 7B nicht alle Merkmale des FinFET-Bauelements 100 abgebildet. Beispielsweise sind in 7B die Isolierregionen 62 und das Substrat 50 nicht abgebildet. Zudem ist nur eine Dummy-Gate-Struktur in 7B abgebildet. 7B bildet ferner die Querschnitte A-A, B-B, C-C und D-D ab, die in 1 abgebildet sind.
  • 7C bildet die Querschnittsansicht des FinFET-Bauelements 100 entlang dem Querschnitt B-B ab. Wie in 7C abgebildet, da die unteren Teile der Gate-Elektrode 68 entfernt werden, berührt die Gate-Elektrode 68 die Isolierregionen 62 nicht mehr (z. B. berührt sie nicht mehr räumlich) und hängt über die Isolierregionen 62 über. Daher wird die (gekürzte) Dummy-Gate-Struktur 75 in 7C auch als hängende Dummy-Gate-Struktur 75 bezeichnet.
  • Da die Gate-Elektrode 68 die Isolierregionen 62 nicht mehr berührt, kann es sein, dass die Dummy-Gate-Struktur 75 zum Zusammenfallen neigt. Um zu verhindern, dass die Dummy-Gate-Struktur 75 zusammenfällt, werden die Abmessungen der Dummy-Gate-Struktur 75 und der Finnen 64 geregelt. Bei einigen Ausführungsformen ist ein Abstand W1 zwischen zwei angrenzenden Finnen 64 kleiner als ungefähr 200 nm (z. B. 0 nm ≤ W1 ≤ 200 nm), und ein Abstand W2 zwischen einer Kante 68E der Gate-Elektrode 68 und einer nächstgelegenen Seitenwand einer darunterliegenden Finne 64 ist weniger als ungefähr 100 nm (z. B. 0 nm ≤ W2 ≤ 100 nm). Zudem beträgt eine Tiefe D1 zwischen einer Unterseite der Gate-Elektrode 68 und der oberen Oberfläche der Finne 64 zwischen ungefähr 10 nm und ungefähr 100 nm, und eine Höhe H1 zwischen der oberen Oberfläche der Finne 64 und der oberen Oberfläche der Maske 70 beträgt weniger als ungefähr 500 nm (z. B. 0 nm ≤ H1 ≤ 500 nm). Bei einigen Ausführungsformen ist ein Verhältnis zwischen H1 und D1 kleiner als ungefähr 30 (z. B. H1/D1 ≤ 30). Die Abmessungen H1 und D1 sind auch in 7A abgebildet. Dadurch dass die Abmessungen (z. B. H1, Di, W1, W2) des FinFET-Bauelements 100 geregelt werden, um innerhalb der zuvor offenbarten Bereiche zu liegen, kann das Risiko, dass die hängende Dummy-Gate-Struktur 75 zusammenfällt, reduziert oder vermieden werden.
  • 7D und 7E bilden die Querschnittsansichten des FinFET-Bauelements 100 jeweils entlang den Querschnitten A-A und C-C ab. Es sei zu beachten, dass die Dummy-Gate-Struktur 75 nicht an dem Querschnitt C-C liegt und somit in 7E nicht abgebildet ist. 7F bildet eine Querschnittsansicht des FinFET-Bauelements 100 entlang dem Querschnitt E-E in 7C ab, wobei der Querschnitt E-E entlang einer Ebene liegt, die zur oberen Oberfläche 50U des Substrats 50 parallel ist und die Kanalregionen der Finnen 64 überquert.
  • 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, 13A, 13B, 14A, 14B und 15A bis 15C bilden zusätzliche Verarbeitungsschritte ab, um das FinFET-Bauelement 100 gemäß einer Ausführungsform zu bilden. Der Einfachheit halber sind in diesen Figuren nicht alle Merkmale abgebildet. Beispielsweise ist das Substrat 50 in den Figuren nicht abgebildet. Um den Vergleich mit nachfolgenden Figuren zu erleichtern, sind (vereinfachte) Querschnittsansichten des FinFET-Bauelements 100 in 7A und 7D jeweils in 8A und 8B gezeigt.
  • Als Nächstes wird in 9A und 9B ein Gate-Füllmaterial 73 über dem FinFET-Bauelement 100 aus 8A und 8B gebildet. Das Gate-Füllmaterial 73 füllt die Lücke G zwischen jeder Dummy-Gate-Struktur 75 und den Isolierregionen 62 aus. Das Gate-Füllmaterial 73 kann auch entlang den Seitenwänden der Dummy-Gate-Struktur 75 gebildet sein. Das Gate-Füllmaterial 73 kann unter Verwendung eines geeigneten Abscheidungsprozesses, wie etwa CVD, PECVD, ALD oder plasmagestützter ALD (PEALD), von unten nach oben gebildet werden. Bei einer nachfolgenden Ersatz-Gate-Verarbeitung wird das Gate-Füllmaterial 73 entfernt. Daher kann das Gate-Füllmaterial 73 auch als Dummy-Gate-Füllmaterial bezeichnet werden. Bei der abgebildeten Ausführungsform wird das Gate-Füllmaterial 73 aus einem geeigneten Material gebildet, das Ätzselektivität gegenüber dem Material der Gate-Elektrode 68 bereitgestellt (z. B. eine andere Ätzrate aufweist), so dass die Gate-Elektrode 68 und das Gate-Füllmaterial 73 in zwei verschiedenen Ätzprozessen entfernt werden. Die Einzelheiten werden nachstehend besprochen. Beispielhafte Materialien für das Gate-Füllmaterial 73 umfassen Silizium-Germanium (SiGe), Siliziumnitrid (SiN), Siliziumoxinitrid (SiON), Siliziumoxicarbonitrid (SiOCN), Siliziumcarbid (SiC), Siliziumoxicarbid (SiOC) oder Siliziumoxid (SiO) oder dergleichen.
  • Als Nächstes wird in 10A und 10B ein anisotroper Ätzprozess, wie etwa ein Plasmaätzprozess, ausgeführt, um Teile des Gate-Füllmaterials 73 (z. B. Teile, die außerhalb der Grenzen der Gate-Elektrode 68 angeordnet sind) zu entfernen. Bei einer Ausführungsform, bei der ein Plasmaätzprozess verwendet wird, um Teile des Gate-Füllmaterials 73 zu entfernen, wird eine Vorspannung des Plasmaätzprozesses abgestimmt (z. B. angepasst), um eine seitliche Ätzrate des Plasmaätzprozesses anzupassen. Bei dem Beispiel aus 10A und 10B werden Teile des Gate-Füllmaterials 73, wie etwa Teile, die entlang den Seitenwänden der Dummy-Gate-Struktur 75 angeordnet sind, und Teile, die zwischen den Dummy-Gate-Strukturen 75 angeordnet sind, entfernt, und die verbleibenden Teile des Gate-Füllmaterials 73 werden direkt unter den Dummy-Gate-Strukturen 75 angeordnet und füllen die Lücken G aus (siehe Lücken G in 8A). Die Seitenwände der verbleibenden Teile des Gate-Füllmaterials 73 werden auf die jeweiligen Seitenwände der Dummy-Gate-Strukturen 75 ausgerichtet, wie bei dem Beispiel aus 10A abgebildet. Bei anderen Ausführungsformen füllen nach dem anisotropen Ätzprozess die verbleibenden Teile des Gate-Füllmaterials 73 die Lücken G aus und erstrecken sich entlang den Seitenwänden der Dummy-Gate-Struktur 75 (z. B. bedecken diese) (siehe z. B. 16A). Es sei zu beachten, dass in der Querschnittsansicht aus 10B nach dem anisotropen Ätzprozess kein Gate-Füllmaterial 73 über dem Gate-Dielektrikum 66 verbleibt.
  • Als Nächstes werden in 11A und 11B die Gate-Abstandshalter 87 entlang den Seitenwänden der Dummy-Gate-Struktur (z. B. 68 und 70) und entlang den Seitenwänden des Gate-Füllmaterials 73 gebildet. Die Gate-Abstandshalter 87 werden aus einem Nitrid, wie etwa Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbonitrid, dergleichen oder einer Kombination davon gebildet, und können bei einigen Ausführungsformen unter Verwendung beispielsweise einer thermischen Oxidation, von CVD oder eines anderen geeigneten Abscheidungsprozesses gebildet werden. Die Gate-Abstandshalter 87 werden bei einigen Ausführungsformen aus einem anderen Material als dem des Gate-Füllmaterials 73 und dem der Gate-Elektrode 68 gebildet.
  • Bei einer Ausführungsform wird der Gate-Abstandshalter 87 dadurch gebildet, dass zuerst eine Gate-Abstandshalterschicht über dem FinFET-Bauelement 100 konform abgeschieden wird. Als Nächstes wird ein anisotroper Ätzprozess, wie etwa ein Trockenätzprozess, ausgeführt, um einen ersten Teil der Gate-Abstandshalterschicht zu entfernen, die auf den oberen Oberflächen des FinFET-Bauelements 100 (z. B. der oberen Oberfläche der Maske 70) angeordnet sind, während ein zweiter Teil der Gate-Abstandshalterschicht, der entlang den Seitenwänden der Dummy-Gate-Strukturen 75 und entlang den Seitenwänden des Gate-Füllmaterials 73 angeordnet ist, erhalten bleibt. Der zweite Teil der Gate-Abstandshalterschicht, der nach dem anisotropen Ätzprozess zurückbleibt, bildet den Gate-Abstandshalter 87. Der anisotrope Ätzprozess entfernt auch die waagerechten Teile der Gate-Abstandshalterschicht.
  • Die Formen und die Bildungsverfahren des Gate-Abstandshalters 87, wie in 11A und 11B abgebildet, sind nur nicht einschränkende Beispiele, und es sind andere Formen und Bildungsverfahren möglich. Diese und andere Varianten sind ganz dazu gedacht, im Umfang der vorliegenden Offenbarung enthalten zu sein.
  • Als Nächstes werden in 12A und 12B die Source-/Drain-Regionen 80 in/über der Finne 64 auf gegenüberliegenden Seiten der Dummy-Gate-Struktur 75 gebildet. Die Source-/Drain-Regionen 80 werden durch Bilden von Vertiefungen in der Finne 64, dann durch epitaktisches Ziehen eines Materials in den Vertiefungen, Verwenden geeigneter Verfahren, wie etwa von metallorganischer CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Dampfphasenepitaxie (VPE), selektivem epitaktischen Ziehen (SEG), dergleichen oder einer Kombination davon gebildet. Das Gate-Dielektrikum 66, das außerhalb der Grenzen (z. B. Seitenwänden) der Gate-Abstandshalter 87 angeordnet ist, wird durch den Prozess zum Bilden der Vertiefungen für die Source-/Drain-Regionen 80 entfernt. Wie in 11B abgebildet, können die epitaktischen Source-/Drain-Regionen 80 Oberflächen aufweisen, die gegenüber den jeweiligen Oberflächen der Finnen 64 angehoben (z. B. über den nicht vertieften Teilen der Finnen 64 angehoben) sind, und können Facetten haben. Die Source-/Drain-Regionen 80 der angrenzenden Finnen 64 können zusammenlaufen, um eine durchgehende epitaktische Source-/Drain-Region 80 zu bilden. Bei einigen Ausführungsformen laufen die Source-/Drain-Regionen 80 für die angrenzenden Finnen 64 nicht zusammen und bleiben getrennte Source-/Drain-Regionen 80. Bei einigen Ausführungsformen ist der sich ergebende FinFET ein n-FinFET, und die Source-/Drain-Regionen 80 enthalten Siliziumcarbid (SiC), Siliziumphosphor (SiP), phosphordotierten Siliziumkohlenstoff (SiCP) oder dergleichen. Bei einigen Ausführungsformen ist der sich ergebende FinFET ein p-FinFET, und die Source-/Drain-Regionen 80 enthalten SiGe und eine p-Störstelle, wie etwa Bor oder Indium.
  • Die epitaktischen Source-/Drain-Regionen 80 können mit Dotierstoffen implantiert werden, um Source-/Drain-Regionen 80 zu bilden, gefolgt von einem Temperprozess. Der Implantationsprozess kann das Bilden und Strukturieren von Masken, wie etwa eines Photoresists, umfassen, um die Regionen des FinFET-Bauelements 100 abzudecken, die vor dem Implantationsprozess geschützt werden sollen. Die Source-/Drain-Regionen 80 können eine Störstellenkonzentration (z. B. eine Dotierstoffkonzentration) in einem Bereich von ungefähr 1E19 cm-3 bis ungefähr 1E21 cm-3 aufweisen. P-Störstellen, wie etwa Bor oder Indium, können in der Source-/Drain-Region 80 eines P-Transistors implantiert werden. N-Störstellen, wie etwa Phosphor oder Arsenid, können in den Source-/Drain-Regionen 80 eines N-Transistors implantiert werden. Bei einigen Ausführungsformen können die epitaktischen Source-/Drain-Regionen während des Wachstums in situ dotiert werden.
  • Als Nächstes wird eine Kontaktätzstoppschicht (CESL) 89 über der Struktur gebildet, die in 11A und 11Babgebildet ist. Die CESL 89 dient als Ätzstoppschicht in einem nachfolgenden Ätzprozess und kann ein geeignetes Material, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Kombinationen davon oder dergleichen enthalten, und kann durch ein geeignetes Bildungsverfahren, wie etwa CVD, PVD, Kombinationen davon oder dergleichen gebildet werden.
  • Als Nächstes wird ein erstes Zwischenschicht-Dielektrikum (ILD) 90 über der CESL 89 und über den Dummy-Gate-Strukturen 75 gebildet. Bei einigen Ausführungsformen wird das erste ILD 90 aus einem dielektrischen Material, wie etwa Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen gebildet, und kann durch ein beliebiges geeignetes Verfahren, wie etwa CVD, PECVD oder FCVD abgeschieden werden. Ein Planarisierungsprozess, wie etwa ein CMP-Prozess, kann ausgeführt werden, um die Maske 70 zu entfernen und um Teile der CESL 89 zu entfernen, die über der Gate-Elektrode 68 angeordnet sind. Bei einigen Ausführungsformen fluchtet nach dem Planarisierungsprozess die Oberseite der ersten ILD 90 mit der Oberseite der Gate-Elektrode 68.
  • Als Nächstes wird in 13A, 13B, 14A, 14B, 15A und 15B ein Gate-zuletzt-Prozess (manchmal als Ersatz-Gate-Prozess bezeichnet) ausgeführt, um die Gate-Elektrode 68, das Gate-Füllmaterial 73 und das Gate-Dielektrikum 66 jeweils durch ein aktives Gate (das auch als Ersatz-Gate oder Metall-Gate bezeichnet werden kann) und aktive Gate-dielektrische Materialien zu ersetzen. Daher können die Gate-Elektrode 68 und das Gate-Dielektrikum 66 jeweils als Dummy-Gate-Elektrode und Dummy-Gate-Dielektrikum in einem Gate-zuletzt-Prozess bezeichnet werden. Das aktive Gate ist bei einigen Ausführungsformen ein Metall-Gate.
  • Mit Bezug auf 13A und 13B werden die Dummy-Gate-Elektroden 68 durch einen ersten Ätzprozess entfernt, z. B. unter Verwendung eines Ätzmittels, das für das Material der Gate-Elektrode 68 selektiv ist (z. B. eine höhere Ätzrate dafür hat). Ein geeigneter Ätzprozess, wie etwa ein Nassätzprozess oder ein Trockenätzprozess, kann als erster Ätzprozess ausgeführt werden. Nach dem ersten Ätzprozess werden Vertiefungen 88 zwischen jeweiligen Gate-Abstandshaltern 87 gebildet. In 13A (Querschnittsansicht entlang dem Querschnitt D-D) bleiben mindestens Teile des Gate-Füllmaterials 73 auf dem Boden der Vertiefungen 88, und die oberen inneren Seitenwänden (z. B. die oberen Teile der Seitenwänden, die dem Gate-Füllmaterial 73 zugewandt sind) der Gate-Abstandshalter 87 werden freigelegt. In 13B (Querschnittsansicht entlang dem Querschnitt A-A) bleibt kein Gate-Füllmaterial 73 übrig, und das Dummy-Gate-Dielektrikum 66 wird durch die Vertiefungen 88 freigelegt.
  • Als Nächstes wird in 14A und 15B ein zweiter Ätzprozess ausgeführt, nachdem der erste Ätzprozess beendet ist, um das Gate-Füllmaterial 73 auszufüllen, z. B. unter Verwendung eines Ätzmittels, das für das Gate-Füllmaterial 73 selektiv ist. Ein geeigneter Ätzprozess, wie etwa ein Nassätzprozess (z. B. unter Verwendung einer Ätzchemikalie) oder ein Trockenätzprozess, kann als zweiter Ätzprozess ausgeführt werden. Bei einer Ausführungsform wird ein Plasmaätzprozess als zweiter Ätzprozess ausgeführt, wobei der Plasmaprozess eine Gasquelle verwendet, die ein Hauptätzgas und ein verdünntes Gas (das auch als Trägergas bezeichnet wird) umfasst. Das Hauptätzgas kann C12, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6 oder H2 enthalten, und das Trägergas enthält ein Schutzgas, wie etwa Ar, He, Ne dergleichen oder Kombinationen davon. Zudem kann die Gasquelle optional ein Passivierungsgas umfassen, das N2, O2, CO2, SO2, CO oder SiCl4 enthält. Das Passivierungsgas wird verwendet, um die Ätzselektivität des zweiten Ätzprozesses abzustimmen, um Schäden beispielsweise an den Gate-Abstandshaltern 87 und der ersten ILD 90 während des zweiten Ätzprozesses vorteilhaft zu reduzieren oder zu vermeiden.
  • Bei einigen Ausführungsformen liegt eine Leistung des Plasmaätzprozesses (als zweiter Ätzprozess) zwischen ungefähr 10 W und ungefähr 3000 W, und eine Vorspannungsleistung des Plasmaätzprozesses liegt zwischen ungefähr 10 W und ungefähr 3000 W. Bei einigen Ausführungsformen wird die Vorspannungsleistung abgestimmt, um die seitliche Ätzrate des Plasmaätzprozesses anzupassen. Ein Druck des Plasmaätzprozesses liegt zwischen ungefähr 1 mTorr und ungefähr 800 mTorr. Ein Durchsatz des Hauptätzgases, des verdünnten Gases oder des Passivierungsgases liegt zwischen ungefähr 10 Standardkubikzentimetern pro Minute (sccm) und ungefähr 5000 sccm. Bei dem Beispiel aus 14A und 14B wird das Gate-Füllmaterial 73 nach dem Plasmaätzprozess aus den Vertiefungen 88 entfernt, und der Plasmaätzprozess entfernt auch Teile des Gate-Dielektrikums 66, die unter den Vertiefungen 88 (z. B. direkt unterhalb derselben) liegen. Wie in 14B abgebildet, sind die verbleibenden Teile des Gate-Dielektrikums 66 direkt unter den Gate-Abstandshaltern 87 angeordnet. Bei einigen Ausführungsformen entfernt der zweite Ätzprozess auch die oberen Teile der Isolierregionen (z. B. auf Grund von Überätzen), und folglich weisen die Isolierregionen 62 eine konkave oberer Oberfläche 62U auf, die durch die Vertiefungen 88 freigelegt wird.
  • Als Nächstes wird in 15A und 15B eine Metall-Gate-Struktur 97 (die auch als Ersatz-Gate-Struktur bezeichnet wird) in jeder der Vertiefungen 88 gebildet. Die Metall-Gate-Struktur 97 weist bei einigen Ausführungsformen eine mehrschichtige Struktur (in 15A und 15B nicht abgebildet, in 15C jedoch abgebildet) auf. 15C bildet eine vergrößerte Ansicht einer Fläche 77 in 15A ab.
  • Wie in 15C abgebildet, weist die Metall-Gate-Struktur 97 eine Gate-Dielektrikumsschicht 94, eine Sperrschicht 96, eine Austrittsarbeitsschicht 98 und eine Gate-Elektrode 99 auf. Gemäß anderen Ausführungsformen wird zum Bilden der Ersatz-Gate-Strukturen 97 die Gate-Dielektrikumsschicht 94 in den Vertiefungen 88, wie etwa auf den Oberseiten und den Seitenwänden der Finnen 64 und auf den Seitenwänden des Gate-Abstandshalters 87 und auf einer Oberseite der ersten ILD 90 konform abgeschieden (nicht gezeigt). Bei einigen Ausführungsformen enthält die Gate-Dielektrikumsschicht 94 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon. Bei anderen Ausführungsformen enthält die Gate-Dielektrikumsschicht 94 ein dielektrisches Material mit hohem k-Wert, und bei diesen Ausführungsformen können die Gate-Dielektrikumsschichten 94 einen k-Wert aufweisen, der größer als etwa 7,0 ist, und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon enthalten. Die Bildungsverfahren der Gate-Dielektrikumsschicht 94 können Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), PECVD und dergleichen umfassen.
  • Als Nächstes wird die Sperrschicht 96 konform über der Gate-Dielektrikumsschicht 94 gebildet. Die Sperrschicht 96 kann ein elektrisch leitfähiges Material enthalten, wie etwa Titannitrid, obwohl andere Materialien, wie etwa Tantalnitrid, Titan, Tantal oder dergleichen, alternativ verwendet werden können. Die Sperrschicht 96 kann unter Verwendung eines CVD-Prozesses, wie etwa PECVD, gebildet werden. Es können jedoch alternative Prozesse, wie etwa Sputtern, metallorganische Gasphasenabscheidung (MOCVD) oder ALD, verwendet werden.
  • Als Nächstes wird die Austrittsarbeitsschicht 98, wie etwa eine P-Austrittsarbeitsschicht oder N-Austrittsarbeitsschicht, in den Vertiefungen über den Sperrschichten 96 gebildet. Beispielhafte P-Austrittsarbeitsmetalle, die in den Gate-Strukturen für P-Bauelemente enthalten sein können, umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete P-Austrittsarbeitsmaterialien oder Kombinationen davon. Beispielhafte N-Austrittsarbeitsmetalle, die in den Gate-Strukturen für N-Bauelemente enthalten sein können, umfassen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr oder andere geeignete N-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist mit der Materialverbindung der Austrittsarbeitsschicht verknüpft, und somit wird das Material der Austrittsarbeitsschicht gewählt, um seinen Austrittsarbeitswert derart abzustimmen, dass eine angestrebte Schwellenspannung Vt in dem zu bildenden Bauelement erreicht wird. Die Austrittsarbeitsschicht(en) kann/können durch CVD, physikalische Gasphasenabscheidung (PVD) und/oder einen anderen geeigneten Prozess abgeschieden werden.
  • Als Nächstes wird eine Saatschicht (nicht gezeigt) konform über der Austrittsarbeitsschicht 98 gebildet. Die Saatschicht kann Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, dergleichen oder eine Kombination davon enthalten, und kann durch ALD, Sputtern, PVD oder dergleichen abgeschieden werden. Bei einigen Ausführungsformen ist die Saatschicht eine Metallschicht, die eine Einzelschicht oder eine Verbundschicht, die eine Vielzahl von Unterschichten enthält, die aus verschiedenen Materialien gebildet werden, sein kann. Beispielsweise enthält die Saatschicht eine Titanschicht und eine Kupferschicht über der Titanschicht.
  • Als Nächstes wird die Gate-Elektrode 99 über der Saatschicht abgeschieden und füllt die verbleibenden Teile der Vertiefungen 88 aus. Die Gate-Elektrode 99 kann aus einem metallhaltigen Material, wie etwa Cu, Al, W, dergleichen, Kombinationen davon oder mehreren Schichten davon hergestellt werden und kann beispielsweise durch Galvanisieren, chemisches Beschichten oder ein anderes geeignetes Verfahren gebildet werden. Nach der Bildung der Gate-Elektrode 99 kann ein Planarisierungsprozess, wie etwa CMP, ausgeführt werden, um die überschüssigen Teile der Gate-Dielektrikumsschicht 94, der Sperrschicht 96, der Austrittsarbeitsschicht 98, der Saatschicht und der Gate-Elektrode 99 zu entfernen, wobei diese überschüssigen Teile über der Oberseite des ersten ILDs 90 liegen. Die sich ergebenden verbleibenden Teile der Gate-Dielektrikumsschicht 94, der Sperrschicht 96, der Austrittsarbeitsschicht 98, der Saatschicht und der Gate-Elektrode 99 bilden somit die Ersatz-Gate-Struktur 97 des sich ergebenden FinFET-Bauelements 100. Nun ist auf Grund der konkaven oberen Oberfläche 62U (siehe 14A) der Isolierregionen die Unterseite der Metall-Gate-Struktur 97 gekrümmt (z. B. nach unten in die Isolierregion 62 hinein gekrümmt), wie in 15A abgebildet. 15B bildet Teile der Metall-Gate-Struktur 97 ab, die direkt über der Finne 64 angeordnet sind.
  • Der Fachmann wird ohne Weiteres erkennen, dass eine zusätzliche Verarbeitung, wie etwa eine Verarbeitung, um Gate-Kontaktstifte, Source-/Drain-Kontaktstifte und Interconnect-Strukturen zu bilden, nach dem Verarbeitungsschritt aus 15A und 15B ausgeführt werden kann, um die Produktion des FinFET-Bauelements 100 fertigzustellen. Einzelheiten werden hier nicht besprochen.
  • 16A, 16B, 17A, 17B, 18A, 18B, 19A und 19B bilden Querschnittsansichten eines FinFET-Bauelements 100A in diversen Produktionsphasen bei einer Ausführungsform ab. Das FinFET-Bauelement 100A in 16A und 16B ist ähnlich wie das FinFET-Bauelement 100 in 10A und 10B. Mit anderen Worten folgt die Verarbeitung aus 16A und 16B auf den Verarbeitungsschritt aus 9A und 9B. Insbesondere wird im Vergleich zu 10A und 10B die seitliche Ätzrate des anisotropen Ätzprozesses angepasst (z. B. reduziert), so dass die Seitenwände der Dummy-Gate-Struktur 75 und die Seitenwände des Gate-Füllmaterials 73 von verbleibenden Teilen des Gate-Füllmaterials 73 in 16A und 16B abgedeckt werden. Bei einer anderen Ausführungsform können die Form und die Stelle des Gate-Füllmaterials 73, die in 16A und 16B abgebildet sind, direkt nach dem Abscheidungsprozess von unten nach oben gebildet werden, um das Gate-Füllmaterial 73 zu bilden, und es wird kein zusätzlicher Ätzprozess ausgeführt, um das Gate-Füllmaterial 73 zu gestalten, um die Struktur zu bilden, die in 16A und 16B abgebildet ist.
  • Als Nächstes werden in 17A und 17B die Gate-Abstandshalter 87, die Source-/Drain-Regionen 80, die CESL 89 und das erste ILD 90 unter Verwendung der gleichen oder ähnlicher Verarbeitungsschritte wie in 11A, 11B, 12A und 12B abgebildet gebildet. Ein Planarisierungsprozess, wie etwa CMP, kann als Nächstes ausgeführt werden, um die Maske 70 zu entfernen, und um eine koplanare obere Oberfläche zwischen der Gate-Elektrode 68, den Gate-Abstandshaltern 87, der CESL 89 und dem ersten ILD 90 zu erreichen.
  • Als Nächstes wird der erste Ätzprozess ausgeführt, um die Dummy-Gate-Elektrode 68 zu entfernen, ähnlich wie 13A und 13B. Nach dem ersten Ätzprozess werden die Vertiefungen 88 gebildet. Es sei zu beachten, dass im Vergleich zu 13A Teile des Gate-Füllmaterials 73 zurückbleiben, welche die gesamten inneren Seitenwände (z. B. die Seitenwände, die dem Gate-Füllmaterial 73 zugewandt sind) der Gate-Abstandshalter 87 abdecken. Mit anderen Worten erstreckt sich das Gate-Füllmaterial 73 durchgehend von einer oberen Oberfläche des Gate-Abstandshalters 87 bis zur oberen Oberfläche der Isolierregionen 62 in der Querschnittsansicht aus 17A und erstreckt sich durchgehend von der oberen Oberfläche des Gate-Abstandshalters 87 zur oberen Oberfläche des Gate-Dielektrikums 66 in der Querschnittsansicht aus 17B.
  • Als Nächstes wird in 18A und 18B der zweite Ätzprozess ausgeführt, um Teile des Gate-Füllmaterials 73 zu entfernen. Bei einigen Ausführungsformen ist der zweite Ätzprozess ein Plasmaätzprozess, der gleich oder ähnlich wie der aus 14A und 14B ist. Die Vorspannungsleistung des Plasmaätzprozesses kann angepasst werden, um ein angestrebtes Anisotropieniveau (z. B. ein angestrebtes Niveau der seitlichen Ätzrate) zu erreichen. Wie in 18A und 18B abgebildet, bedecken die verbleibenden Teile des Gate-Füllmaterials 73 nach dem zweiten Ätzprozess die gesamten inneren Seitenwände der Gate-Abstandshalter 87. Die unteren Teile 73L des verbleibenden Gate-Füllmaterials 73 sind dicker als die oberen Teile 73U des verbleibenden Gate-Füllmaterials 73. Die inneren Seitenwände der unteren Teile 73L des verbleibenden Gate-Füllmaterials 73 (z. B. die den Vertiefungen 88 zugewandt sind) sind in Richtung auf eine Mittelachse 88C der Vertiefung 88 geneigt oder gekrümmt. Die inneren Seitenwände der oberen Teile 73U können gerade (z. B. rechtwinklig zur oberen Oberfläche des Substrats) sein oder können in Richtung auf die Mittelachse 88C der Vertiefung 88 geneigt sein, während sich das Gate-Füllmaterial 73 in Richtung auf Isolierregionen 62 erstreckt.
  • Bei einigen Ausführungsformen weist das Gate-Füllmaterial 73 nach dem zweiten Ätzprozess einen ersten Teil direkt über der Finne auf (siehe z. B. 73 in 18B), wobei eine Dicke des ersten Teils gleich bleibt, während sich der erste Teil von einer oberen Oberfläche der Gate-Abstandshalter 87 bis zu einer oberen Oberfläche der Finne 64 erstreckt. Das Gate-Füllmaterial 73 weist ferner einen zweiten Teil (siehe z. B. 73 in 18A) auf einer ersten Seite der Finne auf, wo der zweite Teil die Isolierregionen 62 berührt, und eine Dicke des zweiten Teils nimmt zu, während sich der zweite Teil in Richtung auf die Isolierregionen 62 erstreckt.
  • Es sei zu beachten, dass in 18A eine mittlere Fläche der oberen Oberfläche der Isolierregionen 62, die durch die Vertiefung 88 freigelegt wird, eine gekrümmte (z. B. konkave) obere Oberfläche 62U2 hat, beispielsweise auf Grund eines Überätzens des zweiten Ätzprozesses. Die obere Oberfläche 62U1 der Isolierregionen, die unter dem unteren Teil 73L des Gate-Füllmaterials 73 liegt (z. B. davon abgedeckt ist), ist im Wesentlichen flach, da sie vor dem zweiten Ätzprozess geschützt ist.
  • Als Nächstes wird in 19A und 19B die Metall-Gate-Struktur 97 gebildet, um die Vertiefungen 88 auszufüllen, unter Verwendung der gleichen oder einer ähnlichen Verarbeitung wie in 15A und 15B. Einzelheiten werden hier nicht wiederholt.
  • 19C bildet eine vergrößerte Ansicht einer Fläche 79 in 19A ab. Wie in 19C abgebildet, ist die Unterseite der Metall-Gate-Struktur 97 gekrümmt und erstreckt sich in die Isolierregionen 62 hinein. Die obere Seitenwand 97S1 der Metall-Gate-Struktur 97 kann gerade sein, und die untere Seitenwand 97S2 der Metall-Gate-Struktur 97 kann in Richtung auf eine mittlere Achse 97C der Metall-Gate-Struktur 97 geneigt sein. Ein Winkel θD zwischen der unteren Seitenwand 97S2 und einer waagerechten Linie HL in 19C kann kleiner als ungefähr 90 Grad sein. Eine Höhe D3 des unteren Teils der Metall-Gate-Struktur 97, gemessen zwischen den Isolierregionen 62 und einer Stelle, an der die obere Seitenwand 97S1 auf die untere Seitenwand 97S2 trifft, beträgt bei einer Ausführungsform zwischen ungefähr o Ångström und ungefähr 1000 Ångström. Eine Dicke W3 des unteren Teils des Gate-Füllmaterials 73, gemessen an einer Grenzfläche zwischen dem Gate-Füllmaterial 73 und den Isolierregionen 62, beträgt bei einer Ausführungsform zwischen ungefähr o Ångström und ungefähr 500 Ångström.
  • 20A, 20B, 21A und 21B bilden Querschnittsansichten eines FinFET-Bauelements 100B in diversen Produktionsphasen bei einer Ausführungsform ab. Das FinFET-Bauelement 100B in 20A und 20B ist ähnlich wie das FinFET-Bauelement 100 in 13A und 13B, wobei jedoch die Prozessbedingung des zweiten Ätzprozesses derart angepasst ist, dass nach dem zweiten Ätzprozess nur die unteren Teile 73L des Gate-Füllmaterials 73 übrig sind. In 20A hat eine Fläche der oberen Oberfläche der Isolierregionen 62, wobei diese Fläche durch die Vertiefung 88 freigelegt wird, eine gekrümmte (z. B. konkave) obere Oberfläche 62U2 beispielsweise auf Grund eines Überätzens des zweiten Ätzprozesses. Die obere Oberfläche 62U1 der Isolierregionen, die unter dem unteren Teil 73L des Gate-Füllmaterials 73 liegt (z. B. davon abgedeckt ist), ist im Wesentlichen flach, da sie vor dem zweiten Ätzprozess geschützt ist.
  • Als Nächstes werden in 21A und 21B die Metall-Gate-Strukturen 97 in den Vertiefungen 88 unter Verwendung der gleichen oder einer ähnlichen Verarbeitung wie in 15A und 15B gebildet. In 21A beträgt eine Breite W2 der unteren Teile 73L des Gate-Füllmaterials 73 zwischen ungefähr o Ängström und ungefähr 500 Ångström. Eine Höhe D2 der unteren Teile 73L, welche die gleiche wie die Höhe der unteren Teile 97L der Metall-Gate-Struktur 97 ist, beträgt zwischen ungefähr o Ångström und ungefähr 1000 Ängström. Es sei zu beachten, dass die oberen Teile der Metall-Gate-Struktur 97 gerade Seitenwände haben, und die unteren Teile der Metall-Gate-Strukturen 97 geneigte oder gekrümmte Seitenwände haben. In 21A ist eine Unterseite der Metall-Gate-Struktur 97 gekrümmt und erstreckt sich in die Isolierregionen 62 hinein.
  • 22A bis 22C bilden Querschnittsansichten diverser Ausführungsformen des Bodenteils der Metall-Gate-Struktur 97 entlang dem Querschnitt D-D ab. Durch Anpassen des zweiten Ätzprozesses (z. B. durch Regeln der Vorspannung, um die seitliche Ätzrate zu regeln, und/oder durch Abstimmen der Selektivität des zweiten Ätzprozesses) können unterschiedliche Formen und/oder Größen für die verbleibenden Teile des Gate-Füllmaterials 73 (siehe z. B. 13A, 17A, 20A) erreicht werden, um die Form/Größe des Bodenteils der Metall-Gate-Struktur 97 zu regeln. Beispielsweise läuft in 22A der Bodenteil der Metall-Gate-Struktur 97 spitz zu und hat eine gekrümmte Unterseite. In 22B hat die Metall-Gate-Struktur 97 geneigte Seitenwände, und eine Unterseite 97B der Metall-Gate-Struktur 97 hat eine leichte Vertiefung in der Mitte. In 22C hat das Bodenteil der Metall-Gate-Struktur 97 geneigte Seitenwände und eine flache Unterseite 97B. Ein Winkel zwischen der Unterseite 97B und einer jeweiligen Seitenwand 97S der Metall-Gate-Struktur 97, der in 22A, 22B und 22C jeweils mit θg1, θg2, und θg3 bezeichnet ist, ist größer als ungefähr 90 Grad.
  • 23A, 23B, 24A, 24B bilden diverse Ansichten (z. B. Querschnittsansicht, Draufsicht) eines FinFET-Bauelements 100C in diversen Produktionsphasen bei einer Ausführungsform ab. Das FinFET-Bauelement 100C ist ähnlich wie das FinFET-Bauelement 100, 100A oder 100B, verfügt jedoch über Dummy-Finnen 64D, die gebildet sind, um das Risiko eines Zusammenfallens für die hängende Dummy-Gate-Struktur 75 zu verhindern oder zu reduzieren, oder alternativ größere Abstände zwischen angrenzenden Finnen 64 oder zwischen einer Finne 64 und einer Kante 68S der Dummy-Gate-Struktur 75 zu ermöglichen. Insbesondere ist 23A ähnlich wie 7C, und 23B ist ähnlich wie 7F, wobei jedoch Dummy-Finnen 64D zwischen einigen angrenzenden Finnen 64 gebildet sind, und/oder an der Kante 68S der Dummy-Gate-Struktur 75 gebildet sind. Bei einigen Ausführungsformen erstreckt sich eine äußere Seitenwand 64DS der Dummy-Finne 64D weiter von der äußeren Finne 64 als die Kante 68S.
  • Die Dummy-Finnen 64D können aus einem beliebigen geeigneten Material, wie etwa aus dem gleichen Material (z. B. einem Halbleitermaterial) wie die Finne 64, oder aus einem anderen Material (z. B. einem dielektrischen Material, wie etwa Siliziumoxid, Siliziumnitrid) als die Finne 64 gebildet sein. Bei einigen Ausführungsformen sind die Dummy-Finnen 64D aus einem einzigen Material gebildet. Bei anderen Ausführungsformen sind die Dummy-Finnen 64D durch zwei oder mehrere Materialien (z. B. zwei oder mehrere Schichten von verschiedenen Materialien) gebildet. Die Dummy-Finnen 64D sind bei einigen Ausführungsformen durch ein siliziumbasiertes Material gebildet. Bei anderen Ausführungsformen sind die Dummy-Finnen 64D unter Verwendung eines dielektrischen Materials, wie etwa eines Metalloxids (z. B. HfO, TaN, dergleichen oder Kombinationen davon) gebildet. Die Dummy-Finne 64D ist elektrisch isoliert, und bei der abgebildeten Ausführungsform sind keine Source-/Drain-Regionen auf/in den Dummy-Finnen 64D gebildet.
  • Auf Grund der Dummy-Finnen 64D dazwischen kann der Abstand WA zwischen zwei Finnen 64, die auf gegenüberliegenden Seiten der Dummy-Finne 64D angeordnet sind, über den Höchstwert hinaus (z. B. 200 nm) für den Abstand W1 (siehe 7C für Designs ohne die Dummy-Finne 64D) erhöht werden. Beispielsweise kann der Abstand WA zwischen den Finnen 64 auf einen Wert erhöht werden, der größer als 200 nm ist, während ein Abstand Wa und ein Abstand Wa', die kleiner als ungefähr 200 nm sind, weiter eingehalten werden, um das Risiko, dass die Finne zusammenfällt, zu reduzieren, wobei Wa und Wa' die Abstände zwischen der Dummy-Finne 64D und der jeweiligen Finne 64 sind. Ähnlich kann der Abstand WB zwischen einer äußeren Finne 64 und der Kante 68S auf einen Wert erhöht werden, der größer als der Höchstwert (z. B. ungefähr 100 nm) für den Abstand W2 (siehe 7C) ist, während ein Abstand Wb eingehalten wird, der kleiner als ungefähr 100 nm ist, um das Risiko, dass die Finne zusammenfällt, zu reduzieren, wobei Wb der Abstand zwischen der äußeren Finne 64 und der Dummy-Finne 64D ist. 23B bildet eine Querschnittsansicht des FinFET-Bauelements 100C über den Querschnitt F-F ab, der die Kanalregion der Finnen 64 entlang einer Ebene überkreuzt, die zur Oberseite des Substrats 50 parallel ist. Wie in 23B abgebildet, können die Dummy-Finnen 64D kürzer als die Finnen 64 sein und können in einer Region R2 mit Dummy-Finnen gebildet sein, wohingegen die Regionen R1 keine Dummy-Finnen 64D haben. Bei anderen Ausführungsformen sind Dummy-Finnen 64D in den beiden Regionen R1 und R2 gebildet und können die gleiche Länge wie die Finnen 64 haben.
  • 24A und 24B bilden entsprechende Querschnittsansichten des FinFET-Bauelements 100C ab, nachdem die Metall-Gate-Strukturen 97 gebildet wurden, nach den gleichen oder ähnlichen Verarbeitungsschritten wie zuvor besprochen. 24A zeigt die Metall-Gate-Struktur 97, und 24B bildet ferner die Gate-Abstandshalter 87 und die Source-/Drain-Regionen 80 ab.
  • 25 bis 30 bilden Querschnittsansichten eines FinFET-Bauelements 200 in diversen Produktionsphasen bei einer Ausführungsform ab. Das abgebildete FinFET-Bauelement 200 kann eine Querschnittsansicht eines Teils beispielsweise des FinFET-Bauelements 100A oder 100B entlang eines Querschnitts E2-E2 sein, der in 16A (ebenfalls in 8A) abgebildet ist. Es sei zu beachten, dass der Querschnitt E2-E2 über einen unteren Teil (z. B. einen spitz zulaufenden unteren Teil) der Gate-Elektrode 68 geht.
  • Mit Bezug auf 25 befindet sich das FinFET-Bauelement 200 in einem gleichen oder ähnlichen Verarbeitungsschritt aus 8A und 8B. Auf Grund der Stelle des Querschnitts E2-E2 (z. B. nahe am Ende der spitz zulaufenden Gate-Elektrode 68) wird die Gate-Elektrode 68 als dünner Streifen gezeigt. Es sei zu beachten, dass der Einfachheit halber nur die Teile der Gate-Elektrode 68 zwischen den Finnen 64 in 25 bis 30 abgebildet sind. 25 bildet auch die Eckregionen 68C der Gate-Elektrode 68 ab, die sich von der Längsachse 68A der Gate-Elektrode 68 weg erstrecken, so dass der Querschnitt der Gate-Elektrode 68 in 25 eine konvexe Form hat. Die Form der Eckregionen 68C wird durch den Ätzprozess (siehe z. B. 7A) bewirkt, um die hängende Dummy-Gate-Struktur 75 zu bilden, weil der Ätzprozess eine langsamere Ätzrate in den Eckregionen (z. B. den Regionen von 68C) haben kann.
  • Als Nächstes wird in 26 das Gate-Füllmaterial 73 gebildet. Das Gate-Füllmaterial 73 kann aus ähnlichen Gründen (z. B. langsamere Ätzrate in den Eckregionen) auch Eckregionen 73C ähnlich wie die Eckregionen 68C haben. Daher kann 26 dem Verarbeitungsschritt aus 16A und 16B entsprechen.
  • Als Nächstes werden in 27 die Gate-Abstandshalter 87 entlang den Seitenwänden des Gate-Füllmaterials 73 gebildet, und die Source-/Drain-Regionen 80 werden über den Finnen 64 gebildet. Auf Grund des konformen Abscheidungsprozesses und/oder des Ätzprozesses, um die Gate-Abstandshalter 87 zu bilden, haben die Gate-Abstandshalter 87 ähnliche Eckregionen.
  • Als Nächstes wird in 28 die Gate-Elektrode 68 durch den ersten Ätzprozess entfernt, und die Vertiefungen 88 werden gebildet. Daher kann 28 dem Verarbeitungsschritt aus 17A und 17B entsprechen.
  • Als Nächstes wird in 29 der zweite Ätzprozess ausgeführt, um die Teile des Gate-Füllmaterials 73 zu entfernen, und die übrigen Teile des Gate-Füllmaterials 73 werden entlang den inneren Seitenwänden des Gate-Abstandshalters 87 angeordnet. Es sei zu beachten, dass auf Grund der langsameren Ätzrate des Gate-Füllmaterials 73 in den Eckregionen nach dem zweiten Ätzprozess die inneren Seitenwände 73S des Gate-Füllmaterials 73 in den Eckregionen in Richtung auf eine jeweilige Mittelachse 88A der Vertiefung gebogen sind. Daher hat nun jede der Vertiefungen 88 einen konvex gestalteten Querschnitt. 29 kann dem Verarbeitungsschritt aus 18A und 18B entsprechen.
  • Als Nächstes wird in 30 die Metall-Gate-Struktur 97 gebildet, um die Vertiefung 88 auszufüllen. Es sei zu beachten, dass da die Vertiefungen 88 eine konvexe Form haben, die Metall-Gate-Strukturen 97 ebenfalls eine konvexe Form haben. Folglich ist ein Winkel 0" zwischen zwei angrenzenden Seiten in der Eckregion der Metall-Gate-Struktur 97 größer als ungefähr 90 Grad und kleiner als ungefähr 180 Grad. Auf Grund der konvexen Form der Metall-Gate-Struktur 97 sind die Eckregionen der Metall-Gate-Strukturen 97 in Richtung auf eine Mittelachse 97A der Metall-Gate-Struktur 97 nach innen gebogen, also von den Source-/Drain-Regionen 80 entfernt. Dies erhöht vorteilhaft den Abstand zwischen den Metall-Gate-Strukturen 97 und den Source-/Drain-Regionen 80 und reduziert den Leckstrom (z. B. Leckstrom zwischen den Gate- und den Source-/Drain-Regionen) des gebildeten FinFET-Bauelements. Dagegen können ohne die derzeit offenbarten Bildungsverfahren die Metall-Gate-Strukturen 97 Eckregionen haben, die sich in Richtung auf die Source-/Drain-Regionen 80 nach außen erstrecken und einen erhöhten Leckstrom haben können.
  • 31 bildet eine Querschnittsansicht eines FinFET-Bauelements 200A bei einer Ausführungsform ab. Das FinFET-Bauelement 200A ist ähnlich wie das FinFET-Bauelement 200 in 30, jedoch mit dem Gate-Füllmaterial 73 nur in den Eckregionen, was auf eine höhere seitliche Ätzrate des Ätzprozesses zurückzuführen sein kann.
  • 32 bildet eine Querschnittsansicht eines FinFET-Bauelements 200B bei einer Ausführungsform ab. Das FinFET-Bauelement 200B ist ähnlich wie das FinFET-Bauelement 200 in 30, wobei jedoch das Gate-Füllmaterial 73 ganz entfernt ist. Es sei zu beachten, dass auf Grund des Überätzens, um das Gate-Füllmaterial 73 ganz zu entfernen, die Eckregionen des Gate-Abstandshalters 87 nach innen gebogen sind, was wiederum bewirkt, dass der Querschnitt der Metall-Gate-Struktur 97 eine konvexe Form hat.
  • 33 bildet ein Ablaufschema eines Verfahrens 1000 zum Bilden eines Halbleiterbauelements gemäß einigen Ausführungsformen ab. Es versteht sich, dass das Verfahren der Ausführungsform, das in 33 gezeigt wird, nur ein Beispiel von vielen möglichen Verfahrensausführungsformen ist. Der Fachmann wird zahlreiche Varianten, Alternativen und Änderungen erkennen. Beispielsweise können diverse Schritte, wie in 33 abgebildet, hinzugefügt, entfernt, ersetzt, umgestellt und wiederholt werden.
  • Mit Bezug auf 33 wird in Schritt 1010 eine Finne gebildet, die über einem Substrat übersteht. In Schritt 1020 werden Isolierregionen auf gegenüberliegenden Seiten der Finne gebildet. In Schritt 1030 wird eine Dummy-Gate-Elektrode über der Finne gebildet. In Schritt 1040 werden die unteren Teile der Dummy-Gate-Elektrode in der Nähe der Isolierregionen entfernt, wobei nach dem Entfernen der unteren Teile eine Lücke zwischen den Isolierregionen und einer unteren Oberfläche der Dummy-Gate-Elektrode, die den Isolierregionen zugewandt ist, besteht. In Schritt 1050 wird die Lücke mit einem Gate-Füllmaterial ausgefüllt. In Schritt 1060 werden nach dem Ausfüllen der Lücke Gate-Abstandshalter entlang den Seitenwänden der Dummy-Gate-Elektrode und entlang den Seitenwänden des Gate-Füllmaterials gebildet. In Schritt 1070 werden die Dummy-Gate-Elektrode und das Gate-Füllmaterial durch ein Metall-Gate ersetzt.
  • Die Ausführungsformen können Vorteile erreichen. Während der Halbleiterherstellungsprozess beispielsweise weitere Fortschritte macht, verringert sich die Größe der Merkmale weiter. Wenn der Abstand zwischen den Finnen immer kleiner wird, ist es immer schwieriger, Material zwischen den Finnen abzuscheiden. Leerstellen bzw. leere Räume können in dem Material, das zwischen den Finnen abgeschieden wird, insbesondere in der Nähe des Bodens der Finne gebildet werden. Bei dem Prozess des Bildens der Gate-Elektrode 68, falls die Gate-Elektrodenschicht Leerstellen darin hat, kann es sein, dass die Gate-Elektrode 68 nach dem Strukturieren Leerstellen, insbesondere auf dem Boden der Gate-Elektrode 68, hat. Bei einer nachfolgenden Verarbeitung werden die Gate-Abstandshalter 87 entlang den Seitenwänden der Gate-Elektrode 68 gebildet. Falls es Leerstellen an den Seitenwänden der Gate-Elektrode 68 gibt, füllt das Material des Gate-Abstandshalters 87 (z. B. Siliziumnitrid) diese Leerstellen aus. Bei dem nachfolgenden Ersatz-Gate-Prozess wird die Gate-Elektrode 68 entfernt und durch die Gate-Materialien ersetzt. Das Material (z. B. Siliziumnitrid) des Gate-Abstandshalters 87, das die Leerstellen gefüllt hat, wird jedoch nicht mit der Gate-Elektrode 68 abgeätzt und verbleibt in der fertigen Metall-Gate-Struktur 97. Dies kann einen Defekt oder einen hohen Widerstand der Metall-Gate-Struktur 97 verursachen. Dagegen ist es bei den hier offenbarten Verfahren durch das Bilden der hängenden Dummy-Gate-Struktur und durch das Ausfüllen der Lücke G mit dem Dummy-Gate-Füllmaterial 73 weniger wahrscheinlich, dass sich Leerstellen unter der Gate-Elektrode 68 (auf Grund der Abscheidung von unten nach oben) bilden, und eventuelle Leerstellen an den Seitenwänden der Gate-Elektrode 68 werden mit dem Dummy-Gate-Füllmaterial 73 ausgefüllt, wobei das Dummy-Gate-Füllmaterial 73 in dem nachfolgenden Ersatz-Gate-Prozess ebenfalls entfernt wird. Daher wird das Problem der Leerstellen an den Seitenwänden der Gate-Elektrode 68, z. B. ein Defekt oder ein erhöhter Gate-Widerstand der Metall-Gate-Struktur 97, vermieden oder reduziert. Zudem vergrößern, wie in 25 bis 30 abgebildet, die Verfahren der offenbarten Ausführungsformen den Abstand zwischen der Metall-Gate-Struktur und den Source-/Drain-Regionen 80, wodurch der Leckstrom des gebildeten FinFET-Bauelements reduziert wird.
  • Bei einer Ausführungsform umfasst ein Verfahren zum Bilden eines Halbleiterbauelements folgende Schritte: Bilden einer Finne, die über dem Substrat übersteht; Bilden von Isolierregionen auf gegenüberliegenden Seiten der Finne; Bilden einer Dummy-Gate-Elektrode über der Finne; Entfernen der unteren Teile der Dummy-Gate-Elektrode in der Nähe der Isolierregionen, wobei nach dem Entfernen der unteren Teile eine Lücke zwischen den Isolierregionen und einer unteren Oberfläche der Dummy-Gate-Elektrode, die den Isolierregionen zugewandt ist, besteht; Ausfüllen der Lücke mit einem Gate-Füllmaterial; nach dem Ausfüllen der Lücke, Bilden von Gate-Abstandshaltern entlang den Seitenwänden der Dummy-Gate-Elektrode und entlang den Seitenwänden des Gate-Füllmaterials; und Ersetzen der Dummy-Gate-Elektrode und des Gate-Füllmaterials mit einem Metall-Gate. Bei einer Ausführungsform umfasst das Entfernen der unteren Teile der Dummy-Gate-Elektrode folgende Schritte: Bilden einer dielektrischen Schicht über den oberen Teilen der Dummy-Gate-Elektrode, wobei die unteren Teile der Dummy-Gate-Elektrode durch die dielektrische Schicht freigelegt werden; und Ausführen eines Ätzprozesses, wobei eine erste Ätzrate der dielektrischen Schicht langsamer als eine zweite Ätzrate der Dummy-Gate-Elektrode ist. Bei einer Ausführungsform ist der Ätzprozess ein Plasmaätzprozess, wobei das Ausführen des Ätzprozesses das Regeln einer seitlichen Ätzrate des Plasmaätzprozesses durch Abstimmen einer Vorspannung des Plasmaätzprozesses umfasst. Bei einer Ausführungsform umfasst das Ausfüllen der Lücke folgende Schritte: Abscheiden des Gate-Füllmaterials auf den Isolierregionen, wobei das Gate-Füllmaterial die Lücke ausfüllt und sich entlang den Seitenwänden der Dummy-Gate-Elektrode erstreckt; und nach dem Abscheiden des Gate-Füllmaterials, Ausführen eines anisotropen Ätzprozesses, um Teile des Gate-Füllmaterials zu entfernen. Bei einer Ausführungsform erstrecken sich die verbleibenden Teile des Gate-Füllmaterials nach dem anisotropen Ätzprozess von der unteren Oberfläche der Dummy-Gate-Elektrode bis zu den Isolierregionen, und eine oberste Oberfläche der verbleibenden Teile des Gate-Füllmaterials berührt die untere Oberfläche der Dummy-Gate-Elektrode. Bei einer Ausführungsform bedecken die verbleibenden Teile des Gate-Füllmaterials nach dem anisotropen Ätzprozess die Seitenwände der Dummy-Gate-Elektrode und erstrecken sich von einer oberen Oberfläche der Dummy-Gate-Elektrode bis zu den Isolierregionen. Bei einer Ausführungsform umfasst das Ersetzen der Dummy-Gate-Elektrode und des Gate-Füllmaterials folgende Schritte: Ausführen eines ersten Ätzprozesses, um die Dummy-Gate-Elektrode zu entfernen, wobei das Gate-Füllmaterial nach dem ersten Ätzprozess freigelegt wird; Ausführen eines zweiten Ätzprozesses, um mindestens Teile des Gate-Füllmaterials zu entfernen, wodurch eine Öffnung zwischen den Gate-Abstandshaltern gebildet wird; und Bilden des Metall-Gates in der Öffnung. Bei einer Ausführungsform umfasst das Bilden des Metall-Gates folgende Schritte: Auskleiden der Seitenwände und eines Bodens der Öffnung mit der Gate-Dielektrikumsschicht; Bilden einer Sperrschicht über der Gate-Dielektrikumsschicht; Bilden einer Austrittsarbeitsschicht über der Sperrschicht; und nach dem Bilden der Austrittsarbeitsschicht, Ausfüllen der Öffnung mit einem Metallmaterial. Bei einer Ausführungsform umfasst das Ausführen des zweiten Ätzprozesses das Ausführen eines Plasmaätzprozesses unter Verwendung einer Gasquelle, die ein Ätzgas, ein Passivierungsgas und ein Trägergas umfasst, wobei das Ätzgas Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6 oder H2 enthält, das Passivierungsgas N2, O2, CO2, SO2, CO oder SiCl4 enthält, und das Trägergas ein Schutzgas enthält. Bei einer Ausführungsform erstrecken sich nach dem zweiten Ätzprozess die verbleibenden Teile des Gate-Füllmaterials von einer oberen Oberfläche des Gate-Abstandshalters bis zu den Isolierregionen, wobei ein Abstand, gemessen zwischen den unteren Seitenwänden der verbleibenden Teile des Gate-Füllmaterials, die dem Metall-Gate zugewandt sind, abnimmt, wenn sich die verbleibenden Teile des Gate-Füllmaterials in Richtung auf die Isolierregionen erstrecken. Bei einer Ausführungsform bedecken die verbleibenden Teile des Gate-Füllmaterials nach dem zweiten Ätzprozess die unteren Seitenwände des Gate-Abstandshalters, während die oberen Seitenwände des Gate-Abstandshalters freigelegt werden, wobei ein oberer Teil des Metall-Gates die Gate-Abstandshalter berührt, und ein unterer Teil des Metall-Gates die verbleibenden Teile des Gate-Füllmaterials berührt.
  • Bei einer Ausführungsform umfasst ein Verfahren zum Bilden eines Halbleiterbauelements folgende Schritte: Bilden einer Dummy-Gate-Elektrode über einer Finne, wobei die Finne über ein Substrat übersteht und zwischen Isolierregionen eingeschoben ist; Reduzieren einer Höhe der Dummy-Gate-Elektrode durch Entfernen eines unteren Teils der Dummy-Gate-Elektrode, wobei nach dem Reduzieren der Höhe eine Lücke zwischen der Dummy-Gate-Elektrode und den Isolierregionen besteht; Bilden eines Gate-Füllmaterials in der Lücke unter der Dummy-Gate-Elektrode; Bilden von Gate-Abstandshaltern auf gegenüberliegenden Seiten der Dummy-Gate-Elektrode und auf gegenüberliegenden Seiten des Gate-Füllmaterials; nach dem Bilden der Gate-Abstandshalter, Entfernen der Dummy-Gate-Elektrode und Entfernen mindestens eines Teils des Gate-Füllmaterials, um eine Öffnung zwischen den Gate-Abstandshaltern zu bilden; und Bilden eines Metall-Gates in der Öffnung. Bei einer Ausführungsform bleibt ein Abstand, gemessen zwischen einer oberen Oberfläche der Isolierregionen und einer oberen Oberfläche der Dummy-Gate-Elektrode distal zu den Isolierregionen, vor und nach dem Reduzieren der Höhe der Dummy-Gate-Elektrode gleich. Bei einer Ausführungsform wird das Gate-Füllmaterial gebildet, um die gleiche Breite wie die Dummy-Gate-Elektrode zu haben, so dass die Seitenwände der Dummy-Gate-Elektrode auf jeweilige Seitenwände des Gate-Füllmaterials ausgerichtet sind. Bei einer Ausführungsform wird das Gate-Füllmaterial gebildet, um die Lücke auszufüllen und sich entlang den Seitenwänden der Dummy-Gate-Elektrode zu erstrecken. Bei einer Ausführungsform wird nach dem Entfernen mindestens eines Teils des Gate-Füllmaterials ein verbleibender Teil des Gate-Füllmaterials zwischen dem Metall-Gate und den Gate-Abstandshaltern eingeschoben, wobei ein unterer Teil des Metall-Gates in der Nähe der Isolierregionen eine Breite hat, die abnimmt, wenn sich das Metall-Gate in Richtung auf die Isolierregionen erstreckt.
  • Bei einer Ausführungsform weist ein Halbleiterbauelement Folgendes auf: eine Finne, die über dem Substrat übersteht; Isolierregionen auf gegenüberliegenden Seiten der Finne; eine Gate-Struktur über der Finne; Gate-Abstandshalter entlang den Seitenwänden der Gate-Struktur; und ein Gate-Füllmaterial zwischen der Gate-Struktur und den Gate-Abstandshaltern, wobei ein Abstand zwischen gegenüberliegenden unteren Seitenwänden des Gate-Füllmaterials, die der Gate-Struktur zugewandt sind, abnimmt, wenn sich das Gate-Füllmaterial in Richtung auf die Isolierregionen erstreckt. Bei einer Ausführungsform ist das Gate-Füllmaterial auf den Isolierregionen angeordnet und berührt diese, wobei das Gate-Füllmaterial die unteren Seitenwände des Gate-Abstandshalters abdeckt und die obere Seitenwände des Gate-Abstandshalters freilegt. Bei einer Ausführungsform nimmt eine Dicke des Gate-Füllmaterials zu, wenn sich das Gate-Füllmaterial in Richtung auf die Isolierregionen erstreckt. Bei einer Ausführungsform trennt das Gate-Füllmaterial die Gate-Struktur von den Gate-Abstandshaltern, wobei das Gate-Füllmaterial Folgendes umfasst: einen ersten Teil direkt über der Finne, wobei eine Dicke des ersten Teils gleich bleibt, während sich der erste Teil von einer oberen Oberfläche des Gate-Abstandshalters zu einer oberen Oberfläche der Finne erstreckt; und einen zweiten Teil auf einer ersten Seite der Finne, und der die Isolierregionen berührt, wobei eine Dicke des zweiten Teils zunimmt, während sich der zweite Teil in Richtung auf die Isolierregionen erstreckt.
  • Das Vorstehende erläutert die Merkmale von mehreren Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann wird erkennen, dass er die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Entwerfen oder Ändern von anderen Prozessen und Strukturen zum Ausführen der gleichen Zwecke und/oder zum Erreichen der gleichen Vorteile der hier eingeführten Ausführungsformen verwenden kann. Der Fachmann wird auch erkennen, dass diese gleichwertigen Konstruktionen Geist und Umfang der vorliegenden Offenbarung nicht verlassen, und dass er diverse Änderungen, Ersetzungen und Abänderungen daran vornehmen kann, ohne Geist und Umfang der vorliegenden Offenbarung zu verlassen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/928812 [0001]

Claims (20)

  1. Verfahren zum Bilden eines Halbleiterbauelements, wobei das Verfahren folgende Schritte umfasst: Bilden einer Finne, die über einem Substrat übersteht; Bilden von Isolierregionen auf gegenüberliegenden Seiten der Finne; Bilden einer Dummy-Gate-Elektrode über der Finne; Entfernen von unteren Teilen der Dummy-Gate-Elektrode in der Nähe der Isolierregionen, wobei nach dem Entfernen der unteren Teile eine Lücke zwischen den Isolierregionen und einer unteren Oberfläche der Dummy-Gate-Elektrode, die den Isolierregionen zugewandt ist, besteht; Ausfüllen der Lücke mit einem Gate-Füllmaterial; nach dem Ausfüllen der Lücke, Bilden von Gate-Abstandshaltern entlang den Seitenwänden der Dummy-Gate-Elektrode und entlang den Seitenwänden des Gate-Füllmaterials; und Ersetzen der Dummy-Gate-Elektrode und des Gate-Füllmaterials durch ein Metall-Gate.
  2. Verfahren nach Anspruch 1, wobei das Entfernen von unteren Teilen der Dummy-Gate-Elektrode folgende Schritte umfasst: Bilden einer dielektrischen Schicht über den oberen Teilen der Dummy-Gate-Elektrode, wobei die unteren Teile der Dummy-Gate-Elektrode durch die dielektrische Schicht freigelegt werden; und Ausführen eines Ätzprozesses, wobei eine erste Ätzrate der dielektrischen Schicht langsamer als eine zweite Ätzrate der Dummy-Gate-Elektrode ist.
  3. Verfahren nach Anspruch 2, wobei der Ätzprozess ein Plasmaätzprozess ist, wobei das Ausführen des Ätzprozesses das Steuern einer seitlichen Ätzrate des Plasmaätzprozesses durch Abstimmen einer Vorspannung des Plasmaätzprozesses umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausfüllen der Lücke folgende Schritte umfasst: Abscheiden des Gate-Füllmaterials auf den Isolierregionen, wobei das Gate-Füllmaterial die Lücke ausfüllt und sich entlang den Seitenwänden der Dummy-Gate-Elektrode erstreckt; und nach dem Abscheiden des Gate-Füllmaterials, Ausführen eines anisotropen Ätzprozesses, um Teile des Gate-Füllmaterials zu entfernen.
  5. Verfahren nach Anspruch 4, wobei sich nach dem anisotropen Ätzprozess verbleibende Teile des Gate-Füllmaterials von der unteren Oberfläche der Dummy-Gate-Elektrode bis zu den Isolierregionen erstrecken, und eine oberste Oberfläche der verbleibenden Teile des Gate-Füllmaterials die untere Oberfläche der Dummy-Gate-Elektrode berührt.
  6. Verfahren nach Anspruch 4, wobei nach dem anisotropen Ätzprozess verbleibende Teile des Gate-Füllmaterials die Seitenwände der Dummy-Gate-Elektrode abdecken und sich von einer oberen Oberfläche der Dummy-Gate-Elektrode bis zu den Isolierregionen erstrecken.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ersetzen der Dummy-Gate-Elektrode und des Gate-Füllmaterials folgende Schritte umfasst: Ausführen eines ersten Ätzprozesses, um die Dummy-Gate-Elektrode zu entfernen, wobei das Gate-Füllmaterial nach dem ersten Ätzprozess freigelegt wird; Ausführen eines zweiten Ätzprozesses, um mindestens Teile des Gate-Füllmaterials zu entfernen, wodurch eine Öffnung zwischen den Gate-Abstandshaltern gebildet wird; und Bilden des Metall-Gates in der Öffnung.
  8. Verfahren nach Anspruch 7, wobei das Bilden des Metall-Gates folgende Schritte umfasst: Auskleiden der Seitenwände und eines Bodens der Öffnung mit der Gate-Dielektrikumsschicht; Bilden einer Sperrschicht über der Gate-Dielektrikumsschicht; Bilden einer Austrittsarbeitsschicht über der Sperrschicht; und nach dem Bilden der Austrittsarbeitsschicht, Ausfüllen der Öffnung mit einem Metallmaterial.
  9. Verfahren nach Anspruch 7 oder 8, wobei das Ausführen des zweiten Ätzprozesses das Ausführen eines Plasmaätzprozesses unter Verwendung einer Gasquelle umfasst, die ein Ätzgas, ein Passivierungsgas und ein Trägergas umfasst, wobei das Ätzgas Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6 oder H2 enthält, das Passivierungsgas N2, O2, CO2, SO2, CO oder SiCl4 enthält, und das Trägergas ein Schutzgas enthält.
  10. Verfahren nach einem der vorhergehenden Ansprüche 7 bis 9, wobei sich nach dem zweiten Ätzprozess die verbleibenden Teile des Gate-Füllmaterials von einer oberen Oberfläche des Gate-Abstandshalters bis zu den Isolierregionen erstrecken, wobei ein Abstand, gemessen zwischen den unteren Seitenwänden der verbleibenden Teile des Gate-Füllmaterials, die dem Metall-Gate zugewandt sind, abnimmt, während sich die verbleibenden Teile des Gate-Füllmaterials in Richtung auf die Isolierregionen erstrecken.
  11. Verfahren nach einem der vorhergehenden Ansprüche 7 bis 9, wobei nach dem zweiten Ätzprozess die verbleibenden Teile des Gate-Füllmaterials die unteren Seitenwände des Gate-Abstandshalters abdecken, während sie die oberen Seitenwände des Gate-Abstandshalters freilegen, wobei ein oberer Teil des Metall-Gates die Gate-Abstandshalter berührt, und ein unterer Teil des Metall-Gates die verbleibenden Teile des Gate-Füllmaterials berührt.
  12. Verfahren zum Bilden eines Halbleiterbauelements, wobei das Verfahren folgende Schritte umfasst: Bilden einer Dummy-Gate-Elektrode über einer Finne, wobei die Finne über ein Substrat übersteht und zwischen den Isolierregionen eingeschoben ist; Reduzieren einer Höhe der Dummy-Gate-Elektrode durch Entfernen eines unteren Teils der Dummy-Gate-Elektrode, wobei nach dem Reduzieren der Höhe eine Lücke zwischen der Dummy-Gate-Elektrode und den Isolierregionen besteht; Bilden eines Gate-Füllmaterials in der Lücke unter der Dummy-Gate-Elektrode; Bilden von Gate-Abstandshaltern auf gegenüberliegenden Seiten der Dummy-Gate-Elektrode und auf gegenüberliegenden Seiten des Gate-Füllmaterials; nach dem Bilden der Gate-Abstandshalter, Entfernen der Dummy-Gate-Elektrode und Entfernen mindestens eines Teils des Gate-Füllmaterials, um eine Öffnung zwischen den Gate-Abstandshaltern zu bilden; und Bilden eines Metall-Gates in der Öffnung.
  13. Verfahren nach Anspruch 12, wobei ein Abstand, gemessen zwischen einer oberen Oberfläche der Isolierregionen und einer oberen Oberfläche der Dummy-Gate-Elektrode distal von den Isolierregionen, vor und nach dem Reduzieren der Höhe der Dummy-Gate-Elektrode gleich bleibt.
  14. Verfahren nach Anspruch 12 oder 13, wobei das Gate-Füllmaterial gebildet wird, um die gleiche Breite wie die Dummy-Gate-Elektrode zu haben, so dass die Seitenwände der Dummy-Gate-Elektrode auf die jeweiligen Seitenwände des Gate-Füllmaterials ausgerichtet sind.
  15. Verfahren nach einem der vorhergehenden Ansprüche 12 bis 14, wobei das Gate-Füllmaterial gebildet wird, um die Lücke auszufüllen und sich entlang den Seitenwänden der Dummy-Gate-Elektrode zu erstrecken.
  16. Verfahren nach einem der vorhergehenden Ansprüche 12 bis 15, wobei nach dem Entfernen mindestens eines Teils des Gate-Füllmaterials ein verbleibender Teil des Gate-Füllmaterials zwischen dem Metall-Gate und den Gate-Abstandshaltern eingeschoben wird, wobei ein unterer Teil des Metall-Gates in der Nähe der Isolierregionen eine Breite aufweist, die abnimmt, während sich das Metall-Gate in Richtung auf die Isolierregionen erstreckt.
  17. Halbleiterbauelement, aufweisend: eine Finne, die über dem Substrat übersteht; Isolierregionen auf gegenüberliegenden Seiten der Finne; eine Gate-Struktur über der Finne; Gate-Abstandshalter entlang den Seitenwänden des Gate-Struktur; und ein Gate-Füllmaterial zwischen der Gate-Struktur und den Gate-Abstandshaltern, wobei ein Abstand zwischen gegenüberliegenden unteren Seitenwänden des Gate-Füllmaterials, die der Gate-Struktur zugewandt sind, abnimmt, während sich das Gate-Füllmaterial in Richtung auf die Isolierregionen erstreckt.
  18. Halbleiterbauelement nach Anspruch 17, wobei das Gate-Füllmaterial auf den Isolierregionen angeordnet ist und diese berührt, wobei das Gate-Füllmaterial die unteren Seitenwände der Gate-Abstandshalter abdeckt und die oberen Seitenwänden der Gate-Abstandshalter freilegt.
  19. Halbleiterbauelement nach Anspruch 18, wobei eine Dicke des Gate-Füllmaterials zunimmt, während sich das Gate-Füllmaterial in Richtung auf Isolierregionen erstreckt.
  20. Halbleiterbauelement nach einem der vorhergehenden Ansprüche 17 bis 19, wobei das Gate-Füllmaterial die Gate-Struktur von den Gate-Abstandshaltern trennt, wobei das Gate-Füllmaterial Folgendes aufweist: einen ersten Teil direkt über der Finne, wobei eine Dicke des ersten Teils gleich bleibt, während sich der erste Teil von einer oberen Oberfläche der Gate-Abstandshalter bis zu einer oberen Oberfläche der Finne erstreckt; und einen zweiten Teil auf einer ersten Seite der Finne, und der die Isolierregionen berührt, wobei eine Dicke des zweiten Teils zunimmt, während sich der zweite Teil in Richtung auf die Isolierregionen erstreckt.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116053274A (zh) * 2023-01-28 2023-05-02 合肥晶合集成电路股份有限公司 一种半导体集成器件及其制作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114121678B (zh) * 2022-01-27 2022-04-29 广东省大湾区集成电路与系统应用研究院 一种finfet的制造方法
CN116799005B (zh) * 2023-08-22 2023-11-28 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812577B2 (en) 2014-09-05 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
TWI641135B (zh) 2014-12-12 2018-11-11 聯華電子股份有限公司 具有磊晶結構之鰭狀場效電晶體
EP3238263B1 (de) 2014-12-22 2024-06-26 Tahoe Research, Ltd. Optimierung des gate-profils für leistung und gate-füllung
US10269651B2 (en) 2015-07-02 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
KR20170047953A (ko) 2015-10-26 2017-05-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
DE102017118193A1 (de) 2016-10-07 2018-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Verringerung des metallischen Gate-Überhangs durch Bilden einer oben breiten und unten schmalen Dummy-Gate-Elektrode

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116053274A (zh) * 2023-01-28 2023-05-02 合肥晶合集成电路股份有限公司 一种半导体集成器件及其制作方法

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