DE102017118193A1 - Verringerung des metallischen Gate-Überhangs durch Bilden einer oben breiten und unten schmalen Dummy-Gate-Elektrode - Google Patents

Verringerung des metallischen Gate-Überhangs durch Bilden einer oben breiten und unten schmalen Dummy-Gate-Elektrode Download PDF

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Abstract

Eine Polysiliziumschicht wird über einem Substrat gebildet. Die Polysiliziumschicht wird geätzt, um eine Dummy-Gate-Elektrode zu bilden, die einen oberen Abschnitt mit einer ersten seitlichen Abmessung und einen unteren Abschnitt mit einer zweiten seitlichen Abmessung aufweist. Die zweite seitliche Abmessung ist größer als oder gleich der ersten seitlichen Abmessung. Die Dummy-Gate-Elektrode wird mit einer metallischen Gate-Elektrode ersetzt.

Description

  • QUERVERWEIS
  • Diese Anmeldung beansprucht den Vorteil der vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/405,301, die am 7. Oktober 2016 eingereicht wurde und deren Offenbarung hiermit durch Bezugnahme vollumfänglich hierin aufgenommen wird.
  • HINTERGRUND
  • Die Branche der integrierten Halbleiterschaltungen ist schnell gewachsen. Technologische Fortschritte bei den Materialien in integrierten Schaltungen und bei deren Gestaltung haben Generationen von integrierten Schaltungen hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen aufweist als die vorhergehende Generation. Diese Fortschritte haben indes die Komplexität der Verarbeitung und Herstellung von integrierten Schaltungen erhöht und, um diese Vorteile auszuführen, sind ähnliche Entwicklungen in der Verarbeitung und Herstellung von integrierten Schaltungen erforderlich. Im Laufe der Entwicklung von integrierten Schaltungen hat die Funktionsdichte (d. h. die Anzahl von pro Chipfläche miteinander verbundenen Bauelementen) allgemein zugenommen, während die Geometriegröße (d. h. das (die) kleinste Bauelement (oder Leitung), das (die) unter Verwendung eines Herstellungsprozesses erzeugt werden kann) abgenommen hat.
  • Zur Erleichterung des Prozesses der maßstäblichen Verkleinerung bei Halbleitervorrichtungen können anstatt herkömmlicher Polysilizium-Elektroden metallische Gate-Elektroden verwendet werden. Die Bildung der metallischen Gate-Elektroden kann einen Gate-Ersetzungsprozess beinhalten, in dem eine Dummy-Gate-Elektrode entfernt wird, um an ihrer Stelle eine Öffnung zu bilden, und die Öffnung wird anschließend durch Metallmaterialien gefüllt, um die metallische Gate-Elektrode zu bilden. Die herkömmlichen Gate-Ersetzungsprozesse können indes einen Überhang in der Öffnung lassen, was das Füllen der Öffnung durch das Metallmaterial behindern kann. An sich können sich in dem metallischen Gate Leerräume bilden, wodurch die Leistung der Halbleitervorrichtung verschlechtert wird.
  • Aus diesem Grund haben sich die bestehenden Gate-Ersetzungsprozesse, obgleich sie bislang für ihre beabsichtigten Zwecke allgemein geeignet sind, nicht in jedem Gesichtspunkt als vollkommen zufriedenstellend erwiesen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung ist bei der Lektüre der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Figuren am besten verständlich. Es wird betont, dass verschiedene Elemente gemäß der Standardpraxis in der Branche nicht maßstabsgetreu sind und nur zu Veranschaulichungszwecken verwendet werden. Tatsächlich kann es sein, dass die Abmessungen der verschiedenen Elemente der Verständlichkeit der Erörterung halber beliebig vergrößert oder verkleinert wurden.
  • 1 ist eine Seitenansicht eines Querschnitts in Form eines Diagramms einer Halbleitervorrichtung in einer Herstellungsstufe gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • 2 ist eine Seitenansicht eines Querschnitts in Form eines Diagramms einer Halbleitervorrichtung in einer Herstellungsstufe gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • 2A ist eine Seitenansicht eines Querschnitts in Form eines Diagramms einer Halbleitervorrichtung in einer Herstellungsstufe gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • 3 ist eine Seitenansicht eines Querschnitts in Form eines Diagramms einer Halbleitervorrichtung in einer Herstellungsstufe gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • 4 ist eine Seitenansicht eines Querschnitts in Form eines Diagramms einer Halbleitervorrichtung in einer Herstellungsstufe gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • 5 ist eine Seitenansicht eines Querschnitts in Form eines Diagramms einer Halbleitervorrichtung in einer Herstellungsstufe gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • 6 ist eine Seitenansicht eines Querschnitts in Form eines Diagramms einer Halbleitervorrichtung in einer Herstellungsstufe gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • 7 veranschaulicht verschiedene geeignete Querschnittsprofile für die gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung hergestellten Dummy-Gate-Elektroden.
  • 8 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Elemente der vorliegenden Offenbarung bereitstellt. Spezifische Beispiele von Bauteilen und Anordnungen sind in der Folge beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich lediglich um Beispiele und damit wird keine Einschränkung beabsichtigt. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, derart dass es sein kann, dass das erste und das zweite Element nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugsziffern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient den Zwecken der Einfachheit und Deutlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor. Darüber hinaus können verschiedene Elemente zu Zwecken der Einfachheit und Deutlichkeit beliebig in unterschiedlichen Maßstäben gezeichnet sein.
  • Ferner können Begriffe, die eine räumliche Beziehung beschreiben, wie beispielsweise „unterhalb”, „unter”, „untere/r/s”, „über”, „obere/r/s” und dergleichen, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) andere/n Element/en oder Merkmal/en zu beschreiben, wie in den Figuren veranschaulicht. Es wird beabsichtigt, dass Begriffe, die eine räumliche Beziehung beschreiben, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb zusätzlich zu der in den Figuren bildlich dargestellten Ausrichtung umfassen. Wenn zum Beispiel die Vorrichtung in den Figuren umgedreht wird, wären Elemente, die als „unter” oder „unterhalb” anderen/anderer Elemente/n oder Merkmale/n beschrieben wären, „über” den anderen Elementen oder Merkmalen ausgerichtet. Daher kann der beispielhafte Begriff „unter” sowohl eine Ausrichtung darüber als auch darunter umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein und die Beschreibungen für räumliche Beziehungen, die hier verwendet werden, können ebenfalls dementsprechend ausgelegt werden.
  • Mit den Fortschritten bei der Halbleiterherstellungstechnologie wurden in den letzten Jahren metallische Gate-Transistoren verwendet, um die Leistung integrierter Schaltungen zu verbessern. Metallische Gate-Transistoren verwenden anstatt der herkömmlichen Polysilizium-Gate-Elektroden metallische Gate-Elektroden. Der Herstellungsprozess von metallischen Gate-Transistoren kann einen Gate-Ersetzungsprozess beinhalten, in dem eine Polysilizium-Dummy-Gate-Elektrode nach der Bildung der Source/Drain-Gebiete durch eine metallische Gate-Elektrode ersetzt wird. Aufgrund der maßstäblichen Verkleinerung der Halbleitervorrichtungen sind die kritischen Abmessungen (z. B. eine Breite des Gates) indes immer kleiner geworden, während ein Seitenverhältnis (z. B. ein Verhältnis zwischen der Höhe des Gates und der Breite des Gates) zunehmen kann. Die kleinen kritischen Abmessungen und das hohe Seitenverhältnis des Gates können zu Problemen oder Schwierigkeiten beim Ersetzen der Polysilizium-Dummy-Gate-Elektrode mit der metallischen Gate-Elektrode führen. Zum Beispiel können die kleinen kritischen Abmessungen und das hohe Seitenverhältnis zu einer „Überhang”-Situation führen, in der die Öffnung (die durch die Entfernung der Dummy-Polysilizium-Gate-Elektrode gebildet wird) teilweise versperrt ist. Dies kann Leerräume in der anschließend in der Öffnung gebildeten metallischen Gate-Elektrode zur Folge haben. Die Leerräume in den metallischen Gate-Elektroden verschlechtern die Leistung der Transistor-Vorrichtung (z. B. übermäßiger spezifischer Widerstand), was unerwünscht ist.
  • Zur Überwindung der vorhergehend erörterten Probleme verwendet die vorliegende Offenbarung einen neuartigen Ätzprozess bei der Bildung der Dummy-Gate-Elektroden. Die neuartigen Ätzprozesse ändern das/die Profil/Form der Dummy-Gate-Elektroden, derart, dass ein oberer Abschnitt der Dummy-Gate-Elektrode breiter (oder zumindest nicht schmaler) ist als ein unterer Abschnitt der Dummy-Gate-Elektrode. Dies steht in starkem Gegensatz zu den herkömmlicherweise hergestellten Dummy-Gate-Elektroden, wo der obere Abschnitt der Dummy-Gate-Elektrode schmaler ist als der untere Abschnitt der Dummy-Gate-Elektrode. Wie basierend auf den folgenden Erörterungen besser ersichtlich werden wird, wird das einzigartige Profil der Dummy-Gate-Elektroden bewirken, dass die Öffnung (die durch ihre Entfernung gebildet wird) in späteren Prozessen einfacher durch Metallmaterialien gefüllt wird, was zu im Wesentlichen leerraumfreien metallischen Gate-Elektroden führt. Die Details der vorliegenden Offenbarung werden in der Folge unter Bezugnahme auf 1 bis 8 erörtert.
  • 1 bis 6 sind vereinfachte Seitenansichten von Querschnitten in Form eines Fragments eines Diagramms einer Halbleitervorrichtung 35 während verschiedener Herstellungsstufen. Die Halbleitervorrichtung 35 kann ein Teil eines integrierten Schaltungschips (IC), System-on-Chips (SoC) oder ein Abschnitt davon sein. Sie kann verschiedene passive und aktive mikroelektronische Vorrichtungen umfassen, wie beispielsweise Widerstände, Kondensatoren, Induktoren, Dioden, Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET), Komplementär-Metalloxid-Halbleitertransistoren (CMOS), lateral diffundierte MOS-Transistoren (LDMOS), High-Power-MOS-Transistoren oder andere Typen von Transistoren. Es versteht sich, dass 1 bis 6 für ein besseres Verständnis der Erfindungsgedanken der vorliegenden Offenbarung vereinfacht wurden. Dementsprechend sei erwähnt, dass zusätzliche Prozesse vor, während und nach den in 1 bis 6 gezeigten Prozessen bereitgestellt werden können, um die Herstellung der Halbleitervorrichtung 35 zu vervollständigen und dass es sein kann, dass einige andere Prozesse hier nur kurz beschrieben sind.
  • Unter Bezugnahme auf 1 weist eine Halbleitervorrichtung 35 ein Substrat 40 auf. Das Substrat 40 ist ein Silizium-Substrat, das mit einem p-Typ-Dotierstoff, wie beispielsweise Bor dotiert ist (zum Beispiel ein p-Typ-Substrat). Alternativ könnte das Substrat 40 ein anderes zweckmäßiges Halbleitermaterial sein. Zum Beispiel kann das Substrat 40 ein Siliziumsubstrat sein, das mit einem n-Typ-Dotierstoff, wie beispielsweise Phosphor oder Arsen, dotiert ist (ein n-Typ-Substrat). Das Substrat 40 kann alternativ aus irgendeinem anderen zweckmäßigen Elementhalbleiter, wie beispielsweise Diamant oder Germanium; einem zweckmäßigen Verbindungshalbleiter, wie beispielsweise Siliziumcarbid, Indiumarsenid oder Indiumphosphid; oder einem zweckmäßigen Legierungshalbleiter, wie beispielsweise Siliziumgermaniumcarbid, Galliumarsenidphosphid oder Galliumindiumphosphid, hergestellt sein. Ferner könnte das Substrat 40 eine epitaktische Schicht (Epi-Schicht) umfassen, kann zur Leistungsverbesserung verspannt sein und kann eine Silicon-on-Insulator-Struktur (SOI) umfassen.
  • Immer noch unter Bezugnahme auf 1 sind Shallow-Trench-Isolation(STI)-Elemente 45 in dem Substrat 40 gebildet. Die STI-Elemente 45 werden durch Ätzen von Vertiefungen (oder Gräben) in dem Substrat 45 und Füllen der Aussparungen mit einem dielektrischen Material gebildet. In der vorliegenden Ausführungsform umfasst das dielektrische Material der STI-Elemente 45 Siliziumoxid. In alternativen Ausführungsformen kann das dielektrische Material der STI-Elemente 45 Siliziumnitrid, Siliziumoxinitrid, fluor-dotiertes Silikat (FSG) und/oder ein Low-k-Dielektrikum umfassen, die im Stand der Technik bekannt sind. In anderen Ausführungsformen können anstatt der STI-Elemente 45 oder in Kombination damit tiefe Grabenisolationselemente (engl. Deep Trench Isolation – DTI) gebildet werden.
  • Wahlweise kann eine Grenzflächenschicht über dem Substrat 40 gebildet werden. Die Grenzflächenschicht kann durch einen Atomlagenabscheidungsprozess (engl. Atomic Layer Deposition – ALD) gebildet werden und umfasst Siliziumoxid (SiO2).
  • Eine Gate-Dielektrikum-Schicht 60 ist über der oberen Fläche des Substrats 40 (oder über der Grenzflächenschicht, wenn die Grenzflächenschicht gebildet wird) gebildet. Die Gate-Dielektrikum-Schicht 60 kann in einigen Ausführungsformen durch einen ALD-Prozess gebildet werden. In einigen Ausführungsformen umfasst die Gate-Dielektrikum-Schicht 60 ein High-k-Dielektrikum. Ein High-k-Dielektrikum ist ein Material, das eine Dielektrizitätskonstante aufweist, die höher als eine Dielektrizitätskonstante von SiO2 ist, die ungefähr 4 beträgt. In einer Ausführungsform umfasst die Gate-Dielektrikum-Schicht 60 Hafniumoxid (HfO2), das eine Dielektrizitätskonstante aufweist, die in einem Bereich von ungefähr 18 bis ungefähr 40 liegt. In alternativen Ausführungsformen kann die Gate-Dielektrikum-Schicht 60 eines von ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO und SrTiO umfassen.
  • Eine Deckschicht 70 wird über der Gate-Dielektrikum-Schicht 60 gebildet. Die Bildung der Deckschicht 70 umfasst einen oder mehrere Abscheidungs- und Strukturierungsprozesse. In einigen Ausführungsformen umfasst die Deckschicht 70 ein Lanthanoxidmaterial (LaOx, wo x eine Ganzzahl ist), aber es versteht sich, dass die Deckschicht in anderen Ausführungsformen andere zweckmäßige Materialien (z. B. Seltenerdoxide, wie beispielsweise LaOx, GdOx, DyOx oder ErOx) umfassen kann. In einigen Ausführungsformen kann das Material der Deckschicht derart ausgewählt werden, dass es die Abstimmung einer Austrittsarbeit eines (später zu bildenden) Transistor-Gates unterstützen kann, derart, dass eine gewünschte Schwellenspannung für den Transistor bewerkstelligt werden kann. Es versteht sich, dass die Gate-Dielektrikum-Schicht 60 und die Deckschicht 70 in dieser Herstellungsstufe über sowohl einem NMOS-Transistorgebiet als auch einem PMOS-Transistorgebiet gebildet werden. In einigen Ausführungsformen liegt eine Dicke der Deckschicht in einem Bereich von etwa 5 Ångström bis etwa 20 Ångström.
  • Eine Polysiliziumschicht 80 ist über der Deckschicht 70 gebildet. Die Polysiliziumschicht 80 wird später strukturiert, um Dummy-Gate-Elektroden zu bilden. Eine strukturierte harte Maskenschicht 90 wird über der Polysiliziumschicht 80 gebildet. In einigen Ausführungsformen umfasst die strukturierte harte Maskenschicht 90 mehrere Schichten, die unterschiedliche Materialzusammensetzungen aufweisen. Zum Beispiel kann die strukturierte harte Maskenschicht 90 eine Siliziumnitridschicht umfassen, die über der Polysiliziumschicht 80 gebildet ist, und sie kann auch eine Siliziumoxidschicht umfassen, die über der Siliziumnitridschicht gebildet ist. Die strukturierte harte Maskenschicht 90 kann durch einen Photolithographieprozesses in mehrere Segmente, wie beispielsweise die Segmente 90A und 90B, strukturiert werden.
  • Nun unter Bezugnahme auf 2 können die Segmente 90A und 90B der strukturierten harten Maskenschicht 90 als Masken zum Definieren von Gate-Strukturen von Transistoren verwendet werden. Detaillierter wird ein Ätzprozess 100 durchgeführt, um die Polysiliziumschicht 80 zu ätzen. Die Segmente 90A und 90B der strukturierten harten Maskenschicht 90 dienen als Ätzmasken in dem Ätzprozess 100, um Abschnitte der Schichten darunter (einschließlich der Polysiliziumschicht 80, der Deckschicht 70, und der Gate-Dielektrikum-Schicht 60) vor dem Ätzen zu schützen.
  • Der Ätzprozess 100 bildet Gate-Strukturen 120A und 120B, die durch eine Öffnung 130 getrennt sind, wobei die Gate-Struktur 120A das Segment 90A, einen übrigen Abschnitt 80A der Polysiliziumschicht, einen übrigen Abschnitt 70A der Deckschicht und einen übrigen Abschnitt der Gate-Dielektrikum-Schicht 60A umfasst und die Gate-Struktur 120B das Segment 90B, einen übrigen Abschnitt 80B der Polysiliziumschicht, einen übrigen Abschnitt 70B der Deckschicht, einen übrigen Abschnitt der Gate-Dielektrikum-Schicht 60B umfasst. Es versteht sich, dass die übrigen Abschnitte 80A und 80B der Polysiliziumschicht hier als Dummy-Gate-Elektroden dienen und später in einem Dummy-Gate-Ersetzungsprozess entfernt werden.
  • Gemäß Ausführungsformen der vorliegenden Offenbarung ist der Ätzprozess 100 ausgestaltet, um Dummy-Gate-Elektroden 80A bis 80B zu bilden, deren Seitenwandprofile nach innen geneigt sind. Zum Beispiel weist die Dummy-Gate-Elektrode 80A (oder 80B) eine seitliche Abmessung 140 in der Nähe ihrer oberen Fläche und eine seitliche Abmessung 141 in der Nähe ihrer unteren Fläche auf. Die seitliche Abmessung 140 ist größer oder gleich (oder nicht kleiner als) die seitliche Abmessung 141. In einigen Ausführungsformen ist die seitliche Abmessung 140 um mindestens 5%, zum Beispiel um etwa 5% bis 20%, größer als die seitliche Abmessung 141. Folglich weisen die Dummy-Gate-Elektroden 80A und 80B, die in 2 gezeigt sind, jeweils ein/e Querschnittsprofil/Form auf, das/die in etwa einem umgekehrten oder auf dem Kopf stehenden Trapez ähnelt, obgleich es sich versteht, dass es sein kann, dass in der Herstellung in der Realität die Seitenwandflächen der Dummy-Gate-Elektroden 80A und 80B nicht so gerade oder glatt sind, wie sie in 2 gezeigt sind, da 2 lediglich eine vereinfachte Veranschaulichung bereitstellt.
  • Diese Form eines auf dem Kopf stehenden Trapezes der Dummy-Gate-Elektroden 80A und 80B wird durch Ausgestalten der seitlichen Ätzelemente des Ätzprozesses 100 erhalten. Zum Beispiel kann der Ätzprozess 100 ausgestaltet sein, um zunehmend stärkere seitliche Ätzelemente aufzuweisen, wenn das Ätzen tiefer vordringt (d. h. näher am Substrat 40). In einigen Ausführungsformen umfasst der Ätzprozess 100 mehrere Ätzschritte, wobei jeder Ätzschritt eine zugehörige seitliche Ätzrate aufweist und jeder anschließende Ätzschritt eine größere seitliche Ätzrate aufweist als ein vorhergehender Ätzschritt.
  • Der Ätzprozess (oder die verschiedenen darin enthaltenen Ätzschritte) können das gleichzeitige Anwenden eines Ätzmittels mit hoher Elektronegativität und eines Chlor-Ätzmittels innerhalb einer Ätzkammer umfassen, wobei der Wafer darin platziert dem Ätzprozess 100 unterzogen wird. In einigen Ausführungsformen kann das Chlorätzmittel ein Cl2-Gas oder Plasma mit einer Strömungsrate in einem Bereich zwischen etwa 30 Standard-Kubikzentimetern pro Minute (sccm) und etwa 36 sccm umfassen, und das Ätzmittel mit hoher Elektronegativität kann ein Fluor enthaltendes Gas oder Plasma mit einer Strömungsrate in einem Bereich zwischen etwa 80 sccm bis etwa 120 sccm umfassen. Als nicht einschränkende Beispiele kann das Fluor enthaltende Gas oder Plasma ein fluorreiches Material, wie beispielsweise CxFy, (wo x und y positive Ganzzahlen sind, zum Beispiel CF4 oder C2F6), CHF3, HBr oder NF3 umfassen. Der Ätzmechanismus ist wie folgt:
    • • Das Fluor enthaltende Ätzmittel reagiert mit einem Oberflächenoxid (das z. B. auf den Seitenwänden der Dummy-Gate-Elektroden 80A und 80B gebildet wird, wenn sie geätzt werden), um Silizium enthaltende und Sauerstoff enthaltende Gase zu erzeugen, die durch einen Absaugmechanismus von der Ätzkammer entfernt werden. Zum Beispiel kann mit CF4 als Ätzmittel das Oberflächenoxid gemäß der folgenden chemischen Formel mit CF4 reagieren: SiO2 + CF4 => SiF4 + CO2, wo SiF4 + CO2 Gase sind, die von der Ätzkammer entfernt werden können.
    • • Das Chlor enthaltende Ätzmittel reagiert mit dem Polysiliziummaterial der Dummy-Gate-Elektroden 80A und 80B, um ein anderes Gas zu bilden (z. B. SiClx, wo x eine positive Ganzzahl ist), das durch einen Absaugmechanismus von der Ätzkammer entfernt werden kann.
  • Die Strömungsrate des Fluor enthaltenden Ätzmittels kann mit den seitlichen Ätzelementen des Ätzprozesses 100 korreliert werden. Zum Beispiel verbessert die Erhöhung der Strömungsrate des Fluor enthaltenden Ätzmittels die seitliche Ätzrate des Ätzprozesses 100. An sich kann zum Bewerkstelligen des gewünschten Profils der Dummy-Gate-Elektroden 80A und 80B, das oben breit und unten schmal ist, der Ätzprozess 100 derart ausgestaltet sein, dass der Fluorgehalt erhöht wird (z. B. durch Erhöhen der Strömungsrate des Fluor enthaltenden Ätzmittels), wenn immer tiefere Abschnitte der Polysiliziumschicht 80 geätzt werden. Zum Beispiel kann in einem ersten Ätzschritt, der zum Ätzen eines oberen Abschnitts der Dummy-Gate-Elektrode 80A/80B durchgeführt wird, die Strömungsrate des Fluor enthaltenden Ätzmittels ausgestaltet sein, um X sccm zu betragen. In einem zweiten Ätzschritt, der zum Ätzen eines mittleren Abschnitts der Dummy-Gate-Elektrode 80A/80B durchgeführt wird, kann die Strömungsrate des Fluor enthaltenden Ätzmittels ausgestaltet sein, um Y sccm zu betragen. In einem dritten Ätzschritt, der zum Ätzen eines unteren Abschnitts der Dummy-Gate-Elektrode 80A/80B durchgeführt wird, kann die Strömungsrate des Fluor enthaltenden Ätzmittels ausgestaltet sein, um Z sccm zu betragen. Z ist höher als Y und Y ist höher als X und X ist nicht niedriger als 80 sccm. Selbstverständlich sind die drei Ätzschritte lediglich Beispiele und der Ätzprozess 100 kann ausgestaltet sein, um in anderen Ausführungsformen zwei Ätzschritte oder vier oder mehr Ätzschritte aufzuweisen, solange der Fluorgehalt in dem Ätzmittel mit jedem Ätzschritt zunimmt.
  • Aufgrund des hohen Fluorgehalts des hier verwendeten Ätzmittels kann es sein, dass Fluorteilchen 150 auf den Flächen des Substrats 40, den STI-Elementen 45 oder sogar auf den Seitenflächen der Gate-Strukturen 120A und 120B bleiben, nachdem der Ätzprozess 100 abgeschlossen wurde. Aufgrund des hohen Fluorgehalts in dem Ätzprozess 100 kann es sein, dass diese Fluorteilchen immer noch vorhanden sind, nachdem mehrere Reinigungsprozesse durchgeführt wurden. Mit anderen Worten, es kann sein, dass die Entfernung der Fluorteilchen 150 nicht vollständig ist und in einer tatsächlichen hergestellten Halbleitervorrichtung einige Spuren davon gefunden werden können. Das Vorhandensein von Fluorteilchen 150 kann durch gewisse Halbleiterherstellungsprüfungswerkzeuge detektiert werden. Die Fluorreste können ein Hinweis darauf sein, dass ein Ätzprozess, der dem Ätzprozess 100 gemäß der vorliegenden Offenbarung ähnlich ist, zur Herstellung der Halbleitervorrichtung verwendet wird.
  • In einigen Ausführungsformen kann ein Passivierungsgas auch gemeinsam mit dem Ätzmittel angewandt werden, um die Bildung der Dummy-Gate-Elektroden 80A und 80B mit den oben breiten und unten schmalen Profilen zu erleichtern. Das Passivierungsgas bildet ein Passivierungsmaterial auf den freiliegenden Flächen der Polysiliziumschicht 80, wenn der Ätzprozess 100 stattfindet. Das Passivierungsmaterial hilft beim Verhindern eines weiteren Ätzens des Polysiliziummaterials. Ein vereinfachtes Beispiel davon ist in 2A gezeigt. Unter Bezugnahme auf 2A bildet, wenn ein oberer Abschnitt der Polysiliziumschicht 80 geätzt wird, das Passivierungsgas die Passivierungsmaterialien 170A bis 170B auf den Seitenwänden der Dummy-Gate-Elektroden 80A und 80B in der Nähe der Spitze. Dies wird es dem Ätzprozess 100 ermöglichen, nach unten vorzudringen und das seitliche Ätzen der unteren Abschnitte der Polysiliziumschicht 80 ohne weiteres seitliches Ätzen der Dummy-Gate-Elektroden 80A bis 80B oben fortzusetzen, da sie durch die Passivierungsmaterialien 170A und 170B geschützt sind.
  • Es sei auch erwähnt, dass, da die Dummy-Gate-Elektroden 80A und 80B oben breite und unten schmale Profile aufweisen, die Öffnung 130, die die Dummy-Gate-Elektroden 80A und 80B trennt, ein oben schmales und unten breites Profil aufweist.
  • Nun unter Bezugnahme auf 3 werden Gate-Spacer 190A und 190B auf Seitenwänden der Gate-Strukturen 120A und 120B gebildet. Die Gate-Spacer 190A und 190B umfassen ein dielektrisches Material. In einigen Ausführungsformen umfassen die Gate-Spacer 190A und 190B Siliziumnitrid. In alternativen Ausführungsformen können die Gate-Spacer 190A und 190B Siliziumoxid, Siliziumkarbid, Siliziumoxinitrid oder Kombinationen davon umfassen.
  • Danach werden hochdotierte Source- und Drain-Gebiete 200A und 200B (auch als S/D-Gebiete bezeichnet) in den NMOS- beziehungsweise PMOS-Abschnitten des Substrats 40 gebildet. Die S/D-Gebiete 200A und 200B können durch einen Ionenimplantationsprozess oder durch einen Diffusionsprozess gebildet werden. N-Typ-Dotierstoffe, wie beispielsweise Phosphor oder Arsen, können zum Bilden der NMOS-S/D-Gebiete 200B verwendet werden und p-Typ-Dotierstoffe, wie beispielsweise Bor, können zum Bilden der PMOS-S/D-Gebiete 200A verwendet werden. Wie in 3 veranschaulicht, sind die S/D-Gebiete 200A und 200B mit den äußeren Grenzen der Gate-Spacer 190A beziehungsweise 190B ausgerichtet. Da kein Photolithographieprozess erforderlich ist, um den Bereich oder die Grenzen der S/D-Gebiete 200A und 200B zu definieren, kann man sagen, dass die S/D-Gebiete 200A und 200B auf eine „selbstausrichtende” Art gebildet werden. Auf der Halbleitervorrichtung 35 können ein oder mehrere Temperprozesse durchgeführt werden, um die S/D-Gebiete 200A und 200B zu aktivieren. Es versteht sich auch, dass in einigen Ausführungsformen leicht dotierte Source/Drain-Gebiete (LDD) in sowohl den NMOS- als auch PMOS-Gebieten des Substrats 40 gebildet werden können, bevor die Gate-Spacer 190A und 190B gebildet werden. Der Einfachheit halber sind die LDD-Gebiete hier nicht spezifisch veranschaulicht.
  • Nun unter Bezugnahme auf 4 wird eine dielektrische Zwischenschicht (engl. Inter-Layer (oder Inter-Level) Dielectric – ILD) 220 über dem Substrat 40 und der Gate-Struktur 220 gebildet. Die ILD-Schicht 220 kann durch chemische Gasphasenabscheidung (engl. Chemical Vapor Deposition – CVD), chemische Gasphasenabscheidung mit Plasma hoher Dichte (engl. High Density Plasma CVD), Aufschleudern, Sputtern oder andere zweckmäßige Verfahren gebildet werden. Die ILD-Schicht 220 füllt zum Beispiel die Öffnung 130. In einer Ausführungsform umfasst die ILD-Schicht 220 Siliziumoxid. In anderen Ausführungsformen kann die ILD-Schicht 220 Siliziumoxinitrid, Siliziumnitrid oder ein Low-k-Material umfassen. Ein Polierprozess (zum Beispiel ein Prozess zum chemisch-mechanischen Polieren (CMP)) kann auf der ILD-Schicht 220 durchgeführt werden, um die ILD-Schicht 220 zu planarisieren. Das Polieren wird durchgeführt, bis Oberflächen der Dummy-Gate-Elektroden 80A der Gate-Strukturen 120A und 120B freiliegen. Die harten Masken 90A und 90B werden auch durch den Polierprozess entfernt.
  • Immer noch unter Bezugnahme auf 4 wird nach der Bildung der ILD-Schicht 200 und ihrer anschließenden Planarisierung ein Ätzprozess 260 durchgeführt, um die Dummy-Gate-Elektroden 80A und 80B zu entfernen. In einigen Ausführungsformen kann der Ätzprozess 260 einen Trockenätzprozess umfassen. Die Gate-Dielektrikum-Schicht 60A und 60B und die Deckschicht 70A und 70B werden in der veranschaulichten Ausführungsform nicht durch den Ätzprozess 260 entfernt. Als Ergebnis des Ätzprozesses 260 werden Gräben oder Öffnungen 270A und 270B gebildet. Da die Dummy-Gate-Elektroden 80A und 80B gebildet werden, um ein Profil aufzuweisen, das oben breiter und unten schmaler ist (z. B. Abmessung 140 >= Abmessung 141), erben auch die Gräben 270A und 270B dieses Profil, was bedeutet, dass die Gräben auch oben eine breitere seitliche Abmessung 140 und unten eine schmalere Abmessung 141 aufweisen können. Diese/s spezifisch ausgestaltete Form/Profil der Gräben 270A und 270B macht es einfacher, sie zu füllen, sogar wenn die Gräben 270A und 270 kleine kritische Abmessungen und hohe Seitenverhältnisse aufweisen.
  • Nun unter Bezugnahme auf 5 werden mehrere Metallabscheidungsprozesse 280 durchgeführt, um eine Metallschicht 290 und eine Metallschicht 291 abzuscheiden. Die Metallschicht 290 wird über den freiliegenden Flächen der ILD-Schicht 220, den Spacern 190A und 190B, der Deckschicht 70A und 70B gebildet und füllt teilweise die Gräben 270A und 270B. Die Metallschicht 291 wird über der Metallschicht 290 gebildet. In einigen Ausführungsformen umfasst die Metallschicht 290 ein Austrittsarbeitsmetall, das beim Abstimmen einer Austrittsarbeit eines MOS-Transistors hilft, derart, dass eine gewünschte Schwellenspannung für den MOS-Transistor bewerkstelligt werden kann. In einigen Ausführungsformen kann das Austrittsarbeitsmetall ein p-Typ-Austrittsarbeitsmetall umfassen, das als Beispiele Wolfram (W), Wolframnitrid (WN) oder Wolframaluminium (WAl) enthalten kann. In einigen Ausführungsformen kann das Austrittsarbeitsmetall ein n-Typ-Austrittsarbeitsmetall umfassen, das als ein Beispiel Titannidtrid (TiN) enthalten kann.
  • In einigen Ausführungsformen umfasst die Metallschicht 291 ein Füllmetall, das als der leitfähige Hauptabschnitt der Gate-Elektrode dient. In einigen Ausführungsformen enthalten die Füllmetallschichten Wolfram (W), Aluminium (Al), Titan (Ti), Kupfer (Cu) oder Kombinationen davon. In anderen Ausführungsformen kann eine Sperrschicht zwischen der Füllmetallschicht und dem Austrittsarbeitsmetall gebildet werden, um die Diffusion zwischen dem Austrittsarbeitsmetall und dem Füllmetall zu verringern. Die Sperrschicht kann TiN oder TaN umfassen. Ferner kann eine Benetzungsschicht (die z. B. Ti enthält) wahlweise zwischen der Sperrschicht und der Füllmetallschicht gebildet werden, um die Bildung der Füllmetallschicht zu verbessern.
  • Nun unter Bezugnahme auf 6 wird ein Planarisierungsprozess 300 durchgeführt, um die Metallschichten 291 und 290 zu polieren, bis die oberen Flächen der Metallschichten 291 und 290 im Wesentlichen koplanar mit der Oberfläche der ILD-Schicht 220 sind. In einigen Ausführungsformen umfasst der Planarisierungsprozess 300 einen CMP-Prozess. Nachdem der Planarisierungsprozess 300 durchgeführt wurde, bilden die übrigen Abschnitte 290A und 291A der Metallschichten, die den Graben 270A füllen, gemeinsam eine metallische Gate-Elektrode für den PMOS und die übrigen Abschnitte 209B und 291B der Metallschichten, die den Graben 270B füllen, bilden gemeinsam eine metallische Gate-Elektrode für den NMOS.
  • Aus den vorhergehend erörterten Gründen ermöglicht das Profil der Gräben 270A und 270B es den Metallschichten 290 und 291, die Gräben 270A und 270B einfach ohne Lücken oder Leerräume zu füllen. Im Gegensatz dazu kann in herkömmlichen Gate-Ersetzungsprozessen die Bildung des metallischen Gates durch Überhänge behindert werden, die in der Nähe der oberen Abschnitte der Öffnungen (d. h. Öffnungen, die durch die Entfernung der Dummy-Gate-Elektroden gebildet werden) vorhanden sind. Überhänge werden aufgrund der spitz zulaufenden Form der geätzten Dummy-Gate-Elektroden, wo der obere Teil schmaler ist als der untere, als ein Ergebnis herkömmlicher Herstellung gebildet. So würde der resultierende Graben auch oben schmaler und unten breiter sein, wodurch die Überhänge erzeugt werden. Die Überhänge können Schwierigkeiten in den Metallschichten verursachen, die die Gräben füllen, und so zu Leerräumen/Lücken in den Metallelektroden führen. Dieses Problem wird durch die vorliegende Offenbarung überwunden, da der vorhergehend unter Bezugnahme auf 2 erörterte Ätzprozess 100 spezifisch ausgestaltet ist (z. B. durch Erhöhen der seitlichen Ätzrate, wenn die Ätzung tiefer wird), um Dummy-Gate-Elektroden 80A und 80B zu bilden, die oben breiter und unten schmaler sind, wodurch das einfache Füllen der Gräben 270A und 270B ohne wesentliche Leerräume oder Lücken in den gebildeten Metallelektroden ermöglicht wird. So wird die Halbleiterleistung verbessert.
  • Es versteht sich, dass, obgleich 2 bis 6 ein ungefähr umgekehrtes Trapezprofil veranschaulichen (d. h. das ungefähr einem auf dem Kopf stehenden Trapez ähnelt), für die geätzten Dummy-Gate-Elektroden 80A und 80B (und daher das gleiche Profil für die metallischen Gate-Elektroden, die die Dummy-Gate-Elektroden ersetzen) diese/s bestimmte Profil/Form nicht erforderlich ist, sondern in verschiedenen Ausführungsformen geändert werden kann. Zum Beispiel veranschaulicht 7 verschiedene andere geeignete Querschnittsprofile/Formen 400 bis 405 für die Dummy-Gate-Elektroden 80A und 80B (und somit die metallischen Gate-Elektroden). Das Profil 400 weist eine Form auf, die einem Rechteck ähnlich ist, wo eine seitliche Abmessung und ihre obere und eine seitliche Abmessung an ihrem Boden einander ähnlich sind. Das Profil 401 ist geformt, um sechs Flächen aufzuweisen, die jeweils ein konkaves Segment und ein konvexes Segment umfassen. Das Profil 402 weist eine Form auf, um mehr gekrümmte oder abgerundete Seitenwandflächen aufzuweisen. Das Profil 403 weist eine Form auf, die zwei kombinierten Rechtecken ähnlich ist, bei der ein oberes Rechteck breiter ist als ein unteres Rechteck. Das Profil 404 weist eine Form auf, die drei kombinierten Rechtecken ähnlich ist, bei der ein oberes Rechteck breiter ist als ein mittleres Rechteck, das breiter ist als ein unteres Rechteck. Das Profil 405 weist eine Form auf, die zwei kombinierten auf dem Kopf stehenden Trapezen ähnlich ist, bei der ein oberes Trapez breiter ist als ein unteres Trapez.
  • Für alle von den Profilen 400 bis 405 gilt, dass sie den gemeinsamen Faktor aufweisen, dass die seitliche Abmessung oben größer als oder gleich der seitlichen Abmessung unten ist. Auch hier ist dies ausgestaltet, um ein einfaches Füllen zum Bilden der leerraumfreien metallischen Gate-Elektroden zu ermöglichen. Diese Profile oder Formen 400 bis 405, die in 7 gezeigt sind, können durch Abstimmen der Prozessrezepte oder Prozessparameter des vorhergehend erörterten Ätzprozesses 100 bewerkstelligt werden. Tatsächlich können auch andere geeignete Profile/Formen (hier nicht veranschaulicht) für die Dummy-Gate-Elektroden (und somit die metallischen Gate-Elektroden) gemäß den verschiedenen Gesichtspunkten der vorliegenden Offenbarung erhalten werden.
  • Der vorhergehend erörterte Gate-Ersetzungsprozess betrifft einen Gate-Last-Prozess, in dem das High-k-Gate-Dielektrikum gebildet wird, und die Dummy-Gate-Elektrode gebildet und dann durch eine metallische Gate-Elektrode ersetzt wird. Es versteht sich indes, dass die verschiedenen Gesichtspunkte der vorliegenden Offenbarung auch auf einen „High-k-Last”-Gate-Ersetzungsprozess angewandt werden können. In einem „High-k-Last”-Gate-Ersetzungsprozess wird, anstatt ein High-k-Gate-Dielektrikum zu bilden, zuerst ein Dummy-Gate-Dielektrikum (z. B. Silizium-Oxid) gebildet und eine Dummy-Gate-Elektrode (z. B. Polysilizium) wird auf dem Dummy-Gate-Dielektrikum gebildet. Nach der Bildung der Source/Drain-Gebiete wird das Dummy-Gate-Dielektrikum durch das High-k-Gate-Dielektrikum gebildet und die Dummy-Gate-Elektrode wird durch die metallische Gate-Elektrode ersetzt. Trotzdem kann der vorhergehend erörterte Ätzprozess immer noch zum Bilden der Dummy-Gate-Elektrode und des Dummy-Gate-Dielektrikums angewandt werden, um die Profile aufzuweisen, wo die Oberseite breiter ist als der Boden, um das Füllen der Öffnungen mit dem High-k-Dielektrikum und der metallischen Gate-Elektrode zu erleichtern. Ferner versteht sich, dass die Gesichtspunkte der vorliegenden Offenbarung auf sowohl „2-dimensionale” ebene Vorrichtungen als auch auf „3-dimensionale” FinFET-Vorrichtungen angewandt werden können.
  • Es versteht sich auch, dass die zusätzlichen Prozesse durchgeführt werden können, um die Herstellung der Halbleitervorrichtung 35 zu vervollständigen. Zum Beispiel können diese zusätzlichen Prozesse die Bildung von Kontaktlöchern für die Gate-Strukturen, die Bildung von Zusammenschaltungsstrukturen (z. B. Leitungen und Durchkontaktierungen, Metallschichten und einer dielektrischen Zwischenschicht, die der Vorrichtung, die das gebildete metallische Gate umfasst, elektrische Zusammenschaltung bereitstellen), Abscheidung von Passivierungsschichten, Packaging und Testen usw. umfassen. Der Einfachheit halber sind diese zusätzlichen Prozesse hier nicht beschrieben. Es versteht sich auch, dass einige der Herstellungsprozesse für die verschiedenen vorhergehend erörterten Ausführungsformen in Abhängigkeit von Gestaltungsbedürfnissen und Herstellungsanforderungen kombiniert werden können.
  • 8 ist ein Ablaufdiagramm eines Verfahrens 600 zur Herstellung einer Halbleitervorrichtung gemäß verschiedenen Gesichtspunkten der vorliegenden Offenbarung. Das Verfahren 600 umfasst einen Schritt 610 zum Bilden einer High-k-Gate-Dielektrikumschicht über einem Substrat.
  • Das Verfahren 600 umfasst einen Schritt 620 zum Bilden einer Polysiliziumschicht über der High-k-Gate-Dielektrikumschicht.
  • Das Verfahren 600 umfasst einen Schritt 630 zum Ätzen der Polysiliziumschicht, um eine Dummy-Gate-Elektrode zu bilden, die einen oberen Abschnitt mit einer ersten seitlichen Abmessung und einen unteren Abschnitt mit einer zweiten seitlichen Abmessung aufweist. Die zweite seitliche Abmessung ist größer als oder gleich der ersten seitlichen Abmessung.
  • Das Verfahren 600 umfasst einen Schritt 640 zum Ersetzen der Dummy-Gate-Elektrode mit einer metallischen Gate-Elektrode.
  • In einigen Ausführungsformen wird der obere Abschnitt der Dummy-Gate-Elektrode gebildet, wenn das Ätzen mit einer ersten seitlichen Ätzrate durchgeführt wird, und der untere Abschnitt der Dummy-Gate-Elektrode wird gebildet, wenn das Ätzen mit einer zweiten seitlichen Ätzrate durchgeführt wird, die höher ist als die erste seitliche Ätzrate.
  • In einigen Ausführungsformen umfasst das Ätzen das Verwenden eines Fluor enthaltenden Ätzmittels, wobei das Ätzen durch Erhöhen eines Fluorgehalts des Ätzmittels durchgeführt wird, wenn das Ätzen tiefer in die Polysiliziumschicht vordringt. In einigen Ausführungsformen umfasst das Erhöhen des Fluorgehalts das Erhöhen einer Strömungsrate des Fluor enthaltenden Ätzmittels. In einigen Ausführungsformen ist die Strömungsrate über das gesamte Ätzen hinweg nicht niedriger als 80 Standardkubikzentimeter (sccm) pro Minute. In einigen Ausführungsformen liegt die Strömungsrate in einem Bereich zwischen etwa 80 sccm und etwa 120 sccm. In einigen Ausführungsformen umfasst das Ätzen das Anwenden eines Chlor enthaltenden Ätzmittels gleichzeitig mit dem Fluor enthaltenden Ätzmittel.
  • In einigen Ausführungsformen umfasst das Ätzen das Anwenden eines Passivierungsgases, wenn der obere Abschnitt der Dummy-Gate-Elektrode geätzt wird.
  • In einigen Ausführungsformen wird das Ätzen derart durchgeführt, dass die Dummy-Gate-Elektrode ein Querschnittsprofil aufweist, das einem auf dem Kopf stehenden Trapez ähnelt.
  • In einigen Ausführungsformen ist die erste seitliche Abmessung um mindestens 20% größer als die zweite seitliche Abmessung.
  • Es versteht sich, dass vor, während oder nach den vorhergehend erörterten Schritten 610 bis 640 zusätzliche Prozessschritte durchgeführt werden können, um die Herstellung der Halbleitervorrichtung zu vervollständigen. Zum Beispiel kann das Verfahren 600 vor dem Ersetzen der Dummy-Gate-Elektrode einen Schritt zum Bilden von Spacern auf Seitenwänden der Dummy-Gate-Elektrode, zum Bilden von Source/Drain-Gebieten in dem Substrat auf entgegengesetzten Seiten der Dummy-Gate-Elektrode und zum Bilden einer dielektrischen Zwischenschicht (ILD) über dem Substrat umfassen. Andere Prozessschritte werden der Einfachheit halber hier nicht erörtert.
  • Auf der Grundlage der vorhergehenden Erörterungen ist ersichtlich, dass die vorliegende Offenbarung gegenüber herkömmlichen Systemen und Verfahren zum Bilden von Schienenstrukturen Vorteile bietet. Es versteht sich indes, dass andere Ausführungsformen zusätzliche Vorteile bieten können und nicht alle Vorteile notwendigerweise hier offenbart sind, und dass kein bestimmter Vorteil für alle Ausführungsformen erforderlich ist. Ein Vorteil ist die Verringerung oder Beseitigung des Überhangproblems, das bestehende Gate-Ersetzungsprozesse stört. Durch sorgfältiges Ausgestalten des Ätzprozesses kann die resultierende Dummy-Gate-Elektrode gebildet werden, um ein Profil aufzuweisen, das oben breiter und unten schmal ist. Nachdem die Dummy-Gate-Elektrode entfernt wurde, erbt der anstelle der entfernten Dummy-Gate-Elektrode gebildete Graben auch ein oben breites und unten schmales Profil. Dieses Profil macht es leicht, den Graben mit einem Metallmaterial zu füllen, das verwendet wird, um die metallische Gate-Elektrode zu bilden. Folglich ist die gebildete metallische Gate-Elektrode im Wesentlichen frei von Leerräumen und Lücken, wodurch sie eine gegenüber herkömmlich gebildeten metallischen Gates verbesserte Leistung aufweist.
  • Ein Gesichtspunkt der vorliegenden Offenbarung beinhaltet ein Verfahren zur Herstellung einer Halbleitervorrichtung. Eine Polysiliziumschicht wird über einem Substrat gebildet. Die Polysiliziumschicht wird geätzt, um eine Dummy-Gate-Elektrode zu bilden, die einen oberen Abschnitt mit einer ersten seitlichen Abmessung und einen unteren Abschnitt mit einer zweiten seitlichen Abmessung aufweist. Die zweite seitliche Abmessung ist größer als oder gleich der ersten seitlichen Abmessung. Die Dummy-Gate-Elektrode wird mit einer metallischen Gate-Elektrode ersetzt.
  • Ein anderer Gesichtspunkt der vorliegenden Offenbarung beinhaltet ein Verfahren zur Herstellung einer Halbleitervorrichtung. Eine Gate-Dielektrikum-Schicht wird über einem Substrat gebildet. Eine Dummy-Gate-Elektrodenschicht wird über der Gate-Dielektrikum-Schicht gebildet. Die Dummy-Gate-Elektrodenschicht wird mit einem Ätzmittel geätzt, das Fluor und Chlor enthält, um eine Dummy-Gate-Elektrode zu bilden. Das Ätzen umfasst das Erhöhen eines Fluor-Gehalts des Ätzmittels, wenn das Ätzen tiefer in die Dummy-Gate-Elektrodenschicht vordringt. Spacer werden auf Seitenwänden der Dummy-Gate-Elektrode gebildet. Source/Drain-Gebiete werden in dem Substrat auf entgegengesetzten Seiten der Dummy-Gate-Elektrode gebildet. Die Dummy-Gate-Elektrode wird mit einer metallischen Gate-Elektrode ersetzt.
  • Noch ein anderer Gesichtspunkt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung. Die Halbleitervorrichtung umfasst eine High-k-Gate-Dielektrikumschicht, die über einem Substrat angeordnet ist. Die Halbleitervorrichtung umfasst eine metallische Gate-Elektrode, die über der High-k-Gate-Dielektrikumschicht angeordnet ist. Die metallische Gate-Elektrode weist einen oberen Abschnitt und einen unteren Abschnitt auf. Der untere Abschnitt befindet sich näher an der High-k-Gate-Dielektrikumschicht als der obere Abschnitt. Der obere Abschnitt weist eine erste seitliche Abmessung auf. Der untere Abschnitt weist eine zweite seitliche Abmessung auf. Die zweite Abmessung ist nicht kleiner als die erste Abmessung.
  • Vorhergehend wurden Elemente von mehreren Ausführungsformen dargestellt, derart, dass der Fachmann die Gesichtspunkte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte verstehen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage zum Entwerfen oder Abwandeln anderer Prozesse und Strukturen dienen kann, um die gleichen Zwecke durchzuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch verstehen, dass solche äquivalenten Konstruktionen nicht vom Gedanken und Schutzbereich der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen daran vornehmen kann, ohne vom Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden einer Polysiliziumschicht über einem Substrat; Ätzen der Polysiliziumschicht, um eine Dummy-Gate-Elektrode zu bilden, die einen oberen Abschnitt mit einer ersten seitlichen Abmessung und einen unteren Abschnitt mit einer zweiten seitlichen Abmessung umfasst, wobei die zweite seitliche Abmessung größer als oder gleich der ersten seitlichen Abmessung ist; und Ersetzen der Dummy-Gate-Elektrode mit einer metallischen Gate-Elektrode.
  2. Verfahren nach Anspruch 1, das ferner Folgendes umfasst: vor dem Bilden der Polysiliziumschicht Bilden einer High-k-Gate-Dielektrikumschicht über dem Substrat, wobei die Polysiliziumschicht über der High-k-Gate-Dielektrikumschicht gebildet wird.
  3. Verfahren nach Anspruch 1 oder 2, das ferner vor dem Ersetzen der Dummy-Gate-Elektrode Folgendes umfasst: Bilden von Spacern auf Seitenwänden der Dummy-Gate-Elektrode; Bilden von Source/Drain-Gebieten in dem Substrat auf entgegengesetzten Seiten der Dummy-Gate-Elektrode; und Bilden einer dielektrischen Zwischenschicht (ILD) über dem Substrat.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei: der obere Abschnitt der Dummy-Gate-Elektrode gebildet wird, wenn das Ätzen mit einer ersten seitlichen Ätzrate durchgeführt wird; und der untere Abschnitt der Dummy-Gate-Elektrode gebildet wird, wenn das Ätzen mit einer zweiten seitlichen Ätzrate durchgeführt wird, die höher als die erste seitliche Ätzrate ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ätzen das Verwenden eines Fluor enthaltenden Ätzmittels umfasst und wobei das Ätzen durch Erhöhen eines Fluorgehalts des Ätzmittels durchgeführt wird, wenn das Ätzen tiefer in die Polysiliziumschicht vordringt.
  6. Verfahren nach Anspruch 5, wobei das Erhöhen des Fluorgehalts das Erhöhen einer Strömungsrate des Fluor enthaltenden Ätzmittels umfasst.
  7. Verfahren nach Anspruch 6, wobei die Strömungsrate in einem Bereich zwischen etwa 80 sccm und etwa 120 sccm liegt.
  8. Verfahren nach einem der Ansprüche 5 bis 7, wobei das Ätzen das Anwenden eines Chlor enthaltenden Ätzmittels gleichzeitig mit dem Fluor enthaltenden Ätzmittel umfasst.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ätzen das Anwenden eines Passivierungsgases umfasst, wenn der obere Abschnitt der Dummy-Gate-Elektrode geätzt wird.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ätzen derart durchgeführt wird, dass die Dummy-Gate-Elektrode ein Querschnittsprofil aufweist, das einem auf dem Kopf stehenden Trapez ähnelt.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste seitliche Abmessung um mindestens 20% größer als die zweite seitliche Abmessung ist.
  12. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden einer Gate-Dielektrikum-Schicht über einem Substrat; Bilden einer Dummy-Gate-Elektrodenschicht über der Gate-Dielektrikum-Schicht; Ätzen der Dummy-Gate-Elektrodenschicht mit einem Ätzmittel, das Fluor und Chlor enthält, um eine Dummy-Gate-Elektrode zu bilden, wobei das Ätzen das Erhöhen eines Fluorgehalts des Ätzmittels umfasst, wenn das Ätzen tiefer in die Dummy-Gate-Elektrodenschicht vordringt; Bilden von Spacern auf Seitenwänden der Dummy-Gate-Elektrode; Bilden von Source/Drain-Gebieten in dem Substrat auf entgegengesetzten Seiten der Dummy-Gate-Elektrode; und Ersetzen der Dummy-Gate-Elektrode mit einer metallischen Gate-Elektrode.
  13. Verfahren nach Anspruch 12, wobei das Erhöhen des Fluorgehalts derart durchgeführt wird, dass ein oberer Abschnitt der Dummy-Gate-Elektrode breiter ist als ein unterer Abschnitt der Dummy-Gate-Elektrode.
  14. Verfahren nach Anspruch 12 oder 13, wobei das Ätzen derart durchgeführt wird, dass die Dummy-Gate-Elektrode ein Querschnittsprofil aufweist, das einem auf dem Kopf stehenden Trapez ähnelt.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei: das Ätzmittel ein Fluor enthaltendes Ätzmittel und ein Chlor enthaltendes Ätzmittel umfasst; und das Erhöhen des Fluorgehalts das Erhöhen einer Strömungsrate des Fluor enthaltenden Ätzmittels umfasst.
  16. Verfahren nach einem der Ansprüche 12 bis 15, wobei das Ätzen ferner das Anwenden eines Passivierungsgases umfasst, wenn ein oberer Abschnitt der Dummy-Gate-Elektrode gebildet wird.
  17. Halbleitervorrichtung, die Folgendes umfasst: eine High-k-Gate-Dielektrikumschicht, die über einem Substrat angeordnet ist; und eine metallische Gate-Elektrode, die über der High-k-Gate-Dielektrikumschicht angeordnet ist; wobei: die metallische Gate-Elektrode einen oberen Abschnitt und einen unteren Abschnitt aufweist, wobei der untere Abschnitt sich näher an der High-k-Gate-Dielektrikumschicht befindet als der obere Abschnitt; der obere Abschnitt eine erste seitliche Abmessung aufweist; der untere Abschnitt eine zweite seitliche Abmessung aufweist; und die zweite Abmessung nicht kleiner als die erste Abmessung ist.
  18. Halbleitervorrichtung nach Anspruch 17, die ferner Fluorteilchen umfasst, die an einer oberen Fläche des Substrats angeordnet sind.
  19. Halbleitervorrichtung nach Anspruch 17 oder 18, wobei die Metallelektrode ein Querschnittsprofil aufweist, das einem auf dem Kopf stehenden Trapez ähnelt.
  20. Halbleitervorrichtung nach einem der Ansprüche 17 bis 19, wobei die erste seitliche Abmessung um mindestens 20% größer als die zweite seitliche Abmessung ist.
DE102017118193.8A 2016-10-07 2017-08-10 Verringerung des metallischen Gate-Überhangs durch Bilden einer oben breiten und unten schmalen Dummy-Gate-Elektrode Pending DE102017118193A1 (de)

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* Cited by examiner, † Cited by third party
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CN113314536A (zh) * 2020-02-27 2021-08-27 台湾积体电路制造股份有限公司 半导体器件和制造半导体器件的方法
US11908920B2 (en) 2019-10-31 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
DE102020108047B4 (de) 2019-10-31 2024-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Finnen-feldeffekttransistor-bauelement und verfahren zum bilden desselben

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