CN113838802B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底，包括多个器件单元区，衬底上形成有第一掺杂层，第一掺杂层上形成有半导体柱；形成包围半导体柱的栅极结构；形成覆盖栅极结构和第一掺杂层的初始层间介质层，至少覆盖栅极结构露出的半导体柱侧壁；在相邻器件单元区的交界处，依次刻蚀初始层间介质层和第一掺杂层形成隔离槽；在隔离槽中形成隔离结构；回刻蚀部分厚度初始层间介质层，形成层间介质层；采用外延工艺在层间介质层露出的半导体柱的表面形成第二掺杂层。本发明采用外延工艺形成第二掺杂层，增大了第二掺杂层的表面积，从而减小接触电阻，且在隔离结构的作用下，在相邻器件单元区的交界处，相邻第二掺杂层相接触的概率低。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。随着沟道长度的减小，栅极结构对沟道的控制能力变弱，从而引起亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short channel effect，SCE)。
为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，GAA)晶体管。在全包围栅极晶体管中，栅极结构环绕沟道区域，与平面晶体管相比，全包围栅极晶体管的栅极结构对沟道的控制能力更强，能够更好地抑制短沟道效应。
全包围栅极晶体管包括横向全包围栅极(lateral gate-all-around，LGAA)晶体管和垂直全包围栅极(vertical gate-all-around，VGAA)晶体管。其中，VGAA晶体管的沟道在垂直于衬底表面的方向上延伸，这提高了半导体结构的面积利用效率，从而实现更进一步的特征尺寸缩小。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括多个器件单元区，所述衬底上形成有第一掺杂层，所述器件单元区的所述第一掺杂层上形成有半导体柱；形成包围所述半导体柱的部分侧壁的栅极结构，所述栅极结构的顶面低于所述半导体柱的顶面；形成覆盖所述栅极结构和第一掺杂层的初始层间介质层，所述初始层间介质层至少覆盖所述栅极结构露出的所述半导体柱的侧壁；在相邻所述器件单元区的交界处，依次刻蚀所述初始层间介质层和第一掺杂层，形成隔离槽；在所述隔离槽中形成隔离结构；形成所述隔离结构后，回刻蚀部分厚度的所述初始层间介质层，形成层间介质层，所述层间介质层覆盖所述栅极结构，且所述层间介质层的顶面低于所述半导体柱的顶面；采用外延工艺，在所述层间介质层露出的所述半导体柱的表面形成第二掺杂层。
相应的，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括多个器件单元区；第一掺杂层，位于所述衬底上；半导体柱，位于所述器件单元区的所述第一掺杂层上；栅极结构，包围所述半导体柱的部分侧壁，所述栅极结构的顶面低于所述半导体柱的顶面；层间介质层，覆盖所述栅极结构和第一掺杂层，且所述层间介质层的顶面低于所述半导体柱的顶面；第二掺杂层，位于所述层间介质层露出的所述半导体柱的表面，所述第二掺杂层采用外延工艺所形成；隔离结构，贯穿相邻所述器件单元区的交界处的所述层间介质层和第一掺杂层，且沿所述衬底表面的法线方向，所述隔离结构延伸至所述第二掺杂层之间。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在形成覆盖所述栅极结构和第一掺杂层的初始层间介质层后，在相邻器件单元区的交界处的初始层间介质层和第一掺杂层中形成隔离槽，接着在所述隔离槽中形成隔离结构，因此，后续能够采用外延工艺在层间介质层露出的半导体柱表面形成第二掺杂层，所述第二掺杂层不仅形成在所述半导体柱的顶面，还形成在所述层间介质层露出的半导体柱的侧面，这增大了第二掺杂层的表面积，相应有利于提高后续导电插塞与第二掺杂层的接触性能，从而有利于减小接触电阻，而且，在所述隔离结构的作用下，在相邻所述器件单元区的交界处，相邻第二掺杂层相接触的概率较低；综上，使得半导体结构的性能得到提升。
附图说明
图1是一种半导体结构的结构示意图；
图2至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前VGAA晶体管的性能仍有待提高。现结合一种半导体结构分析VGAA晶体管性能仍有待提高的原因。
结合参考图1，图1是一种半导体结构的结构示意图。
所述半导体结构包括：衬底10；第一掺杂层11，位于所述衬底10上；半导体柱12，位于所述第一掺杂层11上；第二掺杂层14，位于所述半导体柱12的顶部；隔离层13，位于所述半导体柱12露出的所述第一掺杂层11上，且所述隔离层13覆盖所述半导体柱12的部分侧壁；栅极结构15，包围所述隔离层13露出的半导体柱12的部分侧壁，且所述栅极结构15露出所述第二掺杂层14；导电插塞18，位于所述第二掺杂层14上且与所述第二掺杂层14电连接。
所述第二掺杂层14用于作为源区或漏区，所述第二掺杂层14位于所述半导体柱12的顶部，且所述第二掺杂层14通常通过对半导体柱12进行离子注入的方式形成。
随着器件特征尺寸的不断减小，所述半导体柱12的宽度越来越小，从而导致所述第二掺杂层14的宽度越小越小。相应的，在形成导电插塞18的过程中，会增加套刻(overlay)精度的控制难度，从而增大形成导电插塞18的工艺难度、降低导电插塞18与第二掺杂层14的电连接效果。而且，所述第二掺杂层14位于所述半导体柱12的顶部，所述第二掺杂层14的表面积较小。上述两个方面，均容易导致第二掺杂层14和导电插塞18之间的接触电阻变大，从而导致半导体结构的性能下降。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括多个器件单元区，所述衬底上形成有第一掺杂层，所述器件单元区的所述第一掺杂层上形成有半导体柱；形成包围所述半导体柱的部分侧壁的栅极结构，所述栅极结构的顶面低于所述半导体柱的顶面；形成覆盖所述栅极结构和第一掺杂层的初始层间介质层，所述初始层间介质层至少覆盖所述栅极结构露出的所述半导体柱的侧壁；在相邻所述器件单元区的交界处，依次刻蚀所述初始层间介质层和第一掺杂层，形成隔离槽；在所述隔离槽中形成隔离结构；形成所述隔离结构后，回刻蚀部分厚度的所述初始层间介质层，形成层间介质层，所述层间介质层覆盖所述栅极结构，且所述层间介质层的顶面低于所述半导体柱的顶面；采用外延工艺，在所述层间介质层露出的所述半导体柱的表面形成第二掺杂层。
本发明实施例中，所述第二掺杂层不仅形成在所述半导体柱的顶面，还形成在所述层间介质层露出的半导体柱的侧面，这增大了第二掺杂层的表面积，相应有利于提高后续导电插塞与第二掺杂层的接触性能，从而有利于减小接触电阻，而且，在所述隔离结构的作用下，在相邻所述器件单元区的交界处，相邻第二掺杂层相接触的概率较低；综上，使得半导体结构的性能得到提升。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2，提供衬底100，所述衬底100包括多个器件单元区100c。
所述形成方法用于形成VGAA晶体管，所述衬底100用于为后续形成半导体柱做准备，所述衬底100还用于为后续形成第一掺杂层提供工艺平台。
本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述衬底100包括多个器件单元区100c。
作为一种示例，同一器件单元区100c中的晶体管共用同一栅极结构。
继续参考图2，在所述衬底100上形成第一掺杂层110。
所述第一掺杂层110用于作为VGAA晶体管的源区(source)或漏区(drain)。作为一种实施例，所述第一掺杂层110用于作为VGAA晶体管的源区。
本实施例中，采用选择性外延生长工艺形成第一外延层，且在形成第一外延层的过程中原位自掺杂离子，形成所述第一掺杂层110。
本实施例中，以所形成的半导体结构为PMOS(positive channel metal oxidesemiconductor)晶体管为例，所述第一掺杂层110的材料为掺杂有P型离子的锗化硅，即所述第一外延层的材料为锗化硅。第一外延层用于为PMOS晶体管的沟道区提供压应力作用，从而提高PMOS晶体管的载流子迁移率。其中，所述P型离子包括B、Ga或In。
在其他实施例中，所述半导体结构还可以为NMOS(negative channel metaloxide semiconductor)晶体管，所述第一掺杂层的材料相应为掺杂有N型离子的碳化硅或磷化硅，即所述第一外延层的材料为碳化硅或磷化硅。第一外延层用于为NMOS晶体管的沟道区提供拉应力作用，从而提高NMOS晶体管的载流子迁移率。其中，所述N型离子包括P、As或Sb。
继续参考图2，在所述器件单元区100c的第一掺杂层110上形成半导体柱120。
所述半导体柱120用于提供VGAA晶体管的沟道。
作为一种示例，所述半导体柱120的形状为圆柱体。
本实施例中，所述半导体柱120的材料为硅。在其他实施例中，所述半导体柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述半导体柱120的步骤包括：在所述第一掺杂层110上形成半导体材料层(图中未示出)；在所述半导体材料层上形成掩膜层130；以所述掩膜层130为掩膜刻蚀所述半导体材料层，形成所述半导体柱120。
本实施例中，采用选择性外延生长法在第一掺杂层110上形成半导体材料层。
所述掩膜层130用于作为刻蚀所述半导体材料层的掩膜，还用于对半导体柱120的顶部起到保护作用。
本实施例中，所述掩膜层130为硬掩膜层，所述掩膜层130的材料为氮化硅。氮化硅的硬度和致密度较高，能够较好地起到刻蚀掩膜的作用以及对半导体柱120的保护作用。
需要说明的是，所述半导体柱120的高度(未标示)不宜过小，也不宜过大。后续形成第二掺杂层的步骤中，所述第二掺杂层覆盖半导体柱120靠近顶部一侧的部分侧壁，如果所述半导体柱120的高度过小，为了使第二掺杂层所覆盖的半导体柱120高度能够满足工艺需求，相应会导致后续形成于半导体柱120侧壁上的栅极结构过短，从而容易导致栅极结构对沟道的控制能力下降，而且还会导致后续形成的沟道区过短，容易产生短沟道效应；如果所述半导体柱120的高度过大，所述半导体柱120易发生坍塌，且还会增加形成所述半导体柱120的工艺难度。为此，本实施例中，所述半导体柱120的高度为30nm至200nm。
参考图3，形成所述半导体柱120后，所述形成方法还包括：在所述半导体柱120露出的第一掺杂层110上形成隔离层101，所述隔离层101覆盖所述半导体柱120的部分侧壁。
所述隔离层101为后续栅极结构的形成做准备，所述隔离层101还用于对栅极结构与第一掺杂层110进行电隔离。
本实施例中，所述隔离层101的材料为氧化硅。氧化硅的介电常数较小，有利于提高隔离层101的电隔离效果。在其他实施例中，所述隔离层的材料还可以是氮氧化硅等其他绝缘材料。
参考图4，形成包围所述半导体柱120的部分侧壁的栅极结构200，所述栅极结构200的顶面低于所述半导体柱120的顶面。
所述栅极结构200用于控制晶体管的沟道区的开启和断开。
本实施例中，所述栅极结构200包围所述第一掺杂层110露出的半导体柱120的部分侧壁，即所述栅极结构200和第一掺杂层110之间相隔离。具体地，所述栅极结构200包围所述隔离层101露出的半导体柱120的部分侧壁。
需要说明的是，所述栅极结构200露出部分的所述第一掺杂层110(图中未示出)，从而为后续形成与第一掺杂层110电连接的导电插塞提供工艺基础。
本实施例中，所述栅极结构200的顶面低于所述半导体柱120的顶面，使所述栅极结构200露出所述半导体柱120中靠近其顶面一侧的部分侧壁，从而为后续形成第二掺杂层提供空间位置。
本实施例中，形成包围所述半导体柱120的部分侧壁的栅极结构200的步骤中，所述栅极结构200还覆盖相邻所述半导体柱120之间的第一掺杂层110，从而简化形成所述栅极结构200的工艺复杂度。
本实施例中，所述栅极结构200为金属栅极结构，所述栅极结构200包括包围所述半导体柱120的部分侧壁的高k栅介质层210、覆盖所述高k栅介质层210的功函数层220、以及覆盖所述功函数层220的栅极层230。
本实施例中，所述高k栅介质层210包围所述半导体柱120的部分侧壁，并延伸覆盖所述半导体柱120露出的隔离层101；所述功函数层220相应保形覆盖所述高k栅介质层210。
本实施例中，所述栅极层230填充于相邻半导体柱120之间，并覆盖所述功函数层220。在其他实施例中，根据设计需求，所述栅极层也可以保形覆盖所述功函数层。
所述高k栅介质层210的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述高k栅介质层210的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，以所形成的半导体结构为PMOS晶体管为例，所述功函数层220的材料为P型功函数材料，所述功函数层220的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。
在其他实施例中，当所形成的半导体结构为NMOS晶体管时，所述功函数层的材料为N型功函数材料，所述功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
本实施例中，所述栅极层230的材料为Al。在其他实施例中，所述栅极层的材料还可以为W、Cu、Ag、Au、Pt、Ni或Ti等。
参考图5，形成覆盖所述栅极结构200和第一掺杂层110的初始层间介质层102，所述初始层间介质层102至少覆盖所述栅极结构200露出的半导体柱120的侧壁。
所述初始层间介质层102用于为后续形成隔离结构提供工艺平台。具体地，后续在相邻所述器件单元区的交界处，形成贯穿所述初始层间介质层102和第一掺杂层110的隔离结构。
此外，所述初始层间介质层102还用于为后续形成层间介质层做准备。
本实施例中，所述栅极层230填充于相邻半导体柱120之间，因此，所述初始层间介质层102覆盖所述栅极结构200。
所述初始层间介质层102的顶面可以高于所述半导体柱120的顶面，也可以和所述半导体柱120的顶面相齐平。其中，后续制程还包括采用外延工艺在层间介质层露出的半导体柱120的表面形成第二掺杂层，初始层间介质层102的厚度越大，则隔离结构的高度则越大，从而容易导致与隔离结构相邻的第二掺杂层的体积过小。
本实施例中，所述初始层间介质层102的顶面和所述半导体柱120的顶面相齐平，从而使得第二掺杂层的体积足够大，进而有利于增大了第二掺杂层的表面积，相应有利于提高后续导电插塞与第二掺杂层的接触性能。
具体地，形成所述初始层间介质层102的步骤包括：形成覆盖所述第一掺杂层110和半导体柱120的介质材料层(图未示)；以所述半导体柱120的顶面作为停止位置，对所述介质材料层进行平坦化处理，剩余的所述介质材料层作为初始层间介质层102。
对所述介质材料层进行平坦化处理的步骤中，以所述半导体柱120的顶面作为停止位置，这有利于提高所述初始层间介质层102的顶面平坦度。而且，所述初始层间介质层102露出所述半导体柱120的顶面，以便于后续采用外延工艺形成第二掺杂层。
需要说明的是，所述半导体柱120的顶面上还形成有掩膜层130，因此，在形成初始层间介质层102的过程中，去除所述掩膜层130。
作为一种示例，形成介质材料层后，先以掩膜层130顶面作为停止位置，对所述介质材料层进行平坦化处理，接着采用湿法刻蚀工艺去除掩膜层130，去除掩膜层130后，以半导体柱120的顶面作为停止位置，继续对剩余的介质材料层进行平坦化处理，以形成的初始层间介质层102。
还需要说明的是，在其他实施例中，当初始层间介质层的顶面高于半导体柱的顶面时，相应的，形成所述初始层间介质层时，也包括形成介质材料层的步骤、以及对所述介质材料层进行平坦化处理的步骤。
所述初始层间介质层102的顶面至半导体柱120的顶面的距离不宜过大。所述初始层间介质层102的厚度用于决定后续隔离结构的高度，且后续形成隔离结构后，还会回刻蚀部分厚度的初始层间介质层102，以形成层间介质层，所述层间介质层的顶面低于半导体柱120的顶面，如果所述初始层间介质层102的顶面至半导体柱120的顶面的距离过大，则隔离结构的高度过大，在后续形成第二掺杂层的外延生长过程中，在隔离结构的阻挡作用下，容易导致与隔离结构相邻的第二掺杂层的体积过小，且容易对后续的制程产生不良影响，而且，回刻蚀部分厚度的初始层间介质层102时，对初始层间介质层102的刻蚀量较大，从而容易引起工艺成本和工艺时间的增加。本实施例中，所述初始层间介质层102的顶面至半导体柱120的顶面的距离为0纳米至8纳米。
本实施例中，所述初始层间介质层102的材料为氧化硅。在其他实施例中，所述初始层间介质层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
参考图6，在相邻所述器件单元区100c的交界处，依次刻蚀所述初始层间介质层102和第一掺杂层110，形成隔离槽240。
所述隔离槽240用于为后续形成隔离结构提供空间位置。
本实施例中，所述第一掺杂层110上形成有隔离层101，且所述栅极结构200还覆盖相邻所述半导体柱120之间的隔离层101，因此，形成所述隔离槽240的步骤中，依次刻蚀所述初始层间介质层102、栅极结构200、隔离层101和第一掺杂层110。
本实施例中，所述隔离槽240贯穿所述第一掺杂层110，从而能够通过离结构，对相邻器件单元区100c的栅极结构200和第一掺杂层110实现电隔离，从而对相邻器件单元区100c的晶体管实现电隔离。
本实施例中，采用干法刻蚀工艺(例如，各向异性的干法刻蚀工艺)进行刻蚀，形成所述隔离槽240。
干法刻蚀工艺具有各向异性刻蚀的特性，通过采用干法刻蚀工艺，有利于提高所述隔离槽240的侧壁形貌质量以及所述隔离槽240的宽度，而且，干法刻蚀工艺的工艺稳定性和可控性较高，有利于精确控制所述隔离槽240的底部位置。
作为一种示例，形成所述隔离槽240的过程中，在刻蚀所述第一掺杂层110后，还刻蚀部分厚度的所述衬底100，以提高后续隔离结构的隔离效果。在其他实施例中，所述隔离槽的底部露出所述衬底的顶面。
作为一种示例，为了显著提高隔离结构的隔离效果，同时，防止对衬底100造成刻蚀过量的问题，隔离槽240位于衬底100中的部分的深度小于或等于80纳米，也就是说，隔离槽240底部至衬底100的距离为0纳米至80纳米。
需要说明的是，所述隔离槽240为长条形，所述隔离槽240的宽度不宜过小，也不宜过大。如果所述隔离槽240的宽度过小，则容易导致所述隔离槽240的深宽比过大，从而容易增加后续隔离结构在所述隔离槽240中的形成难度和形成质量；如果所述隔离槽240的宽度过大，则相邻器件单元区100c之间的距离过大，难以提升器件集成度。为此，本实施例中，如果所述隔离槽240的宽度为3纳米至10纳米。
参考图7，在所述隔离槽240(如图6所示)中形成隔离结构250。
所述隔离结构250位于相邻所述器件单元区100c的交界处，所述隔离结构250用于隔离相邻所述器件单元区100c的交界处的相邻导电柱120，因此，后续采用外延工艺在层间介质层露出的半导体柱120表面形成第二掺杂层时，在相邻所述器件单元区100c的交界处，相邻第二掺杂层相接触的概率较低。
因此，所述隔离结构250的材料为绝缘材料。
而且，后续还会回刻蚀部分厚度的初始层间介质层102，因此，所述隔离结构250的材料选取为：回刻蚀部分厚度的初始层间介质层102的步骤中，所述初始层间介质层102和隔离结构250的刻蚀选择比大于20:1，从而在回刻蚀部分厚度的初始层间介质层102的过程中，减小对隔离结构250的损耗，有利于使隔离结构250的高度满足工艺需求。
综上，所述隔离结构250的材料包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅或碳氮硼化硅或低k介质材料(低k介质材料指相对介电常数大于或等于2.6、小于等于3.9的介质材料)。其中，后续在第二掺杂层上形成导电插塞，当采用低k介质材料时，有利于减小相邻导电插塞之间的寄生电容。
本实施例中，所述隔离结构250的材料为氮化硅。氮化硅的绝缘性较佳。
具体地，在所述隔离槽240中形成隔离结构250的步骤包括：在所述隔离槽240中填充隔离材料层(图未示)，所述隔离材料层还覆盖初始层间介质层102；对所述隔离材料层进行平坦化处理，去除高于初始层间介质层102顶面的隔离材料层，保留所述隔离槽240中剩余的隔离材料层作为隔离结构250。
采用化学气相沉积工艺或原子层沉积工艺，在所述隔离槽240中填充隔离材料层。化学气相沉积工艺或原子层沉积工艺具有较佳的填充性能，从而有利于提高隔离材料层在隔离槽240中的填充质量。
参考图8，形成所述隔离结构250后，回刻蚀部分厚度的初始层间介质层102(如图7所示)，形成层间介质层103，所述层间介质层103覆盖栅极结构200，且所述层间介质层103的顶面低于半导体柱120的顶面。
所述层间介质层103用于实现后续所形成的第二掺杂层与栅极结构200的电隔离。此外，所述层间介质层103还用于实现相邻晶体管之间的电隔离。
本实施例中，采用SiCoNi刻蚀工艺，回刻蚀部分厚度的初始层间介质层102。
SiCoNi刻蚀工艺的刻蚀选择性较高，SiCoNi刻蚀工艺对初始层间介质层102的刻蚀速率远大于对其他材料层的刻蚀速率，从而能有效减小所述刻蚀工艺对隔离结构250的损耗；而且，SiCoNi刻蚀工艺有利于改善刻蚀工艺对图形密集区和图形稀疏区的负载效应，从而提高各区域对所述初始层间介质层102的刻蚀速率均一性。
在其他实施例中，还可以采用湿法刻蚀工艺，回刻蚀部分厚度的初始层间介质层。
需要说明的是，回刻蚀部分厚度的初始层间介质层102后，所述层间介质层103露出的半导体柱120的高度不宜过小，也不宜过大。如果所述层间介质层103露出的半导体柱120的高度过小，则所述层间介质层103露出的半导体柱120的侧壁表面积较小，相应的，后续在所述层间介质层103露出的半导体柱120的表面形成第二掺杂层时，难以在半导体柱120的侧面进行外延生长，容易导致第二掺杂层的形成质量不佳，还容易导致第二掺杂层的体积过小；如果所述层间介质层103露出的半导体柱120的高度过大，在所述隔离层102的厚度、以及位于所述半导体柱120侧壁的栅极结构200高度满足工艺需求的情况下，则相应需要增加所述半导体柱120的总高度，从而容易导致所述半导体柱120发生坍塌，且还会增加形成所述半导体柱120的工艺难度。为此，本实施例中，所述层间介质层103露出的半导体柱120的高度为3纳米至15纳米。例如，5纳米、10纳米。
参考图9，采用外延工艺，在所述层间介质层103露出的半导体柱120的表面形成第二掺杂层300。
所述第二掺杂层300用于作为VGAA晶体管的源区或漏区。本实施例中，所述第二掺杂层300作为所述VGAA晶体管的漏区。
所述第二掺杂层300采用外延工艺形成，在进行外延工艺的过程中，以层间介质层103露出的半导体柱120的表面为基础进行外延生长，因此，所述第二掺杂层300不仅形成在半导体柱120的顶面，还能够形成在层间介质层103露出的半导体柱120的侧面，这增大了第二掺杂层300的表面积，后续在第二掺杂层300顶部形成导电插塞时，相应有利于提高导电插塞与第二掺杂层300的接触性能，从而有利于减小接触电阻，而且，在所述隔离结构250的作用下，在相邻所述器件单元区100c的交界处，相邻第二掺杂层300相接触的概率较低。综上，本实施例所述形成方法有利于提高半导体结构的性能。
而且，与通过对半导体柱顶部进行离子注入以形成第二掺杂层的方案相比，外延工艺的可控性和稳定性更高，第二掺杂层300中的掺杂离子向半导体柱120内发生纵向扩散的概率较低，由于第二掺杂层300下方的半导体柱120用于作为沟道，这相应降低了掺杂离子扩散至沟道内的概率，这有利于提高半导体结构的性能。
此外，在外延生长的过程中，所述第二掺杂层300以半导体柱120为基础进行外延生长，这使得第二掺杂层300的形成质量较好。
本实施例中，在所述层间介质层103露出的半导体柱120的表面形成第二掺杂层300的步骤包括：通过外延工艺在层间介质层103露出的半导体柱120的表面形成第二外延层，且在进行所述外延工艺的过程中，进行原位自掺杂。
通过采用原位自掺杂的方式，有利于提高所述第二掺杂层300中的掺杂离子的浓度均一性，从而提高第二掺杂层300的质量和性能。
在另一些实施例中，形成第二掺杂层的步骤包括：通过外延工艺在层间介质层露出的半导体柱的表面形成第二外延层；对所述第二外延层进行离子注入，形成第二掺杂层。
本实施例中，以所形成的半导体结构为PMOS晶体管为例，所述第二掺杂层300的材料为掺杂有P型离子的锗化硅，即所述第二外延层的材料为锗化硅。其中，所述P型离子包括B、Ga或In。
在其他实施例中，所形成的半导体结构还可以为NMOS晶体管，所述第二掺杂层的材料相应为掺杂有N型离子的碳化硅或磷化硅，即所述第二外延层的材料为碳化硅或磷化硅。其中，所述N型离子包括P、As或Sb。
作为一种示例，所述第二掺杂层300的形状为西格玛(sigma)形。
为了减小导电插塞和第二掺杂层300之间的接触电阻，第二掺杂层300的掺杂浓度较高。其中，第二掺杂层300的掺杂浓度根据晶体管的性能需求而定。
需要说明的是，在外延生长的过程中，会消耗部分的半导体柱120，因此，形成第二掺杂层300后，隔离结构250顶面至半导体柱120顶面的距离会变大。
相应的，本发明还提供一种半导体结构。继续参考图9，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100，所述衬底100包括多个器件单元区100c；第一掺杂层110，位于所述衬底100上；半导体柱120，位于所述器件单元区100c的所述第一掺杂层110上；栅极结构200，包围所述半导体柱120的部分侧壁，所述栅极结构200的顶面低于所述半导体柱120的顶面；层间介质层103，覆盖所述栅极结构200和第一掺杂层110，且所述层间介质层103的顶面低于所述半导体柱120的顶面；第二掺杂层300，位于所述层间介质层103露出的所述半导体柱120的表面，所述第二掺杂层300采用外延工艺所形成；隔离结构250，贯穿相邻所述器件单元区的交界处100c的所述层间介质层103和第一掺杂层110，且沿所述衬底100表面的法线方向，所述隔离结构250延伸至所述第二掺杂层300之间。
所述第二掺杂层300采用外延工艺形成，在进行外延工艺的过程中，以层间介质层103露出的半导体柱120的表面为基础进行外延生长，因此，所述第二掺杂层300不仅形成在半导体柱120的顶面，还能够形成在层间介质层103露出的半导体柱120的侧面，这增大了第二掺杂层300的表面积，后续在第二掺杂层300顶部形成导电插塞时，相应有利于提高导电插塞与第二掺杂层300的接触性能，从而有利于减小接触电阻，而且，在所述隔离结构250的作用下，在相邻所述器件单元区100c的交界处，相邻第二掺杂层300相接触的概率较低。综上，本实施例所述半导体结构的性能较高。
而且，与通过对半导体柱顶部进行离子注入以形成第二掺杂层的方案相比，外延工艺的可控性和稳定性更高，第二掺杂层300中的掺杂离子向半导体柱120内发生纵向扩散的概率较低，由于第二掺杂层300下方的半导体柱120用于作为沟道，这相应降低了掺杂离子扩散至沟道内的概率，这有利于提高半导体结构的性能。
本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述衬底100包括多个器件单元区100c。
作为一种示例，同一器件单元区100c中的晶体管共用同一栅极结构200。
所述半导体结构为VGAA晶体管。所述第一掺杂层110用于作为VGAA晶体管的源区或漏区。作为一种实施例，所述第一掺杂层110用于作为VGAA晶体管的源区。
当半导体结构为PMOS晶体管时，所述第一掺杂层110的材料为掺杂有P型离子的锗化硅；当半导体结构为NMOS晶体管时，所述第一掺杂层110的材料为掺杂有N型离子的碳化硅或磷化硅。
其中，第一掺杂层110的掺杂浓度根据晶体管的性能需求而定。
所述半导体柱120用于提供VGAA晶体管的沟道。
作为一种示例，所述半导体柱120的形状为圆柱体。
本实施例中，所述半导体柱120的材料为硅。在其他实施例中，所述半导体柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述半导体柱120的高度(未标示)不宜过小，也不宜过大。形成第二掺杂层300的步骤中，所述第二掺杂层300覆盖半导体柱120靠近顶部一侧的部分侧壁，如果所述半导体柱120的高度过小，为了使第二掺杂层300所覆盖的半导体柱120高度能够满足工艺需求，相应会导致位于半导体柱120侧壁上的栅极结构200过短，从而容易导致栅极结构200对沟道的控制能力下降，而且还容易引起短沟道效应；如果所述半导体柱120的高度过大，所述半导体柱120易发生坍塌，且还会增加形成所述半导体柱120的工艺难度。为此，本实施例中，所述半导体柱120的高度为30nm至200nm。
所述半导体结构还包括：隔离层101，位于所述半导体柱120露出的第一掺杂层110上，所述隔离层101覆盖所述半导体柱120的部分侧壁。
所述隔离层101用于对栅极结构200与第一掺杂层110进行电隔离。
本实施例中，所述隔离层101的材料为氧化硅。氧化硅的介电常数较小，有利于提高隔离层101的电隔离效果。在其他实施例中，所述隔离层的材料还可以是氮氧化硅等其他绝缘材料。
所述栅极结构200用于控制晶体管的沟道区的开启和断开。
本实施例中，所述栅极结构200包围所述第一掺杂层110露出的半导体柱120的部分侧壁，即所述栅极结构200和第一掺杂层110之间相隔离。具体地，所述栅极结构200包围所述隔离层101露出的半导体柱120的部分侧壁。
需要说明的是，所述栅极结构200露出部分的所述第一掺杂层110(图中未示出)，从而为后续形成与第一掺杂层110电连接的导电插塞提供工艺基础。
本实施例中，所述栅极结构200的顶面低于所述半导体柱120的顶面，所述栅极结构200露出半导体柱120中靠近其顶面一侧的部分侧壁，从而为第二掺杂层300的形成提供空间位置。
本实施例中，所述栅极结构200还覆盖相邻所述半导体柱120之间的第一掺杂层110，从而简化形成所述栅极结构200的工艺复杂度。
本实施例中，所述栅极结构200为金属栅极结构，所述栅极结构200包括包围所述半导体柱120的部分侧壁的高k栅介质层210、覆盖所述高k栅介质层210的功函数层220、以及覆盖所述功函数层220的栅极层230。
本实施例中，所述高k栅介质层210包围所述半导体柱120的部分侧壁，并延伸覆盖所述半导体柱120露出的隔离层101；所述功函数层220相应保形覆盖所述高k栅介质层210。
本实施例中，所述栅极层230填充于相邻半导体柱120之间，并覆盖所述功函数层220。在其他实施例中，根据设计需求，所述栅极层也可以保形覆盖所述功函数层。
所述高k栅介质层210的材料为高k介质材料，本实施例中，所述高k栅介质层210的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，以所述半导体结构为PMOS晶体管为例，所述功函数层220的材料为P型功函数材料，所述功函数层220的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。
在其他实施例中，当所述导体结构为NMOS晶体管时，所述功函数层的材料为N型功函数材料，所述功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
本实施例中，所述栅极层230的材料为Al。在其他实施例中，所述栅极层的材料还可以为W、Cu、Ag、Au、Pt、Ni或Ti等。
所述层间介质层103用于实现第二掺杂层300与栅极结构200的电隔离。此外，所述层间介质层103还用于实现相邻晶体管之间的电隔离。
本实施例中，所述层间介质层103的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
本实施例中，所述栅极结构200还覆盖相邻半导体柱120之间的隔离层101，因此，所述层间介质层103覆盖所述栅极结构200。
需要说明的是，所述层间介质层103露出的半导体柱120的高度不宜过小，也不宜过大。如果所述层间介质层103露出的半导体柱120的高度过小，则所述层间介质层103露出的半导体柱120的侧壁表面积较小，相应的，在形成所述第二掺杂层300时，难以在半导体柱120的侧面进行外延生长，容易导致第二掺杂层300的形成质量不佳，还容易导致第二掺杂层300的体积过小；如果所述层间介质层103露出的半导体柱120的高度过大，在所述隔离层102的厚度、以及位于所述半导体柱120侧壁的栅极结构200高度满足工艺需求的情况下，则相应需要增加所述半导体柱120的总高度，从而容易导致所述半导体柱120发生坍塌，且还会增加形成所述半导体柱120的工艺难度。为此，本实施例中，所述层间介质层103露出的半导体柱120的高度为3纳米至15纳米。例如，5纳米、10纳米。
所述第二掺杂层300用于作为VGAA晶体管的源区或漏区。本实施例中，所述第二掺杂层300作为所述VGAA晶体管的漏区。
所述第二掺杂层300采用外延工艺形成，与通过对半导体柱顶部进行离子注入以形成第二掺杂层的方案相比，外延工艺的可控性和稳定性更高，第二掺杂层300中的掺杂离子向半导体柱120内发生纵向扩散的概率较低，由于第二掺杂层300下方的半导体柱120用于作为沟道，这相应降低了掺杂离子扩散至沟道内的概率，这有利于提高半导体结构的性能。
此外，在外延生长的过程中，所述第二掺杂层300以半导体柱120为基础进行外延生长，这使得第二掺杂层300的形成质量较好。
本实施例中，以所述半导体结构为PMOS晶体管为例，所述第二掺杂层300的材料为掺杂有P型离子的锗化硅，即所述第二外延层的材料为锗化硅。其中，所述P型离子包括B、Ga或In。
在其他实施例中，所述半导体结构还可以为NMOS晶体管，所述第二掺杂层的材料相应为掺杂有N型离子的碳化硅或磷化硅，即所述第二外延层的材料为碳化硅或磷化硅。其中，所述N型离子包括P、As或Sb。
作为一种示例，所述第二掺杂层300的形状为西格玛(sigma)形。
为了减小导电插塞和第二掺杂层300之间的接触电阻，第二掺杂层300的掺杂浓度较高。其中，第二掺杂层300的掺杂浓度根据晶体管的性能需求而定。
所述隔离结构250位于相邻器件单元区100c的交界处，所述隔离结构250延伸至第二掺杂层300之间，所述隔离结构250用于隔离相邻器件单元区100c的交界处的相邻第二掺杂层300，使得相邻第二掺杂层300相接触的概率较低。
因此，所述隔离结构250的材料为绝缘材料。
需要说明的是，所述层间介质层103是通过对初始层间介质层进行回刻蚀所形成的，在形成所述半导体结构的过程中，所述隔离结构250形成于初始层间介质层中。因此，所述层间介质层103和隔离结构250的刻蚀选择比大于20:1，从而在回刻蚀初始层间介质层的过程中，减小对隔离结构250的损耗，有利于使隔离结构250的高度满足工艺需求。
综上，所述隔离结构250的材料包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅或碳氮硼化硅或低k介质材料。其中，后续在第二掺杂层300上形成导电插塞，当采用低k介质材料时，有利于减小相邻导电插塞之间的寄生电容。
本实施例中，所述隔离结构250的材料为氮化硅。氮化硅的绝缘性较佳。
所述隔离结构250的顶面和所述半导体柱120的顶面相齐平，或者，所述隔离结构250的顶面高于所述半导体柱120的顶面。所述层间介质层103是通过对初始层间介质层进行回刻蚀所形成的，所述隔离结构250形成于初始层间介质层中，因此，通过使所述隔离结构250的顶面和半导体柱120的顶面相齐平，或者，高于所述半导体柱120的顶面，有利于降低形成初始层间介质层的工艺复杂度、提高初始层间介质层的顶面平坦度，而且，使得隔离结构250用于隔离相邻第二掺杂层300的作用得到保障。
本实施例中，所述隔离结构250的顶面和所述半导体柱120的顶面相齐平。
需要说明的是，所述隔离结构250的顶面至半导体柱120的顶面的距离不宜过大。初始层间介质层的厚度用于决定隔离结构250的高度，且层间介质层103通过对初始层间介质层进行回刻蚀的方式形成，如果所述隔离结构250的顶面至半导体柱120的顶面的距离过大，则隔离结构250的高度过大，在隔离结构250的阻挡作用下，容易导致与隔离结构250相邻的第二掺杂层300的体积过小，且容易对后续的制程产生不良影响，而且，回刻蚀初始层间介质层时，对初始层间介质层的刻蚀量较大，从而容易引起工艺成本和工艺时间的增加。本实施例中，所述隔离结构250的顶面至半导体柱120的顶面的距离为0纳米至10纳米。
还需要说明的是，所述隔离结构250为长条形结构，所述隔离结构250的宽度不宜过小，也不宜过大。所述隔离结构250形成于隔离槽中，如果所述隔离结构250的宽度过小，所述隔离槽的宽度相应过小，则容易导致所述隔离槽的深宽比过大，从而容易增加隔离结构250在所述隔离槽中的形成难度和形成质量；如果所述隔离结构250的宽度过大，相邻器件单元区100c之间的距离过大，难以提升器件集成度。为此，本实施例中，所述隔离结构250的宽度为3纳米至10纳米。
本实施例中，所述栅极结构200还覆盖相邻半导体柱120之间的隔离层101，因此，所述隔离结构250贯穿所述层间介质层103、栅极结构200、隔离层101和第一掺杂层。
本实施例中，所述隔离结构250的底部延伸至部分厚度的所述衬底100中，以提高隔离结构250的隔离效果。
作为一种示例，为了显著提高隔离结构250的隔离效果，同时，防止对衬底100造成刻蚀过量的问题，隔离结构250位于衬底100中的部分高度小于或等于80纳米，也就是说，隔离结构250底部至衬底100的距离为0纳米至80纳米。
在其他实施例中，所述隔离结构的底部和所述衬底的顶部相齐平。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括多个器件单元区，所述衬底上形成有第一掺杂层，所述器件单元区的所述第一掺杂层上形成有半导体柱；
形成包围所述半导体柱的部分侧壁的栅极结构，所述栅极结构的顶面低于所述半导体柱的顶面；
形成覆盖所述栅极结构和第一掺杂层的初始层间介质层，所述初始层间介质层至少覆盖所述栅极结构露出的所述半导体柱的侧壁；
在相邻所述器件单元区的交界处，依次刻蚀所述初始层间介质层和第一掺杂层，形成贯穿所述初始层间介质层和第一掺杂层的隔离槽；
在所述隔离槽中形成隔离结构；
形成所述隔离结构后，回刻蚀部分厚度的所述初始层间介质层，形成层间介质层，所述层间介质层覆盖所述栅极结构，且所述层间介质层的顶面低于所述半导体柱的顶面，所述隔离结构的顶面高于所述层间介质层的顶面；
采用外延工艺，在所述层间介质层露出的所述半导体柱的表面形成第二掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成覆盖所述栅极结构和第一掺杂层的初始层间介质层的步骤中，所述初始层间介质层的顶面和所述半导体柱的顶面相齐平；或者，所述初始层间介质层的顶面高于所述半导体柱的顶面。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述初始层间介质层的顶面至所述半导体柱的顶面的距离为0纳米至8纳米。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成覆盖所述栅极结构和第一掺杂层的初始层间介质层的步骤包括：形成覆盖所述第一掺杂层和半导体柱的介质材料层；
以所述半导体柱的顶面作为停止位置，对所述介质材料层进行平坦化处理，剩余的所述介质材料层作为初始层间介质层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述隔离槽中形成隔离结构的步骤包括：在所述隔离槽中填充隔离材料层，所述隔离材料层还覆盖所述初始层间介质层；
对所述隔离材料层进行平坦化处理，去除高于所述初始层间介质层顶面的所述隔离材料层，保留所述隔离槽中剩余的所述隔离材料层作为隔离结构。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺或原子层沉积工艺，在所述隔离槽中填充隔离材料层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述层间介质层露出的所述半导体柱的表面形成第二掺杂层的步骤包括：在进行所述外延工艺的过程中，进行原位自掺杂。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺进行刻蚀，形成所述隔离槽。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，回刻蚀部分厚度的所述初始层间介质层的步骤中，所述初始层间介质层和隔离结构的刻蚀选择比大于20:1。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用SiCoNi刻蚀工艺或湿法刻蚀工艺，回刻蚀部分厚度的所述初始层间介质层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离槽为长条形，所述隔离槽的宽度为3纳米至10纳米。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，回刻蚀部分厚度的所述初始层间介质层后，所述层间介质层露出的所述半导体柱的高度为3纳米至15纳米。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构的材料包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅或碳氮硼化硅或低k介质材料。
14.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括多个器件单元区；
第一掺杂层，位于所述衬底上；
半导体柱，位于所述器件单元区的所述第一掺杂层上；
栅极结构，包围所述半导体柱的部分侧壁，所述栅极结构的顶面低于所述半导体柱的顶面；
层间介质层，覆盖所述栅极结构和第一掺杂层，且所述层间介质层的顶面低于所述半导体柱的顶面；
第二掺杂层，位于所述层间介质层露出的所述半导体柱的表面，所述第二掺杂层采用外延工艺所形成；
隔离结构，贯穿相邻所述器件单元区的交界处的所述层间介质层和第一掺杂层，且沿所述衬底表面的法线方向，所述隔离结构延伸至所述第二掺杂层之间，所述隔离结构的顶面高于所述层间介质层的顶面。
15.如权利要求14所述的半导体结构，其特征在于，所述隔离结构的顶面和所述半导体柱的顶面相齐平；或者，所述隔离结构的顶面高于所述半导体柱的顶面。
16.如权利要求15所述的半导体结构，其特征在于，所述隔离结构的顶面至所述半导体柱的顶面的距离为0纳米至10纳米。
17.如权利要求15所述的半导体结构，其特征在于，所述隔离结构为长条形，所述隔离结构的宽度为3纳米至10纳米。
18.如权利要求14所述的半导体结构，其特征在于，所述层间介质层露出的所述半导体柱的高度为3纳米至15纳米。
19.如权利要求14所述的半导体结构，其特征在于，所述隔离结构的材料包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅或碳氮硼化硅或低k介质材料。
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