CN112768407A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的所述基底中形成沟槽；在所述沟槽的底面和侧壁上形成阻挡层，所述阻挡层中掺杂有第一型离子；形成所述阻挡层后，在所述沟槽中形成源漏掺杂层，所述源漏掺杂层中掺杂有第二型离子，所述第一型离子与所述第二型离子的导电类型不同。所述阻挡层中的第一型离子与源漏掺杂层中的第二型离子的导电类型不同，使得源漏掺杂层中的第二型离子不易穿过所述阻挡层扩散到沟道区中，因此，在半导体结构工作时，源漏掺杂层的耗尽层不易扩展，从而使得栅极结构两侧的所述源漏掺杂层之间不易发生穿通，进而有利于提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源区与漏区间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，来优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的所述基底中形成沟槽；在所述沟槽的底面和侧壁上形成阻挡层，所述阻挡层中掺杂有第一型离子；形成所述阻挡层后，在所述沟槽中形成源漏掺杂层，所述源漏掺杂层中掺杂有第二型离子，所述第一型离子与所述第二型离子的导电类型不同。
相应的，本发明实施例还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；沟槽，位于所述栅极结构两侧的所述基底中；阻挡层，位于所述沟槽的底面和侧壁上，所述阻挡层中具有第一型离子；源漏掺杂层，位于所述阻挡层露出的所述沟槽中，所述源漏掺杂层中具有第二型离子，所述第一型离子与第二型离子的导电类型不同。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的形成方法中，在所述栅极结构两侧的所述基底中形成沟槽，在所述沟槽的底面和侧壁上形成阻挡层，所述阻挡层中掺杂有第一型离子，形成所述阻挡层后，在所述沟槽中形成源漏掺杂层，所述源漏掺杂层中掺杂有第二型离子，所述第一型离子与第二型离子的导电类型不同，在所述阻挡层的作用下，使得源漏掺杂层中的第二型离子不易穿过所述阻挡层扩散到沟道区中，因此，在半导体结构工作时，源漏掺杂层的耗尽层不易扩展，从而使得栅极结构两侧的所述源漏掺杂层之间不易发生穿通，进而有利于提高半导体结构的电学性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图9是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构分析半导体结构性能不佳的原因。
图1是一种半导体结构的结构示意图。
所述半导体结构包括：衬底1；鳍部2，位于所述衬底1上；栅极结构3，横跨所述鳍部2，且覆盖所述鳍部2的部分顶壁和部分侧壁；源漏掺杂层4，位于所述栅极结构3两侧的所述鳍部2中。
为了增加沟道中的载流子迁移速率，通常会在源漏掺杂层4中掺杂离子以提高沟道中载流子的迁移速率，但所述源漏掺杂层4中的掺杂离子易扩散到栅极结构3下方的沟道区中，在半导体结构工作时，源漏掺杂层4的耗尽层易扩展，导致栅极结构3两侧的源漏掺杂层4易穿通，从而导致半导体结构的电学性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的所述基底中形成沟槽；在所述沟槽的底面和侧壁上形成阻挡层，所述阻挡层中掺杂有第一型离子；形成所述阻挡层后，在所述沟槽中形成源漏掺杂层，所述源漏掺杂层中掺杂有第二型离子，所述第一型离子与所述第二型离子的导电类型不同。
本发明实施例所提供的形成方法中，在所述栅极结构两侧的所述基底中形成沟槽，在所述沟槽的底面和侧壁上形成阻挡层，所述阻挡层中掺杂有第一型离子，形成所述阻挡层后，在所述沟槽中形成源漏掺杂层，所述源漏掺杂层中掺杂有第二型离子，所述第一型离子与第二型离子的导电类型不同，在所述阻挡层的作用下，使得源漏掺杂层中的第二型离子不易穿过所述阻挡层扩散到沟道区中，因此，在半导体结构工作时，源漏掺杂层的耗尽层不易扩展，从而使得栅极结构两侧的所述源漏掺杂层之间不易发生穿通，进而有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图2至图9是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2，提供基底。
所述基底为后续形成半导体结构提供工艺基础。具体地，所述半导体结构的形成方法用于形成晶体管。
需要说明的是，形成的所述晶体管通常包括源漏掺杂层，所述晶体管中的所述源漏掺杂层中掺杂有第二型离子。
本实施例中，所述半导体结构为PMOS(Positive Channel Metal OxideSemiconductor)晶体管，所述第二型离子包括硼离子、镓离子或铟离子。其他实施例中，所述半导体结构为NMOS(Negative channel Metal Oxide Semiconductor)晶体管，所述第二型离子包括磷离子、砷离子或锑离子。
本实施例以形成的晶体管为鳍式场效应晶体管(FinFET)为例，相应的，所述基底包括衬底100和位于所述衬底100上的鳍部101。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面基底。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。衬底100表面还能够形成有界面层，界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述基底还包括：隔离层(图中未示出)，位于所述鳍部101露出的所述衬底100上。
所述隔离层作为浅沟槽隔离结构(STI)，用于对相邻鳍部101起到电隔离的作用。
本实施例中，所述隔离层的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高隔离层的用于隔离相邻器件的效果。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他介电材料。
参考图3，在所述基底上形成栅极结构102。
在半导体结构工作时，所述栅极结构102用于控制沟道的开启与断开。
具体的，所述栅极结构102横跨所述鳍部101，且覆盖所述鳍部101的部分顶壁和部分侧壁。
本实施例中，栅极结构102为多晶硅栅极结构。
本实施例中，栅极结构102为叠层结构，包括：栅氧化层1021，保形覆盖于所述鳍部101的部分顶面和部分侧壁；栅极层1022，位于所述栅氧化层1021上。其他实施例中，栅极结构还可以为单层结构，即栅极结构仅包括栅极层。
本实施例中，栅氧化层1021的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。
本实施例中，栅极层1022的材料为多晶硅。其他实施例中，栅极层的材料还可以为非晶碳。
形成所述栅极结构102的步骤包括：在所述鳍部101以及所述鳍部101露出的所述衬底100上保形覆盖栅氧化材料层(图中未示出)；形成所述栅氧化材料层后，在所述栅氧化材料层上形成栅极材料层(图中未示出)；在所述栅极材料层上形成栅极掩膜层103；以所述栅极掩膜层103为掩膜刻蚀所述栅极材料层和所述栅氧化材料层，剩余的所述栅氧化材料层作为栅氧化层1021，剩余的所述栅极材料层作为栅极层1022。
形成所述栅极结构102后，所述栅极掩膜层103被保留，在后续半导体结构的形成过程中，所述栅极掩膜层103还能够起到保护栅极结构102的作用。
参考图4，在所述栅极结构102两侧的所述基底中形成沟槽104。
所述沟槽104为后续形成阻挡层和源漏掺杂层提供空间位置。
具体的，刻蚀所述栅极结构102两侧的所述鳍部101，形成所述沟槽104。
本实施例中，采用干法刻蚀工艺进行刻蚀，形成所述沟槽104。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述沟槽104的形貌满足工艺需求，降低对其他膜层结构的损伤。另外，所述干法刻蚀工艺有利于控制所述沟槽104的深度。
参考图5和图6，在所述沟槽104的底面和侧壁上形成阻挡层106(如图6所示)，所述阻挡层106中掺杂有第一型离子。
所述形成方法用于形成晶体管，所述阻挡层106中的第一型离子与晶体管的导电类型相反。相应的，所述第一型离子与后续所述源漏掺杂层中的所述第二型离子的导电类型相反。
形成所述阻挡层106后，后续还在所述沟槽104中形成源漏掺杂层，所述阻挡层106中的第一型离子与源漏掺杂层中的第二型离子的导电类型不同，使得源漏掺杂层中的第二型离子不易穿过所述阻挡层106扩散到沟道区中，因此，在半导体结构工作时，源漏掺杂层的耗尽层不易扩展，从而使得栅极机构102两侧的所述源漏掺杂层之间不易发生穿通，进而有利于提高半导体结构的电学性能。
本实施例中，所述半导体结构为PMOS，所述第一型离子包括磷离子、砷离子或锑离子。其他实施例中，所述半导体结构为NMOS，所述第一型离子包括硼离子、镓离子或铟离子。
本实施例中，所述阻挡层106的形成步骤包括：采用选择性外延生长工艺(selective epitaxy growth，SEG)形成第一外延层(图中未示出)，且在形成所述第一外延层的过程中掺杂第一型离子。
本实施例中，采用选择性外延生长工艺形成所述第一外延层。通过选择性外延生长工艺得到的第一外延层的纯度高，缺陷少，有利于提高阻挡层106的形成质量，从而提高阻挡层106的防扩散效果，也就是说，后续在沟槽104中形成源漏掺杂层后，所述源漏掺杂层中的第二型离子不易扩散至栅极结构102下方的沟道区中，有利于优化半导体结构的性能。在其他实施例中，还可以采用分子束外延技术等工艺形成第一外延层。
本实施例中，所述第一外延层的材料包括硅。所述第一外延层的材料与所述鳍部101的材料相同，鳍部101能够为第一外延层提供外延氛围，减少第一外延层中的缺陷，相应提高所述阻挡层106的形成质量。其他实施例中，所述第一外延层的材料还可以包括锗化硅。
具体地，采用选择性外延生长工艺形成所述第一外延层的过程中，使用的反应气体包括SiH2Cl2或者SiH4。
本实施例中，在形成所述第一外延层的过程中，采用原位自掺杂的方式掺杂第一型离子。通过采用原位自掺杂的方式，有利于提高阻挡层106中第一型离子的浓度均一性，使得所述阻挡层106能够更好的阻挡所述源漏掺杂层中的第二型离子扩散至沟道区中。
需要说明的是，所述阻挡层106不宜过厚也不宜过薄。若所述阻挡层106过厚，会过多的占据所述沟槽104的空间，导致后续形成的源漏掺杂层距离栅极结构102下方的沟道区的距离过大，在半导体结构工作时，所述源漏掺杂层对沟道的应力较小，沟道中载流子的迁移速率较小。若所述阻挡层106过薄，阻挡层106对所述源漏掺杂层中的第二型离子的阻挡能力较弱，所述第二型离子易穿过阻挡层106扩散到栅极结构102下方的沟道区中，在半导体结构工作时，源漏掺杂层的耗尽层易扩展，导致栅极结构102两侧的所述源漏掺杂层易穿通，导致半导体结构的性能不佳。本实施例中，所述阻挡层106的厚度为3纳米至4纳米。
需要说明的是，所述阻挡层106中所述第一型离子的掺杂剂量不宜过高也不宜过低。若所述阻挡层106中的所述第一型离子的掺杂剂量过高，后续在所述阻挡层106上形成的源漏掺杂层的形成质量较差，且因为所述阻挡层106的掺杂剂量较高，所述阻挡层106中的第一型离子易扩散至源漏掺杂层中，导致源漏掺杂层中的第二型离子与第一型离子发生电性中和，从而导致源漏掺杂层中第二型离子的掺杂剂量降低，因此，在半导体结构工作时，所述源漏掺杂层不易对沟道提供足够的应力，导致载流子的迁移速率较低。若所述阻挡层106中的所述第一型离子的掺杂剂量过低，阻挡层106对所述源漏掺杂层中的第二型离子的阻挡能力较弱，所述第二型离子易穿过阻挡层106扩散到栅极结构102下方的沟道区中，在半导体结构工作时，源漏掺杂层的耗尽层易扩展，导致栅极结构102两侧的所述源漏掺杂层易穿通，导致半导体结构的性能不佳。本实施例中，所述阻挡层106中所述第一型离子的掺杂剂量为5.0E18原子每平方厘米至2.0E19原子每平方厘米。
如图5所示，所述半导体结构的形成方法还包括：形成所述沟槽104后，形成所述阻挡层106前，在所述沟槽104的底面和侧壁上形成种子层105，所述种子层105中掺杂有第二型离子。
所述种子层105用于提高所述沟槽104的表面平整度和光滑度，使得阻挡层106具有较好的形成质量。且因为所述种子层105中掺杂有第二型离子，能够为后续在所述阻挡层106上形成源漏掺杂层提供良好的界面态基础，使得源漏掺杂层具有良好的形成质量。此外，所述种子层105中掺杂有第二型离子，从而使得栅极结构102下方的沟道与后续形成的源漏掺杂层构成的PN结不易太陡，进而在半导体结构工作时，所述沟道与源漏掺杂层构成的PN结的漏电流较小，有利于提高半导体结构的性能。
本实施例中，所述种子层105的形成步骤包括：采用选择性外延生长工艺形成第二外延层(图中未示出)，在形成所述第二外延层的过程中掺杂第二型离子。
本实施例中，所述第二外延层的材料包括：锗化硅。在半导体结构工作时，锗化硅有利于提高对沟道的应力，从而有利于提高沟道中载流子的迁移速率。其他实施例中，所述第二外延层的材料还可以为硅。
本实施例中，采用选择性外延生长工艺形成所述第二外延层。通过选择性外延生长工艺得到的第二外延层的纯度高，缺陷少，有利于提高种子层105的形成质量。在其他实施例中，还可以采用分子束外延技术等工艺形成第二外延层。
本实施例中，所述半导体结构为PMOS，所述第二型离子包括硼离子、镓离子或铟离子。其他实施例中，所述半导体结构为NMOS，所述第二型离子包括磷离子、砷离子或锑离子。
需要说明的是，与所述阻挡层106相比，所述种子层105中第二型离子的掺杂剂量不宜过高也不宜过低。若所述种子层105中第二型离子的掺杂剂量过高，种子层105中的第二型离子易扩散至所述阻挡层106中，与所述阻挡层106中的第一型离子发生电性电性中和，从而导致阻挡层106不易阻挡源漏掺杂层中的第二型离子扩散到栅极结构102下方的沟道区中。若所述种子层105中第二型离子的掺杂剂量过低，容易导致栅极结构102下方的沟道与后续形成的源漏掺杂层构成的PN结太陡，从而在半导体结构工作时，导致所述沟道与源漏掺杂层构成的PN结的漏电流较大，不利于提高半导体结构的性能。本实施例中，所述种子层105中第二型离子的掺杂剂量为所述阻挡层中第一型离子掺杂剂量的0.8倍至1.2倍。
参考图7和图8，形成所述阻挡层106后，在所述沟槽104(如图7所示)中形成源漏掺杂层107(如图8所示)，所述源漏掺杂层107中掺杂有第二型离子，所述第一型离子与所述第二型离子的导电类型不同。
在半导体结构工作时，所述源漏掺杂层107用于给沟道提供应力，提高沟道中载流子的迁移速率。
本实施例中，所述半导体结构为PMOS，相应的所述第二型离子包括硼离子、镓离子或铟离子。其他实施例中，所述半导体结构为NMOS，相应的，所述第二型离子包括硼离子、镓离子或铟离子。
本实施例中，所述源漏掺杂层107包括多层掺杂分层，且远离所述阻挡层106的所述掺杂分层的掺杂浓度高于靠近所述阻挡层106的所述掺杂分层的掺杂浓度。
从源漏掺杂层107顶部指向阻挡层106的方向上，所述源漏掺杂层107中的掺杂浓度递减，使得所述源漏掺杂层107在对沟道提供足够应力的同时，还使得源漏掺杂层107中的第二型离子不易扩散至沟道区中，从而使得源漏掺杂层107的耗尽层不易扩展，相应的，栅极结构102两侧的所述源漏掺杂层107之间不易发生穿通，进而有利于提高半导体结构的性能。
本实施例中，所述掺杂分层的材料为锗化硅。在半导体结构工作时，锗化硅有利于提高对沟道的应力，从而有利于提高沟道中载流子的迁移速率。其他实施例中，所述掺杂分层的材料还可以为硅。
本实施例中，采用选择性外延生长法形成所述掺杂分层，在形成掺杂分层的过程中，对所述掺杂分层掺杂第二型离子。掺杂离子可达到提高沟道中载流子迁移率的目的。
本实施例中，采用选择性外延生长法形成所述掺杂分层的过程中，使用原位自掺杂的方式对所述掺杂分层掺杂第二型离子，这有利于提高掺杂分层中掺杂离子的浓度均一性，从而使得各个所述掺杂分层之间呈一定的浓度梯度，进而能够进一步阻挡所述源漏掺杂层107中的第二型离子扩散至沟道区中。
需要说明的是，所述源漏掺杂层107中的掺杂分层不宜过多。若所述掺杂分层过多，各个所述掺杂分层的厚度较薄，导致所述掺杂分层的形成难度较大，且所述掺杂分层过多，易导致形成所述源漏掺杂层107的工艺时间过长，工艺稳定性难以控制。
本实施例中，所述源漏掺杂层107包括底掺杂分层1071和形成在底掺杂分层1071上的顶掺杂分层1072。其他实施例中，所述源漏掺杂层107还可以包括三层、四层或五层的掺杂分层。
参考图9，所述半导体结构的形成方法还包括：在形成所述源漏掺杂层107后，形成覆盖所述栅极结构102侧壁且露出所述栅极结构102顶壁的层间介质层109。
所述层间介质层109用于电隔离相邻器件。
所述层间介质层109的材料为介电材料。
本实施例中，所述层间介质层109的材料为氧化硅。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
继续参考图9，所述半导体结构的形成方法还包括：在形成所述源漏掺杂层107后，形成层间介质层109前，形成保形覆盖所述栅极结构102侧壁以及源漏掺杂层107的抗刻蚀层108。
后续在层间介质层109中形成用于填充接触孔插塞的开口过程中，所述抗刻蚀层108的被刻蚀速率小于所述层间介质层109的被刻蚀速率，在刻蚀层间介质层109的过程中，所述抗刻蚀层108用于定义刻蚀停止位置，之后进一步的刻蚀所述抗刻蚀层108，直至露出所述源漏掺杂层107，使得各源漏掺杂层107上开口的刻蚀速率易一致，不易引起的刻蚀过量或刻蚀不足等问题，进一步提高半导体结构的电学性能和可靠性。
所述抗刻蚀层108的材料可以为氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述抗刻蚀层108的材料为氮化硅。
相应的，本发明实施例还提供一种半导体结构。参考图9，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底；栅极结构102，位于所述基底上；沟槽104(如图7所示)，位于所述栅极结构102两侧的所述基底中；阻挡层106，位于所述沟槽104的底面和侧壁上，所述阻挡层106中具有第一型离子；源漏掺杂层107，位于所述阻挡层106上，所述源漏掺杂层107中具有第二型离子，所述第一型离子与第二型离子的导电类型不同。
本发明实施例半导体结构中，阻挡层106位于所述沟槽104中，所述阻挡层106中具有第一型离子，形成所述阻挡层106后，所述源漏掺杂层107位于所述阻挡层106上，所述源漏掺杂层107中具有第二型离子；所述第一型离子与第二型离子的导电类型不同，在所述阻挡层106的作用下，使得源漏掺杂层107中的第二型离子不易穿过所述阻挡层106扩散到沟道区中，因此，在半导体结构工作时，源漏掺杂层107的耗尽层不易扩展，从而使得栅极结构102两侧的所述源漏掺杂层107之间不易发生穿通，进而有利于提高半导体结构的电学性能。
基底为形成半导体结构提供工艺基础。所述半导体结构用于形成晶体管。
本实施例以形成的晶体管为鳍式场效应晶体管(FinFET)为例，相应的，所述基底包括衬底100和位于所述衬底100上的鳍部101。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面基底。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。衬底100表面还能够形成有界面层，界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述基底还包括：隔离层(图中未示出)，位于所述鳍部101露出的所述衬底100上。
所述隔离层作为浅沟槽隔离结构(STI)，用于对相邻鳍部101起到电隔离的作用。
本实施例中，所述隔离层的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高隔离层的用于隔离相邻器件的效果。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他介电材料。
在半导体结构工作时，所述栅极结构102用于控制沟道的开启与断开。
具体的，所述栅极结构102横跨所述鳍部101，且覆盖所述鳍部101的部分顶壁和部分侧壁。
本实施例中，栅极结构102为多晶硅栅极结构。
本实施例中，栅极结构102为叠层结构，包括：栅氧化层1021，保形覆盖于所述鳍部101的部分顶面和部分侧壁；栅极层1022，位于所述栅氧化层1021上。其他实施例中，栅极结构还可以为单层结构，即栅极结构仅包括栅极层。
本实施例中，栅氧化层1021的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。
本实施例中，栅极层1022的材料为多晶硅。其他实施例中，栅极层的材料还可以为非晶碳。
本实施例中，沟槽104位于所述栅极结构102两侧的所述鳍部101中。所述沟槽104为形成阻挡层106和源漏掺杂层107提供空间位置。
所述半导体结构用于形成晶体管，所述阻挡层106中的第一型离子与晶体管的导电类型相反。相应的，所述第一型离子与所述源漏掺杂层107中的所述第二型离子的导电类型相反。
本实施例中，所述阻挡层106的材料为具有第一型离子的硅。其他实施例中，所述阻挡层的材料可以为具有第一型离子的锗化硅。
本实施例中，所述半导体结构为PMOS，所述第一型离子包括磷离子、砷离子或锑离子。其他实施例中，所述半导体结构为NMOS，所述第一型离子包括硼离子、镓离子或铟离子。
需要说明的是，所述阻挡层106不宜过厚也不宜过薄。若所述阻挡层106过厚，会过多的占据所述沟槽104的空间，导致所述源漏掺杂层107距离栅极结构102下方的沟道区的距离过大，在半导体结构工作时，所述源漏掺杂层107对沟道的应力较小，沟道中载流子的迁移速率较小。若所述阻挡层106过薄，阻挡层106对所述源漏掺杂层107中的第二型离子的阻挡能力较弱，所述第二型离子易穿过阻挡层106扩散到栅极结构102下方的沟道区中，在半导体结构工作时，源漏掺杂层107的耗尽层易扩展，导致栅极结构102两侧的所述源漏掺杂层107易穿通，导致半导体结构的性能不佳。本实施例中，所述阻挡层106的厚度为3纳米至4纳米。
需要说明的是，所述阻挡层106中所述第一型离子的掺杂浓度不宜过高也不宜过低。所述源漏掺杂层107形成在阻断层106上，若所述阻挡层106中的所述第一型离子的掺杂浓度过高，易导致所述源漏掺杂层107的形成质量较差，且因为所述阻挡层106的掺杂浓度较高，所述阻挡层106中的第一型离子易扩散至源漏掺杂层107中，导致源漏掺杂层107中的第二型离子与第一型离子发生电性中和，从而导致源漏掺杂层107中第二型离子的掺杂浓度降低，因此在半导体结构工作时，所述源漏掺杂层107不易对沟道提供足够的应力，导致载流子的迁移速率较低。若所述阻挡层106中的所述第一型离子的掺杂浓度过低，阻挡层106对所述源漏掺杂层107中的第二型离子的阻挡能力较弱，所述第二型离子易穿过阻挡层106扩散到栅极结构102下方的沟道区中，在半导体结构工作时，源漏掺杂层107的耗尽层易扩展，导致栅极结构102两侧的所述源漏掺杂层107易穿通，导致半导体结构的性能不佳。本实施例中，所述阻挡层106中所述第一型离子的掺杂浓度为5.0E23原子每立方厘米至2.0E24原子每立方厘米。
所述半导体结构还包括：种子层105，位于所述阻挡层106与所述沟槽104之间，所述种子层105中具有第二型离子。
所述种子层105用于提高所述沟槽104的表面平整度和光滑度，使得形成在所述种子层105上的阻挡层106具有较好的形成质量。且因为所述种子层105中具有第二型离子，使得源漏掺杂层107具有良好的形成质量。此外，所述种子层105中具有第二型离子，从而使得栅极结构102下方的沟道与源漏掺杂层107构成的PN结不易太陡，进而在半导体结构工作时，所述沟道与源漏掺杂层构成的PN结的漏电流较小，有利于提高半导体结构的性能。
本实施例中，所述种子层105的材料包括具有第二型离子的锗化硅。其他实施例中，所述种子层105的材料可以包括具有第二型离子的硅。
需要说明的是，与所述阻挡层106相比，所述种子层105中第二型离子的掺杂浓度不宜过高也不宜过低。若所述种子层105中第二型离子的掺杂浓度过高，种子层105中的第二型离子易扩散至所述阻挡层106中，与所述阻挡层106中的第一型离子发生电性电性中和，从而导致阻挡层106不易阻挡源漏掺杂层中的第二型离子扩散到栅极结构102下方的沟道区中。若所述种子层105中第二型离子的掺杂浓度过低，容易导致栅极结构102下方的沟道与源漏掺杂层107构成的PN结太陡，从而在半导体结构工作时，导致所述沟道与源漏掺杂层构成的PN结的漏电流较大，不利于提高半导体结构的性能。本实施例中，所述种子层105中第二型离子的掺杂浓度为所述阻挡层中第一型离子掺杂浓度的0.8倍至1.2倍。
在半导体结构工作时，所述源漏掺杂层107用于给沟道提供应力，提高沟道中载流子的迁移速率。
所述源漏掺杂层107中具有第二型离子。
本实施例中，所述半导体结构为PMOS晶体管，相应的所述第二型离子为P型离子，P型离子包括硼离子、镓离子或铟离子。其他实施例中，所述半导体结构为NMOS晶体管，相应的所述第二型离子为N型离子，所述N型离子包括磷离子、砷离子或锑离子。
本实施例中，所述源漏掺杂层107包括多层掺杂分层，且靠近所述栅极结构102顶部的所述掺杂分层的掺杂浓度高于远离所述栅极结构102顶部的所述掺杂分层。
本实施例中，所述源漏掺杂层107包括多层掺杂分层，且远离所述阻挡层106的所述掺杂分层的掺杂浓度高于靠近所述阻挡层106的所述掺杂分层的掺杂浓度。
从源漏掺杂层107顶部指向阻挡层106的方向上，所述源漏掺杂层107中的掺杂浓度递减，使得所述源漏掺杂层107在对沟道提供足够应力的同时，还使得源漏掺杂层107中的第二型离子不易扩散至沟道区中，从而使得源漏掺杂层107的耗尽层不易扩展，相应的，从而使得栅极结构102两侧的所述源漏掺杂层107之间不易发生穿通，进而有利于提高半导体结构的电学性能。
本实施例中，所述掺杂分层的材料为锗化硅。在半导体结构工作时，锗化硅有利于提高对沟道的应力，从而有利于提高沟道中载流子的迁移速率。其他实施例中，所述掺杂分层的材料还可以为硅。
需要说明的是，所述源漏掺杂层107中的掺杂分层不宜过多。若所述掺杂分层过多，各个所述掺杂分层的厚度较薄，导致所述掺杂分层的形成难度较大，且所述掺杂分层过多，易导致形成所述源漏掺杂层107的工艺时间过长，工艺稳定性难以控制。本实施例中，所述源漏掺杂层107包括底掺杂分层1071和形成在底掺杂分层1071上的顶掺杂分层1072。其他实施例中，所述源漏掺杂层107还可以包括三层、四层或五层的掺杂分层。
所述半导体结构还包括：层间介质层109，位于所述栅极结构102露出的所述基底上，且所述层间介质层109露出所述栅极结构102的顶壁。
所述层间介质层109用于电隔离相邻器件。
所述层间介质层109的材料为介电材料。
本实施例中，所述层间介质层109的材料为氧化硅。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
所述半导体结构还包括：抗刻蚀层108，保形覆盖于所述栅极结构102侧壁以及源漏掺杂层107上。
后续在层间介质层109中形成用于填充接触孔插塞的开口过程中，所述抗刻蚀层108的被刻蚀速率小于所述层间介质层109的被刻蚀速率，所述抗刻蚀层108用于定义刻蚀停止位置，之后进一步的刻蚀所述抗刻蚀层108，直至露出所述源漏掺杂层107，进而使得各源漏掺杂层107上开口的刻蚀速率易一致，不易引起的刻蚀过量或刻蚀不足等问题，进一步提高半导体结构的电学性能和可靠性。
所述抗刻蚀层108的材料可以为氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述抗刻蚀层108的材料为氮化硅。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成栅极结构；
在所述栅极结构两侧的所述基底中形成沟槽；
在所述沟槽的底面和侧壁上形成阻挡层，所述阻挡层中掺杂有第一型离子；
形成所述阻挡层后，在所述沟槽中形成源漏掺杂层，所述源漏掺杂层中掺杂有第二型离子，所述第一型离子与所述第二型离子的导电类型不同。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡层的形成步骤包括：采用选择性外延生长工艺形成第一外延层，且在形成所述第一外延层的过程中掺杂第一型离子。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一外延层的材料包括硅或者锗化硅。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述沟槽的底面和侧壁上形成阻挡层的步骤中，所述阻挡层的厚度为3纳米至4纳米。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述阻挡层中，所述第一型离子的掺杂剂量为5.0E18原子每平方厘米至2.0E19原子每平方厘米。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述沟槽后，形成所述阻挡层前，还包括：在所述沟槽的底面和侧壁上形成种子层，所述种子层中掺杂有所述第二型离子。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述种子层的形成步骤包括：采用选择性外延生长工艺形成第二外延层，且在形成所述第二外延层的过程中掺杂第二型离子。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二外延层的材料包括锗化硅或硅。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，所述种子层中第二型离子的掺杂剂量为所述阻挡层中第一型离子掺杂剂量的0.8倍至1.2倍。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述沟槽中形成源漏掺杂层的步骤中，所述源漏掺杂层包括多层掺杂分层，且远离所述阻挡层的所述掺杂分层的掺杂浓度高于靠近所述阻挡层的所述掺杂分层的掺杂浓度。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为PMOS，所述第二型离子包括硼离子、镓离子或铟离子，所述第一型离子包括磷离子、砷离子或锑离子；
或者，
所述半导体结构为NMOS，所述第二型离子包括磷离子、砷离子或锑离子，所述第一型离子包括硼离子、镓离子或铟离子。
12.一种半导体结构，其特征在于，包括：
基底；
栅极结构，位于所述基底上；
沟槽，位于所述栅极结构两侧的所述基底中；
阻挡层，位于所述沟槽的底面和侧壁上，所述阻挡层中具有第一型离子；
源漏掺杂层，位于所述阻挡层露出的所述沟槽中，所述源漏掺杂层中具有第二型离子，所述第一型离子与第二型离子的导电类型不同。
13.如权利要求12所述的半导体结构，其特征在于，所述阻挡层的材料为包括具有所述第一型离子的硅或者锗化硅。
14.如权利要求12所述的半导体结构，其特征在于，所述阻挡层的厚度为3纳米至4纳米。
15.如权利要求12所述的半导体结构，其特征在于，在所述阻挡层中，所述第一型离子的掺杂浓度为5.0E23原子每立方厘米至2.0E24原子每立方厘米。
16.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：种子层，位于所述阻挡层与所述沟槽之间，所述种子层中具有所述第二型离子。
17.如权利要求16所述的半导体结构，其特征在于，所述种子层的材料包括具有所述第二型离子的锗化硅或硅。
18.如权利要求16所述的半导体结构，其特征在于，所述种子层中第二型离子的掺杂浓度为所述阻挡层中第一型离子掺杂浓度的0.8倍至1.2倍。
19.如权利要求12所述的半导体结构，其特征在于，所述源漏掺杂层包括多层掺杂分层，且靠近所述栅极结构顶部的所述掺杂分层的掺杂浓度高于远离所述栅极结构顶部的所述掺杂分层。
20.如权利要求12所述的半导体结构，其特征在于，所述半导体结构为PMOS，所述第二型离子包括硼离子、镓离子或铟离子，所述第一型离子包括磷离子、砷离子或锑离子；
或者，
所述半导体结构为NMOS，所述第二型离子包括磷离子、砷离子或锑离子，所述第一型离子包括硼离子、镓离子或铟离子。
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