CN113871300B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底；在衬底上形成第一掺杂层；在第一掺杂层上形成半导体柱；在第一掺杂层上形成第一隔离层，露出半导体柱的部分侧壁；在第一隔离层上形成第二隔离层，第二隔离层大于第一隔离层的耐刻蚀度；在第二隔离层上形成包围半导体柱部分侧壁的栅极结构，栅极结构顶面低于半导体柱顶面；在半导体柱顶部形成第二掺杂层。本发明形成耐刻蚀度更大的第二隔离层，在形成栅极结构之前的工艺过程中，第二隔离层被损耗的概率较低，且第二隔离层对第一隔离层起到保护作用，从而减小第一隔离层被损耗的概率，相应使得由第二隔离层和第一隔离层构成的叠层结构的厚度均一性和性能得到保障，进而提高半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。随着沟道长度的减小，栅极结构对沟道的控制能力变弱，从而引起亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short channel effect，SCE)。
为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，GAA)晶体管。在全包围栅极晶体管中，栅极结构环绕沟道区域，与平面晶体管相比，全包围栅极晶体管的栅极结构对沟道的控制能力更强，能够更好地抑制短沟道效应。
全包围栅极晶体管包括横向全包围栅极(lateral gate-all-around，LGAA)晶体管和垂直全包围栅极(vertical gate-all-around，VGAA)晶体管。其中，VGAA晶体管的沟道在垂直于衬底表面的方向上延伸，这提高了半导体结构的面积利用效率，从而实现更进一步的特征尺寸缩小。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成第一掺杂层；在所述第一掺杂层上形成半导体柱；在所述半导体柱露出的所述第一掺杂层上形成第一隔离层，所述第一隔离层露出所述半导体柱的部分侧壁；在所述第一隔离层上形成第二隔离层，所述第二隔离层的耐刻蚀度大于所述第一隔离层的耐刻蚀度；在所述第二隔离层上形成栅极结构，所述栅极结构包围所述半导体柱的部分侧壁，且所述栅极结构的顶面低于所述半导体柱的顶面；在所述半导体柱的顶部形成第二掺杂层。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；第一掺杂层，位于所述衬底上；半导体柱，位于所述第一掺杂层上；第一隔离层，位于所述半导体柱露出的所述第一掺杂层上，所述第一隔离层露出所述半导体柱的部分侧壁；第一隔离层，位于所述半导体柱露出的所述第一掺杂层上，所述第一隔离层露出所述半导体柱的部分侧壁；栅极结构，位于所述第二隔离层上且包围所述半导体柱的部分侧壁，所述栅极结构的顶面低于所述半导体柱的顶面；第二掺杂层，位于所述半导体柱的顶部。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在半导体柱露出的第一掺杂层上形成第一隔离层后，在所述第一隔离层上形成第二隔离层，所述第二隔离层的耐刻蚀度大于所述第一隔离层的耐刻蚀度，其中，所述第二隔离层的耐刻蚀度较高，在形成栅极结构之前的工艺过程中(例如，在预清洗处理的过程中)，所述第二隔离层被损耗的概率较低，且所述第二隔离层能够对第一隔离层起到保护作用，从而减小所述第一隔离层被损耗的概率，相应使得由第二隔离层和第一隔离层构成的叠层结构的厚度均一性和性能得到保障，进而提高半导体结构的性能。
附图说明
图1和图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前VGAA晶体管的性能仍有待提高。现结合一种半导体结构分析VGAA晶体管性能仍有待提高的原因。
图1和图2是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供衬底10；在所述衬底10上形成源漏掺杂层11；在所述源漏掺杂层11上形成半导体柱12；在所述半导体柱12露出的源漏掺杂层1111上形成隔离层13，所述隔离层13露出所述半导体柱12的部分侧壁。
参考图2，在所述隔离层13上形成栅极结构15，所述栅极结构15包围所述半导体柱12的部分侧壁，且所述栅极结构15的顶面低于所述半导体柱12的顶面。
为了减小源漏掺杂层11和栅极结构15之间的寄生电容，所述隔离层13的材料的介电常数通常较小，所述隔离层13通常采用氧化硅材料。
此外，为了提高所述栅极结构15的形成质量，在形成隔离层13后，形成栅极结构15之前，通常还会进行预清洗处理，所述预清洗处理的溶液通常为稀释氢氟酸，所述预清洗处理用于去除所述半导体柱12表面的自然氧化层。
但是，在所述预清洗处理的过程中，所述隔离层13也会接触所述预清洗处理所采用的溶液，从而导致所述隔离层13发生损耗。而且，所述隔离层13的损耗量也难以控制，从而导致所述隔离层13的厚度均一性变差，进而对半导体结构的性能产生不良影响。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成第一掺杂层；在所述第一掺杂层上形成半导体柱；在所述半导体柱露出的所述第一掺杂层上形成第一隔离层，所述第一隔离层露出所述半导体柱的部分侧壁；在所述第一隔离层上形成第二隔离层，所述第二隔离层的耐刻蚀度大于所述第一隔离层的耐刻蚀度；在所述第二隔离层上形成栅极结构，所述栅极结构包围所述半导体柱的部分侧壁，且所述栅极结构的顶面低于所述半导体柱的顶面；在所述半导体柱的顶面形成第二掺杂层。
本发明实施例在第一隔离层上形成耐刻蚀度更大的第二隔离层，在形成栅极结构之前的工艺过程中(例如，在预清洗处理的过程中)，所述第二隔离层被损耗的概率较低，且所述第二隔离层能够对第一隔离层起到保护作用，从而减小所述第一隔离层被损耗的概率，相应使得由第二隔离层和第一隔离层构成的叠层结构的厚度均一性和性能得到保障，进而提高半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3，提供衬底100。
所述形成方法用于形成VGAA晶体管，所述衬底100用于为后续形成半导体柱做准备，所述衬底100还用于为后续形成第一掺杂层提供工艺平台。
本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
继续参考图3，在所述衬底100上形成第一掺杂层110。
所述第一掺杂层110用于作为VGAA晶体管的源区(source)或漏区(drain)。作为一种实施例，所述第一掺杂层110用于作为VGAA晶体管的源区。
本实施例中，采用选择性外延生长工艺形成外延层，且在形成外延层的过程中原位自掺杂离子，以形成所述第一掺杂层110。
本实施例中，以所形成的半导体结构为PMOS(positive channel metal oxidesemiconductor)晶体管为例，所述第一掺杂层110的材料为掺杂有P型离子的锗化硅，即所述外延层的材料为锗化硅。外延层用于为PMOS晶体管的沟道区提供压应力作用，从而提高PMOS晶体管的载流子迁移率。其中，所述P型离子包括B、Ga或In。
在其他实施例中，所述半导体结构还可以为NMOS(negative channel metaloxide semiconductor)晶体管，所述第一掺杂层的材料相应为掺杂有N型离子的碳化硅或磷化硅，即所述外延层的材料为碳化硅或磷化硅。外延层用于为NMOS晶体管的沟道区提供拉应力作用，从而提高NMOS晶体管的载流子迁移率。其中，所述N型离子包括P、As或Sb。
继续参考图3，在所述第一掺杂层110上形成半导体柱120。
所述半导体柱120用于提供VGAA晶体管的沟道。
作为一种示例，所述半导体柱120的形状为圆柱体。
本实施例中，所述半导体柱120的材料为硅。在其他实施例中，所述半导体柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述半导体柱120的步骤包括：在所述第一掺杂层110上形成半导体材料层(图中未示出)；在所述半导体材料层上形成掩膜层130；以所述掩膜层130为掩膜刻蚀所述半导体材料层，形成所述半导体柱120。
本实施例中，采用选择性外延生长法在所述第一掺杂层110上形成半导体材料层。
所述掩膜层130用于作为刻蚀所述半导体材料层的掩膜，还用于对半导体柱120的顶部起到保护作用。
本实施例中，所述掩膜层130为硬掩膜层，所述掩膜层130的材料为氮化硅。氮化硅的硬度和致密度较高，能够较好地起到刻蚀掩膜的作用以及对半导体柱120的保护作用。
参考图4，在所述半导体柱120露出的第一掺杂层110上形成第一隔离层101，所述第一隔离层101露出半导体柱120的部分侧壁。
所述第一隔离层101为后续栅极结构的形成做准备，所述第一隔离层101还用于对栅极结构与第一掺杂层110进行电隔离。
所述第一隔离层101的材料的介电常数较小，从而有利于减小第一掺杂层110与栅极结构之间的寄生电容。
本实施例中，所述第一隔离层101的材料为氧化硅，氧化硅的工艺兼容性较高，且氧化硅的成本较低。在其他实施例中，所述第一隔离层的材料还可以是氮氧化硅。
具体地，形成所述第一隔离层101的步骤包括：形成覆盖所述半导体柱120的隔离材料层(图未示)；回刻蚀部分厚度的所述隔离材料层，剩余的所述隔离材料层作为第一隔离层101。
需要说明的是，后续还会在第一隔离层101上形成第二隔离层，第二隔离层和第一隔离层101构成叠层结构的隔离叠层，因此，所述第一隔离层101的厚度(未标示)不宜过小，也不宜过大。如果所述第一隔离层101的厚度过小，则容易导致所述第一隔离层101的电隔离效果变差，在第二隔离层厚度不变的情况下，隔离叠层的电隔离效果相应也会变差，从而导致半导体结构的性能变差，且还容易导致第一掺杂层110与栅极结构之间的寄生电容过大；如果所述第一隔离层101的厚度过大，则在第二隔离层的厚度和半导体柱120的高度不变的情况下，相应会导致后续形成于半导体柱120侧壁上的栅极结构过短，从而容易导致栅极结构对沟道的控制能力下降，而且还会导致后续形成的沟道区过短，容易产生短沟道效应。为此，本实施例中，所述第一隔离层101的厚度为3纳米至5纳米。例如，所述第一隔离层101的厚度为3.5纳米、4纳米或4.5纳米。
结合参考图5至图8，在所述第一隔离层101上形成第二隔离层140，所述第二隔离层140的耐刻蚀度大于所述第一隔离层101的耐刻蚀度。
所述第二隔离层140和第一隔离层101构成叠层结构的隔离叠层。
其中，所述第二隔离层140的耐刻蚀度较高，在形成栅极结构之前的工艺过程中(例如，在预清洗处理的过程中)，所述第二隔离层140被损耗的概率较低，且所述第二隔离层140能够对第一隔离层101起到保护作用，从而减小所述由第二隔离层140和第一隔离层101构成的叠层结构被损耗的概率，相应使得第一隔离层101的厚度均一性和性能得到保障，进而提高半导体结构的性能。
尤其是，在后续制程中，在形成栅极结构之前，通常会采用稀释氟酸溶液对半导体柱120进行预清洗处理，用于去除半导体柱120表面的自然氧化层，在所述预清洗处理的过程中，第二隔离层140的被刻蚀速率小于第一隔离层101的被刻蚀速率。
因此，所述第二隔离层140的材料包括SiN、SiOCN(氮氧化硅)、SiBCN(碳氮化硼硅)和SiCN(碳氮化硅)中的一种或多种。其中，SiOCN、SiBCN和SiCN的介电常数均小于SiN的介电常数，但SiN的耐刻蚀度更高。
作为一种示例，所述第二隔离层140的材料为SiN。
所述第一隔离层101的材料的介电常数较小，所述第二隔离层140的耐刻蚀度较高，所述第一隔离层101和第二隔离层140构成叠层结构的隔离叠层，从而保证所述隔离叠层受损较小的同时，使得第一掺杂层110与栅极结构之间的寄生电容较小。
需要说明的是，所述第二隔离层140的厚度T1(如图8所示)不宜过小，也不宜过大。如果所述第二隔离层140的厚度T1过小，则容易导致所述第二隔离层140对第一隔离层101的保护效果变差，在形成栅极结构之前的工艺过程中，所述第二隔离层140被去除的概率变高，从而容易导致隔离叠层的质量下降；形成所述第二隔离层140的制程通常包括沉积工艺和刻蚀工艺，如果所述第二隔离层140的厚度T1过大，相应会增加形成所述第二隔离层140的工艺难度，尤其是刻蚀工艺的工艺难度，而且，在半导体柱120的高度不变的情况下，相应会导致后续形成于半导体柱120侧壁上的栅极结构过短，从而容易导致栅极结构对沟道的控制能力下降，而且还会导致后续形成的沟道区过短，容易产生短沟道效应。为此，本实施例中，所述第二隔离层140的厚度T1为2纳米至4纳米。例如，所述第二隔离层140的厚度T1为2.5纳米、3纳米或3.5纳米。
而且，本实施例中，所述第一隔离层101的厚度为3纳米至5纳米，通过将所述第一隔离层101的厚度和第二隔离层140的厚度T1调整至合适值，使得第一隔离层101和第二隔离层140的总厚度能够满足工艺需求，且在保证所述第二隔离层140和第一隔离层101受损较小的同时，使得第一掺杂层110与栅极结构之间的寄生电容较小。
具体地，形成所述第二隔离层140的步骤包括：
如图5所示，形成保形覆盖所述半导体柱120和第一隔离层101的隔离膜145。
后续通过对所述隔离膜145进行回刻蚀的方式，形成第二隔离层。
本实施例中，所述隔离膜145保形覆盖所述半导体柱120和第一隔离层101，所述隔离膜145所覆盖的区域比较小，从而降低后续对所述隔离膜145的刻蚀难度，而且，还能避免材料的浪费。
本实施例中，采用原子层沉积(Atomic Layer Deposition，ALD)工艺，形成所述隔离膜145。原子层沉积工艺包括进行多次的原子层沉积循环，具有较佳的间隙填充性能和阶梯覆盖性，从而有利于提高所述隔离膜145的厚度均一性。尤其是，所述半导体柱120的高度较高，通过采用原子层沉积工艺，能够显著提高所述隔离膜145的保形覆盖能力。
本实施例中，所述隔离膜145的材料为氮化硅。
如图6所示，形成覆盖所述隔离膜145的牺牲层150，所述牺牲层150的顶面低于所述半导体柱120的顶面。
所述牺牲层150用于作为后续刻蚀所述隔离膜145的掩膜。其中，后续对所述隔离膜145进行刻蚀的过程中，被所述牺牲层150所覆盖的隔离膜145被保留。
所述牺牲层150的材料为有机材料，以便于后续去除所述牺牲层150，且降低去除所述牺牲层150的工艺对剩余隔离膜145的损伤。其中，有机材料包括有机介电层(organicdielectric layer，ODL)材料、介电抗反射涂层(dielectric anti-reflective coating，DARC)材料或底部抗反射涂层(bottom anti-reflective coating，BARC)材料。
本实施例中，所述牺牲层150的材料为BARC材料。
具体地，形成所述牺牲层150的步骤包括：形成覆盖所述隔离膜145的牺牲材料层(图未示)；；回刻蚀部分厚度的所述牺牲材料层，剩余的所述牺牲材料层作为牺牲层150。
相应的，采用涂布工艺形成所述牺牲材料层，工艺简单，且成本较低。
需要说明的是，所述牺牲层150的厚度T2(如图6所示)不宜过小，也不宜过大。如果所述牺牲层150的厚度T2过小，则容易降低所述牺牲层150的厚度均一性，从而降低所述牺牲层150对隔离膜145的保护效果，而且，对位于所述半导体柱120侧壁的所述第二隔离层140的高度H(如图8所示)的控制难度相应增大；如果所述牺牲层150的厚度T2过大，则容易导致位于所述半导体柱120侧壁的第二隔离层的高度H过大，在半导体柱120的高度不变的情况下，相应会导致后续形成于半导体柱120侧壁上的栅极结构过短，从而容易导致栅极结构对沟道的控制能力下降，而且还会导致后续形成的沟道区过短，容易产生短沟道效应。为此，本实施例中，所述牺牲层150的厚度T2为1纳米至3纳米。例如，所述牺牲层150的厚度T2为1.5纳米、2纳米或2.5纳米。
如图7所示，去除所述牺牲层150露出的所述隔离膜145(如图6所示)，保留剩余的所述隔离膜145作为第二隔离层140，所述第二隔离层140覆盖所述第一隔离层101，并延伸覆盖所述半导体柱120的部分侧壁。
其中，所述牺牲层150具有一定的厚度，因此，在所述牺牲层150的保护作用下，所述牺牲层150和半导体柱120之间的隔离膜145被保留，从而使所述半导体柱120一侧的第二隔离层140呈L型。
具体地，去除所述牺牲层150露出的所述隔离膜145的步骤包括：采用干法刻蚀工艺(例如，各向异性的干法刻蚀工艺)，刻蚀所述牺牲层150露出的所述隔离膜145。
干法刻蚀工艺具有各向异性刻蚀的特性，通过采用干法刻蚀工艺，能够将所述牺牲层150露出的隔离膜145去除，并减小对所述牺牲层150所覆盖的隔离膜145的损伤，从而保证第二隔离层140的性能。
如图8所示，形成所述第二隔离层140后，去除所述牺牲层150(如图7所示)。
本实施例中，采用灰化工艺去除所述牺牲层150。
需要说明的是，在其他实施例中，所述隔离膜可以采用化学气相沉积工艺形成，所述隔离膜全面覆盖所述第一隔离层。相应的，在所述第一隔离层上形成第二隔离层的步骤包括：形成覆盖所述半导体柱和第一隔离层的隔离膜；对所述隔离膜进行平坦化处理；在所述平坦化处理后，回刻蚀部分厚度的剩余的所述隔离膜，形成第二隔离层。
在该实施例中，可直接对所述隔离膜进行回刻蚀，因此，无需额外形成牺牲层，简化了工艺步骤。
还需要说明的是，形成所述第二隔离层140后，所述形成方法还包括：对所述半导体柱120进行预清洗处理，所述预清洗处理采用的清洗溶液包括稀释氟酸(DHF)溶液。
通过所述预清洗处理，以去除所述半导体柱120表面的自然氧化层，从而为后续形成栅极结构做准备。
其中，所述第一隔离层101上形成有第二隔离层140，所述第二隔离层140的耐刻蚀度较高，因此，所述预清洗处理对第二隔离层140的损伤较小，相应的，所述第一隔离层101受损的概率也较低。
参考图9，形成包围半导体柱102的初始栅极结构205，所述初始栅极结构205还延伸覆盖部分的第二隔离层140。
所述初始栅极结构205为后续形成栅极结构做准备。
本实施例中，所述初始栅极结构205包围所述第二隔离层140露出的半导体柱110和掩膜层130，且覆盖部分的所述第二隔离层140。
本实施例中，后续形成的栅极结构为金属栅极结构，因此，所述初始栅极结构205包括：初始界面层245，位于所述第二隔离层140露出的半导体柱120的侧壁；初始高k栅介质层215，保形覆盖所述初始界面层245的侧壁、半导体柱110的顶部，并延伸覆盖部分的所述第二隔离层140；初始功函数层225，位于所述初始高k栅介质层215上；初始栅电极层235，位于所述初始功函数层225上。
所述初始界面层245用于为后续形成界面层做准备，所述初始高k栅介质层215用于为后续形成高k栅介质层做准备，所述初始功函数层225用于为后续形成功函数层做准备，所述初始栅电极层235用于为后续形成栅电极层做准备。
一方面，所述界面层与高k栅介质层构成叠层结构的栅介质层；另一方面，所述初始界面层245为初始高k栅介质层215提供良好的界面基础，从而提高初始高k栅介质层215的形成质量，且避免初始高k栅介质层215与半导体柱120直接接触造成的不良影响。
本实施例中，所述初始界面层245的材料为氧化硅。为了提高初始界面层245与半导体柱120之间的界面性能，采用热氧化(thermal oxidation)工艺，在所述第二隔离层140露出的半导体柱120表面形成初始界面层245。
其中，热氧化工艺包括干氧氧化或湿氧氧化。在采用热氧化工艺形成所述初始界面层245的工艺过程中，向反应腔室内通入氧源气体，为了降低热氧化工艺对半导体柱120的氧化速率，还能够向反应腔室内通入硅源气体。
所述初始高k栅介质层215的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述初始高k栅介质层215的材料为HfO2。在其他实施例中，所述初始高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，以所形成的半导体结构为PMOS晶体管为例，所述初始功函数层225的材料为P型功函数材料，所述初始功函数层225的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。
在其他实施例中，当所形成的半导体结构为NMOS晶体管时，所述初始功函数层的材料为N型功函数材料，所述初始功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
本实施例中，所述初始栅电极层235的材料为Al。在其他实施例中，所述初始栅电极层的材料还可以为W、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，形成所述初始栅极结构205工艺包括原子层沉积工艺。原子层工艺是基于原子层沉积过程的自限制反应过程，沉积所得薄膜可以达到单层原子的厚度，因此能够在纳米尺度上对沉积工艺进行控制，有利于精确控制初始栅极结构205中各个膜层的厚度，而且，原子层沉积工艺制备的薄膜具有结合强度好、膜层厚度一致、成分均匀性好以及保形覆盖性好等特点，有利于提高初始栅极结构205的保形覆盖能力和厚度均一性。
本实施例中，位于相邻半导体柱120上的初始栅极结构205相隔离，以便于后续实现相邻栅极结构的隔离。
具体地，通过相继进行的沉积工艺和刻蚀工艺，形成初始栅极结构205，使初始栅极结构150之间相隔离。
参考图10，形成覆盖所述初始栅极结构205(如图9所示)和第二隔离层140的第一介质层102，所述第一介质层102的顶面低于半导体柱120的顶面。
所述第一介质层102用于实现相邻器件之间的隔离，所述第一介质层102还为后续去除位于半导体柱120顶部和半导体柱120靠近其顶面的部分侧壁的初始栅极结构205做准备。
因此，所述第一介质层102的材料为介质材料。本实施例中，所述第一介质层102的材料为氧化硅。在其他实施例中，所述第一介质层的材料还可以为氮化硅等其他介质材料。
继续参考图10，在所述第二隔离层140上形成栅极结构200，所述栅极结构200包围所述半导体柱120的部分侧壁，且所述栅极结构200的顶面低于所述半导体柱120的顶面。
所述栅极结构200用于控制晶体管的沟道区的开启和断开。
本实施例中，所述栅极结构200包围所述第二隔离层140露出的半导体柱120的部分侧壁。
本实施例中，所述栅极结构200的顶面低于所述半导体柱120的顶面，所述栅极结构200露出所述半导体柱120中靠近其顶面一侧的部分侧壁，从而为后续形成第二掺杂层提供空间位置，并便于实现栅极结构200和第二掺杂层之间的电隔离。
本实施例中，形成包围所述半导体柱120的部分侧壁的栅极结构200的步骤中，所述栅极结构200还延伸覆盖所述衬底100上的部分第二隔离层140。
具体地，去除所述第一介质层102露出的初始栅极结构205(如图9所示)，剩余的所述初始栅极结构205作为栅极结构200。
本实施例中，去除所述第一介质层102露出的初始栅极结构205的工艺包括干法刻蚀工艺，从而有利于精确控制对初始栅极结构205的刻蚀停止位置。
本实施例中，所述栅极结构200为金属栅极结构，所述栅极结构200包括界面层240，覆盖所述半导体柱120的部分侧壁；高k栅介质层210，覆盖所述界面层240的侧壁，并延伸覆盖部分第二隔离层140；功函数层220，位于所述高k栅介质层210上；栅电极层230，位于所述功函数层220上。
所述界面层240的材料与前述初始界面层245的材料相同，所述高k栅介质层210的材料与前述初始高k栅介质层215的材料相同，所述功函数层220的材料与前述初始功函数层225的材料相同，所述栅电极层230的材料与前述初始栅电极层235的材料相同，在此不再赘述。
结合参考图11，形成所述栅极结构200后，所述形成方法还包括：形成覆盖所述栅极结构200和第一介质层102的第二介质层103，所述第二介质层103露出所述半导体柱120的顶面。
所述第二介质层103用于实现后续导电插塞之间的电隔离，还用于为后续形成第二掺杂层提供工艺平台。
所述第二介质层103的材料为介质材料。本实施例中，所述第二介质层103的材料为氧化硅。
本实施例中，所述第二介质层103露出所述半导体柱120的顶面，从而为后续形成第二掺杂层做准备。
具体地，形成所述第二介质层103的步骤包括：形成覆盖所述栅极结构200和第一介质层102的介质材料层(图未示)；对所述介质材料层进行平坦化处理，去除高于所述半导体柱120顶面的介质材料层，保留剩余的所述介质材料层作为第二介质层103。
对所述介质材料层进行平坦化处理的步骤中，以所述半导体柱120的顶面作为停止位置，这有利于提高所述第二介质层103的顶面平坦度。而且，所述第二介质层103露出所述半导体柱120的顶面，以便于在所述半导体柱120的顶面形成第二掺杂层。
本实施例中，采用化学机械研磨工艺，对所述介质材料层进行平坦化处理。
作为一种示例，所述第二介质层103的顶面和半导体柱120的顶面相齐平。
其中，所述半导体柱120的顶面上还形成有掩膜层130(如图10所示)，因此，在对所述介质材料层进行平坦化处理的过程中，还去除所述掩膜层130。
参考图12，在所述半导体柱120的顶部形成第二掺杂层160。
所述第二掺杂层160用于作为VGAA晶体管的源区或漏区。本实施例中，所述第二掺杂层160作为所述VGAA晶体管的漏区。
本实施例中，对所述半导体柱120的顶部进行离子注入，形成第二掺杂层160。
其中，所述第二掺杂层160的底面高于栅极结构200的顶面，在半导体结构工作时，有利于减缓半导体结构的短沟道效应。
本实施例中，第二掺杂层160的材料为掺杂有离子的半导体柱120材料。
本实施例中，所述形成方法用于形成PMOS晶体管，在离子注入的过程中，对半导体柱120的顶部掺杂P型离子。具体的，P型离子包括B、Ga或In。
其他实施例中，所述形成方法用于形成NMOS晶体管，在离子注入的过程中，对半导体柱的顶部掺杂N型离子。具体的，N型离子包括P、As或Sb。
在另一些实施例中，还可以利用外延工艺，在所述半导体柱的顶面形成第二掺杂层。
需要说明的是，在其他实施例中，形成所述第二介质层时，所述第二介质层露出所述掩膜层的顶面。形成所述第二介质层后，所述形成方法还包括：去除所述掩膜层，形成由所述第二介质层和半导体柱的顶面围成的凹槽。相应的，在所述凹槽中形成所述第二掺杂层，且所述第二掺杂层能够采用外延工艺形成。
相应的，本发明还提供一种半导体结构。继续参考图12，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100；第一掺杂层110，位于所述衬底100上；半导体柱120，位于所述第一掺杂层110上；第一隔离层101，位于所述半导体柱120露出的所述第一掺杂层110上，所述第一隔离层101露出所述半导体柱120的部分侧壁；第二隔离层140，位于所述第一隔离层101上，所述第二隔离层140的耐刻蚀度大于所述第一隔离层101的耐刻蚀度；栅极结构200，位于所述第二隔离层140上且包围所述半导体柱120的部分侧壁，所述栅极结构200的顶面低于所述半导体柱120的顶面；第二掺杂层140，位于所述半导体柱120的顶部。
所述第二隔离层140的耐刻蚀度较高，在形成栅极结构200之前的工艺过程中(例如，在预清洗处理的过程中)，所述第二隔离层140被损耗的概率较低，且所述第二隔离层140能够对第一隔离层101起到保护作用，从而减小所述第一隔离层101被损耗的概率，相应使得由第二隔离层140和第一隔离层101构成的叠层结构的厚度均一性和性能得到保障，进而提高半导体结构的性能。
所述半导体结构为VGAA晶体管，所述衬底100用于为半导体柱120的形成做准备，所述衬底100还用于为第一掺杂层110的形成提供工艺平台。
本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述第一掺杂层110用于作为VGAA晶体管的源区或漏区。作为一种实施例，所述第一掺杂层110用于作为VGAA晶体管的源区。
本实施例中，所述第一掺杂层110采用外延工艺形成，所述第一掺杂层110包括掺杂有离子的外延层。
以所述半导体结构为PMOS晶体管为例，所述第一掺杂层110的材料为掺杂有P型离子的锗化硅，即所述外延层的材料为锗化硅。外延层用于为PMOS晶体管的沟道区提供压应力作用，从而提高PMOS晶体管的载流子迁移率。其中，所述P型离子包括B、Ga或In。
在其他实施例中，所述半导体结构还可以为NMOS晶体管，所述第一掺杂层的材料相应为掺杂有N型离子的碳化硅或磷化硅，即所述外延层的材料为碳化硅或磷化硅。外延层用于为NMOS晶体管的沟道区提供拉应力作用，从而提高NMOS晶体管的载流子迁移率。其中，所述N型离子包括P、As或Sb。
所述半导体柱120用于提供VGAA晶体管的沟道。
作为一种示例，所述半导体柱120的形状为圆柱体。
本实施例中，所述半导体柱120的材料为硅。在其他实施例中，所述半导体柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述第一隔离层101用于对栅极结构200与第一掺杂层110进行电隔离。
所述第一隔离层101的材料的介电常数较小，从而有利于减小第一掺杂层110与栅极结构200之间的寄生电容。
本实施例中，所述第一隔离层101的材料为氧化硅，氧化硅的工艺兼容性较高，且氧化硅的成本较低。在其他实施例中，所述第一隔离层的材料还可以是氮氧化硅。
需要说明的是，第二隔离层140和第一隔离层101构成叠层结构的隔离叠层，因此，所述第一隔离层101的厚度(未标示)不宜过小，也不宜过大。如果所述第一隔离层101的厚度过小，则容易导致所述第一隔离层101的电隔离效果变差，在第二隔离层140厚度不变的情况下，隔离叠层的电隔离效果相应也会变差，从而导致半导体结构的性能变差；如果所述第一隔离层101的厚度过大，则在第二隔离层140的厚度和半导体柱120的高度不变的情况下，相应会导致位于半导体柱120侧壁上的栅极结构200过短，从而容易导致栅极结构200对沟道的控制能力下降，而且还会导致沟道区过短，容易产生短沟道效应。为此，本实施例中，所述第一隔离层101的厚度为3纳米至5纳米。例如，所述第一隔离层101的厚度为3.5纳米、4纳米或4.5纳米。
所述第二隔离层140的耐刻蚀度大于所述第一隔离层101的耐刻蚀度，从而对第一隔离层101起到保护作用。
尤其是，在半导体结构的形成过程中，在形成栅极结构200之前，通常会采用稀释氟酸溶液对半导体柱120进行预清洗处理，用于去除半导体柱120表面的自然氧化层，在所述预清洗处理的过程中，第二隔离层140的被刻蚀速率小于第一隔离层101的被刻蚀速率。
因此，所述第二隔离层140的材料包括SiN、SiOCN(氮氧化硅)、SiBCN(碳氮化硼硅)和SiCN(碳氮化硅)中的一种或多种。其中，SiOCN、SiBCN和SiCN的介电常数均小于SiN的介电常数，但SiN的耐刻蚀度更高。
作为一种示例，所述第二隔离层140的材料为SiN。
所述第一隔离层101的材料的介电常数较小，所述第二隔离层140的耐刻蚀度较高，所述第一隔离层101和第二隔离层140构成叠层结构的隔离叠层，从而保证所述隔离叠层受损较小的同时，使得第一掺杂层110与栅极结构之间的寄生电容较小。
需要说明的是，所述第二隔离层140的厚度T1(如图8所示)不宜过小，也不宜过大。如果所述第二隔离层140的厚度T1过小，则容易导致所述第二隔离层140对第一隔离层101的保护效果变差，在形成栅极结构200之前的工艺过程中，所述第二隔离层140被去除的概率变高，从而容易导致隔离叠层的质量下降；形成所述第二隔离层140的制程通常包括沉积工艺和刻蚀工艺，如果所述第二隔离层140的厚度T1过大，相应会增加形成所述第二隔离层140的工艺难度，尤其是刻蚀工艺的工艺难度，而且，在半导体柱120的高度不变的情况下，相应会导致位于半导体柱120侧壁上的栅极结构200过短，从而容易导致栅极结构200对沟道的控制能力下降，而且还会导致沟道区过短，容易产生短沟道效应。为此，本实施例中，所述第二隔离层140的厚度T1为2纳米至4纳米。例如，所述第二隔离层140的厚度T1为2.5纳米、3纳米或3.5纳米。
而且，本实施例中，所述第一隔离层101的厚度为3纳米至5纳米，通过将所述第一隔离层101的厚度和第二隔离层140的厚度T1调整至合适值，使得第一隔离层101和第二隔离层140的总厚度能够满足工艺需求，且在保证所述第二隔离层140和第一隔离层101受损较小的同时，使得第一掺杂层110与栅极结构之间的寄生电容较小。
本实施例中，所述第二隔离层140覆盖所述第一隔离层101，并延伸覆盖所述半导体柱120的部分侧壁。
具体地，在所述半导体结构的形成过程中，形成所述第二隔离层140制程包括：形成保形覆盖所述半导体柱120和第一隔离层101的隔离膜；形成覆盖所述隔离膜的牺牲层，所述牺牲层的顶面低于所述半导体柱120的顶面；去除所述牺牲层露出的所述隔离膜，保留剩余的所述隔离膜作为第二隔离层140。
本实施例中，所述隔离膜保形覆盖所述半导体柱120和第一隔离层101，所述隔离膜所覆盖的区域比较小，从而在形成第二隔离层140的过程中，有利于降低对隔离膜的刻蚀难度，而且，还能避免材料的浪费。
而且，为了降低形成所述牺牲层的工艺难度以及提高所述牺牲层的厚度均一性，所述牺牲层具有一定的厚度，因此，在所述牺牲层的保护作用下，所述牺牲层和半导体柱120之间的隔离膜也被保留，从而使所述半导体柱120一侧的第二隔离层140呈L型，即所述第二隔离层140还延伸覆盖所述半导体柱120的部分侧壁。
需要说明的是，位于所述半导体柱120侧壁的所述第二隔离层140的高度H(如图8所示)不宜过小，也不宜过大。如果位于所述半导体柱120侧壁的所述第二隔离层140的高度H过小，则容易降低所述牺牲层的厚度均一性，从而降低所述牺牲层对隔离膜的保护效果，而且，难以精确控制位于所述半导体柱120侧壁的第二隔离层140的高度H；如果位于所述半导体柱120侧壁的所述第二隔离层140的高度H过大，在半导体柱120的高度不变的情况下，相应会导致位于半导体柱120侧壁上的栅极结构200过短，从而容易导致栅极结构200对沟道的控制能力下降，而且还会导致沟道区过短，容易产生短沟道效应。为此，本实施例中，位于所述半导体柱120侧壁的所述第二隔离层140的高度H为1纳米至3纳米。例如，位于所述半导体柱120侧壁的所述第二隔离层140的高度H为1.5纳米、2纳米或2.5纳米。
其中，所述半导体柱120一侧的第二隔离层140呈L型，所述第二隔离层140包括位于所述第二隔离层140顶部的横向隔离层(未标示)以及延伸覆盖至所述半导体柱120侧壁的纵向隔离层(未标示)，位于所述半导体柱120侧壁的所述第二隔离层140的高度H指的是所述纵向隔离层的高度。
所述栅极结构200用于控制晶体管的沟道区的开启和断开。
本实施例中，所述栅极结构200包围所述第二隔离层140露出的半导体柱120的部分侧壁。
本实施例中，所述栅极结构200的顶面低于所述半导体柱120的顶面，所述栅极结构200露出所述半导体柱120中靠近其顶面一侧的部分侧壁，从而为形成第二掺杂层160提供空间位置，并便于实现栅极结构200和第二掺杂层160之间的电隔离。
本实施例中，所述栅极结构200还延伸覆盖所述衬底100上的部分第二隔离层140。
本实施例中，所述栅极结构200为金属栅极结构，所述栅极结构200包括界面层240，覆盖所述半导体柱120的部分侧壁；高k栅介质层210，覆盖所述界面层240的侧壁，并延伸覆盖部分第二隔离层140；功函数层220，位于所述高k栅介质层210上；栅电极层230，位于所述功函数层220上。
一方面，所述界面层240与高k栅介质层210构成叠层结构的栅介质层；另一方面，所述界面层240为高k栅介质层210提供良好的界面基础，从而提高所述高k栅介质层210的形成质量，且避免高k栅介质层210与半导体柱120直接接触造成的不良影响。
本实施例中，所述界面层240的材料为氧化硅。
所述高k栅介质层210的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述高k栅介质层210的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，以所述半导体结构为PMOS晶体管为例，所述功函数层220的材料为P型功函数材料，所述功函数层220的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。
在其他实施例中，当所述半导体结构为NMOS晶体管时，所述功函数层的材料为N型功函数材料，所述功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
本实施例中，所述栅电极层230的材料为Al。在其他实施例中，所述栅电极层的材料还可以为W、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，位于相邻半导体柱120上的栅极结构200相隔离，以便于后续实现相邻栅极结构的隔离。
需要说明的是，在形成所述半导体结构的过程中，在形成所述第二隔离层140后，形成所述栅极结构200之前，还会对所述半导体柱120进行预清洗处理，所述预清洗处理采用的清洗溶液包括稀氟酸溶液。
通过所述预清洗处理，以去除所述半导体柱120表面的自然氧化层，从而为形成栅极结构200做准备。
其中，所述第二隔离层140的耐刻蚀度较高，因此，所述预清洗处理对第二隔离层140的损伤较小，相应的，所述第一隔离层101受损的概率也较低。
本实施例中，所述半导体结构还包括：第一介质层102，位于所述栅极结构200和第二隔离层140上，并覆盖所述栅极结构200的侧壁。
所述第一介质层102用于实现相邻器件之间的隔离，所述第一介质层102还用于定义所述栅极结构200的高度。
因此，所述第一介质层102的顶面和栅极结构200的顶面相齐平。
所述第一介质层102的材料为介质材料。本实施例中，所述第一介质层102的材料为氧化硅。在其他实施例中，所述第一介质层的材料还可以为氮化硅等其他介质材料。
本实施例中，所述半导体结构还包括：第二介质层103，覆盖所述栅极结构200和第一介质层102，所述第二介质层103露出所述半导体柱120的顶面。
所述第二介质层103用于实现后续导电插塞之间的电隔离。而且，所述第二介质层103露出所述半导体柱120的顶面，从而为形成第二掺杂层160提供工艺平台。
所述第二介质层103的材料为介质材料。本实施例中，所述第二介质层103的材料为氧化硅。
作为一种示例，所述第二介质层103的顶面和半导体柱120的顶面相齐平。
所述第二掺杂层160用于作为VGAA晶体管的源区或漏区。本实施例中，所述第二掺杂层160作为所述VGAA晶体管的漏区。
本实施例中，所述第二掺杂层160通过对半导体柱120的顶部进行离子注入的方式形成，因此，所述第二掺杂层160的材料为掺杂有离子的半导体柱120材料。
本实施例中，所述半导体结构为PMOS晶体管，所述第二掺杂层160中的掺杂离子为P型离子。具体的，P型离子包括B、Ga或In。
其他实施例中，所述半导体结构为NMOS晶体管，所述第二掺杂层中的掺杂离子为N型离子。具体的，N型离子包括P、As或Sb。
在另一些实施例中，所述第二掺杂层也可以利用外延工艺形成，所述第二掺杂层位于所述半导体柱的顶面，所述第二掺杂层包括掺杂有离子的外延层。
在其他实施例中，所述第二介质层的顶面也可以高于所述半导体柱的顶面，且所述第二介质层和半导体柱的顶面围成凹槽，所述第二掺杂层位于所述凹槽中。相应的，所述第二掺杂层采用外延工艺形成，所述第二掺杂层包括掺杂有离子的外延层。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一掺杂层；
在所述第一掺杂层上形成半导体柱；
在所述半导体柱露出的所述第一掺杂层上形成第一隔离层，所述第一隔离层露出所述半导体柱的部分侧壁；
在所述第一隔离层上形成第二隔离层，所述第二隔离层的耐刻蚀度大于所述第一隔离层的耐刻蚀度；
在所述第二隔离层上形成栅极结构，所述栅极结构包围所述半导体柱的部分侧壁，且所述栅极结构的顶面低于所述半导体柱的顶面；
在所述半导体柱的顶部形成第二掺杂层；
在所述第一隔离层上形成第二隔离层的步骤包括：形成保形覆盖所述半导体柱和第一隔离层的隔离膜；形成覆盖所述隔离膜的牺牲层，所述牺牲层的顶面低于所述半导体柱的顶面；去除所述牺牲层露出的所述隔离膜，保留剩余的所述隔离膜作为第二隔离层，所述第二隔离层覆盖所述第一隔离层，并延伸覆盖所述半导体柱的部分侧壁；
形成覆盖所述隔离膜的牺牲层的步骤包括：形成覆盖所述隔离膜的牺牲材料层，所述牺牲材料层填充在半导体柱之间的空间中；回刻蚀部分厚度的所述牺牲材料层，剩余的所述牺牲材料层作为牺牲层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺，形成所述隔离膜。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括有机介电层材料、介电抗反射涂层材料或底部抗反射涂层材料。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述牺牲层露出的所述隔离膜的步骤包括：采用干法刻蚀工艺，刻蚀所述牺牲层露出的所述隔离膜。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一隔离层上形成第二隔离层后，在所述第二隔离层上形成栅极结构之前，所述形成方法还包括：对所述半导体柱进行预清洗处理，所述预清洗处理采用的清洗溶液包括稀释氟酸溶液。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一隔离层的材料包括氧化硅。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二隔离层的材料包括SiN、SiOCN、SiBCN和SiCN中的一种或多种。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一隔离层的厚度为3纳米至5纳米。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二隔离层的厚度为2纳米至4纳米。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的厚度为1纳米至3纳米。
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