CN104659097A - FinFET和形成该FinFET的方法 - Google Patents
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Abstract
本发明公开了一种FinFET器件和形成该FinFET器件的方法。所述FinFET器件包括：半导体基板；三维鳍片，其垂直于半导体基板定向；局部沟槽隔离，其在三维鳍片与相邻的三维鳍片之间；氮化物层，其在局部沟槽隔离上；栅极叠层，其围绕三维鳍片的中心部分卷绕，并且延伸通过氮化物层；侧壁间隔物，其与栅极叠层相邻，并且与氮化物层间接接触，三维鳍片的两端从侧壁间隔物延伸，第一端用于FET器件的源极，第二端用于FET器件的漏极；以及外延层，其覆盖三维鳍片的每端，并且在氮化物层上。还公开了制造FinFET器件的方法。
Description
技术领域
本发明涉及FinFET半导体器件的制造，更具体地讲，涉及局部沟槽隔离上方的氮化物盖帽层的形成，所述形成限制处理期间的局部沟槽隔离凹进，并且限制从NFET器件中的鳍片的向外扩散。
背景技术
FinFET器件和FinFET结构是通常构建在大块半导体基板或绝缘体上半导体(SOI)基板上的非平面的器件和结构。FinFET器件是场效应晶体管(FET)，其可以包括垂直半导体鳍片，而不是具有围绕鳍片卷绕的单态、双态或三态栅极的平面的半导体表面。为了在保持或增强半导体器件性能的同时提供半导体结构到不断变小的尺寸的持续缩放，半导体鳍片器件和半导体鳍片结构的设计和制造在半导体制造技术中已有所进展。
发明内容
如以上和以下描述的示例性实施例的各种优点和目的通过提供根据示例性实施例的第一方面的FinFET器件来实现，该FinFET器件包括：半导体基板；三维鳍片，其垂直于半导体基板定向；局部沟槽隔离，其在三维鳍片与相邻的三维鳍片之间；氮化物层，其在局部沟槽隔离上；栅极叠层，其围绕三维鳍片的中心部分卷绕，并且延伸通过氮化物层；侧壁间隔物，其与栅极叠层相邻，并且与氮化物层间接接触，三维鳍片的两端从侧壁间隔物延伸，第一端用于FET器件的源极，第二端用于FET器件的漏极；以及外延层，其覆盖三维鳍片的每端，并且在氮化物层上。
根据示例性实施例的第二方面，提供一种制造FinFET器件的方法，该方法包括：在半导体基板上形成三维鳍片；在半导体基板上与三维鳍片相邻地沉积局部沟槽隔离层以使三维鳍片与相邻的三维鳍片分离；在局部沟槽隔离层上方以及三维鳍片上方各向异性地沉积氮化物层；在氮化物层上方形成电介质层；形成栅极叠层，其围绕三维鳍片的中心部分卷绕，并且与电介质层直接接触，所述电介质层形成在氮化物层和局部沟槽隔离层上方；形成与栅极叠层相邻的两个间隔物，所述两个间隔物围绕三维鳍片的中心部分卷绕，并且与电介质层直接接触，所述电介质层形成在氮化物层和局部沟槽隔离层上方，三维鳍片的一端从每个间隔物延伸；移除电介质层，除了所述两个间隔物和栅极叠层下面之外；并且形成与三维鳍片的末端相邻的硅层。
附图说明
示例性实施例的被相信是新颖的特征以及示例性实施例的元件特性在所附权利要求书中具体阐述。附图仅仅是为了例示说明的目的，并且不按比例绘制。可以通过参照以下结合附图进行的详细描述来最佳地就组织和操作方法两者理解示例性实施例，其中：
图1至7例示FinFET半导体结构的第一实施例，其中：
图1例示半导体基板上的3D鳍片的形成；
图2例示3D鳍片之间的局部沟槽隔离的形成；
图3例示局部沟槽隔离上的氮化物层的形成；
图4例示3D鳍片和氮化物层上的电介质的形成；
图5A和5B例示栅极叠层和侧壁间隔物的形成；
图6A和6B例示源极层和漏极层的形成；以及
图7是图6A和6B中的FinFET半导体结构的透视图。
图8A至10A和8B至10B例示FinFET半导体结构的第二实施例，其中：
图8A和8B例示图6A、6B和7的结构，其中，源极层和漏极层是未经掺杂的硅，并且其中，3D鳍片上的氮化物盖帽已经被移除；
图9A和9B例示栅极区域外部的3D鳍片的凹进和未经掺杂的硅的移除；以及
图10A和10B例示源极和漏极外延层以及层间电介质的形成。
图11A至15A、11B至15B和16例示FinFET半导体结构的第三实施例，其中：
图11A和11B例示图6A、6B和7的结构，其中，源极层和漏极层是外延层，并且栅极结构已经被移除；
图12A和12B例示栅极区域中的电介质层的移除；
图13A和13B例示栅极区域因栅极区域中的氮化物层被移除而凹进；
图14A和14B例示使栅极区域凹进到局部沟槽隔离中的替代处理；
图15A和15B例示替代栅极叠层的形成；以及
图16是图15A和15B中的FinFET半导体结构的透视图。
图17至19、20A至24A和20B至24B例示FinFET半导体结构的第四实施例，其中：
图17例示具有3D鳍片的SOI基板；
图18例示3D鳍片之间以及3D鳍片上的氮化物层的形成；
图19例示3D鳍片上以及氮化物层上的电介质层的形成；
图20A和20B例示栅极叠层和侧壁间隔物的形成；
图21A和21B例示源极层和漏极层的形成；
图22A和22B例示栅极叠层的移除；
图23A和23B例示栅极区域因栅极区域中的氮化物层被移除而凹进；以及
图24A和24B例示替代栅极叠层的形成。
具体实施方式
FinFET是三维(3D)结构。每个3D器件可以包括半导体材料的具有垂直投影的侧壁的窄垂直鳍片本体。栅极触点或电极可以与鳍片本体的沟道区交叉，并且可以通过薄的栅极电介质层与鳍片体电隔离。使中心沟道区侧置于鳍片本体的相对端的是被掺杂的源区/漏区。
虽然示例性实施例对于大块FinFET和构建在SOI基板上的FinFET都具有适用性，但是示例性实施例对于大块FinFET特别有用。
大块FinFET呈现出诸如实现低断态泄漏的某些问题。存在促成大块FinFET断态泄漏的两个重要因素。第一个问题涉及NFET(N型FET)器件，在该器件中，因为在工作鳍片下方的区域中，栅极不施加重要的控制，所以该区域通常被掺杂硼，以便抑制泄漏(这可以是阱区离子注入或穿通停止(PTS)离子注入)。然而，因为鳍片之间的局部沟槽隔离通常由氧化物构成，所以在随后的热步骤期间，该硼可能分离到该氧化物中，从而降低“子鳍片”区域中的最终的硼浓度，这增大了NFET器件中从源极到漏极的热泄漏。
第二个问题涉及NFET器件和PFET(P型FET)器件两者，对于这两者，每个的源区/漏区是通过原位掺杂的外延生长、接着使掺杂剂向外扩散一些到鳍片区域中以形成与栅极电极重叠的掺杂的延伸部分而形成的。这里的问题是，这些掺杂剂也垂直地朝向基板扩散，使前面提及的第一个问题加剧。这个问题由于下述事实而变得更糟，即，这些外延沉积之前是清洁步骤，这可以蚀刻到局部沟槽隔离中，并且暴露更多的鳍片侧壁以供外延层生长。继而，掺杂剂从外延层的向外扩散开始沿着鳍片垂直向下地更加深入。
这些问题可以通过增加阱区/PTS掺杂(但是这增加了结漏，并且适当的掺杂剂放置难以实现)和/或减少外延预清洁步骤(这具有下限，因为如果预清洁步骤太少，则外延生长的质量将很差)来解决。两种方法都有效地具有有限的并且在小尺度上不是非常有效的设计空间。
示例性实施例的核心方面是，在局部沟槽隔离区域上方形成不同电介质材料的盖帽层，即，HDP(高密度等离子体)氮化物或者可以各向异性地沉积的某一其他类型的氮化物。盖帽层创建蚀刻阻挡层，其在源极/漏极外延预清洁步骤期间限制或消除局部沟槽凹进。它还消除了硼到局部沟槽区域的由该氮化物限定的部分中的向外扩散，这继而减少了NFET子鳍片泄漏。另外的益处是，作为用于源极/漏极外延生长的电介质边界的氮化物的存在可以使得外延刻面较少，这导致外延体积更大(对于体积，否则鳍片间距和鳍片高度相同)，因此，沟道应力更大，并且外部电阻较低。
更详细地参照附图，特别是参照图1至图7，公开了用于制造FinFET半导体结构100的处理。首先将就大块半导体基板来描述该处理，但是该处理同样地可适用于SOI基板。
图1至图4是FinFET半导体结构100在鳍片末端附近的截面。
在图1中，3D鳍片10已经在大块半导体基板12上按照惯例通过光刻处理而形成，在该光刻处理中，大块半导体基板12的部分已经被蚀刻掉以得到3D鳍片10。应当理解，3D鳍片具有延伸到视平面中的长度。每个3D鳍片10可以具有从用于光刻地形成3D鳍片10的氮化物掩膜剩下的氮化物盖帽14。
大块半导体基板12可以包括任何半导体材料，包括但不限于，硅、硅锗、锗、III-V化合物或II-VI化合物半导体。
现在参照图2，局部沟槽隔离16通过下述处理而形成，该处理可以包括氧化物毯覆性地沉积以填充鳍片10之间的空间，然后使该氧化物平面化到氮化物盖帽14的顶部。然后可以通过湿式蚀刻处理(诸如稀释的氢氟酸(HF))将该氧化物回蚀到预定水平面，诸如，对于大块FinFET，大约30至60nm。可替代地，在氧化物回蚀之后暴露的鳍片的部分通常为20至40nm。随后可以通过例如湿式蚀刻处理(诸如磷酸)来移除氮化物盖帽14。
可以在局部沟槽隔离16形成之前或之后按照惯例对3D鳍片10进行掺杂。
其后，如图3中所示，可以各向异性地沉积氮化硅以在局部沟槽隔离16上方形成氮化物层18。还可以在氮化物层18形成期间在3D鳍片10的顶部沉积氮化物以形成氮化物盖帽层20。氮化物层18和氮化物盖帽20均可以具有大约10至20nm的厚度。可以通过诸如高密度等离子体(HDP)或气体集群离子束注入(GCIB)的处理来各向异性地沉积氮化硅，GCIB以比横向速率高的垂直速率沉积氮化硅。即使在3D鳍片侧壁22上沉积了一些氮化硅，它也将比作为氮化物层18和氮化物盖帽20而沉积的氮化硅薄。可以执行诸如通过磷酸湿式蚀刻和/或各向同性反应离子蚀刻的很小的各向同性回蚀来从鳍片侧壁22移除任何氮化物，而不会不利地影响氮化物层18和氮化物盖帽20。
现在参照图4，电介质层24形成在氮化物层18、氮化物盖帽20和3D鳍片侧壁22上。优选地，电介质层24是氧化物，以下将像这样对其进行论述。非晶碳是用于电介质层24的另一选项，但是不像氧化物那样优选。氧化物层24可以大约为3nm厚。氧化物层24可以通过热氧化处理而形成，或者可以沉积氧化物以形成氧化物层24。
在以下的图5A、5B、6A、6B中，“A”图是与图1至4类似的截面图，“B”图是从“A”视图的右侧看到的侧视图。
现在参照图5A和5B，栅极叠层26和侧壁间隔物28可以形成在3D鳍片10的中心部分上。栅极叠层26可以通过常规的处理而形成，并且围绕3D鳍片10的中心部分卷绕。其后，可以在3D鳍片20上方沉积间隔物材料，例如，氮化物，然后例如通过反应离子蚀刻处理对该间隔物材料进行回蚀，以形成也围绕3D鳍片10的中心部分卷绕的侧壁间隔物28。栅极叠层26和侧壁间隔物28都与氧化物层24直接接触，氧化物层24存在于氮化物层18和氮化物盖帽20以及鳍片侧壁22上。栅极叠层26可以是常规的栅极叠层或替代栅极叠层。在后一种情况下，栅极叠层26是“伪(dummy)”栅极叠层，其包括在栅极电介质(诸如氧化物)上方的多晶硅，该多晶硅稍后被移除，并且被填充最终的栅极叠层材料。稍后将描述替代栅极处理的处理步骤。图5A和5B示出了在侧壁间隔物蚀刻之后剩余的氧化物层24。根据氮化物-氧化物蚀刻选择性，氧化物层24实际上可以在侧壁间隔物蚀刻期间被消耗掉。
接着通过如图6A和6B中所示的外延处理来形成源极和漏极30。源极/漏极外延30被示为从3D鳍片的两侧生长，氮化物盖帽20分离这两个外延区域。作为在局部沟槽隔离16上方具有氮化物层18的结果，与外延生长相关联的预清洁步骤将不会严重地腐蚀局部沟槽区域的顶面，如果真会发生的话。外延预清洁将从鳍片侧壁22、氮化物层18和氮化物盖帽20移除残留的氧化物层24(如果有的话，是在间隔物28形成之后留下的)。在侧壁间隔物28的下方可以存在氧化物层24的很小的横向底切，以形成外延“足部”区域(为了清晰起见，在图6A和6B未示出)，但是该横向蚀刻将受限于氧化物层24的厚度，所以与当它进行到局部沟槽隔离区域中时相比，将没有那么严重。
另外，存在于3D鳍片侧壁22与氮化物层18相邻的部分32中的任何硼将不会分离到氮化物层18中。3D鳍片的这个部分32(该部分在栅极电极施加控制的区域的正下方)中的改进的硼保持可以导致NFET器件中的断态泄漏减少。
此外，氮化物层18在局部沟槽隔离16上的存在可以导致不同的外延生长前沿从3D鳍片侧壁22离开。换句话讲，就作为电介质边界的氮化物、而不是局部沟槽隔离16的氧化物而言，向上远离局部沟槽顶面的外延生长的刻面可以较少。这意味着更多的外延材料可以配装在相同的体积(由鳍片间隔、鳍片高度和栅极间间隔限定)内，因此，如果诸如硅锗的材料用作用于PFET的源极/漏极外延材料30，则应变(strain)更大。
图7中示出了源极/漏极外延30形成之后的FinFET半导体结构100的透视图。随后可以在源极/漏极外延30上方沉积层间电介质材料(未示出)，诸如氧化物层间电介质材料，以使得层间电介质材料大致在与侧壁间隔物28和栅极叠层26相同的高度处。在图7中所示的实施例中，栅极叠层26是最终的栅极叠层。FinFET半导体结构100可以经过进一步的半导体处理以形成线路布线的触点和后端。应当指出，氧化物层24保留在侧壁间隔物28与氮化物层18之间以及栅极叠层26与氮化物层18之间。
关于图8A至10A和8B至10B来描述FinFET半导体结构200的另一示例性实施例，其中，“A”图是与图1至4类似的截面图，“B”图是从“A”视图的右侧看到的侧视图。
在这个示例性实施例中，可能可取的是在源极/漏极外延形成之前使3D鳍片10凹进。在这种情况下，图6A、6B和7中所示的源极/漏极外延30可以被如图8A和8B中所示的未经掺杂的硅33取代。可以执行氮化物蚀刻(优选地反应离子蚀刻)来移除氮化物盖帽20，得到沟槽34。未经掺杂的硅33在氮化物盖帽20蚀刻期间保护氮化物层18。其后，可以通过可以同时还蚀刻未经掺杂的硅33的蚀刻处理来移除3D鳍片10。该蚀刻处理可以包括湿式蚀刻，诸如氢氧化铵和/或反应离子蚀刻。图9A和9B中示出了所得的结构。
其后，如图10A和10B中所示，源极/漏极外延36形成在氮化物层18上以及凹进的3D鳍片10上。层间电介质材料可以沉积在源极/漏极外延36上以形成层间电介质38。层间电介质材料可以包括氧化物或氧化物后再加氮化物。
关于图11A至15A、11B至15B和16来描述FinFET半导体结构300的另一示例性实施例，其中，“A”图是与图1至4类似的截面图，“B”图是从“A”视图的右侧看到的侧视图。
在这个示例性实施例中，起始结构是如图6A、6B和7中所描述的结构，除了栅极叠层是伪栅极叠层并且将被移除并且被替代栅极叠层取代之外。层间电介质层40如前面所描述的那样添加。
现在参照图11A和11B，图6A、6B和7中所示的栅极叠层26已经被蚀刻掉。栅极叠层26可以通过湿式蚀刻来蚀刻，诸如氢氧化铵和/或反应离子蚀刻。在栅极叠层26蚀刻之后，3D鳍片10和氮化物盖帽20的中心部分将暴露。
栅极叠层26的伪栅极氧化物以及3D鳍片10和氮化物盖帽20上的任何氧化物层24可以通过稀释的HF湿式蚀刻和干式蚀刻的组合来蚀刻。在栅极氧化物蚀刻期间，以前在栅极叠层下面的氧化物层24也被蚀刻掉，如间隙42所指示的，这可以使层间电介质40稍微凹进。在氧化物层24蚀刻之后，如图12A和12B中所示的局部沟槽隔离16上方的箭头44所指示的，提供氮化物层18的自对齐暴露。
因为层间电介质40是氧化物，所以可以通过选择性RIE来各向异性地蚀刻暴露的氮化物层18，所述选择性RIE将还移除栅极区域内的3D鳍片10顶部的氮化物盖帽20。还将存在侧壁间隔物28的一些蚀刻，侧壁间隔物28通常是氮化物。图13A和13B中示出了到目前为止的结构。所实现的栅极凹进量可以由局部沟槽隔离16上方的氮化物层18的厚度明确地限定。
在如图14A和14B中所示的FinFET半导体结构300’的替代实施例中，栅极凹进蚀刻可以超出氮化物层18并且进入到局部沟槽隔离16中。因为局部沟槽隔离16和层间电介质40都可以是氧化物，所以局部沟槽隔离16的蚀刻还将腐蚀层间电介质的一些，从而增大间隙42。随后，在替代栅极已经被添加以使侧壁间隔物28和替代栅极与层间电介质40相平之后，可以通过化学-机械处理来对这个FinFET半导体结构300’进行处理。
再次参照现在在图15A和15B中示出的FinFET半导体结构300，替代栅极结构46已经被添加，以与局部沟槽隔离16直接接触，然后对FinFET半导体结构300进行平面化。替代栅极结构46可以包括例如栅极电介质、栅极电极、功函数金属和氮化物盖帽。
图16中示出了FinFET半导体结构300的透视图。FinFET半导体结构300可以经过进一步的半导体处理以形成线路布线的触点和后端。应当指出，氧化物层24保留在侧壁间隔物28与氮化物层18之间。FinFET结构300的特定优点是，栅极结构46凹进到源极/漏极外延30的水平面的下方。
对于如图16中所示的栅极凹进存在相当多的益处，但是主要益处是，因为栅极控制鳍片在源区/漏区下面的部分(即，该部分以前是“子鳍片”区域)，所以热泄漏被抑制。这使得可以减少PTS(穿通停止)掺杂，这降低了来自随机掺杂剂波动的相关联的可变性。另一重要优点是，因为栅极覆盖鳍片的较大部分，所以有效沟道宽度较大，这导致每一鳍片的驱动电流增大。
FinFET半导体结构300还可以由关于FinFET半导体结构200描述的凹进的3D鳍片形成。
关于图17至19、20A至24A和20B至24B来描述FinFET半导体结构400的另一示例性实施例，其中，“A”图是与图1至4类似的截面图，“B”图是从“A”视图的右侧看到的侧视图。
FinFET半导体结构400利用SOI基板，但是大块半导体也可以用于这个实施例。在这个示例性实施例中，不使用局部沟槽隔离，而是使用更厚的氮化物层。
现在参照图17，3D鳍片已经按照惯例形成在SOI基板上，所述SOI基板包括半导体基底50和埋入的氧化层(以下被称为“BOX层”)52。
在图18中，氮化硅层56(以下仅称为“氮化物”)已经如前面所描述的那样各向异性地沉积。氮化物盖帽58也可以形成在鳍片54的顶部。氮化物层56可以如前面的实施例中那样大约为10至20nm厚，或者可以更厚以允许丢失局部沟槽隔离层。在一个示例性实施例中，氮化物层56可以具有大约20至30nm的厚度。
现在参照图19，电介质层60，通常是氧化物，可以形成在氮化物层56、氮化物盖帽58和鳍片侧壁62上。该氧化物层可以大约为3nm厚。
现在参照图20A和20B，栅极叠层64和侧壁间隔物66可以形成在3D鳍片54的中心部分上。栅极叠层64可以通过常规的处理而形成，并且围绕3D鳍片54的中心部分卷绕。其后，可以如前面所描述的那样形成侧壁间隔物66。栅极叠层64可以是常规的栅极叠层或替代栅极叠层。在这个示例性实施例中，栅极叠层64是“伪”栅极叠层，其包括在栅极电介质(诸如氧化物)上方的多晶硅，该多晶硅稍后被移除，并且被填充最终的栅极叠层材料。
接着通过如图21A和21B中所示的外延处理来形成源极和漏极68。
现在参照图22A和22B，已经沉积了层间电介质70。如图22B中最佳地示出的，替代栅极64已经被移除，使3D鳍片54的中心部分和氮化物盖帽58暴露。栅极叠层64的伪栅极氧化物以及3D鳍片54和氮化物盖帽58上的任何氧化物层60可以通过稀释的HF湿式蚀刻和干式蚀刻的组合来蚀刻。在栅极氧化物蚀刻期间，以前在栅极叠层下面的氧化物层60也被蚀刻掉。
其后，可以通过选择性RIE来使暴露的氮化物层56各向异性地向下蚀刻到BOX层52，这也将移除3D鳍片54顶部的氮化物盖帽58。侧壁间隔物66也可以被蚀刻，从而减小它们的高度。图23A和23B中示出了所得的结构。
现在参照图24A和24B中的FinFET半导体结构400，替代栅极结构72已经被添加，以与BOX层52直接接触，然后对FinFET半导体结构400进行平面化。替代栅极结构72可以包括例如栅极电介质、栅极电极、功函数金属和氮化物盖帽。
FinFET半导体结构400可以经过进一步的半导体处理以形成线路布线的触点和后端。应当指出，氧化物层60保留在侧壁间隔物66与氮化物层56之间。FinFET结构400的特定优点是，栅极结构72凹进到源极/漏极外延68的水平面的下方。
本领域技术人员在考虑本公开之后将明白，在不脱离本发明的精神的情况下，可以对除了这里具体描述的那些实施例之外的示例性实施例进行其他修改。因此，这样的修改被认为是在本发明的范围内，本发明的范围仅由所附权利要求书限定。
Claims (20)
1.一种FinFET器件，包括：
半导体基板；
三维鳍片，所述三维鳍片垂直于所述半导体基板定向；
局部沟槽隔离，所述局部沟槽隔离在所述三维鳍片与相邻的三维鳍片之间；
氮化物层，所述氮化物层在所述局部沟槽隔离上；
栅极叠层，所述栅极叠层围绕所述三维鳍片的中心部分卷绕，并且延伸通过所述氮化物层；
侧壁间隔物，所述侧壁间隔物与所述栅极叠层相邻，并且与所述氮化物层间接接触，所述三维鳍片的两端从所述侧壁间隔物延伸，第一端用于所述FET器件的源极，第二端用于所述FET器件的漏极；和
外延层，所述外延层覆盖三维鳍片的每端，并且在所述氮化物层上。
2.根据权利要求1所述的FinFET器件，还包括将所述侧壁间隔物从所述氮化物层分离的电介质层。
3.根据权利要求2所述的FinFET器件，其中，所述电介质层仅存在于所述侧壁间隔物与所述氮化物层之间。
4.根据权利要求1所述的FinFET器件，其中，覆盖所述三维鳍片的每端的所述外延层在所述氮化物层的正上方。
5.根据权利要求1所述的FinFET器件，其中，所述三维鳍片的末端与所述氮化物层相平。
6.根据权利要求1所述的FinFET器件，其中，所述栅极叠层停留在所述局部沟槽隔离上。
7.根据权利要求1所述的FinFET器件，其中，所述栅极叠层延伸到所述局部沟槽隔离中。
8.根据权利要求1所述的FinFET器件，其中，所述三维鳍片的末端具有氮化物盖帽，并且所述三维鳍片的中心部分没有氮化物盖帽，以使得所述栅极叠层与所述三维鳍片直接接触。
9.根据权利要求1所述的FinFET器件，其中，所述三维鳍片的中心部分没有所述氮化物盖帽，以使得所述栅极叠层与所述三维鳍片直接接触。
10.根据权利要求1所述的FinFET器件，其中，所述电介质层是氧化物层。
11.一种FinFET器件，包括；
半导体基板；
三维鳍片，所述三维鳍片垂直于所述半导体基板定向；
氮化物层，所述氮化物层在所述三维鳍片与相邻的三维鳍片之间；
栅极叠层，所述栅极叠层围绕所述三维鳍片的中心部分卷绕，并且延伸通过所述氮化物层；
侧壁间隔物，所述侧壁间隔物与所述栅极叠层相邻，并且与所述氮化物层间接接触，所述三维鳍片的两端从所述侧壁间隔物延伸，第一端用于所述FET器件的源极，第二端用于所述FET器件的漏极；和
外延层，所述外延层覆盖所述三维鳍片的每端，并且在所述氮化物层上。
12.根据权利要求11所述的FinFET器件，还包括将所述侧壁间隔物从所述氮化物层分离的电介质层。
13.根据权利要求11所述的FinFET器件，其中，所述栅极叠层延伸到所述氮化物层中。
14.一种制造FinFET器件的方法，包括：
在半导体基板形成三维鳍片；
在所述半导体基板上与所述三维鳍片相邻地沉积局部沟槽隔离层以将所述三维鳍片与相邻的三维鳍片分离；
在所述局部沟槽隔离层上方以及所述三维鳍片上方各向异性地沉积氮化物层；
在所述氮化物层上方形成电介质层；
形成栅极叠层，所述栅极叠层围绕所述三维鳍片的中心部分卷绕，并且与所述电介质层直接接触，所述电介质层形成在所述氮化物层和局部沟槽隔离层上方；
形成与所述栅极叠层相邻的两个间隔物，所述两个间隔物围绕所述三维鳍片的中心部分卷绕，并且与所述电介质层直接接触，所述电介质层形成在所述氮化物层和局部沟槽隔离层上方，所述三维鳍片的末端从每个间隔物延伸；
移除所述电介质层，除了所述两个间隔物和栅极叠层下面之外；和
形成与所述三维鳍片的末端相邻的硅层。
15.根据权利要求14所述的方法，其中，所述与三维鳍片的末端相邻的硅层是外延层。
16.根据权利要求14所述的方法，其中，所述硅层是未经掺杂的硅层，并且还包括：
从所述三维鳍片起蚀刻所述氮化物层；
将所述三维鳍片的末端向下蚀刻到所述氮化物层；
从所述氮化物层起蚀刻未经掺杂的硅层；和
形成与所述间隔物中的每个和所述三维鳍片接触的外延层。
17.根据权利要求15所述的方法，还包括：
在所述外延层上方沉积层间电介质层；
完全地移除所述栅极叠层；
蚀刻所述两个间隔物之间的电介质层，以使得所述电介质层保持在所述两个间隔物的下面；
蚀刻所述两个间隔物之间的氮化物层的步骤包括从所述三维鳍片的中心部分起蚀刻所述氮化物层，以使得所述两个间隔物之间的局部沟槽隔离层暴露；
在所述两个间隔物之间形成替代栅极叠层，所述替代栅极叠层围绕所述三维鳍片的中心部分卷绕，并且与所述三维鳍片的中心部分直接接触，并且与所述局部沟槽隔离接触。
18.根据权利要求17所述的方法，其中，在蚀刻氮化物层的步骤与形成替代栅极叠层的步骤之间还包括部分地蚀刻到所述两个间隔物之间的局部沟槽隔离层中。
19.根据权利要求16所述的方法，还包括：
在所述外延层上方沉积层间电介质层；
完全地移除所述栅极叠层；
蚀刻所述两个间隔物之间的电介质层，以使得所述电介质层保持在所述两个间隔物的下面；
蚀刻所述两个间隔物之间的氮化物层的步骤包括从所述三维鳍片的中心部分起蚀刻所述氮化物层，以使得所述两个间隔物之间的局部沟槽隔离层暴露；
在所述两个间隔物之间形成替代栅极叠层，所述替代栅极叠层围绕所述三维鳍片的中心部分卷绕，并且与所述三维鳍片的中心部分直接接触，并且与所述局部沟槽隔离接触。
20.根据权利要求16所述的方法，其中，在蚀刻氮化物层的步骤与形成替代栅极叠层的步骤之间还包括部分地蚀刻到所述两个间隔物之间的局部沟槽隔离层中。
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