KR102395108B1 - 선택적 산화에 의한 다중-높이 finfet 디바이스 - Google Patents

선택적 산화에 의한 다중-높이 finfet 디바이스 Download PDF

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고피나쓰 비마라세티
라파엘 리오스
잭 티. 카발리에로스
타히르 가니
아난드 에스. 머씨
리샤브 메한드루
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Abstract

기판 상에 멀티-게이트 디바이스의 비-평면형 도전성 채널을 형성하는 단계 - 채널은 기판의 표면에서의 베이스로부터 정의된 높이 치수를 포함함 -; 채널의 전체 부분보다 작은 부분을 변형시키는 단계; 및 채널 상에 게이트 스택을 형성하는 단계 - 게이트 스택은 유전체 재료 및 게이트 전극을 포함함 - 를 포함하는 방법이 개시된다. 도전성 부분 및 산화된 부분을 정의하는 높이 치수를 포함하는 채널, 및 채널 상에 배치되는 게이트 스택을 포함하는, 기판 상의 비-평면형 멀티-게이트 디바이스를 포함하고, 게이트 스택은 유전체 재료 및 게이트 전극을 포함하는 장치가 개시된다.

Description

선택적 산화에 의한 다중-높이 FINFET 디바이스
낮은 밴드-갭의 클래딩 층(cladding layer)들을 갖는 채널 영역들을 갖는 비-평면형 반도체 디바이스들을 포함하는 반도체 디바이스들.
지난 수십 년 동안에, 집적 회로들의 피쳐들의 스케일링은 끊임없이 성장하는 반도체 산업의 원동력이었다. 점점 더 작은 피쳐들로 스케일링하면 반도체 칩들의 제한된 공간 상에서 기능 유닛(functional unit)들의 밀도들을 증가시킬 수 있다. 예를 들어, 트랜지스터의 사이즈를 줄이면 칩 상에 증가된 수의 메모리 디바이스들을 집적할 수 있고, 이는 증가된 용량의 제품들을 제조하는 데 적합하다. 그러나, 더 많은 용량을 위한 드라이브는 문제가 없지 않다. 각각의 디바이스의 성능을 최적화해야 할 필요성이 점차 커지고 있다.
중앙 처리 유닛 디바이스들과 같은 장래의 회로 디바이스들은 고성능 디바이스들 및 낮은 커패시턴스의 저전력 디바이스들 모두가 단일 다이 또는 칩에 집적되기를 원할 것이다. 현재, 3차원의 비-평면형의 금속 산화물 반도체 전계-효과 트랜지스터(metal oxide semiconductor field-effect transistor)(MOSFET)들은 일반적으로 단일 높이의 핀들을 사용한다. 단일 높이 핀들은 설계를 제한하는 경향이 있으며, 절충안들을 필요로 한다.
도 1은, 예를 들어, 웨이퍼 상의 집적 회로 다이 또는 칩의 일부분이고 그 위에 형성되는 3차원 회로 디바이스의 일부분을 갖는 기판의 일부분의 상면 사시도를 도시한다.
도 2는 라인 2-2'을 통한 도 1의 구조체의 측단면도를 도시한다.
도 3은 라인 3-3'을 통한 도 1의 구조체를 도시한다.
도 4는 디바이스의 핀 상에 촉매층을 도입한 후의 도 2의 구조체를 도시한다.
도 5는 디바이스의 핀 상에 촉매층을 도입한 후의 도 3의 구조체를 도시한다.
도 6은 촉매층의 일부분의 제거 또는 리세싱 후의 도 4의 구조체를 도시한다.
도 7은 촉매층의 일부분의 제거 또는 리세싱 후의 도 5의 구조체를 도시한다.
도 8은 핀의 일부분을 변형시킨 후의 도 6의 구조체를 도시한다.
도 9는 핀의 일부분을 변형시킨 후의 도 7의 구조체를 도시한다.
도 10은 촉매층을 제거하고, 핀의 변형된 부분의 높이까지 게이트 전극 영역에 유전체 재료를 도입하고, 핀 상에 게이트 스택을 도입한 후의 도 8의 구조체를 도시한다.
도 11은 촉매층을 제거하고, 핀의 변형된 부분의 높이까지 게이트 전극 영역에 유전체 재료를 도입하고, 핀 상에 게이트 스택을 도입한 후의 도 9의 구조체를 도시한다.
도 12는 기판 상에 2개의 디바이스들이 존재하는 것을 도시하는 도 11의 구조체의 확장된 도면을 도시한다.
도 13은 디바이스 구조체의 다른 실시예의 단면을 도시한다.
도 14는 하나 이상의 실시예들을 구현하는 인터포저(interposer)이다.
도 15는 컴퓨팅 디바이스의 실시예를 예시한다.
본 명세서에서 설명되는 실시예들은 타겟으로 하는 또는 미리 결정된 핀 또는 채널 높이들을 갖는 비-평면형 반도체 디바이스들(예를 들어, 3차원 디바이스들), 및 기판 상에 타겟으로 하는 또는 미리 결정된 핀 또는 채널 높이의 비-평면형 반도체 디바이스들을 제조하는 방법들에 관한 것이며, 여기서 이러한 핀 높이는 기판 상의 디바이스들의 복수의 핀 높이들 중 하나일 수 있다. 하나의 그러한 실시예에서, 비-평면형 디바이스의 게이트 스택은 (트라이-게이트 또는 fin-fet 디바이스와 같은) 핀의 채널 영역을 둘러싼다. 이 방법들은 칩 또는 다이 상에 높은 전류를 필요로 하는 고성능 디바이스들과 낮은 커패시턴스의 저전력 디바이스들과 같이 상이한 핀 높이들을 갖는 3차원 디바이스들을 통합할 수 있게 한다.
도 1 내지 도 11은 비-평면형 멀티-게이트 반도체 디바이스의 핀 또는 채널 높이를 초기 핀 높이로부터 초기 핀 높이와 상이한 타겟 핀 높이로 변형하는 방법 또는 공정을 설명한다. 일 실시예에서, 디바이스는 3차원 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이고, 분리형 디바이스이거나 또는 복수의 중첩된(nested) 디바이스들에서의 하나의 디바이스이다. 이해될 바와 같이, 통상적인 집적 회로의 경우, N- 및 P-채널 트랜지스터들이 모두 단일 기판 상에 제조되어 상보적인 금속 산화물 반도체(complimentary metal oxide semiconductor)(CMOS) 집적 회로를 형성할 수 있다. 또한, 이러한 디바이스들을 집적 회로에 집적하기 위해 추가적인 상호접속부가 제조될 수 있다.
도 1은, 예를 들어, 웨이퍼 상의 집적 회로 다이 또는 칩의 일부분인 실리콘 또는 실리콘-온-인슐레이터(SOI) 기판의 일부분의 상면 사시도를 도시한다. 구체적으로, 도 1은 실리콘 또는 SOI의 기판(110)을 포함하는 구조체(100)를 도시한다. 기판(110)을 오버레이하는 것은 임의적인 버퍼층(120)이다. 일 실시예에서, 버퍼층은 일 실시예에서 성장 기술에 의해 기판(110) 상에 도입되는 실리콘 게르마늄 버퍼이다. 버퍼층(120)은 대략 수백 나노미터(㎚) 정도의 대표적인 두께를 갖는다.
도 1에 예시된 실시예에서, 버퍼층(120)의 표면 상에 N-형 트랜지스터 디바이스 또는 P-형 트랜지스터 디바이스와 같은 트랜지스터 디바이스의 일부분이 배치된다. 이 실시예에서, N-형 또는 P-형 트랜지스터 디바이스에 공통인 것은 버퍼층(120)의 표면(표면(125)) 상에 배치되는 핀(130)이다. 핀(130)을 위한 대표적인 재료는 인듐 갈륨 아세나이드(Indium Gallium Arsenide)(InGaAs) 재료와 같은 III-V족 반도체 재료이다. 일 실시예에서, 핀(130)은 높이 치수 H보다 큰 길이 치수 L을 갖는다. 대표적인 길이 범위는 대략 10㎚ 내지 1밀리미터(㎜) 정도이고, 대표적인 높이 범위는 대략 5㎚ 내지 200㎚ 정도이다. 핀(130)은 또한 대표적으로 대략 4-10㎚ 정도의 폭 W을 갖는다. 예시된 바와 같이, 핀(130)은 기판(110)의 표면(125)으로부터(또는 임의적으로는 버퍼층(120)으로부터) 연장되는 3차원 본체이다. 도 1에 예시된 3차원 본체는 직사각형 본체이지만, 이러한 본체들의 처리에서, 사용가능한 툴링들에 의해서는 진정한 직사각형 형태가 달성되지 않을 수 있고, 다른 형상들이 달성될 수 있다는 것이 이해될 것이다. 대표적인 형상들은 사다리꼴 형상(예를 들어, 베이스가 상부보다 넓음) 및 아치 형상을 포함하지만, 이에 제한되지 않는다.
일 실시예에서, 핀(130) 상에는 예를 들어, 실리콘 다이옥사이드(silicon dioxide) 또는 실리콘 다이옥사이드보다 작은 유전 상수(k)를 갖는 유전체 재료(저-k의 유전체)의 유전체 재료(140)가 배치된다. 유전체 재료(140)는 게이트 전극 구조체에 적합한 두께까지 도입된다. 도 1은 게이트 전극을 위한 영역을 정의하는 스페이서들(150)을 도시한다. 통상적으로, 스페이서들(150)은 핀(130)의 지정된 채널 영역(본 명세서에서는 핀 또는 채널(1300)로서 식별됨) 상에 희생 또는 더미 게이트 전극과 함께 퇴적될 것이고, 이어서 접합 영역들이 형성되고, 유전체 재료(140)가 도입될 것이다. 따라서, 본 실시예의 목적들을 위해, 이러한 희생 또는 더미 게이트 전극은 게이트 전극 영역(145)에 미리 퇴적되었고, 접합 영역들은 종래의 처리 기술들 및 그 후의 유전체 재료(140) 퇴적에 따라 원하는 대로 형성되었다. 도 1에 도시된 예시에서, 희생 또는 더미 게이트는 에칭 공정 등에 의해 제거되어, 핀 또는 채널(1300)을 게이트 전극 영역(145)에서 노출된 상태로 남겨둔다.
도 2는 라인 2-2'을 통한 도 1의 구조체의 측단면도를 도시한다. 도 3은 라인 3-3'을 통한 도 1의 구조체를 도시한다. 도 2를 참조하면, 구조체(100)는 접합 영역(160A)과 접합 영역(160B)(각각, 소스 및 드레인 영역들) 사이에 배치되는 높이 H를 갖는 핀 또는 채널(1300)을 도시한다. 접합 영역들(160A 및 160B)은 도핑된 III-V족 화합물 재료 영역들일 수 있다. 접합 영역(160A) 및 접합 영역(160B) 각각의 아래에는 도펀트 또는 임플란트 영역(155)이 있다. 접합 영역들 및 도펀트들/임플란트들은 종래의 공정들에 따라 형성된다. (보이는 바와 같이) 접합 영역들(160A/160B) 위 또는 위에 오버레이되는 것은 유전체 재료(140) 및 게이트 전극 영역(145)을 정의하는 스페이서들(150)이다. 도 3은 게이트 전극 영역(145)에서 핀 또는 채널(1300)을 통해 취한 구조체(100)를 도시하고, 높이 H를 갖는 기판 상의 핀(130)을 도시한다.
도 4 및 도 5는, 각각, 핀(13000) 상에 촉매층(165)을 도입(예를 들어, 퇴적)한 후의 도 2 및 도 3의 구조체를 도시하고, 일 실시예에서, 촉매층(165)은 핀(1300)의 재료의 산화를 강화하도록 선택되는 재료이다. 일 실시예에서, 핀(1300)의 재료의 산화를 강화하는 재료는 핀 재료의 산화 온도를 감소시키도록 선택되는 재료이다. 대표적으로, 반도체의 핀 재료는 대략 1000℃에서의 수소 및 산소 환경에서 산화될 것이다. 일 실시예에서, 촉매층(165)은 1000℃ 미만의 온도, 예를 들어, 대략 600℃ 이하(예를 들어, 500℃) 정도와 같은 온도에서 핀(1300)의 재료의 산화를 촉진시킬 재료이다. 촉매층에 적합한 재료는 알루미늄 옥사이드(aluminum oxide)(Al2O3)이다. 대표적으로, 알루미늄 옥사이드 촉매층은 원자층 퇴적 공정을 통해 대략 10㎚ 이하 정도의 두께까지 도입될 수 있다. 도 5에 도시된 바와 같이, 촉매층(165)은 핀(1300) 상에, 일 실시예에서는, 게이트 전극 영역(145)의 기판의(버퍼층(120) 상의) 베이스 상에 등각으로 퇴적된다.
도 6 및 도 7은, 각각, 촉매층(165)의 일부분을 제거 또는 리세싱(recessing)한 후의 도 4 및 도 5의 구조체를 도시한다. 일 실시예에서, 촉매층(165)은 핀(1300)의 변형을 위해 선택된 높이까지 감소된다. 대표적으로, 촉매층(165)은 희생 충전 층을 게이트 전극 영역에 도입하고, 이어서 건식 에칭 및 습식 에칭 조합을 수행함으로써 리세싱된다. 관찰되는 바와 같이, 촉매층(165)은 핀의 베이스부터 핀의 정점보다 낮은 높이까지 핀(1300) 상에 형성된다. 도 7은 희생 충전 층(170)이 촉매층(165)의 높이까지 도입된 것을 도시한다. 희생 충전 층(170)에 적합한 재료들은 탄소 핫 마스크(carbon hot mask)와 같은 유동성 산화물들을 포함한다. 도 7에 예시된 바와 같이, 리세싱 공정 후에, 촉매층(165)은 핀(1300)의 저부 부분 주위에 잔존한다.
도 8 및 도 9는, 각각, 예를 들어, 핀(1300)의 일부분의 선택적 에칭 및 변형에 의해 희생 충전 층을 제거한 후의 도 6 및 도 7의 구조체를 도시한다. 변형은 희생 충전 층의 제거에 후속한다. 이 실시예에서, 변형은 핀(1300)의 하위 부분의 산화이다. 일 실시예에서, 핀(1300)의 일부분의 산화는 산화를 위한 종래의 온도보다 낮은 온도(예를 들어, 1000℃ 미만의 온도)에서 수행된다. 예를 들어, 재료의 산화 온도보다 낮은 온도에서의 핀(1300)의 하위 부분의 산화는 촉매층(165)의 존재를 통해 달성된다. 도 8 및 도 9는 핀(1300)의 산화된 부분(175)을 도시한다. 변형 후에, 핀(1300)은 높이 h를 갖는 활성 부분(예를 들어, 산화되지 않은 부분)을 갖는다.
도 10 및 도 11은, 각각, 예를 들어, 선택적인 에칭 공정에 의해 촉매층(165)을 제거하고, 핀(1300)의 변형된 부분(175)의 높이까지 게이트 전극 영역에 유전체 재료를 도입한 후의 도 8 및 도 9의 구조체를 도시한다. 게이트 전극 영역에 유전체 층(185)이 도입된 후에, 구조체 상에 게이트 유전체 및 게이트 전극을 포함하는 게이트 스택이 도입, 예를 들어, 퇴적된다. 실시예에서, 게이트 전극 스택의 게이트 전극(180)은 금속 게이트를 포함하고, 게이트 유전체층(190)은 실리콘 다이옥사이드의 유전 상수보다 큰 유전 상수를 갖는 재료(고-K의 재료)를 포함한다. 예를 들어, 일 실시예에서, 게이트 유전체층(190)은 하프늄 옥사이드(hafnium oxide), 하프늄 옥시-나이트라이드(hafnium oxy-nitride), 하프늄 실리케이트(hafnium silicate), 란타늄 옥사이드(lanthanum oxide), 지르코늄 옥사이드(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 탄탈륨 옥사이드(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 옥사이드(yttrium oxide), 알루미늄 옥사이드(aluminum oxide), 납 스칸듐 탄탈륨 옥사이드(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate) 또는 그 조합과 같은 재료를 포함하지만, 이에 제한되지 않는다. 일 실시예에서, 게이트 전극(180)은 금속 나이트라이드(metal nitride)들, 금속 카바이드(metal carbide)들, 금속 실리사이드(metal silicide)들, 금속 알루미나이드(metal aluminide)들, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 도전성 금속 옥사이드들과 같은 금속층을 포함하지만, 이에 제한되지 않는다.
도 10 및 도 11에 예시된 바와 같이, 핀(1300)의 활성 부분은 높이 h를 가지며, 게이트 전극(180)이 핀을 둘러싼다. 예시된 바와 같이, 핀(1300)의 변형된 높이 h는 예를 들어, 도 2 및 도 3에 예시된 핀(1300)의 시작 높이 h보다 작다.
도 12는 기판 상에 2개의 디바이스들이 존재하는 것을 도시하는 도 11의 구조체의 확장된 도면을 도시한다. 디바이스 A는 도 11에 예시된 디바이스이다. 디바이스 B는 채널 또는 핀(1310) 및 게이트 전극(1800)을 포함하는 제2의 3차원 또는 비-평면형 멀티-게이트 디바이스이다. 디바이스 A는 변형된 핀 높이 h를 갖는다. 동일한 기판 상의 디바이스 B는 디바이스 A의 변형된 핀 높이 h보다 큰 핀 높이 H(핀(1310))를 갖는다. 따라서, 본 명세서에 설명된 공정에 따라, 동일한 구조체 상에 상이한 핀 높이들을 갖는 디바이스들을 집적하기 위한 방법이 예시된다. 디바이스 A는 디바이스 B보다 대표적으로 더 짧은 핀 또는 채널을 갖는다. 대표적으로, 디바이스 A는 더 낮은 커패시턴스를 필요로 하고 더 적은 누설을 요구하는 응용들에서 사용될 수 있다. 하나의 예는 그래픽 응용들을 위한 디바이스이다. 디바이스 B는 대표적으로 고전류가 요구되는 고성능 응용들에 사용될 수 있다. 예시에서, 디바이스 A는 디바이스 B의 핀 높이의 대략 절반 사이즈인 핀 높이 h를 갖는다. 핀 높이는, 높이의 절반, 높이의 4분의 3, 높이의 4분의 1 등을 포함하는 임의의 원하는 높이 등으로 변형될 수 있다는 것이 이해될 것이다.
도 13은 디바이스 구조체의 다른 실시예의 단면을 도시한다. 이 실시예에서, 3차원 fin-fet과 같은 비-평면형 반도체는 디바이스의 채널을 분리하기 위해 접합 영역들 아래에 변형된 영역을 사용한다. 도 13을 참조하면, 디바이스(200)는 채널 영역으로서 핀(2300)을 포함한다. 핀(2300)은 핀의 대향하는 측면들 상에 접합 영역(260A) 및 접합 영역(260B)을 갖는 핀 높이 H1를 갖는다. 각각의 접합 영역 아래에 임플란트들 또는 도펀트 영역들을 갖는 대신에, 디바이스는 변형된 영역(275)을 포함한다. 일 실시예에서, 변형된 영역(275)은 도 2 내지 도 11을 참조하여 위에서 설명된 바와 같이 형성될 수 있는 산화된 영역이다. 일 실시예에서, 핀(2300)의 변형은 오로지 그 베이스에서만 존재하므로, 핀(채널)은 대략 전체 타겟 핀 높이를 갖게 된다. 이 실시예에서, 구조체의 산화는 핀(230)의 저부 부분뿐만 아니라, 접합 영역들(260A 및 260B) 아래의 산화된 영역들을 포함한다. 다른 실시예들에서, 필요하다면, 핀(2300)의 더 큰 부분들 또한 변형(예를 들어, 산화)될 수 있다는 것이 이해될 것이다.
대안적인 실시예에서는, 도 2 내지 도 11을 참조하여 위에서 설명된 공정에 따라 구조체(200)를 형성하는 대신에, 접합 영역들(260A 및 260B)의 형성 전에, 핀의 저부 부분 및 접합 영역들 아래의 영역들의 산화가 수행될 수 있다.
도 14는 하나 이상의 실시예들을 포함하는 인터포저를 예시한다. 인터포저(300)는 제1 기판(302)을 제2 기판(304)에 브리징하기 위해 사용되는 개재 기판이다. 제1 기판(302)은 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(304)은 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(300)의 목적은 보다 넓은 피치로 접속을 확장시키거나 또는 접속을 상이한 접속으로 재라우팅하는 것이다. 예를 들어, 인터포저(300)는 제2 기판(304)에 후속적으로 연결될 수 있는 볼 그리드 어레이(ball grid array)(BGA)(306)에 집적 회로 다이를 연결할 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(302/304)은 인터포저(300)의 대향하는 측면들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(302/304)은 인터포저(300)의 동일한 측면에 부착된다. 추가적인 실시예들에서는, 3개 이상의 기판들이 인터포저(300)를 통해 상호접속된다.
인터포저(300)는 에폭시 수지, 유리 섬유-강화 에폭시 수지, 세라믹 재료 또는 폴리이미드(polyimide)와 같은 폴리머 재료로 형성될 수 있다. 추가적인 구현들에서, 인터포저는 실리콘, 게르마늄 및 다른 III-V족 및 IV족 재료들과 같이 반도체 기판에서 사용하기 위해 위에서 설명된 것과 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 가요성 재료들로 형성될 수 있다.
인터포저는 TSV(through-silicon via)들(312)을 포함하되, 이에 제한되지 않는 금속 상호접속부들(308) 및 비아들(310)을 포함할 수 있다. 인터포저(300)는 수동 및 능동 디바이스들 모두를 포함하는 임베디드 디바이스들(314)을 추가로 포함할 수 있다. 이러한 디바이스들은 커패시터들, 디커플링 커패시터들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 변압기들, 센서들 및 ESD(electrostatic discharge) 디바이스들을 포함하지만, 이에 제한되지 않는다. 무선 주파수(radio-frequency)(RF) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들 및 MEMS 디바이스들과 같은 보다 복잡한 디바이스들 또한 인터포저(300) 상에 형성될 수 있다.
실시예들에 따르면, 본 명세서에 개시된 장치들 또는 공정들은 인터포저(300)의 제조에 사용될 수 있다.
도 15는 일 실시예에 따른 컴퓨팅 디바이스(400)를 예시한다. 컴퓨팅 디바이스(400)는 다수의 컴포넌트들을 포함할 수 있다. 일 실시예에서, 이들 컴포넌트들은 하나 이상의 마더보드들에 부착된다. 대안적인 실시예에서, 이들 컴포넌트들은 마더보드 대신에 단일 시스템-온-칩(SoC) 다이 상에 제조된다. 컴퓨팅 디바이스(400)의 컴포넌트들은 집적 회로 다이(402) 및 적어도 하나의 통신 칩(408)을 포함하지만, 이에 제한되지 않는다. 일부 구현들에서, 통신 칩(408)은 집적 회로 다이(402)의 일부로서 제조된다. 집적 회로 다이(402)는 CPU(404)뿐만 아니라, 임베디드 DRAM(eDRAM) 또는 스핀-전달 토크 메모리(STTM 또는 STTM-RAM)와 같은 기술들에 의해 제공될 수 있으면서 종종 캐시 메모리로서 사용되는 온-다이 메모리(406)를 포함할 수 있다.
컴퓨팅 디바이스(400)는 마더보드에 물리적으로 및 전기적으로 연결될 수도 연결되지 않을 수도, 또는 SoC 다이 내에 제조될 수도 제조되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(410)(예를 들어, DRAM), 비휘발성 메모리(412)(예를 들어, ROM 또는 플래시 메모리), 그래픽스 처리 장치(414)(GPU), 디지털 신호 프로세서(416), 암호화 프로세서(crypto processor)(442)(하드웨어 내에서 암호 알고리즘들을 실행하는 특수 프로세서), 칩셋(420), 안테나(422), 디스플레이 또는 터치스크린 디스플레이(424), 터치스크린 제어기(426), 배터리(428) 또는 다른 전원, 전력 증폭기(도시 생략), GPS(global positioning system) 디바이스(444), 나침반(430), 모션 코프로세서 또는 센서들(432)(가속도계, 자이로스코프 및 나침반을 포함할 수 있음), 스피커(434), 카메라(436), 사용자 입력 디바이스들(438)(예를 들어, 키보드, 마우스, 스타일러스 및 터치패드 등), 및 대용량 스토리지 디바이스(440)(예를 들어, 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다용도 디스크(DVD) 등)를 포함하지만, 이에 제한되지 않는다.
통신 칩(408)은 컴퓨팅 디바이스(400)로/로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은 비-고체 매체를 통해 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 의미하지 않지만, 일부 실시예들에서는, 그렇지 않을 수 있다. 통신 칩(408)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하되, 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(400)는 복수의 통신 칩들(408)을 포함할 수 있다. 예를 들어, 제1 통신 칩(408)은 Wi-Fi 및 Bluetooth와 같은 단거리 무선 통신들에 전용될 수 있고, 제2 통신 칩(408)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신들에 전용될 수 있다.
컴퓨팅 디바이스(400)의 프로세서(404)는 특정 응용을 위한 맞춤형 핀 높이들(예를 들어, 프로세서(404)에서의 상이한 핀 높이들)을 갖는 3차원 멀티-게이트 트랜지스터 디바이스들을 포함하여 본 명세서에서 설명된 실시예들에 따라 형성되는 트랜지스터들 또는 금속 상호접속부들과 같은 하나 이상의 디바이스들을 포함한다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여, 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(408)은 또한 변형된 또는 맞춤형 핀 높이들을 포함하는 3차원 트랜지스터 디바이스들을 포함하여 위에서 설명된 실시예들에 따라 형성되는 트랜지스터들 또는 금속 상호접속부들과 같은 하나 이상의 디바이스들을 포함할 수 있다.
추가적인 실시예들에서, 컴퓨팅 디바이스(400) 내에 하우징된 다른 컴포넌트는 변형된 또는 맞춤형 핀 높이들을 포함하는 3차원 트랜지스터 디바이스들을 포함하여 위에서 설명된 구현들에 따라 형성되는 트랜지스터들 또는 금속 상호접속부들과 같은 하나 이상의 디바이스들을 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(400)는 랩탑 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현들에서, 컴퓨팅 디바이스(400)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
예들
다음 예들은 실시예들에 관한 것이다.
예 1은, 기판 상에 멀티-게이트 디바이스의 비-평면형 도전성 채널을 형성하는 단계 - 채널은 기판의 표면에서의 베이스로부터 정의되는 높이 치수를 포함함 -; 채널의 전체 부분보다 작은 부분을 변형시키는 단계; 및 채널 상에 게이트 스택을 형성하는 단계 - 게이트 스택은 유전체 재료 및 게이트 전극을 포함함 - 를 포함하는 방법이다.
예 2에서, 예 1의 변형시키는 단계는 산화시키는 단계를 포함하고, 채널의 전체 부분보다 작은 부분을 산화시키기 전에, 방법은 채널 상에 촉매 재료의 층을 형성하는 단계를 포함하고, 촉매 재료는 채널의 재료의 산화를 강화할 특성을 갖는 재료를 포함한다.
예 3에서, 예 2의 채널을 산화시키는 단계는 채널을 채널의 재료의 산화 온도보다 낮은 온도를 겪도록 하는 단계를 포함한다.
예 4에서, 예 2의 촉매 재료의 층은 오로지 채널의 베이스에서만 형성된다.
예 5에서, 예 2의 촉매 재료의 층은 채널 상에 채널의 베이스부터 채널의 정점보다 낮은 높이까지 형성된다.
예 6에서, 예 5의 촉매 재료의 층은 채널의 길이의 절반 상에 형성된다.
예 7에서, 예 3의 촉매층을 형성하는 단계는 채널의 전체 높이 치수 상에 촉매층을 퇴적하는 단계를 포함하고, 퇴적 후에, 방법은 채널의 높이 치수의 일부분으로부터 촉매 재료의 층을 제거하는 단계를 포함한다.
예 8에서, 예 1 또는 예 2의 채널은 기판 상의 접합 영역들 사이에 배치되고, 방법은 접합 영역들 아래의 기판의 일부분을 산화시키는 단계를 추가로 포함한다.
예 9에서, 게이트 스택을 형성하기 전에, 예 1 또는 예 2의 방법은 채널에 인접한 유전체 재료를 채널의 산화된 부분과 등가의 높이까지 도입하는 단계를 포함한다.
예 10은, 기판 상에 멀티-게이트 디바이스의 비-평면형 도전성 채널을 형성하는 단계; 채널의 일부분을 산화시키는 단계 - 상기 산화된 일부분은, 채널의 전체 높이 치수보다 작은, 기판의 표면으로부터 측정된 채널의 높이 치수에 의해 정의됨 -; 및 채널 상에 게이트 스택을 형성하는 단계 - 게이트 스택은 유전체 재료 및 게이트 전극을 포함함 - 를 포함하는 방법이다.
예 11에서, 채널의 전체 부분보다 작은 부분을 산화시키기 전에, 예 10의 방법은 채널 상에 촉매 재료의 층을 형성하는 단계를 포함하고, 촉매 재료는 채널의 재료의 산화를 강화할 특성을 갖는 재료를 포함한다.
예 12에서, 예 11의 채널을 산화시키는 단계는 채널을 채널의 재료의 산화 온도보다 낮은 온도를 겪도록 하는 단계를 포함한다.
예 13에서, 예 11의 채널 상에 촉매 재료의 층을 형성하는 단계는 채널의 전체 부분 상에 촉매 재료의 층을 퇴적하는 단계를 포함하고, 산화시키기 전에, 방법은 촉매 재료의 층의 일부분을 제거하는 단계를 추가로 포함한다.
예 14에서, 예 13의 촉매 재료의 층의 일부분을 제거하는 단계는 채널의 전체 높이 치수의 적어도 절반으로부터 층을 제거하는 단계를 포함한다.
예 15에서, 예들 10 내지 14 중 어느 하나의 예의 채널은 기판 상의 접합 영역들 사이에 배치되고, 방법은 접합 영역들 아래의 기판의 일부분을 산화시키는 단계를 추가로 포함한다.
예 16에서, 게이트 스택을 형성하기 전에, 예들 10 내지 15 중 어느 하나의 예의 방법은 채널에 인접한 유전체 재료를 채널의 산화된 부분과 등가의 높이까지 도입하는 단계를 포함한다.
예 17은, 도전성 부분 및 변형된 부분을 정의하는 높이 치수를 포함하는 채널, 및 채널 상에 배치되는 게이트 스택을 포함하는, 기판 상의 비-평면형 멀티-게이트 디바이스를 포함하는 장치로서, 게이트 스택은 유전체 재료 및 게이트 전극을 포함한다.
예 18에서, 예 17의 게이트 스택은 오로지 채널의 도전성 부분 상에만 배치된다.
예 19에서, 예 17 또는 예 18의 채널의 변형된 부분은 기판과 채널의 도전성 부분 사이에 배치된다.
예 20에서, 예 17 또는 예 18의 멀티-게이트 디바이스는 제1 멀티-게이트 디바이스이고, 장치는 제1 멀티-게이트 디바이스의 도전성 부분의 높이 치수보다 큰 높이 치수를 갖는 도전성 부분을 포함하는 채널을 포함하는 제2 멀티-게이트 디바이스를 추가로 포함한다.
예 21에서, 예 17 또는 예 18의 채널의 변형된 부분은 산화된다.
예 22에서, 예 17 또는 예 18의 멀티-게이트 디바이스는 채널의 대향하는 측부들 각각 상에 접합 영역을 추가로 포함하고, 접합 영역 아래의 영역은 산화된다.
요약서에 설명된 것을 포함하여, 예시된 구현들의 상기 설명은 본 발명을 개시된 정확한 형태들로 제한하거나 총망라적인 것으로 하는 것으로 의도되지 않는다. 본 발명의 특정 구현들 및 예들은 예시적인 목적들을 위해 본 명세서에서 설명되었지만, 관련 기술분야의 통상의 기술자라면 인식할 것인 바와 같이, 범위 내에서 다양한 등가의 변형들이 가능하다.
이러한 변형들은 상기 상세한 설명에 비추어 행해질 수 있다. 이하의 청구 범위에서 사용되는 용어들은 본 발명을 본 명세서 및 청구범위에 개시된 특정 구현들로 제한하는 것으로 해석되어서는 안된다. 오히려, 본 발명의 범위는 청구 범위 해석의 확립된 교리에 따라 해석되는 이하의 청구 범위에 의해 완전히 결정되어야 한다.

Claims (22)

  1. 방법으로서,
    기판 상에 멀티-게이트 디바이스의 비-평면형 도전성 채널을 형성하는 단계 - 상기 채널은 상기 기판의 표면에서의 베이스로부터 정의되는 높이 치수를 포함함 -;
    상기 채널 상에 촉매 재료의 층을 형성하는 단계 - 상기 촉매 재료는 상기 채널의 재료의 산화를 강화하는 특성을 갖는 재료를 포함함 -;
    상기 채널의 인슐레이터 부분을 형성하기 위해, 상기 채널의 전체 부분보다 작은 부분을 산화시키는 단계 - 상기 채널의 상기 인슐레이터 부분은 상기 채널의 산화되지 않는 부분의 반도체 재료와 동일한 반도체 재료의 산화된 부분이고, 상기 채널의 상기 인슐레이터 부분은 상부 표면을 가지며, 상기 채널은 상기 기판 상의 접합 영역들 사이에 배치되고, 상기 채널의 대향하는 각각의 측면들 상에서 상기 접합 영역은 상기 채널의 도전성 부분의 하부 표면보다 낮은 하부 표면을 가지며, 상기 채널의 대향하는 각각의 측면들 상에서 상기 접합 영역의 상기 하부 표면 아래에 있고, 상기 접합 영역의 상기 하부 표면과 접하는 산화물 재료는 없음 - ;
    상기 채널 상에 게이트 스택을 형성하는 단계 - 상기 게이트 스택은 유전체 재료 및 게이트 전극을 포함하고, 상기 게이트 스택은 상기 채널의 상기 인슐레이터 부분의 상기 상부 표면과 동일한 평면 상에서 하부 표면을 가짐 -; 및
    상기 기판 상의 제2 멀티-게이트 디바이스의 제2 채널 상에 제2 게이트 스택을 형성하는 단계 - 상기 제2 채널은 인슐레이터 부분을 포함하지 않음 -
    를 포함하는 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 채널을 산화시키는 단계는 상기 채널을 상기 채널의 재료의 산화 온도보다 낮은 온도를 겪도록 하는 단계를 포함하는 방법.
  4. 제1항에 있어서, 상기 촉매 재료의 층은 오로지 상기 채널의 베이스에서만 형성되는 방법.
  5. 제1항에 있어서, 상기 촉매 재료의 층은 상기 채널 상에 상기 채널의 베이스로부터 상기 채널의 정점보다 낮은 높이까지 형성되는 방법.
  6. 제5항에 있어서, 상기 촉매 재료의 층은 상기 채널의 길이의 절반 상에 형성되는 방법.
  7. 제1항에 있어서, 촉매층을 형성하는 단계는 상기 채널의 전체 높이 치수 상에 상기 촉매층을 퇴적하는 단계를 포함하고, 상기 퇴적 후에, 상기 방법은 상기 채널의 높이 치수의 일부분으로부터 상기 촉매 재료의 층을 제거하는 단계를 포함하는 방법.
  8. 삭제
  9. 제1항에 있어서, 상기 게이트 스택을 형성하기 전에, 상기 방법은 상기 채널에 인접한 유전체 재료를 상기 채널의 상기 인슐레이터 부분과 등가의 높이까지 도입하는 단계를 포함하는 방법.
  10. 방법으로서,
    기판 상에 멀티-게이트 디바이스의 비-평면형 도전성 채널을 형성하는 단계;
    상기 채널 상에 촉매 재료의 층을 형성하는 단계 - 상기 촉매 재료는 상기 채널의 재료의 산화를 강화하는 특성을 갖는 재료를 포함하고 상기 촉매 재료는 알루미늄 옥사이드(aluminum oxide)를 포함함 -;
    상기 채널의 인슐레이터 부분을 형성하기 위해, 상기 채널의 일 부분을 산화시키는 단계 - 상기 인슐레이터 부분은, 상기 채널의 전체 높이 치수보다 작은, 상기 기판의 표면으로부터 측정된 상기 채널의 높이 치수에 의해 정의되고, 상기 채널의 상기 인슐레이터 부분은 상기 채널의 산화되지 않는 부분의 반도체 재료와 동일한 반도체 재료의 산화된 부분이고, 상기 채널의 상기 인슐레이터 부분은 상부 표면을 가지며, 상기 채널은 상기 기판 상의 접합 영역들 사이에 배치되고, 상기 채널의 대향하는 각각의 측면들 상에서 상기 접합 영역은 상기 채널의 도전성 부분의 하부 표면보다 낮은 하부 표면을 가지며, 상기 채널의 대향하는 각각의 측면들 상에서 상기 접합 영역의 상기 하부 표면 아래에 있고, 상기 접합 영역의 상기 하부 표면과 접하는 산화물 재료는 없음 -;
    상기 채널 상에 게이트 스택을 형성하는 단계 - 상기 게이트 스택은 유전체 재료 및 게이트 전극을 포함하고, 상기 게이트 스택은 상기 채널의 상기 인슐레이터 부분의 상기 상부 표면과 동일한 평면 상에서 하부 표면을 가짐 -; 및
    상기 기판 상의 제2 멀티-게이트 디바이스의 제2 채널 상에 제2 게이트 스택을 형성하는 단계 - 상기 제2 채널은 인슐레이터 부분을 포함하지 않음 -
    를 포함하는 방법.
  11. 삭제
  12. 제10항에 있어서, 상기 채널을 산화시키는 단계는 상기 채널을 상기 채널의 재료의 산화 온도보다 낮은 온도를 겪도록 하는 단계를 포함하는 방법.
  13. 제10항에 있어서, 상기 채널 상에 촉매 재료의 층을 형성하는 단계는 상기 채널의 전체 부분 상에 상기 촉매 재료의 층을 퇴적하는 단계를 포함하고, 산화시키기 전에, 상기 방법은 상기 촉매 재료의 층의 일부분을 제거하는 단계를 추가로 포함하는 방법.
  14. 제13항에 있어서, 상기 촉매 재료의 층의 일부분을 제거하는 단계는 상기 채널의 전체 높이 치수의 적어도 절반으로부터 상기 층을 제거하는 단계를 포함하는 방법.
  15. 삭제
  16. 제10항에 있어서, 상기 게이트 스택을 형성하기 전에, 상기 방법은 상기 채널에 인접한 유전체 재료를 상기 채널의 상기 인슐레이터 부분과 등가의 높이까지 도입하는 단계를 포함하는 방법.
  17. 장치로서,
    도전성 부분 및 인슐레이터 부분을 정의하는 높이 치수를 포함하는 채널, 및 상기 채널 상에 배치되는 게이트 스택을 포함하는, 기판 상의 비-평면형 멀티-게이트 디바이스를 포함하고, 상기 채널의 상기 인슐레이터 부분은 상기 채널의 산화되지 않는 부분의 반도체 재료와 동일한 반도체 재료의 산화된 부분이고, 상기 채널의 상기 인슐레이터 부분은 상부 표면을 가지며, 상기 게이트 스택은 유전체 재료 및 게이트 전극을 포함하고, 상기 게이트 스택은 상기 채널의 상기 인슐레이터 부분의 상기 상부 표면과 동일한 평면 상에서 하부 표면을 가지며,
    상기 멀티-게이트 디바이스는 상기 채널의 대향하는 각각의 측면들 상에서 접합 영역 - 상기 채널의 대향하는 각각의 측면들 상에서 상기 접합 영역은 상기 채널의 도전성 부분의 하부 표면보다 낮은 하부 표면을 가지며, 상기 채널의 대향하는 각각의 측면들 상에서 상기 접합 영역의 상기 하부 표면 아래에 있고, 상기 접합 영역의 상기 하부 표면과 접하는 산화물 재료는 없음 -; 및
    상기 기판 상의 제2 멀티-게이트 디바이스의 제2 채널 상에 제2 게이트 스택 - 상기 제2 채널은 인슐레이터 부분을 포함하지 않음 -
    을 추가로 포함하는 장치.
  18. 제17항에 있어서, 상기 게이트 스택은 오로지 상기 채널의 도전성 부분 상에만 배치되는 장치.
  19. 제17항에 있어서, 상기 채널의 상기 인슐레이터 부분은 상기 기판과 상기 채널의 도전성 부분 사이에 배치되는 장치.
  20. 삭제
  21. 삭제
  22. 삭제
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