CN105405881B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件，包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的栅极，位于栅极两侧的鳍片上的源漏区以及栅极侧墙，其中，鳍片由缓冲层以及高迁移率材料构成的沟道层构成，缓冲层包围了沟道层的侧面和底面。依照本发明的半导体器件及其制造方法，通过移除假栅极堆叠同时增加刻蚀深度和横向宽度，能在所需的鳍片结构上自对准的局域地形成高载流子迁移率的沟道，从而有效提高鳍片沟道区的载流子迁移率，进而有效提高器件性能和可靠性。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种高载流子迁移率的三维多栅FinFET及其制造方法。
背景技术
在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。目前业界多关注于FinFET器件。
此外，如下表1所示，不同的材料对于不同载流子的迁移率均不同，这使得出于提高器件驱动能力的目的而针对不同类型MOSFET、FinFET选用不同的沟道区材料。
表1
如表1所示，Ge材料对于电子、孔穴的迁移率均显著大于Si材料，因此对于改进nFinFET、pFinFET载流子迁移率和驱动能力均具有显著效果。
现有技术中，一种Ge沟道FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中上依次外延生长SiGe缓冲层和Ge层，刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离(STI)；在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1～5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；刻蚀栅极侧墙的沿第一方向的两侧的鳍片形成源漏沟槽，并在源漏沟槽中外延形成源漏区；在晶片上沉积层间介质层(ILD)；刻蚀去除假栅极堆叠，直至暴露Ge层，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料的栅极绝缘层以及金属/金属合金/金属氮化物的栅极导电层。由于SiGe缓冲层存在可以调整衬底Si与Ge沟道之间的晶格匹配，Ge沟道层薄膜生长质量较好。但是，这种工艺需要在整个Si衬底上均生长Ge层，无法应用于其他仅需要Si沟道的器件区域，也即无法与CMOS工艺兼容。此外，对于SiGe/Ge层刻蚀形成鳍片结构期间，在鳍片与STI界面附近存在大量由刻蚀工艺诱导的缺陷，例如污染颗粒沉积、刻蚀损伤、裂缝等等，这不利于稳定地提高器件性能。
有鉴于此，业界提出了另一种Ge沟道FinFET制造方法，通常包括：在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离(STI)；随后，采用选择性外延工艺，在鳍片结构露出STI的顶部上，依次外延生长SiGe缓冲层和Ge层，此时，由于STI材质为氧化硅，SiGe、Ge材料不会在STI层上外延生长而仅位于鳍片结构顶部；此后，与前述方法相同，沉积假栅极堆叠并完成其余的后栅工艺。此种方法与前述方法相比，虽然一定程度上减少了SiGe、Ge材料在整个晶片上分布也即部分局域空间生长，但是只要是露出STI顶部的鳍片结构上均会生长Ge外延层，对于晶片上其他需要进一步提高电子迁移率的器件区域而言，难以采用CMOS兼容工艺一步制造，也即往往需要额外的掩模光刻/刻蚀工艺，增加了器件的复杂度，容易造成器件线条失真，乃至器件失效。此外，由于外延生长时鳍片结构底部为单晶硅(体Si或SOI顶层单晶硅)，而外延层两侧的STI均为非晶态的氧化物，因此外延工艺过程中容易产生局域晶格缺陷。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能在所需的鳍片结构上局域地形成例如Ge的高迁移率沟道，从而有效地稳定地提高鳍片沟道区的载流子迁移率，进而有效提高器件性能和可靠性。
为此，本发明提供了一种半导体器件制造方法，包括：刻蚀衬底，在衬底上形成沿第一方向延伸的多个鳍片；在多个鳍片之间填充绝缘材料形成浅沟槽隔离；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙和源漏区；去除假栅极堆叠结构，形成栅极沟槽；通过栅极沟槽，进一步刻蚀鳍片，在鳍片和/或衬底中形成沟道区沟槽，其中沟道区沟槽沿第一方向的宽度大于等于栅极侧墙的间距；在沟道区沟槽中依次外延生长形成缓冲层和沟道层，直至与栅极沟槽底部齐平；在栅极沟槽中形成栅极堆叠结构。
其中，沟道层和/或缓冲层的材料选择Ge、GaAs、InP、GaSb、InAs、InSb、SiGe、Si:C、SiGe:C、应变硅(Strained-Si)、GeSn、GeSiSn的任意一种及其组合。
其中，形成栅极侧墙和源漏区的步骤进一步包括：以栅极侧墙为掩模，刻蚀鳍片，形成源漏沟槽；在源漏沟槽中外延生长形成抬升源漏区。
其中，形成沟道区沟槽的步骤进一步包括：刻蚀鳍片，直至低于浅沟槽隔离的顶部；或者，刻蚀鳍片，直至深入衬底中，在衬底中形成凹陷。
其中，刻蚀形成沟道区沟槽时，增大侧向刻蚀速率，至少部分地去除了栅极侧墙下方的鳍片结构。
其中，进一步刻蚀鳍片和衬底，在沟道区沟槽底部形成凹陷。
本发明还提供了一种半导体器件，包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的栅极，位于栅极两侧的鳍片上的源漏区以及栅极侧墙，其中，鳍片由缓冲层以及高迁移率材料构成的沟道层构成，缓冲层包围了沟道层的侧面和底面。
其中，沟道层和/或缓冲层的材料选自Ge、GaAs、InP、GaSb、InAs、InSb、SiGe、Si:C、SiGe:C、应变硅(Strained-Si)、GeSn、GeSiSn的任意一种及其组合。
其中，缓冲层的底部深入衬底中。
其中，缓冲层接触并且完全覆盖源漏区的沿第一方向的侧面。
依照本发明的半导体器件及其制造方法，通过移除假栅极堆叠同时增加刻蚀深度和横向宽度，能在所需的鳍片结构上自对准的局域地形成高载流子迁移率的沟道，从而有效提高鳍片沟道区的载流子迁移率，进而有效提高器件性能和可靠性。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图7为依照本发明的FinFET制造方法各步骤的剖面示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效提高了沟道区载流子迁移率、提高了器件的性能和可靠性的三维多栅FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
值得注意的是，以下某图A是沿垂直于沟道方向(沿第二方向)的剖视图，某图B是沿平行于沟道方向(沿第一方向)的剖视图。此外，需要指出的是，各个附图并未严格按照比例绘制，仅用于说明各个部件之间的相对位置关系，而并非用于限定其绝对位置。
参照图1A以及图1B，形成沿第一方向延伸的多个鳍片结构，其中第一方向为未来器件沟道区延伸方向。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si或SOI。光刻/刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之间剩余的衬底1材料所构成的鳍片1F。沟槽1G的深宽比优选地大于5:1。在鳍片1F之间的沟槽1G中通过PECVD、HDPCVD、RTO(快速热氧化)、旋涂、FlowCVD等工艺沉积填充材质例如为氧化硅、氮氧化硅、氢氧化硅、有机物等的绝缘隔离介质层，从而构成了浅沟槽隔离(STI)2。
参照图2A以及图2B，在鳍片1F上形成假栅极堆叠结构3/4以及栅极侧墙5。在晶片衬底上沉积假栅极绝缘层3和假栅极层4。通过LPCVD、PECVD、HDPCVD、RTO、MBE、ALD、MOCVD、蒸发、溅射等常规方法，依次在衬底1上沉积假栅极绝缘层3和假栅极层4，使得假栅极绝缘层3覆盖了STI2的顶部、鳍片1F顶部和侧壁，假栅极层4覆盖假栅极绝缘层3。假栅极绝缘层3厚度例如仅1～5nm并优选1～3nm，其材质例如是氧化硅。假栅极层4材质例如是多晶硅、非晶硅、非晶锗、非晶碳、SiGe、Si:C及其组合，其厚度例如为20～500nm。此外，以上各层的厚度不必按照图示的比例，而是根据具体的器件尺寸以及电学性能需求而合理设定。随后，平坦化假栅极层4以消除鳍片1F顶部处的突起，避免线条在后续刻蚀过程中失真。例如，采用化学机械抛光(CMP)或者回刻(etch-back)技术，平坦化假栅极层4，消除顶部的突起。之后，图案化假栅极层4和假栅极绝缘层3，形成假栅极堆叠。可以在假栅极层4上涂覆光刻胶形成软掩模、或者沉积并刻蚀形成氮化硅等材质的硬掩模(均未示出)，以软/硬掩模为掩模，刻蚀假栅极层4和假栅极绝缘层3，形成沿第二方向延伸的假栅极堆叠4/3。其中，刻蚀可以是湿法刻蚀，例如采用TMAH针对硅材质的假栅极层4、稀释的缓释刻蚀剂(dBOE)或者稀释氢氟酸(dHF)针对氧化硅材质的假栅极绝缘层3；刻蚀也可以是干法刻蚀，例如采用等离子体刻蚀、反应离子刻蚀(RIE)，刻蚀气体可以是碳氟基气体、氯基气体，并且可以增加氧气等氧化性气体以及惰性气体以调节刻蚀速率。接着，在假栅极堆叠4/3沿第一方向的两侧形成栅极侧墙5。在假栅极堆叠上，通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等方法沉积氮化硅、非晶碳、DLC等材料及其组合，并采用湿法或者干法刻蚀，形成栅极侧墙5。在本发明一个实施例中，刻蚀方法是RIE。
参照图3A和图3B所示，在栅极侧墙5两侧形成源漏区1S/1D。例如，以栅极侧墙5为掩模，刻蚀鳍片1F形成源漏沟槽(未示出)，并在源漏沟槽中外延生长形成抬升的源漏区1S与1D。在本发明一个实施例中，采用各向异性的刻蚀方法沿栅极侧墙5的两侧向下刻蚀鳍片1F，直至抵达鳍片1F与衬底1之间的界面，也即STI2的顶部，形成具有垂直侧壁的源漏区凹槽(未示出)。在本发明的其他实施例中，可以继续采用各向同性的刻蚀方法横向刻蚀源漏区凹槽的垂直侧壁，在鳍片1F的顶部的侧面以及下方形成朝向沟道区凹进的源漏区凹槽，优选地互相穿通从而使得鳍片1F的顶部部分地或者完全与衬底1分离，从而提供良好绝缘隔离。横向凹进的源漏区凹槽的截面形状依照需要可以是Σ形(多段折线构成)、梯形、倒梯形、三角形、D形(曲面的一半，曲面例如为圆球面、椭圆球面、双曲面、马鞍面等等)、C形(曲面的大部分，超过曲面的一半，其中曲面例如为圆球面、椭圆球面、双曲面、马鞍面等等)、矩形等。在上述形成的垂直或者具有凹进部分的源漏沟槽中，通过UHVCVD、MOCVD、ALD、MBE、常压外延等外延生长工艺，在上述源漏凹槽中外延生长了嵌入式的源漏区1S和1D，源漏区1S/1D之间(沿第一方向)的鳍片1F的顶部稍后将用于制造器件的例如Ge材料的沟道区。源漏区1S/1D的材质优选与Ge材料具有不同晶格常数的材料。对于PMOS而言，源漏区1S/1D可以是SiGe、SiSn、GeSn、Si等及其组合，从而向沟道区施加压应力，提高空穴迁移率；而对于NMOS而言，源漏区1S/1D可以是Si:C、Si:H、SiGe:C、Si等及其组合，从而向沟道区施加张应力，提高电子迁移率。其中，如图2B所示，源漏区1S/1D顶部高于鳍片1F的沟道区(因此构成提升源漏，可以有效降低接触电阻)并且低于假栅极层4的顶部，这种配置仅出于示意目的，因此顶部高度差可以任意设定。优选地，在外延生长源漏区的同时可以进行原位掺杂，以改变源漏区导电类型和浓度。此外，可以在外延生长之后进行源漏离子注入。掺杂方法为外延之后的离子注入、多角度离子注入，等离子体掺杂，分子层或者原子层沉积掺杂。掺杂深度可以是包覆源漏鳍片的表面掺杂，也可以是体掺杂。依照MOSFET类型而调整源漏区的导电类型，例如对于NMOS而言掺杂磷P、砷As、锑Sb等，对于PMOS而言掺杂硼B、铝Al、镓Ga、铟In等。随后可以退火以激活上述各种掺杂剂。优选地，在源漏区顶部形成金属硅化物以降低源漏接触电阻。
参照图4A和图4B，在晶片衬底上形成层间介质层(ILD)6以及栅极沟槽6G。ILD6的材质例如是氧化硅、氮氧化硅或低k材料，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)，形成方法包括旋涂、喷涂、丝网印刷、CVD沉积等方法。采用刻蚀工艺去除假栅极堆叠4/3，在ILD6中留下栅极沟槽6G。其中，刻蚀可以是湿法刻蚀，例如采用TMAH针对硅材质的假栅极层4、稀释的缓释刻蚀剂(dBOE)或者稀释氢氟酸(dHF)针对氧化硅材质的假栅极绝缘层3；刻蚀也可以是干法刻蚀，例如采用等离子体刻蚀、反应离子刻蚀(RIE)，刻蚀气体可以是碳氟基气体、氯基气体，并且可以增加氧气等氧化性气体以及惰性气体以调节刻蚀速率。在图4所示刻蚀过程中，由于栅极侧墙5的保护，形成的栅极沟槽6G具有垂直侧壁，并且沟槽6G的尺寸与栅极侧墙5的间距相等。
参照图5A和图5B，通过栅极沟槽6G，进一步刻蚀去除鳍片结构1F的一部分，使得剩余的鳍片结构1F的顶部低于STI2的顶部。针对鳍片1F的材质，可以选用湿法或者干法刻蚀。对于硅材质的鳍片1F而言，可以选用TMAH、KOH湿法腐蚀，并调节温度和浓度，使得各向异性刻蚀形成深宽比(AR)大于等于3:1的沟槽2T。也可以采用碳氟基、氯基气体等离子体干法刻蚀，调整刻蚀气体比例使得各向异性刻蚀形成沟槽2T。优选地，沟槽2T底部距离STI2顶部的距离至少为10～200nm并优选15～50nm。在本发明另一个实施例中，可以进一步延长刻蚀时间或加大刻蚀速率，使得沟槽2T深入衬底1中(未示出)，以便于通过长距离的晶格生长减少错位而增强外延生长的质量。在本发明另一个实施例中，可以在各向异性刻蚀形成具有垂直侧壁的沟槽2T之后，采用短时间、慢速率的各向同性刻蚀，在沟槽2T底部形成具有倾斜侧壁的凹陷(未示出)，通过控制该凹陷的生长晶面(例如TMAH腐蚀形成的(111)晶面)，将用于构成稍后外延生长的成核层所在区域，由此通过沿特定晶面生长排列而减小位错缺陷的密度，提高外延生长质量。优选的，在各向异性刻蚀形成具有垂直侧壁的沟槽2T之后，调整刻蚀工艺参数，例如调整碳氟基刻蚀气体中碳氟比从而增大侧向刻蚀速率，在沟槽2T沿第一方向的两侧形成凹陷2R而突入栅极侧墙5下方。如图5B所示，栅极侧墙5下方的Si鳍片1F至少被部分去除，从而增大了沟槽(2T+2R)的沿第一方向的横向宽度，并且使得直接暴露了源漏区1S/1D。
参照图6A和图6B，在剩余的鳍片结构1F顶部(或者衬底1顶部)、沟槽2T和凹陷2R中外延生长沟道层1C。优选地，先采用PECVD、HDPCVD、MOCVD、UHCVD、MBE、ALD等工艺，在沟槽2T和凹陷2R(以及沟槽2T底部可能存在的凹陷)中外延生长而形成缓冲层1B，其用于调整鳍片结构1F和/或衬底1与顶部沟道层1C之间的晶格失配。当沟道层1C采用Ge材料时，缓冲层1B材料可以为SiGe、SiGeC等；当沟道层1C采用表1所列的其他高迁移率材料，或者未列出的例如选自Ge、GaAs、InP、GaSb、InAs、InSb、SiGe、Si:C、SiGe:C、应变硅(Strained-Si)、GeSn、GeSiSn等及其组合时，缓冲层1B的材料可以为晶格常数介于鳍片结构1F与沟道层1C之间的材料，例如GeSiSn作为Si与GeSn材料之间的缓冲层。优选地，缓冲层1B的顶部与STI2的顶部齐平或者略低于STI2的顶部(高度差小于等于10nm)。随后，采用类似于缓冲层1B的工艺方法，进一步在缓冲层1B顶部外延生长沟道层1C。虽然图中所示层1C为单层，但是实际上可以依照晶格匹配需要沉积多个高迁移率层，例如Si-SiGe-SiGe:C、Si-SiGe-GaAs-InAs、Si-SiGe-GeSn等等。如图6B所示，沟道层1C的顶部优选地与栅极侧墙5底部齐平，沟道层1C的沿第一方向的长度优选地与栅极侧墙5之间间距相等或者略大(例如超过间距10nm～50nm)，并且缓冲层1B包围了沟道层1C的侧面和底面，从而使得缓冲层1B完全接触源漏区1S/1D的侧面，如此可以通过全方位包围的缓冲层1B减小了直接在STI2之间外延生长沟道层1C带来的界面缺陷。优选地，形成沟道层1C之后，采用化学氧化方法(例如在含有10ppm臭氧的去离子水中浸泡20s)以生成极薄的氧化物构成的界面层(未示出)，以便减小沟道区与稍后形成的高k材料的栅极绝缘层之间的界面缺陷。
参照图7A和图7B，在栅极沟槽中形成栅极堆叠。在栅极沟槽中依次沉积高k材料的栅极绝缘层8以及金属/金属合金/金属氮化物材料的栅极导电层9，构成栅极堆叠结构。之后，可以采用现有工艺完成器件制造，例如包括：CMP平坦化栅极堆叠结构直至暴露ILD6；在ILD6中刻蚀源漏接触孔(未示出)直达源漏区1S/1D，在源漏接触孔中沉积金属氮化物的阻挡层以及金属材料的导电层，形成源漏接触塞(未示出)。
最后形成的器件结构的立体图如图7A和7B所示，包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸(与第一方向相交并且优选地垂直)并且跨越了每个鳍片的栅极，位于栅极两侧的鳍片上的源漏区以及栅极侧墙，其中，鳍片由衬底上的缓冲层与缓冲层上的高迁移率材料的沟道层构成，缓冲层包围了沟道层的侧面和底面。上述这些结构的材料和几何形状已在方法描述中详述，因此在此不再赘述。
依照本发明的半导体器件及其制造方法，通过移除假栅极堆叠同时增加刻蚀深度和横向宽度，能在所需的鳍片结构上自对准的局域地形成高载流子迁移率的沟道，从而有效提高鳍片沟道区的载流子迁移率，进而有效提高器件性能和可靠性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (10)
1.一种半导体器件制造方法，包括：
刻蚀衬底，在衬底上形成沿第一方向延伸的多个鳍片；
在多个鳍片之间填充绝缘材料形成浅沟槽隔离；
在鳍片上形成沿第二方向延伸的假栅极堆叠结构；
在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙和源漏区；
去除假栅极堆叠结构，形成栅极沟槽；
通过栅极沟槽，进一步刻蚀鳍片，在鳍片和/或衬底中形成垂直侧壁的沟道区沟槽，其中沟道区沟槽沿第一方向的宽度大于等于栅极侧墙的间距；
在沟道区沟槽中依次外延生长形成垂直侧壁的缓冲层和沟道层，直至与栅极沟槽底部齐平，垂直侧壁的缓冲层沿第一方向的最外侧之间的间距均大于栅极侧墙的最外侧之间的间距，缓冲层沿第二方向夹设在相邻的浅沟槽隔离之间；
在栅极沟槽中形成栅极堆叠结构。
2.如权利要求1的方法，其中，沟道层和/或缓冲层的材料选择Ge、GaAs、InP、GaSb、InAs、InSb、SiGe、Si:C、SiGe:C、应变硅(Strained-Si)、GeSn、GeSiSn的任意一种及其组合。
3.如权利要求1的方法，其中，形成栅极侧墙和源漏区的步骤进一步包括：
以栅极侧墙为掩模，刻蚀鳍片，形成源漏沟槽；
在源漏沟槽中外延生长形成抬升源漏区。
4.如权利要求1的方法，其中，形成沟道区沟槽的步骤进一步包括：
刻蚀鳍片，直至低于浅沟槽隔离的顶部；或者
刻蚀鳍片，直至深入衬底中，在衬底中形成凹陷。
5.如权利要求1的方法，其中，刻蚀形成沟道区沟槽时，增大侧向刻蚀速率，至少部分地去除了栅极侧墙下方的鳍片结构。
6.如权利要求1的方法，其中，进一步刻蚀鳍片和衬底，在沟道区沟槽底部形成凹陷。
7.一种半导体器件，包括：衬底上沿第一方向延伸的多个鳍片，相邻鳍片之间的浅沟槽隔离，沿第二方向延伸并且跨越了每个鳍片的栅极，位于栅极两侧的鳍片上的源漏区以及栅极侧墙，其中，鳍片由缓冲层以及高迁移率材料构成的沟道层构成，缓冲层包围了沟道层的侧面和底面，垂直侧壁的缓冲层沿第一方向的最外侧之间的间距均大于栅极侧墙的最外侧之间的间距，缓冲层沿第二方向夹设在相邻的浅沟槽隔离之间。
8.如权利要求7的半导体器件，其中，沟道层和/或缓冲层的材料选自Ge、GaAs、InP、GaSb、InAs、InSb、SiGe、Si:C、SiGe:C、应变硅(Strained-Si)、GeSn、GeSiSn的任意一种及其组合。
9.如权利要求7的半导体器件，其中，缓冲层的底部深入衬底中。
10.如权利要求7的半导体器件，其中，缓冲层接触并且完全覆盖源漏区的沿第一方向的侧面。
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