CN111008511A - 鳍式晶体管版图参数抽取计算方法及其抽取计算系统 - Google Patents
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- 238000000605 extraction Methods 0.000 title claims abstract description 75
- 238000004364 calculation method Methods 0.000 title claims abstract description 63
- 238000009792 diffusion process Methods 0.000 claims abstract description 108
- 239000004429 Calibre Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 16
- 238000013461 design Methods 0.000 claims abstract description 11
- 230000005669 field effect Effects 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims description 8
- 229910044991 metal oxide Inorganic materials 0.000 claims description 7
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 238000012795 verification Methods 0.000 claims description 4
- 238000012986 modification Methods 0.000 abstract description 4
- 230000004048 modification Effects 0.000 abstract description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
本发明公开了一种基于calibre svrf语言编辑LVS文件实现的鳍式晶体管版图参数抽取计算方法,包括定义鳍式晶体管扩散区、栅区和源漏区,计算漏区宽度和扩散区内等效鳍的数量。本发明还公开了基于calibre svrf语言编辑LVS文件实现的鳍式晶体管版图参数抽取计算系统。本发明经过网表结果与实际版图的对比,本发明能准确、快速抽取鳍式场效晶体管的沟道宽度和扩散区内等效鳍的数量。本发明的实施对象并不限定器件的特殊类型,版图中鳍式晶体管鳍的形状与方向不影响本发明的参数抽取计算结果,版图中图层名称不影响本发明的参数抽取计算结果。并且,本发明可以同时支持两种版图状态的扩散区,无需再进行版图修改,进一步提高版图参数抽取设计效率。
Description
技术领域
本发明涉及集成电路制造领域,涉及一种鳍式晶体管版图参数抽取计算方法。本发明还涉及一种鳍式晶体管版图参数抽取计算系统。
背景技术
在半导体集成电路技术中,随着集成技术的发展,集成电路制造的工艺节点不断降低,制造难度逐渐增加,在平面结构极限的基础上发展出的鳍式场效晶体管(FinFet) 技术使集成电路产业再一次革新。这种三维立体结构的晶体管不同于平面结构工艺,器件形成在类似于鱼鳍的扩散区中,造成器件的识别与参数提取方法与平面结构不同。
在集成电路版图绘制过程中,需要利用电子设计自动化(EDA)工具对器件的版图进行参数抽取与设计版图布局比原理图LVS(Layout Versus Schematics)验证,以保证版图设计的正确性。在Finfet技术节点,鳍式场效晶体管的有效扩散区(Active Area, AA)为鱼鳍结构(Fin)。由于其结构原因,并没有能准确快速抽取计算鳍式晶体管版图参数的方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现有技术简化,这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征,更不意味着试图确定所要求保护的技术方案的保护范围。
本发明要解决的技术问题是提供一种基于calibre svrf语言编辑LVS文件实现,能快速朱其内抽取计算鳍式晶体管版图参数的方法。
本发明要解决的另一技术问题是提供一种基于calibre svrf语言编辑LVS文件实现,能快速朱其内抽取计算鳍式晶体管版图参数的系统。
为解决上述技术问题,本发明提供基于calibre svrf语言编辑LVS文件实现的鳍式晶体管版图参数抽取计算方法,包括以下步骤:
S1,定义鳍式晶体管扩散区;
S2,定义鳍式晶体管栅区;
S3,定义鳍式晶体管源漏区;
S4,计算沟道宽度,沟道宽度为栅区与源漏区重合部分总边长的二分之一。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算方法,步骤S1中定义鳍式晶体管扩散区包括以下步骤;
S1.1,若该版图中存在扩散区图层,则提取该扩散区图层作为第一类扩散区;
S1.2,若该版图中不存在扩散区图层,则将鳍式扩散区去除精细鳍式截断区和精细鳍式截断区后,将图形扩大二分之一鳍的节距,再缩小二分之一鳍的节距,得到第二类扩散区;
S1.3,扩散区=第一类扩散区+第二类扩散区。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算方法,利用calibresvrf 语言编辑LVS文件定义扩散区,关键代码为AAeff=AAeff1 OR AAeff2。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算方法,步骤S2中定义鳍式晶体管栅区为扩散区与多晶硅交集部分。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算方法,利用calibresvrf 语言编辑LVS文件定义栅区,关键代码为Gate=AAeff AND poly。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算方法,步骤S3中定义源漏区为扩散区扣除栅极部分。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算方法,利用calibresvrf 语言编辑LVS文件定义源漏区,关键代码为SD_MOS=AAeff NOT Gate。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算方法,还包括:
Wfin为每一根鳍的宽度,为定值,与工艺参数相关;Fpitch为鳍的节距,W为沟道宽度。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算方法,还包括:
S6,电子设计自动化工具,输出运行结果,查验sp文件。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算方法,所述鳍式晶体管包括鳍式场效晶体管和鳍式金属氧化物半导体变容二极管。
本发明提供一种基于calibre svrf语言编辑LVS文件实现的鳍式晶体管版图参数抽取计算系统,包括:
区域定义模块,其适用于定义鳍式晶体管扩散区、鳍式晶体管栅区和鳍式晶体管源漏区;
计算模块,其适用于计算沟道宽度,沟道宽度为栅区与源漏区重合部分总边长的二分之一。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算系统,区域定义模块定义鳍式晶体管扩散区为:若该版图中存在扩散区图层,则提取该扩散区图层作为第一类扩散区;若该版图中不存在扩散区图层,则将鳍式扩散区去除精细鳍式截断区和精细鳍式截断区后,将图形扩大二分之一鳍的节距,再缩小二分之一鳍的节距,得到第二类扩散区;扩散区=第一类扩散区+第二类扩散区。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算系统,区域定义模块利用 calibre svrf语言编辑LVS文件定义扩散区,关键代码为AAeff=AAeff1 OR AAeff2。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算系统,区域定义模块定义鳍式晶体管栅区为扩散区与多晶硅交集部分。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算系统,区域定义模块利用 calibre svrf语言编辑LVS文件,关键代码为Gate=AAeff AND poly。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算系统,区域定义模块定义源漏区为扩散区扣除栅极部分。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算系统,区域定义模块利用 calibre svrf语言编辑LVS文件定义源漏区,关键代码为SD_MOS=AAeff NOT Gate。
Wfin为每一根鳍的宽度,为定值,与工艺参数相关;Fpitch为鳍的节距,W为沟道宽度。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算系统,还包括:
验证模块,其利用电子设计自动化工具,输出运行结果,查验sp文件。
可选择的,进一步改进所述鳍式晶体管版图参数抽取计算系统,所述鳍式晶体管包括鳍式场效晶体管和鳍式金属氧化物半导体变容二极管。
根据本发明所提供的鳍式晶体管版图参数抽取计算方法,经过网表结果与实际版图的对比,网表结果显示与实际版图尺寸吻合,证明此本发明的鳍式晶体管版图参数抽取计算方法能准确、快速抽取鳍式场效晶体管的沟道宽度和扩散区内等效鳍的数量。并且,本发明的实施对象并不限定器件的特殊类型,只要符合鳍式场效应晶体管定义的器件均可以采用本发明的方案进行参数提取计算。例如,鳍式金属氧化物半导体变容二极管 (MOSVaractor)。版图中鳍式晶体管鳍的形状与方向不影响本发明的参数抽取计算结果,版图中图层名称不影响本发明的参数抽取计算结果。并且,本发明可以同时支持两种版图状态的扩散区,无需再进行版图修改,进一步提高版图参数抽取设计效率。
附图说明
本发明附图旨在示出根据本发明的特定示例性实施例中所使用的方法、结构和/或材料的一般特性,对说明书中的描述进行补充。然而,本发明附图是未按比例绘制的示意图,因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点,本发明附图不应当被解释为限定或限制由根据本发明的示例性实施例所涵盖的数值或属性的范围。下面结合附图与具体实施方式对本发明作进一步详细的说明:
图1是一种鳍式场效晶体管的版图示意图。
图2是本发明鳍式晶体管版图参数抽取计算方法第一实施例流程示意图。
图3是本发明鳍式晶体管版图参数抽取计算方法第三实施例流程示意图。
附图标记说明
鱼鳍结构Fin
精细鳍式截断区FFC(Fin Fine Cut)
粗糙鳍式截断区FCC(Fin Coarse Cut)
栅区POLY
栅区宽度L
沟道宽度W
鱼鳍结构宽度Wfin
鳍的节距Fpitch。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式,本领域技术人员可由本说明书所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点加以应用,在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是,在不冲突的情况下,以下实施例及实施例中的特征可以相互组合。本发明下述示例性实施例可以多种不同的形式来实施,并且不应当被解释为只限于这里所阐述的具体实施例。应当理解的是,提供这些实施例是为了使得本发明的公开彻底且完整,并且将这些示例性具体实施例的技术方案充分传达给本领域技术人员。
除非另有定义,否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是,除非这里明确定义,否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关领域语境中的意思相一致的意思,而不以理想的或过于正式的含义加以解释。
如图1、图2所示,本发明提供基于calibre svrf语言编辑LVS文件实现的鳍式晶体管版图参数抽取计算方法第一实施例,包括以下步骤:
S1,定义鳍式晶体管扩散区;
S2,定义鳍式晶体管栅区;
S3,定义鳍式晶体管源漏区;
S4,计算沟道宽度,沟道宽度为栅区与源漏区重合部分总边长的二分之一。
根据本发明所提供的鳍式晶体管版图参数抽取计算方法,经过网表结果与实际版图的对比,网表结果显示与实际版图尺寸吻合,证明此本发明的鳍式晶体管版图参数抽取计算方法能准确、快速抽取鳍式场效晶体管的沟道宽度和扩散区内等效鳍的数量。并且,本发明的实施对象并不限定器件的特殊类型,只要符合鳍式场效应晶体管定义的器件均可以采用本发明的方案进行沟道宽度参数提取计算。
本发明提供基于calibre svrf语言编辑LVS文件实现的鳍式晶体管版图参数抽取计算方法第二实施例,包括以下步骤:
S1,采用以下步骤定义鳍式晶体管扩散区;
S1.1,若该版图中存在扩散区图层,则提取该扩散区图层作为第一类扩散区;
S1.2,若该版图中不存在扩散区图层,则将鳍式扩散区去除精细鳍式截断区和精细鳍式截断区后,将图形扩大二分之一鳍的节距,再缩小二分之一鳍的节距,得到第二类扩散区;
S1.3,扩散区=第一类扩散区+第二类扩散区;
利用calibre svrf语言编辑LVS文件实现定义扩散区,关键代码为 AAeff=AAeff1 OR AAeff2;
S2,定义鳍式晶体管栅区为扩散区与多晶硅交集部分;
利用calibre svrf语言编辑LVS文件定义栅区,关键代码为Gate=AAeff ANDpoly;
S3,定义源漏区为扩散区扣除栅极部分;
利用calibre svrf语言编辑LVS文件定义源漏区,关键代码为 SD_MOS=AAeffNOT Gate;
如图3所示,本发明提供基于calibre svrf语言编辑LVS文件实现的鳍式晶体管版图参数抽取计算方法第三实施例,包括以下步骤:
S1,采用以下步骤定义鳍式晶体管扩散区;
S1.1,若该版图中存在扩散区图层,则提取该扩散区图层作为第一类扩散区;
S1.2,若该版图中不存在扩散区图层,则将鳍式扩散区去除精细鳍式截断区和精细鳍式截断区后,将图形扩大二分之一鳍的节距,再缩小二分之一鳍的节距,得到第二类扩散区;
S1.3,扩散区=第一类扩散区+第二类扩散区;
利用calibre svrf语言编辑LVS文件实现定义扩散区,关键代码为 AAeff=AAeff1 OR AAeff2;
S2,定义鳍式晶体管栅区为扩散区与多晶硅交集部分;
利用calibre svrf语言编辑LVS文件定义栅区,关键代码为Gate=AAeff ANDpoly;
S3,定义源漏区为扩散区扣除栅极部分;
利用calibre svrf语言编辑LVS文件定义源漏区,关键代码为 SD_MOS=AAeffNOT Gate;
Wfin为每一根鳍的宽度,为定值,与工艺参数相关;Fpitch为鳍的节距,W为沟道宽度;
S6,电子设计自动化工具(EDA),输出运行结果,查验sp文件。
利用上述鳍式晶体管版图参数抽取计算方法第三实施例,抽取某版图的网表结果如下:M0 D G S B nmos_rvt W=3.4e-7 Nfin=8 $X=67 $Y=8587 $D=26。经过网表结果与实际版图的对比,网表结果显示与实际版图尺寸吻合,证明此本发明的鳍式晶体管版图参数抽取计算方法能准确、快速抽取鳍式场效晶体管的沟道宽度和扩散区内等效鳍的数量。并且,本发明的实施对象并不限定器件的特殊类型,只要符合鳍式场效应晶体管定义的器件均可以采用本发明的方案进行参数提取计算。例如,鳍式金属氧化物半导体变容二极管(MOS Varactor)。版图中鳍式晶体管鳍的形状与方向不影响本发明的参数抽取计算结果,版图中图层名称不影响本发明的参数抽取计算结果。
本发明提供一种基于calibre svrf语言编辑LVS文件实现的鳍式晶体管版图参数抽取计算系统第一实施,包括:
区域定义模块,其适用于定义鳍式晶体管扩散区、鳍式晶体管栅区和鳍式晶体管源漏区;
计算模块,其适用于计算沟道宽度,沟道宽度为栅区与源漏区重合部分总边长的二分之一。
本发明提供一种基于calibre svrf语言编辑LVS文件实现的鳍式晶体管版图参数抽取计算系统第二实施,包括:
区域定义模块,其适用于定义鳍式晶体管扩散区、鳍式晶体管栅区和鳍式晶体管源漏区;
区域定义模块定义鳍式晶体管扩散区为:若该版图中存在扩散区图层,则提取该扩散区图层作为第一类扩散区;若该版图中不存在扩散区图层,则将鳍式扩散区去除精细鳍式截断区和精细鳍式截断区后,将图形扩大二分之一鳍的节距,再缩小二分之一鳍的节距,得到第二类扩散区;扩散区=第一类扩散区+第二类扩散区,区域定义模块利用calibre svrf语言编辑LVS文件定义扩散区,关键代码为AAeff=AAeff1 OR AAeff2。
区域定义模块定义鳍式晶体管栅区为扩散区与多晶硅交集部分,区域定义模块利用 calibre svrf语言编辑LVS文件,关键代码为Gate=AAeff AND poly。
区域定义模块定义源漏区为扩散区扣除栅极部分,区域定义模块利用calibresvrf 语言编辑LVS文件定义源漏区,关键代码为SD_MOS=AAeff NOT Gate。
Wfin为每一根鳍的宽度,为定值,与工艺参数相关;Fpitch为鳍的节距,W为沟道宽度。
验证模块,其利用电子设计自动化工具(EDA),输出运行结果,查验sp文件。
其中,所述鳍式晶体管包括鳍式场效晶体管和鳍式金属氧化物半导体变容二极管。
以上通过具体实施方式和实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。
Claims (22)
1.一种鳍式晶体管版图参数抽取计算方法,基于calibre svrf语言编辑LVS文件实现,其特征在于,包括以下步骤:
S1,定义鳍式晶体管扩散区;
S2,定义鳍式晶体管栅区;
S3,定义鳍式晶体管源漏区;
S4,计算沟道宽度,沟道宽度为栅区与源漏区重合部分总边长的二分之一。
2.如权利要求1所述鳍式晶体管版图参数抽取计算方法,其特征在于:步骤S1中定义鳍式晶体管扩散区包括以下步骤;
S1.1,若该版图中存在扩散区图层,则提取该扩散区图层作为第一类扩散区;
S1.2,若该版图中不存在扩散区图层,则将鳍式扩散区去除精细鳍式截断区和精细鳍式截断区后,将图形扩大二分之一鳍的节距,再缩小二分之一鳍的节距,得到第二类扩散区;
S1.3,扩散区=第一类扩散区+第二类扩散区。
3.如权利要求2所述鳍式晶体管版图参数抽取计算方法,其特征在于:利用calibresvrf语言编辑LVS文件定义扩散区,关键代码为AAeff=AAeff1 OR AAeff2。
4.如权利要求1所述鳍式晶体管版图参数抽取计算方法,其特征在于:步骤S2中定义鳍式晶体管栅区为扩散区与多晶硅交集部分。
5.如权利要求4所述鳍式晶体管版图参数抽取计算方法,其特征在于:利用calibresvrf语言编辑LVS文件定义栅区,关键代码为Gate=AAeff AND poly。
6.如权利要求1所述鳍式晶体管版图参数抽取计算方法,其特征在于:步骤S3中定义源漏区为扩散区扣除栅极部分。
7.如权利要求6所述鳍式晶体管版图参数抽取计算方法,其特征在于:利用calibresvrf语言编辑LVS文件定义源漏区,关键代码为SD_MOS=AAeff NOT Gate。
10.如权利要求1-9任意一项所述鳍式晶体管版图参数抽取计算方法,其特征在于,还包括:
S6,电子设计自动化工具,输出运行结果,查验sp文件。
11.如权利要求1-9任意一项所述鳍式晶体管版图参数抽取计算方法,其特征在于:所述鳍式晶体管包括鳍式场效晶体管和鳍式金属氧化物半导体变容二极管。
12.一种鳍式晶体管版图参数抽取计算系统,基于calibre svrf语言编辑LVS文件实现,其特征在于,包括:
区域定义模块,其适用于定义鳍式晶体管扩散区、鳍式晶体管栅区和鳍式晶体管源漏区;
计算模块,其适用于计算沟道宽度,沟道宽度为栅区与源漏区重合部分总边长的二分之一。
13.如权利要求12所述鳍式晶体管版图参数抽取计算系统,其特征在于:区域定义模块定义鳍式晶体管扩散区为:若该版图中存在扩散区图层,则提取该扩散区图层作为第一类扩散区;若该版图中不存在扩散区图层,则将鳍式扩散区去除精细鳍式截断区和精细鳍式截断区后,将图形扩大二分之一鳍的节距,再缩小二分之一鳍的节距,得到第二类扩散区;扩散区=第一类扩散区+第二类扩散区。
14.如权利要求13所述鳍式晶体管版图参数抽取计算系统,其特征在于:区域定义模块利用calibre svrf语言编辑LVS文件定义扩散区,关键代码为
AAeff=AAeff1 OR AAeff2。
15.如权利要求12所述鳍式晶体管版图参数抽取计算系统,其特征在于:区域定义模块定义鳍式晶体管栅区为扩散区与多晶硅交集部分。
16.如权利要求14所述鳍式晶体管版图参数抽取计算系统,其特征在于:区域定义模块利用calibre svrf语言编辑LVS文件,关键代码为Gate=AAeff AND poly。
17.如权利要求12所述鳍式晶体管版图参数抽取计算系统,其特征在于:区域定义模块定义源漏区为扩散区扣除栅极部分。
18.如权利要求17所述鳍式晶体管版图参数抽取计算系统,其特征在于:区域定义模块利用calibre svrf语言编辑LVS文件定义源漏区,关键代码为
SD_MOS=AAeff NOT Gate。
21.如权利要求11-20任意一项所述鳍式晶体管版图参数抽取计算系统,其特征在于,还包括:
验证模块,其利用电子设计自动化工具,输出运行结果,查验sp文件。
22.如权利要求11-20任意一项所述鳍式晶体管版图参数抽取计算系统,其特征在于:所述鳍式晶体管包括鳍式场效晶体管和鳍式金属氧化物半导体变容二极管。
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---|---|---|---|
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200414 |
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